KR102543063B1 - 외장 커패시터를 사용하지 않는 전압 레귤레이터 및 이를 포함하는 반도체 장치 - Google Patents

외장 커패시터를 사용하지 않는 전압 레귤레이터 및 이를 포함하는 반도체 장치 Download PDF

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Abstract

전압 레귤레이터는 전압 컨버터 및 싱커(sinker)를 포함한다. 전압 컨버터는 입력 전원 전압 및 입력 기준 전압에 기초하여 외부 기능 회로에 공급되는 출력 전원 전압을 발생하고, 출력 전원 전압을 제공하는 출력 단자를 포함한다. 싱커는 출력 단자와 연결되고, 외부 기능 회로가 동작하지 않는 동안에 싱크(sink) 인에이블 신호에 응답하여 외부 기능 회로의 동작 시에 소모될 부하 전류에 대응하는 싱크 전류를 발생하며, 외부 기능 회로가 동작하는 동안에 구동 인에이블 신호에 응답하여 싱크 전류의 발생을 차단한다.

Description

외장 커패시터를 사용하지 않는 전압 레귤레이터 및 이를 포함하는 반도체 장치{CAPACITOR-LESS VOLTAGE REGULATOR AND SEMICONDUCTOR DEVICE INCLUDING THE SAME}
본 발명은 반도체 장치에 관한 것으로서, 더욱 상세하게는 반도체 집적 회로에 공급되는 전원 전압을 발생하고 외장 커패시터를 사용하지 않는 전압 레귤레이터 및 상기 전압 레귤레이터를 포함하는 반도체 장치에 관한 것이다.
일반적으로 반도체 장치는 특정한 기능을 수행하는 반도체 집적 회로와 상기 반도체 집적 회로에 전원을 공급하는 전원 공급 회로를 포함한다. 예를 들어, 반도체 메모리 장치는 데이터를 저장하는 메모리 셀 어레이와 상기 메모리 셀 어레이에 셀 어레이 구동 전압을 공급하는 전압 레귤레이터를 포함할 수 있다. 기존의 전압 레귤레이터는 상대적으로 큰 외장 커패시터와 연결되었으며, 부하 전류(load current)에 급격한 변화가 발생하더라도 전원 전압 레벨의 변화가 상대적으로 느려 안정적으로 전원 전압을 공급하였으나, 외장 커패시터로 인해 회로 크기가 증가하는 문제가 있었다. 최근에는 회로 크기를 감소시키기 위해 외장 커패시터를 사용하지 않는(capacitor-less 또는 capless) 전압 레귤레이터가 연구되고 있다.
본 발명의 일 목적은 전원 전압을 안정적으로 공급할 수 있는 전압 레귤레이터를 제공하는 것이다.
본 발명의 다른 목적은 상기 전압 레귤레이터를 포함하는 반도체 장치를 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 전압 레귤레이터는 전압 컨버터 및 싱커(sinker)를 포함한다. 상기 전압 컨버터는 입력 전원 전압 및 입력 기준 전압에 기초하여 외부 기능 회로에 공급되는 출력 전원 전압을 발생하고, 상기 출력 전원 전압을 제공하는 출력 단자를 포함한다. 상기 싱커는 상기 출력 단자와 연결되고, 상기 외부 기능 회로가 동작하지 않는 동안에 싱크(sink) 인에이블 신호에 응답하여 상기 외부 기능 회로의 동작 시에 소모될 부하 전류에 대응하는 싱크 전류를 발생하며, 상기 외부 기능 회로가 동작하는 동안에 구동 인에이블 신호에 응답하여 상기 싱크 전류의 발생을 차단한다.
상기 다른 목적을 달성하기 위해, 본 발명의 실시예들에 따른 반도체 장치는 기능 회로, 전압 레귤레이터 및 컨트롤러를 포함한다. 상기 기능 회로는 출력 전원 전압에 기초하여 동작한다. 상기 전압 레귤레이터는 입력 전원 전압 및 입력 기준 전압에 기초하여 상기 출력 전원 전압을 발생하고, 상기 기능 회로가 동작하지 않는 동안에 싱크(sink) 인에이블 신호에 응답하여 상기 기능 회로의 동작 시에 소모될 부하 전류에 대응하는 싱크 전류를 발생하며, 상기 기능 회로가 동작하는 동안에 구동 인에이블 신호에 응답하여 상기 싱크 전류의 발생을 차단한다. 상기 컨트롤러는 상기 기능 회로 및 상기 전압 레귤레이터의 동작을 제어한다.
상기와 같은 본 발명의 실시예들에 따른 전압 레귤레이터는, 외장 커패시터를 사용하지 않는 구조로 구현되며, 출력 전원 전압을 안정화시키기 위한 싱커를 포함하여 구현된다. 싱커는 기능 회로가 실제 동작하기 전에 미리 활성화되어, 기능 회로가 실제 동작하는 경우에 소모할 것으로 예상되는 부하 전류에 대응하는 싱크 전류를 단계적으로 발생하며, 기능 회로가 동작하여 실제 부하 전류를 소모하는 경우에 싱크 전류의 발생을 차단할 수 있다. 이에 따라, 출력 단자를 기준으로 하여 전류 변화가 최소화될 수 있으며, 결과적으로 출력 전원 전압의 변화를 최소화하여 보다 안정적인 출력 전원 전압을 발생할 수 있다.
또한, 본 발명의 실시예들에 따른 전압 레귤레이터는, 고전압 클램퍼 및/또는 클럭 발생기를 추가적으로 포함하여 구현될 수 있다. 고전압 클램퍼 및 클럭 발생기를 이용하여 출력 전원 전압의 오버슈트 및 언더슈트를 방지할 수 있으며, 따라서 더욱 안정적인 출력 전원 전압을 발생할 수 있다.
도 1은 본 발명의 실시예들에 따른 전압 레귤레이터를 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 전압 레귤레이터의 동작을 설명하기 위한 타이밍도이다.
도 3은 본 발명의 실시예들에 따른 전압 레귤레이터에 포함되는 전압 컨버터의 일 예를 나타내는 회로도이다.
도 4는 도 1의 전압 레귤레이터에 포함되는 싱크 로직 회로의 일 예를 나타내는 블록도이다.
도 5는 본 발명의 실시예들에 따른 전압 레귤레이터를 나타내는 블록도이다.
도 6은 도 5의 전압 레귤레이터에 포함되는 고전압 클램퍼의 동작을 설명하기 위한 타이밍도이다.
도 7은 도 5의 전압 레귤레이터에 포함되는 싱크 로직 회로의 일 예를 나타내는 블록도이다.
도 8은 본 발명의 실시예들에 따른 전압 레귤레이터를 나타내는 블록도이다.
도 9는 도 8의 전압 레귤레이터에 포함되는 클럭 발생기의 동작을 설명하기 위한 타이밍도이다.
도 10은 본 발명의 실시예들에 따른 전압 레귤레이터를 나타내는 블록도이다.
도 11은 본 발명의 실시예들에 따른 반도체 장치를 나타내는 블록도이다.
도 12, 13 및 14는 본 발명의 실시예들에 따른 전원 전압 발생 방법을 나타내는 순서도들이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 전압 레귤레이터를 나타내는 블록도이다.
도 1을 참조하면, 전압 레귤레이터(100)는 전압 컨버터(110) 및 싱커(sinker)(120)를 포함한다.
전압 컨버터(110)는 입력 전원 전압(VDD_IN) 및 입력 기준 전압(VBREF)에 기초하여 출력 전원 전압(VDD_OUT)을 발생하고, 출력 전원 전압(VDD_OUT)을 제공하는 출력 단자(TOUT)를 포함한다. 전압 컨버터(110)는 안정적인 출력 전원 전압(VDD_OUT)을 발생하기 위한 구조를 가질 수 있다. 전압 컨버터(110)의 구체적인 구조에 대해서는 도 3을 참조하여 후술하도록 한다.
출력 전원 전압(VDD_OUT)은 전압 레귤레이터(100)의 외부에 배치되는 기능 회로(200)에 공급된다. 다시 말하면, 기능 회로(200)는 출력 전원 전압(VDD_OUT)에 기초하여 동작할 수 있다. 도시하지는 않았지만, 기능 회로(200)에 구동 클럭 신호가 추가적으로 공급될 수 있고, 기능 회로(200)는 상기 구동 클럭 신호에 기초하여 동작할 수 있다. 또한, 기능 회로(200)가 출력 전원 전압(VDD_OUT) 및/또는 상기 구동 클럭 신호에 기초하여 동작하는 경우에, 부하 전류(ILOAD)가 소모될 수 있다.
일 실시예에서, 기능 회로(200)는 미리 정해진 임의의 기능을 수행하는 반도체 집적 회로일 수 있다. 예를 들어, 기능 회로(200)는 메모리 셀 어레이 등과 같은 임의의 데이터 저장 회로, 디스플레이 제어 회로, 이미지 신호 처리 회로 등과 같은 임의의 신호 처리 회로 등을 포함할 수 있다.
싱커(120)는 출력 노드(NOUT)를 통해 출력 단자(TOUT)와 연결된다. 싱커(120)는 외부의 기능 회로(200)가 동작하지 않는 동안에 싱크(sink) 인에이블 신호(SINK_EN)에 응답하여 기능 회로(200)의 동작 시에 소모될 부하 전류(ILOAD)에 대응하는 싱크 전류(ISINK)를 발생하며, 기능 회로(200)가 동작하는 동안에 구동 인에이블 신호(OP_EN)에 응답하여 싱크 전류(ISINK)의 발생을 차단한다. 다시 말하면, 싱커(120)는 기능 회로(200)와 상보적으로 활성화되며, 기능 회로(200)가 비활성화된 경우에 활성화되어 싱크 전류(ISINK)를 발생하고, 기능 회로(200)가 활성화된 경우에 비활성화되어 싱크 전류(ISINK)를 발생하지 않을 수 있다.
부하 전류(ILOAD)의 양(또는 크기)은 기능 회로(200)를 제조하기 전에, 예를 들어 회로 설계 시 또는 샘플 제작 시에 미리 결정될 수 있으며, 미리 결정된 부하 전류(ILOAD)의 양에 기초하여 부하 전류(ILOAD)에 대응하는 싱크 전류(ISINK)를 발생할 수 있도록 싱커(120)를 포함하는 전압 레귤레이터(100)를 제조할 수 있다.
일 실시예에서, 싱커(120)는 전류 발생 회로(130) 및 싱크 로직 회로(140)를 포함할 수 있다.
전류 발생 회로(130)는 출력 노드(NOUT)를 통해 출력 단자(TOUT)와 연결되고, 제1 제어 신호(CS1)에 응답하여 싱크 전류(ISINK)를 발생할 수 있다. 전류 발생 회로(130)는 복수의 전류 레벨 제어 회로들(130a, 130b, 130c, ..., 130n)을 포함할 수 있다. 복수의 전류 레벨 제어 회로들(130a, 130b, 130c, ..., 130n)은 출력 단자(TOUT)(즉, 출력 노드(NOUT))와 접지 전압 사이에 병렬 연결되고, 제1 제어 신호(CS1)에 응답하여 선택적으로 턴온될 수 있다. 도 1 및 이후의 도면에서, 트랜지스터의 일 단 또는 저항의 일 단과 연결되는 역삼각형(∇)은 상기 접지 전압(예를 들어, GND 또는 VSS 전압)을 나타낼 수 있다.
복수의 전류 레벨 제어 회로들(130a, 130b, 130c, ..., 130n) 각각은 저항들(R1, R2, R3, ..., RN) 중 하나 및 트랜지스터들(T1, T2, T3, ..., TN) 중 하나를 포함할 수 있다. 예를 들어, 제1 전류 레벨 제어 회로(130a)는 제1 저항(R1) 및 제1 트랜지스터(T1)를 포함하고, 제2 전류 레벨 제어 회로(130b)는 제2 저항(R2) 및 제2 트랜지스터(T2)를 포함하고, 제3 전류 레벨 제어 회로(130c)는 제3 저항(R3) 및 제3 트랜지스터(T3)를 포함하며, 제N(N은 자연수) 전류 레벨 제어 회로(130n)는 제N 저항(RN) 및 제N 트랜지스터(TN)를 포함할 수 있다. 저항들(R1, R2, R3, ..., RN) 각각은 출력 노드(NOUT)를 통해 출력 단자(TOUT)와 연결될 수 있다. 트랜지스터들(T1, T2, T3, ..., TN) 각각은 저항들(R1, R2, R3, ..., RN) 중 대응하는 하나와 상기 접지 전압 사이에 연결되고, 제1 제어 신호(CS1)를 수신하는 제어 전극을 포함할 수 있다.
싱크 로직 회로(140)는 제1 클럭 신호(CLK1), 싱크 인에이블 신호(SINK_EN) 및 구동 인에이블 신호(OP_EN)에 기초하여 제1 제어 신호(CS1)를 발생할 수 있다. 예를 들어, 구동 인에이블 신호(OP_EN)는 기능 회로(200)로부터 제공될 수 있다. 싱크 로직 회로(140)의 구체적인 구조에 대해서는 도 4를 참조하여 후술하도록 한다.
일 실시예에서, 제1 제어 신호(CS1)는 N비트의 제어 신호일 수 있다. 예를 들어, 제1 제어 신호(CS1)의 제1 내지 제N 비트들이 제1 내지 제N 트랜지스터들(T1, T2, T3, ..., TN)의 제어 전극들에 각각 인가될 수 있다. 제1 제어 신호(CS1)를 기초로 복수의 전류 레벨 제어 회로들(130a, 130b, 130c, ..., 130n) 중 턴온되는 전류 레벨 제어 회로(즉, 턴온되는 트랜지스터)의 개수를 조절하여, 싱크 전류(ISINK)의 양을 조절할 수 있다. 예를 들어, 턴온되는 전류 레벨 제어 회로의 개수가 증가(또는 감소)할수록 싱크 전류(ISINK)의 양이 증가(또는 감소)할 수 있다.
실시예에 따라서, 저항들(R1, R2, R3, ..., RN)은 동일한 저항 값을 가질 수도 있고, 서로 다른 저항 값을 가질 수도 있다.
도 2는 본 발명의 실시예들에 따른 전압 레귤레이터의 동작을 설명하기 위한 타이밍도이다.
도 1 및 2를 참조하면, 시간 t1 이전에, 전압 컨버터(110)는 목표 전원 레벨(VDDT)을 가지는 출력 전원 전압(VDD_OUT)을 발생한다.
시간 t1에서, 싱크 인에이블 신호(SINK_EN)는 논리 로우 레벨에서 논리 하이 레벨로 천이되어 활성화되며, 이에 따라 싱커(120)가 활성화된다. 기능 회로(200)를 사용하고자 하는 경우에, 기능 회로(200)가 활성화되어 실제 동작을 수행하기 이전에, 먼저 싱커(120)를 활성화하여 싱크 전류(ISINK)를 발생한다.
싱크 전류(ISINK)의 레벨은 싱크 인에이블 신호(SINK_EN)의 활성화(예를 들어, 싱크 인에이블 신호(SINK_EN)의 상승 에지(rising edge))에 응답하여, 제로(zero) 레벨(ISN)부터 목표 레벨(IST)까지 단계적으로 증가한다. 이 때, 싱크 전류(ISINK)의 레벨을 단계적으로 증가시킴으로써, 출력 전원 전압(VDD_OUT)의 레벨 변동을 줄일 수 있다.
제로 레벨(ISN)은 싱크 전류(ISINK)의 미발생을 나타내고, 목표 레벨(IST)은 부하 전류(ILOAD)에 대응할 수 있다. 예를 들어, 제로 레벨(ISN)은 약 0mA일 수 있고, 목표 레벨(IST)은 기능 회로(200)가 실제 동작하는 경우에 부하 전류(ILOAD)의 레벨인 구동 레벨(ILO)에 대응할 수 있다.
한편, 시간 t1에서, 기능 회로(200)는 실제 동작하기 이전의 상태이므로, 구동 인에이블 신호(OP_EN)는 논리 로우 레벨을 유지하여 비활성화되어 있으며, 부하 전류(ILOAD)는 미구동 레벨(ILN)을 가질 수 있다. 미구동 레벨(ILN)은 기능 회로(200)의 미동작을 나타낼 수 있다. 다만, 기능 회로(200)가 실제 동작하지 않더라도 누설 전류(leakage current)가 발생할 수 있으므로, 제로 레벨(ISN)과 다르게 미구동 레벨(ILN)은 약 0mA가 아닐 수도 있다.
시간 t2에서, 기능 회로(200)는 활성화되어 실제 동작을 수행하며, 구동 인에이블 신호(OP_EN)는 논리 로우 레벨에서 논리 하이 레벨로 천이되어 활성화된다. 이에 따라, 부하 전류(ILOAD)는 미구동 레벨(ILN)에서 구동 레벨(ILO)로 순간적으로 증가한다. 이 때, 싱크 전류(ISINK)의 레벨은 구동 인에이블 신호(OP_EN)의 활성화(예를 들어, 구동 인에이블 신호(OP_EN)의 상승 에지)에 응답하여, 목표 레벨(IST)에서 제로 레벨(ISN)로 순간적으로 감소한다. 다시 말하면, 시간 t2에서 기능 회로(200)가 동작함에 따라, 부하 전류(ILOAD)가 급격하게 변화(즉, 증가)하며, 이와 동시에 싱크 전류(ISINK)도 급격하게 변화(즉, 감소)한다. 한편, 부하 전류(ILOAD) 및 싱크 전류(ISINK)의 레벨 변화에 따라 출력 전원 전압(VDD_OUT)의 레벨 또한 미세하게 변동될 수 있다.
일 실시예에서, 싱크 전류(ISINK)의 양은 부하 전류(ILOAD)의 양과 실질적으로 동일할 수 있다. 구체적으로, 기능 회로(200)의 활성화에 따른 부하 전류(ILOAD)의 변화량과 싱크 전류(ISINK)의 변화량은 실질적으로 동일할 수 있다. 예를 들어, 싱크 전류(ISINK)의 목표 레벨(IST)과 제로 레벨(ISN)의 차이는 부하 전류(ILOAD)의 구동 레벨(ILO)과 미구동 레벨(ILN)의 차이와 실질적으로 동일할 수 있다. 다시 말하면, 부하 전류(ILOAD)의 증가량과 싱크 전류(ISINK)의 감소량은 실질적으로 동일하며, 이에 따라 출력 단자(TOUT) 또는 출력 노드(NOUT)를 기준으로 하여 전류 변화는 실질적으로 없을 수 있다.
다른 실시예에서, 싱크 전류(ISINK)의 양은 부하 전류(ILOAD)의 양과 비례하도록 설정될 수 있다.
시간 t3에서, 기능 회로(200)는 비활성화되어 동작하지 않으며, 구동 인에이블 신호(OP_EN)는 논리 하이 레벨에서 논리 로우 레벨로 천이되어 비활성화된다. 이에 따라, 부하 전류(ILOAD)는 구동 레벨(ILO)에서 미구동 레벨(ILN)로 순간적으로 감소한다. 이 때, 싱크 전류(ISINK)의 레벨은 구동 인에이블 신호(OP_EN)의 비활성화(예를 들어, 구동 인에이블 신호(OP_EN)의 하강 에지(falling edge))에 응답하여, 제로 레벨(ISN)에서 목표 레벨(IST)로 순간적으로 증가한다. 다시 말하면, 시간 t3에서 기능 회로(200)가 동작을 중단함에 따라, 부하 전류(ILOAD)가 급격하게 변화(즉, 감소)하며, 이와 동시에 싱크 전류(ISINK)도 급격하게 변화(즉, 증가)한다. 한편, 부하 전류(ILOAD) 및 싱크 전류(ISINK)의 레벨 변화에 따라 출력 전원 전압(VDD_OUT)의 레벨 또한 미세하게 변동될 수 있다.
시간 t4 및 t5에서의 동작은 시간 t2 및 t3에서의 동작과 각각 실질적으로 동일할 수 있다.
시간 t6에서, 싱크 인에이블 신호(SINK_EN)는 논리 하이 레벨에서 논리 로우 레벨로 천이되어 비활성화되며, 이에 따라 싱커(120)가 비활성화된다. 기능 회로(200)가 더 이상 동작할(또는 사용될) 필요가 없는 경우에, 기능 회로(200)를 비활성화한 이후에 싱커(120)를 비활성화한다.
싱크 전류(ISINK)의 레벨은 싱크 인에이블 신호(SINK_EN)의 비활성화(예를 들어, 싱크 인에이블 신호(SINK_EN)의 하강 에지)에 응답하여, 목표 레벨(IST)부터 제로 레벨(ISN)까지 단계적으로 감소한다. 이 때, 싱크 전류(ISINK)의 레벨을 단계적으로 감소시킴으로써, 출력 전원 전압(VDD_OUT)의 레벨 변동을 줄일 수 있다.
일 실시예에서, 기능 회로(200)를 사용하고자 하는 경우 및/또는 기능 회로(200)를 더 이상 사용할 필요가 없는 경우를 판단하는 동작, 즉 싱크 인에이블 신호(SINK_EN)의 활성화/비활성화를 판단하는 동작은 외부의 컨트롤러(예를 들어, 도 11의 50)에 의해 수행될 수 있다.
본 발명의 실시예들에 따른 전압 레귤레이터(100)는, 출력 단자(TOUT) 또는 출력 노드(NOUT)와 연결되는 외장 커패시터를 사용하지 않는(capacitor-less 또는 capless) 구조로 구현되며, 출력 전원 전압(VDD_OUT)을 안정화시키기 위한 싱커(120)를 포함하여 구현된다. 싱커(120)는 기능 회로(200)가 실제 동작하기 전에 미리 활성화되어, 기능 회로(200)가 실제 동작하는 경우에 소모할 것으로 예상되는 부하 전류(ILOAD)에 대응하는 싱크 전류(ISINK)를 단계적으로 발생하며, 기능 회로(200)가 동작하여(즉, 활성화되어) 실제 부하 전류(ILOAD)를 소모하는 경우에 싱크 전류(ISINK)의 발생을 차단할 수 있다. 이에 따라, 출력 단자(TOUT) 또는 출력 노드(NOUT)를 기준으로 하여 전류 변화가 최소화될 수 있으며, 결과적으로 출력 전원 전압(VDD_OUT)의 변화를 최소화하여 보다 안정적인 출력 전원 전압(VDD_OUT)을 발생할 수 있다.
도 3은 본 발명의 실시예들에 따른 전압 레귤레이터에 포함되는 전압 컨버터의 일 예를 나타내는 회로도이다.
도 3을 참조하면, 전압 컨버터(110a)는 에러 증폭기(112), 패스(pass) 회로(114), 피드백 회로(116) 및 출력 단자(TOUT)를 포함할 수 있다.
일 실시예에서, 전압 컨버터(110a)는 선형 레귤레이터(linear regulator)의 형태로 구현될 수 있다. 선형 레귤레이터는 입력 전압과 출력 전압이 선형 관계를 가지도록 구현되고, 스위칭 레귤레이터(switching regulator)와 다르게 스위칭 동작 없이 출력 전압이 조절되어, 상대적으로 회로 구조가 간단하고 노이즈가 적은 것이 장점일 수 있다. 예를 들어, 전압 컨버터(110a)는 LDO(low dropout) 레귤레이터일 수 있다.
에러 증폭기(112)는 입력 기준 전압(VBREF)과 피드백 전압(VFB)을 비교하여 패스 제어 신호(PS)를 발생할 수 있다. 에러 증폭기(112)는 입력 기준 전압(VBREF)을 수신하는 제1 입력 단자, 피드백 전압(VFB)을 수신하도록 피드백 노드(NF)와 연결되는 제2 입력 단자, 및 패스 제어 신호(PS)를 출력하는 출력 단자를 포함할 수 있다.
일 실시예에서, 입력 기준 전압(VBREF)은 외부(예를 들어, 외부의 기준 전압 발생 회로)로부터 제공될 수 있다. 다른 실시예에서, 도시하지는 않았지만, 전압 컨버터(110a) 또는 전압 레귤레이터(도 1의 100)는 입력 기준 전압(VBREF)을 발생하는 기준 전압 발생 회로를 포함할 수 있다. 예를 들어, 입력 기준 전압(VBREF)은 밴드갭(bandgap) 기준 전압일 수 있다.
패스 회로(114)는 입력 전원 전압(VDD_IN) 및 패스 제어 신호(PS)에 응답하여 출력 전원 전압(VDD_OUT)을 발생할 수 있다. 패스 회로(114)는 입력 전원 전압(VDD_IN)을 수신하는 제1 전극, 패스 제어 신호(PS)를 수신하는 제어 전극, 및 출력 전원 전압(VDD_OUT)을 출력하는 출력 단자(TOUT)와 연결되는 제2 전극을 포함하는 패스 트랜지스터(PT)를 포함할 수 있다.
피드백 회로(116)는 출력 전원 전압(VDD_OUT)을 피드백하여 피드백 전압(VFB)을 발생할 수 있다. 피드백 회로(116)는 출력 단자(TOUT)와 피드백 노드(NF) 사이에 연결되는 저항(RF1), 및 피드백 노드(NF)와 상기 접지 전압 사이에 연결되는 저항(RF2)을 포함할 수 있다.
본 발명의 실시예들에 따른 전압 레귤레이터(100)에 포함되는 전압 컨버터(110a)의 출력 단자(TOUT)는 상대적으로 큰(예를 들어, 약 2uF 이상의) 외장 커패시터와 연결되지 않으며, 다른 소자들(예를 들어, 패스 트랜지스터(PT) 및/또는 저항들(RF1, RF2))에 의한 상대적으로 작은(예를 들어, 약 5nF 이하의) 기생 커패시터 성분만이 존재할 수 있다. 전압 컨버터(110a)만을 이용하여 출력 전원 전압(VDD_OUT)을 발생하는 경우에는, 부하 전류(ILOAD)가 급격하게 변함에 따라 출력 전원 전압(VDD_OUT)이 급격하게 변할 수 있다. 출력 전원 전압(VDD_OUT)의 레벨이 너무 높아지는 경우에는 기능 회로(도 1의 200)가 손상될 수 있고, 출력 전원 전압(VDD_OUT)의 레벨이 너무 낮아지는 경우에는 기능 회로(200)가 오동작할 수 있다. 도 1 및 2를 참조하여 상술한 것처럼, 전압 컨버터(110a)의 출력 단자(TOUT)에 싱커(120)를 연결하는 경우에, 출력 전원 전압(VDD_OUT)의 변화를 최소화하여 보다 안정적인 출력 전원 전압(VDD_OUT)을 발생할 수 있다.
한편, 도시하지는 않았지만, 본 발명의 실시예들에 따른 전압 레귤레이터(100)에 포함되는 전압 컨버터는, 션트(shunt) 레귤레이터, 시리즈(series) 레귤레이터 등과 같은 임의의 선형 레귤레이터의 형태로 구현될 수도 있다.
도 4는 도 1의 전압 레귤레이터에 포함되는 싱크 로직 회로의 일 예를 나타내는 블록도이다.
도 4를 참조하면, 싱크 로직 회로(140a)는 카운터(142) 및 출력 회로(144)를 포함할 수 있다.
카운터(142)는 제1 클럭 신호(CLK1) 및 싱크 인에이블 신호(SINK_EN)에 기초하여 순차적으로 증가하거나 감소하는 카운트 신호(CNT)를 발생할 수 있다.
일 실시예에서, 카운터(142)는 싱크 인에이블 신호(SINK_EN)의 활성화(예를 들어, 도 2의 시간 t1) 및 제1 클럭 신호(CLK1)에 응답하여 카운트 신호(CNT)를 최소 값(예를 들어, 0)부터 최대 값까지 순차적으로 증가시킬 수 있다. 카운트 신호(CNT)가 순차적으로 증가하여 최대 값까지 도달한 이후에, 카운터(142)는 싱크 인에이블 신호(SINK_EN)의 활성화가 유지되는 동안에 카운트 신호(CNT)를 상기 최대 값으로 유지할 수 있다.
일 실시예에서, 카운터(142)는 싱크 인에이블 신호(SINK_EN)의 비활성화(예를 들어, 도 2의 시간 t6) 및 제1 클럭 신호(CLK1)에 응답하여 카운트 신호(CNT)를 상기 최대 값부터 상기 최소 값까지 순차적으로 감소시킬 수 있다.
일 실시예에서, 제1 클럭 신호(CLK1)는 외부(예를 들어, 외부의 발진기)로부터 제공될 수 있다. 다른 실시예에서, 도시하지는 않았지만, 싱크 로직 회로(140a) 또는 전압 레귤레이터(도 1의 100)는 제1 클럭 신호(CLK1)를 발생하는 발진기를 포함할 수 있다.
출력 회로(144)는 카운트 신호(CNT) 및 구동 인에이블 신호(OP_EN)에 기초하여 제1 제어 신호(CS1)를 발생할 수 있다.
일 실시예에서, 출력 회로(144)는 카운트 신호(CNT)에 응답하여 전류 발생 회로(도 1의 130)에 포함되는 복수의 전류 레벨 제어 회로들(도 1의 130a, 130b, 130c, ..., 130n)을 선택적으로 턴온하도록 제1 제어 신호(CS1)를 조절할 수 있다. 구체적으로, 도 1을 참조하여 상술한 것처럼, 제1 제어 신호(CS1)는 N비트의 제어 신호일 수 있다. 출력 회로(144)는 카운트 신호(CNT)의 값에 대응하는 개수만큼의 전류 레벨 제어 회로를 턴온하도록 제1 제어 신호(CS1)를 조절할 수 있다. 예를 들어, 출력 회로(144)는 카운트 신호(CNT)의 값이 상기 최소 값(예를 들어, 0)인 경우에 모든 전류 레벨 제어 회로들을 턴오프하도록 제1 제어 신호(CS1)의 비트들을 설정하고, 카운트 신호(CNT)의 값이 1인 경우에 하나의 전류 레벨 제어 회로를 턴온하도록 제1 제어 신호(CS1)의 비트들을 설정하고, 카운트 신호(CNT)의 값이 2인 경우에 두 개의 전류 레벨 제어 회로들을 턴온하도록 제1 제어 신호(CS1)의 비트들을 설정하며, 카운트 신호(CNT)의 값이 상기 최대 값(예를 들어, N)인 경우에 모든 전류 레벨 제어 회로들을 턴온하도록 제1 제어 신호(CS1)의 비트들을 설정할 수 있다. 예를 들어, 트랜지스터들(T1, T2, T3, ..., TN)이 NMOS(n-type metal oxide semiconductor) 트랜지스터들이고 카운트 신호(CNT)의 값이 상기 최대 값인 경우에, 제1 제어 신호(CS1)의 비트들은 모두 1일 수 있다.
일 실시예에서, 출력 회로(144)는 구동 인에이블 신호(OP_EN)의 활성화에 응답하여 복수의 전류 레벨 제어 회로들(도 1의 130a, 130b, 130c, ..., 130n)을 모두 턴오프하도록 제1 제어 신호(CS1)를 조절할 수 있다. 구체적으로, 도 1을 참조하여 상술한 것처럼, 제1 제어 신호(CS1)는 N비트의 제어 신호일 수 있다. 구동 인에이블 신호(OP_EN)가 활성화된 경우에(예를 들어, 도 2의 시간 t2), 비록 카운트 신호(CNT)가 상기 최소 값이 아닌 값을 가지고 있더라도, 모든 전류 레벨 제어 회로들을 턴오프하도록(즉, 싱크 전류(ISINK)의 발생을 차단하도록) 제1 제어 신호(CS1)의 비트들을 설정할 수 있다. 예를 들어, 트랜지스터들(T1, T2, T3, ..., TN)이 NMOS 트랜지스터들이고 구동 인에이블 신호(OP_EN)가 활성화된 경우에, 제1 제어 신호(CS1)의 비트들은 모두 0일 수 있다. 다시 말하면, 제1 제어 신호(CS1)를 조절하는데 있어서, 구동 인에이블 신호(OP_EN)는 카운트 신호(CNT)보다 우선 순위(priority)가 높을 수 있다.
한편, 구동 인에이블 신호(OP_EN)가 비활성화된 경우에(예를 들어, 도 2의 시간 t3), 출력 회로(144)는 다시 카운트 신호(CNT)에 응답하여 복수의 전류 레벨 제어 회로들(도 1의 130a, 130b, 130c, ..., 130n)을 선택적으로 턴온하도록 제1 제어 신호(CS1)를 조절할 수 있다.
도 5는 본 발명의 실시예들에 따른 전압 레귤레이터를 나타내는 블록도이다.
도 5를 참조하면, 전압 레귤레이터(100a)는 전압 컨버터(110), 싱커(120) 및 고전압 클램퍼(high voltage clamper)(160)를 포함한다.
고전압 클램퍼(160)를 더 포함하는 것을 제외하면, 도 5의 전압 레귤레이터(100a)는 도 1의 전압 레귤레이터(100)와 실질적으로 동일할 수 있으며, 따라서 중복되는 설명은 생략하도록 한다.
고전압 클램퍼(160)는 출력 노드(NOUT)를 통해 출력 단자(TOUT)와 연결될 수 있다. 고전압 클램퍼(160)는 출력 전원 전압(VDD_OUT)의 레벨이 제1 기준 레벨보다 높아지는 경우에 활성화되는 제2 제어 신호(CS2)를 발생할 수 있다. 제2 제어 신호(CS2)는 싱커(120)에 포함되는 싱크 로직 회로(140)에 제공되며, 싱커(120)는 제2 제어 신호(CS2)에 기초하여 싱크 전류(ISINK)의 발생을 추가적으로 조절할 수 있다.
일 실시예에서, 고전압 클램퍼(160)는 제1 전압 분배기(162) 및 제1 비교기(164)를 포함할 수 있다.
제1 전압 분배기(162)는 출력 단자(TOUT)(즉, 출력 노드(NOUT))와 상기 접지 전압 사이에 연결되고, 출력 전원 전압(VDD_OUT)에 대응하는 제1 전압(V1)을 발생할 수 있다.
제1 전압 분배기(162)는 복수의 저항들(R11, R12, R13)을 포함할 수 있다. 저항(R11)은 출력 단자(TOUT)(즉, 출력 노드(NOUT))와 노드(N1) 사이에 연결되고, 저항들(R12, R13)은 노드(N1)와 상기 접지 전압 사이에 직렬 연결될 수 있다. 저항들(R11, R12, R13)의 개수 및 저항 값들은 실시예에 따라 변경될 수 있다.
제1 비교기(164)는 제1 전압(V1)과 제1 기준 전압(VREF1)을 비교하여 제2 제어 신호(CS2)를 발생할 수 있다. 제1 비교기(164)는 제1 전압(V1)을 수신하도록 노드(N1)와 연결되는 제1 입력 단자, 제1 기준 전압(VREF1)을 수신하는 제2 입력 단자, 및 제2 제어 신호(CS2)를 출력하는 출력 단자를 포함할 수 있다.
일 실시예에서, 제1 기준 전압(VREF1)은 외부(예를 들어, 외부의 기준 전압 발생 회로)로부터 제공될 수 있다. 다른 실시예에서, 도시하지는 않았지만, 고전압 클램퍼(160) 또는 전압 레귤레이터(100a)는 제1 기준 전압(VREF1)을 발생하는 기준 전압 발생 회로를 포함할 수 있다.
실시예에 따라서, 제1 기준 전압(VREF1)은 입력 기준 전압(VBREF)과 서로 다를 수도 있고 동일할 수도 있다.
도 6은 도 5의 전압 레귤레이터에 포함되는 고전압 클램퍼의 동작을 설명하기 위한 타이밍도이다. 도 6에서, VDD_OUT'는 고전압 클램퍼(160)를 포함하지 않는 경우에 출력 전원 전압을 나타내며, VDD_OUT은 고전압 클램퍼(160)를 포함하는 경우에 출력 전원 전압을 나타낸다.
도 5 및 6을 참조하면, 고전압 클램퍼(160)를 포함하지 않는 경우에, 출력 전원 전압(VDD_OUT')의 레벨이 목표 전원 레벨(VDDT)을 기준으로 급격하게 변화하여 제1 기준 레벨(VTH1)보다 높아질 수 있다. 다시 말하면, 출력 전원 전압(VDD_OUT')에 오버슈트(overshoot)가 발생할 수 있으며, 특히 출력 전원 전압(VDD_OUT')의 레벨이 상한(upper limit)보다 높아지는 경우에 기능 회로(200)가 손상될 수 있다.
고전압 클램퍼(160)를 포함하는 경우에, 출력 전원 전압(VDD_OUT)의 레벨이 제1 기준 레벨(VTH1)보다 높아지면, 고전압 클램퍼(160)는 제2 제어 신호(CS2)를 활성화시킬 수 있다. 제2 제어 신호(CS2)가 활성화되어 있는 동안에(예를 들어, 제2 제어 신호(CS2)가 논리 하이 레벨을 가지는 동안에), 싱커(120)는 싱크 전류(ISINK)를 최대로 발생하여 출력 전원 전압(VDD_OUT)의 레벨을 감소시킬 수 있다.
한편, 출력 전원 전압(VDD_OUT)의 레벨이 제1 기준 레벨(VTH1)보다 낮거나 같아지면, 고전압 클램퍼(160)는 제2 제어 신호(CS2)를 비활성화시킬 수 있다.
도 7은 도 5의 전압 레귤레이터에 포함되는 싱크 로직 회로의 일 예를 나타내는 블록도이다.
도 7을 참조하면, 싱크 로직 회로(140b)는 카운터(142) 및 출력 회로(146)를 포함할 수 있다.
도 7의 카운터(142)는 도 4의 카운터(142)와 실질적으로 동일할 수 있고, 도 7의 출력 회로(146)는 제2 제어 신호(CS2)에 추가적으로 기초하여 동작하는 것을 제외하면 도 4의 출력 회로(144)와 실질적으로 동일할 수 있으며, 따라서 중복되는 설명은 생략하도록 한다.
출력 회로(146)는 카운트 신호(CNT), 구동 인에이블 신호(OP_EN) 및 제2 제어 신호(CS2)에 기초하여 제1 제어 신호(CS1)를 발생할 수 있다.
일 실시예에서, 출력 회로(146)는 제2 제어 신호(CS2)의 활성화에 응답하여 복수의 전류 레벨 제어 회로들(도 1의 130a, 130b, 130c, ..., 130n)을 모두 턴온하도록 제1 제어 신호(CS1)를 조절할 수 있다. 구체적으로, 도 1을 참조하여 상술한 것처럼, 제1 제어 신호(CS1)는 N비트의 제어 신호일 수 있다. 제2 제어 신호(CS2)가 활성화되어 있는 동안에(예를 들어, 도 6의 제2 제어 신호(CS2)가 논리 하이 레벨을 가지는 구간에서), 비록 카운트 신호(CNT)가 상기 최대 값이 아닌 값을 가지고 있거나 구동 인에이블 신호(OP_EN)가 활성화되어 있더라도, 모든 전류 레벨 제어 회로들을 턴온하도록(즉, 싱크 전류(ISINK)를 최대로 발생하도록) 제1 제어 신호(CS1)의 비트들을 설정할 수 있다. 다시 말하면, 제1 제어 신호(CS1)를 조절하는데 있어서, 제2 제어 신호(CS2)는 구동 인에이블 신호(OP_EN) 및 카운트 신호(CNT)보다 우선 순위가 높을 수 있다.
한편, 제2 제어 신호(CS2)가 비활성화되어 있는 동안에(예를 들어, 도 6의 제2 제어 신호(CS2)가 논리 로우 레벨을 가지는 구간에서), 출력 회로(146)는 다시 카운트 신호(CNT) 및 구동 인에이블 신호(OP_EN)에 응답하여 제1 제어 신호(CS1)를 조절할 수 있다.
도 8은 본 발명의 실시예들에 따른 전압 레귤레이터를 나타내는 블록도이다.
도 8을 참조하면, 전압 레귤레이터(100b)는 전압 컨버터(110), 싱커(120) 및 클럭 발생기(clock generator)(180)를 포함한다.
클럭 발생기(180)를 더 포함하는 것을 제외하면, 도 8의 전압 레귤레이터(100b)는 도 1의 전압 레귤레이터(100)와 실질적으로 동일할 수 있으며, 따라서 중복되는 설명은 생략하도록 한다.
클럭 발생기(180)는 출력 노드(NOUT)를 통해 출력 단자(TOUT)와 연결될 수 있다. 클럭 발생기(180)는 출력 전원 전압(VDD_OUT)의 레벨이 제2 기준 레벨보다 낮아지는 경우에 활성화되는 제3 제어 신호(CS3) 및 제2 클럭 신호(CLK2)에 기초하여 기능 회로(200)에 공급되는 구동 클럭 신호(DCLK)를 발생할 수 있다. 기능 회로(200)는 출력 전원 전압(VDD_OUT) 및 구동 클럭 신호(DCLK)에 기초하여 동작할 수 있다.
일 실시예에서, 제2 클럭 신호(CLK2)는 외부(예를 들어, 외부의 발진기)로부터 제공될 수 있다. 다른 실시예에서, 도시하지는 않았지만, 클럭 발생기(180) 또는 전압 레귤레이터(100b)는 제2 클럭 신호(CLK2)를 발생하는 발진기를 포함할 수 있다.
일 실시예에서, 클럭 발생기(180)는 제2 전압 분배기(182), 제2 비교기(184) 및 AND 게이트(186)를 포함할 수 있다.
제2 전압 분배기(182)는 출력 단자(TOUT)(즉, 출력 노드(NOUT))와 상기 접지 전압 사이에 연결되고, 출력 전원 전압(VDD_OUT)에 대응하는 제2 전압(V2)을 발생할 수 있다.
제2 전압 분배기(182)는 복수의 저항들(R21, R22, R23)을 포함할 수 있다. 저항들(R21, R22)은 출력 단자(TOUT)(즉, 출력 노드(NOUT))와 노드(N2) 사이에 직렬 연결되고, 저항(R23)은 노드(N2)와 상기 접지 전압 사이에 연결될 수 있다. 저항들(R21, R22, R23)의 개수 및 저항 값들은 실시예에 따라 변경될 수 있다.
제2 비교기(184)는 제2 전압(V2)과 제2 기준 전압(VREF2)을 비교하여 제3 제어 신호(CS3)를 발생할 수 있다. 제2 비교기(184)는 제2 전압(V2)을 수신하도록 노드(N2)와 연결되는 제1 입력 단자, 제2 기준 전압(VREF2)을 수신하는 제2 입력 단자, 및 제3 제어 신호(CS3)를 출력하는 출력 단자를 포함할 수 있다.
일 실시예에서, 제2 기준 전압(VREF2)은 외부(예를 들어, 외부의 기준 전압 발생 회로)로부터 제공될 수 있다. 다른 실시예에서, 도시하지는 않았지만, 클럭 발생기(180) 또는 전압 레귤레이터(100b)는 제2 기준 전압(VREF2)을 발생하는 기준 전압 발생 회로를 포함할 수 있다.
AND 게이트(186)는 제3 제어 신호(CS3) 및 제2 클럭 신호(CLK2)에 기초하여 구동 클럭 신호(DCLK)를 발생할 수 있다.
한편, 도 8의 싱크 로직 회로(140)는 도 4의 싱크 로직 회로(140a)와 실질적으로 동일할 수 있다.
실시예에 따라서, 제2 기준 전압(VREF2)은 입력 기준 전압(VBREF) 및/또는 제1 기준 전압(도 5의 VREF1)과 서로 다를 수도 있고 동일할 수도 있다. 실시예에 따라서, 제2 클럭 신호(CLK2)는 제1 클럭 신호(CLK1)와 서로 다를 수도 있고 동일할 수도 있다.
도 9는 도 8의 전압 레귤레이터에 포함되는 클럭 발생기의 동작을 설명하기 위한 타이밍도이다.
도 8 및 9를 참조하면, 출력 전원 전압(VDD_OUT)의 레벨이 목표 전원 레벨(VDDT)을 기준으로 급격하게 변화하여 제2 기준 레벨(VTH2)보다 낮아질 수 있다. 다시 말하면, 출력 전원 전압(VDD_OUT)에 언더슈트(undershoot)가 발생할 수 있으며, 특히 출력 전원 전압(VDD_OUT)의 레벨이 하한(lower limit)보다 낮아지는 경우에 기능 회로(200)가 오동작할 수 있다. 제2 기준 레벨(VTH2)은 제1 기준 레벨(도 6의 VTH1)과 다를 수 있다.
출력 전원 전압(VDD_OUT)의 레벨이 제2 기준 레벨(VTH2)보다 낮아지면, 클럭 발생기(180)는 제3 제어 신호(CS3)를 활성화시킬 수 있다. 제3 제어 신호(CS3)가 활성화되어 있는 동안에(예를 들어, 제3 제어 신호(CS3)가 논리 로우 레벨을 가지는 동안에), 클럭 발생기(180)는 구동 클럭 신호(DCLK)의 발생을 차단할 수 있다. 예를 들어, AND 게이트(186)는 제3 제어 신호(CS3) 및 제2 클럭 신호(CLK2)에 대한 AND 연산을 수행하여 구동 클럭 신호(DCLK)를 발생하는데, 이 때 제3 제어 신호(CS3)가 논리 로우 레벨을 가지므로, AND 게이트(186)에서 출력되는 구동 클럭 신호(DCLK)는 제3 제어 신호(CS3)가 논리 로우 레벨을 가지는 동안에 제2 클럭 신호(CLK2)의 레벨과 상관 없이 논리 로우 레벨을 가질 수 있다. 다시 말하면, 클럭 발생기(180)는 클럭 멈춤(clock pause) 기능을 수행하여 구동 클럭 신호(DCLK)의 토글(toggle)을 방지할 수 있고, 구동 클럭 신호(DCLK)의 발생이 차단되는 동안에 기능 회로(200)의 동작 또한 중단될 수 있다.
한편, 출력 전원 전압(VDD_OUT)의 레벨이 제2 기준 레벨(VTH2)보다 높거나 같아지면, 클럭 발생기(180)는 제3 제어 신호(CS3)를 비활성화시키고, 구동 클럭 신호(DCLK)를 다시 발생할 수 있다.
도 10은 본 발명의 실시예들에 따른 전압 레귤레이터를 나타내는 블록도이다.
도 10을 참조하면, 전압 레귤레이터(100c)는 전압 컨버터(110), 싱커(120), 고전압 클램퍼(160) 및 클럭 발생기(180)를 포함한다.
고전압 클램퍼(160) 및 클럭 발생기(180)를 더 포함하는 것을 제외하면, 도 10의 전압 레귤레이터(100c)는 도 1의 전압 레귤레이터(100)와 실질적으로 동일할 수 있고, 도 10의 고전압 클램퍼(160) 및 클럭 발생기(180)는 도 5의 고전압 클램퍼(160) 및 도 8의 클럭 발생기(180)와 각각 실질적으로 동일할 수 있으며, 따라서 중복되는 설명은 생략하도록 한다.
한편, 도 10의 싱크 로직 회로(140)는 도 7의 싱크 로직 회로(140b)와 실질적으로 동일할 수 있다.
본 발명의 실시예들에 따른 전압 레귤레이터(100a, 100b, 100c)는, 외장 커패시터를 사용하지 않는 구조로 구현되고, 싱커(120)를 포함하여 구현되며, 고전압 클램퍼(160) 및/또는 클럭 발생기(180)를 추가적으로 포함하여 구현될 수 있다. 고전압 클램퍼(160) 및 클럭 발생기(180)를 이용하여 출력 전원 전압(VDD_OUT)의 오버슈트 및 언더슈트를 방지할 수 있으며, 따라서 더욱 안정적인 출력 전원 전압(VDD_OUT)을 발생할 수 있다.
도 11은 본 발명의 실시예들에 따른 반도체 장치를 나타내는 블록도이다.
도 11을 참조하면, 반도체 장치(10)는 전압 레귤레이터(100), 기능 회로(200) 및 컨트롤러(50)를 포함한다.
도 11의 전압 레귤레이터(100) 및 기능 회로(200)는 도 1의 전압 레귤레이터(100) 및 기능 회로(200)와 각각 실질적으로 동일할 수 있으며, 따라서 중복되는 설명은 생략하도록 한다.
컨트롤러(50)는 기능 회로(200) 및 전압 레귤레이터(100)의 동작을 제어한다. 예를 들어, 컨트롤러(50)는 기능 회로(200)의 동작을 제어하는 제어 신호(CONT)를 발생하고, 전압 레귤레이터(100)의 동작을 제어하는 제1 클럭 신호(CLK1), 싱크 인에이블 신호(SINK_EN) 및 구동 인에이블 신호(OP_EN)를 발생할 수 있다. 도시하지는 않았지만, 컨트롤러(50)는 기능 회로(200)에 공급되는 구동 클럭 신호를 더 발생할 수 있다.
도 11에서는 컨트롤러(50)가 구동 인에이블 신호(OP_EN)를 제공하는 것으로 도시하였으나, 실시예에 따라서 도 1에 도시된 것처럼 기능 회로(200)가 구동 인에이블 신호(OP_EN)를 제공할 수도 있다.
실시예에 따라서, 전압 레귤레이터(100)는 도 5, 8 및 10의 전압 레귤레이터들(100a, 100b, 100c) 중 하나로 대체될 수도 있다. 이 경우, 도시하지는 않았지만, 컨트롤러(50)는 제2 클럭 신호(도 8 및 10의 CLK2)를 더 발생할 수 있다.
또한, 도시하지는 않았지만, 반도체 장치(10)는 전압 레귤레이터(100)에 공급되는 전압들(예를 들어, VDD_IN, VBREF, VREF1, VREF2 등) 중 적어도 하나를 발생하는 전원 공급 회로를 더 포함할 수 있다.
도 12, 13 및 14는 본 발명의 실시예들에 따른 전원 전압 발생 방법을 나타내는 순서도들이다.
도 1, 2 및 12를 참조하면, 본 발명의 실시예들에 따른 전원 전압 발생 방법(또는 안정화 방법)에서, 전압 레귤레이터(100)에 포함되는 전압 컨버터(110)는 입력 전원 전압(VDD_IN) 및 입력 기준 전압(VBREF)에 기초하여 출력 전원 전압(VDD_OUT)을 발생한다(단계 S100).
전압 레귤레이터(100)에 포함되는 싱커(120)는 구동 인에이블 신호(OP_EN)에 기초하여 기능 회로(200)가 실제 동작하는지 여부를 판단할 수 있다.
기능 회로(200)가 동작하지 않는 동안에, 싱커(120)는 싱크 인에이블 신호(SINK_EN)에 응답하여 기능 회로(200)의 동작 시에 소모될 부하 전류(ILOAD)에 대응하는 싱크 전류(ISINK)를 발생한다(단계 S200). 예를 들어, 도 2의 시간 t1에 도시된 것처럼, 기능 회로(200)가 실제 동작하기 전에, 싱크 인에이블 신호(SINK_EN)의 활성화에 응답하여 싱커(120)를 미리 활성화함으로써, 부하 전류(ILOAD)에 대응하는 싱크 전류(ISINK)를 단계적으로 발생할 수 있다.
기능 회로(200)가 동작하는 동안에, 싱커(120)는 구동 인에이블 신호(OP_EN)에 응답하여 싱크 전류(ISINK)의 발생을 차단한다(단계 S300). 예를 들어, 도 2의 시간 t2에 도시된 것처럼, 기능 회로(200)가 실제 동작하여 부하 전류(ILOAD)를 소모하는 경우에, 구동 인에이블 신호(OP_EN)의 활성화에 응답하여 싱커(120)를 비활성화함으로써, 싱크 전류(ISINK)의 발생을 차단할 수 있다.
이후에, 기능 회로(200)가 동작을 중단한 경우에, 싱커(120)는 구동 인에이블 신호(OP_EN)의 비활성화에 응답하여 싱크 전류(ISINK)를 다시 발생할 수 있다(도 2의 시간 t3). 또한, 싱커(120)는 싱크 인에이블 신호(SINK_EN)의 비활성화에 응답하여 싱크 전류(ISINK)의 발생을 단계적으로 차단할 수 있다(도 2의 시간 t6).
도 5, 6 및 13을 참조하면, 도 13의 단계 S100, S200 및 S300은 도 12의 단계 S100, S200 및 S300과 각각 실질적으로 동일할 수 있으며, 따라서 중복되는 설명은 생략하도록 한다.
출력 전원 전압(VDD_OUT)의 레벨이 제1 기준 레벨(VTH1)보다 높아지는 경우에(단계 S400: 예), 고전압 클램퍼(160)는 제2 제어 신호(CS2)를 활성화시킬 수 있고, 싱커(120)는 제2 제어 신호(CS2)가 활성화되어 있는 동안에, 싱커(120)는 출력 전원 전압(VDD_OUT)의 레벨이 감소하도록 싱크 전류(ISINK)를 조절할 수 있다(단계 S500). 예를 들어, 싱커(120)는 활성화된 제2 제어 신호(CS2)에 응답하여 싱크 전류(ISINK)를 최대로 발생할 수 있다.
한편, 출력 전원 전압(VDD_OUT)의 레벨이 제1 기준 레벨(VTH1)보다 낮거나 같은 경우에(단계 S400: 아니오), 단계 S200 및 S300이 반복될 수 있다.
도 8, 9 및 14를 참조하면, 도 14의 단계 S100, S200 및 S300은 도 12의 단계 S100, S200 및 S300과 각각 실질적으로 동일할 수 있으며, 따라서 중복되는 설명은 생략하도록 한다.
출력 전원 전압(VDD_OUT)의 레벨이 제2 기준 레벨(VTH2)보다 낮아지는 경우에(단계 S600: 예), 클럭 발생기(180)는 제3 제어 신호(CS3)를 활성화시킬 수 있고, 제3 제어 신호(CS3)가 활성화되어 있는 동안에 구동 클럭 신호(DCLK)의 발생을 차단할 수 있다(단계 S700). 예를 들어, 클럭 발생기(180)는 활성화된 제3 제어 신호(CS3)에 응답하여 구동 클럭 신호(DCLK)의 토글을 방지할 수 있다.
한편, 출력 전원 전압(VDD_OUT)의 레벨이 제2 기준 레벨(VTH2)보다 높거나 같은 경우에(단계 S600: 아니오), 단계 S200 및 S300이 반복될 수 있다.
실시예에 따라서, 단계 S100, S200, S300, S400, S500, S600 및 S700을 모두 포함하도록 본 발명의 실시예들에 따른 전원 전압 발생 방법이 구현될 수도 있다.
실시예에 따라서, 전원 전압 발생 방법의 일부 또는 전부는 하드웨어의 형태로 구현될 수도 있고, 소프트웨어(즉, 프로그램)의 형태로 구현되어 저장 장치에 저장될 수도 있다.
본 발명은 전원 공급 장치 및 이를 포함하는 다양한 장치 및 시스템에 적용될 수 있다. 예를 들어, 본 발명은 PC(personal computer), 노트북(laptop), 휴대폰(mobile phone), 스마트 폰(smart phone), 태블릿(tablet) PC, MP3 플레이어, PDA(personal digital assistant), EDA(enterprise digital assistant), PMP(portable multimedia player), 디지털 카메라(digital camera), 음악 재생기(music player), 휴대용 게임 콘솔(portable game console), 네비게이션(navigation) 기기, 웨어러블(wearable) 기기, IoT(internet of things;) 기기, IoE(internet of everything:) 기기, e-북(e-book), VR(virtual reality) 기기, AR(augmented reality) 기기 등과 같은 다양한 전자 기기에 유용하게 적용될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 입력 전원 전압 및 입력 기준 전압에 기초하여 외부 기능 회로에 공급되는 출력 전원 전압을 발생하고, 상기 출력 전원 전압을 제공하는 출력 단자를 포함하는 전압 컨버터; 및
    상기 출력 단자와 직접 연결되고, 상기 외부 기능 회로가 동작하지 않는 동안에 싱크(sink) 인에이블 신호에 응답하여 상기 외부 기능 회로의 동작 시에 소모될 부하 전류에 대응하는 싱크 전류를 발생하며, 상기 외부 기능 회로가 동작하는 동안에 구동 인에이블 신호에 응답하여 상기 싱크 전류의 발생을 차단하는 싱커(sinker)를 포함하는 전압 레귤레이터.
  2. 제 1 항에 있어서, 상기 싱크 전류의 레벨은,
    상기 싱크 인에이블 신호의 활성화에 응답하여 상기 싱크 전류의 미발생을 나타내는 제로(zero) 레벨부터 상기 부하 전류에 대응하는 목표 레벨까지 단계적으로 증가하고,
    상기 싱크 인에이블 신호의 비활성화에 응답하여 상기 목표 레벨부터 상기 제로 레벨까지 단계적으로 감소하는 것을 특징으로 하는 전압 레귤레이터.
  3. 제 1 항에 있어서, 상기 싱크 전류의 레벨은,
    상기 구동 인에이블 신호의 활성화에 응답하여 상기 부하 전류에 대응하는 목표 레벨에서 상기 싱크 전류의 미발생을 나타내는 제로 레벨로 순간적으로 감소하고,
    상기 구동 인에이블 신호의 비활성화에 응답하여 상기 제로 레벨에서 상기 목표 레벨로 순간적으로 증가하는 것을 특징으로 하는 전압 레귤레이터.
  4. 제 1 항에 있어서, 상기 싱커는,
    상기 출력 단자와 연결되고, 제1 제어 신호에 응답하여 상기 싱크 전류를 발생하는 전류 발생 회로; 및
    상기 싱크 인에이블 신호 및 상기 구동 인에이블 신호에 기초하여 상기 제1 제어 신호를 발생하는 싱크 로직 회로를 포함하는 것을 특징으로 하는 전압 레귤레이터.
  5. 제 4 항에 있어서, 상기 전류 발생 회로는,
    상기 출력 단자와 접지 전압 사이에 병렬 연결되고, 상기 제1 제어 신호에 응답하여 선택적으로 턴온되는 복수의 전류 레벨 제어 회로들을 포함하고,
    상기 복수의 전류 레벨 제어 회로들 각각은,
    상기 출력 단자와 연결되는 저항; 및
    상기 저항과 상기 접지 전압 사이에 연결되고, 상기 제1 제어 신호를 수신하는 제어 전극을 포함하는 트랜지스터를 포함하는 것을 특징으로 하는 전압 레귤레이터.
  6. 제 4 항에 있어서, 상기 싱크 로직 회로는,
    제1 클럭 신호 및 상기 싱크 인에이블 신호에 기초하여 순차적으로 증가하거나 감소하는 카운트 신호를 발생하는 카운터; 및
    상기 카운트 신호 및 상기 구동 인에이블 신호에 기초하여 상기 제1 제어 신호를 발생하는 출력 회로를 포함하는 것을 특징으로 하는 전압 레귤레이터.
  7. 제 1 항에 있어서,
    상기 출력 단자와 연결되고, 상기 출력 전원 전압의 레벨이 제1 기준 레벨보다 높아지는 경우에 활성화되는 제2 제어 신호를 발생하는 고전압 클램퍼(clamper)를 더 포함하며,
    상기 싱커는, 상기 제2 제어 신호에 기초하여 상기 싱크 전류의 발생을 추가적으로 조절하며, 상기 제2 제어 신호가 활성화되어 있는 동안에 상기 싱크 전류를 발생하여 상기 출력 전원 전압의 레벨을 감소시키는 것을 특징으로 하는 전압 레귤레이터.
  8. 제 1 항에 있어서,
    상기 출력 단자와 연결되고, 상기 출력 전원 전압의 레벨이 제2 기준 레벨보다 낮아지는 경우에 활성화되는 제3 제어 신호 및 제2 클럭 신호에 기초하여 상기 외부 기능 회로에 공급되는 구동 클럭 신호를 발생하는 클럭 발생기를 더 포함하며,
    상기 클럭 발생기는, 상기 제3 제어 신호가 활성화되어 있는 동안에 상기 구동 클럭 신호의 발생을 차단하는 것을 특징으로 하는 전압 레귤레이터.
  9. 제 1 항에 있어서,
    상기 싱크 전류의 양은 상기 부하 전류의 양과 동일한 것을 특징으로 하는 전압 레귤레이터.
  10. 출력 전원 전압에 기초하여 동작하는 기능 회로;
    입력 전원 전압 및 입력 기준 전압에 기초하여 상기 출력 전원 전압을 발생하고 상기 출력 전원 전압을 제공하는 출력 단자를 포함하는 전압 컨버터, 및 상기 출력 단자와 직접 연결되고 상기 기능 회로가 동작하지 않는 동안에 싱크(sink) 인에이블 신호에 응답하여 상기 기능 회로의 동작 시에 소모될 부하 전류에 대응하는 싱크 전류를 발생하며 상기 기능 회로가 동작하는 동안에 구동 인에이블 신호에 응답하여 상기 싱크 전류의 발생을 차단하는 싱커(sinker)를 포함하는 전압 레귤레이터; 및
    상기 기능 회로 및 상기 전압 레귤레이터의 동작을 제어하는 컨트롤러를 포함하는 반도체 장치.

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