JP4524303B2 - 共振点を動的に変更する半導体集積回路 - Google Patents

Description

本発明は、電源インピーダンスを動的に変更することによって内部で発生する電源ノイズを抑制する半導体装置に関する。

近年、低消費電力化の要求により、半導体集積回路（以下、ＬＳＩ（Large Scale Integration）という）の使用状況に応じて動作周波数を動的に変更し、無駄な消費電力を低減する技術が使用されてきている。例えば、ＬＳＩの使用状況が閑散になった場合、データ処理に必要最小現の動作周波数までクロック周波数を落として、無駄な消費電力を削減する。一方、高速処理が要求される状況の場合、クロック周波数を上げて処理性能を満足させる。これら一連の動作をＬＳＩで動的に行うことによって、要求される処理性能を満足し、なおかつトータルの消費電力を低減することが可能となった。

また一方では、ＬＳＩ内部の電源インダクタンスＬと電源容量Ｃとで決まる共振周波数が存在し、動作電流のスペクトルと一致すると、ＬＳＩ内部の電源が共振することによる電位変動によって電源ノイズが増幅（重畳）され、誤動作が発生するという問題があった。

そのため、この動作電流のスペクトル分布と共振周波数とが一致しないように、設計時に電源インダクタンスＬ又は電源容量Ｃを調整することで回避することがなされてきたが、動作周波数を動的に変更するＬＳＩでは回避し切れず、ＬＳＩが使用できない動作周波数帯ができてしまっていた。

この問題を解決するために、例えば、動作電流ｉにおける周波数と電源インピーダンスとの関係を示す図１のように、可変ＬＣＲを用いて、動作周波数に応じて電源インピーダンスを制御し、電源ノイズを引き起こす共振周波数を変更することが提案されている（例えば、特許文献１参照）。動作周波数が高い場合、共振周波数が低い周波数帯（例えば、共振周波数ｆｒ−Ｉ）で発生するように可変ＬＣＲを制御することにより、インピーダンス（Ｉ）で動作する。また、動作周波数が低い場合、共振周波数が高い周波数帯（例えば、共振周波数ｆｒ−ＩＩ）で発生するように可変ＬＣＲを制御することにより、インピーダンス（ＩＩ）で動作する。

従って、ＬＳＩに寄生するＬＣＲで決まる電源インピーダンスを変更して、ＬＳＩ内部で発生する電源ノイズを抑制することができるようになった。
特開平１１−７３３０号公報

図１に示す従来の方法では、図１において共振周波数ｆｒ−Ｉ又は共振周波数ｆｒ−ＩＩへの切り換えの基準となる周波数（以下、切換周波数）が予め決められており、動作周波数に応じて可変ＬＣＲを制御している。

ところが、図２に示すように、ＬＳＩをシステムボードに搭載した場合、その動作環境によって電源の共振周波数が変化する場合がある。図２（Ａ）に示すように、同じＬＳＩをシステムボードＡとシステムボードＢとに搭載した場合であっても、システムボードＡでの動作環境では正常に動作するが、システムボードＢでの動作環境では誤動作するといった問題があった。

つまり、図２（Ｂ）を参照すると、高い動作周波数の場合にインピーダンス（Ｉ）への制御において、システムボードＡに搭載されたＬＳＩでは、低い周波数帯の共振周波数ｆ_Ａへと変更することができ正常動作したとしても、システムボードＢに搭載された同一のＬＳＩでは、システムボードＡとは異なる動作環境によって高い周波数帯で共振周波数ｆ_Ｂが発生し異常動作となる場合があった。

また、同じ動作環境、同じＬＳＩ、同じ動作周波数であっても、図３に示すように、異なるアプリケーション（例えば、ＭＰＥＧ−２デコード、Ａｕｄｉｏ再生などのアプリケーション）を動作させる場合、アプリケーションＡは正常動作するが、アプリケーションＢは異常動作するといった場合があった。

図３（Ａ）では、システムクロックsclkに同期して動作するアプリケーションＡの動作周波数ＡとアプリケーションＢの動作周波数Ｂとが例示される。動作周波数Ａと動作周波数Ｂとは同じであっても、動作させるアプリケーションＡとアプリケーションＢとでは、電流スペクトル分布が変化し、共振点に当たると動作しなくなる。

例えば、図３（Ｂ）に示すように、動作電流ｉにおいて、動作周波数Ａと動作周波数Ｂとに対してはインピーダンス（Ｉ）となるように可変ＬＣＲが制御される。この場合、アプリケーションＡの動作時の電流スペクトルＡは、インピーダンス（Ｉ）の使用領域で発生するため正常動作する。一方、動作電流ｉにおいて、アプリケーションＢの動作時の電流スペクトルＢは、インピーダンス（Ｉ）の使用領域外で発生するため、共振周波数ｆｒ−Ｉの共振点と重なった場合、異常動作することがあった。

このように、同じ動作周波数であっても、データ処理する内容によって内部の電流波形が変化して電流スペクトル分布が変化し、結果的に共振周波数に当たってしまい、誤動作するといった問題があった。従って、単に動作周波数に応じて可変ＬＣＲを制御し共振周波数を切り換えるのでは、ＬＳＩの動作を最適化することは困難であった。

よって、本発明の目的は、内部電位の変動を検知して現状動作に応じた共振点の動的変更を行って電源ノイズを抑止し、また、内部的にクロック供給の一時停止を行うことによって内部動作を安全に行えるようにした半導体集積回路を提供することである。

本発明に係る半導体集積回路は、所定処理を実行する回路と、前記回路に印加される電位をモニタし、前記電位の電位レベルを示すモニタデータを生成し、前記モニタデータの遷移を検知して電位変動モードを判定した結果に基づき、前記半導体装置の共振周波数が前記回路の動作周波数から離れる制御を行う制御回路とを有することを特徴とする。

また、本発明に係る半導体集積回路は、所定処理を実行する回路と、電源インピーダンスを切り換える切換回路と、前記回路に印加される電位をモニタし、前記電位の電位レベルを示すモニタデータを生成するセンサと、前記センサから供給される前記モニタデータの遷移を検知して電位変動モードを判定する切換判定回路と、を有し、前記切換回路は、前記切換判定回路による判定結果に基づき、前記半導体集積回路の共振周波数が前記回路の動作周波数から離れるように前記電源インピーダンスを切り換えることを特徴とする。

また、本発明に係る半導体集積回路は、所定処理を実行する回路と、前記回路へのクロックの供給と停止とを切り換える切換回路と、前記回路へ印加される電位をモニタし、前記電位の電位レベルを示すモニタデータを生成するセンサと、前記センサから供給される前記モニタデータの遷移を検知する切換判定回路と、を有し、前記切換回路は、前記切換判定回路による検知結果に基づき、前記回路へのクロックの供給を停止することを特徴とする。

本願発明は、ＬＳＩの内部電位の変動の状態に応じて電源インピーダンスを動的に変更し、共振点を変更させることによって、ＬＳＩ内部で発生する電源ノイズを抑制することができる。また、ＬＳＩの内部電位が動作に危険な電位レベルに変動した際には、内部的にクロック供給を一時停止するため、安全な回路動作を保障することができる。

以下、本発明の実施の形態を図面に基づいて説明する。

先ず、ＬＳＩ内部の動作モードと共振周波数との関係について図４で説明する。図４（Ａ）では、ＬＳＩのインピーダンス特性５と、ＬＳＩ内部の動作周波数毎に動作電流ｉ_１、ｉ_２及びｉ_３の大きさとが例示されている。動作モードが低速モードの例として動作電流ｉ_１が示され、共振周波数ｆｒを引き起こす共振モードの例として動作電流ｉ_２が示され、高速モードの例として動作電流ｉ_３が示される。

図４（Ｂ）は、低速モード時のＬＳＩ内部の動作電圧ｖ_１及び動作電流ｉ_１の変動状態を例示している。図４（Ｂ）に示されるように、低速モードでは、ＡＣノイズが回路動作間（動作周波数のサイクル内）で収束する。

図４（Ｃ）は、共振モード時のＬＳＩ内部の動作電圧ｖ_２及び動作電流ｉ_２の変動状態を例示している。図４（Ｃ）に示されるように、共振モードでは、ＡＣノイズが重畳されて増幅してしまう。

図４（Ｄ）は、高速モード時のＬＳＩ内部の動作電圧ｖ_３及び動作電流ｉ_３の変動状態を例示している。図４（Ｄ）に示されるように、高速モードでは、動作電流ｉ_３が大きいためＩＲドロップが発生するものの、ＡＣノイズは増幅しない。

このように、動作電圧ｖ_１〜ｖ_３は夫々の動作モードに応じた変動状態を示すことが判る。本発明は、ＬＳＩの内部電位の変動に着目した発明であり、内部電位の変動を検知することにより上述した動作モードを特定し、共振周波数ｆｒが動作周波数と重ならないようにＬＳＩ内部の容量又は抵抗を切り換える制御を行うものである。従って、基準となる周波数を用いない。

ＬＳＩの内部電位変動と動作モードとの対応について図５で詳述する。図５は、内部電位変動に基づいて動作モードを判定する方法を説明するための図である。図５中、上位基準電位と下位基準電位とによってＬＳＩが動作するための目標電位を示し、内部電位状態を低電位、目標電位、高電位で示す。

図５（Ａ）に示す電位波形５ａの場合、ＬＳＩの内部電位が下位基準電位より低くなるアンダーシュートを連続してアンダーシュート検知点５１で検知するため、Ｄ−ＩＲＤ（Dynamic IR-Drop）が発生している状態と判断し、高速モードによる動作であると認識することができる。

高速モードと判定した場合、容量を増加させるように制御する、又は、抵抗を減少させるように制御する。

図５（Ｂ）に示す電位波形５ｂの場合、ＬＳＩの内部電位が下位基準電位より低くなるアンダーシュートと上位基準電位より高くなるオーバーシュートとを交互に繰り返す。アンダーシュート検知点５２ａで最初のアンダーシュートを検知し、そのアンダーシュート検知直後にオーバーシュート検知点５２ｂでオーバーシュートを検知し、更に、そのオーバーシュート検知直後にアンダーシュート検知点５２ｃでアンダーシュートを検知するような場合、共振周波数ｆｒによって内部電位変動が増幅される共振モードであると判断することができる。

共振モードと判定した場合、容量を減少させるように制御する、又は、抵抗を増加させるように制御する。

図５（Ｂ）では、最初にアンダーシュートが検知される電位波形５ｂを例示したが、最初にオーバーシュートが検知される逆位相の波形であっても同様に共振モードと判定する。

動作モードの判定による共振周波数ｆｒの切換タイミングについて図６及び図７で説明する。図６及び図７では、内部電位状態を時間ｔの経過で示している。

図６は、高速モードと判定して共振周波数ｆｒを切り換えるタイミング例を示す図である。図６（Ａ）に示すような目標電位と低電位との間のみで変動するＤ−ＩＲＤの場合、目標電位から低電位への変動回数をカウントして、その変動回数が所定変動回数となったときに容量又は抵抗を制御して共振周波数ｆｒを切り換えるようにする。

例えば、目標電位から低電位への変動によって変動回数が「２」となった時点で、共振周波数ｆｒを切り換える。目標電位から低電位への最初の変動によって変動回数となった「１」の時点では、後述される図７（Ａ）に示す共振モードとの識別ができず、変動回数「２」となる目標電位から低電位への変動によってＤ−ＩＲＤであると判断する。

図６（Ｂ）に示すような目標電位から低電位に変動後、低電位状態のままとなるＤ−ＩＲＤの場合、目標電位から低電位への変動時から所定時間Ｔの経過後に容量又は抵抗を制御して共振周波数ｆｒを切り換えるようにする。例えば、所定時間Ｔは、共振周波数ｆｒと重畳した内部電位変動において低電位状態となる時間より長くなるように設定する。

図６（Ａ）及び図６（Ｂ）において、容量を制御して共振周波数ｆｒを切り換える場合には、容量小から容量大へと変化させる。既に容量大である場合は、現状維持となる。抵抗を制御して共振周波数ｆｒを切り換える場合には、抵抗大から抵抗小へと変化させる。既に抵抗小である場合は、現状維持となる。

図７は、共振モードと判定して共振周波数ｆｒを切り換えるタイミング例を示す図である。共振周波数ｆｒを切り換えるタイミングは、目標電位から高電位への変動回数をカウントして、その変動回数が所定変動回数となったときに共振モードと判定して、容量又は抵抗を制御して共振周波数ｆｒを切り換えるようにする。

図７（Ａ）に示すような低電位への変動で開始する共振モードの場合、例えば、２回目の高電位への変動で、共振周波数ｆｒを切り換える。

図７（Ｂ）に示すような高電位への変動で開始する共振モードの場合、同様に、例えば、２回目の高電位への変動で、共振周波数ｆｒを切り換える。

図６（Ａ）及び図６（Ｂ）において、共振周波数ｆｒを切り換える際に、図６（Ｂ）に示す所定時間Ｔをリセットするようにする。また、少なくとも目標電位から高電位への変動時にＤ−ＩＲＤの状態でないことが判明するため、その時点で図６（Ｂ）に示す所定時間Ｔをリセットするようにしてもよい。

図７において、容量を制御して共振周波数ｆｒを切り換える場合には、容量大から容量小へと変化させる。既に容量小である場合は、現状維持となる。抵抗を制御して共振周波数ｆｒを切り換える場合には、抵抗小から抵抗大へと変化させる。既に抵抗大である場合は、現状維持となる。

高電位への変動で開始する共振モードの場合でも同様の制御を行う。

以下に、内部電位の変動に応じて共振周波数ｆｒを切り換える仕組みについて具体的に説明する。先ず、内部電位の変動に応じて容量を制御する仕組みを説明する。図８は、内部電位の変動に応じて容量を制御するＬＳＩの第一回路構成例を示す図である。図８において、ＬＳＩ１００は、インダクタ１１ａ及び１１ｂと、抵抗１２ａ及び１２ｂと、所定処理を行う内部回路１０１と、クロック発生回路１０２と、容量切換判定回路１１０と、電圧センサ１６０とを有する。なお、本願の全ての実施例は、電圧センサ１６０に限定されず、内部電位の変動を検出できるセンサであれば良い。

電源電圧ＶＤＤ及び接地電圧ＶＳＳが、インダクタ１１ａ及び抵抗１２ａと、インダクタ１１ｂ及び抵抗１２ｂとを介して印加され、内部電位ｖが内部回路１０１に印加される。また、内部回路１０１が動作することによって電源電流Ｉ（Ａ）が流れ、ＬＳＩ１００内部の電源電位が変動する。可変容量１３は、その電位変動を抑制すると共に、容量を切り換えることによって電源ノイズの原因となる共振点を動的に変更する。

内部回路１０１では、使用状況に応じて動作周波数の切換要求を示す動作周波数切換信号をクロック発生回路１０２に送出し、クロック発生回路１０２から送信される動作周波数切換要求に応じたシステムクロックｓｃｌｋに同期して動作する。内部回路１０１は、使用状況に応じて動作周波数を指定することによって、消費電力の調整を行う。

クロック発生回路１０２は、外部クロックｅｃｌｋを入力し、内部回路１０１からの切換信号に応じて選択した動作周波数でシステムクロックｓｃｌｋを内部回路１０１へ供給する。また、クロック発生回路１０２は、容量切換判定回路１１０から送出されるインターロック信号に応じて、動作周波数を持つシステムクロックｓｃｌｋを停止し、内部回路１０１を目標電位に一定期間滞在させ、その後、システムクロックｓｃｌｋの出力を再開する。

容量切換判定回路１１０は、内部回路１０１の内部電位の変動を解析して、高速モード又は共振モードを判定した場合、動的に容量を切り換えるための容量切換信号を可変容量１３へ送出する。また、内部電位が超高電位又は超低電位の状態である場合、内部回路１０１が危険な状態にあると判断し、内部回路１０１が動作するためのシステムクロックｓｃｌｋを一時的に停止するためにインターロック信号をクロック発生回路１０２へと送出する。

電圧センサ１６０は、内部電位ｖを測定し、その結果を容量切換判定回路１１０へ供給する。内部電位ｖとセンサ用電源とが供給されることにより、電圧センサ１６０は、内部電位ｖの実際の変動を検知した結果を示す内部電位モニタデータを容量切換判定回路１１０に供給する。

容量の切換制御について図９で説明する。図９（Ａ）は、動作電流と、電位変動に基づく容量の切換による共振周波数との関係を示す図である。図９（Ｂ）は、図８に示す可変容量１３の回路構成例を示す図である。

図９（Ａ）において、容量切換判定回路１１０が内部電位の変動に基づいて高速モードを検出（Ｍ１）すると、可変容量１３を高速モード用のインピーダンス切換（Ｍ１）となるように制御し、内部回路１０１が動作電流ｉ_Ｍ１による高周波での動作を支障なく行えるようにする。

図９（Ｂ）において、可変容量１３は、容量切換信号によってＯＮ／ＯＦＦとなるスイッチ１３ａと、第一の容量１３ｂと、第二の容量１３ｃとで構成される。第一の容量１３ｂと第二の容量１３ｃとは並列に接続される。高速モードが検出された場合（Ｍ１）には、容量切換信号によってスイッチ１３ａがＯＮとなり最大容量となる。一方、内部電位の変動に基づいて共振モードが検出された場合（Ｍ２）には、容量切換信号によってスイッチ１３ａがＯＦＦとなり最小容量となる。

最大容量とは、高速モードにおける最大周波数の動作時においても目標電位を保持するための容量であり、例えば、最大周波数が４００ＭＨｚの場合、４０ｎＦの容量が用いられる。第二の容量１３ｃは、低速モードにおける最小周波数の動作時においても目標電位を保持するための最小容量であり、例えば、最小周波数が５０ＭＨｚの場合、２５ｎＦの容量が用いられる。そのため、第一の容量１３ｂは、スイッチ１３ａのＯＮによって印加されて第二の容量１３ｃに加えて最大容量を実現するための容量であり、例えば、１５ｎＦの容量が用いられる。

従って、図９（Ａ）に示されるインピーダンス切換（Ｍ１）では、可変容量１３においてスイッチ１３ａがＯＮとなり最大容量となるように制御される。

一方、図９（Ａ）において、容量切換判定回路１１０が内部電位の変動に基づいて共振モードを検出すると、可変容量１３を共振モード用のインピーダンス切換（Ｍ２）となるように制御し、内部回路１０１が動作電流ｉ_Ｍ２による低周波での動作を支障なく行えるようにする。インピーダンス切換（Ｍ２）は、共振モードと低速モードとに対応する。

この場合、図９（Ｂ）を参照すると、可変容量１３は、容量切換信号によってスイッチ１３ａがＯＦＦとなり最小容量となる。

可変容量１３の他の回路構成例を図１０、図１１及び図１２で説明する。図１０は、ＭＯＳトランジスタを用いた可変容量１３の回路構成例を示す図である。図１０（Ａ）において、可変容量１３１は、ＭＯＳ（Metal Oxide Semiconductor）トランジスタ１３１ａと、バックバイアス１３１ｂとで構成される。

バックバイアス１３１ｂは、バックバイアス電圧ＶＢＢを変化させることによって、ＭＯＳトランジスタ１３１ａの閾値電圧Ｖｔｈをコントロールして容量値を切り換える。

ＭＯＳトランジスタ１３１ａの電圧Ｖｇｓと容量値Ｃとの関係を示す図１０（Ｂ）を参照すると、例えば、ＬＳＩ１００の内部電位ｖのとき、高速モードが検出された場合（Ｍ１）にはバックバイアス電圧ＶＢＢが０Ｖに制御されて、ＭＯＳトランジスタ１３１ａの閾値電圧Ｖｔｈは低くなり、ＭＯＳトランジスタ１３１ａの容量値Ｃは高容量Ｃ_Ｍ１となる。一方、共振モードが検出された場合（Ｍ２）にはバックバイアス電圧ＶＢＢが−１．５Ｖに制御されて、ＭＯＳトランジスタ１３１ａの閾値電圧Ｖｔｈは高くなり、ＭＯＳトランジスタ１３１ａの容量値Ｃは低容量Ｃ_Ｍ２となる。

図１１は、ＭＥＭＳを用いた可変容量１３の回路構成例を示す図である。図１１（Ａ）において、可変容量１３２は、容量切換信号によってＯＮ／ＯＦＦとなるＭＥＭＳ（Micro Electro Mechanical System）１３２ａと、第一の容量１３２ｂと、第二の容量１３２ｃとで構成される。スイッチ抵抗を減らすためにＭＥＭＳ１３２ａを用いた回路構成例である。第一の容量１３２ｂと第二の容量１３２ｃとは並列に接続される。第一の容量１３２ｂと、第二の容量１３２ｃとは、図９（Ｂ）に示す第一の容量１３ｂと第二の容量１３ｃと同様であるので説明を省略する。

ＭＥＭＳ１３２ａの動作について簡単に図１１（Ｂ）及び図１１（Ｃ）を参照して説明する。ＭＥＭＳ１３２ａは、高速モードの検出時（Ｍ１）には、図１１（Ｂ）に示すように、容量切換信号によって−１．５Ｖが印加されＯＮ状態となる。また、共振モード検出時（Ｍ２）には、図１１（Ｃ）に示すように、容量切換信号によって＋１．２Ｖが印加されＯＦＦ状態となる。

図１２は、バラクタ容量を用いた可変容量１３の回路構成例を示す図である。図１２（Ａ）において、可変容量１３３は、バックバイアス１３３ａと、バラクタ容量１３３ｂと、バラクタ容量１３３ｃと、容量１３３ｄとで構成される。バックバイアス１３３ａによって逆バイアス電圧をダイオードに印加させて、可変容量１３３にバラクタ容量１３３ｂと、バラクタ容量１３３ｃとを持たせるようにした回路構成である。

可変容量１３３の容量値と逆バイアス電圧との関係を示す図１２（Ｂ）を参照すると、例えば、ＬＳＩ１００の内部電位ｖのとき、高速モードが検出された場合（Ｍ１）にはバックバイアス電圧ＶＢＢが０Ｖに制御されて、可変容量１３３の容量値Ｃは高容量Ｃ_Ｍ１となる。一方、共振モードが検出された場合（Ｍ２）にはバックバイアス電圧ＶＢＢが−１．５Ｖに制御されて、可変容量１３３の容量値Ｃは低容量Ｃ_Ｍ２となる。

この回路構成では、高容量Ｃ_Ｍ１と低容量Ｃ_Ｍ２との差をつけやすく、設計に自由度がある。

図８に示すクロック発生回路１０２、容量切換判定回路１１０、及び電圧センサ１６０の回路構成は後述される。

次に、内部電位の変動に応じて抵抗を制御する仕組みを説明する。図１３は、内部電位の変動に応じて抵抗を制御するＬＳＩの第二回路構成例を示す図である。図１３において、ＬＳＩ２００は、インダクタ１１ａ及び１１ｂと、抵抗１２ｂと、可変抵抗１４と、所定処理を行う内部回路１０１と、クロック発生回路１０２と、抵抗切換判定回路１２０と、電圧センサ１６０とを有する。内部回路１０１、クロック発生回路１０２、及び電圧センサ１６０に関して、図８に示す第一回路構成における同様の動作についてはその説明を省略する。

電源電圧ＶＤＤ及び接地電圧ＶＳＳが、インダクタ１１ａ及び可変抵抗１４と、インダクタ１１ｂ及び抵抗１２ｂとを介して印加され、内部電位ｖが内部回路１０１に印加される。また、内部回路１０１が動作することによって電源電流Ｉ（Ａ）が流れ、ＬＳＩ１００内部の電源電位が変動する。容量１５は、その電位変動を抑制する。可変抵抗１４は、更に、抵抗を切り換えることによって電源ノイズの原因となる共振点を動的に変更する。

この第二回路構成では、クロック発生回路１０２は、抵抗切換判定回路１２０からインターロック信号を受信し、動作周波数を持つシステムクロックｓｃｌｋを停止する。

抵抗切換判定回路１２０は、内部回路１０１の内部電位の変動を解析して、高速モード又は共振モードを判定した場合、動的に抵抗を切り換えるための抵抗切換信号を可変抵抗１４へ送出する。また、内部電位が超高電位又は超低電位の状態である場合、内部回路１０１が危険な状態にあると判断し、内部回路１０１が動作するためのシステムクロックｓｃｌｋを一時的に停止するためにインターロック信号をクロック発生回路１０２へと送出する。

電圧センサ１６０は、内部電位ｖの実際の変動を検知した結果を示す内部電位モニタデータを抵抗切換判定回路１２０に供給する。

抵抗の切換制御について図１４で説明する。図１４（Ａ）は、動作電流と、電位変動に基づく抵抗の切換による共振周波数との関係を示す図である。図１４（Ｂ）は、図１３に示す可変抵抗１４の回路構成例を示す図である。

図１４（Ａ）において、抵抗切換判定回路１２０が内部電位の変動に基づいて高速モードを検出（Ｍ１）すると、可変抵抗１４を高速モード用の抵抗Ｒ_M１となるように制御する。この場合、共振点となる共振周波数ｆｒによる電源インピーダンスは値Ｚ_Ｍ１をとり高くなるが、動作電流ｉ_Ｍ１では電源インピーダンスを低くさせることができるため、内部回路１０１は動作電流ｉ_Ｍ１による高周波での動作を支障なく行える。

一方、抵抗切換判定回路１２０が内部電位の変動に基づいて共振モードを検出（Ｍ２）すると、可変抵抗１４を高速モード用の抵抗Ｒ_M１より抵抗大となる共振モード用の抵抗Ｒ_M２に制御する。この場合、共振点となる共振周波数ｆｒによる電源インピーダンスは値Ｚ_Ｍ２をとり値Ｚ_Ｍ１より低くさせることができるため、電源ノイズを抑制させた状態において、内部回路１０１は動作電流ｉ_Ｍ２による低周波での動作を行える。

共振周波数ｆｒ、内部回路１０１の電源ノイズ、共振点における振幅増大係数は、下記の計算式によって求められる。

共振周波数ｆｒ ＝１／｛２π√（Ｌ×Ｃ）｝
電源ノイズｖ（ｆ）＝ｉ（ｆ）×ｚ（ｆ）
振幅増大係数Ｑ ＝｛１／Ｒ｝×√（Ｌ／Ｃ）
可変抵抗１４は、内部電位の変動に基づいて電源ノイズを抑制するように、抵抗切換判定回路１２０によって制御される。

図１４（Ｂ）において、可変抵抗１４は、抵抗切換信号によってＯＮ／ＯＦＦとなるスイッチＡ及びスイッチＢを有し、電源と内部回路１０１との間又は内部回路１０１とグランド間に構成される。スイッチＡとスイッチＢとは並列に接続され、スイッチＡとスイッチＢの各々が持つ抵抗を利用して、可変抵抗１４の抵抗を切り換える。高速モードが検出された場合（Ｍ１）には、抵抗切換信号によってスイッチＡ及びスイッチＢ共にＯＮされ、可変抵抗１４は抵抗小となる（図１４（Ａ）の抵抗Ｒ_M１）。一方、内部電位の変動に基づいて共振モードが検出された場合（Ｍ２）には、抵抗切換信号によってスイッチＢがＯＮからＯＦＦとなり、可変抵抗１４は抵抗大となる（図１４（Ａ）の抵抗Ｒ_M２）。

図８に示すＬＳＩ１００の第一回路構成及び図１３に示すＬＳＩ２００の第二回路構成において、電圧センサ１６０から供給される内部回路１０１の現在の内部電位ｖを示す内部電位モニタデータについて図１５及び図１６で説明する。図１５は、電圧センサ５３０が検知する内部電位状態を説明するための図である。

図１５に示すグラフ図は、内部回路１０１へ印加される内部電位ｖを横軸に示し、電圧センサ１６０が検知する電位を縦軸に示している。

電圧センサ１６０には、超上位基準電位と、上位基準電位と、下位基準電位と、超下位基準電位とが与えられており、それら電位が縦軸に示される。内部回路１０１は、内部電位ｖの変動許容範囲７で正常に動作する。

超上位基準電位以上を超高電位３０、超上位基準電位から上位基準電位までを高電位３１、上位基準電位から下位基準電位までを目標電位３２、下位基準電位から超下位基準電位までを低電位３３、超下位基準電位以下を超低電位３４とする。

内部回路１０１へ印加される内部電位ｖの状態は、電源ＯＮされると、超低電位３４から変動しつつ目標電位３２で安定して初期状態となる。内部回路１０１が動作状態において、動作電流ｉと共振周波数ｆｒとが重畳する場合、内部電位ｖは大きく変動し、目標電位３２から超低電位３４又は超高電位３０への状態を行き来する。そのような変動によって取り得る内部電位の状態を内部電位ｖ３の直線で示している。

電圧センサ１６０は、超上位基準電位と、上位基準電位と、下位基準電位と、超下位基準電位とを用いて検知した内部電位状態を示す内部電位モニタデータを、図８に示すＬＳＩ１００の第一回路構成においては容量切換判定回路１１０に供給する。図１３に示すＬＳＩ２００の第二回路構成においては、内部電位モニタデータが抵抗切換判定回路１２０に供給される。

図１６は、内部電位の状態と切換制御の対応を示す図である。図１６において、内部電位モニタデータは０又は１を示す信号ａ、ｂ、ｃ及びｄで構成される。図１６中、切換制御とは、図８に示すＬＳＩ１００の第一回路構成における容量切換判定回路１１０が、内部電位モニタデータを用いて判定した動作モードに応じて、可変容量１３の切換又はインターロックを行う制御である。図１３に示すＬＳＩ２００の第二回路構成の場合、抵抗切換判定回路１２０が、内部電位モニタデータを用いて判定した動作モードに応じて、可変抵抗１５の切換又はインターロックを行う制御である。インターロックとは、内部回路１０１へ供給されるシステムクロックｓｃｌｋを一時停止する制御である。

図１６に示す内部電位ｖ３の電位レベルが超上位基準電位以上となる超高電位である場合、内部電位モニタデータは「１１１１」（信号ａ、ｂ、ｃ及びｄの全てが「１」）を示す。この場合、システムクロックｅｃｌｋの内部回路１０１へ供給がインターロックされる。

内部電位ｖ３の電位レベルが超上位基準電位に満たないが上位基準電位以上となる高電位である場合、内部電位モニタデータは「０１１１」（信号ａが「０」かつ信号ｂ、ｃ及びｄが「１」）を示す。この場合、容量の切り換えが実行され可変容量１３は容量小の状態となる。又は、抵抗の切り換えが実行され可変抵抗１５は抵抗大の状態となる。

内部電位ｖ３の電位レベルが上位基準電位に満たないが下位基準電位以上となる目標電位である場合、内部電位モニタデータは「００１１」（信号ａ及びｂが「０」かつ信号ｃ及びｄが「１」）を示す。この場合、可変容量１３又は可変抵抗１５の現状の状態が維持される。

内部電位ｖ３の電位レベルが下位基準電位に満たないが超下位基準電位以上となる低電位である場合、内部電位モニタデータは「０００１」（信号ａ、ｂ及びｃが「０」かつ信号ｄが「１」）を示す。この場合、容量の切り換えが実行され可変容量１３は容量大の状態となる。又は、抵抗の切り換えが実行され可変抵抗１５は抵抗小の状態となる。

そして、内部電位ｖ３の電位レベルが超上位基準電位、上位基準電位、下位基準電位、及び超下位基準電位のいずれにも満たない超低電位である場合、内部電位モニタデータは「００００」（信号ａ、ｂ、ｃ及びｄの全てが「０」）を示す。この場合、システムクロックｅｃｌｋの内部回路１０１への供給がインターロックされる。

図８に示すＬＳＩ１００の第一回路構成における容量切換判定回路１１０、及び、図１３に示すＬＳＩ２００の第二回路構成における抵抗切換判定回路１２０による切換制御の動作について説明する。図１７は、切換制御の動作を説明するためのフローチャート図である。図１７中、図８に示す容量切換判定回路１１０の切換制御の動作で説明するが、図１３に示す抵抗切換判定回路１２０の切換制御の動作も同様であるので、抵抗切換判定回路１２０による制御対象を（）内に示し、その詳細な説明を省略する。

図１７において、容量切換判定回路１１０は電位レベルを検出すると（ステップＳ１１）、電位レベルが超高電位又は超低電位であるか否かを判断する（ステップＳ１２）。

電位レベルが超高電位又は超低電位である場合、内部回路１０１をインターロックさせるインターロック信号をクロック発生回路１０２へ送出してシステムクロックｓｃｌｋの内部回路１０１への供給を一時的に停止する（ステップＳ１３）。容量切換判定回路１１０は、一定期間インターロック信号を送出することによって内部回路１０１を目標電位に安定させ、一定期間経過後、インターロックの解除を指示するインターロック信号をクロック発生回路１０２へ送出してシステムクロックｓｃｌｋの内部回路１０１への供給を再開させる（ステップＳ１４）。その後、電位レベルを検出するとステップＳ１１から動作を開始する。

一方、ステップＳ１２において、Ｄ−ＩＲＤ検出による高速モードであるか否かを判断する（ステップＳ１５）。高速モードであると判断した場合、容量切換判定回路１１０は容量小であるか否かを判断する（ステップＳ１６）。容量小である場合は、容量切換判定回路１１０は可変容量１３に対して容量大へと切り換える制御を行う（ステップＳ１７）。抵抗切換判定回路１２０による切換制御では、可変抵抗１４に対して抵抗小へと切り換える制御を行う。その後、電位レベルを検出するとステップＳ１１から動作を開始する。

一方、ステップＳ１６において、容量小でない場合は、可変容量１３は現状維持となる（ステップＳ２０）。抵抗切換判定回路１２０による切換制御においても同様に、可変抵抗１４は現状維持となる。その後、電位レベルを検出するとステップＳ１１から動作を開始する。

ステップＳ１５において、高速モードでないと判断した場合、共振モードであるか否かを判断する（ステップＳ１８）。共振モードであると判断した場合、容量切換判定回路１１０は容量大であるか否かを判断する（ステップＳ１９）。容量大である場合は、容量切換判定回路１１０は可変容量１３に対して容量小へと切り換える制御を行う（ステップＳ２１）。抵抗切換判定回路１２０による切換制御では、可変抵抗１４に対して抵抗大へと切り換える制御を行う。その後、電位レベルを検出するとステップＳ１１から動作を開始する。

一方、ステップＳ１９において、容量大でない場合は、可変容量１３は現状維持となる（ステップＳ２０）。抵抗切換判定回路１２０による切換制御においても同様に、可変抵抗１４は現状維持となる。その後、電位レベルを検出するとステップＳ１１から動作を開始する。

ステップＳ１８において、共振モードでないと判断した場合、可変容量１３は現状維持とする（ステップＳ２０）。抵抗切換判定回路１２０による切換制御においても同様に、可変抵抗１４は現状維持となる。その後、電位レベルを検出するとステップＳ１１から動作を開始する。

図１７に示す切換制御の動作を実現するための回路構成について図１８及び図１９で説明する。図１８は、内部電位の変動に基づいて動作モードを判定し切換制御するための回路構成例を示す図である。図１８において、容量切換判定回路１１０及び抵抗切換判定回路１２０は、内部電位の変動に基づいて動作モードを判定し切換制御するために、高速モード判定部７０と、共振モード判定部８０と、切換信号生成部９０とを有する。

高速モード判定部７０は、Ｄ−ＩＲＤを検出することによって高速モードを判定する回路構成部であり、ＮＯＴ回路７１と、ＰＧ（Pulse generator）回路７２と、ＡＮＤ回路７３と、ＯＲ回路７４と、Ｄ−ＩＲＤ用タイマー７５とを有する。

目標電位以上であることを示す信号ｃは、ＮＯＴ回路７１で反転されＰＧ回路７２とＡＮＤ回路７３とへ入力される。信号ｃはＮＯＴ回路７１で反転されることによって低電位時にHighレベルとなる。

ＰＧ回路７２は、図１８（Ｂ）に示すように、ＮＯＴ回路７１からの入力信号のHigh Edgeを検出する度に１shot pulseを出力する回路である。

ＡＮＤ回路７３は、外部クロックｅｃｌｋとＮＯＴ回路７１で反転された信号ｃとを入力し、ＡＮＤ演算の結果をＯＲ回路７４へと出力する。従って、低電位時に、外部クロックｅｃｌｋが入力される度にパルスが出力される。

ＯＲ回路７４は、ＰＧ回路７２からの１shot pulseとＡＮＤ回路７３からの出力信号を入力し、ＯＲ演算の結果をＤ−ＩＲＤ用カウンター７５へ出力してインクリメントする。

Ｄ−ＩＲＤ用カウンター７５は、例えば８ビットカウンタであり、カウント終了後にHighレベルの信号が切換信号生成部９０に供給される。Ｄ−ＩＲＤ用カウンター７５は、切換信号生成部９０によってLowリセットされ、カウントを再開する。

共振モード判定部８０は、高電位と低電位を行き来する共振周波数ｆｒを検出することによって共振モードを判定する回路構成部であり、ＮＯＲ回路８１と、ＮＯＲ回路８２と、共振検知用タイマー８３とを有する。

ＮＯＲ回路８１は、電位レベルが高電位以上であることを示す信号ｂと、ＮＯＲ回路８２の出力信号とを入力して、ＮＯＲ演算の結果をＮＯＲ回路８２へと出力する。

ＮＯＲ回路８２は、ＮＯＲ回路８１の出力信号と、高速モード判定部７０のＮＯＴ回路７１で反転された信号ｃとを入力して、ＮＯＲ演算の結果を共振検知用タイマー８３へ出力する。ＮＯＲ回路８２の出力信号は、電位レベルが目標電位から高電位を検出したときにHighとなり、また、目標電位から低電位を検出したときにLowとなる。共振検知用タイマー８３は、ＮＯＲ回路８２の出力を受けて高電位が検出される度に、つまりＮＯＲ回路８２のHighの出力信号でタイマー値をインクリメントする。

共振検知用タイマー８３は、例えば２ビットカウンタであり、カウント終了後にHighレベルの信号が切換信号生成部９０に供給される。共振検知用タイマー８３は、切換信号生成部９０によってLowリセットされ、カウントを再開する。

切換信号生成部９０は、高速モード判定部７０のＤ−ＩＲＤ用タイマー７５と、共振モード判定部８０の共振検知用タイマー８３とを制御して切換信号を生成して出力する。切換信号とは、図８に示すＬＳＩ１００の第一回路構成では容量切換信号を示し、図１３に示すＬＳＩ２００の第二回路構成では抵抗切換信号を示す。切換信号生成部９０は、ＮＯＲ回路９１から９４と、ＯＲ回路９３ａとを有する。

切換信号生成部９０において、高速モード判定部７０のＤ−ＩＲＤ用タイマー７５の出力信号は、ＮＯＲ回路９１、９３及び９４へ入力され、共振モード判定部８０の共振検知用タイマー８３の出力信号は、ＮＯＲ回路９２及び９４とＯＲ回路９３ａとへ入力される。

ＮＯＲ回路９１は、高速モード判定部７０のＤ−ＩＲＤ用タイマー７５の出力信号と、ＮＯＲ回路９２の出力信号と、起動時のリセット信号とを入力し、ＮＯＲ演算の結果を切換信号として出力する。出力された切換信号は、ＮＯＲ回路９２へも入力される。

ＮＯＲ回路９２は、ＮＯＲ回路９１のＮＯＲ演算の結果と共振モード判定部８０の共振検知用タイマー８３の出力信号とを入力し、ＮＯＲ演算の結果をＮＯＲ回路９１へ入力する。

従って、ＮＯＲ回路９１から出力される切換信号は、高速モードの場合はＬｏｗとなり、共振モードの場合はＨｉｇｈとなる。図８に示すＬＳＩ１００の第一回路構成では、可変容量１３は、Ｌｏｗを示す切換信号によって容量大へと切り換えられ、Ｈｉｇｈを示す切換信号によって容量小へと切り換えられる。一方、図１３に示すＬＳＩ２００の第二回路構成では、可変抵抗１４は、Ｌｏｗを示す切換信号によって抵抗小へと切り換えられ、Ｈｉｇｈを示す切換信号によって抵抗大へと切り換えられる。

ＮＯＲ回路９３は、起動時、高速モード判定時、低速モード判定時のいずれかによって、Ｄ−ＩＲＤ用タイマー７５をＬｏｗリセットする。

ＮＯＲ回路９４は、起動時、高速モード判定時、低速モード判定時のいずれかによって、共振検知用タイマー８３をＬｏｗリセットする。

図１９は、内部電位の変動に基づいて内部回路１０１に対するインターロック制御を行うための回路構成例を示す図である。図１９において、容量切換判定回路１１０及び抵抗切換判定回路１２０は、図１８の回路構成に加えて、内部電位の変動に基づいて内部回路１０１をインターロックするインターロック信号を生成するインターロック信号生成部５０を有する。

インターロック信号生成部５０は、ＡＮＤ回路５１と、ＡＮＤ回路５２と、インターロック解除タイマー５３と、ＯＲ回路５４と、ＮＯＴ回路５５と、ＮＯＲ回路５６と、ＮＯＲ回路５７とを有する。

ＡＮＤ回路５１は、電位レベルが目標電位以上であることを示す信号ｃと高電位以上であることを示す信号ｂを反転させて入力し、ＡＮＤ演算の結果をＡＮＤ回路５２へ出力する。ＡＮＤ回路５１からは、電位レベルが目標電位の時にHighレベルの信号が出力される。ＡＮＤ回路５２は、外部クロックｅｃｌｋとＡＮＤ回路５１の出力信号とを入力し、ＡＮＤ演算の結果をインターロック解除タイマー５３へ出力してインクリメントする。

インターロック解除タイマー５３は、例えば３２ビットカウンタであり、内部回路１０１がインターロックされた後の一定期間、内部回路１０１が目標電位を保持するためのタイマーである。インターロック解除タイマー５３は、目標電位を検知している間、外部クロックｅｌｃｋに同期してインクリメントされ、カウント終了後にHighレベルの信号をＮＯＲ回路５７に出力する。超高電位又は超低電位を検出した際には、ＮＯＴ回路５５によってLowリセットされてカウントを再開する。

ＯＲ回路５４は、電位レベルが超高電位以上であることを示す信号ａを入力すると共に、超低電位以下であることを示す信号ｄを反転して入力し、ＯＲ演算によって超高電位又は超低電位時にHighレベルとなる信号を出力する。ＯＲ回路５４から出力された信号は、ＮＯＴ回路５５とＮＯＲ回路５６とへ入力される。

ＮＯＴ回路５５は、ＯＲ回路５４からの出力信号を入力し、ＮＯＴ演算の結果をインターロック解除タイマー５３へ出力することによって、電位レベルが超高電位又は超低電位である場合に、インターロック解除タイマー５３をＬｏｗリセットする。

ＮＯＲ回路５６は、ＯＲ回路５４からの出力信号と、ＮＯＲ回路５７から出力されるインターロック信号とを入力し、ＮＯＲ演算した結果をＮＯＲ回路５７へ出力する。

ＮＯＲ回路５７は、ＮＯＲ回路５６からの出力信号と、インターロック解除タイマー５３からの解除を示す出力信号と、起動時のリセット信号とを入力し、ＮＯＲ演算の結果をインターロック信号としてクロック発生回路１０２に出力する。出力されたインターロック信号は、ＮＯＲ回路５６へも入力される。

従って、ＮＯＲ回路５７から出力されるインターロック信号は、内部回路１０１の通常動作の場合はＬｏｗとなり、内部回路１０１をインターロックする場合はＨｉｇｈとなる。

次に、クロック発生回路１０２について説明する。図８に示すＬＳＩ１００の第一回路構成においても図１３に示すＬＳＩ２００の第二回路構成においても、クロック発生回路１０２の回路構成は同様である。図２０は、クロック発生回路１０２の回路構成を示す図である。図２０において、クロック発生回路１０２は、ＰＬＬ（Phase Locked Loop）回路３１と、帰還クロック用の分周器３２と、周波数を切り換えるための分周器３３ａ、３３ｂ、３３ｃ及び３３ｄと、クロックを遮断するためのマスク３４と、動作周波数を選択するセレクタ３５と、ＡＮＤ回路３６とを有する。

ＰＬＬ回路３１は、外部クロックｅｃｌｋを帰還クロックｆｃｌｋで位相調整し、出力クロックｐｌｌｃｌｋを生成してセレクタ３５へ送出する。例えば、５０ＭＨｚの外部クロックｅｃｌｋから４００ＭＨｚの出力クロックｐｌｌｃｌｋを生成する。

セレクタ３５へ出力された出力クロックｐｌｌｃｌｋは、４００ＭＨｚのまま、分周器３３ａによって３／４に分周されて３００ＭＨｚで、分周器３３ｂによって２／４に分周されて２００ＭＨｚで、分周器３３ｃによって１／４に分周されて１００ＭＨｚで、分周器３３ｄによって１／８に分周されて５０ＭＨｚで、また、マスク３４によって遮断されて夫々セレクタ３５へ供給される。

セレクタ３５は、４００ＭＨｚ、３００ＭＨｚ、２００ＭＨｚ、１００ＭＨｚ、５０ＭＨｚの夫々を入力する端子と、遮断された出力クロックｐｌｌｃｌｋを入力する端子とを有する。セレクタ３５は、内部回路１０１からの動作周波数切換信号に従って、入力端子を選択してシステムクロックｓｃｌｋとして出力する。

ＡＮＤ回路３６は、セレクタ３５から出力されるシステムクロックｓｃｌｋを入力すると共に、インターロック信号を反転させて入力し、ＡＮＤ演算を行って、システムクロックｓｃｌｋを内部回路１０１へと供給する。電位レベルが超高電位又は超低電位の場合、システムクロックｓｃｌｋの供給が停止される。

次に、電圧センサ１６０について説明する。図８に示すＬＳＩ１００の第一回路構成においても図１３に示すＬＳＩ２００の第二回路構成においても、電圧センサ１６０の回路構成は同様である。図２１は、バンドギャップリファレンスを用いた電圧センサ１６０の回路構成を示す図である。図２１に示す電圧センサ１６０は、バンドギャップリファレンス（ＶＧＢ）部３１と、内部電位判定部３３とを有する。

ＶＧＢ部３１は、高精度なＶＢＧ電位を生成して内部電位判定部３３へと供給する。ＶＢＧ電位は、超上位基準電位より高い電位を示す。

内部電位判定部３３は、オペアンプ３４と、抵抗３４ａと、抵抗３５ａと、抵抗３５ｂと、抵抗３５ｃと、抵抗３５ｄと、コンパレータ３６ａと、コンパレータ３６ｂと、コンパレータ３６ｃと、コンパレータ３６ｄとを有する。コンパレータ３６ａから３６ｄは、Ａ／Ｄ変換して比較結果を出力するコンパレータである。

ＶＧＢ部３１で生成されたＶＢＧ電位は、オペアンプ３４に印加され、抵抗３４ａによって超上位基準電位となり、抵抗３５ａによって上位基準電位となり、抵抗３５ｂによって下位基準電位となり、抵抗３５ｃによって超下位基準電位となり、抵抗３５ｄによって更に低電位されたのち接地される。超上位基準電位はコンパレータ３６ａに印加され、上位基準電位はコンパレータ３６ｂに印加され、下位基準電位はコンパレータ３６ｃに印加され、超下位基準電位はコンパレータ３６ｄに印加される。

コンパレータ３６ａは、内部電位ｖと超上位基準電位とを比較した結果を信号ａとして出力する。内部電位ｖが超上位基準電位以上となる場合に信号ａは１を示し、内部電位ｖが超上位基準電位未満となる場合に信号ａは０を示す。

コンパレータ３６ｂは、内部電位ｖと上位基準電位とを比較した結果を信号ｂとして出力する。内部電位ｖが上位基準電位以上となる場合に信号ｂは１を示し、内部電位ｖが上位基準電位未満となる場合に信号ｂは０を示す。

コンパレータ３６ｃは、内部電位ｖと下位基準電位とを比較した結果を信号ｃとして出力する。内部電位ｖが下位基準電位以上となる場合に信号ｃは１を示し、内部電位ｖが下位基準電位未満となる場合に信号ｃは０を示す。

コンパレータ３６ｄは、内部電位ｖと超下位基準電位とを比較した結果を信号ｄとして出力する。内部電位ｖが超下位基準電位以上となる場合に信号ｄは１を示し、内部電位ｖが超下位基準電位未満となる場合に信号ｄは０を示す。

このような回路構成を備えることによって、図１６に示す５つの電位レベルを認識することができる。

電圧センサ１６０の他の回路構成について図２２から図２５で示す。図２２は、目標電位が可変である場合の電圧センサの回路構成を示す図である。図２２中、図２１と同一部分には同一符号を付し、その説明は省略する。図２２に示す電圧センサ１６１は、図２１に示す抵抗３４ａの代わりに、内部電位判定部３３にて可変抵抗３４ｂを備える以外、図２１に示す電圧センサ１６０の回路構成と同様である。

可変抵抗３４ｂを備えることによって、ＬＳＩ１００（又は２００）の外部電源電圧を落として使用するＤＶＦＳ（Dynamic Voltage and Frequency Scaling）による更なる低消費電力化が行われる場合に、外部電源電圧の変更に応じて各基準電位を変更することができる。

図２３は、論理回路を用いた電圧センサの回路構成を示す図である。図２３に示す電圧センサ１６２は、超上位基準電位を閾値ＡとするＮＯＴ回路３７ａと、上位基準電位を閾値ＢとするＮＯＴ回路３７ｂと、下位基準電位を閾値ＣとするＮＯＴ回路３７ｃと、超下位基準電位を閾値ＤとするＮＯＴ回路３７ｄと、信号ａを出力するＮＯＴ回路３８ａと、信号ｂを出力するＮＯＴ回路３８ｂと、信号ｃを出力するＮＯＴ回路３８ｃと、信号ｄを出力するＮＯＴ回路３８ｄとを有する。

ＮＯＴ回路３７ａは、入力された内部電位ｖに対して超上位基準電位の閾値ＡでＮＯＴ演算を行って、その演算結果をＮＯＴ回路３８ａへ出力する。ＮＯＴ回路３８ａが更にＮＯＴ演算することによって信号ａを出力する。

ＮＯＴ回路３７ｂは、入力された内部電位ｖに対して上位基準電位の閾値ＢでＮＯＴ演算を行って、その演算結果をＮＯＴ回路３８ｂへ出力する。ＮＯＴ回路３８ｂが更にＮＯＴ演算することによって信号ｂを出力する。

ＮＯＴ回路３７ｃは、入力された内部電位ｖに対して上位基準電位の閾値ＣでＮＯＴ演算を行って、その演算結果をＮＯＴ回路３８ｃへ出力する。ＮＯＴ回路３８ｃが更にＮＯＴ演算することによって信号ｃを出力する。

ＮＯＴ回路３７ｄは、入力された内部電位ｖに対して上位基準電位の閾値ＤでＮＯＴ演算を行って、その演算結果をＮＯＴ回路３８ｄへ出力する。ＮＯＴ回路３８ｄが更にＮＯＴ演算することによって信号ｄを出力する。

インバータの閾値Ａ〜Ｄを備えることによって、図２２に示すようなＢＧＲ部３１を不要とし、チップ占有面積を小さくすることができる。

図２４は、コンパレータを用いた電圧センサの回路構成を示す図である。図２４に示す電圧センサ１６３は、コンパレータ３９ａと、コンパレータ３９ｂと、コンパレータ３９ｃと、コンパレータ３９ｄとを有する。コンパレータ３９ａと、コンパレータ３９ｂと、コンパレータ３９ｃと、コンパレータ３９ｄとは、Ａ／Ｄ変換を行なうコンパレータである。

電圧センサ１６３は、ＶＧＢ部３１を備えない回路構成となっており、超上位基準電位から超下位基準電位はＬＳＩ外部から夫々コンパレータ３９ａから３９ｄへと印加される。

そして、コンパレータ３９ａ、３９ｂ、３９ｃ及び３９ｄの夫々が、内部電位ｖと比較した結果を信号ａ、ｂ、ｃ及びｄとして出力する。

図２５は、図２４に示す電圧センサの変形例を示す図である。図２５中、図２４と同一部分には同一符号を付し、その説明は省略する。図２４に示す電圧センサ１６３との違いは、内部電位ｖは、抵抗８ａによって降圧して電圧センサ１６４に供給され、抵抗８ｂで更に低電位されたのち接地される。

通常、ある電位を測定する場合、その測定回路に与える電源電圧は、測定電位よりも十分高くないとならないが、測定電位を予め降圧しておくことによって電圧センサ１６４に与える電源電圧と測定電位とを同電位程度に実現できる。

図２６は、内部電位の変動に応じて容量を制御するＬＳＩの第三回路構成例を示す図である。図２６中、ＬＳＩ１００ａの回路構成は、図８に示す第一回路構成と同様であるので、同一部分には同一符号を付し、その詳細な説明を省略する。図２６に示すＬＳＩ１００ａは、内部回路１０１からの動作周波数切換信号がクロック発生回路１０２と容量切換判定回路１１０とに入力される点で、図８に示す第一回路構成と異なっている。

ＬＳＩ１００ａの容量切換判定回路１１０は、書き換え可能な切換テーブルを内部に備え、各動作周波数における内部電位モニタデータによって示される電位レベル毎に予め最適値を格納しておき、動作周波数切換信号で指定される動作周波数と検知された電位レベルとに応じて容量の切換制御を行う。

図２７は、内部電位の変動に応じて抵抗を制御するＬＳＩの第四回路構成例を示す図である。図２７中、ＬＳＩ２００ａの回路構成は、図１３に示す第二回路構成と同様であるので、同一部分には同一符号を付し、その詳細な説明を省略する。図２７に示すＬＳＩ２００ａは、内部回路１０１からの動作周波数切換信号がクロック発生回路１０２と抵抗切換判定回路１１０とに入力される点で、図１３に示す第二回路構成と異なっている。

ＬＳＩ２００ａの抵抗切換判定回路１２０は、書き換え可能な切換テーブルを内部に備え、各動作周波数における内部電位モニタデータによって示される電位レベル毎に予め最適値を格納しておき、動作周波数切換信号で指定される動作周波数と検知された電位レベルとに応じて容量の切換制御を行う。

上述より、本発明によれば、実際の内部電位に電源ノイズが重畳されることによる電位レベルの変動を検知して、動作モードを判断し、最適な電源インピーダンスを選択するため、ＤＶＦＳのような低電力技術を搭載したＬＳＩであっても、電源ノイズを抑制し、安全に動作することができる。

更に、システムボード等のＬＳＩの動作環境や、動作させるアプリケーションが変化しても、動作中の内部電位の変動を検知して、状況に応じた最適な電源インピーダンスを選択して、共振点を動作周波数に影響を与えない周波数帯に変更させる、又は、共振点を低くすることができるため、電源ノイズを抑制することができる。

また、ＬＳＩを物理的に破壊、或いは処理中のデータが消滅するような危険な電位レベルを検知した場合は、内部回路１０１へのシステムクロックｅｃｌｋの供給を一時停止するインターロックの仕組みを備えることによって、ＬＳＩの破壊や、処理中のデータの消滅を防ぐことができる。外部から供給される電源電圧が一定であっても、ＬＳＩ内部の電位レベルで危険な状態を回避するため、より安全にＬＳＩ自信を動作させることができる。

以上の説明に関し、更に以下の項を開示する。
（付記１）
半導体集積回路であって、
所定処理を実行する回路と、
電源インピーダンスを切り換える切換回路と、
前記切替回路は、前記回路に印加される電位の変動に応じて、前記半導体集積回路の共振周波数が前記回路の動作周波数から離れるように前記電源インピーダンスを切り替えることを特徴とする半導体集積回路。
（付記２）
前記切換回路は、前記電位の変動に応じて、前記回路に対する電源容量を切り換えることを特徴とする付記１記載の半導体集積回路。
（付記３）
前記切換回路は、前記電位の変動に応じて、前記回路に対する電源抵抗を切り換えることを特徴とする付記１記載の半導体集積回路。
（付記４）
前記電位をモニタし、前記電位の電位レベルを示すモニタデータを生成するセンサと、
前記センサから供給される前記モニタデータの遷移を検知して電位変動モードを判定する切替判定回路とを有し、
前記切替回路は、前記電位変動モードに応じて、前記電源インピーダンスを切り替えることを特徴とする付記１記載の半導体集積回路。
（付記５）
前記センサは、１つ以上の基準電位を備え、該基準電位と前記電位との比較によって２以上の電位レベルのいずれかを示すモニタデータを前記切換判定回路に供給し、
前記切換判定回路は、前記センサから供給される前記モニタデータの遷移を検知して前記電位変動モードを判定することを特徴とする付記１乃至４のいずれか一項記載の半導体集積回路。
（付記６）
前記基準電位は、前記電位の変更に応じて変更可能であることを特徴とする付記５記載の半導体集積回路。
（付記７）
前記センサは、１つ以上の閾値電位を備え、前記電位の変動を示す２以上の電位レベルをモニタすることを特徴とする付記５記載の半導体集積回路。
（付記８）
前記センサは、該半導体集積回路の外部から前記基準電位が与えられ、前記電位の変動を示す２以上の電位レベルをモニタすることを特徴とする付記５記載の半導体集積回路。
（付記９）
前記切換判定回路は、少なくとも２以上の電位変動モードを判定する動作モード判定機能を備え、現在の電位の変動状態に基づいて電位変動モードを特定し、前記少なくとも２以上の電位変動モードに応じて、前記電源インピーダンスを切り換えるか否かを判定することを特徴とする付記１乃至８のいずれか一項記載の半導体集積回路。
（付記１０）
前記切換判定回路は、タイマーを備え、所定の変動状態が所定期間継続した場合に前記電位変動モードであると判定することを特徴とする付記１乃至９のいずれか一項記載の半導体集積回路。
（付記１１）
半導体集積回路であって、
所定処理を実行する回路と、
前記回路へのクロックの供給と停止とを切り換える切換回路と
を有し、
前記切替回路は、前記回路に印加される電位の変動に応じて、前記回路へのクロックの供給を停止することを特徴とする半導体集積回路。
（付記１２）
前記電位をモニタし、前記電位の電位レベルを示すモニタデータを生成するセンサと、
前記センサから供給される前記モニタデータの遷移を検知する切替判定回路とを有し、
前記切換回路は、前記モニタデータの遷移に応じて、前記クロックの供給と停止とを切り換えることを特徴とする半導体集積回路。
（付記１３）
前記センサは、１つ以上の基準電位を備え、該基準電位と前記電位との比較によって２以上の電位レベルのいずれかを示すモニタデータを前記切換判定回路に供給することを特徴とする付記１２記載の半導体集積回路。
（付記１４）
前記基準電位は、電位の変更に応じて変更可能であることを特徴とする付記１３記載の半導体集積回路。
（付記１５）
前記センサは、１つ以上の閾値電位を備え、前記電位の変動を示す２以上の電位レベルをモニタすることを特徴とする付記１３記載の半導体集積回路。
（付記１６）
前記センサは、該半導体集積回路の外部から１つ以上の基準電位が与えられ、前記電位の変動を示す２以上の電位レベルをモニタすることを特徴とする付記１３記載の半導体集積回路。
（付記１７）
前記切換判定回路は、少なくとも２以上の電位変動モードを判定する動作モード判定機能を備え、現在の電位の変動状態に基づいて電位変動モードを特定し、前記クロック供給と停止を切り換えるか否か、又は、現状維持するか否かを判断することを特徴とする付記１２乃至１６のいずれか一項記載の半導体集積回路。
（付記１８）
前記切換判定回路は、タイマーを備え、所定の変動状態が所定期間継続した場合に前記電位変動モードであると判定することを特徴とする付記１２乃至１７のいずれか一項記載の半導体集積回路。
（付記１９）
半導体装置であって、
所定処理を実行する回路と、
前記回路に印加される電位の変動に応じて、前記半導体装置の共振周波数が前記回路の動作周波数から離れる制御を行う制御回路と
を有することを特徴とする半導体装置。

本発明は、具体的に開示された実施例に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。

従来の電源インピーダンスを制御する方法を説明するための図である。 動作環境によって共振周波数が異なる場合を説明するための図である。 アプリケーションの違いによって共振周波数が異なる場合を説明するための図である。 ＬＳＩ内部の動作モードと共振周波数との関係を説明するための図である。 内部電位変動に基づいて動作モードを判定する方法を説明するための図である。 高速モードと判定して共振周波数を切り換えるタイミング例を示す図である。 共振モードと判定して共振周波数を切り換えるタイミング例を示す図である。 内部電位の変動に応じて容量を制御するＬＳＩの第一回路構成例を示す図である。 容量の切換制御及び可変容量の構成例を示す図である。 ＭＯＳトランジスタを用いた可変容量の回路構成例を示す図である。 ＭＥＭＳを用いた可変容量の回路構成例を示す図である。 バラクタ容量を用いた可変容量の回路構成例を示す図である。 内部電位の変動に応じて抵抗を制御するＬＳＩの第二回路構成例を示す図である。 抵抗の切換制御及び可変抵抗の構成例を示す図である。 電圧センサが検知する内部電位状態を説明するための図である。 内部電位の状態と切換制御の対応を示す図である。 切換制御の動作を説明するためのフローチャート図である。 内部電位の変動に基づいて動作モードを判定し切換制御するための回路構成例を示す図である。 内部電位の変動に基づいて内部回路に対するインターロック制御を行うための回路構成例を示す図である。 クロック発生回路の回路構成を示す図である。 バンドギャップリファレンスを用いた電圧センサの回路構成を示す図である。 目標電位が可変である場合の電圧センサの回路構成を示す図である。 論理回路を用いた電圧センサの回路構成を示す図である。 コンパレータを用いた電圧センサの回路構成を示す図である。 図２４に示す電圧センサの変形例を示す図である。 内部電位の変動に応じて容量を制御するＬＳＩの第三回路構成例を示す図である。 内部電位の変動に応じて抵抗を制御するＬＳＩの第四回路構成例を示す図である。

符号の説明

１１ａ、１１ｂ インダクタ
１２ａ、１２ｂ 抵抗
１３ 可変抵抗
１３ｂ 第一の容量
１３ｃ 第二の容量
５０ インターロック信号生成部
５１ ＡＮＤ回路
５２ ＡＮＤ回路
５３ インターロック解除タイマー
５４ ＯＲ回路
５５ ＮＯＴ回路
５６、５７ ＮＯＲ回路
７０ 高速モード判定部
７１ ＮＯＴ回路
７２ ＰＧ（Pulse generator）回路
７３ ＡＮＤ回路
７４ ＯＲ回路
７５ Ｄ−ＩＲＤ用タイマー
８０ 共振モード判定部
８１ ＮＯＲ回路
８２ ＮＯＲ回路
８３ 共振検知用タイマー
９０ 切換信号生成部
９１、９２、９３、９４ ＮＯＲ回路
１００、１００ａ、２００、２００ａ ＬＳＩ
１０１ 内部回路
１０２ クロック発生回路
１１０ 容量切換判定回路
１２０ 抵抗切換判定回路
１３１、１３２，１３３ 可変容量
１３１ａ ＭＯＳトランジスタ
１３１ｂ バックバイアス
１３２ａ ＭＥＭＳ
１３２ｂ 第一の容量
１３２ｃ 第二の容量
１３３ａ バックバイアス
１３３ｂ バラクタ容量
１３３ｃ バラクタ容量
１３３ｄ 容量
１６０ 電圧センサ

Claims (11)

1. 半導体集積回路であって、
   所定処理を実行する回路と、
   電源インピーダンスを切り換える切換回路と、
   前記回路に印加される電位をモニタし、前記電位の電位レベルを示すモニタデータを生成するセンサと、
   前記センサから供給される前記モニタデータの遷移を検知して電位変動モードを判定する切換判定回路と、を有し、
   前記切換回路は、前記切換判定回路による判定結果に基づき、前記半導体集積回路の共振周波数が前記回路の動作周波数から離れるように前記電源インピーダンスを切り換えることを特徴とする半導体集積回路。
2. 前記センサは、１つ以上の基準電位を備え、該基準電位と前記電位との比較によって２以上の電位レベルのいずれかを示すモニタデータを前記切換判定回路に供給し、
   前記切換判定回路は、前記センサから供給される前記モニタデータの遷移を検知して前記電位変動モードを判定することを特徴とする請求項１記載の半導体集積回路。
3. 前記センサは、１つ以上の閾値電位を備え、前記電位の変動を示す２以上の電位レベルをモニタすることを特徴とする請求項２記載の半導体集積回路。
4. 前記センサは、該半導体集積回路の外部から前記基準電位が与えられ、前記電位の変動を示す２以上の電位レベルをモニタすることを特徴とする請求項２記載の半導体集積回路。
5. 前記切換判定回路は、共振モード又は該共振モードにおける前記回路の動作電流よりも大きい動作電流により、前記電位にＩＲドロップが発生する高速モードを含む前記電位変動モードを判定する動作モード判定機能を備え、現在の電位の変動状態に基づいて電位変動モードを特定し、特定された前記電位変動モードに応じて、前記電源インピーダンスを切り換えるか否かを判定することを特徴とする請求項１乃至４のいずれか一項記載の半導体集積回路。
6. 前記切換判定回路により前記高速モードと判定されたとき、
   前記切換回路は、
   前記電位が、下位基準電位から上位基準電位までの電位である目標電位と前記下位基準電位より低い電位である低電位との間のみで変動する場合、前記目標電位から前記低電位への変動回数が所定回数となったときに前記電源インピーダンスを切り換え、
   前記電位が、前記目標電位から前記低電位に変動後、低電位状態のままとなる場合、前記目標電位から前記低電位への変動時から所定時間経過後に前記電源インピーダンスを切り換えることを特徴とする請求項５記載の半導体集積回路。
7. 前記切換判定回路により前記共振モードと判定されたとき、
   前記切換回路は、
   前記電位が、前記目標電位から前記上位基準電位より高い電位である高電位へ変動する回数が所定回数となったときに前記電源インピーダンスを切り換えることを特徴とする請求項６記載の半導体集積回路。
8. 前記切換判定回路は、タイマーを備え、所定の変動状態が所定期間継続した場合に前記電位変動モードであると判定することを特徴とする請求項１乃至７のいずれか一項記載の半導体集積回路。
9. 半導体集積回路であって、
   所定処理を実行する回路と、
   前記回路へのクロックの供給と停止とを切り換える切換回路と、
   前記回路へ印加される電位をモニタし、前記電位の電位レベルを示すモニタデータを生成するセンサと、
   前記センサから供給される前記モニタデータの遷移を検知する切換判定回路と、を有し、
   前記切換回路は、前記切換判定回路による検知結果に基づき、前記回路へのクロックの供給を停止することを特徴とする半導体集積回路。
10. 下位基準電位から上位基準電位までの電位を目標電位とし、前記上位基準電位から超上位基準電位までを高電位とし、前記超上位基準電位以上を超高電位とし、
    超下位基準電位から前記下位基準電位までを低電位とし、前記超下位基準電位以下を超低電位としたとき、
    前記切換回路は、
    前記切換判定回路により前記電位の電位レベルが前記超高電位又は前記超低電位であると判定されたとき、前記回路へのクロックの供給を停止することを特徴とする請求項９記載の半導体集積回路。
11. 半導体装置であって、
    所定処理を実行する回路と、
    前記回路に印加される電位をモニタし、前記電位の電位レベルを示すモニタデータを生成し、前記モニタデータの遷移を検知して電位変動モードを判定した結果に基づき、前記半導体装置の共振周波数が前記回路の動作周波数から離れる制御を行う制御回路とを有することを特徴とする半導体装置。

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