JP5831282B2 - アナログデジタル変換装置 - Google Patents

Description

本発明は、アナログデジタル変換装置に関する。

アナログデジタル変換器は、アナログ信号のデジタイズのために広く用いられており、主に半導体集積回路の形態に供される。半導体集積回路の製造技術が進み、微細化が進むと共に、電源電圧の低下と速度の向上、電力効率の改善が進んでいる。高速なアナログデジタル変換器においては、アナログデジタル変換器に含まれるスイッチが高速にスイッチングすることによって発生するノイズが電源電圧やその他のノードの電位を変動させ、アナログデジタル変換器自体の変換性能を劣化させる事が問題となる。

複数の動作周波数モードを持つ集積回路チップにおいて、電源供給系に寄生する抵抗、インダクタンス、容量による共振点を動作周波数信号に応じて変化させる電源回路が知られている（例えば、特許文献１参照）。

また、所定処理を実行する回路と、電源インピーダンスを切り換える切換回路とを有し、切替回路は、回路に印加される電位の変動に応じて、半導体集積回路の共振周波数が回路の動作周波数から離れるように電源インピーダンスを切り替える半導体集積回路が知られている（例えば、特許文献２参照）。

特開平１１−７３３０号公報 特開２００９−９４１３３号公報

本発明の目的は、パッケージの変更等により共振周波数が変化した場合のアナログデジタル変換特性の劣化を防止することができるアナログデジタル変換装置を提供することである。

アナログデジタル変換装置は、入力信号ノードの信号が入力され、前記入力信号ノードの信号に基づく信号をアナログからデジタルに変換するアナログデジタル変換器と、前記アナログデジタル変換器の電源電位ノード及び基準電位ノード間の第１容量と、前記アナログデジタル変換器の電源電位ノード及び基準電位ノードに接続される第１抵抗と、前記アナログデジタル変換器のフルスケールを規定するリファレンス電位を前記アナログデジタル変換器に供給するための第１及び第２のリファレンス電位ノードと、前記第１及び第２のリファレンス電位ノード間の第２容量と、前記第１及び第２のリファレンス電位ノードに接続される第２抵抗と、前記入力信号ノードの信号を固定値にしたときの前記アナログデジタル変換器により変換されたデジタルの信号が入力され、前記デジタルの信号が期待値に対して閾値より大きいずれ量を有する場合には、前記第１容量、及び／又は前記第１抵抗の値を変化させ、前記第２容量、及び／又は前記第２抵抗の値を変化させる制御回路とを有する。
また、アナログデジタル変換装置は、第１の入力信号ノード及び第２の入力信号ノードの信号が入力され、前記第１の入力信号ノード及び前記第２の入力信号ノードの信号に基づく信号をアナログからデジタルに変換するアナログデジタル変換器と、前記アナログデジタル変換器の電源電位ノード及び基準電位ノード間の第１容量と、前記アナログデジタル変換器の電源電位ノード及び基準電位ノードに接続される第１抵抗と、前記アナログデジタル変換器のフルスケールを規定するリファレンス電位を前記アナログデジタル変換器に供給するための第１及び第２のリファレンス電位ノードと、前記第１及び第２のリファレンス電位ノード間の第２容量と、前記第１及び第２のリファレンス電位ノードに接続される第２抵抗と、前記第１の入力信号ノード及び前記第２の入力信号ノードの信号を固定値にしたときの前記アナログデジタル変換器により変換されたデジタルの信号が入力され、前記デジタルの信号の期待値に対するずれ量が閾値より大きければ、前記第１容量、及び／又は前記第１抵抗の値を変化させ、前記第２容量、及び／又は前記第２抵抗の値を変化させる制御回路とを有する。

パッケージの変更等により寄生インダクタンスの値が変わり、共振周波数が変化する。その場合、制御回路を設けることにより、アナログデジタル変換特性の劣化を防止することができる。

アナログデジタル変換装置の構成例を示す図である。 実施形態によるアナログデジタル変換装置の構成例を示す図である。 図２のデジタルアナログ変換装置の動作を説明するためのフローチャートである。 図２のモニター回路、判定回路及び制御信号生成回路の構成例を示す図である。 図４の回路の動作例を示すタイミングチャートである。

図１は、アナログデジタル変換装置の構成例を示す図である。アナログデジタル変換装置１０１は、大規模集積回路（ＬＳＩ：Large Scale Integration）であり、電源電位ノードＶＤＤ、基準電位ノードＧＮＤ、第１のリファレンス電位ノードＶＲＥＦＰ、第２のリファレンス電位ノードＶＲＥＦＭ、第１の入力信号ノードＶＩＰ及び第２の入力信号ノードＶＩＭを有する。電源電位ノードＶＤＤは、外部からの電源電位をアナログデジタル変換器１０２に供給する。基準電位ノードＧＮＤは、外部からの基準電位（例えばグランド電位）をアナログデジタル変換器１０２に供給する。第１のリファレンス電位ノードＶＲＥＦＰ及び第２のリファレンス電位ノードＶＲＥＦＭは、アナログデジタル変換器１０２のフルスケールを規定するためのリファレンス電位をアナログデジタル変換器１０２に供給する。第１のリファレンス電位ノードＶＲＥＦＰはプラス側のリファレンス電位ノードであり、第２のリファレンス電位ノードＶＲＥＦＭはマイナス側のリファレンス電位ノードである。第１の入力信号ノードＶＩＰ及び第２の入力信号ノードＶＩＭには、例えば差動信号が入力される。第１の入力信号ノードＶＩＰはプラス側の入力信号ノードであり、第２の入力信号ノードＶＩＭはマイナス側の入力信号ノードである。アナログデジタル変換器１０２は、第１の入力信号ノードＶＩＰ及び第２の入力信号ノードＶＩＭの信号をアナログからデジタルに変換し、デジタルの信号をデジタル回路１０３に出力する。デジタル回路１０３は、クロック信号等の制御信号をアナログデジタル変換器１０２に出力する。

アナログデジタル変換器１０２に含まれるスイッチが高速にスイッチングするとノイズが発生し、そのノイズが電源電位ノードＶＤＤ、基準電位ノードＧＮＤ、第１のリファレンス電位ノードＶＲＥＦＰ及び第２のリファレンス電位ノードＶＲＥＦＭの電位を変動させ、アナログデジタル変換器１０２のアナログデジタル変換性能を劣化させる。

ノイズを低減させるために、デカップリング容量と呼ばれる容量Ｃ１及びＣ２を設ける。容量Ｃ１は、電源電位ノードＶＤＤ及び基準電位ノードＧＮＤ間に接続される。容量Ｃ２は、第１のリファレンス電位ノードＶＲＥＦＰ及び第２のリファレンス電位ノードＶＲＥＦＭ間に接続される。容量Ｃ１及びＣ２は、上記のスイッチング動作によって要求される急激な電流変化を、容量Ｃ１及びＣ２に蓄えた電荷から供給するように働く。容量Ｃ１は、電源電位ノードＶＤＤ及び基準電位ノードＧＮＤのノイズを低下させることができる。容量Ｃ２は、第１のリファレンス電位ノードＶＲＥＦＰ及び第２のリファレンス電位ノードＶＲＥＦＭのノイズを低下させることができる。容量Ｃ１及びＣ２は、高速に電荷供給が可能なものが望ましい。また、容量Ｃ１及びＣ２は、その容量値が大きいほど、ノイズを低下させることができる。さらに、容量Ｃ１及びＣ２は、ノイズの発生源たるアナログデジタル変換器１０２の近傍に配置することが望ましい。そのために、アナログデジタル変換装置１０１の大規模集積回路内へ容量Ｃ１及びＣ２を配置することが好ましい。

アナログデジタル変換装置１０１の大規模集積回路は、ワイヤボンディング等によりパッケージに搭載される。インダクタＬ１〜Ｌ４は、パッケージとの接続に起因する寄生インダクタンスであり、例えば、アナログデジタル変換装置１０１のシリコン基板と外部回路を接続するためのボンディングワイヤ等に起因する寄生インダクタである。インダクタＬ１は、電源電位ノードＶＤＤに接続される寄生インダクタである。インダクタＬ２は、第１のリファレンス電位ノードＶＲＥＦＰに接続される寄生インダクタである。インダクタＬ３は、第２のリファレンス電位ノードＶＲＥＦＭに接続される寄生インダクタである。インダクタＬ４は、基準電位ノードＧＮＤに接続される寄生インダクタである。

容量Ｃ１及びＣ２は、電源電位及びリファレンス電位を安定化させるためにアナログデジタル変換装置１０１の半導体チップ上に設けられている。しかし、容量Ｃ１，Ｃ２は、インダクタＬ１〜Ｌ４と直列接続される構造であるため、共振が生じる場合がある。容量Ｃ１，Ｃ２及びインダクタＬ１〜Ｌ４の値により、共振周波数が決まる。特に、共振周波数がアナログデジタル変換器１０２の動作周波数や信号帯域に近い場合、アナログデジタル変換特性が著しく劣化し、正常に動作しない場合がある。

また、アナログデジタル変換装置１０１の半導体チップに接続するパッケージやボードを変更すると、パッケージの寄生インダクタＬ１〜Ｌ４の値が変化するため、共振周波数がシフトすることになる。パッケージの種類によって、アナログデジタル変換器１０２の特性差が発生する可能性があり、これを防止する必要がある。

ＳｏＣ（System-on-a-chip）の開発費がますます高くなってきた現在、一つのＳｏＣを開発して複数の市場を見て、複数のパッケージに適用させることが一般的である。ＱＦＰ（Quad Flat Package）パッケージを使用するとインダクタＬ１〜Ｌ４が大きくなり、ＢＧＡ（Ball Grid Array）パッケージを使用するとインダクタＬ１〜Ｌ４が小さくなる。ＱＦＰパッケージを使用した場合でも、ＢＧＡパッケージと同様のアナログデジタル変換特性が得られるようにする必要がある。そのため、課題として複数のパッケージに対応させることが挙げられる。以下、その課題を解決するための実施形態を説明する。

図２は、実施形態によるアナログデジタル変換装置の構成例を示す図である。アナログデジタル変換装置２０１は、大規模集積回路（ＬＳＩ：Large Scale Integration）であり、電源電位ノードＶＤＤ、基準電位ノードＧＮＤ、第１のリファレンス電位ノードＶＲＥＦＰ、第２のリファレンス電位ノードＶＲＥＦＭ、第１の入力信号ノードＶＩＰ及び第２の入力信号ノードＶＩＭを有する。電源電位ノードＶＤＤは、外部からの電源電位をアナログデジタル変換器２０２に供給する。基準電位ノードＧＮＤは、外部からの基準電位（例えばグランド電位）をアナログデジタル変換器２０２に供給する。第１のリファレンス電位ノードＶＲＥＦＰ及び第２のリファレンス電位ノードＶＲＥＦＭは、アナログデジタル変換器２０２のフルスケールを規定するためのリファレンス電位をアナログデジタル変換器２０２に供給する。第１のリファレンス電位ノードＶＲＥＦＰはプラス側のリファレンス電位ノードであり、第２のリファレンス電位ノードＶＲＥＦＭはマイナス側のリファレンス電位ノードである。第１の入力信号ノードＶＩＰ及び第２の入力信号ノードＶＩＭには、例えば差動信号が入力される。第１の入力信号ノードＶＩＰはプラス側の入力信号ノードであり、第２の入力信号ノードＶＩＭはマイナス側の入力信号ノードである。アナログデジタル変換器２０２は、第１の入力信号ノードＶＩＰ及び第２の入力信号ノードＶＩＭの信号に基づく信号をアナログからデジタルに変換し、デジタルの信号ＤＴをデジタル回路２０３に出力する。デジタル回路２０３は、イネーブル信号ＥＮ及び制御信号ＣＴＬをアナログデジタル変換器２０２に出力する。制御信号ＣＴＬは、クロック信号を含む。

上記のように、アナログデジタル変換器２０２に含まれるスイッチが高速にスイッチングするとノイズが発生し、そのノイズが電源電位ノードＶＤＤ、基準電位ノードＧＮＤ、第１のリファレンス電位ノードＶＲＥＦＰ及び第２のリファレンス電位ノードＶＲＥＦＭの電位を変動させ、アナログデジタル変換器２０２のアナログデジタル変換性能を劣化させる。ノイズを低減させるために、デカップリング容量と呼ばれる可変容量ＶＣ１及びＶＣ２を設ける。容量ＶＣ１は、電源電位ノードＶＤＤ及び基準電位ノードＧＮＤ間に接続される。容量ＶＣ２は、第１のリファレンス電位ノードＶＲＥＦＰ及び第２のリファレンス電位ノードＶＲＥＦＭ間に接続される。容量ＶＣ１及びＶＣ２は、上記のスイッチング動作によって要求される急激な電流変化を、容量ＶＣ１及びＶＣ２に蓄えた電荷から供給するように働く。容量ＶＣ１は、電源電位ノードＶＤＤ及び基準電位ノードＧＮＤのノイズを低下させることができる。容量ＶＣ２は、第１のリファレンス電位ノードＶＲＥＦＰ及び第２のリファレンス電位ノードＶＲＥＦＭのノイズを低下させることができる。容量ＶＣ１及びＶＣ２は、高速に電荷供給が可能なものが望ましい。また、容量ＶＣ１及びＶＣ２は、その容量値が大きいほど、ノイズを低下させることができる。さらに、容量ＶＣ１及びＶＣ２は、ノイズの発生源たるアナログデジタル変換器２０２の近傍に配置することが望ましい。そのために、アナログデジタル変換装置２０１の大規模集積回路内へ容量ＶＣ１及びＶＣ２を配置することが好ましい。

アナログデジタル変換装置２０１の大規模集積回路は、ワイヤボンディング等によりパッケージに搭載される。インダクタＬ１〜Ｌ４は、パッケージとの接続に起因する寄生インダクタンスであり、例えば、アナログデジタル変換装置２０１のシリコン基板と外部回路を接続するためのボンディングワイヤ等に起因する寄生インダクタである。インダクタＬ１は、電源電位ノードＶＤＤに接続される寄生インダクタである。インダクタＬ２は、第１のリファレンス電位ノードＶＲＥＦＰに接続される寄生インダクタである。インダクタＬ３は、第２のリファレンス電位ノードＶＲＥＦＭに接続される寄生インダクタである。インダクタＬ４は、基準電位ノードＧＮＤに接続される寄生インダクタである。

容量ＶＣ１，ＶＣ２及びインダクタＬ１〜Ｌ４の直列接続回路により、共振が生じる場合がある。容量ＶＣ１，ＶＣ２及びインダクタＬ１〜Ｌ４の値により、共振周波数が決まる。特に、共振周波数がアナログデジタル変換器２０２の動作周波数や信号帯域に近い場合、アナログデジタル変換特性が著しく劣化し、正常に動作しない場合がある。そこで、可変容量ＶＣ１及びＶＣ２の値を制御することにより、共振周波数をシフトし、アナログデジタル変換特性の劣化を防止する。

可変抵抗ＶＲ１は、電源電位ノードＶＤＤ及びアナログデジタル変換器２０２の電源電位ノード間に接続される。可変抵抗ＶＲ２は、第１のリファレンス電位ノードＶＲＥＦＰ及びアナログデジタル変換器２０２の第１のリファレンス電位ノード間に接続される。可変抵抗ＶＲ３は、第２のリファレンス電位ノードＶＲＥＦＭ及びアナログデジタル変換器２０２の第２のリファレンス電位ノード間に接続される。可変抵抗ＶＲ４は、基準電位ノードＧＮＤ及びアナログデジタル変換器２０２の基準電位ノード間に接続される。可変抵抗ＶＲ１〜ＶＲ４の値を制御することにより、共振の影響を低減することができる。ただし、可変抵抗ＶＲ１〜ＶＲ４の値を大きくしすぎると、回路の電圧降下が増加し、容量ＶＣ１及びＶＣ２のデカップリング効果が低減するので、可変抵抗ＶＲ１〜ＶＲ４の値を適切値に制御する必要がある。

可変容量ＶＣ１，ＶＣ２及び可変抵抗ＶＲ１〜ＶＲ４の値を制御するために、スイッチＳＷ１、モニター回路２０４、判定回路２０５及び制御信号生成回路２０６を設ける。スイッチＳＷ１は、第１の入力信号ノードＶＩＰ及び第２の入力信号ノードＶＩＭ間に接続される。

図３は、図２のデジタルアナログ変換装置の動作を説明するためのフローチャートである。デジタル回路２０３は、アナログデジタル変換器２０２をイネーブル状態にするため、イネーブル信号ＥＮをローレベルからハイレベルに変化させ、イネーブル信号ＥＮをアナログデジタル変換器２０２及びモニター回路２０４に出力する。これにより、アナログデジタル変換器２０２は、パワーダウン状態から動作可能状態になる。

ステップＳ３０１では、モニター回路２０４は、ハイレベルのイネーブル信号ＥＮを入力すると、スイッチＳＷ１の制御信号Ａｓをハイレベルにする。すると、スイッチＳＷ１はオン（ショート）し、第１の入力信号ノードＶＩＰ及び第２の入力信号ノードＶＩＭは相互に接続される。その結果、第１の入力信号ノードＶＩＰ及び第２の入力信号ノードＶＩＭの電圧は、共にコモン電圧の固定値になる。コモン電圧は、入力信号レンジにおいて中心値のレベルに対応する。アナログデジタル変換器２０２は、第１の入力信号ノードＶＩＰ及び第２の入力信号ノードＶＩＭからコモン電圧の信号を入力し、その入力信号に基づく信号をアナログからデジタルに変換し、デジタル信号ＤＴを出力する。デジタル信号ＤＴは、上記のコモン電圧に対応し、出力信号レンジにおいてほぼ中心値のレベルになる。例えば、デジタル信号ＤＴが１０ビットで１０２４値を表現可能な場合、デジタル信号ＤＴは中心値の「５１２」になる。しかし、容量ＶＣ１，ＶＣ２及びインダクタＬ１〜Ｌ４の値による共振周波数がアナログデジタル変換器２０２の動作周波数の近傍にある場合には、共振が発生し、デジタル信号ＤＴの値にずれが生じる。

次に、ステップＳ３０２では、制御信号生成回路２０６は、初期値の抵抗制御信号Ａｒを可変抵抗ＶＲ１〜ＶＲ４に出力し、初期値の容量制御信号Ａｃを可変容量ＶＣ１及びＶＣ２に出力する。これにより、可変抵抗ＶＲ１〜ＶＲ４の値は初期値に設定され、可変容量ＶＣ１及びＶＣ２の値は初期値に設定される。

次に、ステップＳ３０３では、モニター回路２０４は、アナログデジタル変換器２０２により変換されたデジタル信号ＤＴが期待値に対してずれているずれ量Ｖｂを検出し、判定回路２０５に出力する。ここで、期待値は上記の例えば「５１２」の中心値である。ずれ量Ｖｂは、デジタル信号ＤＴと期待値との差分の絶対値である。

次に、ステップＳ３０５では、判定回路２０５は、ずれ量Ｖｂがメモリ３０４内の閾値Ｖａより小さいか否かをチェックする。ずれ量Ｖｂが閾値Ｖａより小さい場合にはステップＳ３０７に進み、ずれ量Ｖｂが閾値Ｖａ以上である場合にはステップＳ３０６へ進む。容量ＶＣ１，ＶＣ２及びインダクタＬ１〜Ｌ４の値による共振周波数がアナログデジタル変換器２０２の動作周波数の近傍にある場合には、ずれ量Ｖｂが大きくなり、容量ＶＣ１，ＶＣ２及びインダクタＬ１〜Ｌ４の値による共振周波数がアナログデジタル変換器２０２の動作周波数に対して十分に離れている場合には、ずれ量Ｖｂが小さくなる。

ステップＳ３０６では、制御信号生成回路２０６は、ずれ量Ｖｂが小さくなる方向に可変抵抗ＶＲ１〜ＶＲ４及び可変容量ＶＣ１，ＶＣ２の値を変更するために、抵抗制御信号Ａｒ及び容量制御信号Ａｃを出力する。これにより、可変抵抗ＶＲ１〜ＶＲ４及び可変容量ＶＣ１，ＶＣ２の値は変更される。可変抵抗ＶＲ１〜ＶＲ４の値を大きくすることにより、共振の影響を小さくし、ずれ量Ｖｂを小さくすることができる。また、可変量ＶＣ１，ＶＣ２の値を変更することにより、共振周波数がシフトし、ずれ量Ｖｂを小さくすることができる。その後、ステップＳ３０３の処理に戻る。このループ処理を繰り返すことにより、ずれ量Ｖｂは小さくなっていく。やがて、ずれ量Ｖｂが閾値Ｖａより小さくなると、ステップＳ３０７へ進む。

ステップＳ３０７では、制御信号生成回路２０６は、抵抗制御信号Ａｒ及び容量制御信号Ａｃにより、可変抵抗ＶＲ１〜ＶＲ４及び可変容量ＶＣ１，ＶＣ２の値を固定する。

次に、ステップＳ３０８では、モニター回路２０４は、ローレベルのスイッチ制御信号ＡｓをスイッチＳＷ１に出力する。すると、スイッチＳＷ１はオフ（オープン）する。以上で、可変抵抗ＶＲ１〜ＶＲ４及び可変容量ＶＣ１，ＶＣ２の値の調整が終了する。その後、第１の入力信号ノードＶＩＰ及び第２の入力信号ノードＶＩＭに信号を入力することにより、アナログデジタル変換器２０２は通常のアナログデジタル変換を行う。

図４は図２のモニター回路２０４、判定回路２０５及び制御信号生成回路２０６の構成例を示す図であり、図５は図４の回路の動作例を示すタイミングチャートである。クロック信号ＣＬＫは、アナログデジタル変換器２０２のサンプリングクロック信号であり、デジタル回路２０３から入力される。分周器４１０は、クロック信号ＣＬＫをｎ分周し、アドレス生成回路４０７に出力する。ここで、ｎは例えば８である。デジタル回路２０３は、アナログデジタル変換器２０２をイネーブル状態にするため、イネーブル信号ＥＮをローレベルからハイレベルに変化させる。

時刻ｔ１において、変化点検出回路４０１は、イネーブル信号ＥＮがローレベルからハイレベルに変化すると、クロック信号ＣＬＫの立ち上がりエッジに同期して、セットリセット回路４０３のセット端子にハイレベル信号を出力する。すると、セットリセット回路４０３は、ハイレベルのスイッチ制御信号Ａｓを出力する。これにより、スイッチＳＷ１はオンする。

アドレス生成回路４０７は、初期値として「１」のアドレスＡＤを出力する。抵抗テーブル４０８は、「１」のアドレスＡＤに基づく初期値の抵抗制御信号Ａｒを出力する。これにより、可変抵抗ＶＲ１〜ＶＲ４は、初期値の抵抗値に設定される。容量テーブル４０９は、「１」のアドレスＡＤに基づく初期値の容量制御信号Ａｃを出力する。これにより、可変容量ＶＣ１，ＶＣ２は、初期値の容量値に設定される。

モニター回路４０４は、ハイレベルのスイッチ制御信号Ａｓを入力すると、クロック信号ＣＬＫに同期して、デジタル信号ＤＴと期待値との差分の絶対値をずれ量Ｖｂ１として検出する。

次に、時刻ｔ２では、モニター回路４０４は、例えば７個のずれ量Ｖｂ１の平均値Ｖｂを演算し、ずれ量の平均値Ｖｂを比較器４０６に出力する。

次に、時刻ｔ３では、比較器４０６は、ずれ量の平均値Ｖｂ及びメモリ４０５内の閾値Ｖａを比較する。ここでは、ずれ量の平均値Ｖｂがメモリ４０５内の閾値Ｖａより大きいので、比較器４０６はローレベルの比較結果信号ＥＳを出力する。すると、アドレス生成回路４０７は、分周器４１０が出力するクロック信号の立ち上がりエッジに同期し、アドレスＡＤを「１」から「２」にインクリメントする。抵抗テーブル４０８は、「２」のアドレスＡＤに基づく抵抗制御信号Ａｒを出力する。これにより、可変抵抗ＶＲ１〜ＶＲ４の値は変更される。容量テーブル４０９は、「２」のアドレスＡＤに基づく容量制御信号Ａｃを出力する。これにより、可変容量ＶＣ１，ＶＣ２の値は変更される。

モニター回路４０４は、スイッチ制御信号Ａｓがハイレベルであるので、クロック信号ＣＬＫに同期して、デジタル信号ＤＴと期待値との差分の絶対値をずれ量Ｖｂ１として検出する。

次に、時刻ｔ４では、モニター回路４０４は、例えば７個のずれ量Ｖｂ１の平均値Ｖｂを演算し、ずれ量の平均値Ｖｂを比較器４０６に出力する。

次に、時刻ｔ５では、比較器４０６は、ずれ量の平均値Ｖｂ及びメモリ４０５内の閾値Ｖａを比較する。ここでは、ずれ量の平均値Ｖｂがメモリ４０５内の閾値Ｖａより大きいので、比較器４０６はローレベルの比較結果信号ＥＳを出力する。すると、アドレス生成回路４０７は、分周器４１０が出力するクロック信号の立ち上がりエッジに同期し、アドレスＡＤを「２」から「３」にインクリメントする。抵抗テーブル４０８は、「３」のアドレスＡＤに基づく抵抗制御信号Ａｒを出力する。これにより、可変抵抗ＶＲ１〜ＶＲ４の値は変更される。容量テーブル４０９は、「３」のアドレスＡＤに基づく容量制御信号Ａｃを出力する。これにより、可変容量ＶＣ１，ＶＣ２の値は変更される。

モニター回路４０４は、スイッチ制御信号Ａｓがハイレベルであるので、クロック信号ＣＬＫに同期して、デジタル信号ＤＴと期待値との差分の絶対値をずれ量Ｖｂ１として検出する。

次に、時刻ｔ６では、モニター回路４０４は、例えば７個のずれ量Ｖｂ１の平均値Ｖｂを演算し、ずれ量の平均値Ｖｂを比較器４０６に出力する。

次に、時刻ｔ７では、比較器４０６は、ずれ量の平均値Ｖｂ及びメモリ４０５内の閾値Ｖａを比較する。ここでは、ずれ量の平均値Ｖｂがメモリ４０５内の閾値Ｖａより小さいので、比較器４０６はハイレベルの比較結果信号ＥＳを出力する。すると、アドレス生成回路４０７は、「３」のアドレスＡＤを維持する。これにより、可変抵抗ＶＲ１〜ＶＲ３及び可変容量ＶＣ１，ＶＣ２の値は固定される。

変化点検出回路４０２は、比較結果信号ＥＳがローレベルからハイレベルに変化すると、セットリセット回路４０３のリセット端子にハイレベル信号を出力する。すると、セットリセット回路４０３は、ローレベルのスイッチ制御信号ＡｓをスイッチＳＷ１及びモニター回路４０４に出力する。これにより、スイッチＳＷ１はオフし、モニター回路４０４は動作を停止する。以上により、共振の影響を低減した状態でのアナログデジタル変換が可能になる。

以上のように、判定回路２０５は、ずれ量の平均値Ｖｂ及び閾値Ｖａを比較することにより、共振状態にあるか否かを判定することができる。共振状態にある場合には、デカップリング容量ＶＣ１，ＶＣ２及び配線抵抗ＶＲ１〜ＶＲ４を同時に調整する制御信号Ａｃ及びＡｒを生成する。スイッチＳＷ１をオンすることにより、アナログデジタル変換器２０２のデジタル信号ＤＴはアナログデジタル変換器２０２の分解能に対する中心値（一定値）になる。しかし、共振による影響を受けていた場合、デジタル信号ＤＴは共振による電源電圧が揺れの影響を受け振動する。モニター回路４０４がデジタル信号ＤＴの揺れをモニターリングし、可変抵抗ＶＲ１〜ＶＲ４及び可変容量ＶＣ１，ＶＣ２にフィードバックすることにより、デカップリング容量ＶＣ１，ＶＣ２と配線抵抗ＶＲ１〜ＶＲ４の値を同時に最適化した値に自動調整し、共振による影響を低減させることができる。

アナログデジタル変換器２０２の半導体チップに接続するパッケージやボードを変更すると、パッケージの寄生インダクタＬ１〜Ｌ４の値が変化するため、共振周波数がシフトすることになる。本実施形態によれば、デジタル信号ＤＴのずれ量Ｖｂを基に可変容量ＶＣ１，ＶＣ２及び可変抵抗ＶＲ１〜ＶＲ４の値を制御することにより、パッケージの種類によって発生するアナログデジタル変換器２０２の特性差を防止することができる。

また、モニター回路２０４、判定回路２０５及び制御信号生成回路２０６を含む制御回路は、デジタル信号ＤＴを基に処理するため、デジタル回路で構成することができる。なお、アナログ回路の場合、定常電流を必要とするコンパレータ等を用いるため、消費電流が増加し、低消費電力の要求に応えられない。本実施形態の制御回路は、デジタル回路であるため、消費電力を低減することができる。

なお、上記の実施形態では、第１の入力信号ノードＶＩＰ及び第２の入力信号ノードＶＩＭに差動信号を入力する場合を例に説明したが、シングルエンド信号を入力することもできる。その場合、第１の入力信号ノードＶＩＰにシングルエンド信号を入力し、第２の入力信号ノードＶＩＭをコモン電圧に固定すればよい。制御方法は、上記の制御方法と同じでよい。また、アナログデジタル変換器２０２は、１個の入力信号ノードの信号をアナログデジタル変換するものであってもよい。また、アナログデジタル変換装置２０１は、第１のリファレンス電位ノードＶＲＥＦＰ及び第２のリファレンス電位ノードＶＲＥＦＭがないものであってもよい。また、期待値は、コモン電圧以外の固定値でもよい。

その場合、アナログデジタル変換器２０２は、入力信号ノードの信号を入力し、入力信号ノードの信号に基づく信号をアナログからデジタルに変換する。制御回路２０４〜２０６は、入力信号ノードの信号を固定値にしたときのアナログデジタル変換器２０２により変換されたデジタルの信号ＤＴを入力し、デジタルの信号ＤＴが期待値に対して閾値Ｖａより大きいずれ量Ｖｂを有する場合には、アナログデジタル変換器２０２の電源電位ノードＶＤＤ及び基準電位ノードＧＮＤ間の容量ＶＣ１、及び／又はアナログデジタル変換器２０２の電源電位ノードＶＤＤ及び基準電位ノードＧＮＤに接続される抵抗ＶＲ１，ＶＲ４の値を変化させる。

また、第１のリファレンス電位ノードＶＲＥＦＰ及び第２のリファレンス電位ノードＶＲＥＦＭが存在する場合には、制御回路２０４〜２０６は、入力信号ノードの信号を固定値にしたときのアナログデジタル変換器２０２により変換されたデジタルの信号ＤＴを入力し、デジタルの信号ＤＴが期待値に対して閾値Ｖａより大きいずれ量Ｖｂを有する場合には、第１のリファレンス電位ノードＶＲＥＦＰ及び第２のリファレンス電位ノードＶＲＥＦＭ間の容量ＶＣ２、及び／又は第１のリファレンス電位ノードＶＲＥＦＰ及び第２のリファレンス電位ノードＶＲＥＦＭに接続される抵抗ＶＲ２，ＶＲ３の値を変化させる。

本実施形態によれば、パッケージの変更等により寄生インダクタンスの値が変わり、共振周波数が変化する。その場合、制御回路２０４〜２０６を設けることにより、アナログデジタル変換特性の劣化を防止することができる。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

２０１ アナログデジタル変換装置
２０２ アナログデジタル変換器
２０３ デジタル回路
２０４ モニター回路
２０５ 判定回路
２０６ 制御信号生成回路

Claims (7)

1. 入力信号ノードの信号が入力され、前記入力信号ノードの信号に基づく信号をアナログからデジタルに変換するアナログデジタル変換器と、
   前記アナログデジタル変換器の電源電位ノード及び基準電位ノード間の第１容量と、
   前記アナログデジタル変換器の電源電位ノード及び基準電位ノードに接続される第１抵抗と、
   前記アナログデジタル変換器のフルスケールを規定するリファレンス電位を前記アナログデジタル変換器に供給するための第１及び第２のリファレンス電位ノードと、
   前記第１及び第２のリファレンス電位ノード間の第２容量と、
   前記第１及び第２のリファレンス電位ノードに接続される第２抵抗と、
   前記入力信号ノードの信号を固定値にしたときの前記アナログデジタル変換器により変換されたデジタルの信号が入力され、前記デジタルの信号が期待値に対して閾値より大きいずれ量を有する場合には、前記第１容量、及び／又は前記第１抵抗の値を変化させ、前記第２容量、及び／又は前記第２抵抗の値を変化させる制御回路と
   を有することを特徴とするアナログデジタル変換装置。
2. 前記制御回路は、前記入力信号ノードの信号を固定値にしたときの前記アナログデジタル変換器により変換されたデジタルの信号が入力され、前記デジタルの信号が期待値に対して前記閾値より大きい前記ずれ量を有する場合には、前記第１容量、前記第１抵抗、前記第２容量、及び前記第２抵抗の値を変化させることを特徴とする請求項１記載のアナログデジタル変換装置。
3. 第１の入力信号ノード及び第２の入力信号ノードの信号が入力され、前記第１の入力信号ノード及び前記第２の入力信号ノードの信号に基づく信号をアナログからデジタルに変換するアナログデジタル変換器と、
   前記アナログデジタル変換器の電源電位ノード及び基準電位ノード間の第１容量と、
   前記アナログデジタル変換器の電源電位ノード及び基準電位ノードに接続される第１抵抗と、
   前記アナログデジタル変換器のフルスケールを規定するリファレンス電位を前記アナログデジタル変換器に供給するための第１及び第２のリファレンス電位ノードと、
   前記第１及び第２のリファレンス電位ノード間の第２容量と、
   前記第１及び第２のリファレンス電位ノードに接続される第２抵抗と、
   前記第１の入力信号ノード及び前記第２の入力信号ノードの信号を固定値にしたときの前記アナログデジタル変換器により変換されたデジタルの信号が入力され、前記デジタルの信号の期待値に対するずれ量が閾値より大きければ、前記第１容量、及び／又は前記第１抵抗の値を変化させ、前記第２容量、及び／又は前記第２抵抗の値を変化させる制御回路と
   を有することを特徴とするアナログデジタル変換装置。
4. さらに、前記第１の入力信号ノード及び前記第２の入力信号ノード間に接続されるスイッチを有し、
   前記制御回路は、前記スイッチをオンすることにより、前記第１の入力信号ノード及び前記第２の入力信号ノードの信号を固定値にすることを特徴とする請求項３記載のアナログデジタル変換装置。
5. 前記制御回路は、前記デジタルの信号が期待値に対して前記閾値より小さい前記ずれ量を有する場合には、前記第１容量、及び／又は前記第１抵抗の値を維持し、前記第２容量、及び／又は前記第２抵抗の値を維持することを特徴とする請求項１〜４のいずれか１項に記載のアナログデジタル変換装置。
6. 前記制御回路は、前記デジタルの信号が期待値に対して前記閾値より小さい前記ずれ量を有する場合には、前記第１容量、及び／又は前記第１抵抗の値を維持し、前記第２容量、及び／又は前記第２抵抗の値を維持し、前記スイッチをオフすることを特徴とする請求項４記載のアナログデジタル変換装置。
7. 前記制御回路は、前記ずれ量の平均値が前記閾値より大きい場合には、前記第１容量、及び／又は前記第１抵抗の値を変化させ、前記第２容量、及び／又は前記第２抵抗の値を変化させることを特徴とする請求項１〜６のいずれか１項に記載のアナログデジタル変換装置。

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