JP5055787B2

JP5055787B2 - 半導体装置

Info

Publication number: JP5055787B2
Application number: JP2006042381A
Authority: JP
Inventors: 茂高朝野
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2006-02-20
Filing date: 2006-02-20
Publication date: 2012-10-24
Anticipated expiration: 2026-02-20
Also published as: US20070195483A1; JP2007221046A; US7602593B2

Description

この発明は、半導体チップの電源配線に寄生するインダクタンス成分及びチップ内の容量とノイズとの共振による電源共振を抑制して、電源電圧の変動を抑制する電源共振防止回路を備えた半導体装置に関するものである。

半導体チップの電源配線に寄生するインダクタンス成分と、電源電圧を安定化させるためにチップ内の高電位側電源配線と低電位側電源配線との間に配設される容量とに基づく共振周波数と、電源配線に伝播するノイズの周波数とが一致すると、電源共振が発生し、電源電圧が大きく変動することがある。従って、ノイズによる電源共振を防止することが必要となっている。

図７は、電源共振が発生する従来の半導体装置の一例を示す。チップ１の電源端子ｔ１，ｔ２には外部電源２から外部配線３ａ，３ｂを介して電源が供給され、その電源はチップ１の内部配線４ａ，４ｂを介して信号処理部５に供給される。

外部配線３ａ，３ｂは、インダクタンス成分Ｌ１，Ｌ２及び抵抗Ｒ１，Ｒ２を含んでいる。これらは分布定数であるが、便宜的に集中定数として図示する。また、外部電源回路２の出力端子間には電源電圧を安定化させるために数μＦ〜数十μＦの容量値を備えた容量Ｃ１が接続されている。

内部配線４ａ，４ｂは、インダクタンスＬ３，Ｌ４及び抵抗Ｒ３，Ｒ４を含んでいる。これらも分布定数を集中定数として図示する。また、内部配線４ａ，４ｂ間には電源電圧を安定化させるための容量Ｃ２が接続されている。インダクタンスＬ３，Ｌ４は、その大部分がＩＣパッケージのインタポーザ、ボンディングワイヤに寄生する。

このように構成されたチップ１では、インダクタンスＬ３，Ｌ４と容量Ｃ２による共振周波数と、信号処理部５から出力される内部ノイズＮ１の周波数が一致すると、電源共振が発生し、電源電圧が変動する。

そこで、インダクタンスＬ３，Ｌ４と容量Ｃ２による共振周波数と、内部ノイズＮ１の周波数とが一致しないように容量Ｃ２の容量値を設定している。このような構成により、信号処理部５から出力される高周波ノイズが容量Ｃ２により減衰される。

一方、電源端子ｔ１，ｔ２には外部配線３ａ，３ｂを介して外来ノイズＮ２が印加され、このノイズＮ２の周波数と内部配線４ａ，４ｂのインダクタンスＬ３，Ｌ４及び容量Ｃ２の共振周波数とが一致すると、電源共振が発生し、電源電圧が変動する。

そこで、電源端子ｔ１，ｔ２の近傍において、内部配線４ａ，４ｂ間に高周波の外来ノイズＮ２を減衰させるための容量を接続する必要がある。
ところが、高集積化されたチップ１内において、電源端子ｔ１，ｔ２の近傍に容量を備えることは困難である。そこで、信号処理部５と電源端子ｔ１，ｔ２との間で内部配線４ａ，４ｂ間に外来ノイズＮ２を吸収するための容量を設けることも行われている。

また、外来ノイズＮ２の周波数は、チップ１をプリント基板等に実装した状態で決定されるものであり、チップ１の設計段階で特定できるものではない。従って、チップ１の実装後に電源共振が発生したとき、電源共振を抑制するためには、チップ１の再設計が必要となるという問題点がある。

特許文献１には、異なる共振周波数を備えた複数の内蔵キャパシタを並列に接続し、その容量値を制御することにより、内蔵キャパシタの反共振周波数を電気信号に含まれる高周波成分の周波数と一致しない周波数に設定して、ＥＭＩノイズを低減する構成が開示されている。

特許文献２には、スイッチの動作により共振回路を形成する共振スイッチを備えたレーザ発振器電源装置が開示されている。
特許文献３には、最適な容量値のバイパスコンデンサを最適な位置に配置して共振周波数を調整することにより、電源ノイズを低減する構成が開示されている。

特許文献４には、パッケージ内に容量値の異なる複数の容量を形成して、バイパスコンデンサと導体部インダクタンスの共振周波数を複数設定することにより、広範囲の周波数帯域において電源ノイズを抑制する構成が開示されている。

特許文献５には、電圧電源変換回路の出力端子とグランドＧＮＤとの間に複数のコンデンサを設け、電源電圧を連続的に出力する連続動作モードでは大容量のコンデンサを接続し、電源電圧を間歇的に出力する間歇動作モードでは、大容量のコンデンサを非接続状態とすることにより消費電力の低減を図る構成が開示されている。
特開２００２−１５８４４８号公報特開２００２−１９０６４０号公報（図１ｂ）特開２００１−１７５７０２号公報特開平７−２０２０７２号公報特開２００２−１３６１０３号公報

図７に示すチップ１では、インダクタンス成分Ｌ３，Ｌ４と容量Ｃ２との共振周波数と、内部ノイズＮ１の周波数が一致しないようにして、内部ノイズＮ１による電源共振を防止することはできる。しかし、外来ノイズＮ２はチップ１の設計時にその周波数を特定することができないため、外来ノイズＮ２による電源共振の発生を防止することはできない。

外来ノイズによる電源共振を防止して、電源電圧の変動を防止する構成は特許文献１〜５のいずれにも開示されていない。
この発明の目的は、外来ノイズによる電源共振を防止して、電源電圧の変動を防止し得る半導体装置を提供することにある。

上記目的は、電源配線間に接続された可変容量部と、前記電源配線の電源共振による電圧変動を検出するモニター回路と、前記モニター回路の出力信号に基づいて、前記可変容量部の容量値を変更する制御部とを備え、前記モニター回路は、前記電源配線間の所定のノードと、基準電圧とを比較して、前記電圧変動を検出する比較器を備え、前記モニター回路は、前記電源配線とは共振周波数の異なる独立した電源配線間の前記所定ノードの電圧に基づいて前記基準電圧を生成する半導体装置により達成される。

本発明によれば、外来ノイズによる電源共振を防止して、電源電圧の変動を防止し得る半導体装置を提供することができる。

（第一の実施の形態）
図１は、外来ノイズによる電源共振を防止する機能を備えたチップの回路構成を示し、内部回路１１と、制御部１２と、記憶部１３とを備えている。記憶部１３は、電源の投入を停止しても記憶内容を保持し得る不揮発性メモリで構成される。

図２は、前記内部回路１１の一例を示す。電源端子ｔ１１には例えば３Ｖの高電位側電源電圧が供給され、電源端子ｔ１２には低電位側電源としてグランドＧＮＤ電位が供給される。そして、各電源端子ｔ１１，ｔ１２は電源配線１４ａ，１４ｂを介して信号処理部１５に接続され、信号処理部１５に高電位側電源及び低電位側電源がそれぞれ供給される。

前記電源配線１４ａ，１４ｂは、インダクタンスＬ１１，Ｌ１２及び抵抗Ｒ１１，Ｒ１２を含んでいる。これらは分布定数であるが、集中定数として図示する。
前記信号処理部１５の近傍において、前記電源配線１４ａ，１４ｂ間には、電源電圧を安定化させるために容量Ｃ１１が接続される。この容量Ｃ１１の容量値は、例えば５０ｐＦに設定され、前記インダクタンスＬ１１，Ｌ１２との共振周波数が、信号処理部１５から出力される内部ノイズＮ１と一致しないように設定されている。

前記電源配線１４ａ，１４ｂ間には、可変容量部１６が前記容量Ｃ１１と並列に接続されている。この可変容量部１６は、前記容量Ｃ１１に並列に接続される容量値を調節して、前記インダクタンスＬ１１，Ｌ１２との共振による共振周波数を調節するものである。

すなわち、可変容量部１６は容量Ｃ１２，Ｃ１３がそれぞれスイッチ１７ａ，１７ｂを介して電源配線１４ａ，１４ｂ間に接続されている。容量Ｃ１２の容量値は１０ｐＦであり、容量Ｃ１３の容量値は２０ｐＦである。そして、スイッチ１７ａ，１７ｂは前記制御部１２から出力される２ビットの制御信号ＳＷ１，ＳＷ２により開閉される。

前記制御信号ＳＷ１，ＳＷ２は、同ＳＷ１が下位ビットであり、各制御信号ＳＷ１，ＳＷ２がＬレベルであるとき、対応するスイッチ１７ａ，１７ｂがオン状態、すなわち導通状態となり、各制御信号ＳＷ１，ＳＷ２がＨレベルであるとき、対応するスイッチ１７ａ，１７ｂがオフ状態となる。

従って、スイッチ１７ａ，１７ｂは、制御信号ＳＷ１，ＳＷ２により、いずれもオンされる場合と、スイッチ１７ａのみがオフする場合と、スイッチ１７ｂのみがオフする場合と、スイッチ１７ａ，１７ｂがともにオフする場合の４通りのうちのいずれかが選択される。

このような構成により、可変容量部１６の容量値は、０ｐＦ、１０ｐＦ，２０ｐＦ，３０ｐＦのいずれかを選択可能であり、容量Ｃ１１との総容量値は、５０ｐＦ、６０ｐＦ，７０ｐＦ，８０ｐＦのいずれかとなる。

前記電源配線１４ａ，１４ｂ間には、直列に接続された抵抗Ｒ１３，Ｒ１４が前記信号処理部１５と並列に接続されている。抵抗Ｒ１３は１００ｋΩであり、抵抗Ｒ１４は２００ｋΩである。従って、抵抗Ｒ１３，Ｒ１４の接続点であるノードＮＤ１は、電源端子ｔ１１の３Ｖに対し２Ｖとなる。

前記内部回路１１には、前記電源配線１４ａ，１４ｂに供給される電源電圧が、外来ノイズＮ２により電源共振を発生しているか否かを検出するモニター回路２０が設けられている。

すなわち、モニター回路２０用の電源端子ｔ１３，ｔ１４には、前記電源端子ｔ１１，ｔ１２と同様に、３ＶとグランドＧＮＤ電位が供給される。各電源端子ｔ１３，ｔ１４から電源配線１８ａ，１８ｂを介して比較器１９に電源が供給される。

前記電源配線１８ａ，１８ｂは、前記電源配線１４ａ，１４ｂとほぼ同一値のインダクタンスＬ１３，Ｌ１４及び抵抗Ｒ１５，Ｒ１６を含んでいる。これらは分布定数であるが、集中定数として図示する。

前記比較器１９の近傍において、前記電源配線１８ａ，１８ｂ間には、電源電圧を安定化させるために容量Ｃ１４が接続される。この容量Ｃ１４の容量値は、例えば０．１ｐＦに設定され、前記信号処理部１５の近傍に配設される容量Ｃ１１より十分小さな容量値に設定されている。従って、電源配線１８ａ，１８ｂと電源配線１４ａ，１４ｂでは、同一周波数の外来ノイズＮ２では、同時に電源共振を発生させないようにしている。

前記比較器１９の近傍において、前記電源配線１８ａ，１８ｂ間には、抵抗Ｒ１７，Ｒ１８が直列に接続されている。抵抗Ｒ１７は５０ｋΩに設定され、抵抗Ｒ１８は２００ｋΩに設定される。従って、前記抵抗Ｒ１７，Ｒ１８間のノードＮＤ２の電位は、電源配線１８ａ，１８ｂに電源共振が発生していないとき２．４Ｖとなる。

前記抵抗Ｒ１７，Ｒ１８間のノードＮＤ２は、前記比較器１９のマイナス側入力端子に接続される。また、比較器１９のプラス側入力端子は前記ノードＮＤ１に接続される。比較器１９は、ノードＮＤ１の電位がノードＮＤ２の電位より高くなったとき、Ｈレベルの出力信号Ｃoutを出力する。

従って、電源配線１４ａ，１４ｂ，１８ａ，１８ｂに電源共振が発生していなければ、ノードＮＤ１は２Ｖとなり、ノードＮＤ２は２．４Ｖとなるので、比較器１９の出力信号ＣoutはＬレベルとなる。

また、電源配線１４ａ，１４ｂに電源共振が発生して、ノードＮＤ１の電位が変動して２．４Ｖを超えたとき、すなわち電源配線１４ａの電位が３．６Ｖを超えたとき、比較器１９の出力信号ＣoutはＨレベルとなる。

このように構成された内部回路１１では、電源配線１４ａ，１４ｂ，１８ａ，１８ｂの共振周波数ｆは、ｆ＝１／２π√ＬＣで算出される。電源配線１４ａ，１４ｂ，１８ａ，１８ｂに４ｎＨのインダクタンスＬ１１〜Ｌ１４が寄生しているとすると、電源配線１４ａ，１４ｂでは、スイッチ１７ａ，１７ｂがともにオンされて電源配線１４ａ，１４ｂ間の容量値が８０ｐＦとなったとき、共振周波数ｆは１９９ＭＨｚとなる。

また、スイッチ１７ａがオフされて、電源配線１４ａ，１４ｂ間の容量値が７０ｐＦとなったとき、共振周波数ｆは２１３ＭＨｚとなる。また、スイッチ１７ｂがオフされて、電源配線１４ａ，１４ｂ間の容量値が６０ｐＦとなったとき、共振周波数ｆは２３０ＭＨｚとなる。また、スイッチ１７ａ，１７ｂがともにオフされて、電源配線１４ａ，１４ｂ間の容量値が５０ｐＦとなったとき、共振周波数ｆは２５２ＭＨｚとなる。

一方、電源配線１８ａ，１８ｂでは、両配線１８ａ，１８ｂ間の容量値は０．１ｐＦであるので、共振周波数ｆは５．６ＧＨｚとなって、電源配線１４ａ，１４ｂの共振周波数と一致することはない。従って、電源配線１４ａ，１４ｂ，１８ａ，１８ｂでは、共通の外来ノイズＮ２で電源共振が発生することはない。

前記比較器１９の出力信号Ｃoutは、制御部１２に出力される。制御部１２は、比較器１９からＨレベルの出力信号Ｃoutが出力されたとき、すなわち電源配線１４ａ，１４ｂに電源共振が発生したとき、前記スイッチ１７ａ，１７ｂを制御して電源共振を抑えるように動作する。

そして、電源共振が抑制されて、比較器１９の出力信号ＣoutがＬレベルとなったとき、スイッチ１７ａ，１７ｂの状態を設定する２ビットの制御データＣＤを前記記憶部１３の所定領域に格納する。また、スイッチ１７ａ，１７ｂを切り替えても電源共振を抑制できない場合には、記憶部１３の所定領域に警告データＡＲＭを格納する。また、制御部１２は外部からクリア信号ＣＬＲが入力されると、前記制御データＣＤを「００」にリセットするとともに警告データＡＲＭを「０」にリセットし、クリアデータＣＬＲＤとして「１」を設定する。

次に、制御部１２の動作を図３に従って説明する。制御部１２は、このチップが実装された後の最初の電源の投入に基づいて、記憶部１３をリセットする。すなわち、警告データＡＲＭ及び制御データＣＤを「００」にリセットする。

通常の動作が開始されると、制御部１２はまずクリアデータＣＬＲＤが「１」であるか否かを判別し（ステップ１）、「１」でない場合には記憶部１３から制御データＣＤ及び警告データＡＲＭを読み出し、制御データＣＤに対応する制御信号ＳＷ１，ＳＷ２を出力する。（ステップ２）。

すると、制御データＣＤは「００」であるので、内部回路１１のスイッチ１７ａ，１７ｂはともにオンされ、電源配線１４ａ，１４ｂ間の容量値は８０ｐＦとなる。
次いで、読み出された警告データＡＲＭが「１」であるか否かを判別し（ステップ３）「１」でない場合には、比較器１９の出力信号ＣoutがＨレベルであるか否かを判定する（ステップ４）。そして、比較器１９の出力信号ＣoutがＬレベルである場合には、ステップ４で出力信号Ｃoutの判定動作を継続する。

ステップ４において、電源配線１４ａ，１４ｂに外来ノイズＮ２による電源共振が発生して、比較器１９の出力信号ＣoutがＨレベルとなると、制御部１２は制御データＣＤが「１１」であるか否かを判定する（ステップ５）。ここで、制御データＣＤは「００」であるので、ステップ６へ移行して制御データＣＤに１を加算して「０１」とする（ステップ６）。

すると、制御データＣＤの更新に基づいて制御信号ＳＷ１がＨレベルとなってスイッチ１７ａがオフされ、電源配線１４ａ，１４ｂ間の容量値は７０ｐＦに変更される。
次いで、更新された制御データＣＤを記憶部１３に書き込み（ステップ７）、ステップ４に移行する。ここで、電源配線１４ａ，１４ｂの電源共振が回避されて、比較器１９の出力信号ＣoutがＬレベルとなれば、再びステップ４で出力信号Ｃoutの判定動作を継続する。

容量値の変更に関わらず、比較器１９の出力信号ＣoutがＨレベルである場合には、電源共振が回避されていないので、ステップ５からステップ６に移行して、制御データＣＤにさらに１を加算して「１０」とする。

すると、制御データＣＤの更新に基づいて制御信号ＳＷ２がＨレベル、制御信号ＳＷ１がＬレベルとなって、スイッチ１７ａがオンされるとともに、スイッチ１７ｂがオフされ、電源配線１４ａ，１４ｂ間の容量値は６０ｐＦに変更される。そして、ステップ７で更新された制御データＣＤを記憶部１３に書き込み、ステップ４に移行する。

容量値の変更に関わらず、比較器１９の出力信号Ｃoutが引き続いてＨレベルである場合には、電源共振が回避されていないので、ステップ５〜ステップ７が繰り返され、制御データＣＤはさらに加算されて「１１」となり、電源配線１４ａ，１４ｂ間の容量値は５０ｐＦに変更される。

容量値が５０ｐＦに変更されても、電源共振が回避されない場合には、ステップ５において制御データＣＤが「１１」であることが判別されてステップ８に移行し、警告データＡＲＭに「１」を設定して記憶部１３に書き込み、電源共振の回避処理動作及び判定動作を終了する。

また、ステップ１でクリアデータＣＬＲＤが「１」である場合には、ステップ９に移行して警告データＡＲＭを「０」にリセットし、制御データＣＤを「００」にリセットして、ステップ３に移行する。

クリアデータＣＬＲＤに「１」が設定されている場合は、制御部１２にクリア信号ＣＬＲが入力された場合である。すなわち、容量値の変更に関わらず電源共振が回避されないとき、容量Ｃ１１〜Ｃ１３に加えて新たな容量を付加する改造が施された後に、クリア信号ＣＬＲが入力される。そして、ステップ３〜７が繰り返されて、電源共振が回避される。

上記のような内部回路１１、制御部１２及び記憶部１３を備えたチップでは、次に示す作用効果を得ることができる。
（１）モニター回路２０で信号処理部１５に電源を供給する電源配線１４ａ，１４ｂでの電源共振の発生の有無を検出することができる。
（２）モニター回路２０で電源共振を検出したとき、制御部１２で電源配線１４ａ，１４ｂ間の可変容量部１６の容量値を変更して、電源共振を回避する動作を自動的に行うことができる。
（３）可変容量部１６では、電源配線１４ａ，１４ｂ間に容量値の異なる２つの容量Ｃ１２，Ｃ１３をそれぞれスイッチ１７ａ，１７ｂを介して接続し、そのスイッチ１７ａ，１７ｂを２ビットの制御信号ＳＷ１，ＳＷ２に基づいて開閉制御することができる。従って、電源配線１４ａ，１４ｂ間の容量値を４種類に変更可能である。
（４）可変容量部１６で容量値を変更しても電源共振を回避できないとき、警告データＡＲＭを記憶部１３に格納することができる。従って、制御部１２で警告データＡＲＭを読み出して出力することにより、外来ノイズＮ２による電源共振が回避できていないことを認識することができる。
（５）電源共振を回避し得る容量値を設定するための制御データＣＤを記憶部１３に格納することができるので、システムの再起動時には電源共振を回避する容量値を、最初の起動時に設定された制御データＣＤに基づいて速やかに設定することができる。
（第二の実施の形態）
図４は、第二の実施の形態を示す。この実施の形態は、モニター回路の別例を示す。第一の実施の形態のモニター回路では電源電圧を抵抗Ｒ１７，Ｒ１８で分圧した電圧を基準電圧として比較器１９に入力していたが、この実施の形態ではＤＡ変換器を使用して基準電圧を生成するようにしたものである。

すなわち、比較器１９のマイナス側入力端子にはＤＡ変換器２１の出力信号が入力される。そのＤＡ変換器２１には、マイコン等からデジタル入力信号が入力される。また、比較器１９のプラス側入力端子は、第一の実施の形態と同様にノードＮＤ１に接続される。その他の構成は、前記第一の実施の形態と同様である。

このような構成により、ＤＡ変換器２１の入力信号を適宜調整することにより、比較器１９に入力する基準電圧を任意に設定することができる。従って、電源配線１４ａ，１４ｂに電源共振が発生しているか否かを判定するための基準電圧を適宜に設定することができる。
（第三の実施の形態）
図５は、第三の実施の形態を示す。この実施の形態は、複数の信号処理部に電源を供給する電源配線にそれぞれ電源共振が発生する場合を示す。

すなわち、信号処理部２２ａ，２２ｂにはそれぞれ独立した電源配線２３ａ，２３ｂ，２４ａ，２４ｂを介して電源が供給される。各電源配線２３ａ，２３ｂ，２４ａ，２４ｂにはインダクタンスＬ１５〜Ｌ１８及び抵抗Ｒ１９〜Ｒ２２が寄生している。

各電源配線２３ａ，２３ｂ，２４ａ，２４ｂ間には、電源電圧を安定化させるために、容量Ｃ１５，Ｃ１６がそれぞれ設けられる。また、容量Ｃ１５，Ｃ１６には第一の実施の形態と同様な可変容量部２５ａ，２５ｂがそれぞれ並列に接続されている。

このように複数の信号処理部２２ａ，２２ｂに、それぞれ独立した電源配線２３ａ，２３ｂ，２４ａ，２４ｂを介して電源が供給されると、各電源配線２３ａ，２３ｂ，２４ａ，２４ｂに寄生するインダクタンスＬ１５〜Ｌ１８が異なる。すると、外来ノイズＮ２による電源共振周波数も異なる。

従って、このような場合には電源配線２３ａ，２３ｂと同２４ａ，２４ｂの電源共振を検出するモニター回路をそれぞれ設け、各モニター回路の出力信号に基づいて、制御部により可変容量部２５ａ，２５ｂをそれぞれ制御して、電源共振を回避する。モニター回路及び制御部は、前記第一の実施の形態と同様な構成でよい。

このような構成により、複数の信号処理部２２ａ，２２ｂの電源配線で発生する電源共振を回避することができる。
（第四の実施の形態）
図６は、第四の実施の形態を示す。この実施の形態は、可変容量部の変形例を示す。前記第一の実施の形態の可変容量部１６は、二つの容量Ｃ１２，Ｃ１３を任意に選択する構成であるが、図６に示すように、一つの容量Ｃ１７を接続するか否かをスイッチ２６で切り替える構成とする。

そして、スイッチ２６を第一の実施の形態で示すような制御部で開閉制御することにより、外来ノイズによる電源共振を回避することができる。
上記実施の形態は、以下の態様で実施してもよい。
・比較器１９では、電源共振によりノードＮＤ１の電位がノードＮＤ２より高くなったとき電源共振を検出するようにしたが、電源共振により、ノードＮＤ１の電位がノードＮＤ２の電位より低くなったとき電源共振を検出するようにしてもよい。

第一の実施の形態を示すブロック図である。第一の実施の形態の内部回路を示す回路図である。制御部の動作を示すフローチャートである。第二の実施の形態を示す回路図である。第三の実施の形態を示す回路図である。第四の実施の形態を示す回路図である。従来例を示す回路図である。

符号の説明

１１内部回路
１２制御部
１３記憶部
１４ａ，１４ｂ，２３ａ，２３ｂ，２４ａ，２４ｂ電源配線
１５，２２ａ，２２ｂ信号処理部
１６，２５ａ，２５ｂ可変容量部
１７ａ，１７ｂ，２６スイッチ
１９比較器
２０モニター回路
２１ＤＡ変換器

Claims

電源配線間に接続された可変容量部と、
前記電源配線の電源共振による電圧変動を検出するモニター回路と、
前記モニター回路の出力信号に基づいて、前記可変容量部の容量値を変更する制御部とを備え、
前記モニター回路は、前記電源配線間の所定のノードと、基準電圧とを比較して、前記電圧変動を検出する比較器を備え、
前記モニター回路は、前記電源配線とは共振周波数の異なる独立した電源配線間の前記所定ノードの電圧に基づいて前記基準電圧を生成することを特徴とする半導体装置。
前記可変容量部は、容量値の異なる複数の容量をそれぞれスイッチを介して前記電源配線間に接続し、前記制御部から出力される制御信号に基づいて前記スイッチを開閉可能としたことを特徴とする請求項１記載の半導体装置。
前記制御部には、前記スイッチを制御するための制御データを格納する記憶部を備えたことを特徴とする請求項１又は２に記載の半導体装置。
前記制御部は、前記可変容量部のすべての容量値において電源共振を検出したとき、警告データを前記記憶部に格納する機能を備えたことを特徴とする請求項３記載の半導体装置。
前記制御部には、クリア信号に基づいて前記記憶部の格納内容をリセットする機能を備えたことを特徴とする請求項３又は４記載の半導体装置。