JP2008085321A - 半導体装置 - Google Patents
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Abstract
【課題】デバイスの使用環境に応じて、動的にコンデンサの容量を変更し、ノイズを低減
する。
【解決手段】第１電源（１１０）と第２電源（１１１）との間に設けられたデカップリン
グ容量を有する半導体回路であって、半導体装置のノイズ量を測定する手段（１０２）と
、ノイズ量の測定結果に応じてデカップリング容量の容量値を可変させる手段（１０４）
とを備えることを特徴とする。
【選択図】図１
する。
【解決手段】第１電源（１１０）と第２電源（１１１）との間に設けられたデカップリン
グ容量を有する半導体回路であって、半導体装置のノイズ量を測定する手段（１０２）と
、ノイズ量の測定結果に応じてデカップリング容量の容量値を可変させる手段（１０４）
とを備えることを特徴とする。
【選択図】図１
Description
本発明は、半導体装置に関し、特にデカップリングコンデンサを用いたノイズ抑制回路を用いる半導体装置に関する。
電源ノイズの抑制に関しては、従来から、大容量のコンデンサを接続するのが一般的な常識となっている。
しかし、雑誌文献：日経エレクトロニクス２００５．７．１８ｐｐ．１１５−１２７によれば、「一般的な常識と異なり、デカップリングコンデンサの容量を大きくしたほうが、電源雑音が増大したのである」と記載されている。
この事例のように、ノイズは、容量の増加だけではなく、減少させるなど、さまざまな容量を試すことで、より抑制できる可能性がある。
また、ＪＳＴ失敗知識データベース：事例名称「プリンタ基板の共振で電源層に大きな電源ノイズが発生した」（ｈｔｔｐ：／／ｓｈｉｐｐａｉ．ｊｓｔ．ｇｏ．ｊｐ／ｆｋｄ／Ｄｅｔａｉｌ？ｆｎ＝０＆ｉｄ＝ＣＡ０００００７８＆）によれば、「一般的には、基板の周波数を見積もることが難しい」と記載されている。
つまり、動的に各周波数に応じてノイズの抑制用のデカップリングコンデンサを実装できれば、それが好ましいのである。
関連する技術として、特開２００２−２４６５４８号公報（特許文献１）に半導体装置、半導体装置の生成方法、半導体装置の製造方法及び半導体装置の生成装置が開示されている。
この半導体装置は、電源配線領域下に形成され、一導電型の拡散領域上に、容量絶縁膜を介して形成されたゲート電極を有するＭＯＳ構造のバイパスコンデンサと、グランド配線領域下に形成され、基板電位を固定する基板コンタクトとを有し、前記バイパスコンデンサは、前記ゲート電極表面に前記電源配線にコンタクトするコンタクトを有するとともに、前記一導電型の拡散領域と、基板コンタクトの拡散領域とが接続されていることを特徴とする。
この半導体装置は、電源配線領域下に形成され、一導電型の拡散領域上に、容量絶縁膜を介して形成されたゲート電極を有するＭＯＳ構造のバイパスコンデンサと、グランド配線領域下に形成され、基板電位を固定する基板コンタクトとを有し、前記バイパスコンデンサは、前記ゲート電極表面に前記電源配線にコンタクトするコンタクトを有するとともに、前記一導電型の拡散領域と、基板コンタクトの拡散領域とが接続されていることを特徴とする。
また、特開２００４−０８６８８１号公報（特許文献２）に半導体集積回路設計装置、半導体集積回路設計方法、半導体集積回路の製造方法及び可読記録媒体が開示されている。
この従来技術では、ＬＳＩ設計において、ＬＳＩチップの回路ブロックのゲートレベル論理回路情報、スタンダードセルライブラリ情報及びパッケージ情報を入力処理し、入力された情報を用いてＬＳＩチップのノイズ解析処理を行い、ノイズ発生量が所定の範囲内ならば処理を終了し、ノイズ発生量が所定の範囲を超えるならば、回路ブロック中の論理ゲートを選択し、選択された論理ゲートにバイパスコンデンサを追加する。
この従来技術では、ＬＳＩ設計において、ＬＳＩチップの回路ブロックのゲートレベル論理回路情報、スタンダードセルライブラリ情報及びパッケージ情報を入力処理し、入力された情報を用いてＬＳＩチップのノイズ解析処理を行い、ノイズ発生量が所定の範囲内ならば処理を終了し、ノイズ発生量が所定の範囲を超えるならば、回路ブロック中の論理ゲートを選択し、選択された論理ゲートにバイパスコンデンサを追加する。
特開２００２−２４６５４８号公報（特許文献１）は、レイアウト時にデカップリング容量が接続されるべきスルーホールの数を変更することができる。また、あらかじめ、動作周波数に応じて、周波数別のバイパスコンデンサを使い分けることができる。
特開２００４−０８６８８１号公報（特許文献２）は、ＬＳＩ設計の段階において、ノイズ解析処理を行い、ノイズ発生量が所定の範囲ならば、処理を終了し、所定の範囲外であれば、選択された論理ゲートにデカップリングコンデンサを追加している。
しかし、特許文献１、特許文献２ともに、レイアウトがＦＩＸ（固定）されているため、動的に容量を変更することができない。
特開２００４−０８６８８１号公報（特許文献２）は、ＬＳＩ設計の段階において、ノイズ解析処理を行い、ノイズ発生量が所定の範囲ならば、処理を終了し、所定の範囲外であれば、選択された論理ゲートにデカップリングコンデンサを追加している。
しかし、特許文献１、特許文献２ともに、レイアウトがＦＩＸ（固定）されているため、動的に容量を変更することができない。
以下に、［発明を実施するための最良の形態］で使用される番号を括弧付きで用いて、課題を解決するための手段を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために付加されたものである。但し、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
ノイズ量を測定するノイズ測定回路（１０２）と、
前記ノイズ量の測定結果に応じて、第１電源と第２電源との間に設けられたデカップリング容量の容量値を動的に制御する容量制御回路（１０４）と
を具備する
半導体装置。
前記ノイズ量の測定結果に応じて、第１電源と第２電源との間に設けられたデカップリング容量の容量値を動的に制御する容量制御回路（１０４）と
を具備する
半導体装置。
第一に、デバイス適用環境に応じて事後的に容量を可変できる。
第二に、動的に容量を変更できる。
第二に、動的に容量を変更できる。
本発明は、ボード、パッケージ、チップそれぞれの単位、またその組み合わせからなる半導体装置であって、デカップリングコンデンサを用いて電源ノイズを自動低減する半導体装置を提供することを目的としている。
以下に本発明の実施形態について添付図面を参照して説明する。
図１は、ＬＳＩに電源ノイズ抑制回路を内蔵した半導体装置の概略図である。
ＬＳＩチップ内部１００は、コアＬＯＧＩＣ部分１０１と、ノイズ測定回路１０２と、ノイズ判定回路１０３と、容量制御回路１０４を備える。
図１は、ＬＳＩに電源ノイズ抑制回路を内蔵した半導体装置の概略図である。
ＬＳＩチップ内部１００は、コアＬＯＧＩＣ部分１０１と、ノイズ測定回路１０２と、ノイズ判定回路１０３と、容量制御回路１０４を備える。
コアＬＯＧＩＣ部分１０１は、内部ＶＤＤ１１０とＧＮＤ１１１の間に設けられている。ノイズ測定回路１０２は、ノイズ判定回路１０３に接続されている。ノイズ判定回路１０３は、容量制御回路１０４に接続されている。容量制御回路１０４は、コアＬＯＧＩＣ部分１０１と内部ＶＤＤ１１０の間にあるノードａ１に接続され、コアＬＯＧＩＣ部分１０１とＧＮＤ１１１の間にあるノードａ２に接続されている。すなわち、容量制御回路１０４は、コアＬＯＧＩＣ部分１０１と並列に、内部ＶＤＤ１１０とＧＮＤ１１１の間に設けられている。
ノイズ測定回路１０２、ノイズ判定回路１０３、及び容量制御回路１０４は、ノイズ抑制回路として機能する。以下に、ノイズ測定回路１０２、ノイズ判定回路１０３、及び容量制御回路１０４の具体例を示す。
図２に、ノイズ測定回路１０２の一例として電圧レベルモニタ回路２００を示す。
電圧レベルモニタ回路２００（ノイズ測定回路１０２）は、電圧比較器２０１とＡ／Ｄコンバータ（図示せず）を備える。本実施例では後段のデジタル回路に接続するためＡ／Ｄコンバータを備える構成として説明するが、後段をアナログ回路で構成する場合は、この限りではない。
電圧レベルモニタ回路２００（ノイズ測定回路１０２）は、電圧比較器２０１とＡ／Ｄコンバータ（図示せず）を備える。本実施例では後段のデジタル回路に接続するためＡ／Ｄコンバータを備える構成として説明するが、後段をアナログ回路で構成する場合は、この限りではない。
電圧比較器２０１は、内部電圧２０２、参照電圧２０３が入力され、電圧差２０４を出力する。内部電圧２０２は、ＬＳＩ内部の回路の任意の部分をモニタした電圧である。参照電圧２０３は、別電源からの理想的な電圧とする。Ａ／Ｄコンバータは、電圧差２０４をデジタルデータに変換して出力する。
図３に、電圧比較器２０１の詳細を示す。
電圧比較器２０１は、差動増幅器３００を備える。差動増幅器３００は、抵抗３０１と、抵抗３０２と、抵抗３０３と、抵抗３０４と、抵抗３０５と、ＯＰ−Ａｍｐ（オペアンプ）３０６と、ＯＰ−Ａｍｐ（オペアンプ）３０７を備える。
電圧比較器２０１は、差動増幅器３００を備える。差動増幅器３００は、抵抗３０１と、抵抗３０２と、抵抗３０３と、抵抗３０４と、抵抗３０５と、ＯＰ−Ａｍｐ（オペアンプ）３０６と、ＯＰ−Ａｍｐ（オペアンプ）３０７を備える。
抵抗３０１は、ポートｐ１とノードｂ１の間に設けられる。ポートｐ１には、内部電圧２０２が印加される。抵抗３０２は、ノードｂ１とノードｂ２の間に設けられる。抵抗３０３は、ノードｂ２とノードｂ３の間に設けられる。抵抗３０４は、ポートｐ２とノードｂ３の間に設けられる。ポートｐ２には、参照電圧２０３が印加される。ノードｂ３とノードｂ４は接続されている。抵抗３０５は、ノードｂ４とノードｂ５の間に設けられる。ＯＰ−Ａｍｐ（オペアンプ）３０６は、抵抗３０２と並列に、ノードｂ１とノードｂ２の間に設けられる。また、２つの入力端子のうち一方が電源端子３０８に接続されている。電源端子３０８は、接地端子（ＧＮＤ）でも良い。ＯＰ−Ａｍｐ（オペアンプ）３０７は、抵抗３０５と並列に、ノードｂ４とノードｂ５の間に設けられる。また、２つの入力端子のうち一方が電源端子３０９に接続されている。電源端子３０９は、接地端子（ＧＮＤ）でも良い。ノードｂ５とポートｐ３は接続されている。ポートｐ３から電圧差２０４が出力される。
また、図４に、ノイズ測定回路１０２のもうひとつの構成例として、クロックジッタモニタ回路４００を示す。
クロックジッタモニタ回路４００（ノイズ測定回路１０２）は、ＡＮＤゲート４０１と、カウンタ４０２と、算術演算回路４０３を備える。
クロックジッタモニタ回路４００（ノイズ測定回路１０２）は、ＡＮＤゲート４０１と、カウンタ４０２と、算術演算回路４０３を備える。
ＡＮＤゲート４０１には、内部クロック４０４と、リファレンスクロック４０５が入力される。ＡＮＤゲート４０１の出力はカウンタ４０２の入力となっている。本明細書では、ＡＮＤゲート４０１を用いる構成を示し、これについて動作を説明するが、ＡＮＤゲート４０１に代えて、ＮＡＮＤゲートなど他の論理回路を用いてもよい。
内部クロック４０４は、ＬＳＩ内部の回路の任意の部分から引き出したクロックである。リファレンスクロック４０５は、別電源からの理想的な波形とする。その周波数は、内部クロック４０４に対して、内部クロック４０４のジッタの測定が可能となるように、十分高速とする。
カウンタ４０２は、ＡＮＤゲート４０１の出力を入力し、内部クロックカウント値４０６を出力する。
算術演算回路４０３は、内部クロックカウント値４０６と理想内部クロックカウント数４０７を入力し、ジッタ量４０８を出力する。理想内部クロックカウント値４０７は外部より事前にセットされる。
理想内部クロックカウント値４０７は、理想的な内部クロックをリファレンスクロック４０５でカウントした場合のカウント値とする。
また、図４に示したクロックジッタモニタ回路４００の追加の構成例として、ＡＮＤゲート４０１と内部クロック４０４の間に、分周器を挿入した構成も可能とする。図５に、追加の構成例について示す。
図５に示したクロックジッタモニタ回路４００（ノイズ測定回路１０２）は、ＡＮＤゲート４０１と、カウンタ４０２と、算術演算回路４０３と、分周器４０９を備える。
分周器４０９には、内部クロック４０４が入力される。ＡＮＤゲート４０１は、分周器４０９の出力と、リファレンスクロック４０５を入力する。ＡＮＤゲート４０１の出力はカウンタ４０２の入力となっている。その他については図４と同様である。
図６に、ノイズ量判定回路１０３の一例として、許容ノイズ量判定回路６００の構成を示す。
許容ノイズ量判定回路６００（ノイズ量判定回路１０３）は、比較器６０１と、許容ノイズ量カウンタ６０２を備える。
許容ノイズ量判定回路６００（ノイズ量判定回路１０３）は、比較器６０１と、許容ノイズ量カウンタ６０２を備える。
比較器６０１は、ノイズ量６０３と許容ノイズ量６０４を入力し、容量制御信号６０５を出力する。
許容ノイズ量カウンタ６０２は、容量制御終了信号６０６を入力し、許容ノイズ量６０４を比較器６０１に出力する。
また、図７に、ノイズ量判定回路１０３のもうひとつの構成例として、ノイズ量比較判定回路７００を示す。
ノイズ量比較判定回路７００（ノイズ量判定回路１０３）は、比較器７０１と、最小ノイズ量保持回路７０２を備える。
ノイズ量比較判定回路７００（ノイズ量判定回路１０３）は、比較器７０１と、最小ノイズ量保持回路７０２を備える。
比較器７０１は、ノイズ量７０３と最小ノイズ量７０４を入力し、容量制御信号７０５と最小ノイズ検出信号７０６を出力する。
最小ノイズ量保持回路７０２は、ノイズ量７０３を入力し、最小ノイズ量７０４を比較器７０１に出力する。
図８に、容量制御回路１０４の構成の一例として、容量制御回路Ａ：８００を示す。
容量制御回路Ａ：８００（容量制御回路１０４）は、容量カウンタ８０１と、スイッチ制御回路８０２と、容量アレイ回路８０３を備える。
容量制御回路Ａ：８００（容量制御回路１０４）は、容量カウンタ８０１と、スイッチ制御回路８０２と、容量アレイ回路８０３を備える。
容量カウンタ８０１は、容量制御信号８０４を入力し、容量カウント信号８０６、容量制御終了信号８０５を出力する。なお、後述の実施例においては、容量カウンタ８０１は、例えば内部にサンプリングクロック生成回路（図示せず）を有し、このサンプリングクロック生成回路により生成されるサンプリングクロックにより、容量制御信号８０４をサンプリングした値に応じて容量カウントをアップする。その他の特徴については後述する。
スイッチ制御回路８０２は、容量カウント信号８０６を入力し、スイッチ制御信号８０７を出力する。
容量アレイ回路８０３は、スイッチ制御信号８０７を入力する。
また、図９に、容量制御回路１０４の構成のもうひとつの例として、容量制御回路Ｂ：９００を示す。容量制御回路Ａ：８００との違いは、容量制御終了信号８０５がなくなり、容量カウンタ９０１へ最小ノイズ検出信号９０５が加えられている点である。
容量制御回路Ｂ：９００（容量制御回路１０４）は、容量カウンタ９０１と、スイッチ制御回路９０２と、容量アレイ回路９０３を備える。
容量カウンタ９０１は、容量制御信号９０４と最小ノイズ検出信号９０５を入力し、容量カウント信号９０６を出力する。
スイッチ制御回路９０２は、容量カウント信号９０６を入力し、スイッチ制御信号９０７を出力する。
容量アレイ回路９０３は、スイッチ制御信号９０７を入力する。
図１０に、容量アレイ回路８０３，９０３の構成を示す。
容量アレイ回路８０３，９０３は夫々、第１電源と第２電源の間に、スイッチ１つとデカップリング容量１つが直列に接続されたものが、デカップリングキャパシタとして複数並列に実装されている。
容量アレイ回路８０３，９０３は夫々、第１電源と第２電源の間に、スイッチ１つとデカップリング容量１つが直列に接続されたものが、デカップリングキャパシタとして複数並列に実装されている。
ここでは、容量アレイ回路８０３，９０３は夫々、デカップリング容量１００２〜１００９と、スイッチ１０１０〜１０１７を備える。これらは内部ＶＤＤ１０００（第１電源）と内部ＧＮＤ１００１（第２電源）の間に設けられている。デカップリング容量１００２〜１００９とスイッチ１０１０〜１０１７は各々１対１で接続されている。例えば、デカップリング容量１００２とスイッチ１０１０が接続され、デカップリング容量１００９とスイッチ１０１７が接続されている。
次に、ノイズ抑制回路の実施例を示す。
図１１に、第１実施例として、電圧レベルモニタ回路、許容ノイズ量判定回路、容量制御回路Ａを含む回路を示す。
この回路は、電圧レベルモニタ回路１１０１と、許容ノイズ量判定回路１１０２と、容量制御回路Ａ１１０３を備えている。
図１１に、第１実施例として、電圧レベルモニタ回路、許容ノイズ量判定回路、容量制御回路Ａを含む回路を示す。
この回路は、電圧レベルモニタ回路１１０１と、許容ノイズ量判定回路１１０２と、容量制御回路Ａ１１０３を備えている。
電圧レベルモニタ回路１１０１は、内部信号１１０４と参照値１１０５を入力し、ノイズ量１１０６を出力する。許容ノイズ量判定回路１１０２は、ノイズ量１１０６を入力し、容量制御回路Ａ１１０３に容量制御信号１１０７を出力する。容量制御回路Ａ１１０３は容量制御信号１１０７を入力し、許容ノイズ量判定回路１１０２に容量制御終了信号１１０８を出力する。
図１２に、第２実施例として、クロックジッタモニタ回路、許容ノイズ量判定回路、容量制御回路Ａを含む回路を示す。
この回路は、クロックジッタモニタ回路１２０１と、許容ノイズ量判定回路１２０２と、容量制御回路Ａ１２０３を備える。
この回路は、クロックジッタモニタ回路１２０１と、許容ノイズ量判定回路１２０２と、容量制御回路Ａ１２０３を備える。
クロックジッタモニタ回路１２０１は、内部信号１２０４と参照値１２０５を入力し、ノイズ量１２０６を出力する。許容ノイズ量判定回路１２０２は、ノイズ量１２０６を入力し、容量制御回路Ａ１２０３に容量制御信号１２０７を出力する。容量制御回路Ａ１２０３は容量制御信号１２０７を入力し、許容ノイズ量判定回路１２０２に容量制御終了信号１２０８を出力する。
図１３に、第３実施例として、電圧レベルモニタ回路、ノイズ量比較判定回路、容量制御回路Ｂを含む構成を示す。
この回路は、電圧レベルモニタ回路１３０１と、ノイズ量比較判定回路１３０２と、容量制御回路Ｂ１３０３を備えている。
この回路は、電圧レベルモニタ回路１３０１と、ノイズ量比較判定回路１３０２と、容量制御回路Ｂ１３０３を備えている。
電圧レベルモニタ回路１３０１は、内部信号１３０４と参照値１３０５を入力し、ノイズ量１３０６を出力する。ノイズ量比較判定回路１３０２は、ノイズ量１３０６を入力し、容量制御回路Ｂ１３０３に容量制御信号１３０７及び最小ノイズ検出信号１３０８を出力する。
図１４に、第４実施例として、クロックジッタモニタ回路、ノイズ量比較判定回路、容量制御回路Ｂを含む回路を示す。
この回路は、クロックジッタモニタ回路１４０１と、ノイズ量比較判定回路１４０２と、容量制御回路Ｂ１４０３を備える。
この回路は、クロックジッタモニタ回路１４０１と、ノイズ量比較判定回路１４０２と、容量制御回路Ｂ１４０３を備える。
クロックジッタモニタ回路１４０１は、内部信号１４０４と参照値１４０５を入力し、ノイズ量１４０６を出力する。ノイズ量比較判定回路１４０２は、ノイズ量１４０６を入力し、容量制御回路Ｂ１４０３に容量制御信号１４０７及び最小ノイズ検出信号１４０８を出力する。
図１５に、第５実施例として、タイミング制御回路を示す。
タイミング制御回路１５０１は、ノイズ抑制回路１５０２と接続されている。タイミング制御回路１５０１は、リセット信号１５０３、内部クロック１５０４、及びタイミング制御用カウント数１５０５を入力し、ノイズ抑制回路１５０２に制御信号１５０６を出力する。
タイミング制御回路１５０１は、ノイズ抑制回路１５０２と接続されている。タイミング制御回路１５０１は、リセット信号１５０３、内部クロック１５０４、及びタイミング制御用カウント数１５０５を入力し、ノイズ抑制回路１５０２に制御信号１５０６を出力する。
図１６に、タイミング制御回路１５０１の詳細を示す。
タイミング制御回路１５０１は、タイミング制御用カウンタ１６０１を備える。タイミング制御用カウンタ１６０１は、リセット信号１５０３、内部クロック１５０４、及びタイミング制御用カウント数１５０５を入力し、制御信号１５０６を出力する。なお、タイミング制御用カウント数１５０５は、任意の値を設定できる。
タイミング制御回路１５０１は、タイミング制御用カウンタ１６０１を備える。タイミング制御用カウンタ１６０１は、リセット信号１５０３、内部クロック１５０４、及びタイミング制御用カウント数１５０５を入力し、制御信号１５０６を出力する。なお、タイミング制御用カウント数１５０５は、任意の値を設定できる。
次に、第６実施例として、ノイズ測定回路、ノイズ判定回路と容量制御回路の配置場所をＬＳＩ、ＳｉＰ（Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ）、基板上、それぞれ変更した例として以下のものを挙げる。なお、回路配置以外の各回路の構成は、上述の回路と変わらないので省略する。
図１７はＬＳＩにノイズ測定回路とノイズ判定回路を実装し、ＳｉＰに容量制御回路を実装した一例である。
ＳｉＰ内部１７００は、ＬＳＩ１７０１と、容量制御回路１７０２と、ＬＳＩ１７０３を備える。
ＳｉＰ内部１７００は、ＬＳＩ１７０１と、容量制御回路１７０２と、ＬＳＩ１７０３を備える。
ＬＳＩ１７０１、容量制御回路１７０２、及びＬＳＩ１７０３は、内部電源ＶＤＤ１７０４と内部ＧＮＤ１７０５の間に、各々並列に設けられている。ＬＳＩ１７０１は、コアＬＯＧＩＣ部分１７０６と、ノイズ測定回路１７０７と、ノイズ判定回路１７０８を備える。ノイズ測定回路１７０７の出力がノイズ判定回路１７０８に入力され、ノイズ判定回路１７０８の出力が容量制御回路１７０２に入力される。なお、コアＬＯＧＩＣ部分１７０６、ノイズ測定回路１７０７、ノイズ判定回路１７０８、及び容量制御回路１７０２は、図１に示すコアＬＯＧＩＣ部分１０１、ノイズ測定回路１０２、ノイズ判定回路１０３、及び容量制御回路１０４と同じでも良い。ＬＳＩ１７０３（１７０３−ｉ、ｉ＝１〜ｎ：ｎはＬＳＩ数）は、少なくとも１個以上のＬＳＩである。なお、ＬＳＩ１７０３の各々は、ＬＳＩ１７０１と同じ構成でも良い。
図１８はＬＳＩにノイズ測定回路とノイズ判定回路、基板に容量制御回路を実装した一例である。
装置基板１８００は、ＬＳＩ１８０１と、容量制御回路１８０２と、ＬＳＩ１８０３を備える。
装置基板１８００は、ＬＳＩ１８０１と、容量制御回路１８０２と、ＬＳＩ１８０３を備える。
ＬＳＩ１８０１、容量制御回路１８０２、及びＬＳＩ１８０３は、内部電源ＶＤＤ１８０４と内部ＧＮＤ１８０５の間に、各々並列に設けられている。ＬＳＩ１８０１は、コアＬＯＧＩＣ部分１８０６と、ノイズ測定回路１８０７と、ノイズ判定回路１８０８を備える。ノイズ測定回路１８０７の出力がノイズ判定回路１８０８に入力され、ノイズ判定回路１８０８の出力が容量制御回路１８０２に入力される。なお、コアＬＯＧＩＣ部分１８０６、ノイズ測定回路１８０７、ノイズ判定回路１８０８、及び容量制御回路１８０２は、図１に示すコアＬＯＧＩＣ部分１０１、ノイズ測定回路１０２、ノイズ判定回路１０３、及び容量制御回路１０４と同じでも良い。ＬＳＩ１８０３（１８０３−ｉ、ｉ＝１〜ｎ：ｎはＬＳＩ数）は、少なくとも１個以上のＬＳＩである。なお、ＬＳＩ１８０３の各々は、ＬＳＩ１８０１と同じ構成でも良い。
図１９はＳｉＰ内部にノイズ測定回路とノイズ判定回路、ＬＳＩに容量制御回路を実装した一例である。
ＳｉＰ内部１９００は、ＬＳＩ１９０１と、ノイズ判定回路１９０２と、ノイズ測定回路１９０３と、ＬＳＩ１９０４を備える。
ＳｉＰ内部１９００は、ＬＳＩ１９０１と、ノイズ判定回路１９０２と、ノイズ測定回路１９０３と、ＬＳＩ１９０４を備える。
ＬＳＩ１９０１、ノイズ測定回路１９０３、及びＬＳＩ１９０４は、内部電源ＶＤＤ１９０５と内部ＧＮＤ１９０６の間に、各々並列に設けられている。ＬＳＩ１９０１は、コアＬＯＧＩＣ部分１９０７と、容量制御回路１９０８を備える。ノイズ測定回路１９０３の出力がノイズ判定回路１９０２に入力され、ノイズ判定回路１９０２の出力が容量制御回路１９０８に入力される。なお、コアＬＯＧＩＣ部分１９０７、ノイズ測定回路１９０３、ノイズ判定回路１９０２、及び容量制御回路１９０８は、図１に示すコアＬＯＧＩＣ部分１０１、ノイズ測定回路１０２、ノイズ判定回路１０３、及び容量制御回路１０４と同じでも良い。ＬＳＩ１９０４（１９０４−ｉ、ｉ＝１〜ｎ：ｎはＬＳＩ数）は、少なくとも１個以上のＬＳＩである。なお、ＬＳＩ１９０４の各々は、ＬＳＩ１９０１と同じ構成でも良い。
図２０はＳｉＰ内部にノイズ測定回路とノイズ判定回路、容量制御回路を実装した一例である。
ＳｉＰ内部２０００は、ＬＳＩ２００１と、容量制御回路２００２と、ノイズ判定回路２００３と、ノイズ測定回路２００４と、ＬＳＩ２００５を備える。
ＳｉＰ内部２０００は、ＬＳＩ２００１と、容量制御回路２００２と、ノイズ判定回路２００３と、ノイズ測定回路２００４と、ＬＳＩ２００５を備える。
ＬＳＩ２００１、容量制御回路２００２、ノイズ測定回路２００４、及びＬＳＩ２００５は、内部電源ＶＤＤ２００６と内部ＧＮＤ２００７の間に、各々並列に設けられている。ノイズ測定回路２００４の出力がノイズ判定回路２００３に入力され、ノイズ判定回路２００３の出力が容量制御回路２００２に入力される。なお、ノイズ測定回路２００４、ノイズ判定回路２００３、及び容量制御回路２００２は、図１に示すノイズ測定回路１０２、ノイズ判定回路１０３、及び容量制御回路１０４と同じでも良い。ＬＳＩ２００５（２００５−ｉ、ｉ＝１〜ｎ：ｎはＬＳＩ数）は、少なくとも１個以上のＬＳＩである。
図２１はＳｉＰ内部にノイズ測定回路とノイズ判定回路、基板に容量制御回路を実装した一例である。
装置基板２１００は、ＳｉＰ２１０１と、容量制御回路２１０２と、ＬＳＩ２１０３を備える。
装置基板２１００は、ＳｉＰ２１０１と、容量制御回路２１０２と、ＬＳＩ２１０３を備える。
ＳｉＰ２１０１、容量制御回路２１０２、及びＬＳＩ２１０３は、内部電源ＶＤＤ２１０４と内部ＧＮＤ２１０５の間に、各々並列に設けられている。ＳｉＰ２１０１は、コアＬＯＧＩＣ部分２１０６と、ノイズ測定回路２１０７と、ノイズ判定回路２１０８を備える。ノイズ測定回路２１０７の出力がノイズ判定回路２１０８に入力され、ノイズ判定回路２１０８の出力が容量制御回路２１０２に入力される。なお、コアＬＯＧＩＣ部分２１０６、ノイズ測定回路２１０７、ノイズ判定回路２１０８、及び容量制御回路２１０２は、図１に示すコアＬＯＧＩＣ部分１０１、ノイズ測定回路１０２、ノイズ判定回路１０３、及び容量制御回路１０４と同じでも良い。ＬＳＩ２１０３（２１０３−ｉ、ｉ＝１〜ｎ：ｎはＬＳＩ数）は、少なくとも１個以上のＬＳＩである。
図２２は基板にノイズ測定回路とノイズ判定回路、ＬＳＩに容量制御回路を実装した一例である。
装置基板２２００は、ＬＳＩ２２０１と、ノイズ判定回路２２０２と、ノイズ測定回路２２０３と、ＬＳＩ２２０４を備える。
装置基板２２００は、ＬＳＩ２２０１と、ノイズ判定回路２２０２と、ノイズ測定回路２２０３と、ＬＳＩ２２０４を備える。
ＬＳＩ２２０１、ノイズ測定回路２２０３、及びＬＳＩ２２０４は、内部電源ＶＤＤ２２０５と内部ＧＮＤ２２０６の間に、各々並列に設けられている。ＬＳＩ２２０１は、コアＬＯＧＩＣ部分２２０７と、容量制御回路２２０８を備える。ノイズ測定回路２２０３の出力がノイズ判定回路２２０２に入力され、ノイズ判定回路２２０２の出力が容量制御回路２２０８に入力される。なお、コアＬＯＧＩＣ部分２２０７、ノイズ測定回路２２０３、ノイズ判定回路２２０２、及び容量制御回路２２０８は、図１に示すコアＬＯＧＩＣ部分１０１、ノイズ測定回路１０２、ノイズ判定回路１０３、及び容量制御回路１０４と同じでも良い。ＬＳＩ２２０４（２２０４−ｉ、ｉ＝１〜ｎ：ｎはＬＳＩ数）は、少なくとも１個以上のＬＳＩである。なお、ＬＳＩ２２０４の各々は、ＬＳＩ２２０１と同じ構成でも良い。
図２３は基板にノイズ測定回路とノイズ判定回路、ＳｉＰに容量制御回路を実装した一例である。
装置基板２３００は、ＳｉＰ２３０１と、ノイズ判定回路２３０２と、ノイズ測定回路２３０３と、ＬＳＩ２３０４を備える。
装置基板２３００は、ＳｉＰ２３０１と、ノイズ判定回路２３０２と、ノイズ測定回路２３０３と、ＬＳＩ２３０４を備える。
ＳｉＰ２３０１、ノイズ測定回路２３０３、及びＬＳＩ２３０４は、内部電源ＶＤＤ２３０５と内部ＧＮＤ２３０６の間に、各々並列に設けられている。ＳｉＰ２３０１は、ＬＳＩ２３０７と、容量制御回路２３０８を備える。ノイズ測定回路２３０３の出力がノイズ判定回路２３０２に入力され、ノイズ判定回路２３０２の出力が容量制御回路２３０８に入力される。なお、ノイズ測定回路２３０３、ノイズ判定回路２３０２、及び容量制御回路２３０８は、図１に示すノイズ測定回路１０２、ノイズ判定回路１０３、及び容量制御回路１０４と同じでも良い。ＬＳＩ２３０４（２３０４−ｉ、ｉ＝１〜ｎ：ｎはＬＳＩ数）は、少なくとも１個以上のＬＳＩである。
図２４は基板にノイズ測定回路とノイズ判定回路、容量制御回路を実装した一例である。
基板内部２４００は、ＬＳＩ２４０１と、容量制御回路２４０２と、ノイズ判定回路２４０３と、ノイズ測定回路２４０４と、ＬＳＩ２４０５を備える。
基板内部２４００は、ＬＳＩ２４０１と、容量制御回路２４０２と、ノイズ判定回路２４０３と、ノイズ測定回路２４０４と、ＬＳＩ２４０５を備える。
ＬＳＩ２４０１、容量制御回路２４０２、ノイズ測定回路２４０４、及びＬＳＩ２４０５は、内部電源ＶＤＤ２４０６と内部ＧＮＤ２４０７の間に、各々並列に設けられている。ノイズ測定回路２４０４の出力がノイズ判定回路２４０３に入力され、ノイズ判定回路２４０３の出力が容量制御回路２４０２に入力される。なお、ノイズ測定回路２４０４、ノイズ判定回路２４０３、及び容量制御回路２４０２は、図１に示すノイズ測定回路１０２、ノイズ判定回路１０３、及び容量制御回路１０４と同じでも良い。ＬＳＩ２４０５（２４０５−ｉ、ｉ＝１〜ｎ：ｎはＬＳＩ数）は、少なくとも１個以上のＬＳＩである。
次に、第７実施例として電源ノイズ抑制回路自体を複数配置した例を下記に記載する。
図２５に示した回路２５は、ＬＳＩ上を複数の領域に分割し、各領域に電源ノイズ抑制回路を配置した一例である。
回路２５に含まれるＬＳＩ内部２５００は、電源ノイズ抑制回路２５０１〜２５０５を備える。また、ＬＳＩ内部２５００は、複数の領域に分割されている。ここでは、領域２５１０、領域２５２０、領域２５３０を示す。
図２５に示した回路２５は、ＬＳＩ上を複数の領域に分割し、各領域に電源ノイズ抑制回路を配置した一例である。
回路２５に含まれるＬＳＩ内部２５００は、電源ノイズ抑制回路２５０１〜２５０５を備える。また、ＬＳＩ内部２５００は、複数の領域に分割されている。ここでは、領域２５１０、領域２５２０、領域２５３０を示す。
図２６に示した回路２６は、ＳｉＰ上を複数の領域に分割し、各領域に電源ノイズ抑制回路を配置した一例である。
回路２６に含まれるＬＳＩ内部２６００は、電源ノイズ抑制回路２６０１〜２６０５を備える。また、ＳｉＰ内部２６００は、複数の領域に分割されている。ここでは、領域２６１０、領域２６２０、領域２６３０を示す。
回路２６に含まれるＬＳＩ内部２６００は、電源ノイズ抑制回路２６０１〜２６０５を備える。また、ＳｉＰ内部２６００は、複数の領域に分割されている。ここでは、領域２６１０、領域２６２０、領域２６３０を示す。
図２７に示した回路２７は、基板上を複数の領域に分割し、各領域に電源ノイズ抑制回路を配置した一例である。
回路２７に含まれる基板内部２７００は、電源ノイズ抑制回路２７０１〜２７０５を備える。また、ＬＳＩ内部２７００は、複数の領域に分割されている。ここでは、領域２７１０、領域２７２０、領域２７３０を示す。
回路２７に含まれる基板内部２７００は、電源ノイズ抑制回路２７０１〜２７０５を備える。また、ＬＳＩ内部２７００は、複数の領域に分割されている。ここでは、領域２７１０、領域２７２０、領域２７３０を示す。
次に、ノイズ抑制回路の第１実施例、図１１に示した回路の動作について説明する。図１１のノイズ抑制回路を構成する電圧レベルモニタ回路１１０１、許容ノイズ量判定回路１１０２、容量制御回路Ａ１１０３は、それぞれ図１の回路１０２、１０３、１０４に対応するとともに、回路２００、６００、８００に対応する。図２８に、その動作のフローを示す。
（１）ステップＳ１０１
初期化動作として、電圧レベルモニタ回路１１０１に、参照電圧２０３をセットする。許容ノイズカウンタは、カウント値を０にする。容量制御回路Ａ１１０３で、容量カウンタのカウント値を０にする。各デカップリング容量のスイッチを全てＯＦＦにし、容量をＯＰＥＮ状態にする。
（２）ステップＳ１０２
電圧レベルモニタ回路１１０１では、比較器６０１で内部電圧２０２と参照電圧２０３の差分を求め、Ａ／Ｄコンバータ（図示せず）によりその差分をデジタル化してノイズ量１１０６を求める。
（３）ステップＳ１０３
許容ノイズ量判定回路１１０２で、ノイズ量１１０６が許容ノイズ量６０４以内かどうかを比較器６０１で判定する。このとき、比較器６０１には許容ノイズ量６０４（０でもよい）が予め設定されている。こうして、比較器６０１は、ノイズ量１１０６（６０３）と許容ノイズ量６０４とを比較し、容量制御回路Ａ１１０３に対し、比較結果を示す容量制御信号１１０７（６０５）を出力する。
このとき、容量制御信号１１０７（６０５）として、ノイズ量１１０６（６０３）が許容ノイズカウンタ６０２の出力より大きい場合にはＨレベルの信号が出力され、そうでない場合にはＬレベルの信号が出力される。
（４）ステップＳ１０４
容量制御回路Ａ１１０３（８００）では、容量制御信号６０５（８０４）を容量カウンタ８０１が受信する。ここで、容量カウンタ８０１は、例えば内部にサンプリングクロック生成回路（図示せず）を有している。サンプリングクロック生成回路により生成されるサンプリングクロックにより、容量制御信号６０５（８０４）はサンプリングされ続ける。ノイズ量１１０６（６０３）の値が許容ノイズ量６０４より大きくてＨレベルの信号が出力される場合には、サンプリング結果に基づいて容量カウンタ８０１はカウントをアップする（例えば１ｕｐ）。なお、サンプリングクロックの周波数（周期）は、後述のステップを経て新たな容量制御信号６０５（８０４）の値が決まるのに十分な時間を有するように設定するとよい。
（５）ステップＳ１０５
容量カウンタ８０１の、カウント値の上限は、容量アレイ回路８０３のスイッチの数＋１と等しくなっている。カウント値の上限までカウントした場合、ステップＳ１０７を行う。
（６）ステップＳ１０６
容量カウンタ８０１は、そのカウント値を随時容量カウント信号８０６としてスイッチ制御回路８０２に出力する。スイッチ制御回路８０２は、容量カウント信号８０６をデコードし、容量カウンタの値に等しい数の、容量アレイ８０２のスイッチをＯＮするスイッチ制御信号８０７を出力する。容量アレイ回路８０３のスイッチは、スイッチ制御信号８０７により、ＯＮとなり、内部ＶＤＤ１０００とＧＮＤ１００１間にデカップリング容量を接続する。
（７）ステップＳ１０７
容量カウンタ８０１のカウンタ値が上限にたっしたとき、容量カウンタ８０１はリセットされ、同時に不図示のオーバーフロー信号（例えばパルス）を許容ノイズ量カウンタ６０２に出力する。
（８）ステップＳ１０８
許容ノイズ量カウンタ６０２はオーバーフロー信号のカウント動作を行い、カウンタ６０２の保持値はカウントアップされる。
（９）ステップＳ１０９
カウンタ６０２のカウント値に応じて、緩和した許容ノイズ量６０４が比較器６０１に出力される。その後、上記と同様の処理が繰り返される。
（１０）ステップＳ１１０
容量カウンタ８０１がカウントアップするにつれてこの系が安定したとき、すなわちノイズ量１１０６（６０３）が許容ノイズカウンタ６０２の出力値としての許容ノイズ量６０４以下になった場合（ステップＳ１０３でＹｅｓ）、容量制御信号６０５はＬレベルの信号であるので、容量カウンタ８０１はカウントアップを止める。それとともに、容量制御終了信号８０５を容量ノイズ量カウンタ６０２に対して出力して、許容ノイズ量の変更を止める。こうしてノイズ測定動作、ノイズ判定動作、容量制御の動作は停止する。
（１）ステップＳ１０１
初期化動作として、電圧レベルモニタ回路１１０１に、参照電圧２０３をセットする。許容ノイズカウンタは、カウント値を０にする。容量制御回路Ａ１１０３で、容量カウンタのカウント値を０にする。各デカップリング容量のスイッチを全てＯＦＦにし、容量をＯＰＥＮ状態にする。
（２）ステップＳ１０２
電圧レベルモニタ回路１１０１では、比較器６０１で内部電圧２０２と参照電圧２０３の差分を求め、Ａ／Ｄコンバータ（図示せず）によりその差分をデジタル化してノイズ量１１０６を求める。
（３）ステップＳ１０３
許容ノイズ量判定回路１１０２で、ノイズ量１１０６が許容ノイズ量６０４以内かどうかを比較器６０１で判定する。このとき、比較器６０１には許容ノイズ量６０４（０でもよい）が予め設定されている。こうして、比較器６０１は、ノイズ量１１０６（６０３）と許容ノイズ量６０４とを比較し、容量制御回路Ａ１１０３に対し、比較結果を示す容量制御信号１１０７（６０５）を出力する。
このとき、容量制御信号１１０７（６０５）として、ノイズ量１１０６（６０３）が許容ノイズカウンタ６０２の出力より大きい場合にはＨレベルの信号が出力され、そうでない場合にはＬレベルの信号が出力される。
（４）ステップＳ１０４
容量制御回路Ａ１１０３（８００）では、容量制御信号６０５（８０４）を容量カウンタ８０１が受信する。ここで、容量カウンタ８０１は、例えば内部にサンプリングクロック生成回路（図示せず）を有している。サンプリングクロック生成回路により生成されるサンプリングクロックにより、容量制御信号６０５（８０４）はサンプリングされ続ける。ノイズ量１１０６（６０３）の値が許容ノイズ量６０４より大きくてＨレベルの信号が出力される場合には、サンプリング結果に基づいて容量カウンタ８０１はカウントをアップする（例えば１ｕｐ）。なお、サンプリングクロックの周波数（周期）は、後述のステップを経て新たな容量制御信号６０５（８０４）の値が決まるのに十分な時間を有するように設定するとよい。
（５）ステップＳ１０５
容量カウンタ８０１の、カウント値の上限は、容量アレイ回路８０３のスイッチの数＋１と等しくなっている。カウント値の上限までカウントした場合、ステップＳ１０７を行う。
（６）ステップＳ１０６
容量カウンタ８０１は、そのカウント値を随時容量カウント信号８０６としてスイッチ制御回路８０２に出力する。スイッチ制御回路８０２は、容量カウント信号８０６をデコードし、容量カウンタの値に等しい数の、容量アレイ８０２のスイッチをＯＮするスイッチ制御信号８０７を出力する。容量アレイ回路８０３のスイッチは、スイッチ制御信号８０７により、ＯＮとなり、内部ＶＤＤ１０００とＧＮＤ１００１間にデカップリング容量を接続する。
（７）ステップＳ１０７
容量カウンタ８０１のカウンタ値が上限にたっしたとき、容量カウンタ８０１はリセットされ、同時に不図示のオーバーフロー信号（例えばパルス）を許容ノイズ量カウンタ６０２に出力する。
（８）ステップＳ１０８
許容ノイズ量カウンタ６０２はオーバーフロー信号のカウント動作を行い、カウンタ６０２の保持値はカウントアップされる。
（９）ステップＳ１０９
カウンタ６０２のカウント値に応じて、緩和した許容ノイズ量６０４が比較器６０１に出力される。その後、上記と同様の処理が繰り返される。
（１０）ステップＳ１１０
容量カウンタ８０１がカウントアップするにつれてこの系が安定したとき、すなわちノイズ量１１０６（６０３）が許容ノイズカウンタ６０２の出力値としての許容ノイズ量６０４以下になった場合（ステップＳ１０３でＹｅｓ）、容量制御信号６０５はＬレベルの信号であるので、容量カウンタ８０１はカウントアップを止める。それとともに、容量制御終了信号８０５を容量ノイズ量カウンタ６０２に対して出力して、許容ノイズ量の変更を止める。こうしてノイズ測定動作、ノイズ判定動作、容量制御の動作は停止する。
また、図２８を参照して、ノイズ抑制回路の第２実施例、図１２に示した回路の動作について説明する。図１２のノイズ抑制回路を構成するクロックジッタモニタ回路１２０１、許容ノイズ量判定回路１２０２、容量制御回路Ａ１２０３は、それぞれ回路１０２、１０３、１０４に対応するとともに、回路４００、６００、８００に対応する。
初期化動作、クロックジッタモニタについて説明する。それ以外の動作は第１実施例、図１１に示した回路の動作と同様なので省略する。
初期化動作、クロックジッタモニタについて説明する。それ以外の動作は第１実施例、図１１に示した回路の動作と同様なので省略する。
図２８のステップＳ１０１において、初期化動作として、クロックジッタモニタ回路１２０１に、リファレンスクロックをセットする。理想クロックカウント数を入力する。許容ノイズカウンタは、カウント値を０にする。容量制御回路Ａ１２０３で、容量カウンタのカウント値を０にする。各デカップリング容量のスイッチを全てＯＦＦにし、コンデンサをＯＰＥＮ状態にする。ここで、内部信号１２０４は内部クロック４０４、参照値１２０５はリファレンスクロック４０５に、それぞれ対応する。図４における理想内部クロックカウント数４０７は、クロックジッタモニタ回路に予め設定されている（ただし、外部からプリセットされてもよい）。
図２８のステップＳ１０２において、クロックジッタモニタ回路１２０１では、内部クロックにのったノイズをジッタ量として定量化して、出力する。具体的には、クロックジッタモニタ回路４００において、ＡＮＤゲート４０１により、内部クロック４０４のパルス幅（内部クロックのＨレベルの期間）に相当する期間に通り抜けたリファレンスクロック４０５のパルス数をカウンタ４０２でカウントし、カウントされた内部クロックカウント値４０６（デジタル量）と理想内部クロックカウント数４０７との差分を算術演算回路４０３により算出し、算出された値をジッタ量４０８として出力する。こうしてジッタ量４０８がそのままノイズ量１２０６となる。負数が発生すると考えられる場合は、算術演算回路４０３によって固定値を加えて正の値とする。なお、カウンタ４０２は、例えば、その内部にレジスタ（不図示）を備え、内部クロック４０４の立下りでカウント値をレジスタに取り込み、レジスタの出力が内部クロックカウント値４０６となるように構成されている。また、内部クロック４０４の立下り後、レジスタの取り込みが完了した時点で、カウンタ４０２のカウント値のリセットが行われる。
図２９にそのカウント動作の一例を示す。
図２９の（ａ）はリファレンスクロックを示す。図２９の（ｂ）は内部クロックを示す。図２９の（ｃ）はカウンタへの入力を示す。
図２９の（ａ）はリファレンスクロックを示す。図２９の（ｂ）は内部クロックを示す。図２９の（ｃ）はカウンタへの入力を示す。
更に、先ほどのカウント値と、理想内部クロックカウント数４０７を、算術演算回路４０３に入力し、差分をとり、ノイズ量４０１として出力する。
内部クロック４０４は、電源ノイズの影響を受けた場合、パルス幅（内部クロックのＨｉｇｈの期間）が、理想的なクロックに対して、伸びたり、短くなったりするので、内部クロックのカウント値４０６と理想内部クロックカウント数４０７が異なることになり、それがジッタとして観測できる。つまり内部クロック４０４のジッタ変動はパルス幅の変動としてとらえることにより得ることが出来る。
すなわち、クロックジッタモニタ回路４００は内部クロックのパルス幅を検出し、このパルス幅の変動を検出ノイズ量として出力する。
すなわち、クロックジッタモニタ回路４００は内部クロックのパルス幅を検出し、このパルス幅の変動を検出ノイズ量として出力する。
また、クロックジッタモニタ回路のもう一つの実施例の動作について説明する。
図５に示すように、内部クロック５００を分周器５０３で分周する。これにより、内部クロック５００が高速すぎて、リファレンスクロック５０７で内部クロックを十分にカウントできない場合においても、カウント可能とする。
図５に示すように、内部クロック５００を分周器５０３で分周する。これにより、内部クロック５００が高速すぎて、リファレンスクロック５０７で内部クロックを十分にカウントできない場合においても、カウント可能とする。
次に、ノイズ抑制回路の第３実施例として、図１３に示した回路の動作について説明する。図１３のノイズ抑制回路を構成する電圧レベルモニタ回路１３０１、ノイズ量比較判定回路１３０２、容量制御回路Ｂ１３０３は、それぞれ図１の回路１０２、１０３、１０４に対応するとともに、回路２００、７００、９００に対応する。図３０に、その動作のフローを示す。
（１）ステップＳ３０１
初期化動作として、電圧レベルモニタ回路１３０１（２００）に参照電圧１３０５をセットする。許容ノイズ量カウンタ６０２は、カウント値を０にする。容量制御回路Ｂ１３０３では、容量カウンタ９０１のカウント値が０に設定される。各デカップリング容量のスイッチを全てＯＦＦにし、コンデンサをＯＰＥＮ状態にする。
（２）ステップＳ３０２
電圧レベルモニタ回路１３０１で、ノイズ量を検出する。ただし、電圧レベルモニタ回路１３０１は電圧レベルモニタ回路２００とＡ／Ｄコンバータ（図示せず）から構成されている。従って、電圧レベルモニタ回路１３０１は、電圧差２０４をＡ／Ｄコンバートして得られるデジタル量としてノイズ量１３０６を出力する。詳細は、上述の回路と同様であり、省略する。
（３）ステップＳ３０３
ノイズ量比較判定回路１３０２（７００）では、その内部の比較器７０１が、最小ノイズ量保持回路からの最小ノイズ量７０４（デジタル量で、たとえば、予めデジタル量の最大値が入っている）と、上述より得られたノイズ量１３０６（７０３）との大小判定を行う。大小判定の結果を示す信号が容量制御信号７０５（９０４）である。
（４）ステップＳ３０４
最小ノイズ保持回路７０２に格納された最小ノイズ量７０４より小さいノイズ量７０３が検出されたとき最小ノイズ検出信号７０６を出力する（例えば、最小ノイズ検出信号７０６は、最小ノイズ量７０４よりノイズ量１３０６（７０３）の値が小さい場合にHレベルの信号であり、そうでない場合Ｌレベルの信号である）。最小ノイズ検出信号７０６は、容量カウンタ９０１と、最小ノイズ量保持回路７０２に接続されている。最小ノイズ検出信号７０６がＨレベルとなるとき、最小ノイズ保持回路７０２は、そのときのノイズ量１３０６（７０３）を保持し、最小ノイズ量７０４として出力する。
（５）ステップＳ３０５
比較器７０１から入力される最小ノイズ検出信号７０６がＨレベルとなったとき、容量カウンタ９０１は、たとえば、内部にもつ別のレジスタ（図示せず）に、このとき（最小ノイズ量となったとき）のカウンタ値を保持する。
（６）ステップＳ３０６
容量制御回路Ｂ１３０３（９００）では、容量制御信号１３０７（９０４）と最小ノイズ検出信号１３０８（９０５）を容量カウンタ９０１で受け付ける。ここで、容量カウンタ９０１は、例えば内部に内部クロック生成回路（図示せず）を有し、ここから得られる内部クロックにより、容量カウンタ９０１のカウントをアップする。なお、内部クロックの動作周波数は、容量カウンタ９０１のカウント値がアップしてから容量が増加し、そのときのノイズ量７０３に応じた容量制御信号９０４が、容量カウンタ９０１に戻ってくるのに十分な時間を取れる周波数である。
（７）ステップＳ３０７
容量カウンタ９０１は、カウント値がカウント数の上限か否かを判定する。容量カウンタ９０１の、カウント数の上限は、容量アレイ回路９０３のスイッチの数＋１と等しくなっている。
（８）ステップＳ３０８
容量カウンタ９０１のカウントがアップした結果は随時スイッチ制御回路９０２に送られ、容量アレイ回路９０３のデカップリング容量をＯＮにする。このように、容量カウンタがアップするにつれて、デカップリング容量をＯＮにして、カウンタの上限まで容量値を増加させる。
（９）ステップＳ３０９
容量カウンタ９０１は、カウント値の上限までカウントした場合（ステップＳ３０７−Ｙｅｓ）、内部のレジスタに保持した値に、カウンタ値を変更する。つまり、カウンタ９０１のカウントをスキャンして、ノイズ量が最小となるカウント値を探索し、探索結果からノイズ量が最小となるカウント値に容量カウンタ９０１を再設定する。最小ノイズ検出時カウント値を容量カウント信号９０６として、スイッチ制御回路９０２に出力する。スイッチ制御回路９０２は、容量アレイ回路９０３にスイッチ制御信号９０７を出力する。
（１）ステップＳ３０１
初期化動作として、電圧レベルモニタ回路１３０１（２００）に参照電圧１３０５をセットする。許容ノイズ量カウンタ６０２は、カウント値を０にする。容量制御回路Ｂ１３０３では、容量カウンタ９０１のカウント値が０に設定される。各デカップリング容量のスイッチを全てＯＦＦにし、コンデンサをＯＰＥＮ状態にする。
（２）ステップＳ３０２
電圧レベルモニタ回路１３０１で、ノイズ量を検出する。ただし、電圧レベルモニタ回路１３０１は電圧レベルモニタ回路２００とＡ／Ｄコンバータ（図示せず）から構成されている。従って、電圧レベルモニタ回路１３０１は、電圧差２０４をＡ／Ｄコンバートして得られるデジタル量としてノイズ量１３０６を出力する。詳細は、上述の回路と同様であり、省略する。
（３）ステップＳ３０３
ノイズ量比較判定回路１３０２（７００）では、その内部の比較器７０１が、最小ノイズ量保持回路からの最小ノイズ量７０４（デジタル量で、たとえば、予めデジタル量の最大値が入っている）と、上述より得られたノイズ量１３０６（７０３）との大小判定を行う。大小判定の結果を示す信号が容量制御信号７０５（９０４）である。
（４）ステップＳ３０４
最小ノイズ保持回路７０２に格納された最小ノイズ量７０４より小さいノイズ量７０３が検出されたとき最小ノイズ検出信号７０６を出力する（例えば、最小ノイズ検出信号７０６は、最小ノイズ量７０４よりノイズ量１３０６（７０３）の値が小さい場合にHレベルの信号であり、そうでない場合Ｌレベルの信号である）。最小ノイズ検出信号７０６は、容量カウンタ９０１と、最小ノイズ量保持回路７０２に接続されている。最小ノイズ検出信号７０６がＨレベルとなるとき、最小ノイズ保持回路７０２は、そのときのノイズ量１３０６（７０３）を保持し、最小ノイズ量７０４として出力する。
（５）ステップＳ３０５
比較器７０１から入力される最小ノイズ検出信号７０６がＨレベルとなったとき、容量カウンタ９０１は、たとえば、内部にもつ別のレジスタ（図示せず）に、このとき（最小ノイズ量となったとき）のカウンタ値を保持する。
（６）ステップＳ３０６
容量制御回路Ｂ１３０３（９００）では、容量制御信号１３０７（９０４）と最小ノイズ検出信号１３０８（９０５）を容量カウンタ９０１で受け付ける。ここで、容量カウンタ９０１は、例えば内部に内部クロック生成回路（図示せず）を有し、ここから得られる内部クロックにより、容量カウンタ９０１のカウントをアップする。なお、内部クロックの動作周波数は、容量カウンタ９０１のカウント値がアップしてから容量が増加し、そのときのノイズ量７０３に応じた容量制御信号９０４が、容量カウンタ９０１に戻ってくるのに十分な時間を取れる周波数である。
（７）ステップＳ３０７
容量カウンタ９０１は、カウント値がカウント数の上限か否かを判定する。容量カウンタ９０１の、カウント数の上限は、容量アレイ回路９０３のスイッチの数＋１と等しくなっている。
（８）ステップＳ３０８
容量カウンタ９０１のカウントがアップした結果は随時スイッチ制御回路９０２に送られ、容量アレイ回路９０３のデカップリング容量をＯＮにする。このように、容量カウンタがアップするにつれて、デカップリング容量をＯＮにして、カウンタの上限まで容量値を増加させる。
（９）ステップＳ３０９
容量カウンタ９０１は、カウント値の上限までカウントした場合（ステップＳ３０７−Ｙｅｓ）、内部のレジスタに保持した値に、カウンタ値を変更する。つまり、カウンタ９０１のカウントをスキャンして、ノイズ量が最小となるカウント値を探索し、探索結果からノイズ量が最小となるカウント値に容量カウンタ９０１を再設定する。最小ノイズ検出時カウント値を容量カウント信号９０６として、スイッチ制御回路９０２に出力する。スイッチ制御回路９０２は、容量アレイ回路９０３にスイッチ制御信号９０７を出力する。
（１０）ステップＳ３１０
容量アレイ回路９０３は、スイッチ制御信号９０７に基づいてデカップリング容量を接続する。
（１１）ステップＳ３１１
ノイズ抑制回路の制御は終了し、ノイズ測定動作、ノイズ判定動作、容量制御の動作は停止する。
容量アレイ回路９０３は、スイッチ制御信号９０７に基づいてデカップリング容量を接続する。
（１１）ステップＳ３１１
ノイズ抑制回路の制御は終了し、ノイズ測定動作、ノイズ判定動作、容量制御の動作は停止する。
次に、ノイズ抑制回路の第４実施例として、図１４に示した回路、すなわち、クロックジッタモニタ回路、ノイズ量比較判定回路、容量制御回路からなる回路について説明する。
この回路では、クロック系のノイズの検出をし、一定時間でのノイズ抑制機能の実施を行うことができる。個別の回路の動作については、省略する。
次に、ノイズ抑制回路の第５実施例として、図１５に示した回路、すなわち、ノイズ抑制回路の動作を制御する、タイミング制御回路を追加した場合について説明する。
ノイズ抑制回路には、タイミング制御回路１５０１から制御信号１１０１が入力されている。この制御信号１１０１を受けているときのみ、ノイズ抑制回路は、ノイズ測定動作、判定動作、容量制御動作を行う。
タイミング制御回路１５０１は、電源投入、又は、リセット後に一定時間のみ制御信号１１０１を出力する。
タイミング制御回路１５０１は、タイミング制御用カウンタ１６０１で内部クロック１２０２をタイミング制御用カウント数１２０３だけカウントする。
その期間中、制御信号１２０１を出力する。
また、リセット信号により、そのカウント値をリセットすることができる。それにより、任意のタイミングでノイズ抑制回路を再動作させられる。
次に、ノイズ抑制回路の第６実施例として、図１７〜図２４に示した回路、すなわち、ノイズ抑制回路のノイズ測定部分と容量アレイの、配置をそれぞれ分けた場合の動作について説明する。ここでは、ＬＳＩ、ＳｉＰ、基板に対する配置の組み合わせの例として、図１、図１７〜２４を例に挙げる。
図１では、ＬＳＩ内部でノイズを測定し、ＬＳＩ内部のデカップリング容量の自動調整でノイズを抑制する。
図１７では、ＳｉＰ中のＬＳＩ内部でノイズ測定を行い、ＳｉＰ内部デカップリング容量の自動調整でノイズを抑制する。
図１８では、基板上のＬＳＩでノイズ測定をし、基板上デカップリング容量の自動調整でノイズを抑制する。
図１９では、ＳｉＰ内部でノイズ測定をし、ＳｉＰ中のＬＳＩ上デカップリング容量の自動調整でノイズを抑制する。
図２０では、ＳｉＰ内部でノイズ測定をし、ＳｉＰ上デカップリング容量の自動調整でノイズを抑制する。
図２１では、ＳｉＰ内部でノイズ測定をし、基板上デカップリング容量の自動調整でノイズを抑制する。
図２２では、基板上でノイズ測定をし、基板上のＬＳＩデカップリング容量の自動調整でノイズを抑制する。
図２３では、基板上でノイズ測定をし、ＳｉＰ上デカップリング容量の自動調整でノイズを抑制する。
図２４では、基板上でノイズ測定をし、デカップリング容量の自動調整でノイズを抑制する。
次に、ノイズ抑制回路の第７実施例として、図２５〜図２７に示した回路、すなわち、ノイズ抑制回路を複数設置した場合の動作について説明する。
各領域にわけて配置しても、ノイズ抑制回路はそれぞれ独立して動作するので、その領域ごとに、容量の最適化をはかれる。それにより、回路全体のノイズ抑制をはかることができる。
図２５では、ノイズ抑制回路は、ＬＳＩを複数に分割した部分それぞれで、独立して動作する。
図２６では、ノイズ抑制回路は、ＳｉＰを複数に分割した部分それぞれで、独立して動作する。
図２７では、ノイズ抑制回路は、基板を複数に分割した部分それぞれで、独立して動作する。
このように、本発明の半導体回路では、デバイスの使用環境に応じて、ノイズ抑制回路は、電源ノイズ、信号ジッタノイズ、放射電磁雑音、などさまざまなノイズをノイズ測定回路で定量化し、ノイズ判定回路で、最適な容量を検出し、容量制御回路で、動的にデカップリングコンデンサを回路に接続できるため、ノイズを抑制できる。
第１実施例では、電源電圧レベルモニタ回路により、電源ノイズを直接観測することができる。許容ノイズ量判定回路により、許容ノイズ量以内のノイズ量となる容量をデバイスに接続できる。ノイズ量比較判定回路を用いた場合は、最小ノイズとなる容量を検出するために、設定可能な容量のすべての組み合わせを試行するので、その組み合わせの間、不適切な容量値となり、逆にノイズが乗る可能性がある。
第２実施例では、クロックモニタ回路により、クロック系にのったノイズの影響を観測できる。クロックに対する影響を注意したい場合に、有効である。また、上述の許容ノイズ量判定回路の利点を有する。
第３実施例では、電源電圧レベルモニタ回路により、電源ノイズを直接観測することができる。ノイズ量比較判定回路により、最小となる容量値を検出できる。設定可能な容量のすべての組み合わせを行えば、最小値が決定できるので一定時間で最適な容量値をとることができる。許容ノイズ量判定回路の場合は、許容ノイズ量に収まらなかった場合、許容ノイズ量を緩和して繰り返し測定を行う。そのため、緩和の度合いによっては、結果的に許容ノイズ量以内という条件をみたすだけで、最適な容量値ではない場合もありうる。また、条件緩和の繰り返しにより、最適容量の設定時間が、長引く場合もありうる。
第４実施例では、上述のクロックモニタ回路とノイズ量比較判定回路の特徴をもつ。
第５実施例では、タイミング制御回路により、ノイズ抑制回路の動作を制御できる。これにより必要な期間のみ動作させることができる。例えば、電源投入より一定時間や、リセット信号の入力によるノイズ抑制動作の再動作ができる。
第６実施例では、ノイズ抑制回路は、測定部分と容量アレイを分けて、ＬＳＩ、ＳｉＰ、基板それぞれで配置をした場合を含むので、ノイズ発生源と、ノイズ測定した回路が離れている場合にもノイズ抑制効果を期待できる。
第７実施例では、ＬＳＩ、ＳｉＰ、基板それぞれで、複数の領域に分割して、ノイズ抑制回路を配置するので、各領域におけるデカップリングコンデンサの容量をノイズ抑制に効果的な値に自動で設定できる。
以上のように、本発明によれば、デバイスの使用環境に応じて、動的にコンデンサの容量を変更し、ノイズを低減できる。
本発明では、本発明の半導体装置は、第１電源と第２電源との間に設けられたデカップリング容量を有する半導体回路であって、半導体装置のノイズ量を測定する手段と、ノイズ量の測定結果に応じてデカップリング容量の容量値を可変させる手段とを備える。ノイズ量は、電源ノイズ、信号ノイズなどの種類を問わず、また２次的な放射電源雑音も含んでいる。電源ノイズを測定する手段は、電圧レベルモニタ回路より構成される、信号ノイズの測定回路は、クロックジッタモニタ回路より構成されてもよい。デカップリング容量は、容量アレイ回路により構成される。ノイズ量に応じてデカップリング容量を変化させるために、許容されるノイズ量を設定し、それに収まるノイズ量となるまで、容量を可変させる制御が行われる。ノイズ量に応じたデカップリング容量を変化させるために、最小ノイズ量となる容量を検出し、その容量に設定する制御がおこなわれてもよい。本発明に係るタイミング制御回路は、電源投入後、又は、リセット信号入力後、一定時間のみ、ノイズ抑制回路を動作させる。本発明の他の半導体装置は、デカップリング容量を有する第１半導体回路に対し、それとは別の第２半導体回路があり、第２半導体回路のノイズ測定回路と、ノイズ量の測定結果に応じて第１半導体回路のデカップリング容量を可変させる制御回路を備えている。本発明の他の半導体装置は、デカップリング容量と半導体装置の一対一の組み合わせが、半導体回路に対し、複数存在し、それぞれで独立して動作する。
１００… ＬＳＩチップ内部
１０１… コアＬＯＧＩＣ部分
１０２… ノイズ測定回路
１０３… ノイズ判定回路
１０４… 容量制御回路 １１０… 内部ＶＤＤ
１１１… ＧＮＤ
２００… 電圧レベルモニタ回路
２０１… 電圧比較器
２０２… 内部電圧
２０３… 参照電圧
２０４… 電圧差
３００… 差動増幅器
３０１〜３０５… 抵抗
３０６、３０７… ＯＰ−Ａｍｐ（オペアンプ）
３０８、３０９… 電源端子
４００… クロックジッタモニタ回路
４０１… ＡＮＤゲート
４０２… カウンタ
４０３… 算術演算回路
４０４… 内部クロック
４０５… リファレンスクロック
４０６… 内部クロックカウント値
４０７… 理想内部クロックカウント数
４０８… ジッタ量
６００… 許容ノイズ量判定回路
６０１… 比較器
６０２… 許容ノイズ量カウンタ
６０３… ノイズ量
６０４… 許容ノイズ量
６０５… 容量制御信号
６０６… 容量制御終了信号
７００… ノイズ量比較判定回路
７０１… 比較器
７０２… 最小ノイズ量保持回路
７０３… ノイズ量
７０４… 最小ノイズ量
７０５… 容量制御信号
７０６… 最小ノイズ検出信号
８００… 容量制御回路Ａ
８０１… 容量カウンタ
８０２… スイッチ制御回路
８０３… 容量アレイ回路
８０４… 容量制御信号
８０５… 容量制御終了信号
８０６… 容量カウント信号
８０７… スイッチ制御信号
９００… 容量制御回路Ｂ
９０１… 容量カウンタ
９０２… スイッチ制御回路
９０３… 容量アレイ回路
９０４… 容量制御信号
９０５… 最小ノイズ検出信号
９０６… 容量カウント信号
９０７… スイッチ制御信号
１０００… 内部ＶＤＤ
１００１… 内部ＧＮＤ
１００２〜１００９… デカップリングコンデンサ
１０１０〜１０１７… スイッチ
１１０１、１３０１… 電圧レベルモニタ回路
１２０１、１４０１… クロックジッタモニタ回路
１１０２、１２０２… 許容ノイズ量判定回路
１３０２、１４０２… ノイズ量比較判定回路
１１０３、１２０３… 容量制御回路Ａ
１３０３、１４０３… 容量制御回路Ｂ
１１０４、１２０４、１３０４、１４０４… 内部信号
１１０５、１２０５、１３０５、１４０５… 参照値
１１０６、１２０６、１３０６、１４０６… ノイズ量
１１０７、１２０７、１３０７、１４０７… 容量制御信号
１１０８、１２０８… 容量制御終了信号
１３０８、１４０８… 最小ノイズ検出信号
１５０１… タイミング制御回路
１６０１… タイミング制御用カウンタ
１５０２… ノイズ抑制回路
１５０３、１６０２… リセット信号
１５０４、１６０３… 内部クロック
１５０５、１６０４… タイミング制御用カウント数
１５０６、１６０５… 制御信号
１７００、１９００、２０００… ＳｉＰ内部
１８００、２１００、２２００、２３００、２４００… 装置基板
２１０１、２３０１… ＳｉＰ
１７０１、１８０１、１９０１、２００１、２１０６、２２０１、２３０７、２４０１… ＬＳＩ
１７０２、１８０２、１９０８、２００２、２１０２、２２０８、２３０８、２４０２… 容量制御回路
１７０３、１８０３、１９０４、２００５、２１０３、２２０４、２３０４、２４０５… ＬＳＩ
１７０４、１８０４、１９０５、２００６、２１０４、２２０５、２３０５、２４０６… 内部電源ＶＤＤ
１７０５、１８０５、１９０６、２００７、２１０５、２２０６、２３０６、２４０７… 内部ＧＮＤ
１７０６、１８０６、１９０７、２２０７… コアＬＯＧＩＣ部分
１７０７、１８０７、１９０３、２００４、２１０７、２２０３、２３０３、２４０４… ノイズ測定回路
１７０８、１８０８、１９０２、２００３、２１０８、２２０２、２３０２、２４０３… ノイズ判定回路
２５、２６、２７… 回路
２５００… ＬＳＩ内部
２６００… ＳｉＰ内部
２７００… 基板内部
２５０１〜２５０５、２６０１〜２６０５、２７０１〜２７０５… 電源ノイズ抑制回路
２５１０〜２５３０、２６１０〜２６３０、２７１０〜２７３０… 領域
１０１… コアＬＯＧＩＣ部分
１０２… ノイズ測定回路
１０３… ノイズ判定回路
１０４… 容量制御回路 １１０… 内部ＶＤＤ
１１１… ＧＮＤ
２００… 電圧レベルモニタ回路
２０１… 電圧比較器
２０２… 内部電圧
２０３… 参照電圧
２０４… 電圧差
３００… 差動増幅器
３０１〜３０５… 抵抗
３０６、３０７… ＯＰ−Ａｍｐ（オペアンプ）
３０８、３０９… 電源端子
４００… クロックジッタモニタ回路
４０１… ＡＮＤゲート
４０２… カウンタ
４０３… 算術演算回路
４０４… 内部クロック
４０５… リファレンスクロック
４０６… 内部クロックカウント値
４０７… 理想内部クロックカウント数
４０８… ジッタ量
６００… 許容ノイズ量判定回路
６０１… 比較器
６０２… 許容ノイズ量カウンタ
６０３… ノイズ量
６０４… 許容ノイズ量
６０５… 容量制御信号
６０６… 容量制御終了信号
７００… ノイズ量比較判定回路
７０１… 比較器
７０２… 最小ノイズ量保持回路
７０３… ノイズ量
７０４… 最小ノイズ量
７０５… 容量制御信号
７０６… 最小ノイズ検出信号
８００… 容量制御回路Ａ
８０１… 容量カウンタ
８０２… スイッチ制御回路
８０３… 容量アレイ回路
８０４… 容量制御信号
８０５… 容量制御終了信号
８０６… 容量カウント信号
８０７… スイッチ制御信号
９００… 容量制御回路Ｂ
９０１… 容量カウンタ
９０２… スイッチ制御回路
９０３… 容量アレイ回路
９０４… 容量制御信号
９０５… 最小ノイズ検出信号
９０６… 容量カウント信号
９０７… スイッチ制御信号
１０００… 内部ＶＤＤ
１００１… 内部ＧＮＤ
１００２〜１００９… デカップリングコンデンサ
１０１０〜１０１７… スイッチ
１１０１、１３０１… 電圧レベルモニタ回路
１２０１、１４０１… クロックジッタモニタ回路
１１０２、１２０２… 許容ノイズ量判定回路
１３０２、１４０２… ノイズ量比較判定回路
１１０３、１２０３… 容量制御回路Ａ
１３０３、１４０３… 容量制御回路Ｂ
１１０４、１２０４、１３０４、１４０４… 内部信号
１１０５、１２０５、１３０５、１４０５… 参照値
１１０６、１２０６、１３０６、１４０６… ノイズ量
１１０７、１２０７、１３０７、１４０７… 容量制御信号
１１０８、１２０８… 容量制御終了信号
１３０８、１４０８… 最小ノイズ検出信号
１５０１… タイミング制御回路
１６０１… タイミング制御用カウンタ
１５０２… ノイズ抑制回路
１５０３、１６０２… リセット信号
１５０４、１６０３… 内部クロック
１５０５、１６０４… タイミング制御用カウント数
１５０６、１６０５… 制御信号
１７００、１９００、２０００… ＳｉＰ内部
１８００、２１００、２２００、２３００、２４００… 装置基板
２１０１、２３０１… ＳｉＰ
１７０１、１８０１、１９０１、２００１、２１０６、２２０１、２３０７、２４０１… ＬＳＩ
１７０２、１８０２、１９０８、２００２、２１０２、２２０８、２３０８、２４０２… 容量制御回路
１７０３、１８０３、１９０４、２００５、２１０３、２２０４、２３０４、２４０５… ＬＳＩ
１７０４、１８０４、１９０５、２００６、２１０４、２２０５、２３０５、２４０６… 内部電源ＶＤＤ
１７０５、１８０５、１９０６、２００７、２１０５、２２０６、２３０６、２４０７… 内部ＧＮＤ
１７０６、１８０６、１９０７、２２０７… コアＬＯＧＩＣ部分
１７０７、１８０７、１９０３、２００４、２１０７、２２０３、２３０３、２４０４… ノイズ測定回路
１７０８、１８０８、１９０２、２００３、２１０８、２２０２、２３０２、２４０３… ノイズ判定回路
２５、２６、２７… 回路
２５００… ＬＳＩ内部
２６００… ＳｉＰ内部
２７００… 基板内部
２５０１〜２５０５、２６０１〜２６０５、２７０１〜２７０５… 電源ノイズ抑制回路
２５１０〜２５３０、２６１０〜２６３０、２７１０〜２７３０… 領域
Claims (14)
- 半導体装置内のノイズ量をモニターし、検出するモニター回路と、
容量を有し、前記検出ノイズ量に基づいて、第１電源と第２電源との間に設けられたデカップリング容量の容量値が動的に調整されるように前記容量の接続を制御する制御回路と
を具備する半導体装置。 - 請求項１に記載の半導体装置において、
前記モニター回路は、
ある位置の内部電圧と参照電圧を比較して電圧差に対応するデータを前記検出ノイズ量として出力する電圧比較器を有する電圧レベルモニター回路を備える
半導体装置。 - 請求項１に記載の半導体装置において、
前記モニター回路は、
内部クロック信号がアクティブの間基準クロック信号を出力する論理回路と、
前記論理回路を通過した前記基準クロック信号をカウントして内部クロックカウント値を出力するカウンタと、
理想内部クロックカウント値と前記カウンタからの前記内部クロックカウント値の間のカウント値差を計算して前記カウント値差に対応するジッター量を前記検出ノイズ量として出力する計算回路と
を具備する
半導体装置。 - 請求項１に記載の半導体装置において、
前記モニター回路は、
内部クロック信号のパルス幅を検出し、該パルス幅の変動を前記検出ノイズ量として出力する
半導体装置。 - 請求項１に記載の半導体装置において、
前記モニター回路は、
前記内部クロック信号を分周する分周器と、
前記分周内部クロック信号がアクティブの間基準クロック信号を出力する論理回路と、
前記論理回路を通過した前記基準クロック信号をカウントして内部クロックカウント値を出力するカウンタと、
理想内部クロックカウント値と前記カウンタからの前記内部クロックカウント値の間のカウント値差を計算して前記カウント値差に対応するジッター量を前記検出ノイズ量として出力する計算回路と
を具備する
半導体装置。 - 請求項１に記載の半導体装置において、
前記制御回路は、
前記モニター回路から供給される前記検出ノイズ量から容量制御信号を生成する決定回路と、
前記容量を有し、前記第１電源と前記第２電源との間に設けられた前記デカップリング容量の容量値が動的に調整されるように、前記容量制御信号に応答して前記容量の接続を制御する容量制御回路と
を具備する
半導体装置。 - 請求項６に記載の半導体装置において、
前記容量制御回路は、
前記容量制御信号に応答してカウント動作を行い、カウント動作の結果としてのカウント値がオーバーフローするときオーバーフロー信号を生成し、オーバーフローしないとき容量制御終了信号を生成する容量カウンタを具備し、
前記決定回路は、
前記容量制御終了信号に応答してカウント動作を終了し、前記オーバーフロー信号に応答してより大きい許容ノイズ量を出力する許容ノイズカウンタと、
前記検出ノイズ量と前記許容ノイズ量を比較し、前記検出ノイズ量が前記許容ノイズ量以下ではないときに前記容量制御回路の前記容量カウンタに前記容量制御信号を出力する比較器と
を具備する
半導体装置。 - 請求項６に記載の半導体装置において、
前記容量制御回路は、
前記容量制御信号に応答してカウント動作を行い、最小ノイズ量検出信号に応答して該カウント動作の結果としてのカウント値を保持し、前記カウント値がオーバーフローするとき、前記保持カウント値をセットする容量カウンタを具備し、
前記決定回路は、
前記最小ノイズ量検出信号に応答して最小ノイズ量として前記検出ノイズ量を保持する最小ノイズ量保持回路と、
前記検出ノイズ量と前記最小ノイズ量を比較して、前記容量制御信号と前記最小ノイズ量検出信号とを生成する比較器と
を具備する
半導体装置。 - 請求項７又は８に記載の半導体装置において、
前記容量制御回路は、
前記容量カウンタと、
前記容量カウンタの前記カウント値をデコードしてスイッチ制御信号を生成するスイッチ制御回路と、
前記容量を有し、前記スイッチ制御信号に応答して前記第１と第２の電源の間に前記容量を接続する容量アレイ回路と
を具備する
半導体装置。 - 請求項１乃至９のいずれかに記載の半導体装置において、
前記モニター回路と前記制御回路は、ノイズ抑制回路を構成し、
電源投入後、又は、リセット信号入力後、一定時間前記ノイズ抑制回路を活性化するタイミング制御回路を更に具備する
半導体装置。 - 請求項６に記載の半導体装置において、
前記モニター回路、前記決定回路、前記容量制御回路のうちの少なくとも１つはＬＳＩ内に設けられている
半導体装置。 - 請求項６に記載の半導体装置において、
前記モニター回路、前記決定回路、前記容量制御回路のうちの少なくとも１つはＳｉＰ（システムインパッケージ）内に設けられている
半導体装置。 - 請求項６に記載の半導体装置において、
前記モニター回路、前記決定回路、前記容量制御回路のうちの少なくとも１つはプリント基板内に設けられている
半導体装置。 - 請求項１乃至１３のいずれかに記載の半導体装置において、
前記ノイズは、電源ノイズ、信号ノイズ、又は２次的な放射電源ノイズのうち少なくとも一つを含む
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2007224876A JP2008085321A (ja) | 2006-09-01 | 2007-08-30 | 半導体装置 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006237698 | 2006-09-01 | ||
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Family
ID=39355791
Family Applications (1)
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|
| A02 | Decision of refusal |
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