KR100814439B1 - 파워-업 시간 및 파워-다운 시간 알림회로 및 그 알림방법 - Google Patents

파워-업 시간 및 파워-다운 시간 알림회로 및 그 알림방법 Download PDF

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김우섭
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Abstract

파워-업/파워-다운 시간 알림회로를 포함하는 반도체 장치가 개시된다. 파워-업/파워-다운 시간 알림회로는 파워 검출회로, 선택회로, 및 결정회로를 포함한다. 파워 검출회로는 복수의 기능블록에 흐르는 전류에 대응하는 센싱 신호들에 기초하여 복수의 검출신호를 발생시킨다. 선택회로는 파워-업/파워-다운 모드 선택 제어신호 및 검출신호들에 기초하여 복수의 선택신호들을 발생시킨다. 결정회로는 업 다운 제어신호에 응답하여 선택신호들을 논리연산하고, 파워-업 완료신호 및 파워-다운 완료신호를 발생시킨다. 따라서, 파워-업/파워-다운 시간 알림회로를 포함하는 반도체 장치는 파워-업 시간 및 파워-다운 시간을 실시간으로 측정할 수 있고, 파워-업/파워-다운 대기시간을 감소시킬 수 있다.

Description

파워-업 시간 및 파워-다운 시간 알림회로 및 그 알림방법{CIRCUIT AND METHOD OF ALERTING POWER-UP TIME AND POWER-DOWN TIME}
도 1은 본 발명의 하나의 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 2는 도 1의 메모리 시스템에 포함되어 있는 파워-업/파워-다운 시간 알림회로의 하나의 예를 나타내는 블록도이다.
도 3은 도 2의 파워-업/파워-다운 시간 알림회로에 포함되어 있는 파워 검출기의 하나의 예를 나타내는 회로도이다.
도 4는 도 2의 파워-업/파워-다운 시간 알림회로에 포함되어 있는 파워 검출기의 다른 하나의 예를 나타내는 회로도이다.
도 5는 도 3 또는 도 4에 도시된 파워 검출기의 히스테리시스 특성을 나타내는 그래프이다.
도 6은 도 2의 파워-업/파워-다운 시간 알림회로에 포함되어 있는 선택회로와 결정회로의 하나의 예를 나타내는 회로도이다.
도 7은 도 2의 파워-업/파워-다운 시간 알림회로에 포함되어 있는 선택회로와 결정회로의 다른 하나의 예를 나타내는 회로도이다.
도 8 및 도 9는 도 2에 도시된 파워-업/파워-다운 시간 알림회로의 동작을 나타내는 타이밍도이다.
* 도면의 주요부분에 대한 부호의 설명 *
1000 : 메모리 시스템
1100 : 반도체 메모리 장치
1110 : 내부 회로
1111, 1112, 1113 : 기능블록
1120 : 파워-업/파워-다운 시간 알림회로
1130 : 파워 검출회로
1140 : 선택회로
1150 : 결정회로
1160 : 디코더
1200 : 메모리 컨트롤러
본 발명은 반도체 장치에 관한 것으로, 특히 반도체 장치의 파워-업 시간 및 파워-다운 시간 알림회로 및 알림방법에 관한 것이다.
전자 시스템들이 소형화됨에 따라 이들 전자 시스템들에 장착되는 반도체 장치들에 의해 소모되는 전력을 감소시키기 위한 연구가 이루어지고 있다. 예를 들면, 반도체 장치를 구성하는 회로블록들 중 동작을 안하고 대기중인 회로블록들은 소모전력을 줄이기 위해 파워-다운시킨다. 파워-다운은 전원 자체를 끄는 것이 아니라, 전력소모를 줄이기 위해 전원은 켜 있는 상태에서 순간적으로 회로 블록에 포함된 전류원을 오프시키거나, 부하(load)를 무한대로 만드는 것을 말한다.
반도체 메모리 장치의 테스트 사양(specification)에는 파워-업 시간 및 파워-다운 시간이 포함되어 있다. 종래의 알림방법은 회로에 흐르는 평균전류를 측정하여 파워-다운에 진입(enter)했는지 또는 탈출(exit)했는지를 판단하였다. 즉, 테스터를 사용하여 실시간으로 회로의 동작 전류를 측정하는 것이 아니므로, 파워-다운 진입시간 또는 탈출시간을 측정할 수는 없었다. 또한, 파워-다운 진입시간 또는 탈출시간에 대한 테스트 사양은 충분한 마진을 포함하므로 반도체 메모리 장치의 파워-업/파워-다운 대기시간(stand-by time)이 길어질 수 있다.
따라서, 파워-다운 진입시간 또는 탈출시간을 용이하게 실시간으로 알릴 수 있는 반도체 장치가 필요하다.
본 발명의 목적은 파워-업 시간 및 파워-다운 시간을 실시간으로 알릴 수 있는 파워-업/파워-다운 시간 알림회로를 제공하는 것이다.
본 발명의 다른 목적은 테스트 모드에서 파워-업 시간 및 파워-다운 시간을 실시간으로 알릴 수 있고, 정상 모드에서 파워-업/파워-다운 대기시간을 감소시킬 수 있는 반도체 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 테스트 모드에서 파워-업 시간 및 파워-다운 시간 을 실시간으로 알릴 수 있고, 정상 모드에서 파워-업/파워-다운 대기시간을 감소시킬 수 있는 반도체 장치를 구비한 메모리 시스템을 제공하는 것이다.
본 발명의 또 다른 목적은 테스트 모드에서 파워-업 시간 및 파워-다운 시간을 실시간으로 알릴 수 있고, 정상 모드에서 파워-업/파워-다운 대기시간을 감소시킬 수 있는 파워-업/파워-다운 시간 알림 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 파워-업/파워-다운 시간 알림회로는 파워 검출회로, 선택회로, 및 결정회로를 포함한다.
파워 검출회로는 복수의 기능블록에 흐르는 전류에 대응하는 센싱 신호들에 기초하여 복수의 검출신호를 발생시킨다. 선택회로는 파워-업/파워-다운 모드 선택 제어신호 및 상기 검출신호들에 기초하여 복수의 선택신호들을 발생시킨다. 결정회로는 업 다운 제어신호에 응답하여 상기 선택신호들을 논리연산하고, 파워-업 완료신호 및 파워-다운 완료신호를 발생시킨다.
본 발명의 하나의 실시예에 의하면, 상기 파워-업/파워-다운 시간 알림회로는 파워-모드 신호를 디코딩하여 상기 파워-업/파워-다운 모드 선택 제어신호 및 상기 업다운 제어신호를 발생시키는 디코더를 더 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 파워-업 완료신호는 상기 선택신호들이 모두 인에이블되었을 때 인에이블될 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 파워-업 완료신호는 상기 선택신호들 중 맨 마지막에 인에이블되는 선택신호에 응답하여 인에이블될 수 있다.
본 발명의 하나의 실시예에 의하면, 파워-업 시간은 상기 파워-모드 신호가 인에이블된 후 상기 파워-업 완료신호가 인에이블될 때까지의 시간으로 결정될 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 파워-다운 완료신호는 상기 선택신호들이 모두 디스에이블되었을 때 인에이블될 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 파워-다운 완료신호는 상기 선택신호들 중 맨 마지막에 디스에이블되는 선택신호에 응답하여 인에이블될 수 있다.
본 발명의 하나의 실시예에 의하면, 파워-다운 시간은 상기 파워-모드 신호가 디스에이블된 후 상기 파워-다운 완료신호가 인에이블될 때까지의 시간으로 결정될 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 파워 검출기는 히스테리시스 특성을 가질 수 있다.
본 발명의 하나의 실시형태에 따른 반도체 장치는 내부 회로, 및 파워-업/파워-다운 시간 알림회로를 포함한다.
내부 회로는 복수의 기능블록을 포함하며 복수의 센싱 신호를 발생시킨다. 파워-업/파워-다운 시간 알림회로는 파워-모드 신호 및 상기 센싱 신호들에 기초하여 파워-업 시간 및 파워-다운 시간을 결정하고 파워-업 완료신호 및 파워-다운 완료신호를 발생시킨다.
본 발명의 하나의 실시형태에 따른 메모리 시스템은 반도체 메모리 장치, 및 메모리 컨트롤러를 포함한다.
반도체 메모리 장치는 클럭신호, 커맨드 신호, 및 어드레스에 응답하여 제 1 데이터를 저장하거나 제 2 데이터를 출력하고, 회로블록들을 통해 흐르는 전류를 실시간으로 검출하여 파워-업 시간 및 파워-다운 시간을 결정하고 파워-업 완료신호 및 파워-다운 완료신호를 발생시킨다. 메모리 컨트롤러는 상기 파워-업 완료신호 또는 상기 파워-다운 완료신호에 응답하여 상기 클럭신호, 상기 커맨드 신호, 상기 어드레스, 및 상기 제 1 데이터를 상기 반도체 메모리 장치에 제공한다.
본 발명의 하나의 실시형태에 따른 파워-업/파워-다운 시간 알림방법은 복수의 기능블록에 흐르는 전류에 대응하는 센싱 신호들에 기초하여 복수의 검출신호를 발생시키는 단계; 파워-업/파워-다운 모드 선택 제어신호 및 상기 검출신호들에 응답하여 복수의 선택신호들을 발생시키는 단계; 및 업 다운 제어신호에 응답하여 상기 선택신호들을 논리연산하고, 파워-업 완료신호 및 파워-다운 완료신호를 발생시키는 단계를 포함한다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어 야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 1은 본 발명의 하나의 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(1100), 및 메모리 컨트롤러(1200)를 포함한다.
반도체 메모리 장치(1100)는 클럭신호(CLK), 커맨드 신호(CMD), 및 어드레스(ADDR)에 응답하여 데이터(DATA)를 저장하거나 데이터(DATA)를 출력한다. 또한, 반도체 메모리 장치(1100)는 회로블록들을 통해 흐르는 전류를 실시간으로 검출하여 파워-업 시간 및 파워-다운 시간을 결정하고 파워-업 완료신호(PU) 및 파워-다 운 완료신호(PD)를 발생시킨다. 메모리 컨트롤러(1200)는 파워-업 완료신호(PU) 또는 파워-다운 완료신호(PD)에 기초하여 클럭신호(CLK), 커맨드 신호(CMD), 어드레스(ADDR), 및 데이터(DATA)를 반도체 메모리 장치(1100)에 제공한다.
반도체 메모리 장치(1100)는 내부 회로(1110) 및 파워-업/파워-다운 시간 알림회로(1120)를 포함한다. 내부 회로(1110)는 기능블록들(1111, 1112, 1113)을 포함하며 센싱 신호들(SS1~SSn)을 발생시킨다. 파워-업/파워-다운 시간 알림회로(1120)는 파워-모드 신호(PMC) 및 센싱 신호들(SS1~SSn)에 기초하여 파워-업 시간 및 파워-다운 시간을 결정하고 파워-업 완료신호(PU) 및 파워-다운 완료신호(PD)를 발생시킨다.
도 2는 도 1의 메모리 시스템에 포함되어 있는 파워-업/파워-다운 시간 알림회로(1120)의 하나의 예를 나타내는 블록도이다.
도 2를 참조하면, 파워-업/파워-다운 시간 알림회로(1120)는 파워 검출회로(1130), 선택회로(1140), 결정회로(1150), 및 디코더(1160)를 포함한다.
파워 검출회로(1130)는 파워 검출기들(1131, 1136, 1137, 1138)을 포함하고, 센싱 신호들(SS1~SSn)에 기초하여 검출신호들(VDET1, VDET2, VDET3, VDET4)을 발생시킨다. 디코더(1160)는 파워-모드 신호(PMC)를 디코딩하여 제어신호들(CS1, CS2, CS3, CS4)을 발생시킨다. 선택회로(1140)는 제어신호들(CS1, CS2, CS3) 및 검출신호들(VDET1, VDET2, VDET3, VDET4)에 기초하여 선택신호들(PP1, PP2, PP3, PP4)을 발생시킨다. 결정회로(1150)는 제어신호(CS4)에 응답하여 선택신호들(PP1, PP2, PP3, PP4)을 논리연산하고, 파워-업 완료신호(PU) 및 파워-다운 완료신호(PD)를 발 생시킨다.
도 3은 도 2의 파워-업/파워-다운 시간 알림회로에 포함되어 있는 파워 검출기의 하나의 예를 나타내는 회로도이다.
도 3을 참조하면, 파워 검출기(1131a)는 전류 미러(1132), 차동증폭기(1133), 인버터(1134), 및 저항들(R1, R2, R3)을 포함한다.
차동증폭기(1133)는 제 1 기준 전압(VREF)가 인가되는 제 1 차동 입력단자, 증폭기 입력신호(VIN)가 인가되는 제 2 차동 입력단자, 및 출력단자를 가진다. 제 1 차동 입력단자와 출력단자 사이에 저항(R1)이 결합되어 있다. 또한, 제 1 차동 입력단자에는 저항(R2)의 제 1 단자가 결합되어 있고, 저항(R2)의 제 2 단자에는 제 2 기준 전압(VC)이 인가된다. 제 2 차동 입력단자와 접지(VSS) 사이에 저항(R1)이 결합되어 있다. 전류 미러(1132)는 입력 전류신호(IS1)를 수신하고, 입력 전류신호(IS1)에 비례하는 제 1 전류신호를 발생시켜 제 2 차동 입력단자에 제공한다. 인버터(1134)는 차동증폭기(1133)의 출력신호를 반전시키고 검출기 출력신호(VO)를 발생시킨다.
도 4는 도 2의 파워-업/파워-다운 시간 알림회로에 포함되어 있는 파워 검출기의 다른 하나의 예를 나타내는 회로도이다.
도 4를 참조하면, 파워 검출기(1131b)는 전압-전류 컨버터(1132a), 차동증폭기(1133), 인버터(1134), 및 저항들(R1, R2, R3)을 포함한다.
차동증폭기(1133)는 제 1 기준 전압(VREF)가 인가되는 제 1 차동 입력단자, 증폭기 입력신호(VIN)가 인가되는 제 2 차동 입력단자, 및 출력단자를 가진다. 제 1 차동 입력단자와 출력단자 사이에 저항(R1)이 결합되어 있다. 또한, 제 1 차동 입력단자에는 저항(R2)의 제 1 단자가 결합되어 있고, 저항(R2)의 제 2 단자에는 제 2 기준 전압(VC)이 인가된다. 인버터(1134)는 차동증폭기(1133)의 출력신호를 반전시키고 검출기 출력신호(VO)를 발생시킨다. 제 2 차동 입력단자와 접지(VSS) 사이에 저항(R1)이 결합되어 있다. 전압-전류 컨버터(1132a)는 입력 전압신호(VS1)를 수신하고, 입력 전압신호(VS1)를 전압-전류 변환하여 제 2 전류신호를 발생시켜 제 2 차동 입력단자에 제공한다.
도 5는 도 3 또는 도 4에 도시된 파워 검출기의 히스테리시스 특성을 나타내는 그래프이다. 도 5에서, VREF_UP는 검출기 출력신호(VO)가 로직 "로우" 상태에서 로직 "하이" 상태로 천이할 때의 제 1 기준전압을 나타내고, VREF_DN는 검출기 출력신호(VO)가 로직 "하이" 상태에서 로직 "로우" 상태로 천이할 때의 제 1 기준전압을 나타낸다.
이하, 도 3 내지 도 5를 참조하여 히스테리시스 특성을 갖는 파워 검출기(1131a, 1131b)의 동작을 설명한다.
도 3 및 도 4에서, 입력 전류신호(IS1) 및 입력 전압신호(VS1)는 도 2에 있는 센싱 신호(SS1)에 대응하는 신호이며, 검출기 출력신호(VO)는 도 2에 있는 검출신호(VDET1)에 대응하는 신호이다.
도 3 및 도 4에 도시된 파워 검출기(1131a, 1131b)는 검출기 출력신호(VO)가 로직 "로우" 상태에서 로직 "하이" 상태로 천이할 때의 증폭기 입력신호(VIN)의 크기와 검출기 출력신호(VO)가 로직 "하이" 상태에서 로직 "로우" 상태로 천이할 때의 증폭기 입력신호(VI)의 크기가 다르다. 즉, 파워 검출기(1131a, 1131b)는 검출기 출력신호(VO)가 상승할 때와 하강할 때 다른 크기의 기준전압(VREF_UP, VREF_DN)을 가진다.
도 3을 참조하면, 전류 미러에 의해 입력 전류신호(IS1)에 비례하는 제 1 전류신호가 차동증폭기(1133)의 제 2 차동 입력단자에 제공된다. 제 1 전류신호는 저항(R3)에 의해 증폭기 입력신호(VIN)로 변환된다. 차동증폭기(1133)의 제 2 차동 입력단자의 전압인 제 1 기준전압(VREF)은 수학식 1과 같이 나타낼 수 있다. 수학식 1에서, VC는 저항(R2)을 통해 입력되는 제 2 기준전압을 나타내고, VO는 검출기 출력신호를 나타낸다.
VREF = VC + (-VO-VC) × (R2/(R1+R2))
증폭기 입력신호(VIN)가 제 1 기준전압(VREF)보가 커질 때, 차동증폭기(1133)의 출력전압은 로직 "하이" 상태에서 로직 "로우" 상태로 천이하고, 검출기 출력신호(VO)은 로직 "로우" 상태에서 로직 "하이" 상태로 천이 한다. 이 때의 기준전압(VREF_UP)은 수학식 2로 나타낼 수 있다.
VREF_UP = VC + (VDD-VC) × (R2/(R1+R2))
증폭기 입력신호(VIN)가 제 1 기준전압(VREF)보가 작아질 때, 차동증폭기(1133)의 출력전압은 로직 "로우" 상태에서 로직 "하이" 상태로 천이하고, 검출기 출력신호(VO)은 로직 "하이" 상태에서 로직 "로우" 상태로 천이 한다. 이 때의 기준전압(VREF_DN)은 수학식 3으로 나타낼 수 있다.
VREF_DN = VC - VC × (R2/(R1+R2))
도 4를 참조하면, 전압/전류 컨버터(1132a)에 의해 입력 전압신호(VS1)가 제 2 전류신호로 변환되고 제 2 전류신호가 차동증폭기(1133)의 제 2 차동 입력단자에 제공한다. 제 2 전류신호는 저항(R3)에 의해 전압 형태를 갖는 증폭기 입력신호(VIN)로 변환된다.
도 4에 도시된 히스테리시스 특성을 갖는 파워 검출기(1131b)는 도 3에 도시된 히스테리시스 특성을 갖는 파워 검출기(1131a)와 유사하게 동작한다.
도 3 및 도 4에 도시된 바와 같이, 차동증폭기(1133)의 하나의 입력단자에 제공되는 증폭기 입력신호(VIN)는 입력 전류신호(ISI) 또는 입력 전압신호(VSI)가 제 3 저항(R3)에 의해 전압으로 변환된 신호이다.
도 6은 도 2의 파워-업/파워-다운 시간 알림회로(1120)에 포함되어 있는 선택회로(1140)와 결정회로(1150)의 하나의 예를 나타내는 회로도이다.
도 6을 참조하면, 선택회로(1140a)는 멀티플렉서들(1142, 1144, 1146), 및 인버터들(1141, 1143, 1145)을 포함한다.
선택회로(1140a)는 검출신호(VDET1)를 선택신호(PP1)로서 출력한다. 인버터(1141)는 검출신호(VDET2)를 반전시키고, 인버터(1143)는 검출신호(VDET3)를 반전시키고, 인버터(1145)는 검출신호(VDET4)를 반전시킨다. 멀티플렉서(1142)는 검출신호(VDET2)가 인가되는 제 1 입력 단자와 인버터(1141)의 출력신호가 인가되는 제 2 입력단자를 가지고, 제 1 파워-업/파워-다운 모드 선택 제어신호(CS1)에 응답하여 제 1 입력단자의 신호와 제 2 입력단자의 신호 중에서 하나를 선택하여 선택신호(PP2)를 발생시킨다. 멀티플렉서(1144)는 검출신호(VDET3)가 인가되는 제 1 입력 단자와 인버터(1143)의 출력신호가 인가되는 제 2 입력단자를 가지고, 제 2 파워-업/파워-다운 모드 선택 제어신호(CS2)에 응답하여 제 1 입력단자의 신호와 제 2 입력단자의 신호 중에서 하나를 선택하여 선택신호(PP3)를 발생시킨다. 멀티플렉서(1146)는 검출신호(VDET4)가 인가되는 제 1 입력 단자와 인버터(1145)의 출력신호가 인가되는 제 2 입력단자를 가지고, 제 3 파워-업/파워-다운 모드 선택 제어신호(CS3)에 응답하여 제 1 입력단자의 신호와 제 2 입력단자의 신호 중에서 하나를 선택하여 선택신호(PP4)를 발생시킨다.
결정회로(1150)는 AND 게이트(1151), OR 게이트(1153), 및 멀티플렉서(1155)를 포함한다.
AND 게이트(1151)는 선택신호들(PP1, PP2, PP3, PP4)에 대해 논리곱 연산을 수행하고 제 1 결정신호(PUL)를 발생시킨다. OR 게이트(1153)는 선택신호들(PP1, PP2, PP3, PP4)에 대해 논리합 연산을 수행하고 제 2 결정신호(PDL)를 발생시킨다. 멀티플렉서(1155)는 제어신호(CS4)에 응답하여 제 1 결정신호(PUL)와 제 2 결정신호(PDL) 중에서 하나를 선택하고 파워-업 완료신호(PU) 및 파워-다운 완료신호(PD)를 발생시킨다.
이하, 도 6에 도시된 선택회로(1140a) 및 결정회로(1150)의 동작을 설명한다.
선택회로(1140a)는 파워 검출회로(도 2의 1130)의 출력신호인 검출신호들(VDET1, VDET2, VDET3, VDET4)에 응답하여 선택신호들(PP1, PP2, PP3, PP4)을 발생시킨다. 선택회로(1140a)는 검출신호(VDET1)는 선택신호(PP1)로서 통과시킨다. 즉, 선택신호(PP1)는 검출신호(VDET1)와 동일한 신호이다. 제 1 파워-업/파워-다운 모드 선택 제어신호(CS1)가 로직 "1"이면, 검출신호(VDET2)는 선택신호(PP2)로서 출력되고, 제 1 파워-업/파워-다운 모드 선택 제어신호(CS1)가 로직 "0"이면, 검출신호(VDET2)가 인버터(1141)에 의해 반전된 신호가 선택신호(PP2)로서 출력된다. 제 2 파워-업/파워-다운 모드 선택 제어신호(CS2)가 로직 "1"이면, 검출신호(VDET3)는 선택신호(PP3)로서 출력되고, 제 2 파워-업/파워-다운 모드 선택 제어신호(CS2)가 로직 "0"이면, 검출신호(VDET3)가 인버터(1143)에 의해 반전된 신호가 선택신호(PP3)로서 출력된다. 제 3 파워-업/파워-다운 모드 선택 제어신호(CS3)가 로직 "1"이면, 검출신호(VDET4)는 선택신호(PP4)로서 출력되고, 제 3 파워-업/파워-다운 모드 선택 제어신호(CS3)가 로직 "0"이면, 검출신호(VDET4)가 인버터(1145)에 의해 반전된 신호가 선택신호(PP4)로서 출력된다.
따라서, 선택신호(PP1)는 검출신호(VDET1)와 동일한 로직 상태를 가진다. 선택회로(1140a)는 각각 제어신호들(CS1, CS2, CS3)의 로직 상태에 따라 검출신호들(VDET1, VDET2, VDET3, VDET4) 각각을 그대로 통과시키거나 검출신호들(VDET1, VDET2, VDET3, VDET4) 각각을 반전시켜 통과시킨다. 제어신호들(CS1, CS2, CS3)은 도 2에 도시된 바와 같이, 파워-모드 신호(PMC)를 디코딩한 신호들이다.
결정회로(1150)는 선택신호들(PP1, PP2, PP3, PP4)을 수신하여 논리연산하고, 파워-업 완료신호(PU) 및 파워-다운 완료신호(PD)를 발생시킨다. 파워-업 결정과 관련된 신호인 제 1 결정신호(PUL)는 검출신호들(VDET1, VDET2, VDET3, VDET4)이 모두 로직 "1" 일 때 로직 "1" 이 된다. 파워-다운 결정과 관련된 신호인 제 2 결정신호(PDL)는 검출신호들(VDET1, VDET2, VDET3, VDET4) 중 어느 하나가 로직 "1" 일 때 로직 "1" 이 된다. 또한, 결정회로(1150)는 업 다운 제어신호(CS4)가 로직 "1" 일 때 제 1 결정신호(PUL)를 파워-업 완료신호(PU)로서 출력하고, 업 다운 제어신호(CS4)가 로직 "0" 일 때 제 2 결정신호(PDL)를 파워-다운 완료신호(PD)로서 출력한다.
도 7은 도 2의 파워-업/파워-다운 시간 알림회로에 포함되어 있는 선택회로와 결정회로의 다른 하나의 예를 나타내는 회로도이다.
도 7을 참조하면, 선택회로(1140b)는 멀티플렉서들(1142, 1144, 1146)을 포함한다.
선택회로(1140b)는 검출신호(VDET1)는 선택신호(PP1)로서 출력한다. 멀티플렉서(1142)는 검출신호(VDET2)가 인가되는 제 1 입력 단자와 접지전압이 인가되는 제 2 입력단자를 가지고, 제 1 파워-업/파워-다운 모드 선택 제어신호(CS1)에 응답하여 제 1 입력단자의 신호와 제 2 입력단자의 신호 중에서 하나를 선택하여 선택신호(PP2)를 발생시킨다. 멀티플렉서(1144)는 검출신호(VDET3)가 인가되는 제 1 입력 단자와 접지전압이 인가되는 제 2 입력단자를 가지고, 제 2 파워-업/파워-다운 모드 선택 제어신호(CS2)에 응답하여 제 1 입력단자의 신호와 제 2 입력단자의 신호 중에서 하나를 선택하여 선택신호(PP3)를 발생시킨다. 멀티플렉서(1146)는 검출신호(VDET4)가 인가되는 제 1 입력 단자와 접지전압이 인가되는 제 2 입력단자를 가지고, 제 3 파워-업/파워-다운 모드 선택 제어신호(CS3)에 응답하여 제 1 입력단자의 신호와 제 2 입력단자의 신호 중에서 하나를 선택하여 선택신호(PP4)를 발생시킨다.
도 7의 선택회로(1140b)는 도 6의 선택회로(1140a)와 달리, 제어신호들(CS1, CS2, CS3) 각각이 로직 "0"일 때, 즉 검출신호들(VDET1, VDET2, VDET3, VDET4)을 선택하지 않을 때, 선택신호들(PP2, PP3, PP4) 각각으로서 접지전압(VSS)을 출력한다.
도 7에서, 결정회로(1150)는 도 6에 도시된 결정회로와 동일하다. 도 7의 회로는 도 6의 회로와 동작이 유사하므로 그 설명을 생략한다.
도 8 및 도 9는 도 2에 도시된 파워-업/파워-다운 시간 알림회로(1120)의 동작을 나타내는 타이밍도이다. 도 8은 내부 회로(1110)가 4 개의 기능블록으로 구성되었을 때, 4 개의 기능블록으로부터 출력되는 센싱 신호들을 모두 선택한 경우에 대한 타이밍도이고, 도 9는 4 개의 기능블록으로부터 출력되는 센싱 신호들 중 2 개의 신호를 선택한 경우에 대한 타이밍도이다.
이하, 도 1 내지 도 9를 참조하여 본 발명의 실시예에 따른 반도체 메모리 장치 및 이를 포함하는 메모리 시스템의 동작을 설명한다.
도 1을 참조하면, 메모리 컨트롤러(1200)는 파워-업 완료신호(PU) 또는 파워-다운 완료신호(PD)에 응답하여 클럭신호(CLK), 커맨드 신호(CMD), 어드레스(ADDR), 및 데이터(DATA)를 반도체 메모리 장치(1100)에 제공한다. 반도체 메모리 장치(1100)는 파워-업/파워-다운 시간 알림회로(1120)를 구비하며, 파워-모드 신호(PMC) 및 기능블록들(1111, 1112, 1113)로부터 출력되는 센싱 신호들(SS1~SSn)에 기초하여 파워-업 시간 및 파워-다운 시간을 결정한다. 센싱 신호들(SS1~SSn)은 각각 기능블록들(1111, 1112, 1113)을 통해 흐르는 전류신호일 수 있다. 파워-모드 신호(PMC)는 커맨드 신호(CMD)에 기초하여 발생되는 신호일 수 있다.
도 2를 참조하면, 파워-업/파워-다운 시간 알림회로(1120)는 파워 검출회로(1130), 선택회로(1140), 결정회로(1150), 및 디코더(1160)를 포함하며, 기능블록들(1111, 1112, 1113)로부터 출력되는 센싱 신호들(SS1~SSn)에 기초하여 검출신호들(VDET1, VDET2, VDET3, VDET4)을 발생시킨다. 또한, 파워-업/파워-다운 시간 알림회로(1120)는 파워-모드 신호(PMC)에 응답하여 검출신호들(VDET1, VDET2, VDET3, VDET4)에 대해 논리연산을 수행하고 파워-업 완료신호(PU) 및 파워-다운 완료신호(PD)를 발생시킨다. 디코더(1160)는 파워-모드 신호(PMC)를 디코딩하여 제어신호들(CS1, CS2, CS3, CS4)을 발생시킨다. 예를 들어, 파워-모드 신호(PMC)가 2 비트인 신호이고 제어신호(CS1, CS2, CS3, CS4)는 각각 1 비트인 신호일 수 있다. 제어신호(CS1, CS2, CS3, CS4)에 의해 파워-모드가 결정된다.
표 1에는 4 개의 기능블록으로 구성된 내부 회로에 흐르는 전류를 센싱하는 경우에 대한 파워-모드 설정의 일례가 나타나 있다. 도 6은 표 1에 도시된 파워-모드 설정을 적용한 파워-업/파워-다운 시간 알림회로(1120)이다. 표 1에서, SEL은 기능블록들로부터 출력되는 센싱 신호가 선택회로(1140)에 의해 선택된다는 것을 나타내고, INV는 기능블록들로부터 출력되는 센싱 신호가 선택되지 않고, 선택회로(1140)에 의해 반전되어 출력된다는 것을 나타낸다. 표 1을 참조하면, 파워-모드는 파워-다운 1 모드, 파워-다운 2 모드, 파워-다운 3 모드, 및 파워-다운 4 모드를 포함한다. 파워-다운 1 모드는 제 1 기능블록(블록 1)으로부터 출력되는 센싱 신호(SS1)만 선택하고, 제 2 내지 제 4 기능블록으로부터 출력되는 센싱 신호들(SS2, SS3, SS4)은 선택하지 않는 모드이다. 파워-다운 2 모드는 제 1 기능블록(블록 1)으로부터 출력되는 센싱 신호(SS1) 및 제 2 기능블록(블록 2)으로부터 출력되는 센싱 신호(SS2)를 선택하고 제 3 기능블록 및 제 4 기능블록으로부터 출력되는 센싱 신호들(SS3, SS4)은 선택하지 않는 모드이다. 파워-다운 3 모드는 제 1 기능블록(블록 1)으로부터 출력되는 센싱 신호(SS1), 제 2 기능블록(블록 2)으로부터 출력되는 센싱 신호(SS2), 및 제 3 기능블록(블록 3)으로부터 출력되는 센싱 신호(SS3)를 선택하고 제 4 기능블록(블록 4)으로부터 출력되는 센싱 신호(SS4)는 선택하지 않는 모드이다. 파워-다운 4 모드는 모든 기능블록들(블록 1, 블록 2, 블록 3, 블록4)로부터 출력되는 센싱 신호들(SS1, SS2, SS3, SS4)를 선택하여 출력하는 모드이다.
표 1에서, 파워-업 모드일 때는 반도체 메모리 회로를 이루는 모든 기능블록에 흐르는 전류를 센싱하여 파워-업 시간을 결정하는 것으로 가정하였다. 따라서, 파워-업 모드에서, 파워-업/파워-다운 시간 알림회로(1120)는 파워-다운 4 모드와 동일하게 기능블록 1 내지 기능블록 4로부터 출력되는 센싱 신호들(SS1~SS4)을 모두 선택하여 출력한다.
파워 모드 블록 1 블록 2 블록 3 블록 4
파워-업/ 파워-다운 4 SEL SEL SEL SEL
파워-다운 1 SEL INV INV INV
파워-다운 2 SEL SEL INV INV
파워-다운 3 SEL SEL SEL INV
파워-업/파워-다운 시간 알림회로(1120)가 파워-다운 1 모드에서 동작할 때, 제어신호들(CS1, CS2, CS3)은 모두 로직 "0"을 가진다. 파워-업/파워-다운 시간 알림회로(1120)가 파워-다운 2 모드에서 동작할 때, 제어신호(CS1)는 로직 "1"을 가지고, 제어신호들(CS2, CS3)은 로직 "0"을 가진다. 파워-업/파워-다운 시간 알림회로(1120)가 파워-다운 3 모드에서 동작할 때, 제어신호(CS1) 및 제어신호(CS2)는 로직 "1"을 가지고, 제어신호(CS3)는 로직 "0"을 가진다. 파워-업/파워-다운 시간 알림회로(1120)가 파워-다운 4 모드 또는 파워-업 모드에서 동작할 때, 제어신호들(CS1, CS2, CS3)은 모두 로직 "1"을 가진다. 즉, 파워-업/파워-다운 시간 알림회로(1120)가 파워-다운 4 모드 또는 파워-업 모드에서 동작할 때, 반도체 메모리 회로를 이루는 모든 기능블록에 흐르는 전류를 센싱하여 파워-업 시간을 결정한다.
표 2에는 4 개의 기능블록으로 구성된 반도체 메모리 회로에 흐르는 전류를 센싱하는 경우에 대한 파워-모드 설정의 다른 일례가 나타나 있다. 도 7은 표 2에 도시된 파워-모드 설정을 적용한 파워-업/파워-다운 시간 알림회로(1120)이다. 표 2에서, SEL은 기능블록들로부터 출력되는 센싱 신호들이 선택회로(1140)에 의해 선택된다는 것을 나타내고, VSS는 기능블록들로부터 출력되는 센싱 신호가 선택되지 않고, 접지전압(VSS)이 선택회로(1140)에 의해 출력된다는 것을 나타낸다. 즉, 표 2에 도시된 파워-모드 설정에서는 표 1에 도시된 파워-모드 설정과 달리, 기능블록들로부터 출력되는 센싱 신호들이 선택되지 않을 때, 센싱 신호들을 반전시켜 출력하지 않고, 접지전압(VSS)을 출력한다.
파워 모드 블록 1 블록 2 블록 3 블록 4
파워-업/ 파워-다운 4 SEL SEL SEL SEL
파워-다운 1 SEL VSS VSS VSS
파워-다운 2 SEL SEL VSS VSS
파워-다운 3 SEL SEL SEL VSS
도 8은 반도체 메모리 장치가 파워-업 모드 및 파워-다운 4 모드에서 동작할 때, 파워-모드 신호(PMC), 선택회로(1140)의 출력신호인 선택신호들(PP1, PP2, PP3, PP4)의 파형을 나타낸다. 파워-업 모드에서는 반도체 메모리 회로를 이루는 모든 기능블록으로부터 출력되는 센싱신호들(SS1~SS4)이 모두 선택되어 출력된다. 파워-업 모드에서는 모든 기능블록들에 대응하는 선택신호들(PP1, PP2, PP3, PP4) 중 맨 마지막에 로직 "1"로 천이하는 선택신호(PP4)에 응답하여 파워-업 완료신호(PU)가 인에이블된다. 파워-업 시간(POWER UP DELAY)은 파워-모드 신호(PMC)가 인에이블된 후 파워-업 완료신호(PU)가 인에이블되는 데 걸리는 시간이다.
표 1을 참조하면, 파워-다운 4 모드에서는 내부 회로를 이루는 모든 기능블록으로부터 출력되는 센싱신호들(SS1~SS4)이 모두 선택되어 출력된다. 파워-다운 4 모드에서는 모든 기능블록들에 대응하는 선택신호들(PP1, PP2, PP3, PP4) 중 맨 마지막에 로직 "0"으로 천이하는 선택신호(PP3)에 응답하여 파워-다운 완료신호(PD)가 인에이블된다. 도 8의 타이밍도에 도시된 예에서는 파워-다운 완료신호(PD)는 로직 "0"일 때 인에이블된다. 파워-다운 시간(POWER DOWN4 DELAY)은 파워-모드 신호(PMC)가 디스에이블된 후 파워-다운 완료신호(PD)가 인에이블되는 데 걸리는 시간이다. 도 8의 타이밍도와 도 6에 도시된 결정회로(1150)를 참조하면, 파워-업 완료신호(PU)는 기능블록들에 대응하는 선택신호들(PP1, PP2, PP3, PP4) 모두가 로직 "1"일 때 인에이블되고, 파워-다운 완료신호(PD)는 기능블록들에 대응하는 선택신호들(PP1, PP2, PP3, PP4)이 모두가 로직 "0"일 때 인에이블된다.
도 9는 반도체 메모리 장치가 파워-업 모드 및 파워-다운 2 모드에서 동작할 때, 파워-모드 신호(PMC), 선택회로(1140)의 출력신호인 선택신호들(PP1, PP2, PP3, PP4)의 파형을 나타낸다. 파워-업 모드에서는 반도체 메모리 회로를 이루는 모든 기능블록으로부터 출력되는 센싱신호들(SS1~SS4)이 모두 선택되어 출력된다. 파워-업 모드에서는 모든 기능블록들에 대응하는 선택신호들(PP1, PP2, PP3, PP4) 중 맨 마지막에 로직 "1"로 천이하는 선택신호(PP4)에 응답하여 파워-업 완료신호(PU)가 인에이블된다. 파워-업 시간(POWER UP DELAY)은 파워-모드 신호(PMC)가 인에이블된 후 파워-업 완료신호(PU)가 인에이블되는 데 걸리는 시간이다.
표 1을 참조하면, 파워-다운 2 모드에서는 제 1 기능블록(블록 1)으로부터 출력되는 센싱 신호(SS1) 및 제 2 기능블록(블록 2)으로부터 출력되는 센싱 신호(SS2)는 선택되고, 제 3 기능블록 및 제 4 기능블록으로부터 출력되는 센싱 신호들(SS3, SS4)은 선택하지 않는다. 파워-다운 모드에서 기능블록들(블록3, 블록4)에 대응하는 선택신호들(PP3, PP4)은 반전되어(INVERTED) 출력되고, 기능블록들(블록1, 블록2)에 대응하는 선택신호들(PP1, PP2)은 반전되지 않고 출력된다. 기능블록들(블록1, 블록2)에 대응하는 선택신호들(PP1, PP2) 중 나중에 로직 "0"으로 천이하는 선택신호(PP1)에 응답하여 파워-다운 완료신호(PD)가 인에이블된다. 도 9의 타이밍도에 도시된 예에서는 파워-다운 완료신호(PD)는 로직 "0"일 때 인에이블된다. 파워-다운 시간(POWER DOWN2 DELAY)은 파워-모드 신호(PMC)가 디스에이블된 후 파워-다운 완료신호(PD)가 인에이블되는 데 걸리는 시간이다. 도 9의 타이밍도와 도 6에 도시된 결정회로(1150)를 참조하면, 파워-업 완료신호(PU)는 기능블록들에 대응하는 선택신호들(PP1, PP2, PP3, PP4) 모두가 로직 "1"일 때 인에이블되고, 파워-다운 완료신호(PD)는 기능블록들에 대응하는 선택신호들(PP1, PP2)이 모두가 로직 "0"일 때 인에이블된다.
표 1에 도시된 바와 같은 파워-모드 설정을 이용하면, 도 9에 도시된 바와 같이, 기능블록(블록4)에 대응하는 선택신호들(PP4)에 노이즈가 포함되어 에러(ERROR)가 발생하면 파워-다운 완료신호(PD)는 로직 "0"으로 되지 않거나 또는 로직 "0" 상태로 되었다가 다시 로직 "1" 상태로 될 수 있다. 파워-모드 신호(PMC)는 파워-다운 시간을 결정하여 파워-다운 완료신호(PD)를 발생시키도록 설정되었지만, 노이즈 등에 의해 선택신호들(PP2, PP3, PP4)에 에러가 포함되면, 파워-다운 완료신호(PD)가 로직 "1" 상태를 유지할 수 있다. 따라서, 파워-모드 신호(PMC)와 파워-다운 완료신호(PD)를 비교하면, 파워-다운 동작에 이상이 있음을 알 수 있다.
메모리 컨트롤러(1200)는 파워-업/파워-다운 시간 알림회로(1120)에서 실시간으로 알려주는 파워-업 시간 또는 파워-다운 시간에 응답하여 동작하므로 파워-업/파워-다운 대기시간을 줄일 수 있다. 종래에는 파워-업/파워-다운 시간을 실시간으로 결정할 수 없었기 때문에, 메모리 컨트롤러와 반도체 메모리 장치 사이에 데이터와 커맨드를 전송하기 위해 불필요한 대기시간을 두어야 했다.
상기에서는 파워-업/파워-다운 시간을 알리는 회로를 구비한 반도체 메모리 장치에 대해 기술하였지만, 본 발명은 파워-업/파워-다운 시간을 알리는 회로를 포함하는 일반적인 반도체 장치에 적용할 수 있다.
상술한 바와 같이, 본 발명에 따른 파워-업/파워-다운 시간 알림회로는 테스트 모드에서 파워-업 시간 및 파워-다운 시간을 실시간으로 알릴 수 있고, 정상 모 드에서 파워-업/파워-다운 대기시간을 감소시킬 수 있다. 또한, 본 발명에 따른 파워-업/파워-다운 시간 알림회로는 선택하지 않는 기능블록에 대응하는 선택신호들을 반전시킴으로써 파워 다운 동작의 오류를 검출할 수 있다. 본 발명에 따른 파워-업/파워-다운 시간 알림회로를 포함하는 반도체 장치는 파워-업 시간 및 파워-다운 시간을 실시간으로 알릴 수 있으므로 파워-업/파워-다운 대기시간을 줄일 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (30)

  1. 복수의 기능블록에 흐르는 전류에 대응하는 센싱 신호들에 기초하여 복수의 검출신호를 발생시키는 파워 검출회로;
    파워-업/파워-다운 모드 선택 제어신호 및 상기 검출신호들에 기초하여 복수의 선택신호들을 발생시키는 선택회로; 및
    업 다운 제어신호에 응답하여 상기 선택신호들을 논리연산하고, 파워-업 완료신호 및 파워-다운 완료신호를 발생시키는 결정회로를 포함하는 파워-업/파워-다운 시간 알림회로.
  2. 제 1 항에 있어서, 상기 파워-업/파워-다운 시간 알림회로는
    파워-모드 신호를 디코딩하여 상기 파워-업/파워-다운 모드 선택 제어신호 및 상기 업다운 제어신호를 발생시키는 디코더를 더 포함하는 것을 특징으로 하는 파워-업/파워-다운 시간 알림회로.
  3. 제 2 항에 있어서,
    상기 파워-업 완료신호는 상기 선택신호들이 모두 인에이블되었을 때 인에이블되는 것을 특징으로 하는 파워-업/파워-다운 시간 알림회로.
  4. 제 3 항에 있어서,
    상기 파워-업 완료신호는 상기 선택신호들 중 맨 마지막에 인에이블되는 선택신호에 응답하여 인에이블되는 것을 특징으로 하는 파워-업/파워-다운 시간 알림회로.
  5. 제 3 항에 있어서,
    파워-업 시간은 상기 파워-모드 신호가 인에이블된 후 상기 파워-업 완료신호가 인에이블될 때까지의 시간으로 결정되는 것을 특징으로 하는 파워-업/파워-다운 시간 알림회로.
  6. 제 2 항에 있어서,
    상기 파워-다운 완료신호는 상기 선택신호들이 모두 디스에이블되었을 때 인에이블되는 것을 특징으로 하는 파워-업/파워-다운 시간 알림회로.
  7. 제 6 항에 있어서,
    상기 파워-다운 완료신호는 로직 "로우" 상태일 때 인에이블되는 것을 특징으로 하는 파워-업/파워-다운 시간 알림회로.
  8. 제 7 항에 있어서,
    상기 파워-다운 완료신호는 상기 선택신호들 중 맨 마지막에 디스에이블되는 선택신호에 응답하여 인에이블되는 것을 특징으로 하는 파워-업/파워-다운 시간 알 림회로.
  9. 제 7 항에 있어서,
    파워-다운 시간은 상기 파워-모드 신호가 디스에이블된 후 상기 파워-다운 완료신호가 인에이블될 때까지의 시간으로 결정되는 것을 특징으로 하는 파워-업/파워-다운 시간 알림회로.
  10. 제 1 항에 있어서, 상기 파워 검출회로는
    상기 센싱 신호들 각각을 기준전압과 비교하여 상기 복수의 검출신호 각각을 발생시키는 파워 검출기를 복수 개 포함하는 것을 특징으로 하는 파워-업/파워-다운 시간 알림회로.
  11. 제 10 항에 있어서, 상기 파워 검출기들 각각은
    히스테리시스 특성을 가지는 것을 특징으로 하는 파워-업/파워-다운 시간 알림회로.
  12. 제 10 항에 있어서, 상기 파워 검출기들 각각은
    제 1 기준 전압이 인가되는 제 1 차동 입력단자, 증폭기 입력신호가 인가되는 제 2 차동 입력단자를 가지고 상기 증폭기 입력신호와 상기 제 1 기준전압의 차이를 증폭하는 차동증폭기;
    상기 제 1 차동 입력단자와 상기 차동증폭기의 출력단자 사이에 결합된 제 1 저항;
    상기 제 1 차동 입력단자에 연결된 제 1 단자와 제 2 기준전압이 인가되는 제 2 단자를 가지는 제 2 저항;
    상기 제 2 차동 입력단자에 결합되어 있고, 입력 전류신호에 비례하는 제 1 전류신호를 발생시키는 전류 미러; 및
    상기 제 2 차동 입력단자와 접지전압 사이에 결합되어 있고, 상기 제 1 전류신호를 상기 증폭기 입력신호로 변환하는 제 3 저항을 포함하는 것을 특징으로 하는 파워-업/파워-다운 시간 알림회로.
  13. 제 12 항에 있어서, 상기 파워 검출기들 각각은
    상기 차동증폭기의 출력신호를 반전시키는 인버터를 더 포함하는 것을 특징으로 하는 파워-업/파워-다운 시간 알림회로.
  14. 제 10 항에 있어서, 상기 파워 검출기들 각각은
    제 1 기준 전압이 인가되는 제 1 차동 입력단자, 증폭기 입력신호가 인가되는 제 2 차동 입력단자를 가지고 상기 증폭기 입력신호와 상기 제 1 기준전압의 차이를 증폭하는 차동증폭기;
    상기 제 1 차동 입력단자와 상기 차동증폭기의 출력단자 사이에 결합된 제 1 저항;
    상기 제 1 차동 입력단자에 연결된 제 1 단자와 제 2 기준전압이 인가되는 제 2 단자를 가지는 제 2 저항;
    상기 제 2 차동 입력단자에 결합되어 있고, 입력 전압신호를 전압-전류 변환하여 제 2 전류신호를 발생시키는 전압-전류 변환기; 및
    상기 제 2 차동 입력단자와 접지전압 사이에 결합되어 있고, 상기 제 2 전류신호를 상기 증폭기 입력신호로 변환하는 제 3 저항을 포함하는 것을 특징으로 하는 파워-업/파워-다운 시간 알림회로.
  15. 제 14 항에 있어서, 상기 파워 검출기들 각각은
    상기 차동증폭기의 출력신호를 반전시키는 인버터를 더 포함하는 것을 특징으로 하는 파워-업/파워-다운 시간 알림회로.
  16. 제 1 항에 있어서, 상기 선택회로는
    상기 파워-업/파워-다운 모드 선택 제어신호에 응답하여 제 1 검출신호 및 상기 제 1 검출신호가 반전된 제 2 검출신호 중에서 하나를 선택하여 출력하는 멀티플렉서를 복수 개 구비하는 것을 특징으로 하는 파워-업/파워-다운 시간 알림회로.
  17. 제 1 항에 있어서, 상기 선택회로는
    제 1 검출신호를 수신하여 제 1 선택신호로서 출력하는 제 1 신호라인;
    제 2 검출신호를 반전시키는 제 1 인버터;
    제 3 검출신호를 반전시키는 제 2 인버터;
    제 4 검출신호를 반전시키는 제 3 인버터;
    제 1 파워-업/파워-다운 모드 선택 제어신호에 응답하여 상기 제 2 검출신호와 상기 제 1 인버터의 출력신호 중에서 하나를 선택하여 제 2 선택신호를 발생시키는 제 1 멀티플렉서;
    제 2 파워-업/파워-다운 모드 선택 제어신호에 응답하여 상기 제 3 검출신호와 상기 제 2 인버터의 출력신호 중에서 하나를 선택하여 제 3 선택신호를 발생시키는 제 2 멀티플렉서; 및
    제 3 파워-업/파워-다운 모드 선택 제어신호에 응답하여 상기 제 4 검출신호와 상기 제 3 인버터의 출력신호 중에서 하나를 선택하여 제 4 선택신호를 발생시키는 제 3 멀티플렉서를 포함하는 것을 특징으로 하는 파워-업/파워-다운 시간 알림회로.
  18. 제 1 항에 있어서, 상기 선택회로는
    제 1 검출신호를 수신하여 제 1 선택신호로서 출력하는 제 1 신호라인;
    제 1 파워-업/파워-다운 모드 선택 제어신호에 응답하여 제 2 검출신호와 접지전압 중에서 하나를 선택하여 제 2 선택신호를 발생시키는 제 1 멀티플렉서;
    제 2 파워-업/파워-다운 모드 선택 제어신호에 응답하여 제 3 검출신호와 접지전압 중에서 하나를 선택하여 제 3 선택신호를 발생시키는 제 2 멀티플렉서; 및
    제 3 파워-업/파워-다운 모드 선택 제어신호에 응답하여 제 4 검출신호와 접지전압 중에서 하나를 선택하여 제 4 선택신호를 발생시키는 제 3 멀티플렉서를 포함하는 것을 특징으로 하는 파워-업/파워-다운 시간 알림회로.
  19. 제 1 항에 있어서, 상기 결정회로는
    상기 복수의 선택신호들 각각에 대해 논리곱 연산을 수행하고 제 1 결정신호를 발생시키는 AND 게이트;
    상기 선택신호들에 대해 논리합 연산을 수행하고 제 2 결정신호를 발생시키는 OR 게이트; 및
    상기 업다운 제어신호에 응답하여 상기 제 1 결정신호와 상기 제 2 결정신호 중에서 하나를 선택하고 상기 파워-업 완료신호 및 상기 파워-다운 완료신호를 발생시키는 멀티플렉서를 포함하는 것을 특징으로 하는 파워-업/파워-다운 시간 알림회로.
  20. 제 19항에 있어서, 상기 멀티플렉서는
    상기 업 다운 제어신호가 인에이블 상태일 때 상기 제 1 결정신호를 출력하고, 상기 업 다운 제어신호가 디스에이블 상태일 때 상기 제 2 결정신호를 출력하는 것을 특징으로 하는 파워-업/파워-다운 시간 알림회로.
  21. 복수의 기능블록을 포함하며 복수의 센싱 신호를 발생시키는 내부 회로; 및
    파워-모드 신호 및 상기 센싱 신호들에 기초하여 파워-업 시간 및 파워-다운 시간을 결정하고 파워-업 완료신호 및 파워-다운 완료신호를 발생시키는 파워-업/파워-다운 시간 알림회로를 포함하는 반도체 장치.
  22. 제 21 항에 있어서, 상기 파워-업/파워-다운 시간 알림회로는
    상기 복수의 기능블록에 흐르는 전류에 대응하는 센싱 신호들에 기초하여 복수의 검출신호를 발생시키는 파워 검출회로;
    파워-업/파워-다운 모드 선택 제어신호 및 상기 검출신호들에 기초하여 복수의 선택신호들을 발생시키는 선택회로; 및
    업 다운 제어신호에 응답하여 상기 선택신호들을 논리연산하고, 파워-업 완료신호 및 파워-다운 완료신호를 발생시키는 결정회로를 포함하는 것을 특징으로 하는 반도체 장치.
  23. 제 22 항에 있어서, 상기 파워-업/파워-다운 시간 알림회로는
    파워-모드 신호를 디코딩하여 상기 파워-업/파워-다운 모드 선택 제어신호 및 상기 업다운 선택신호를 발생시키는 디코더를 더 포함하는 것을 특징으로 하는 반도체 장치.
  24. 제 23 항에 있어서,
    상기 파워-업 완료신호는 상기 선택신호들이 모두 인에이블되었을 때 인에이블되는 것을 특징으로 하는 반도체 장치.
  25. 제 23 항에 있어서,
    상기 파워-다운 완료신호는 상기 선택신호들이 모두 디스에이블되었을 때 인에이블되는 것을 특징으로 하는 반도체 장치.
  26. 클럭신호, 커맨드 신호, 및 어드레스에 응답하여 제 1 데이터를 저장하거나 제 2 데이터를 출력하고, 회로블록들을 통해 흐르는 전류를 실시간으로 검출하여 파워-업 시간 및 파워-다운 시간을 결정하고 파워-업 완료신호 및 파워-다운 완료신호를 발생시키는 반도체 메모리 장치; 및
    상기 파워-업 완료신호 또는 상기 파워-다운 완료신호에 응답하여 상기 클럭신호, 상기 커맨드 신호, 상기 어드레스, 및 상기 제 1 데이터를 상기 반도체 메모리 장치에 제공하는 메모리 컨트롤러를 포함하는 메모리 시스템.
  27. 제 26 항에 있어서, 상기 반도체 메모리 장치는
    복수의 기능블록을 포함하며 복수의 센싱 신호를 발생시키는 내부 회로; 및
    파워-모드 신호 및 상기 센싱 신호들에 기초하여 파워-업 시간 및 파워-다운 시간을 결정하고 파워-업 완료신호 및 파워-다운 완료신호를 발생시키는 파워-업/파워-다운 시간 알림회로를 포함하는 메모리 시스템.
  28. 제 27 항에 있어서, 상기 파워-업/파워-다운 시간 알림회로는
    상기 복수의 기능블록에 흐르는 전류에 대응하는 센싱 신호들에 기초하여 복수의 검출신호를 발생시키는 파워 검출회로;
    파워-업/파워-다운 모드 선택 제어신호 및 상기 검출신호들에 기초하여 복수의 선택신호들을 발생시키는 선택회로; 및
    업 다운 제어신호에 응답하여 상기 선택신호들을 논리연산하고, 파워-업 완료신호 및 파워-다운 완료신호를 발생시키는 결정회로를 포함하는 것을 특징으로 하는 메모리 시스템.
  29. 복수의 기능블록에 흐르는 전류에 대응하는 센싱 신호들에 기초하여 복수의 검출신호를 발생시키는 단계;
    파워-업/파워-다운 모드 선택 제어신호 및 상기 검출신호들에 응답하여 복수의 선택신호들을 발생시키는 단계; 및
    업 다운 제어신호에 응답하여 상기 선택신호들을 논리연산하고, 파워-업 완료신호 및 파워-다운 완료신호를 발생시키는 단계를 포함하는 파워-업/파워-다운 시간 알림방법.
  30. 제 29 항에 있어서, 상기 파워-업/파워-다운 시간 알림방법은
    파워-모드 신호를 디코딩하여 상기 파워-업/파워-다운 모드 선택 제어신호 및 상기 업다운 제어신호를 발생시키는 단계를 더 포함하는 것을 특징으로 하는 파워-업/파워-다운 시간 알림방법.
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