JP4804609B2 - セルアレイ電源の上昇を防止したメモリ回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、通常動作モードとパワーダウンモードとを有するメモリ回路に関し、特に、パワーダウンモード時にメモリセルアレイに供給される電源電位が上昇するのを防止したメモリ回路に関する。
【０００２】
【従来の技術】
ダイナミックＲＡＭは、外部から供給される外部電源を基にして安定した内部電源を生成し、この内部電源で内部回路を駆動する。更に、ダイナミックＲＡＭは、通常動作モードでの消費電力を節約するために、外部電源から降圧したセルアレイ電源を生成し、チップ内の大部分を占めるメモリセルアレイに供給する。この降圧されたセルアレイ電源は、具体的にはビット線を駆動するセンスアンプの電源として利用され、セルアレイ電源まで増幅されたビット線の電圧が、メモリセルに蓄積されるＨレベルの電圧になる。
【０００３】
図１は、従来のダイナミックＲＡＭの全体概略図である。図１に示されたメモリ回路は、複数のメモリセルを有するセルアレイ１と、その周辺回路２と、外部電源Vccからセルアレイ電源Ｖ１を生成するセルアレイ電源生成回路３と、外部電源から内部電源Viiを生成する内部電源生成回路４と、外部電源から昇圧電源Vppを生成する昇圧電源生成回路５とを有する。チップ内の回路は、基本的には内部電源Viiで駆動される。但し、センスアンプを駆動するセルアレイ電源Ｖ１とワード線を駆動する昇圧電源Vppとが、特別の内部電源としてさらにセルアレイ１に供給される。
【０００４】
セルアレイ電源生成回路３は、一定電圧Vg1がゲートに接続され、ドレインが外部電源Vccに接続され、ソースにセルアレイ電源Ｖ１を出力するＮチャネルトランジスタＮ８を最終段に有する。このセルアレイ電源Ｖ１がセルアレイに供給され、セルアレイでの読み出し、書き込み、リフレッシュに対して動作するセンスアンプ回路に電流を供給する。トランジスタＮ８は、その電流を供給するだけの能力を有するサイズに設計されている。
【０００５】
【発明が解決しようとする課題】
一方、ダイナミックＲＡＭは、読み出し動作、書き込み動作、リフレッシュ動作などが行われる通常動作モードと、上記の動作が行われないで内部の大部分の回路が停止して消費電力を節約するパワーダウンモードとを有する。このパワーダウンモードでは、通常動作モード時の読み出し、書き込み動作が行われない。従って、それらの動作に伴うセンスアンプ動作もなく、セルアレイ電源発生回路３の最終段のトランジスタＮ８には、ほとんど電流が流れなくなる。より厳密には、一定間隔でセルアレイが活性化されるセルフリフレッシュ動作が行われるが、長周期のためトランジスタＮ８にほとんど電流が流れない期間のほうが十分に長くなっている。
【０００６】
図２は、セルアレイ電源生成回路の電流・電圧特性例を示す図である。横軸が最終段トランジスタＮ８のソース電流Ｉ、縦軸がセルアレイ電源Ｖ１の電圧を示す。この特性図から明らかな通り、例えば電流Ｉが１ｍＡ程度の時は、セルアレイ電源Ｖ１は所望の電圧（１．５±０．１Ｖ）の範囲にある。この電圧は、ゲート電圧Ｖg1からおよそトランジスタＮ８の閾値電圧だけ低いレベルである。しかし、ソース電流Ｉが減少すると、セルアレイ電源Ｖ１に関わる負荷容量に電荷が蓄積されるため、セルアレイ電源Ｖ１は上昇する。図２の例では、ソース電流Ｉが２０μＡ程度まで低下すると、セルアレイ電源Ｖ１は、所望の電圧範囲（例えば1.5Ｖ±0.1Ｖ）よりも高くなる。
【０００７】
このように、ソース電流Ｉが減少するとソース電圧Ｖ１が上昇し、やがて、トランジスタＮ８はゲート・ソース間電圧が閾値電圧より低くなり、いわゆるサブスレッシュールド領域で動作することになり、更にソース電流が０になると、ソース電圧Ｖ１は外部電源Vccにほとんど等しくなる。
【０００８】
従って、セルアレイでの消費電流が極度に少なくなる上記のパワーダウンモードでは、ソース電流Ｉが減少し、セルアレイ電圧Ｖ１が通常動作モード時の（１．５Ｖ±０．１Ｖ）より高い電圧まで上昇してしまう。このとき、セルアレイ電源Ｖ１のノイズ防止、電位の安定化のために大きな容量（Ｃ1）を配置していると、所望の電圧範囲より高い電位分ΔＶ×Ｃ1だけの電荷が蓄積されていることになる。この電荷をパワーダウンモードから通常動作モードに復帰した直後に消費できないと、セルアレイ電圧Ｖ１は通常レベルよりも高いままであり、センスアンプのＨ側の駆動電圧Ｖ１が通常時よりも高くなるため、ビット線のＨレベル（セルアレイ電源Ｖ１）とＬレベル（グランド）との中間電圧になるビット線プリチャージレベルが通常よりも高くなる。そして、次のサイクルでワード線を立ち上げてビット線に微少電圧を発生させて、センスアンプでその微少電圧を検出させる読み出し動作において、通常のセルアレイ電圧レベルのＨレベルに蓄積されたセル蓄積電位と、上記の通常より高くなっているビット線プリチャージレベルとの電圧差が、通常よりも小さくなり、誤データと判定するなどの問題が生じる可能性がある。
【０００９】
このように、従来例では、セルアレイ電源Ｖ１が、メモリ回路が活性状態である通常動作モード時とパワーダウンモード時とで電圧が異なってしまい、上記のような誤動作を生じる可能性があった。
【００１０】
そこで、本発明の目的は、セルアレイ電源などの内部電源の電圧を通常動作モード時とパワーダウンモード時とで、同等のレベルにすることができ、上記誤動作の発生を抑えることができるメモリ回路を提供することにある。
【００１１】
【課題を解決するための手段】
上記の目的を達成するために、本発明の一つの側面は、セルアレイと周辺回路とを有するメモリ回路において、セルアレイに供給するセルアレイ電源を、パワーダウンモード時に動作する回路にも供給することを特徴とする。パワーダウンモード時に動作する回路は、好ましい実施の形態では、例えば、セルフリフレッシュ回路である。ダイナミックメモリは、パワーダウンモード時においても一定の周期でリフレッシュ動作を行う必要がある。従って、パワーダウンモード時でもセルフリフレッシュ回路は動作している。従って、セルフリフレッシュ回路にセルアレイ電源を供給することにより、パワーダウンモード時においても、セルアレイ電源生成回路からそのレベルを維持できる程度の所定の電流を消費することができ、セルアレイ電源を適切な電圧範囲内に維持することができる。
【００１２】
セルフリフレッシュ回路には、常時動作する発振回路や、発振回路の出力を分周する分周回路や、その分周回路からの長い周期のセルフリフレッシュ活性化タイミング信号を生成するタイミング信号生成回路などが含まれる。これらの回路のいずれか一つまたは複数に対して、若しくは、これらの回路の一部の電源に対して、セルアレイ電源を供給することにより、セルアレイ電源の電圧レベルが上昇するのを防止することができる。
【００１３】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態例を説明する。しかしながら、かかる実施の形態例が、本発明の技術的範囲を限定するものではない。
【００１４】
図３は、本実施の形態例におけるメモリ回路の構成図である。図３に示されたメモリ回路は、従来例と同様にセルアレイ１と、周辺回路２と、セルアレイ電源生成回路３と、内部電源生成回路４と、昇圧電源生成回路５とを有する。そして、図１において周辺回路２内に含めていたセルフリフレッシュ回路２０が、図３の例では周辺回路２と区別されて示されている。
【００１５】
セルアレイ１内は、ワード線ＷＬと図示しないビット線とその交差位置にメモリセルとを有するメモリセルアレイＭＣＡと、ビット線を駆動するセンスアンプＳＡと、そのセンスアンプＳＡを駆動するセンスアンプドライバＳＡＤとを有する。更に、この実施例ではワード線を階層化して駆動する例を示しているが、ローアドレスの上位ビットをデコードし、メインワード線を駆動するメインワードデコーダＭＷＤと、その出力に応答してローアドレスの下位ビットをデコードし、サブワード線を駆動するサブワードデコーダＳＷＤとを有する。セルアレイ１内のセンスアンプドライバＳＡＤには、セルアレイ電源Ｖ１が供給される。
【００１６】
周辺回路２は、クロックイネーブル信号ＣＫＥと、コマンド信号/CS,/RAS,/CAS,/WEとを入力し、コマンド信号をデコードする入力バッファ１０と、アドレスA00〜A14を入力するアドレスバッファ１２とを有する。これらの入力バッファ１０とアドレスバッファ１２は、周辺回路２に供給される内部電源Viiに加えて、一部外部電源Ｖccが供給される。
【００１７】
周辺回路２は、更に、入力バッファ１０の出力コマンドＳ１０に応答してロウアドレス活性化信号RASZを生成するロウアドレス活性化信号生成回路１４と、そのロウアドレス活性化信号RASZに応答して、タイミング信号Ｓ１６を生成するタイミング生成回路１６と、アドレスバッファ１２からのアドレスADDをデコードするアドレスデコーダ１８と、セルフリフレッシュ用の内部アドレスIADDを生成する内部アドレス生成回路１７とを有する。これらの周辺回路２には、内部電源Viiが供給される。内部電源Viiは、外部電源Ｖccから生成される比較的電圧値が安定している電源である。
【００１８】
セルフリフレッシュ回路２０は、パワーダウンモード時に外部からのセルフリフレッシュコマンドに応答して生成されるセルフリフレッシュイネーブル信号srfzに応答して動作する。セルフリフレッシュ回路２０は、セルフリフレッシュオシレータ（発振回路）２１と、その出力oscxを分周して比較的長いセルフリフレッシュ周期を有する出力信号srqczを生成する分周器２２と、その出力信号srqczに応答して周辺回路２にセルフリフレッシュ活性化タイミング信号srtzを生成するセルフリフレッシュ信号生成回路２３とを有する。
【００１９】
セルフリフレッシュ回路２０には、内部電源Viiに加えてセルアレイ電源Ｖ１も供給され、セルフリフレッシュ回路内の一部の回路にセルアレイ電源Ｖ１が供給される。
【００２０】
図中、破線Ｓａは通常動作モード時のみの信号を、太線Ｓｂはセルフリフレッシュモード時のみの信号を、細線Ｓｃは通常動作モード時とセルフリフレッシュモード時の両方で生成される信号をそれぞれ示す。
【００２１】
セルフリフレッシュモードでは、入力バッファ１０がコマンド信号の組み合わせからセルフリフレッシュモードを検出し、セルフリフレッシュイネーブル信号srfzを生成する。このイネーブル信号に応答して、セルフリフレッシュオシレータ２１と分周器２２により、セルフリフレッシュの周期に対応した比較的長い周期の信号srqczが生成される。この信号に応答して、セルフリフレッシュ信号生成回路２３が、セルフリフレッシュ活性化タイミング信号srtzを生成し、ロウアドレス活性化信号生成回路１４と内部アドレス生成回路１７に供給する。
【００２２】
ローアドレス活性化信号生成回路１４は、セルフリフレッシュ活性化タイミング信号srtzに応答して、通常動作時と同様にロウアドレス活性化信号RASZを出力する。この信号RASZに応答して、セルアレイ１内では、ワード線ＷＬが駆動され、メモリセルのデータがビット線に読み出され、センスアンプでそれが検出、増幅され、メモリセルに再書き込みが行われる。この時のアドレスには、内部アドレス生成回路１７が生成する内部アドレスIADDが使用される。従って、外部から何ら制御信号やアドレスを供給されることなく、メモリ回路自身でセルフリフレッシュ動作を行う。
【００２３】
図４は、本実施の形態におけるメモリ回路の通常動作モードとパワーダウンモードとを示すタイミングチャート図である。メモリ回路にはクロックＣＬＫに同期してコマンド信号/CS,/RAS,/CAS,/WEが供給される。通常動作モードでは、このコマンド信号の組み合わせにより、読み出し動作、書き込み動作、リフレッシュ動作などが行われる。それぞれの動作においてセルアレイ１内は活性化状態になり、センスアンプドライバSADがセンスアンプＳＡを駆動してセルアレイ電源Ｖ１から電流を消費する。
【００２４】
図４に示される通り、例えば時間ｔ１のクロックＣＬＫの立ち上がりエッジに同期して、Ｌレベルのクロックイネーブル信号ＣＫＥが入力されると、メモリ回路はパワーダウンモードに入る。パワーダウンモードでは所定の長い周期でメモリセルをリフレッシュする必要があるので、例えばコマンド信号/CS=L,/RAS=L,/CAS=L,/WE=Hの組み合わせが、ＣＫＥ＝Ｈ→Ｌに遷移する時間ｔ１のタイミングで供給されると、入力バッファ１０によりセルフリフレッシュコマンドが入力されたことが検出される。これに応答して、入力バッファ１０は、セルフリフレッシュイネーブル信号srfzを生成し、メモリ回路はセルフリフレッシュモードにエントリーする。
【００２５】
そして、時間ｔ２でクロックイネーブル信号ＣＫＥがＨレベルに戻ると、メモリ回路はセルフリフレッシュモードが解除される。同時にパワーダウンモードから通常動作モードに復帰する。このように、パワーダウンモードはＣＫＥのみで決まるのでセルフリフレッシュモードはパワーダウンモードに包含される動作モードである。但し、図４の例は、パワーダウンモードとセルフリフレッシュモードとが同じ期間となる場合を示している。
【００２６】
図5は、本実施の形態例が適用されるメモリ回路のセンスアンプ回路とセンスアンプドライバ回路を示す図である。また、図６は、その動作を示す波形図である。
【００２７】
図５には、センスアンプ回路ＳＡとその両側に配置されたメモリセルアレイＭＣＡと、センスアンプ回路を駆動するセンスアンプドライバＳＡＤが示される。メモリセルアレイＭＣＡは、ビット線対BL,/BLとワード線WL0〜WL3と、それらの交差位置に配置された１トランジスタ、１キャパシタからなるメモリセルＭＣとを有する。ビット線対は、ビット線トランスファーゲートBLTを介して、センスアンプラッチ回路３０とビット線リセット回路３２とに接続される。センスアンプラッチ回路３０は、Ｐ型トランジスタＰ１０，Ｐ１１とＮ型トランジスタＮ１２，Ｎ１３とを有する。また、ビット線リセット回路３２は、ビット線対を短絡するショートトランジスタＮ１４と、ビット線対にプリチャージ電圧Vprを供給するトランジスタＮ１５，Ｎ１６とを有する。
【００２８】
センスアンプドライバ回路ＳＡＤは、グランド電源ＧＮＤとドライブ電源Viidとの間に、Ｐ型トランジスタＰ２０とＮ型トランジスタＮ２１，Ｎ２２，Ｎ２３とを有する。ドライブ電源Viidは、通常はセルアレイ電源Ｖ１であるが、例えばセンスアンプラッチ回路３０の駆動開始時において所定の期間だけオーバードライブする方式においては、その所定の期間に内部電源Viiになる。このときの波形の模式図を図６に示す。
【００２９】
図６の波形図を参照して、図５の動作を説明する。プリチャージ期間では、リセット信号RSTがＨレベルであり、ビット線リセット回路３２のトランジスタが全て導通し、ビット線対BL,/BLはグランドとセルアレイ電源Ｖ１との中間（Ｖ１／２）レベルのプリチャージレベルVprにある。また、センスアンプドライブ回路SADでは、トランジスタＮ２１，Ｎ２２が導通し、プリチャージレベルVprがセンスアンプラッチ回路３０への駆動信号psa,nsaと共にプリチャージレベルVprにする。
【００３０】
読み出し動作で説明すると、メモリセルにアクティブコマンドが供給されて、ロウアドレス活性化信号RASZが生成されると、リセット信号ＲＳＴがＬレベルに下がり、ビット線リセット回路３２のトランジスタは非導通状態になり、ワード線WL0が昇圧電源Vppレベルまで駆動される。これに応答して、ワード線WL0に接続されるメモリセルＭＣのトランジスタが導通し、ビット線対BL,/BLに微少電圧が発生する。リセット信号RSTのＬレベルに伴い、センスアンプドライバ回路SADのトランジスタＮ２１，Ｎ２２は非導通になる。
【００３１】
ビット線対に微少電圧が生成された後で、ラッチイネーブル信号LEX,LEZがＬレベル、Ｈレベルになり、センスアンプドライバ回路SADのトランジスタＰ２０とＮ２３が導通し、センスアンプ駆動信号psa,nsaがＨレベル、Ｌレベルになる。この時、センスアンプドライバ回路SADの電源Viidは一時的にセルアレイ電源Ｖ１より高い内部電源Viiになっているので、駆動信号psaは内部電源Viiに向かって上昇する。このセンスアンプ駆動信号に応答して、センスアンプラッチ回路３０が活性化され、ビット線対BL,/BLをＨレベルとＬレベルに駆動する。センスアンプ駆動信号psaがセルアレイ電源Ｖ１より高い電圧になっているので、ビット線ＢＬのＨレベルへの駆動がより高速に行われる。これがセンスアンプのオーバードライブ動作である。オーバードライブ動作は、本発明とは直接関係ないので、センスアンプドライバ回路SADの電源Viidは常にセルアレイ電源Ｖ１に維持されてもよい。
【００３２】
ビット線ＢＬがセルアレイ電源Ｖ１レベルまで上昇するタイミングで、電源Viidがセルアレイ電源Ｖ１に切り替えられ、Ｈレベル側のビット線ＢＬはセルアレイ電源Ｖ１のレベルになり、そのレベルがメモリセルに蓄積される。やがて、ワード線WL0がリセットされ、セルトランジスタがオフし、読み出し動作が終了する。そして、リセット信号RSTがＨレベルに駆動されることで、プリチャージ状態に戻る。
【００３３】
上記の読み出し動作で明らかな通り、セルアレイ電源Ｖ１のレベルは一定に保たれることが望ましい。メモリセルに再書き込みされた電圧Ｖ１のレベルと、プリチャージ期間でのビット線対のレベルVprとは、Vpr＝Ｖ１／２の関係にあることを前提にして、上記のセンスアンプによるビット線対の微少電圧の検出が行われる。その場合、通常動作モードに復帰した時に、パワーダウンモード時に上昇したセルアレイ電源Ｖ１を使用してビット線対を駆動した後、通常電圧より高いレベルのＶ１にあるビット線対を短絡してプリチャージレベルVprを生成すると、次のサイクルでのビット線駆動信号psaのレベルＶ１との間で、Vpr＞Ｖ１／２となり、Ｈレベル側のビット線のセンス動作に誤動作が発生する可能性がある。
【００３４】
従って、セルアレイ電源Ｖ１は、パワーダウンモード時と通常動作モード時とで、同じ電圧範囲に維持される必要がある。
【００３５】
セルアレイ電源生成回路は、図１の従来例に示した回路と同じである。図１を参照してセルアレイ電源生成回路を説明すると、出力トランジスタＮ８のゲートに一定電圧Vg1が供給される。この一定電圧Vg1は、トランジスタＮ１〜Ｎ３、Ｐ４〜Ｐ６，Ｎ７及び抵抗Ｒ１，Ｒ２からなる回路により生成される。この回路は、トランジスタＮ１〜Ｎ３とＰ４，Ｐ５からなるオペアンプ回路と、そのオペアンプ回路のトランジスタＮ１のドレイン端子を一方の入力であるトランジスタＮ２のゲートにフィードバックする回路（Ｐ６，Ｎ７，Ｒ１，Ｒ２）とで構成される。
【００３６】
オペアンプ回路の他方の入力であるトランジスタＮ１のゲートには、図示しない定電圧発生回路により生成される一定電圧Vflatが供給される。トランジスタＮ１のドレイン端子は、フィードバック回路のトランジスタＰ６のゲートに供給される。トランジスタＰ６のドレインとグランドGNDとの間に、ダイオード接続されたトランジスタＮ７と抵抗Ｒ１，Ｒ２が設けられる。トランジスタＮ１のドレイン端子が上昇すると、トランジスタＰ６のオン抵抗が高くなり、ノードnaのレベルを低下させ、トランジスタＮ１のオン抵抗を低下させるようにフィードバックが働く。それにより、トランジスタＮ１のドレイン端子のレベルは下降する。このフィードバックにより、ノードｎａのレベルは実質的に定電圧Vflatのレベルに一致する。つまり、ゲート電圧Vg1は、ノードｎａ（＝Vflat）の（Ｒ１＋Ｒ２）／Ｒ２倍よりトランジスタＮ７の閾値電圧だけ高い電圧に保たれる。
【００３７】
この一定のゲート電圧Vg1に対して、セルアレイ電源Ｖ１は、最終段トランジスタＮ８の閾値電圧だけ低い電圧に保たれる。図２に示した通り、トランジスタＮ８のソース電流Ｉがある程度の範囲にあると、セルアレイ電源Ｖ１の電圧は一定の範囲内に維持される。
【００３８】
本実施の形態例では、パワーダウンモード時においてもセルアレイ電源Ｖ１が一定の範囲内に維持されるように、パワーダウンモード時に動作する回路に接続される。それにより、パワーダウンモード時においても、最終段トランジスタＮ８のソース電流Ｉが最低限の電流範囲に維持され、セルアレイ電源Ｖ１が過剰に上昇することが防止される。
【００３９】
より好ましくは、図３に示した通り、セルフリフレッシュ回路内の一部の回路にセルアレイ電源Ｖ１が供給される。最も好ましい態様では、セルフリフレッシュ回路２０内のセルフリフレッシュオシレータ２１にセルアレイ電源Ｖ１が供給される。
【００４０】
図７は、セルフリフレッシュオシレータ２１の回路図である。図８は、その動作波形図である。この発振器２１は、５段のインバータ（トランジスタP37/N38、P42/N43、P46/N47、P51/N52、P56/N57）を縦列接続し、最終段のインバータ（P56/N57）の出力n05が初段のインバータ（P37/N38）にフィードバックされる構成を有する。そして、初段インバータの出力n01と３段目のインバータの出力n03とにより、トランジスタＰ６３，Ｐ６４，Ｎ６５，Ｎ６６からなる出力生成回路１０２が所定の周期のクロックoscxを生成する。
【００４１】
各インバータには、電流調整用のトランジスタＰ３６，Ｐ４１，Ｐ４５，Ｐ５０，Ｐ５５及びＮ４０，Ｎ４４，Ｎ４９，Ｎ５４，Ｎ５８が設けられ、これらのゲートに供給される電圧ｎ１１，ｎ１２のレベルに応じて、その電流量が制御される。この電流量を多くすれば発振器の周波数は高くなり、電流量を少なくすれば周波数は低くなる。この電圧ｎ１１，ｎ１２は、それぞれトランジスタＰ３０，Ｐ３１，Ｐ３２と抵抗Ｒ１１で形成される電圧生成回路１００と、抵抗Ｒ１２とトランジスタＮ３３，Ｎ３４、Ｎ３５で形成される電圧生成回路１０１とにより生成される。
【００４２】
また、インバータには、リセット用のトランジスタＰ６０，Ｐ６１，Ｐ６２、Ｎ３９，Ｎ４８，Ｎ５３が設けられる。これらのトランジスタのゲートには、信号ｎ１４が与えられ、インバータの各ノードｎ０１〜ｎ０５を初期状態（Ｈレベル、Ｌレベル）にリセットする。
【００４３】
図８を参照してセルフリフレッシュオシレータ回路の動作を説明する。通常動作モード時は、セルフリフレッシュイネーブル信号srfzがＬレベルであり、オシレータ回路は非活性状態である。即ち、インバータ４０，４１により、活性化信号ｎ１４がＬレベルとなり、リセット用トランジスタＰ６０，Ｐ６１，Ｐ６２が導通、リセット用トランジスタＮ３９，Ｎ４８，Ｎ５３が非導通であり、ノードｎ０１，ｎ０３，ｎ０４が全てＨレベルにリセットされる。
【００４４】
次に、パワーダウンモードになりセルフリフレッシュイネーブル信号srfzがＨレベルになると、オシレータ回路が活性化される。即ち、活性化信号ｎ１４がＨレベルになり、Ｐ型のリセットトランジスタを非導通、Ｎ型のリセットトランジスタを導通状態にする。また、インバータ４０の出力がＬレベルになり、電圧生成回路１００のトランジスタＰ３０が導通し、ノードｎ１１にトランジスタＰ３０〜Ｐ３２と抵抗Ｒ１１とで決まる電圧が発生する。同様に、インバータ４１の出力がＨレベルになり、もう一方の電圧生成回路１０１のトランジスタＮ３５が導通し、ノードｎ１２に抵抗Ｒ１２とトランジスタＮ３３，Ｎ３４，Ｎ３５で決まる電圧が発生する。これらの電圧生成回路１００，１０１は、オシレータ回路が活性状態の間、継続的に微少電流を流す。
【００４５】
そして、図８に示される通り、５段のインバータの出力n01,n02,n03,n04,n05が、それぞれＬ、Ｈ、Ｌ、Ｈ、Ｌレベルへと遷移し、発振する。ノードn01のＬレベルにより、出力生成回路１０２のトランジスタＰ６３が導通し、その後のノードn03のＬレベルへの変化に応答して、トランジスタＰ６４も導通し、出力oscxはＨレベルになる。同様に、ノードn01のＨレベルとノードn03のＨレベルへの変化に応答して、トランジスタＮ６６，Ｎ６５が導通し、出力oscxはＬレベルになる。各インバータの出力波形が図８の通りなまっているので、ノードn01とn03とにより出力生成回路１０２を制御することで、その回路１０２の貫通電流の発生が防止される。
【００４６】
さて、図７のセルフリフレッシュオシレータ回路において、電源V11、V12、V13のいずれか、又は組み合わせ、又は全てに対して、セルアレイ電源Ｖ１を供給することにより、Ｖ１のレベルを一定範囲内に保つ。例えば、電圧生成回路の電源V11,V12にセルアレイ電源Ｖ１を供給すると、オシレータ回路が活性化される間この電圧生成回路１００，１０１は一定の微少電流を継続的に流すので、セルアレイ電圧Ｖ１を一定値に維持することができる。或いは、５段のインバータと出力生成回路１０２の電源V13にセルアレイ電源Ｖ１を供給することもできる。これらのインバータと出力生成回路１０２は、縦列に接続されているので、正常な動作を保証するためには、同じ電源を与える必要がある。これらの回路は、オシレータ回路の発振動作に応じて電流を消費する。従って、この電源Ｖ１３にセルアレイ電源Ｖ１を供給しても、継続的に電流を消費するのでセルアレイ電源Ｖ１のレベルを一定に保つことができる。Ｖ１１，Ｖ１２，Ｖ１３のどの電源に対して適用するかは、場合に応じて選択すればよい。
【００４７】
尚、電源Ｖ１３に内部電源Viiより低いセルアレイ電源Ｖ１を与える場合は、インバータ４２，４３を、図中の下段に示したレベル変換回路４４にして、出力oscxのＨレベルを内部電源Ｖiiに昇圧しておくことが必要になる。レベル変換回路４４は、トランジスタＰ６７，Ｐ６８，Ｎ６９，Ｎ７０を有し、Ｈレベルがセルアレイ電源Ｖ１の入力inに対して、内部電源ViiのＨレベルを有する信号oscxを生成する。
【００４８】
図９は、セルフリフレッシュ回路２０の分周器２２の１つのユニットの回路図である。図９に示されたユニットが複数段接続されて分周器２２を構成し、オシレータ回路２１の出力oscxを分周する。セルフリフレッシュの周期は、例えば１０μｓ以上の長い周期であるので、オシレータ回路の出力信号oscxを、例えばｎ段のカウンタからなる分周器により、２n倍の周期の信号srqczを生成する。
【００４９】
図９のユニット回路は、ＮＡＮＤゲート５４、インバータ５６，５７の３段構成になっていて、インバータ５７とNANDゲート５４との間にトランスファーゲート５３が、NANDゲート５４とインバータ５６との間にトランスファーゲート５５が設けられる。これらのトランスファーゲート５３，５５は、NANDゲート５０とインバータ５１により生成される信号により逆相に開閉制御される。そして、ＮＡＮＤゲート５４とインバータ５９によりラッチ回路が構成され、また、インバータ５６，６０により別のラッチ回路が構成される。この１ユニットにより、入力oscxの周期が２倍に分周された信号cxが生成される。この分周器の電源は、通常内部電源Ｖiiが使用されるが、セルアレイ電源Ｖ１を利用することもできる。
【００５０】
図１０は、図９のユニット回路を３段構成にした時の、それぞれのユニット回路の出力c0x,c1x,c2xを示す。出力c2xは入力oscxの周期が８倍になっている。
【００５１】
図１１は、分周器の最終段の出力信号srqczに基づいて、セルフリフレッシュ活性化タイミング信号srtzを生成するセルフリフレッシュ信号生成回路２３の回路図である。セルフリフレッシュ信号生成回路２３は、遅延回路６１と、インバータ６２，６４，６６と、NANDゲート６３，６５とを有する。分周器出力信号srqczの立ち上がりエッジに応答して、遅延回路６１の遅延時間のパルス幅を有する信号がＮＡＮＤゲート６３の出力に生成される。そして、セルフリフレッシュイネーブル信号srfzがＨレベルの時に、インバータ６６から上記パルス信号がセルフリフレッシュ活性化タイミング信号srtzとして出力される。このタイミング信号に応答して、セルアレイでは内部アドレスのメモリセルが活性化され、再書き込みされる。
【００５２】
以上、本発明の保護範囲は、上記の実施の形態例に限定されるものではなく、特許請求の範囲に記載された発明とその均等物にまで及ぶものである。
【００５３】
【発明の効果】
以上、本発明によれば、パワーダウンモード時において動作する回路にセルアレイ電源Ｖ１が供給されるので、セルアレイ電源Ｖ１から適切な量の電流を消費し、セルアレイ電源Ｖ１が上昇するのが防止される。それにより、セルアレイの正常動作が保証される。
【図面の簡単な説明】
【図１】従来のダイナミックＲＡＭの全体概略図である。
【図２】セルアレイ電源生成回路の電流・電圧特性例を示す図である。
【図３】本実施の形態例におけるメモリ回路の構成図である。
【図４】本実施の形態におけるメモリ回路の通常動作モードとパワーダウンモードとを示すタイミングチャート図である。
【図５】本実施の形態例が適用されるメモリ回路のセンスアンプ回路とセンスアンプドライバ回路を示す図である。
【図６】図５の動作を示す波形図である。
【図７】セルフリフレッシュオシレータ２１の回路図である。
【図８】セルフリフレッシュオシレータ２１の動作波形図である。
【図９】分周器の１ユニットの回路図である。
【図１０】分周器の動作タイミングチャート図である。
【図１１】セルフリフレッシュ信号生成回路２３の回路図である。
【符号の説明】
１ セルアレイ
２ 周辺回路
３ セルアレイ電源生成回路
４ 内部電源生成回路
２０ セルフリフレッシュ回路
２１ セルフリフレッシュオシレータ、発振回路
Ｖ１ セルアレイ電源
Vii 内部電源
Vcc 外部電源
【発明の属する技術分野】
本発明は、通常動作モードとパワーダウンモードとを有するメモリ回路に関し、特に、パワーダウンモード時にメモリセルアレイに供給される電源電位が上昇するのを防止したメモリ回路に関する。
【０００２】
【従来の技術】
ダイナミックＲＡＭは、外部から供給される外部電源を基にして安定した内部電源を生成し、この内部電源で内部回路を駆動する。更に、ダイナミックＲＡＭは、通常動作モードでの消費電力を節約するために、外部電源から降圧したセルアレイ電源を生成し、チップ内の大部分を占めるメモリセルアレイに供給する。この降圧されたセルアレイ電源は、具体的にはビット線を駆動するセンスアンプの電源として利用され、セルアレイ電源まで増幅されたビット線の電圧が、メモリセルに蓄積されるＨレベルの電圧になる。
【０００３】
図１は、従来のダイナミックＲＡＭの全体概略図である。図１に示されたメモリ回路は、複数のメモリセルを有するセルアレイ１と、その周辺回路２と、外部電源Vccからセルアレイ電源Ｖ１を生成するセルアレイ電源生成回路３と、外部電源から内部電源Viiを生成する内部電源生成回路４と、外部電源から昇圧電源Vppを生成する昇圧電源生成回路５とを有する。チップ内の回路は、基本的には内部電源Viiで駆動される。但し、センスアンプを駆動するセルアレイ電源Ｖ１とワード線を駆動する昇圧電源Vppとが、特別の内部電源としてさらにセルアレイ１に供給される。
【０００４】
セルアレイ電源生成回路３は、一定電圧Vg1がゲートに接続され、ドレインが外部電源Vccに接続され、ソースにセルアレイ電源Ｖ１を出力するＮチャネルトランジスタＮ８を最終段に有する。このセルアレイ電源Ｖ１がセルアレイに供給され、セルアレイでの読み出し、書き込み、リフレッシュに対して動作するセンスアンプ回路に電流を供給する。トランジスタＮ８は、その電流を供給するだけの能力を有するサイズに設計されている。
【０００５】
【発明が解決しようとする課題】
一方、ダイナミックＲＡＭは、読み出し動作、書き込み動作、リフレッシュ動作などが行われる通常動作モードと、上記の動作が行われないで内部の大部分の回路が停止して消費電力を節約するパワーダウンモードとを有する。このパワーダウンモードでは、通常動作モード時の読み出し、書き込み動作が行われない。従って、それらの動作に伴うセンスアンプ動作もなく、セルアレイ電源発生回路３の最終段のトランジスタＮ８には、ほとんど電流が流れなくなる。より厳密には、一定間隔でセルアレイが活性化されるセルフリフレッシュ動作が行われるが、長周期のためトランジスタＮ８にほとんど電流が流れない期間のほうが十分に長くなっている。
【０００６】
図２は、セルアレイ電源生成回路の電流・電圧特性例を示す図である。横軸が最終段トランジスタＮ８のソース電流Ｉ、縦軸がセルアレイ電源Ｖ１の電圧を示す。この特性図から明らかな通り、例えば電流Ｉが１ｍＡ程度の時は、セルアレイ電源Ｖ１は所望の電圧（１．５±０．１Ｖ）の範囲にある。この電圧は、ゲート電圧Ｖg1からおよそトランジスタＮ８の閾値電圧だけ低いレベルである。しかし、ソース電流Ｉが減少すると、セルアレイ電源Ｖ１に関わる負荷容量に電荷が蓄積されるため、セルアレイ電源Ｖ１は上昇する。図２の例では、ソース電流Ｉが２０μＡ程度まで低下すると、セルアレイ電源Ｖ１は、所望の電圧範囲（例えば1.5Ｖ±0.1Ｖ）よりも高くなる。
【０００７】
このように、ソース電流Ｉが減少するとソース電圧Ｖ１が上昇し、やがて、トランジスタＮ８はゲート・ソース間電圧が閾値電圧より低くなり、いわゆるサブスレッシュールド領域で動作することになり、更にソース電流が０になると、ソース電圧Ｖ１は外部電源Vccにほとんど等しくなる。
【０００８】
従って、セルアレイでの消費電流が極度に少なくなる上記のパワーダウンモードでは、ソース電流Ｉが減少し、セルアレイ電圧Ｖ１が通常動作モード時の（１．５Ｖ±０．１Ｖ）より高い電圧まで上昇してしまう。このとき、セルアレイ電源Ｖ１のノイズ防止、電位の安定化のために大きな容量（Ｃ1）を配置していると、所望の電圧範囲より高い電位分ΔＶ×Ｃ1だけの電荷が蓄積されていることになる。この電荷をパワーダウンモードから通常動作モードに復帰した直後に消費できないと、セルアレイ電圧Ｖ１は通常レベルよりも高いままであり、センスアンプのＨ側の駆動電圧Ｖ１が通常時よりも高くなるため、ビット線のＨレベル（セルアレイ電源Ｖ１）とＬレベル（グランド）との中間電圧になるビット線プリチャージレベルが通常よりも高くなる。そして、次のサイクルでワード線を立ち上げてビット線に微少電圧を発生させて、センスアンプでその微少電圧を検出させる読み出し動作において、通常のセルアレイ電圧レベルのＨレベルに蓄積されたセル蓄積電位と、上記の通常より高くなっているビット線プリチャージレベルとの電圧差が、通常よりも小さくなり、誤データと判定するなどの問題が生じる可能性がある。
【０００９】
このように、従来例では、セルアレイ電源Ｖ１が、メモリ回路が活性状態である通常動作モード時とパワーダウンモード時とで電圧が異なってしまい、上記のような誤動作を生じる可能性があった。
【００１０】
そこで、本発明の目的は、セルアレイ電源などの内部電源の電圧を通常動作モード時とパワーダウンモード時とで、同等のレベルにすることができ、上記誤動作の発生を抑えることができるメモリ回路を提供することにある。
【００１１】
【課題を解決するための手段】
上記の目的を達成するために、本発明の一つの側面は、セルアレイと周辺回路とを有するメモリ回路において、セルアレイに供給するセルアレイ電源を、パワーダウンモード時に動作する回路にも供給することを特徴とする。パワーダウンモード時に動作する回路は、好ましい実施の形態では、例えば、セルフリフレッシュ回路である。ダイナミックメモリは、パワーダウンモード時においても一定の周期でリフレッシュ動作を行う必要がある。従って、パワーダウンモード時でもセルフリフレッシュ回路は動作している。従って、セルフリフレッシュ回路にセルアレイ電源を供給することにより、パワーダウンモード時においても、セルアレイ電源生成回路からそのレベルを維持できる程度の所定の電流を消費することができ、セルアレイ電源を適切な電圧範囲内に維持することができる。
【００１２】
セルフリフレッシュ回路には、常時動作する発振回路や、発振回路の出力を分周する分周回路や、その分周回路からの長い周期のセルフリフレッシュ活性化タイミング信号を生成するタイミング信号生成回路などが含まれる。これらの回路のいずれか一つまたは複数に対して、若しくは、これらの回路の一部の電源に対して、セルアレイ電源を供給することにより、セルアレイ電源の電圧レベルが上昇するのを防止することができる。
【００１３】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態例を説明する。しかしながら、かかる実施の形態例が、本発明の技術的範囲を限定するものではない。
【００１４】
図３は、本実施の形態例におけるメモリ回路の構成図である。図３に示されたメモリ回路は、従来例と同様にセルアレイ１と、周辺回路２と、セルアレイ電源生成回路３と、内部電源生成回路４と、昇圧電源生成回路５とを有する。そして、図１において周辺回路２内に含めていたセルフリフレッシュ回路２０が、図３の例では周辺回路２と区別されて示されている。
【００１５】
セルアレイ１内は、ワード線ＷＬと図示しないビット線とその交差位置にメモリセルとを有するメモリセルアレイＭＣＡと、ビット線を駆動するセンスアンプＳＡと、そのセンスアンプＳＡを駆動するセンスアンプドライバＳＡＤとを有する。更に、この実施例ではワード線を階層化して駆動する例を示しているが、ローアドレスの上位ビットをデコードし、メインワード線を駆動するメインワードデコーダＭＷＤと、その出力に応答してローアドレスの下位ビットをデコードし、サブワード線を駆動するサブワードデコーダＳＷＤとを有する。セルアレイ１内のセンスアンプドライバＳＡＤには、セルアレイ電源Ｖ１が供給される。
【００１６】
周辺回路２は、クロックイネーブル信号ＣＫＥと、コマンド信号/CS,/RAS,/CAS,/WEとを入力し、コマンド信号をデコードする入力バッファ１０と、アドレスA00〜A14を入力するアドレスバッファ１２とを有する。これらの入力バッファ１０とアドレスバッファ１２は、周辺回路２に供給される内部電源Viiに加えて、一部外部電源Ｖccが供給される。
【００１７】
周辺回路２は、更に、入力バッファ１０の出力コマンドＳ１０に応答してロウアドレス活性化信号RASZを生成するロウアドレス活性化信号生成回路１４と、そのロウアドレス活性化信号RASZに応答して、タイミング信号Ｓ１６を生成するタイミング生成回路１６と、アドレスバッファ１２からのアドレスADDをデコードするアドレスデコーダ１８と、セルフリフレッシュ用の内部アドレスIADDを生成する内部アドレス生成回路１７とを有する。これらの周辺回路２には、内部電源Viiが供給される。内部電源Viiは、外部電源Ｖccから生成される比較的電圧値が安定している電源である。
【００１８】
セルフリフレッシュ回路２０は、パワーダウンモード時に外部からのセルフリフレッシュコマンドに応答して生成されるセルフリフレッシュイネーブル信号srfzに応答して動作する。セルフリフレッシュ回路２０は、セルフリフレッシュオシレータ（発振回路）２１と、その出力oscxを分周して比較的長いセルフリフレッシュ周期を有する出力信号srqczを生成する分周器２２と、その出力信号srqczに応答して周辺回路２にセルフリフレッシュ活性化タイミング信号srtzを生成するセルフリフレッシュ信号生成回路２３とを有する。
【００１９】
セルフリフレッシュ回路２０には、内部電源Viiに加えてセルアレイ電源Ｖ１も供給され、セルフリフレッシュ回路内の一部の回路にセルアレイ電源Ｖ１が供給される。
【００２０】
図中、破線Ｓａは通常動作モード時のみの信号を、太線Ｓｂはセルフリフレッシュモード時のみの信号を、細線Ｓｃは通常動作モード時とセルフリフレッシュモード時の両方で生成される信号をそれぞれ示す。
【００２１】
セルフリフレッシュモードでは、入力バッファ１０がコマンド信号の組み合わせからセルフリフレッシュモードを検出し、セルフリフレッシュイネーブル信号srfzを生成する。このイネーブル信号に応答して、セルフリフレッシュオシレータ２１と分周器２２により、セルフリフレッシュの周期に対応した比較的長い周期の信号srqczが生成される。この信号に応答して、セルフリフレッシュ信号生成回路２３が、セルフリフレッシュ活性化タイミング信号srtzを生成し、ロウアドレス活性化信号生成回路１４と内部アドレス生成回路１７に供給する。
【００２２】
ローアドレス活性化信号生成回路１４は、セルフリフレッシュ活性化タイミング信号srtzに応答して、通常動作時と同様にロウアドレス活性化信号RASZを出力する。この信号RASZに応答して、セルアレイ１内では、ワード線ＷＬが駆動され、メモリセルのデータがビット線に読み出され、センスアンプでそれが検出、増幅され、メモリセルに再書き込みが行われる。この時のアドレスには、内部アドレス生成回路１７が生成する内部アドレスIADDが使用される。従って、外部から何ら制御信号やアドレスを供給されることなく、メモリ回路自身でセルフリフレッシュ動作を行う。
【００２３】
図４は、本実施の形態におけるメモリ回路の通常動作モードとパワーダウンモードとを示すタイミングチャート図である。メモリ回路にはクロックＣＬＫに同期してコマンド信号/CS,/RAS,/CAS,/WEが供給される。通常動作モードでは、このコマンド信号の組み合わせにより、読み出し動作、書き込み動作、リフレッシュ動作などが行われる。それぞれの動作においてセルアレイ１内は活性化状態になり、センスアンプドライバSADがセンスアンプＳＡを駆動してセルアレイ電源Ｖ１から電流を消費する。
【００２４】
図４に示される通り、例えば時間ｔ１のクロックＣＬＫの立ち上がりエッジに同期して、Ｌレベルのクロックイネーブル信号ＣＫＥが入力されると、メモリ回路はパワーダウンモードに入る。パワーダウンモードでは所定の長い周期でメモリセルをリフレッシュする必要があるので、例えばコマンド信号/CS=L,/RAS=L,/CAS=L,/WE=Hの組み合わせが、ＣＫＥ＝Ｈ→Ｌに遷移する時間ｔ１のタイミングで供給されると、入力バッファ１０によりセルフリフレッシュコマンドが入力されたことが検出される。これに応答して、入力バッファ１０は、セルフリフレッシュイネーブル信号srfzを生成し、メモリ回路はセルフリフレッシュモードにエントリーする。
【００２５】
そして、時間ｔ２でクロックイネーブル信号ＣＫＥがＨレベルに戻ると、メモリ回路はセルフリフレッシュモードが解除される。同時にパワーダウンモードから通常動作モードに復帰する。このように、パワーダウンモードはＣＫＥのみで決まるのでセルフリフレッシュモードはパワーダウンモードに包含される動作モードである。但し、図４の例は、パワーダウンモードとセルフリフレッシュモードとが同じ期間となる場合を示している。
【００２６】
図5は、本実施の形態例が適用されるメモリ回路のセンスアンプ回路とセンスアンプドライバ回路を示す図である。また、図６は、その動作を示す波形図である。
【００２７】
図５には、センスアンプ回路ＳＡとその両側に配置されたメモリセルアレイＭＣＡと、センスアンプ回路を駆動するセンスアンプドライバＳＡＤが示される。メモリセルアレイＭＣＡは、ビット線対BL,/BLとワード線WL0〜WL3と、それらの交差位置に配置された１トランジスタ、１キャパシタからなるメモリセルＭＣとを有する。ビット線対は、ビット線トランスファーゲートBLTを介して、センスアンプラッチ回路３０とビット線リセット回路３２とに接続される。センスアンプラッチ回路３０は、Ｐ型トランジスタＰ１０，Ｐ１１とＮ型トランジスタＮ１２，Ｎ１３とを有する。また、ビット線リセット回路３２は、ビット線対を短絡するショートトランジスタＮ１４と、ビット線対にプリチャージ電圧Vprを供給するトランジスタＮ１５，Ｎ１６とを有する。
【００２８】
センスアンプドライバ回路ＳＡＤは、グランド電源ＧＮＤとドライブ電源Viidとの間に、Ｐ型トランジスタＰ２０とＮ型トランジスタＮ２１，Ｎ２２，Ｎ２３とを有する。ドライブ電源Viidは、通常はセルアレイ電源Ｖ１であるが、例えばセンスアンプラッチ回路３０の駆動開始時において所定の期間だけオーバードライブする方式においては、その所定の期間に内部電源Viiになる。このときの波形の模式図を図６に示す。
【００２９】
図６の波形図を参照して、図５の動作を説明する。プリチャージ期間では、リセット信号RSTがＨレベルであり、ビット線リセット回路３２のトランジスタが全て導通し、ビット線対BL,/BLはグランドとセルアレイ電源Ｖ１との中間（Ｖ１／２）レベルのプリチャージレベルVprにある。また、センスアンプドライブ回路SADでは、トランジスタＮ２１，Ｎ２２が導通し、プリチャージレベルVprがセンスアンプラッチ回路３０への駆動信号psa,nsaと共にプリチャージレベルVprにする。
【００３０】
読み出し動作で説明すると、メモリセルにアクティブコマンドが供給されて、ロウアドレス活性化信号RASZが生成されると、リセット信号ＲＳＴがＬレベルに下がり、ビット線リセット回路３２のトランジスタは非導通状態になり、ワード線WL0が昇圧電源Vppレベルまで駆動される。これに応答して、ワード線WL0に接続されるメモリセルＭＣのトランジスタが導通し、ビット線対BL,/BLに微少電圧が発生する。リセット信号RSTのＬレベルに伴い、センスアンプドライバ回路SADのトランジスタＮ２１，Ｎ２２は非導通になる。
【００３１】
ビット線対に微少電圧が生成された後で、ラッチイネーブル信号LEX,LEZがＬレベル、Ｈレベルになり、センスアンプドライバ回路SADのトランジスタＰ２０とＮ２３が導通し、センスアンプ駆動信号psa,nsaがＨレベル、Ｌレベルになる。この時、センスアンプドライバ回路SADの電源Viidは一時的にセルアレイ電源Ｖ１より高い内部電源Viiになっているので、駆動信号psaは内部電源Viiに向かって上昇する。このセンスアンプ駆動信号に応答して、センスアンプラッチ回路３０が活性化され、ビット線対BL,/BLをＨレベルとＬレベルに駆動する。センスアンプ駆動信号psaがセルアレイ電源Ｖ１より高い電圧になっているので、ビット線ＢＬのＨレベルへの駆動がより高速に行われる。これがセンスアンプのオーバードライブ動作である。オーバードライブ動作は、本発明とは直接関係ないので、センスアンプドライバ回路SADの電源Viidは常にセルアレイ電源Ｖ１に維持されてもよい。
【００３２】
ビット線ＢＬがセルアレイ電源Ｖ１レベルまで上昇するタイミングで、電源Viidがセルアレイ電源Ｖ１に切り替えられ、Ｈレベル側のビット線ＢＬはセルアレイ電源Ｖ１のレベルになり、そのレベルがメモリセルに蓄積される。やがて、ワード線WL0がリセットされ、セルトランジスタがオフし、読み出し動作が終了する。そして、リセット信号RSTがＨレベルに駆動されることで、プリチャージ状態に戻る。
【００３３】
上記の読み出し動作で明らかな通り、セルアレイ電源Ｖ１のレベルは一定に保たれることが望ましい。メモリセルに再書き込みされた電圧Ｖ１のレベルと、プリチャージ期間でのビット線対のレベルVprとは、Vpr＝Ｖ１／２の関係にあることを前提にして、上記のセンスアンプによるビット線対の微少電圧の検出が行われる。その場合、通常動作モードに復帰した時に、パワーダウンモード時に上昇したセルアレイ電源Ｖ１を使用してビット線対を駆動した後、通常電圧より高いレベルのＶ１にあるビット線対を短絡してプリチャージレベルVprを生成すると、次のサイクルでのビット線駆動信号psaのレベルＶ１との間で、Vpr＞Ｖ１／２となり、Ｈレベル側のビット線のセンス動作に誤動作が発生する可能性がある。
【００３４】
従って、セルアレイ電源Ｖ１は、パワーダウンモード時と通常動作モード時とで、同じ電圧範囲に維持される必要がある。
【００３５】
セルアレイ電源生成回路は、図１の従来例に示した回路と同じである。図１を参照してセルアレイ電源生成回路を説明すると、出力トランジスタＮ８のゲートに一定電圧Vg1が供給される。この一定電圧Vg1は、トランジスタＮ１〜Ｎ３、Ｐ４〜Ｐ６，Ｎ７及び抵抗Ｒ１，Ｒ２からなる回路により生成される。この回路は、トランジスタＮ１〜Ｎ３とＰ４，Ｐ５からなるオペアンプ回路と、そのオペアンプ回路のトランジスタＮ１のドレイン端子を一方の入力であるトランジスタＮ２のゲートにフィードバックする回路（Ｐ６，Ｎ７，Ｒ１，Ｒ２）とで構成される。
【００３６】
オペアンプ回路の他方の入力であるトランジスタＮ１のゲートには、図示しない定電圧発生回路により生成される一定電圧Vflatが供給される。トランジスタＮ１のドレイン端子は、フィードバック回路のトランジスタＰ６のゲートに供給される。トランジスタＰ６のドレインとグランドGNDとの間に、ダイオード接続されたトランジスタＮ７と抵抗Ｒ１，Ｒ２が設けられる。トランジスタＮ１のドレイン端子が上昇すると、トランジスタＰ６のオン抵抗が高くなり、ノードnaのレベルを低下させ、トランジスタＮ１のオン抵抗を低下させるようにフィードバックが働く。それにより、トランジスタＮ１のドレイン端子のレベルは下降する。このフィードバックにより、ノードｎａのレベルは実質的に定電圧Vflatのレベルに一致する。つまり、ゲート電圧Vg1は、ノードｎａ（＝Vflat）の（Ｒ１＋Ｒ２）／Ｒ２倍よりトランジスタＮ７の閾値電圧だけ高い電圧に保たれる。
【００３７】
この一定のゲート電圧Vg1に対して、セルアレイ電源Ｖ１は、最終段トランジスタＮ８の閾値電圧だけ低い電圧に保たれる。図２に示した通り、トランジスタＮ８のソース電流Ｉがある程度の範囲にあると、セルアレイ電源Ｖ１の電圧は一定の範囲内に維持される。
【００３８】
本実施の形態例では、パワーダウンモード時においてもセルアレイ電源Ｖ１が一定の範囲内に維持されるように、パワーダウンモード時に動作する回路に接続される。それにより、パワーダウンモード時においても、最終段トランジスタＮ８のソース電流Ｉが最低限の電流範囲に維持され、セルアレイ電源Ｖ１が過剰に上昇することが防止される。
【００３９】
より好ましくは、図３に示した通り、セルフリフレッシュ回路内の一部の回路にセルアレイ電源Ｖ１が供給される。最も好ましい態様では、セルフリフレッシュ回路２０内のセルフリフレッシュオシレータ２１にセルアレイ電源Ｖ１が供給される。
【００４０】
図７は、セルフリフレッシュオシレータ２１の回路図である。図８は、その動作波形図である。この発振器２１は、５段のインバータ（トランジスタP37/N38、P42/N43、P46/N47、P51/N52、P56/N57）を縦列接続し、最終段のインバータ（P56/N57）の出力n05が初段のインバータ（P37/N38）にフィードバックされる構成を有する。そして、初段インバータの出力n01と３段目のインバータの出力n03とにより、トランジスタＰ６３，Ｐ６４，Ｎ６５，Ｎ６６からなる出力生成回路１０２が所定の周期のクロックoscxを生成する。
【００４１】
各インバータには、電流調整用のトランジスタＰ３６，Ｐ４１，Ｐ４５，Ｐ５０，Ｐ５５及びＮ４０，Ｎ４４，Ｎ４９，Ｎ５４，Ｎ５８が設けられ、これらのゲートに供給される電圧ｎ１１，ｎ１２のレベルに応じて、その電流量が制御される。この電流量を多くすれば発振器の周波数は高くなり、電流量を少なくすれば周波数は低くなる。この電圧ｎ１１，ｎ１２は、それぞれトランジスタＰ３０，Ｐ３１，Ｐ３２と抵抗Ｒ１１で形成される電圧生成回路１００と、抵抗Ｒ１２とトランジスタＮ３３，Ｎ３４、Ｎ３５で形成される電圧生成回路１０１とにより生成される。
【００４２】
また、インバータには、リセット用のトランジスタＰ６０，Ｐ６１，Ｐ６２、Ｎ３９，Ｎ４８，Ｎ５３が設けられる。これらのトランジスタのゲートには、信号ｎ１４が与えられ、インバータの各ノードｎ０１〜ｎ０５を初期状態（Ｈレベル、Ｌレベル）にリセットする。
【００４３】
図８を参照してセルフリフレッシュオシレータ回路の動作を説明する。通常動作モード時は、セルフリフレッシュイネーブル信号srfzがＬレベルであり、オシレータ回路は非活性状態である。即ち、インバータ４０，４１により、活性化信号ｎ１４がＬレベルとなり、リセット用トランジスタＰ６０，Ｐ６１，Ｐ６２が導通、リセット用トランジスタＮ３９，Ｎ４８，Ｎ５３が非導通であり、ノードｎ０１，ｎ０３，ｎ０４が全てＨレベルにリセットされる。
【００４４】
次に、パワーダウンモードになりセルフリフレッシュイネーブル信号srfzがＨレベルになると、オシレータ回路が活性化される。即ち、活性化信号ｎ１４がＨレベルになり、Ｐ型のリセットトランジスタを非導通、Ｎ型のリセットトランジスタを導通状態にする。また、インバータ４０の出力がＬレベルになり、電圧生成回路１００のトランジスタＰ３０が導通し、ノードｎ１１にトランジスタＰ３０〜Ｐ３２と抵抗Ｒ１１とで決まる電圧が発生する。同様に、インバータ４１の出力がＨレベルになり、もう一方の電圧生成回路１０１のトランジスタＮ３５が導通し、ノードｎ１２に抵抗Ｒ１２とトランジスタＮ３３，Ｎ３４，Ｎ３５で決まる電圧が発生する。これらの電圧生成回路１００，１０１は、オシレータ回路が活性状態の間、継続的に微少電流を流す。
【００４５】
そして、図８に示される通り、５段のインバータの出力n01,n02,n03,n04,n05が、それぞれＬ、Ｈ、Ｌ、Ｈ、Ｌレベルへと遷移し、発振する。ノードn01のＬレベルにより、出力生成回路１０２のトランジスタＰ６３が導通し、その後のノードn03のＬレベルへの変化に応答して、トランジスタＰ６４も導通し、出力oscxはＨレベルになる。同様に、ノードn01のＨレベルとノードn03のＨレベルへの変化に応答して、トランジスタＮ６６，Ｎ６５が導通し、出力oscxはＬレベルになる。各インバータの出力波形が図８の通りなまっているので、ノードn01とn03とにより出力生成回路１０２を制御することで、その回路１０２の貫通電流の発生が防止される。
【００４６】
さて、図７のセルフリフレッシュオシレータ回路において、電源V11、V12、V13のいずれか、又は組み合わせ、又は全てに対して、セルアレイ電源Ｖ１を供給することにより、Ｖ１のレベルを一定範囲内に保つ。例えば、電圧生成回路の電源V11,V12にセルアレイ電源Ｖ１を供給すると、オシレータ回路が活性化される間この電圧生成回路１００，１０１は一定の微少電流を継続的に流すので、セルアレイ電圧Ｖ１を一定値に維持することができる。或いは、５段のインバータと出力生成回路１０２の電源V13にセルアレイ電源Ｖ１を供給することもできる。これらのインバータと出力生成回路１０２は、縦列に接続されているので、正常な動作を保証するためには、同じ電源を与える必要がある。これらの回路は、オシレータ回路の発振動作に応じて電流を消費する。従って、この電源Ｖ１３にセルアレイ電源Ｖ１を供給しても、継続的に電流を消費するのでセルアレイ電源Ｖ１のレベルを一定に保つことができる。Ｖ１１，Ｖ１２，Ｖ１３のどの電源に対して適用するかは、場合に応じて選択すればよい。
【００４７】
尚、電源Ｖ１３に内部電源Viiより低いセルアレイ電源Ｖ１を与える場合は、インバータ４２，４３を、図中の下段に示したレベル変換回路４４にして、出力oscxのＨレベルを内部電源Ｖiiに昇圧しておくことが必要になる。レベル変換回路４４は、トランジスタＰ６７，Ｐ６８，Ｎ６９，Ｎ７０を有し、Ｈレベルがセルアレイ電源Ｖ１の入力inに対して、内部電源ViiのＨレベルを有する信号oscxを生成する。
【００４８】
図９は、セルフリフレッシュ回路２０の分周器２２の１つのユニットの回路図である。図９に示されたユニットが複数段接続されて分周器２２を構成し、オシレータ回路２１の出力oscxを分周する。セルフリフレッシュの周期は、例えば１０μｓ以上の長い周期であるので、オシレータ回路の出力信号oscxを、例えばｎ段のカウンタからなる分周器により、２n倍の周期の信号srqczを生成する。
【００４９】
図９のユニット回路は、ＮＡＮＤゲート５４、インバータ５６，５７の３段構成になっていて、インバータ５７とNANDゲート５４との間にトランスファーゲート５３が、NANDゲート５４とインバータ５６との間にトランスファーゲート５５が設けられる。これらのトランスファーゲート５３，５５は、NANDゲート５０とインバータ５１により生成される信号により逆相に開閉制御される。そして、ＮＡＮＤゲート５４とインバータ５９によりラッチ回路が構成され、また、インバータ５６，６０により別のラッチ回路が構成される。この１ユニットにより、入力oscxの周期が２倍に分周された信号cxが生成される。この分周器の電源は、通常内部電源Ｖiiが使用されるが、セルアレイ電源Ｖ１を利用することもできる。
【００５０】
図１０は、図９のユニット回路を３段構成にした時の、それぞれのユニット回路の出力c0x,c1x,c2xを示す。出力c2xは入力oscxの周期が８倍になっている。
【００５１】
図１１は、分周器の最終段の出力信号srqczに基づいて、セルフリフレッシュ活性化タイミング信号srtzを生成するセルフリフレッシュ信号生成回路２３の回路図である。セルフリフレッシュ信号生成回路２３は、遅延回路６１と、インバータ６２，６４，６６と、NANDゲート６３，６５とを有する。分周器出力信号srqczの立ち上がりエッジに応答して、遅延回路６１の遅延時間のパルス幅を有する信号がＮＡＮＤゲート６３の出力に生成される。そして、セルフリフレッシュイネーブル信号srfzがＨレベルの時に、インバータ６６から上記パルス信号がセルフリフレッシュ活性化タイミング信号srtzとして出力される。このタイミング信号に応答して、セルアレイでは内部アドレスのメモリセルが活性化され、再書き込みされる。
【００５２】
以上、本発明の保護範囲は、上記の実施の形態例に限定されるものではなく、特許請求の範囲に記載された発明とその均等物にまで及ぶものである。
【００５３】
【発明の効果】
以上、本発明によれば、パワーダウンモード時において動作する回路にセルアレイ電源Ｖ１が供給されるので、セルアレイ電源Ｖ１から適切な量の電流を消費し、セルアレイ電源Ｖ１が上昇するのが防止される。それにより、セルアレイの正常動作が保証される。
【図面の簡単な説明】
【図１】従来のダイナミックＲＡＭの全体概略図である。
【図２】セルアレイ電源生成回路の電流・電圧特性例を示す図である。
【図３】本実施の形態例におけるメモリ回路の構成図である。
【図４】本実施の形態におけるメモリ回路の通常動作モードとパワーダウンモードとを示すタイミングチャート図である。
【図５】本実施の形態例が適用されるメモリ回路のセンスアンプ回路とセンスアンプドライバ回路を示す図である。
【図６】図５の動作を示す波形図である。
【図７】セルフリフレッシュオシレータ２１の回路図である。
【図８】セルフリフレッシュオシレータ２１の動作波形図である。
【図９】分周器の１ユニットの回路図である。
【図１０】分周器の動作タイミングチャート図である。
【図１１】セルフリフレッシュ信号生成回路２３の回路図である。
【符号の説明】
１ セルアレイ
２ 周辺回路
３ セルアレイ電源生成回路
４ 内部電源生成回路
２０ セルフリフレッシュ回路
２１ セルフリフレッシュオシレータ、発振回路
Ｖ１ セルアレイ電源
Vii 内部電源
Vcc 外部電源
Claims (5)
- セルアレイと周辺回路とを有するメモリ回路において、
前記メモリ回路は、前記セルアレイが活性化される通常動作モードと、前記通常動作が行われないパワーダウンモードとを有し、更に、
セルアレイに供給されるセルアレイ電源を生成するセルアレイ電源発生回路と、
前記セルアレイ電源から前記パワーダウンモード時に前記セルアレイ電源発生回路の電圧レベルの上昇を防止する電流を消費する電流経路と、
前記パワーダウンモード時に動作して電流を消費し、所定の周期で前記セルアレイ内のメモリセルをリフレッシュさせるセルフリフレッシュ回路とを有し、
前記電流経路が当該セルフリフレッシュ回路の少なくとも一部の回路内に接続されていることを特徴とするメモリ回路。 - 請求項１において、
前記リフレッシュ回路の少なくとも一部の回路は、前記パワーダウンモード時に活性化する発振回路と、前記発振回路の出力を分周する分周回路と、前記分周回路の出力に応答してセルフリフレッシュ活性化タイミング信号を生成するセルフリフレッシュ信号生成回路のうちのいずれかを含むことを特徴とするメモリ回路。 - セルアレイと周辺回路とを有するメモリ回路において、
前記メモリ回路は、前記セルアレイが活性化される通常動作モードと、前記通常動作が行われないパワーダウンモードとを有し、更に、
セルアレイに供給されるセルアレイ電源を生成するセルアレイ電源発生回路と、
前記周辺回路に供給される内部電源を生成する内部電源発生回路と、
前記パワーダウンモード時に動作して電流を消費し、所定の周期で前記セルアレイ内のメモリセルをリフレッシュさせるセルフリフレッシュ回路とを有し、
前記セルアレイ電源が前記セルアレイ電源発生回路の電圧レベルの上昇を防止する電流を消費する前記セルフリフレッシュ回路の少なくとも一部の回路内に供給されることを特徴とするメモリ回路。 - 請求項３において、
前記セルフリフレッシュ回路の一部の回路は、セルフリフレッシュ時に動作する発振回路であることを特徴とするメモリ回路。 - 請求項４において、
前記セルフリフレッシュ回路には、前記セルアレイ電源と前記内部電源とが供給されることを特徴とするメモリ回路。
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