JP2000021167A

JP2000021167A - 半導体記憶装置

Info

Publication number: JP2000021167A
Application number: JP10185098A
Authority: JP
Inventors: Hideki Kano; 英樹加納; Masato Matsumiya; 正人松宮; Yuki Ishii; 祐樹石井; Ayako Kitamoto; 綾子北本; Shinichi Yamada; 伸一山田; Iku Mori; 郁森
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1998-06-30
Filing date: 1998-06-30
Publication date: 2000-01-21

Abstract

(57)【要約】【課題】本発明は、ビット線プリチャージ電圧を安定化
し、ハイレベルデータに対するセンスアンプのマージン
を確保し、ハイレベルデータを正確に読み出すことので
きる低消費電力の半導体記憶装置を提供することを課題
とする。【解決手段】Ｎチャネルトランジスタ４を電圧レギュレ
ータとして用いて、ＤＲＡＭコア１０１ａ内のセンスア
ンプａ１、ａ２、・・・ａｘの電源電圧を供給するセン
スアンプ専用の電源回路１１０を有するＳＤＲＡＭは、
センスアンプａ１、ａ２、・・・、ａｘの電源電圧の上
昇を防ぎ、該電源電圧を所定値ｖｉｉｃに保つリーク回
路１１ａを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
関し、より特定すれば、半導体記憶装置が有するセンス
アンプの電源電圧を所定値に保持するリーク回路を設け
た半導体記憶装置に関する。近年、半導体記憶装置に対
する低消費電力化の要求に伴い、データの確実な書き込
み及び読み出し動作と低電圧化が可能な半導体記憶装置
が望まれている。

【０００２】

【従来の技術】従来の半導体記憶装置には、低消費電力
化を達成するためにチップの周辺部とコア部の電源を別
にして、コア部に低電圧の電源を用いるものがある。ま
た、センスアンプの電源電圧の低電圧化によるセンスア
ンプの増幅速度の低下を防止するために、センスアンプ
専用の電源を別に設け、センスアンプの信号増幅期間の
みセンスアンプ専用の電源でセンスアンプの電源電圧を
昇圧する構成の半導体記憶装置もある。このコア部やセ
ンスアンプ専用の電源の電圧レギュレータとしては、発
振せず且つ分散配置が可能であり、半導体記憶装置の大
容量化に適したＮチャネルトランジスタが用いられる場
合がある。

【０００３】

【発明が解決しようとする課題】しかし、上記のような
従来の半導体記憶装置において、メモリセルアレイ内の
ワード線が選択される状態が長く続く時は、コア部又は
センスアンプ専用の電源は他に電流を流す経路が無いた
め、Ｎチャネルトランジスタを電圧レギュレータとして
用いたコア部やセンスアンプ専用の電源が、活性化され
たセンスアンプの電源電圧レベルを所定値ｖｉｉｃより
大きな値にしてしまう。

【０００４】そして、活性化したセンスアンプの電源電
圧レベルが所定値ｖｉｉｃより大きくなることで、この
センスアンプによりハイレベルに増幅・保持されるビッ
ト線電位レベルもｖｉｉｃより大きくなる。従って、こ
のビット線がリセットショートされると、ビット線のプ
リチャージレベルが１／２ｖｉｉｃより大きな値になっ
てしまう。

【０００５】一方、半導体記憶装置内のメモリセルに書
き込まれるデータの電位は、そのメモリセルに接続する
ワード線の電位レベルで決定し、メモリセルに充電され
る電荷は一定である。ここで、ビット線の容量をＣｂ、
メモリセルの容量をＣｓ、ビット線プリチャージレベル
をＶｐｒとすると、ハイレベルのデータ（電位ｖｉｉ）
が書き込まれたメモリセルが選択された場合のビット線
の電圧変化量ΔＶｈは、 ΔＶｈ＝｛（ＣｂＶｐｒ＋ＣｓＶｉｉ）／（Ｃｓ＋Ｃｂ）｝−Ｖｐｒ＝Ｃｓ（Ｖｉｉ−Ｖｐｒ）／（Ｃｓ＋Ｃｂ）である。一方、ロウレベルのデータ（電位０）が書き込
まれたメモリセルが選択された場合のビット線の

【０００６】

【数１】

【０００７】である。上記２式より、ビット線のプリチ
ャージレベルＶｐｒが上昇すると、ハイレベルデータを
読み出した時のビット線の電圧変化量は小さくなり、ロ
ウレベルデータを読みだした時のビット線の電圧変化量
は大きくなる。従って、ハイレベルデータが書き込まれ
たメモリセルが読み出される時に、ビット線に現れる電
圧変化が小さいため、ハイレベルデータに対するセンス
アンプのマージンが小さくなるという問題があった。場
合によっては、ハイレベルデータが正確に読み出せない
ことがあった。

【０００８】上記問題点を鑑みて、本発明は、Ｎチャネ
ルトランジスタを電圧レギュレータとして用いたコア部
やセンスアンプ専用の電源を有する半導体記憶装置にお
いて、ビット線ショート後のビット線プリチャージレベ
ルＶｐｒを一定にして、ハイレベルデータに対するセン
スアンプのマージンを確保し、ハイレベルデータを正確
に読み出すことのできる低消費電力の半導体記憶装置を
提供することを課題とする。

【０００９】

【課題を解決するための手段】上記課題を解決するため
に本発明では、次に述べる各手段を講じたことを特徴と
するものである。請求項１記載の発明では、Ｎチャネル
トランジスタである第１のトランジスタを電圧レギュレ
ータとして用いて、センスアンプの電源電圧を供給する
センスアンプ専用の電源回路を有する半導体記憶装置に
おいて、前記センスアンプの電源電圧の上昇を防ぎ、該
電源電圧を所定値に保つために電流を流すリーク回路を
有することを特徴とするものである。

【００１０】また、請求項２記載の発明では、請求項１
記載の半導体記憶装置において、前記リーク回路は、前
記センスアンプの動作時に電流を流して該センスアンプ
の電源電圧の上昇を防ぎ、該電源電圧を前記所定値に保
つことを特徴とするものである。また、請求項３記載の
発明では、請求項２記載の半導体記憶装置において、前
記リーク回路は、第２のトランジスタを有し、前記セン
スアンプの動作時に前記第２のトランジスタがオンとな
ることで、前記センスアンプの電源から電流を流して前
記電源電圧の上昇を防ぎ、該電源電圧を前記所定値に保
つことを特徴とするものである。

【００１１】また、請求項４記載の発明では、請求項３
記載の半導体記憶装置において、前記センスアンプが設
けられたバンクを活性化させるバンク活性化信号がゲー
ト端子に入力することで、前記第２のトランジスタはオ
ンとなることを特徴とするものである。また、請求項５
記載の発明では、請求項３記載の半導体記憶装置におい
て、前記センスアンプが設けられたバンクを活性化させ
るバンク活性化信号及び前記第２のトランジスタの動作
タイミングを制御するタイミング信号がゲート端子に入
力することで、前記第２のトランジスタはオンとなるこ
とを特徴とするものである。

【００１２】また、請求項６記載の発明では、請求項４
記載の半導体記憶装置において、前記リーク回路は、前
記バンク活性化信号が入力してから所定時間後に前記第
２のトランジスタをオンにするタイマを有することを特
徴とするものである。また、請求項７記載の発明では、
請求項６記載の半導体記憶装置において、前記タイマ
は、オシレータ回路で構成されることを特徴とするもの
である。

【００１３】また、請求項８記載の発明では、請求項６
記載の半導体記憶装置において、前記タイマは、オシレ
ータ回路及びカウンタ回路で構成されることを特徴とす
るものである。また、請求項９記載の発明では、請求項
３記載の半導体記憶装置において、前記リーク回路は、
前記センスアンプの電源電圧を監視し、該電源電圧が前
記所定値より高くなったことを検出すると、前記第２の
トランジスタをオンにする検出回路を有することを特徴
とするものである。

【００１４】また、請求項１０記載の発明では、請求項
３乃至９何れか１項記載の半導体記憶装置において、第
２のトランジスタは、Ｎチャネルトランジスタであるこ
とを特徴とするものである。更に、請求項１１記載の発
明では、請求項３乃至９何れか１項記載の半導体記憶装
置において、第２のトランジスタは、Ｐチャネルトラン
ジスタであることを特徴とするものである。

【００１５】上記各手段は、次のように作用する。請求
項１記載の発明によれば、リーク回路がセンスアンプの
電源電圧の上昇を防ぎ、該電源電圧を所定値に保つの
で、ハイレベルのビット線の電圧も上昇しない。従っ
て、ビット線ショート後のビット線プリチャージレベル
も所定値の約１／２であり、ハイレベルデータに対する
センスアンプのマージンが確保され、セルに書き込まれ
たハイレベルデータを正確に読みだすことができる。

【００１６】また、請求項２記載の発明によれば、リー
ク回路によるセンスアンプの電源電圧からの電流リーク
をセンスアンプの動作時だけ行うことで、低消費電力化
することができる。また、請求項３記載の発明によれ
ば、リーク回路を第２のトランジスタで構成すること
で、第２のトランジスタのゲート端子に信号を与えてリ
ーク回路を動作させることができる。

【００１７】また、請求項４記載の発明によれば、半導
体記憶装置で使用するバンク活性化信号を第２のトラン
ジスタに与えることで、リーク回路を動作させることが
できる。ここで、本発明の半導体記憶装置が複数のバン
クを有する場合、各バンクに設けられたリーク回路に
は、各バンク用のバンク活性化信号のみが入力される構
成としても良いし、全てのバンク活性化信号が入力可能
な構成としても良い。

【００１８】また、請求項５記載の発明によれば、タイ
ミング信号を用いて、バンク活性化信号により活性化し
たバンクのリーク回路を動作させ、センスアンプの電源
電圧を所定値に保つことができる。このような半導体記
憶装置では、タイミング信号により、リーク回路を動作
させるタイミングを制御することができる。また、請求
項６〜８記載の発明によれば、タイマを設けることによ
り、バンク活性化信号がリーク回路に入力してから、所
定時間後にリーク回路が動作して、センスアンプの電源
電圧の上昇を防ぐことができる。このタイマは、例え
ば、オシレータ回路やカウンタ回路で容易に実現でき、
タイマの構成により上記所定時間が決定される。

【００１９】また、請求項９記載の発明によれば、検出
回路がセンスアンプの電源電圧が所定値より高くなった
ことを検出すると、第２のトランジスタがオンとなるの
で、最適なタイミングでリーク回路を動作させることが
できる。また、請求項１０記載の発明によれば、第２の
トランジスタをＮチャネルトランジスタで構成し、Ｎチ
ャネルトランジスタのゲート端子にハイレベルの信号を
与えてリーク回路を動作させることができる。

【００２０】更に、請求項１１記載の発明によれば、第
２のトランジスタをＰチャネルトランジスタで構成し、
Ｐチャネルトランジスタのゲート端子にロウレベルの信
号を与えてリーク回路を動作させることができる。

【００２１】

【発明の実施の形態】図１は、本発明の半導体記憶装置
であるＳＤＲＡＭ(Synchronous Dynamic RAM) １００の
全体構成図である。図１に示すように、ＳＤＲＡＭ１０
０は、ＤＲＡＭコア１０１、制御信号発生回路１０２、
モードレジスタ１０３、コラムアドレスカウンタ１０
４、クロックバッファ１０５、コマンドデコーダ１０
６、アドレスバッファ１０７、バンクセレクト１０８、
Ｉ／Ｏデータバッファ１０９、電源回路１１０等から構
成される。

【００２２】クロックバッファ１０５には、外部からク
ロック信号ＣＬＫ、クロックイネーブル信号ＣＫＥが入
力し、コマンドデコーダ１０６には、外部からチップセ
レクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡ
Ｓ、コラムアドレスストローブ信号／ＣＡＳ、ライトイ
ネーブル信号／ＷＥが入力する。また、アドレスバッフ
ァ１０７及びバンクセレクト１０８には、外部からアド
レス信号Ａｄｄが入力し、Ｉ／Ｏデータバッファ１０９
には、外部からデータ信号ＤＱＭが入力する。また、入
力データ信号ＤＱは、Ｉ／Ｏデータバッファ１０９から
入力され、読みだされた出力データ信号ＤＱは、Ｉ／Ｏ
データバッファ１０９から外部に出力される。

【００２３】コマンドデコーダ１０６、アドレスバッフ
ァ１０７、バンクセレクト１０８、Ｉ／Ｏデータバッフ
ァ１０９は、クロックバッファ１０５からのクロック信
号に同期して動作する。ＤＲＡＭコア１０１は、複数の
バンク０、１、・・・からなり、各バンクは、メモリセ
ルアレイと後述するリーク回路及びセンスアンプを有す
る。バンク０、１、・・・には、制御信号発生回路１０
２からバンク活性化信号ｂｒａｓ０ｚ、ｂｒａｓ１ｚ、
・・・、センスアンプ活性化（ラッチイネーブル）信号
ＬＥが入力する。バンク活性化信号ｂｒａｓ０ｚ、ｂｒ
ａｓ１ｚ、・・・は対応するバンクを活性化する。

【００２４】バンクセレクト１０８がバンク０を示して
いる時は、制御信号発生回路１０２は、バンクアドレス
とＲＡＳ信号から発生するバンク活性化信号ｂｒａｓ０
ｚを出力する。この制御信号発生回路１０２から活性化
したバンクに入力するバンク活性化信号信号ｂｒａｓ０
ｚ、ｂｒａｓ１ｚは、アドレスバッファ１０７において
取り込んだロウアドレスに対応するワード線を選択す
る。そして、選択されたワード線に係るセンスアンプが
活性化される。一方、コラムアドレスカウンタ１０４か
ら与えられるコラムアドレスに対応するビット線とデー
タＩ／Ｏ線は、接続される。ビット線とデータＩ／Ｏ線
が接続されることで、Ｉ／Ｏデータバッファ１０９とメ
モリセル間でデータの授受が行われる。

【００２５】次に、本発明の要部であるＤＲＡＭコア１
０１について説明する。以下、本発明の第１〜第６実施
例のＤＲＡＭコア１０１を、それぞれＤＲＡＭコア１０
１ａ、１０１ｂ、１０１ｃ、１０１ｄ、１０１ｅ、１０
１ｆとする。図２は、本発明の第１実施例であるＤＲＡ
Ｍコア１０１ａの構成を示す図である。ＤＲＡＭコア１
０１ａは、複数のバンク０、１、・・・を有し、バンク
０は、リーク回路１１ａと複数のセンスアンプａ１、ａ
２、・・・、ａｘとメモリセルアレイ（図示せず）等を
有する。

【００２６】センスアンプａ１、ａ２、・・・、ａｘ
は、ノード３を介して電源回路１１０を構成するＮチャ
ネルトランジスタ４のソース端子に接続される。また、
トランジスタ４のゲート端子は、一定電圧を発生する一
定電圧発生回路（図示せず）に接続され、トランジスタ
４のドレイン端子には、電源電圧ｖｃｃが与えられてい
る。このトランジスタ４はゲート端子に、電圧ｖｇｃ
（＝ｖｉｉｃ＋Ｖｔｈ）が与えられることによってオン
となり、センスアンプａ１、ａ２、・・・、ａｘの電源
電圧であるノード３の電圧を所定の電圧ｖｉｉｃにす
る。

【００２７】リーク回路１１ａは、Ｎチャネルトランジ
スタ１２とインバータ１３ａとＮＯＲ回路１４ａとから
なる。トランジスタ１２のドレイン端子はノード３に接
続され、ソース端子は接地点ｖｓｓに接続される。ま
た、ＮＯＲ回路１４ａには、制御信号発生回路１０２か
らのバンク活性化信号ｂｒａｓ０ｚ、ｂｒａｓ１ｚ、・
・・、ｂｒａｓ＃ｚが与えられる。このＮＯＲ回路１４
ａは、インバータ１３ａを介してトランジスタ１２のゲ
ート端子に接続されている。そして、リーク回路１１ａ
は、バンク活性化信号ｂｒａｓ０ｚ、ｂｒａｓ１ｚ、・
・・、ｂｒａｓ＃ｚの何れかがハイレベルの時は、トラ
ンジスタ１２がオンとなり、ノード３から接地点ｖｓｓ
に電流を流すことにより、ノード３の電位の上昇を防
ぎ、適正な所定値ｖｉｉｃにする。尚、ＤＲＡＭコア１
０１ａにおいて、バンク０以外のバンク１、２、・・・
の回路構成はバンク０と同様であり、その説明を省略す
る。

【００２８】上記のように、ＤＲＡＭコア１０１ａにお
いては、何れか１つのバンク活性化信号が選択される
と、全てのバンクのトランジスタ１２がオンとなる。続
いて、図１〜図３を用いてバンク０内の回路の動作説明
を行う。図３は、バンク０のメモリセルアレイが有する
ビット線ＢＬ、／ＢＬの電位変化を示すタイミング図で
ある。

【００２９】先ず、制御信号発生回路１０２からバンク
０にハイレベルのバンク活性化信号ｂｒａｓ０が与えら
れるとバンク０が活性化する。このハイレベルのバンク
活性化信号ｂｒａｓ０は、リーク回路１１ａ内のＮＯＲ
回路１４ａにも入力し、トランジスタ１２をオンにす
る。そして、制御信号発生回路１０２から活性化したバ
ンク０に入力するハイレベルのバンク活性化信号ｂｒａ
ｓ０ｚに応答し、バンク０内のメモリセルアレイからア
ドレスバッファ１０７から与えられるロウアドレスに対
応するワード線ＷＬを選択する。この時、選択されたワ
ード線ＷＬに接続されるセンスアンプ（例えば、センス
アンプａ１）は活性化する。

【００３０】続いて、活性化されたセンスアンプａ１に
制御信号発生回路１０２からハイレベルのラッチイネー
ブル信号ＬＥＺが与えられると、ビット線ＢＬ、／ＢＬ
に電荷がチャージされ始め、ビット線ＢＬ、／ＢＬの電
位はそれぞれｖｉｉｃ、０に向かって変化していく。こ
の時、トランジスタ１２はオンとなっており、ノード３
から接地点ｖｓｓに電流が流れる経路が形成される。

【００３１】従って、ワード線ＷＬが選択される時間が
長くてもノード３の電位は上昇せずにｖｉｉｃのままで
あり、図３に示すように、センスアンプａ１によりハイ
レベルに増幅・保持されるビット線ＢＬの電位もｖｉｉ
ｃに保たれる。そして、この後ビット線ＢＬ、／ＢＬが
リセットショートされると、ビット線プリチャージレベ
ルＶｐｒは１／２ｖｉｉｃとなるので、センスアンプａ
１のマージンは確保され、メモリセルに書き込まれたハ
イレベルのデータが確実に読みだされる。ここで、参照
として、図４にリーク回路１１ａを設けていないＤＲＡ
Ｍコアにおけるビット線ＢＬ、／ＢＬの電位変化を示
す。

【００３２】尚、本発明のＤＲＡＭコア１０１ａのバン
ク内に設けられるリーク回路１１ａは、図５に示すよう
なＮＡＮＤ回路１５ａとトランジスタ１２とで構成して
もよい。図６は、本発明の第２実施例であるＤＲＡＭコ
ア１０１ｂの構成を示す図である。図６に示すように、
ＤＲＡＭコア１０１ｂは、複数のバンク０、１、・・・
を有する。

【００３３】バンク０は、リーク回路１１ｂと複数のセ
ンスアンプａ１、ａ２、・・・、ａｘ、メモリセルアレ
イ（図示せず）等を有する。そして、リーク回路１１ｂ
は、Ｎチャネルトランジスタ１２からなる。リーク回路
１１ｂにおけるトランジスタ１２のゲート端子には、制
御信号発生回路１０２からのバンク活性化信号ｂｒａｓ
０ｚが入力される。従って、バンク活性化信号ｂｒａｓ
０ｚがハイレベルの時は、トランジスタ１２がオンとな
り、ノード３から接地点ｖｓｓに電流を流すことによ
り、ノード３が電位がｖｉｉｃに保たれる。

【００３４】バンク１、２、・・・の構成もバンク０と
同様であり、各バンクのリーク回路１１ｂ内のトランジ
スタ１２のゲート端子には、制御信号発生回路１０２か
ら各バンクに対応するバンク活性化信号が入力する。従
って、ＤＲＡＭ１０１ｂでは、バンク活性化信号で活性
化されるバンクのトランジスタ１２のみがオンとなる。

【００３５】上記構成により、ワード線ＷＬが選択され
る時間が長くても、トランジスタ１２がオンとなること
で、リーク回路１１ｂがノード３の電位を所定値ｖｉｉ
ｃに保ち、センスアンプによりハイレベルに増幅・保持
されるビット線ＢＬの電位もｖｉｉｃに保持される。従
って、リセットショート後のビット線ＢＬ、／ＢＬのプ
リチャージレベルＶｐｒは１／２ｖｉｉｃとなるので、
センスアンプのマージンが確保され、メモリセルに書き
込まれたハイレベルのデータは確実に読み出される。

【００３６】本第２実施例のＤＲＡＭコア１０１ｂは、
リーク回路１１ｂがトランジスタ１２のみで構成され、
トランジスタ１２のゲート端子に入力するのは、対応す
るバンクのバンク活性化信号だけなので、リーク回路１
１ｂをより簡単に構成することができる。図７は、本発
明の第３実施例であるＤＲＡＭコア１０１ｃの構成を示
す図である。図７に示すように、ＤＲＡＭコア１０１ｃ
は、複数のバンク０、１、・・・からなり、各バンク
は、リーク回路１１ｃと複数のセンスアンプａ１、ａ
２、・・・、ａｘ、メモリセルアレイ（図示せず）等を
有する。そして、リーク回路１１ｃは、Ｎチャネルトラ
ンジスタ１２とインバータ１３ｃとＮＡＮＤ回路１４ｃ
からなる。

【００３７】リーク回路１１ｃにおけるトランジスタ１
２のゲート端子は、インバータ１３ｃを介してＮＡＮＤ
回路１４ｃに接続される。このＮＡＮＤ回路１４ｃに
は、外部から与えられるタイミング信号Ｔ及び各バンク
に対応するバンク活性化信号ｂｒａｓ０ｚ、ｂｒａｓ１
ｚ、・・・、ｂｒａｓ＃ｚが入力する。このタイミング
信号Ｔは、ワード線ＷＬが選択されてから、一定時間経
過したことを示す信号である。

【００３８】従って、ハイレベルのタイミング信号Ｔ及
び例えば、バンク活性化信号ｂｒａｓ０ｚが入力する
と、バンク０のトランジスタ１２がオンとなり、ワード
線ＷＬが選択される時間が長い場合でもノード３の電位
上昇を防ぎ、電位をｖｉｉｃに保つ。そして、センスア
ンプによりハイレベルに増幅・保持されるビット線ＢＬ
の電位もｖｉｉｃに保たれる。従って、ワード線ＷＬが
選択される時間が長くても、リーク回路１１ｃの動作に
より、リセットショート後のビット線ＢＬ、／ＢＬのプ
リチャージレベルＶｐｒは１／２ｖｉｉｃとなるので、
センスアンプのマージンが確保され、メモリセルに書き
込まれたハイレベルのデータは確実に読み出される。

【００３９】上記構成により、本発明のＤＲＡＭコア１
０１ｂを外部からタイミング信号Ｔで制御することがで
きる。図８は、本発明の第４実施例であるＤＲＡＭコア
１０１ｄの構成を示す図である。図８に示すように、Ｄ
ＲＡＭコア１０１ｄは、複数のバンク０、１、・・・か
らなり、各バンクは、リーク回路１１ｄと複数のセンス
アンプａ１、ａ２、・・・、ａｘ、メモリセルアレイ
（図示せず）等を有する。そして、リーク回路１１ｄ
は、Ｎチャネルトランジスタ１２とタイマ１３ｄとＯＲ
回路１４ｄからなる。

【００４０】クランプ１１ｄにおけるトランジスタ１２
のゲート端子は、タイマ１３ｄを介してＯＲ回路１４ｄ
に接続される。このＯＲ回路１４ｄには、制御信号発生
回路１０２からのバンク活性化信号ｂｒａｓ０、ｂｒａ
ｓ１、・・・、ｂｒａｓ＃ｚが入力する。従って、何れ
かのバンクが選択されると、全てのバンクのタイマ１３
ｄにバンク活性化信号が入力される。

【００４１】タイマ１３ｄは、ＯＲ回路１４ｄを介して
与えられるバンク活性化信号がハイレベルになってから
経過した時間が予め設定した時間よりも長くなると、ト
ランジスタ１２をオンにする。この設定時間は、センス
アンプが動作する期間のノード３の電圧の上昇を防止
し、電位ｖｉｉｃに保つように定められる。上記構成に
より、例えば、ハイレベルのバンク活性化信号ｂｒａｓ
０ｚが入力すると、バンク０のリーク回路１１ｄは、ワ
ード線ＷＬ選択される時間が長くてもノード３の電位上
昇を防ぎ、電位をｖｉｉｃに保つので、センスアンプに
よりハイレベルに増幅・保持されるビット線ＢＬの電位
もｖｉｉｃに保たれる。

【００４２】従って、ワード線ＷＬが選択される時間が
長くても、リセットショート後のビット線ＢＬ、／ＢＬ
のプリチャージレベルＶｐｒは１／２ｖｉｉｃとなるの
で、センスアンプのマージンが確保され、メモリセルに
書き込まれたハイレベルのデータは確実に読み出され
る。リーク回路１１ｄ内にタイマ１３ｄを設けることに
より、トランジスタ１２がオンとなり、ノード３から接
地点ｖｓｓに電流を流す経路を形成する期間を最適に設
定することが可能である。

【００４３】タイマ１３ｄは、例えば、オシレータ回路
とカウンタ回路の組み合わせて形成することができる。
図９、図１０にそれぞれタイマ１３ｄに適用可能なオシ
レータ回路１６ｄとカウンタ回路１７ｄの構成例を示
す。図９に示すように、オシレータ回路１６ｄは、Ｎチ
ャネルトランジスタ２０〜３６、Ｐチャネルトランジス
タ３７〜５３、インバータ５４〜５６、抵抗５７、５８
等で構成される。Ｎチャネルトランジスタ２１〜２５と
Ｐチャネルトランジスタ４９〜５３は、リング発振回路
１８ｄを形成している。オシレータ回路１６ｄの入力部
６からハイレベルのバンク活性化信号が入力されると、
オシレータ回路１６ｄが動作し始め、リング発振回路１
８ｄから発生するパルスが出力部７から出力される。

【００４４】図１０に示すように、カウンタ回路１７ｄ
は、Ｎチャネルトランジスタ５９〜６４、Ｐチャネルト
ランジスタ６５〜７０、インバータ７１〜７４、ＮＡＮ
Ｄ回路７５、７６等で構成される。図９に示したオシレ
ータ回路１６ｄから入出力部７を介してカウンタ回路１
７ｄに入力する信号は、カウンタ回路１７ｄの動作によ
り、周期が２倍にされて出力部８から出力される。この
カウンタ回路１７ｄを直列に接続すると、オシレータ回
路１６ｄで発生する信号の周期を４倍、８倍、・・・に
することができる。従って、直列に接続するカウンタ回
路１７ｄの数を増減することで、ワード線が立ち上がっ
てからタイマ１３ｄがトランジスタ１２をオンにする時
間を調整できる。尚、オシレータ回路１６ｄで所望の周
期の信号を発生できる場合は、タイマ１３ｄをオシレー
タ回路１６ｄのみで構成する。

【００４５】図１１は、本発明の第５実施例であるＤＲ
ＡＭコア１０１ｅの構成を示す図である。図１１に示す
ように、ＤＲＡＭコア１０１ｅは、複数のバンク０、
１、・・・からなり、各バンクは、リーク回路１１ｅと
複数のセンスアンプａ１、ａ２、・・・、ａｘ、メモリ
セルアレイ（図示せず）等を有する。そして、リーク回
路１１ｅは、Ｎチャネルトランジスタ１２と検出回路１
３ｅとからなる。

【００４６】リーク回路１１ｅにおけるトランジスタ１
２のゲート端子は、検出回路１３ｅに接続され、検出回
路１３ｅは、ノード３に接続される。この検出回路１３
ｅは、センスアンプの電源電圧を監視する回路であり、
ノード３の電圧が上昇し始めた時に、トランジスタ１２
をオンにして、ノード３から接地点ｖｓｓに電流を流す
ことにより、ノード３の電圧を所定値ｖｉｉｃに保持す
る。

【００４７】上記構成により、ノード３の電圧が上昇し
始めた時に、リーク回路１１ｅは、ノード３の電圧をｖ
ｉｉｃに保ち、センスアンプによりハイレベルに増幅・
保持されるビット線ＢＬの電位もｖｉｉｃに保持され
る。従って、ワード線ＷＬが選択される時間が長くて
も、リセットショート後のビット線ＢＬ、／ＢＬのプリ
チャージレベルＶｐｒは１／２ｖｉｉｃとなるので、セ
ンスアンプはマージンが確保され、メモリセルに書き込
まれたハイレベルのデータは確実に読み出される。

【００４８】上記のように、リーク回路１１ｅ内に検出
回路１３ｅを設けることにより、センスアンプに与える
電圧の上昇を確実に把握することができ、的確なタイミ
ングでトランジスタ１２をオンにすることができる。図
１２に検出回路１３ｅの構成例を示す。図１２に示すよ
うに、検出回路１３ｅは、Ｎチャネルトランジスタ７７
〜８０、Ｐチャネルトランジスタ８１〜８４、抵抗８
５、８６、インバータ８７、コンデンサ８８等で構成さ
れる。この検出回路１３ｅは、入力部９から与えられる
電圧ｖｉｉｃを抵抗８５、８６で分割した電圧と、ＤＲ
ＡＭコア１０１ｅ内で発生する参照電圧ｖｒｅｆとを比
較する。そして、センスアンプの電源電圧であるノード
５の電圧上昇を検出すると、判定信号を出力部１９から
出力し、トランジスタ１２をオンにする。

【００４９】図１３は、本発明の第６実施例であるＤＲ
ＡＭコア１０１ｆの構成を示す図である。図１３に示す
ように、ＤＲＡＭコア１０１ｆは、複数のバンク０、
１、・・・を有する。バンク０は、リーク回路１１ｆと
複数のセンスアンプａ１、ａ２、・・・、ａｘ、メモリ
セルアレイ（図示せず）等を有する。そして、リーク回
路１１ｆは、Ｐチャネルトランジスタ１２ａからなる。
このように、リーク回路１１ｆは、第２実施例のリーク
回路１１ｂにおけるＮチャネルトランジスタ１２の代わ
りにＰチャネルトランジスタ１２ａを用いたものであ
る。

【００５０】そして、リーク回路１１ｆにおけるトラン
ジスタ１２ａのゲート端子には、バンクに対応したバン
ク活性化信号ｂｒａｓ０ｘが入力され、この信号によっ
てトランジスタ１２ａがオンとされる。バンク１、２、
・・・の構成もバンク０と同様であり、その説明を省略
する。上記構成により、ワード線ＷＬが選択される時間
が長くても、トランジスタ１２ａがオンとなることで、
リーク回路１１ｆがノード３の電位を所定値ｖｉｉｃに
保ち、センスアンプによりハイレベルに増幅・保持され
るビット線ＢＬの電位もｖｉｉｃにクランプされる。従
って、リセットショート後のビット線ＢＬ、／ＢＬのプ
リチャージレベルＶｐｒは１／２ｖｉｉｃとなるので、
センスアンプのマージンが確保され、メモリセルに書き
込まれたハイレベルのデータは確実に読み出される。

【００５１】ここで、リーク回路１１ｆのＰチャネルト
ランジスタ１２ａのゲート端子には、バンク活性化信号
ｂｒａｓ０ｘではなく、一定電圧が常に加えられる構成
にしてもよい。この場合、センスアンプの電源電圧の上
昇に伴い、トランジスタ１２ａのゲート・ソース間電圧
Ｖｇｈも増加して、トランジスタ１２ａがリーク電流を
より多く流すので、電源電圧ｖｉｉｃのレベルを保持す
ることができる。また、Ｐチャネルトランジスタ１２ａ
をリーク回路１１ａ、１１ｃ、１１ｄ、１１ｅに用い
て、各回路のＰチャネルトランジスタ１２ａがオンとな
り電流を流すことで、センスアンプの電源電圧の上昇を
防ぎ、その電圧をｖｉｉｖに保つ構成としてもよい。

【００５２】図１４は、本発明のＤＲＡＭコア１０１ａ
〜１０１ｅにおけるノード３の電圧ｖｉｉｃと、オンに
されたトランジスタ１２を流れる電流Ｉの大きさの関係
を示す図である。図１４に示すように、電源回路１１０
の電源ｖｃｃの電圧を２．５ｖ、制御信号ｖｇｃの電圧
を２．１ｖとすると、オンにされたトランジスタ１２を
貫通する電流Ｉが１〜１０μＡの時に、リーク回路１１
がノード３の電圧上昇を抑制する効果が高いことが分か
る。ここで、必要以上にトランジスタ１２に電流を貫通
させるのは、消費電流を増加させてしまうので、上記の
ような条件の元では、電流Ｉを１〜１０μＡになるよう
にリーク回路を構成し、消費電流を抑えつつ、ノード３
の電圧の上昇を抑制することが望ましい。

【００５３】以上説明をしてきた実施例におけるＮチャ
ネルトランジスタ４、電位ｖｉｉｃがそれぞれ特許請求
の範囲に記載の第１のトランジスタ、センスアンプの電
源電圧の所定値に対応し、トランジスタ１２、１２ａが
特許請求の範囲に記載の第２のトランジスタに対応す
る。

【００５４】

【発明の効果】以上、説明したように、請求項１記載の
発明によれば、リーク回路がセンスアンプの電源電圧の
上昇を防ぎ、該電源電圧を所定値に保つので、ハイレベ
ルのビット線の電圧が一定に保たれる。従って、ビット
線ショート後のビット線プリチャージレベルは所定値の
約１／２であり、ハイレベルデータに対するセンスアン
プのマージンが確保され、セルに書き込まれたハイレベ
ルデータを正確に読みだすことができる。

【００５５】また、請求項２記載の発明によれば、リー
ク回路によるセンスアンプの電源電圧の保持動作がセン
スアンプの動作時だけ行われるので、低消費電力化する
ことができる。また、請求項３記載の発明によれば、リ
ーク回路を第２のトランジスタで構成することで、第２
のトランジスタのゲート端子に信号を与えてリーク回路
を動作させることができる。

【００５６】また、請求項４記載の発明によれば、半導
体記憶装置で使用するバンク活性化信号を第２のトラン
ジスタに与えることで、リーク回路を動作させることが
できる。また、請求項５記載の発明によれば、タイミン
グ信号により、バンク活性化信号により活性化したバン
クのリーク回路を動作させ、センスアンプの電源電圧を
所定値に保つことができる。従って、このような半導体
記憶装置では、タイミング信号でリーク回路を動作させ
るタイミングを制御することができる。

【００５７】また、請求項６〜８記載の発明によれば、
タイマを用いることにより、バンク活性化信号がリーク
回路に入力してから、所定時間後に第２のトランジスタ
をオンにしてリーク回路を動作させることができる。ま
た、請求項９記載の発明によれば、検出回路を設けるこ
とにより、最適なタイミングでリーク回路を動作させる
ことができる。

【００５８】また、請求項１０記載の発明によれば、第
２のトランジスタをＮチャネルトランジスタで構成し、
Ｎチャネルトランジスタのゲート端子にハイレベルの信
号を与えてリーク回路を動作させることができる。更
に、請求項１１記載の発明によれば、リーク回路をＰチ
ャネルトランジスタで構成し、Ｐチャネルトランジスタ
のゲート端子にロウレベルの信号を与えてリーク回路を
動作させることができる。

【図面の簡単な説明】

【図１】本発明のＳＤＲＡＭの全体構成図である。

【図２】本発明の第１実施例であるＤＲＡＭコア１０１
ａの構成を示す図である。

【図３】ビット線ＢＬ、／ＢＬの電位変化を示すタイミ
ング図である。

【図４】従来例のＤＲＡＭコアにおけるビット線ＢＬ、
／ＢＬの電位変化を示す図である。

【図５】リーク回路の構成例を示す図である。

【図６】第２実施例であるＤＲＡＭコア１０１ｂの構成
図である。

【図７】第３実施例であるＤＲＡＭコア１０１ｃの構成
図である。

【図８】第４実施例であるＤＲＡＭコア１０１ｄの構成
図である。

【図９】オシレータ回路の構成例を示す図である。

【図１０】カウンタ回路の構成例を示す図である。

【図１１】第５実施例であるＤＲＡＭコア１０１ｅの構
成図である。

【図１２】検出回路の構成例を示す図である。

【図１３】第６実施例であるＤＲＡＭコア１０１ｆの構
成図である。

【図１４】ノード３の電圧と、トランジスタ１２を貫通
する電流Ｉの大きさの関係を示す図である。

【符号の説明】

３ノード４Ｎチャネルトランジスタ１１ａ、１１ｂ、１１ｃ、１１ｄ、１１ｅ、１１ｆリ
ーク回路１２Ｎチャネルトランジスタ１２ａＰチャネルトランジスタ１３ａ、１３ｃインバータ１３ｄタイマ１３ｅ検出回路１４ａＮＯＲ回路１４ｃ、１５ａＮＡＮＤ回路１４ｄＯＲ回路１６ｄオシレータ回路１７ｄカウンタ回路１００ＳＤＲＡＭ１０１、１０１ａ、１０１ｂ、１０１ｃ、１０１ｄ、１
０１ｅ、１０１ｆＤＲＡＭコア１０２制御信号発生回路１０３モードレジスタ１０４コラムアドレスカウンタ１０５クロックバッファ１０６コマンドデコーダ１０７アドレスバッファ１０８バンクセレクト１０９Ｉ／Ｏデータバッファ１１０電源回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者石井祐樹神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内 (72)発明者北本綾子神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内 (72)発明者山田伸一神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内 (72)発明者森郁神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内Ｆターム(参考） 5B015 AA01 BA41 BA51 BA62 CA03 CA04 5B024 AA01 BA09 BA21 BA23 BA27 CA07 5F083 AD00 BS00 GA05 LA03 LA09

Claims

【特許請求の範囲】

【請求項１】Ｎチャネルトランジスタである第１のト
ランジスタを電圧レギュレータとして用いて、センスア
ンプの電源電圧を供給するセンスアンプ専用の電源回路
を有する半導体記憶装置において、前記センスアンプの電源電圧の上昇を防ぎ、該電源電圧
を所定値に保つために電流を流すリーク回路を有するこ
とを特徴とする半導体記憶装置。
【請求項２】請求項１記載の半導体記憶装置におい
て、前記リーク回路は、前記センスアンプの動作時に電流を
流して該センスアンプの電源電圧の上昇を防ぎ、該電源
電圧を前記所定値に保つことを特徴とする半導体記憶装
置。
【請求項３】請求項２記載の半導体記憶装置におい
て、前記リーク回路は、第２のトランジスタを有し、前記セ
ンスアンプの動作時に前記第２のトランジスタがオンと
なることで、前記センスアンプの電源から電流を流して
前記電源電圧の上昇を防ぎ、該電源電圧を前記所定値に
保つことを特徴とする半導体記憶装置。
【請求項４】請求項３記載の半導体記憶装置におい
て、前記センスアンプが設けられたバンクを活性化させるバ
ンク活性化信号がゲート端子に入力することで、前記第
２のトランジスタはオンとなることを特徴とする半導体
記憶装置。
【請求項５】請求項３記載の半導体記憶装置におい
て、前記センスアンプが設けられたバンクを活性化させるバ
ンク活性化信号及び前記第２のトランジスタの動作タイ
ミングを制御するタイミング信号がゲート端子に入力す
ることで、前記第２のトランジスタはオンとなることを
特徴とする半導体記憶装置。
【請求項６】請求項４記載の半導体記憶装置におい
て、前記リーク回路は、前記バンク活性化信号が入力してか
ら所定時間後に前記第２のトランジスタをオンにするタ
イマを有することを特徴とする半導体記憶装置。
【請求項７】請求項６記載の半導体記憶装置におい
て、前記タイマは、オシレータ回路で構成されることを特徴
とする半導体記憶装置。
【請求項８】請求項６記載の半導体記憶装置におい
て、前記タイマは、オシレータ回路及びカウンタ回路で構成
されることを特徴とする半導体記憶装置。
【請求項９】請求項３記載の半導体記憶装置におい
て、前記リーク回路は、前記センスアンプの電源電圧を監視
し、該電源電圧が前記所定値より高くなったことを検出
すると、前記第２のトランジスタをオンにする検出回路
を有することを特徴とする半導体記憶装置。
【請求項１０】請求項３乃至９何れか１項記載の半導体
記憶装置において、第２のトランジスタは、Ｎチャネルトランジスタである
ことを特徴とする半導体記憶装置。
【請求項１１】請求項３乃至９何れか１項記載の半導体
記憶装置において、第２のトランジスタは、Ｐチャネルトランジスタである
ことを特徴とする半導体記憶装置。