JP2002251881A - 半導体記憶装置及びその情報読み出し方法 - Google Patents
半導体記憶装置及びその情報読み出し方法Info
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Abstract
(57)【要約】
【課題】特性の向上を図ることができる半導体記憶装置
の情報読み出し方法を提供すること。 【解決手段】ワード線ＷＬ０，ＷＬ１の電圧がメモリセ
ル１８ａ〜１９ｂから０情報を読み出す電圧以上になる
とダミーワード線ＤＷＬ０，ＤＷＬ１を活性化させ、そ
のダミーワード線ＤＷＬ０，ＤＷＬ１に接続されたダミ
ーセル２３ａ〜２４ｂによりビット線ＢＬ０，／ＢＬ
０，ＢＬ１，／ＢＬ１の電位を引き上げる。そして、メ
モリセル１８ａ〜１９ｂから１情報を読み出すまえにセ
ンスアンプ２０ａ，２０ｂを活性化する。
の情報読み出し方法を提供すること。 【解決手段】ワード線ＷＬ０，ＷＬ１の電圧がメモリセ
ル１８ａ〜１９ｂから０情報を読み出す電圧以上になる
とダミーワード線ＤＷＬ０，ＤＷＬ１を活性化させ、そ
のダミーワード線ＤＷＬ０，ＤＷＬ１に接続されたダミ
ーセル２３ａ〜２４ｂによりビット線ＢＬ０，／ＢＬ
０，ＢＬ１，／ＢＬ１の電位を引き上げる。そして、メ
モリセル１８ａ〜１９ｂから１情報を読み出すまえにセ
ンスアンプ２０ａ，２０ｂを活性化する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置及び
その情報読み出し方法に関するものである。近年のＤＲ
ＡＭでは、ますます高集積化及び大容量化が進み、かつ
低消費電力化が図られている。メモリセルアレイの高集
積化にともなって、そのメモリセルアレイを構成するメ
モリセルはますます微細化され、各メモリセルのセル容
量にセル情報として蓄えられる電荷量が少なくなる傾向
にある。
その情報読み出し方法に関するものである。近年のＤＲ
ＡＭでは、ますます高集積化及び大容量化が進み、かつ
低消費電力化が図られている。メモリセルアレイの高集
積化にともなって、そのメモリセルアレイを構成するメ
モリセルはますます微細化され、各メモリセルのセル容
量にセル情報として蓄えられる電荷量が少なくなる傾向
にある。
【０００２】このようなＤＲＡＭでは、セルフリフレッ
シュ動作あるいは外部からのリフレッシュ動作の周期を
長くして、消費電力の低減を図りながら、メモリセルか
ら出力される微少電圧に基づいて、正常なセル情報を確
実に読み出すために、ダミーワード線及びカップリング
容量を備えたものがある。すなわち、そのダミーワード
線とビット線との間にカップリング容量が備えられ、セ
ル情報を読み出す場合には、ダミーワード線を選択する
ことにより、容量の電荷に基づいてビット線の電位を昇
圧して、ビット線に読み出される微少電圧を補うように
している。このようなＤＲＡＭにおいて、リフレッシュ
特性の向上や高集積化を図る必要がある。
シュ動作あるいは外部からのリフレッシュ動作の周期を
長くして、消費電力の低減を図りながら、メモリセルか
ら出力される微少電圧に基づいて、正常なセル情報を確
実に読み出すために、ダミーワード線及びカップリング
容量を備えたものがある。すなわち、そのダミーワード
線とビット線との間にカップリング容量が備えられ、セ
ル情報を読み出す場合には、ダミーワード線を選択する
ことにより、容量の電荷に基づいてビット線の電位を昇
圧して、ビット線に読み出される微少電圧を補うように
している。このようなＤＲＡＭにおいて、リフレッシュ
特性の向上や高集積化を図る必要がある。
【０００３】
【従来の技術】図２１は、従来のダミーワード線による
セル情報の補完機能を備えた半導体記憶装置（ＤＲＡ
Ｍ）の一部を示す回路図である。
セル情報の補完機能を備えた半導体記憶装置（ＤＲＡ
Ｍ）の一部を示す回路図である。
【０００４】セルアレイ１には多数（図では２つ）のメ
モリセル２ａ，２ｂがレイアウトされ、メモリセル２ａ
はビット線ＢＬとワード線ＷＬ０の交点に接続され、メ
モリセル２ｂは反転ビット線・バーＢＬ（／ＢＬと記載
する）とワード線ＷＬ１の交点に接続される。メモリセ
ル２ａを代表としてその構成を説明すると、メモリセル
２ａは、セル・トランジスタＴｒと容量Ｃ１とから構成
される。セル・トランジスタＴｒは、ビット線ＢＬに接
続された第１端子と、容量Ｃ１に接続された第２端子
と、ワード線ＷＬ０に接続されたゲートとを有する。容
量Ｃ１は、セル・トランジスタＴｒに接続された第１電
極と、所定レベルのセルプレート電圧（例えばセルアレ
イ１に供給するセル電源ＶiiC の２分の１であり、以下
「ＶiiC ／２」と記し、図２２には「1/2 ＶiiC 」と表
す）が供給される第２電極とを有する。
モリセル２ａ，２ｂがレイアウトされ、メモリセル２ａ
はビット線ＢＬとワード線ＷＬ０の交点に接続され、メ
モリセル２ｂは反転ビット線・バーＢＬ（／ＢＬと記載
する）とワード線ＷＬ１の交点に接続される。メモリセ
ル２ａを代表としてその構成を説明すると、メモリセル
２ａは、セル・トランジスタＴｒと容量Ｃ１とから構成
される。セル・トランジスタＴｒは、ビット線ＢＬに接
続された第１端子と、容量Ｃ１に接続された第２端子
と、ワード線ＷＬ０に接続されたゲートとを有する。容
量Ｃ１は、セル・トランジスタＴｒに接続された第１電
極と、所定レベルのセルプレート電圧（例えばセルアレ
イ１に供給するセル電源ＶiiC の２分の１であり、以下
「ＶiiC ／２」と記し、図２２には「1/2 ＶiiC 」と表
す）が供給される第２電極とを有する。
【０００５】セルアレイ１の一側には各ビット線ＢＬ，
バーＢＬに接続され、各ビット線ＢＬ，バーＢＬに読み
出されたセル情報を増幅するセンスアンプ３がレイアウ
トされる。センスアンプ３にはセンスアンプ電源発生回
路４にて生成された活性化電源ＳＡＰ，ＳＡＮが供給さ
れる。センスアンプ電源発生回路４にはラッチイネーブ
ル信号（センスアンプ活性化信号）ＬＥが供給され、そ
の信号ＬＥに応答して活性化電源ＳＡＰ，ＳＡＮを生成
する。この構成により、センスアンプ３は、ラッチイネ
ーブル信号ＬＥに基づいて活性化／非活性化する。
バーＢＬに接続され、各ビット線ＢＬ，バーＢＬに読み
出されたセル情報を増幅するセンスアンプ３がレイアウ
トされる。センスアンプ３にはセンスアンプ電源発生回
路４にて生成された活性化電源ＳＡＰ，ＳＡＮが供給さ
れる。センスアンプ電源発生回路４にはラッチイネーブ
ル信号（センスアンプ活性化信号）ＬＥが供給され、そ
の信号ＬＥに応答して活性化電源ＳＡＰ，ＳＡＮを生成
する。この構成により、センスアンプ３は、ラッチイネ
ーブル信号ＬＥに基づいて活性化／非活性化する。
【０００６】また、ビット線ＢＬ，バーＢＬの各対のう
ち、ビット線ＢＬとダミーワード線ＤＷＬ０との交点に
はダミーセル５ａが接続され、反転ビット線／ＢＬとダ
ミーワード線ＤＷＬ０との交点にはダミーセル５ｂが接
続される。ダミーセル５ａ，５ｂは、メモリセル２ａと
同様に構成されている。
ち、ビット線ＢＬとダミーワード線ＤＷＬ０との交点に
はダミーセル５ａが接続され、反転ビット線／ＢＬとダ
ミーワード線ＤＷＬ０との交点にはダミーセル５ｂが接
続される。ダミーセル５ａ，５ｂは、メモリセル２ａと
同様に構成されている。
【０００７】ワード線ＷＬ０，ＷＬ１の選択は、ロウア
ドレス信号の入力に基づいて動作するロウアドレスデコ
ーダ及びワードドライバ（図示しない）により制御され
る。ダミーワード線ＤＷＬ０，ＤＷＬ１の選択は、ロウ
アドレス信号の入力に基づいて動作するロウアドレスデ
コーダ及びダミーワードドライバ（図示しない）により
制御される。
ドレス信号の入力に基づいて動作するロウアドレスデコ
ーダ及びワードドライバ（図示しない）により制御され
る。ダミーワード線ＤＷＬ０，ＤＷＬ１の選択は、ロウ
アドレス信号の入力に基づいて動作するロウアドレスデ
コーダ及びダミーワードドライバ（図示しない）により
制御される。
【０００８】そして、例えばビット線ＢＬに接続された
メモリセル２ａが選択されると、ダミーワード線ＤＷＬ
０が選択されて、電源Ｖssレベルから電源Ｖiiレベルに
引き上げられ、反転ビット線／ＢＬに接続されたメモリ
セル２ｂが選択されると、ダミーワード線ＤＷＬ０が選
択されて、電源Ｖssレベルから電源Ｖiiレベルに引き上
げられる。尚、電源ＶiiはＤＲＡＭ外部から供給される
電源であり、この電源はロウアドレスデコーダ、ワード
ドライバ、ダミーワードドライバなどの周辺回路に供給
される。また、電源Ｖiiを降圧して安定したセル電源Ｖ
iiC が生成される。
メモリセル２ａが選択されると、ダミーワード線ＤＷＬ
０が選択されて、電源Ｖssレベルから電源Ｖiiレベルに
引き上げられ、反転ビット線／ＢＬに接続されたメモリ
セル２ｂが選択されると、ダミーワード線ＤＷＬ０が選
択されて、電源Ｖssレベルから電源Ｖiiレベルに引き上
げられる。尚、電源ＶiiはＤＲＡＭ外部から供給される
電源であり、この電源はロウアドレスデコーダ、ワード
ドライバ、ダミーワードドライバなどの周辺回路に供給
される。また、電源Ｖiiを降圧して安定したセル電源Ｖ
iiC が生成される。
【０００９】このように構成されたＤＲＡＭの読み出し
動作を図２２に従って説明する。尚、図２２は、ビット
線ＢＬ，／ＢＬなどの電圧波形を判りやすくするために
同じ符号を付してある。
動作を図２２に従って説明する。尚、図２２は、ビット
線ＢＬ，／ＢＬなどの電圧波形を判りやすくするために
同じ符号を付してある。
【００１０】先ず、メモリセル２ａにデータが「０」の
セル情報（以下、０情報という）が記憶されている場合
を、図２２（ａ）に従って説明する。この場合、メモリ
セル２ａのセル・トランジスタＴｒと容量Ｃ１との間の
ストレージノードの電位は、０情報に従って低電位側電
源Ｖssレベルになっている。
セル情報（以下、０情報という）が記憶されている場合
を、図２２（ａ）に従って説明する。この場合、メモリ
セル２ａのセル・トランジスタＴｒと容量Ｃ１との間の
ストレージノードの電位は、０情報に従って低電位側電
源Ｖssレベルになっている。
【００１１】セル情報の読み出し動作に先立って、ビッ
ト線ＢＬ，／ＢＬはプリチャージ回路によりＶiiC ／２
レベルにプリチャージされる。また、ダミーワード線Ｄ
ＷＬ０，ＤＷＬ１は電源Ｖssレベルにリセットされる。
ト線ＢＬ，／ＢＬはプリチャージ回路によりＶiiC ／２
レベルにプリチャージされる。また、ダミーワード線Ｄ
ＷＬ０，ＤＷＬ１は電源Ｖssレベルにリセットされる。
【００１２】次いで、ロウアドレス信号に基づいてワー
ド線ＷＬ０が選択されて電源Ｖssレベルから昇圧電圧Ｖ
ppレベルまで引き上げられる。このとき、ワード線ＷＬ
０の電位が低電位側電源Ｖssからセル・トランジスタＴ
ｒのしきい値電圧Ｖthcell分高い電位（＝Ｖss＋Ｖthce
ll）になると、メモリセル２ａからビット線ＢＬに０情
報が読み出され、そのビット線ＢＬの電位がＶiiC ／２
から僅かに下降する。
ド線ＷＬ０が選択されて電源Ｖssレベルから昇圧電圧Ｖ
ppレベルまで引き上げられる。このとき、ワード線ＷＬ
０の電位が低電位側電源Ｖssからセル・トランジスタＴ
ｒのしきい値電圧Ｖthcell分高い電位（＝Ｖss＋Ｖthce
ll）になると、メモリセル２ａからビット線ＢＬに０情
報が読み出され、そのビット線ＢＬの電位がＶiiC ／２
から僅かに下降する。
【００１３】この状態で、ダミーワード線ＤＷＬ０が選
択されて、そのダミーワード線ＤＷＬ０が電源Ｖssレベ
ルから電源Ｖiiレベルに引き上げられると、ダミーセル
５ａの電荷により、ビット線ＢＬの電位が引き上げられ
る。その引き上げ後の電位はセンスアンプ３がＬレベル
と認識し得るレベルとなるように、ダミーセル５ａを構
成する容量の容量値が設定されている。また、ダミーセ
ル５ｂについても同様である。そして、ビット線ＢＬ，
／ＢＬの電位差がラッチイネーブル信号ＬＥにより活性
化したセンスアンプ３で増幅されて、セル情報として出
力される。
択されて、そのダミーワード線ＤＷＬ０が電源Ｖssレベ
ルから電源Ｖiiレベルに引き上げられると、ダミーセル
５ａの電荷により、ビット線ＢＬの電位が引き上げられ
る。その引き上げ後の電位はセンスアンプ３がＬレベル
と認識し得るレベルとなるように、ダミーセル５ａを構
成する容量の容量値が設定されている。また、ダミーセ
ル５ｂについても同様である。そして、ビット線ＢＬ，
／ＢＬの電位差がラッチイネーブル信号ＬＥにより活性
化したセンスアンプ３で増幅されて、セル情報として出
力される。
【００１４】次に、メモリセル２ａにデータが「１」の
セル情報（以下、１情報という）が記憶されている場合
を、図２２（ｂ）に従って説明する。この場合、メモリ
セル２ａのセル・トランジスタＴｒと容量Ｃ１との間の
ストレージノードの電位は、１情報に従って高電位電源
ＶiiC レベルになっている。
セル情報（以下、１情報という）が記憶されている場合
を、図２２（ｂ）に従って説明する。この場合、メモリ
セル２ａのセル・トランジスタＴｒと容量Ｃ１との間の
ストレージノードの電位は、１情報に従って高電位電源
ＶiiC レベルになっている。
【００１５】同様に、セル情報の読み出し動作に先立っ
て、ビット線ＢＬ，／ＢＬはプリチャージ回路によりＶ
iiC ／２レベルにプリチャージされる。また、ダミーワ
ード線ＤＷＬ０，ＤＷＬ１は電源Ｖssレベルにリセット
される。
て、ビット線ＢＬ，／ＢＬはプリチャージ回路によりＶ
iiC ／２レベルにプリチャージされる。また、ダミーワ
ード線ＤＷＬ０，ＤＷＬ１は電源Ｖssレベルにリセット
される。
【００１６】次いで、ロウアドレス信号に基づいてワー
ド線ＷＬ０が選択されて電源Ｖssレベルから昇圧電圧Ｖ
ppレベルまで引き上げられる。このとき、ワード線ＷＬ
０の電位がプリチャージ電圧Ｖｐｒ（＝ＶiiC ／２）か
らセル・トランジスタＴｒのしきい値電圧Ｖthcell分高
い電位（＝ＶiiC ／２＋Ｖthcell）になると、メモリセ
ル２ａからビット線ＢＬに１情報が読み出され、そのビ
ット線ＢＬの電位がプリチャージレベル（＝ＶiiC ／
２）から僅かに上昇する。
ド線ＷＬ０が選択されて電源Ｖssレベルから昇圧電圧Ｖ
ppレベルまで引き上げられる。このとき、ワード線ＷＬ
０の電位がプリチャージ電圧Ｖｐｒ（＝ＶiiC ／２）か
らセル・トランジスタＴｒのしきい値電圧Ｖthcell分高
い電位（＝ＶiiC ／２＋Ｖthcell）になると、メモリセ
ル２ａからビット線ＢＬに１情報が読み出され、そのビ
ット線ＢＬの電位がプリチャージレベル（＝ＶiiC ／
２）から僅かに上昇する。
【００１７】この状態で、ダミーワード線ＤＷＬ０が選
択されて、そのダミーワード線ＤＷＬ０が電源Ｖssレベ
ルから電源Ｖiiレベルに引き上げられると、ダミーセル
５ａの電荷により、ビット線ＢＬの電位が引き上げられ
る。この動作により、ビット線対ＢＬ，／ＢＬの差電圧
を大きくし、実効的にセルの電荷が増加したように見え
るため、メモリセル２ａ，２ｂへのリフレッシュ間隔を
広げることができる。そして、ビット線ＢＬ，／ＢＬの
電位差がラッチイネーブル信号ＬＥにより活性化したセ
ンスアンプ３で増幅されて、セル情報として出力され
る。
択されて、そのダミーワード線ＤＷＬ０が電源Ｖssレベ
ルから電源Ｖiiレベルに引き上げられると、ダミーセル
５ａの電荷により、ビット線ＢＬの電位が引き上げられ
る。この動作により、ビット線対ＢＬ，／ＢＬの差電圧
を大きくし、実効的にセルの電荷が増加したように見え
るため、メモリセル２ａ，２ｂへのリフレッシュ間隔を
広げることができる。そして、ビット線ＢＬ，／ＢＬの
電位差がラッチイネーブル信号ＬＥにより活性化したセ
ンスアンプ３で増幅されて、セル情報として出力され
る。
【００１８】尚、情報「０」を読み出す場合のセル・ト
ランジスタＴｒのしきい値電圧Ｖthcellと、情報「１」
を読み出す場合のそれは、詳細には異なる電圧である
が、動作的には同じであるため、同じ符号を付して説明
している。
ランジスタＴｒのしきい値電圧Ｖthcellと、情報「１」
を読み出す場合のそれは、詳細には異なる電圧である
が、動作的には同じであるため、同じ符号を付して説明
している。
【００１９】
【発明が解決しようとする課題】しかしながら、上記の
従来方式においては、以下の問題点がある。 （１）メモリセル２ａ，２ｂの「１」情報であるストレ
ージノード（容量Ｃ１）の電荷量がリークなどにより減
少し、セルストレージ電圧（ストレージノードの電圧）
がビット線ＢＬ，／ＢＬのプリチャージレベル（＝Ｖii
C ／２）以下になると、「１」情報を読み出せなくな
る。
従来方式においては、以下の問題点がある。 （１）メモリセル２ａ，２ｂの「１」情報であるストレ
ージノード（容量Ｃ１）の電荷量がリークなどにより減
少し、セルストレージ電圧（ストレージノードの電圧）
がビット線ＢＬ，／ＢＬのプリチャージレベル（＝Ｖii
C ／２）以下になると、「１」情報を読み出せなくな
る。
【００２０】（２）上記（１）によるメモリセル２ａ，
２ｂのデータ保持時間＝リフレッシュ周期（ｔＲＥＦ）
により、セルフリフレッシュの消費電流が画定する。そ
のリフレッシュ周期ｔＲＥＦが短いと、セルデータ保持
のためのリフレッシュ周期を短くする必要があるので、
セルフリフレッシュ電流が増大する。
２ｂのデータ保持時間＝リフレッシュ周期（ｔＲＥＦ）
により、セルフリフレッシュの消費電流が画定する。そ
のリフレッシュ周期ｔＲＥＦが短いと、セルデータ保持
のためのリフレッシュ周期を短くする必要があるので、
セルフリフレッシュ電流が増大する。
【００２１】（３）ワード線活性化からセンスアンプ活
性化までの時間はメモリセル２ａ，２ｂからの情報
「１」がビット線ＢＬ，／ＢＬに出てくる時間によって
律則される。これは、セル・トランジスタＴｒのしきい
値電圧Ｖthcellも大きく影響する。ワード線ＷＬ０，Ｗ
Ｌ１の電位が１情報の読み出しに必要な電位（＝ＶiiC
／２＋Ｖthcell）まで上昇しないとデータが出てこない
ので、ワード線電位の波形がなまっているとデータが出
てくるまでの時間も長くなり、データを読み出すサイク
ルの時間も長くなってしまう。ワード線電位の波形をな
まらないようにするためには、その時定数を小さくする
必要があり、そのためワード線を駆動するために必要な
アドレスデコーダ及びワードドライバの数が増加しチッ
プサイズが大きくなってしまう。
性化までの時間はメモリセル２ａ，２ｂからの情報
「１」がビット線ＢＬ，／ＢＬに出てくる時間によって
律則される。これは、セル・トランジスタＴｒのしきい
値電圧Ｖthcellも大きく影響する。ワード線ＷＬ０，Ｗ
Ｌ１の電位が１情報の読み出しに必要な電位（＝ＶiiC
／２＋Ｖthcell）まで上昇しないとデータが出てこない
ので、ワード線電位の波形がなまっているとデータが出
てくるまでの時間も長くなり、データを読み出すサイク
ルの時間も長くなってしまう。ワード線電位の波形をな
まらないようにするためには、その時定数を小さくする
必要があり、そのためワード線を駆動するために必要な
アドレスデコーダ及びワードドライバの数が増加しチッ
プサイズが大きくなってしまう。
【００２２】本発明は上記問題点を解決するためになさ
れたものであって、その目的は特性の向上を図ることが
できる半導体記憶装置及びその情報読み出し方法を提供
することにある。
れたものであって、その目的は特性の向上を図ることが
できる半導体記憶装置及びその情報読み出し方法を提供
することにある。
【００２３】
【課題を解決するための手段】上記目的を達成するた
め、請求項１，２に記載の発明によれば、前記０情報の
読み出しは前記ワード線の活性化により前記ビット線に
伝達される前記メモリセルの電荷にて行われ、前記１情
報の読み出しは前記ダミーワード線の活性化により前記
ビット線に伝達される前記ダミーセルの電荷にて行われ
る。従って、メモリセルから１情報を読み出す場合に比
べてセンスアンプを早く活性化することができ、サイク
ルタイムが短くなる。また、サイクルタイムを短くしな
ければ、ワード線の活性化をゆっくりと行う、即ちワー
ド線を長くすることが可能になる。
め、請求項１，２に記載の発明によれば、前記０情報の
読み出しは前記ワード線の活性化により前記ビット線に
伝達される前記メモリセルの電荷にて行われ、前記１情
報の読み出しは前記ダミーワード線の活性化により前記
ビット線に伝達される前記ダミーセルの電荷にて行われ
る。従って、メモリセルから１情報を読み出す場合に比
べてセンスアンプを早く活性化することができ、サイク
ルタイムが短くなる。また、サイクルタイムを短くしな
ければ、ワード線の活性化をゆっくりと行う、即ちワー
ド線を長くすることが可能になる。
【００２４】請求項３に記載の発明によれば、前記ワー
ド線を活性化させる第１ステップと、前記メモリセルの
０情報を前記ビット線に読み出す第２ステップと、前記
ダミーワード線を活性化させる第３ステップと、前記セ
ンスアンプを活性化させる第４ステップとを備え、前記
第４ステップを前記メモリセルから１情報が前記ビット
線に読み出される前に実行される。従って、メモリセル
から１情報を読み出す場合に比べてセンスアンプを早く
活性化することができ、サイクルタイムが短くなる。ま
た、サイクルタイムを短くしなければ、ワード線の活性
化をゆっくりと行う、即ちワード線を長くすることが可
能になる。
ド線を活性化させる第１ステップと、前記メモリセルの
０情報を前記ビット線に読み出す第２ステップと、前記
ダミーワード線を活性化させる第３ステップと、前記セ
ンスアンプを活性化させる第４ステップとを備え、前記
第４ステップを前記メモリセルから１情報が前記ビット
線に読み出される前に実行される。従って、メモリセル
から１情報を読み出す場合に比べてセンスアンプを早く
活性化することができ、サイクルタイムが短くなる。ま
た、サイクルタイムを短くしなければ、ワード線の活性
化をゆっくりと行う、即ちワード線を長くすることが可
能になる。
【００２５】請求項４に記載の発明によれば、前記メモ
リセルのセル・トランジスタのしきい値電圧を第１電圧
とし、前記プリチャージ電圧を第２電圧とし、前記第１
電圧＋前記第２電圧を第３電圧とし、前記メモリセルへ
の１情報の書き込み電圧を第４電圧とし、前記第４電圧
＋前記第１電圧を第５電圧とし、前記ワード線を基準電
圧から前記第１電圧以上、前記第３電圧未満まで活性化
させる第１ステップと、０情報を前記ビット線に読み出
す第２ステップと、前記ダミーワード線を活性化させる
第３ステップと、前記センスアンプを活性化させる第４
ステップと、前記ワード線を前記第５電圧以上まで活性
化させる第５ステップとを備え、前記第４ステップを前
記メモリセルから１情報が前記ビット線に読み出される
前に実行される。従って、メモリセルから１情報が読み
出されない状態で確実にセンスアンプを活性化すること
ができる。
リセルのセル・トランジスタのしきい値電圧を第１電圧
とし、前記プリチャージ電圧を第２電圧とし、前記第１
電圧＋前記第２電圧を第３電圧とし、前記メモリセルへ
の１情報の書き込み電圧を第４電圧とし、前記第４電圧
＋前記第１電圧を第５電圧とし、前記ワード線を基準電
圧から前記第１電圧以上、前記第３電圧未満まで活性化
させる第１ステップと、０情報を前記ビット線に読み出
す第２ステップと、前記ダミーワード線を活性化させる
第３ステップと、前記センスアンプを活性化させる第４
ステップと、前記ワード線を前記第５電圧以上まで活性
化させる第５ステップとを備え、前記第４ステップを前
記メモリセルから１情報が前記ビット線に読み出される
前に実行される。従って、メモリセルから１情報が読み
出されない状態で確実にセンスアンプを活性化すること
ができる。
【００２６】
【発明の実施の形態】（第一実施形態）以下、本発明を
具体化した第一実施形態を図１〜図８に従って説明す
る。
具体化した第一実施形態を図１〜図８に従って説明す
る。
【００２７】尚、説明の便宜上、従来技術と同様の構成
については同一の符号を付してその説明を一部省略す
る。図１は、本実施形態のＳＤＲＡＭのブロック回路図
であり、ワード線及びダミーワード線の駆動にかかる部
分を示す。
については同一の符号を付してその説明を一部省略す
る。図１は、本実施形態のＳＤＲＡＭのブロック回路図
であり、ワード線及びダミーワード線の駆動にかかる部
分を示す。
【００２８】ＳＤＲＡＭ１０には、アドレス信号ＡＤ
Ｄ、外部コマンド信号ＣＭＤが供給される。アドレス信
号ＡＤＤはアドレスバッファ１１に入力され、外部コマ
ンド信号ＣＭＤは内部動作判定回路１２に入力される。
Ｄ、外部コマンド信号ＣＭＤが供給される。アドレス信
号ＡＤＤはアドレスバッファ１１に入力され、外部コマ
ンド信号ＣＭＤは内部動作判定回路１２に入力される。
【００２９】外部コマンド信号ＣＭＤは複数の信号から
なり、内部動作判定回路１２は、複数の信号のレベルの
組み合わせにより指定されるアクティブコマンドやリー
ドコマンドなどの各種コマンドをデコードする。そし
て、内部動作判定回路１２は、ロウアドレスを受け取る
ための制御信号ＲＣＴをアドレスバッファ１１に出力す
る。また、内部動作判定回路１２は、アクティブコマン
ドをデコードしたときに生成するアクティブ信号ＡＣＴ
をロウアドレスプリデコーダ１３、ロウアドレスメイン
デコーダ１４に出力する。
なり、内部動作判定回路１２は、複数の信号のレベルの
組み合わせにより指定されるアクティブコマンドやリー
ドコマンドなどの各種コマンドをデコードする。そし
て、内部動作判定回路１２は、ロウアドレスを受け取る
ための制御信号ＲＣＴをアドレスバッファ１１に出力す
る。また、内部動作判定回路１２は、アクティブコマン
ドをデコードしたときに生成するアクティブ信号ＡＣＴ
をロウアドレスプリデコーダ１３、ロウアドレスメイン
デコーダ１４に出力する。
【００３０】アドレスバッファ１１は、制御信号ＲＣＴ
に応答して動作し、入力するアドレス信号ＡＤＤをバッ
ファしたロウアドレス信号ＲＡをロウアドレスプリデコ
ーダ１３に出力する。ロウアドレスプリデコーダ１３
は、アクティブ信号ＡＣＴに応答してロウアドレス信号
ＲＡをデコードしたプリデコード信号ＰＤを内部動作判
定回路１２、ロウアドレスメインデコーダ１４、サブワ
ードドライバ１５に出力する。また、ロウアドレスプリ
デコーダ１３は、ロウアドレス信号ＲＡのうちの１つの
アドレス信号ＲＡ０をダミーワードドライバ１６に出力
する。
に応答して動作し、入力するアドレス信号ＡＤＤをバッ
ファしたロウアドレス信号ＲＡをロウアドレスプリデコ
ーダ１３に出力する。ロウアドレスプリデコーダ１３
は、アクティブ信号ＡＣＴに応答してロウアドレス信号
ＲＡをデコードしたプリデコード信号ＰＤを内部動作判
定回路１２、ロウアドレスメインデコーダ１４、サブワ
ードドライバ１５に出力する。また、ロウアドレスプリ
デコーダ１３は、ロウアドレス信号ＲＡのうちの１つの
アドレス信号ＲＡ０をダミーワードドライバ１６に出力
する。
【００３１】ロウアドレスメインデコーダ１４は複数設
けられ、各ロウアドレスメインデコーダ１４にはメイン
ワード線ＭＷＬがそれぞれ接続されている。ロウアドレ
スメインデコーダ１４は、アクティブ信号ＡＣＴに応答
してプリデコード信号ＰＤをデコードし、そのプリデコ
ード信号ＰＤに対応するロウアドレスメインデコーダ１
４がメインワード線ＭＷＬを活性化する。メインワード
線ＭＷＬには複数（図１では２つのみ示す）の第１及び
第２サブワードデコーダ１７ａ，１７ｂが接続され、第
１及び第２サブワードデコーダ１７ａ，１７ｂには第１
及び第２サブワード線（単にワード線とよぶ）ＷＬ０，
ＷＬ１がそれぞれ接続されている。
けられ、各ロウアドレスメインデコーダ１４にはメイン
ワード線ＭＷＬがそれぞれ接続されている。ロウアドレ
スメインデコーダ１４は、アクティブ信号ＡＣＴに応答
してプリデコード信号ＰＤをデコードし、そのプリデコ
ード信号ＰＤに対応するロウアドレスメインデコーダ１
４がメインワード線ＭＷＬを活性化する。メインワード
線ＭＷＬには複数（図１では２つのみ示す）の第１及び
第２サブワードデコーダ１７ａ，１７ｂが接続され、第
１及び第２サブワードデコーダ１７ａ，１７ｂには第１
及び第２サブワード線（単にワード線とよぶ）ＷＬ０，
ＷＬ１がそれぞれ接続されている。
【００３２】サブワードドライバ１５はサブワードドラ
イバの数に対応して複数設けられ、各サブワードドライ
バ１５は、入力するプリデコード信号ＰＤに応答してワ
ード線ＷＬ０，ＷＬ１を駆動する駆動信号を生成し第１
及び第２サブワードデコーダ１７ａ，１７ｂに出力す
る。第１及び第２サブワードデコーダ１７ａ，１７ｂ
は、メインワード線ＭＷＬが活性化されると、サブワー
ドドライバ１５から供給される駆動信号に応答して第１
又は第２ワード線ＷＬ０，ＷＬ１を活性化する。
イバの数に対応して複数設けられ、各サブワードドライ
バ１５は、入力するプリデコード信号ＰＤに応答してワ
ード線ＷＬ０，ＷＬ１を駆動する駆動信号を生成し第１
及び第２サブワードデコーダ１７ａ，１７ｂに出力す
る。第１及び第２サブワードデコーダ１７ａ，１７ｂ
は、メインワード線ＭＷＬが活性化されると、サブワー
ドドライバ１５から供給される駆動信号に応答して第１
又は第２ワード線ＷＬ０，ＷＬ１を活性化する。
【００３３】第１及び第２ワード線ＷＬ０，ＷＬ１と、
それと直交する第１及び第２ビット線ＢＬ０，／ＢＬ
０，ＢＬ１，／ＢＬ１との交点にはそれぞれメモリセル
１８ａ，１８ｂ，１９ａ，１９ｂが接続されている。こ
れらメモリセル１８ａ〜１９ｂは、図２１に示すメモリ
セル２ａと同様に構成されている。そして、第１及び第
２ワード線ＷＬ０，ＷＬ１、第１及び第２ビット線対Ｂ
Ｌ０，／ＢＬ０，ＢＬ１，／ＢＬ１メモリセル１８ａ〜
１９ｂからメモリブロックが構成される。
それと直交する第１及び第２ビット線ＢＬ０，／ＢＬ
０，ＢＬ１，／ＢＬ１との交点にはそれぞれメモリセル
１８ａ，１８ｂ，１９ａ，１９ｂが接続されている。こ
れらメモリセル１８ａ〜１９ｂは、図２１に示すメモリ
セル２ａと同様に構成されている。そして、第１及び第
２ワード線ＷＬ０，ＷＬ１、第１及び第２ビット線対Ｂ
Ｌ０，／ＢＬ０，ＢＬ１，／ＢＬ１メモリセル１８ａ〜
１９ｂからメモリブロックが構成される。
【００３４】各ビット線ＢＬ０，／ＢＬ０，ＢＬ１，／
ＢＬ１の電位は、活性化された第１及び第２ワード線Ｗ
Ｌ０，ＷＬ１に接続されたメモリセル１８ａ〜１９ｂに
保持されたセル情報に応じて変化する。例えば、第１ワ
ード線ＷＬ０が活性化した場合、それに接続されたメモ
リセル１８ａ，１９ａのセル情報に応じてビット線ＢＬ
０，ＢＬ１の電位が変化する。即ち、活性化したワード
線に接続された複数のメモリセルのセル情報が複数のビ
ット線にそれぞれ読み出される。
ＢＬ１の電位は、活性化された第１及び第２ワード線Ｗ
Ｌ０，ＷＬ１に接続されたメモリセル１８ａ〜１９ｂに
保持されたセル情報に応じて変化する。例えば、第１ワ
ード線ＷＬ０が活性化した場合、それに接続されたメモ
リセル１８ａ，１９ａのセル情報に応じてビット線ＢＬ
０，ＢＬ１の電位が変化する。即ち、活性化したワード
線に接続された複数のメモリセルのセル情報が複数のビ
ット線にそれぞれ読み出される。
【００３５】尚、各ビット線ＢＬ０〜／ＢＬ１の電位が
変化するタイミングは、それぞれに接続されたメモリセ
ル１８ａ〜１９ｂのセル情報に対応する。例えば、メモ
リセル１８ａに０情報が保持され、メモリセル１９ａに
１情報が保持されているとする。この場合、先ず、第１
ワード線ＷＬ０の電位が電源Ｖssレベルからセル・トラ
ンジスタＴｒのしきい値Ｖthcell高い電位まで上昇する
と、メモリセル１８ａの０情報によりビット線ＢＬ０の
電位が下降する。次に、第１ワード線ＷＬ０の電位がプ
リチャージ電圧Ｖｐｒ（＝ＶiiC ／２）からセル・トラ
ンジスタＴｒのしきい値Ｖthcell高い電位まで上昇する
と、メモリセル１９ａの１情報によりビット線ＢＬ１の
電位が上昇する。つまり、第１ワード線ＷＬ０が活性化
された場合、ワード線電圧がセルトランジスタのしきい
値電圧以上になると０情報がメモリセルからビット線Ｂ
Ｌ０，ＢＬ１に読み出され、次にワード線電圧がプリチ
ャージ電圧＋セルトランジスタのしきい値電圧以上にな
ると１情報がメモリセルからビット線ＢＬ０，ＢＬ１に
読み出される。
変化するタイミングは、それぞれに接続されたメモリセ
ル１８ａ〜１９ｂのセル情報に対応する。例えば、メモ
リセル１８ａに０情報が保持され、メモリセル１９ａに
１情報が保持されているとする。この場合、先ず、第１
ワード線ＷＬ０の電位が電源Ｖssレベルからセル・トラ
ンジスタＴｒのしきい値Ｖthcell高い電位まで上昇する
と、メモリセル１８ａの０情報によりビット線ＢＬ０の
電位が下降する。次に、第１ワード線ＷＬ０の電位がプ
リチャージ電圧Ｖｐｒ（＝ＶiiC ／２）からセル・トラ
ンジスタＴｒのしきい値Ｖthcell高い電位まで上昇する
と、メモリセル１９ａの１情報によりビット線ＢＬ１の
電位が上昇する。つまり、第１ワード線ＷＬ０が活性化
された場合、ワード線電圧がセルトランジスタのしきい
値電圧以上になると０情報がメモリセルからビット線Ｂ
Ｌ０，ＢＬ１に読み出され、次にワード線電圧がプリチ
ャージ電圧＋セルトランジスタのしきい値電圧以上にな
ると１情報がメモリセルからビット線ＢＬ０，ＢＬ１に
読み出される。
【００３６】尚、０情報を読み出す場合のセル・トラン
ジスタＴｒのしきい値電圧Ｖthcellと、１情報を読み出
す場合のそれは、詳細には異なる電圧であるが、動作的
には同じであるため、同じ符号を付して説明している。
ジスタＴｒのしきい値電圧Ｖthcellと、１情報を読み出
す場合のそれは、詳細には異なる電圧であるが、動作的
には同じであるため、同じ符号を付して説明している。
【００３７】各ビット線対ＢＬ０，／ＢＬ０、ＢＬ１，
／ＢＬ１の一端はスイッチ回路２５ａ，２５ｂに接続さ
れている。スイッチ回路２５ａ，２５ｂはセンスアンプ
２０ａ，２０ｂが接続された各ビット線対の一端側に接
続され、各ビット線対の他端側にはスイッチ回路２２
ａ，２２ｂが接続されている。各スイッチ回路２２ａ，
２２ｂにはビット線対ＢＬ３，／ＢＬ３、ＢＬ４，／Ｂ
Ｌ４が接続されている。ビット線ＢＬ３，／ＢＬ３、Ｂ
Ｌ４，／ＢＬ４と第３及び第４ワード線ＷＬ２，ＷＬ３
との交点にはメモリセル（符号略）が接続されている。
尚、第３及び第４ワード線ＷＬ２，ＷＬ３、ビット線Ｂ
Ｌ３，／ＢＬ３、ＢＬ４，／ＢＬ４及びそれらに接続さ
れたメモリセルからメモリブロックが構成される。そし
て、第３及び第４ワード線ＷＬ３，ＷＬ４は、第１及び
第２ワード線ＷＬ０，ＷＬ１を駆動する回路と同様な回
路（図示略）によって駆動される。
／ＢＬ１の一端はスイッチ回路２５ａ，２５ｂに接続さ
れている。スイッチ回路２５ａ，２５ｂはセンスアンプ
２０ａ，２０ｂが接続された各ビット線対の一端側に接
続され、各ビット線対の他端側にはスイッチ回路２２
ａ，２２ｂが接続されている。各スイッチ回路２２ａ，
２２ｂにはビット線対ＢＬ３，／ＢＬ３、ＢＬ４，／Ｂ
Ｌ４が接続されている。ビット線ＢＬ３，／ＢＬ３、Ｂ
Ｌ４，／ＢＬ４と第３及び第４ワード線ＷＬ２，ＷＬ３
との交点にはメモリセル（符号略）が接続されている。
尚、第３及び第４ワード線ＷＬ２，ＷＬ３、ビット線Ｂ
Ｌ３，／ＢＬ３、ＢＬ４，／ＢＬ４及びそれらに接続さ
れたメモリセルからメモリブロックが構成される。そし
て、第３及び第４ワード線ＷＬ３，ＷＬ４は、第１及び
第２ワード線ＷＬ０，ＷＬ１を駆動する回路と同様な回
路（図示略）によって駆動される。
【００３８】各スイッチ回路２５ａ，２５ｂは内部動作
判定回路１２からのブロック選択信号ＢＳＲに応答して
オン・オフし、各スイッチ回路２２ａ，２２ｂは内部動
作判定回路１２からのブロック選択信号ＢＳＬに応答し
てオン・オフする。従って、センスアンプ２０ａ，２０
ｂには、オンしたスイッチ回路２５ａ，２５ｂ又はスイ
ッチ回路２２ａ，２２ｂを介してビット線対ＢＬ０，／
ＢＬ０、ＢＬ１，／ＢＬ１又はビット線対ＢＬ３，／Ｂ
Ｌ３、ＢＬ４，／ＢＬ４が接続される。
判定回路１２からのブロック選択信号ＢＳＲに応答して
オン・オフし、各スイッチ回路２２ａ，２２ｂは内部動
作判定回路１２からのブロック選択信号ＢＳＬに応答し
てオン・オフする。従って、センスアンプ２０ａ，２０
ｂには、オンしたスイッチ回路２５ａ，２５ｂ又はスイ
ッチ回路２２ａ，２２ｂを介してビット線対ＢＬ０，／
ＢＬ０、ＢＬ１，／ＢＬ１又はビット線対ＢＬ３，／Ｂ
Ｌ３、ＢＬ４，／ＢＬ４が接続される。
【００３９】センスアンプ２０ａ，２０ｂは、センスア
ンプドライバ２１から供給される活性化電圧により動作
し、接続されたビット線対ＢＬ０，／ＢＬ０、ＢＬ１，
／ＢＬ１又はビット線対ＢＬ３，／ＢＬ３、ＢＬ４，／
ＢＬ４の電位差を増幅する。
ンプドライバ２１から供給される活性化電圧により動作
し、接続されたビット線対ＢＬ０，／ＢＬ０、ＢＬ１，
／ＢＬ１又はビット線対ＢＬ３，／ＢＬ３、ＢＬ４，／
ＢＬ４の電位差を増幅する。
【００４０】センスアンプ２０ａ，２０ｂの近傍には、
センスアンプ２０ａ，２０ｂが接続されたビット線と、
それらと直交するダミーワード線ＤＷＬ０，ＤＷＬ１と
の交点にダミーセル２３ａ，２３ｂ，２４ａ，２４ｂが
それぞれ接続されている。
センスアンプ２０ａ，２０ｂが接続されたビット線と、
それらと直交するダミーワード線ＤＷＬ０，ＤＷＬ１と
の交点にダミーセル２３ａ，２３ｂ，２４ａ，２４ｂが
それぞれ接続されている。
【００４１】各ダミーセル２３ａ〜２４ｂは、メモリセ
ル１８ａ〜１９ｂと同様に、トランジスタと容量とから
構成されている（図２２参照）。各ダミーセル２３ａ〜
２４ｂのトランジスタは、各メモリセル１８ａ〜１９ｂ
のセル・トランジスタＴｒと同じ電気的特性を持つよう
に形成されている。ダミーセル２３ａ〜２４ｂの容量
は、各メモリセル１８ａ〜１９ｂの容量よりもその容量
値が小さく形成され、本実施形態では各メモリセル１８
ａ〜１９ｂの容量値の半分に設定されている。従って、
各ダミーセル２３ａ〜２４ｂには、各メモリセル１８ａ
〜１９ｂの１／２（２分の１）の電荷が蓄積される。
ル１８ａ〜１９ｂと同様に、トランジスタと容量とから
構成されている（図２２参照）。各ダミーセル２３ａ〜
２４ｂのトランジスタは、各メモリセル１８ａ〜１９ｂ
のセル・トランジスタＴｒと同じ電気的特性を持つよう
に形成されている。ダミーセル２３ａ〜２４ｂの容量
は、各メモリセル１８ａ〜１９ｂの容量よりもその容量
値が小さく形成され、本実施形態では各メモリセル１８
ａ〜１９ｂの容量値の半分に設定されている。従って、
各ダミーセル２３ａ〜２４ｂには、各メモリセル１８ａ
〜１９ｂの１／２（２分の１）の電荷が蓄積される。
【００４２】ダミーセル２３ａ，２３ｂ，２４ａ，２４
ｂのトランジスタと容量の間のノード（ストレージノー
ド）には、高電位側電源ＶiiC 以下の電圧が供給されて
いる。
ｂのトランジスタと容量の間のノード（ストレージノー
ド）には、高電位側電源ＶiiC 以下の電圧が供給されて
いる。
【００４３】第１及び第２ダミーワード線ＤＷＬ０，Ｄ
ＷＬ１はダミーワードドライバ１６に接続されている。
そのダミーワードドライバ１６には、ロウアドレスプリ
デコーダ１３からアドレス信号ＲＡ０が供給され、内部
動作判定回路１２から活性化信号ＤＡＣＴが供給され
る。ダミーワードドライバ１６は、活性化信号ＤＡＣＴ
に応答して活性化すると、アドレス信号ＲＡ０に基づい
て第１ダミーワード線ＤＷＬ０または第２ダミーワード
線ＤＷＬ１を活性化する。
ＷＬ１はダミーワードドライバ１６に接続されている。
そのダミーワードドライバ１６には、ロウアドレスプリ
デコーダ１３からアドレス信号ＲＡ０が供給され、内部
動作判定回路１２から活性化信号ＤＡＣＴが供給され
る。ダミーワードドライバ１６は、活性化信号ＤＡＣＴ
に応答して活性化すると、アドレス信号ＲＡ０に基づい
て第１ダミーワード線ＤＷＬ０または第２ダミーワード
線ＤＷＬ１を活性化する。
【００４４】第１ダミーワード線ＤＷＬ０が活性化され
ると、それに接続されたダミーセル２３ａ，２４ａの電
荷によりビット線ＢＬ０，ＢＬ１の電位が引き上げられ
る。同様に、第２ダミーワード線ＤＷＬ１が活性化され
ると、それに接続されたダミーセル２３ｂ，２４ｂの電
荷により反転ビット線／ＢＬ０，／ＢＬ１の電位が引き
上げられる。
ると、それに接続されたダミーセル２３ａ，２４ａの電
荷によりビット線ＢＬ０，ＢＬ１の電位が引き上げられ
る。同様に、第２ダミーワード線ＤＷＬ１が活性化され
ると、それに接続されたダミーセル２３ｂ，２４ｂの電
荷により反転ビット線／ＢＬ０，／ＢＬ１の電位が引き
上げられる。
【００４５】ダミーワードドライバ１６は、プリデコー
ド信号ＰＤに応答し、第１及び第２ワード線ＷＬ０，Ｗ
Ｌ１の活性化によりメモリセル１８ａ〜１９ｂのセル情
報が読み出されたビット線ＢＬ０〜／ＢＬ１の電位を引
き上げるように構成されている。
ド信号ＰＤに応答し、第１及び第２ワード線ＷＬ０，Ｗ
Ｌ１の活性化によりメモリセル１８ａ〜１９ｂのセル情
報が読み出されたビット線ＢＬ０〜／ＢＬ１の電位を引
き上げるように構成されている。
【００４６】例えば、メモリセル１８ａに１情報が記憶
されている場合、第１ワード線ＷＬ０が活性化しても、
その第１ワード線ＷＬ０の電圧がビット線のプリチャー
ジ電圧＋セルトランジスタのしきい値電圧以下の場合で
はビット線ＢＬ０の電位は変わらない。この時、ダミー
ワードドライバ１６は、第１ダミーワード線ＤＷＬ０を
活性化する。この動作によりダミーセル２３ａの電荷に
よって第１ビット線ＢＬ０の電位を引き上げる。これに
より第１ビット線ＢＬ０と第１反転ビット線／ＢＬの電
位差がセンスアンプ２０ａの感度以上となる。
されている場合、第１ワード線ＷＬ０が活性化しても、
その第１ワード線ＷＬ０の電圧がビット線のプリチャー
ジ電圧＋セルトランジスタのしきい値電圧以下の場合で
はビット線ＢＬ０の電位は変わらない。この時、ダミー
ワードドライバ１６は、第１ダミーワード線ＤＷＬ０を
活性化する。この動作によりダミーセル２３ａの電荷に
よって第１ビット線ＢＬ０の電位を引き上げる。これに
より第１ビット線ＢＬ０と第１反転ビット線／ＢＬの電
位差がセンスアンプ２０ａの感度以上となる。
【００４７】一方、メモリセル１８ａに０情報が記憶さ
れている場合、第１ワード線ＷＬ０が活性化すると第１
ビット線ＢＬ０の電位は僅かに下降する。そして、同様
に、ダミーワードドライバ１６が第１ダミーワード線Ｄ
ＷＬ０を活性化すると、ダミーセル２３ａの電荷により
第１ビット線ＢＬ０の電位が引き上げられる。
れている場合、第１ワード線ＷＬ０が活性化すると第１
ビット線ＢＬ０の電位は僅かに下降する。そして、同様
に、ダミーワードドライバ１６が第１ダミーワード線Ｄ
ＷＬ０を活性化すると、ダミーセル２３ａの電荷により
第１ビット線ＢＬ０の電位が引き上げられる。
【００４８】この引き上げられた第１ビット線ＢＬ０の
電位は、ダミーセル２３ａがメモリセル１８ａの１／２
の容量値を持つため、第１ビット線対ＢＬ０，／ＢＬ０
のプリチャージ電位（セルプレート電圧と等しく、Ｖii
C ／２レベル）と０情報により降下した電位との略中間
電位となる。尚、他のダミーセル２３ｂ〜２４ｂによる
ビット線ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１の電位変
化も同様である。
電位は、ダミーセル２３ａがメモリセル１８ａの１／２
の容量値を持つため、第１ビット線対ＢＬ０，／ＢＬ０
のプリチャージ電位（セルプレート電圧と等しく、Ｖii
C ／２レベル）と０情報により降下した電位との略中間
電位となる。尚、他のダミーセル２３ｂ〜２４ｂによる
ビット線ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１の電位変
化も同様である。
【００４９】内部動作判定回路１２は、デコードしたコ
マンドがアクティブコマンドであるとき、アクティブ信
号ＡＣＴを出力した後の所定のタイミングにてダミーワ
ードドライバ１６とセンスアンプドライバ２１を活性化
する活性化信号ＤＡＣＴ，ＬＥをそれぞれ出力する。
マンドがアクティブコマンドであるとき、アクティブ信
号ＡＣＴを出力した後の所定のタイミングにてダミーワ
ードドライバ１６とセンスアンプドライバ２１を活性化
する活性化信号ＤＡＣＴ，ＬＥをそれぞれ出力する。
【００５０】ダミーワードドライバ１６を活性化する信
号ＤＡＣＴを出力する第１のタイミングは、０情報が読
み出されるタイミングと、１情報が読み出されるタイミ
ングとの間に設定されている。
号ＤＡＣＴを出力する第１のタイミングは、０情報が読
み出されるタイミングと、１情報が読み出されるタイミ
ングとの間に設定されている。
【００５１】センスアンプドライバ２１を活性化する信
号ＬＥを出力する第２のタイミングは、第１のタイミン
グと、１情報が読み出されるタイミングとの間に設定さ
れている。
号ＬＥを出力する第２のタイミングは、第１のタイミン
グと、１情報が読み出されるタイミングとの間に設定さ
れている。
【００５２】図２は、内部動作判定回路１２の構成と、
周辺回路との接続を示すブロック回路図である。ＳＤＲ
ＡＭ１０には、上記した外部アドレス信号ＡＤＤ及び外
部コマンド信号ＣＭＤとともに、外部クロック信号ＣＬ
Ｋ，クロックイネーブル信号ＣＫＥが入力される。ＳＤ
ＲＡＭ１０は、各信号ＡＤＤ，ＣＭＤ，ＣＬＫ，ＣＫＥ
をバッファする入力バッファ１１，２６，２７，２８を
備える。内部動作判定回路１２は、上記の入力バッファ
２６と、コマンドデコーダ３１、センスアンプ活性化信
号発生回路３２、ブロック選択回路３３を含む。
周辺回路との接続を示すブロック回路図である。ＳＤＲ
ＡＭ１０には、上記した外部アドレス信号ＡＤＤ及び外
部コマンド信号ＣＭＤとともに、外部クロック信号ＣＬ
Ｋ，クロックイネーブル信号ＣＫＥが入力される。ＳＤ
ＲＡＭ１０は、各信号ＡＤＤ，ＣＭＤ，ＣＬＫ，ＣＫＥ
をバッファする入力バッファ１１，２６，２７，２８を
備える。内部動作判定回路１２は、上記の入力バッファ
２６と、コマンドデコーダ３１、センスアンプ活性化信
号発生回路３２、ブロック選択回路３３を含む。
【００５３】入力バッファ２７は外部クロック信号ＣＬ
Ｋをバッファした内部クロック信号を各入力バッファ１
１，２６，２８に出力し、各入力バッファ１１，２６，
２８は内部クロック信号により外部入力信号を取り込
み、コマンドデコーダへ出力する。
Ｋをバッファした内部クロック信号を各入力バッファ１
１，２６，２８に出力し、各入力バッファ１１，２６，
２８は内部クロック信号により外部入力信号を取り込
み、コマンドデコーダへ出力する。
【００５４】入力バッファ２８はクロックイネーブル信
号ＣＫＥをバッファした入力活性化信号ＩＥを入力バッ
ファ１１，２６に出力し、イネーブル信号ＥＮをコマン
ドデコーダ３１に出力する。入力バッファ１１，２６
は、入力活性化信号ＩＥに応答して活性化し、外部アド
レス信号ＡＤＤ、外部コマンド信号ＣＭＤをバッファし
て出力する。
号ＣＫＥをバッファした入力活性化信号ＩＥを入力バッ
ファ１１，２６に出力し、イネーブル信号ＥＮをコマン
ドデコーダ３１に出力する。入力バッファ１１，２６
は、入力活性化信号ＩＥに応答して活性化し、外部アド
レス信号ＡＤＤ、外部コマンド信号ＣＭＤをバッファし
て出力する。
【００５５】外部コマンド信号ＣＭＤは、ロウアドレス
ストローブ信号／ＲＡＳ、コラムアドレスストローブ信
号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップセレ
クト信号／ＣＳの信号レベルからなり、入力バッファ２
６はそれら信号／ＲＡＳ，／ＣＡＳ，／ＷＥ，／ＣＳを
バッファしてコマンドデコーダ３１に出力する。
ストローブ信号／ＲＡＳ、コラムアドレスストローブ信
号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップセレ
クト信号／ＣＳの信号レベルからなり、入力バッファ２
６はそれら信号／ＲＡＳ，／ＣＡＳ，／ＷＥ，／ＣＳを
バッファしてコマンドデコーダ３１に出力する。
【００５６】コマンドデコーダ３１は、外部コマンド信
号ＣＭＤ、即ち、各信号／ＲＡＳ，／ＣＡＳ，／ＷＥ，
／ＣＳの状態（Ｈレベル又はＬレベル）の組み合わせに
より指定される各種コマンドをデコードする。そして、
コマンドデコーダ３１はデコードしたアクティブコマン
ドに対応するアクティブ信号ＡＣＴをセンスアンプ活性
化信号発生回路３２、ブロック選択回路３３、プリデコ
ーダ１３、メインデコーダ１４に出力する。尚、アクテ
ィブコマンドはセル情報の読み出し（リード）／書き込
み（ライト）を行うメモリセルが含まれるブロック（又
はバンク）を活性化するためのコマンドである。コマン
ドデコーダ３１は、メモリセルからセル情報を読み出す
ときに、先ずアクティブコマンドを発行（アクティブ信
号ＡＣＴを出力）する。
号ＣＭＤ、即ち、各信号／ＲＡＳ，／ＣＡＳ，／ＷＥ，
／ＣＳの状態（Ｈレベル又はＬレベル）の組み合わせに
より指定される各種コマンドをデコードする。そして、
コマンドデコーダ３１はデコードしたアクティブコマン
ドに対応するアクティブ信号ＡＣＴをセンスアンプ活性
化信号発生回路３２、ブロック選択回路３３、プリデコ
ーダ１３、メインデコーダ１４に出力する。尚、アクテ
ィブコマンドはセル情報の読み出し（リード）／書き込
み（ライト）を行うメモリセルが含まれるブロック（又
はバンク）を活性化するためのコマンドである。コマン
ドデコーダ３１は、メモリセルからセル情報を読み出す
ときに、先ずアクティブコマンドを発行（アクティブ信
号ＡＣＴを出力）する。
【００５７】センスアンプ活性化信号発生回路３２は、
アクティブ信号ＡＣＴに応答して生成したセンスアンプ
活性化信号ＬＥをセンスアンプ電源発生回路３４に出力
する。センスアンプ活性化信号発生回路３２は遅延回路
を含み、アクティブ信号ＡＣＴを遅延させて上記した第
２のタイミングでセンスアンプ活性化信号ＬＥをアクテ
ィブにする。
アクティブ信号ＡＣＴに応答して生成したセンスアンプ
活性化信号ＬＥをセンスアンプ電源発生回路３４に出力
する。センスアンプ活性化信号発生回路３２は遅延回路
を含み、アクティブ信号ＡＣＴを遅延させて上記した第
２のタイミングでセンスアンプ活性化信号ＬＥをアクテ
ィブにする。
【００５８】センスアンプ電源発生回路３４は、アクテ
ィブなセンスアンプ活性化信号ＬＥに応答して所定電圧
の活性化電圧ＳＡＰ，ＳＡＮを生成し、活性化電源ＳＡ
Ｐ，ＳＡＮをセンスアンプ２０ａに供給する。例えば、
活性化電圧ＳＡＰはセル電源ＶiiC の電圧であり、活性
化電圧ＳＡＮは低電位側電圧Ｖssである。センスアンプ
２０ａは、これら活性化電圧ＳＡＰ，ＳＡＮの供給を受
け活性化する。
ィブなセンスアンプ活性化信号ＬＥに応答して所定電圧
の活性化電圧ＳＡＰ，ＳＡＮを生成し、活性化電源ＳＡ
Ｐ，ＳＡＮをセンスアンプ２０ａに供給する。例えば、
活性化電圧ＳＡＰはセル電源ＶiiC の電圧であり、活性
化電圧ＳＡＮは低電位側電圧Ｖssである。センスアンプ
２０ａは、これら活性化電圧ＳＡＰ，ＳＡＮの供給を受
け活性化する。
【００５９】ブロック選択回路３３は、アクティブ信号
ＡＣＴとプリデコード信号ＰＤに応答して第１又は第２
のブロック選択信号ＢＳＲ，ＢＳＬを活性化する。そし
て、ブロック選択回路３３は、第１及び第２のブロック
選択信号ＢＳＲ，ＢＳＬをスイッチ回路２５ａ，２２ａ
に出力する。
ＡＣＴとプリデコード信号ＰＤに応答して第１又は第２
のブロック選択信号ＢＳＲ，ＢＳＬを活性化する。そし
て、ブロック選択回路３３は、第１及び第２のブロック
選択信号ＢＳＲ，ＢＳＬをスイッチ回路２５ａ，２２ａ
に出力する。
【００６０】スイッチ回路２５ａはビット線対ＢＬ０，
／ＢＬ０にそれぞれ接続されたＮチャネルＭＯＳトラン
ジスタからなり、それらトランジスタはブロック選択信
号ＢＳＲに応答してオン・オフする。スイッチ回路２２
ａはビット線対ＢＬ３，／ＢＬ３にそれぞれ接続された
ＮチャネルＭＯＳトランジスタからなり、それらトラン
ジスタはブロック選択信号ＢＳＬに応答してオン・オフ
する。そして、オンしたトランジスタにより異なるブロ
ックのビット線対ＢＬ０，／ＢＬ０又はビット線対ＢＬ
３，／ＢＬ３がセンスアンプ２０ａに接続される。
／ＢＬ０にそれぞれ接続されたＮチャネルＭＯＳトラン
ジスタからなり、それらトランジスタはブロック選択信
号ＢＳＲに応答してオン・オフする。スイッチ回路２２
ａはビット線対ＢＬ３，／ＢＬ３にそれぞれ接続された
ＮチャネルＭＯＳトランジスタからなり、それらトラン
ジスタはブロック選択信号ＢＳＬに応答してオン・オフ
する。そして、オンしたトランジスタにより異なるブロ
ックのビット線対ＢＬ０，／ＢＬ０又はビット線対ＢＬ
３，／ＢＬ３がセンスアンプ２０ａに接続される。
【００６１】図３は、センスアンプ電源発生回路３４と
センスアンプ２０ａ，２０ｂの回路図である。センスア
ンプ電源発生回路３４は、インバータ回路４１、Ｐチャ
ネルＭＯＳトランジスタＴp11 、ＮチャネルＭＯＳトラ
ンジスタＴn11 〜Ｔn13 を含む。
センスアンプ２０ａ，２０ｂの回路図である。センスア
ンプ電源発生回路３４は、インバータ回路４１、Ｐチャ
ネルＭＯＳトランジスタＴp11 、ＮチャネルＭＯＳトラ
ンジスタＴn11 〜Ｔn13 を含む。
【００６２】ＰチャネルＭＯＳトランジスタＴp11 及び
ＮチャネルＭＯＳトランジスタＴn11 〜Ｔn13 はセル電
源ＶiiC と低電位側電源Ｖssとの間で直列に接続されて
いる。そして、トランジスタＴp11 のゲートにはセンス
アンプ活性化信号ＬＥがインバータ回路４１を介して入
力され、トランジスタＴn13 のゲートにはセンスアンプ
活性化信号ＬＥが入力される。また、トランジスタＴn1
1 ，Ｔn12 のゲートには、イコライズ信号ＥＱが入力さ
れる。
ＮチャネルＭＯＳトランジスタＴn11 〜Ｔn13 はセル電
源ＶiiC と低電位側電源Ｖssとの間で直列に接続されて
いる。そして、トランジスタＴp11 のゲートにはセンス
アンプ活性化信号ＬＥがインバータ回路４１を介して入
力され、トランジスタＴn13 のゲートにはセンスアンプ
活性化信号ＬＥが入力される。また、トランジスタＴn1
1 ，Ｔn12 のゲートには、イコライズ信号ＥＱが入力さ
れる。
【００６３】そして、トランジスタＴp11 ，Ｔn11 のド
レインからセンスアンプ２０ａ，２０ｂの高電位側電源
ＳＡＰが出力され、トランジスタＴn13 のドレインから
低電位側電源ＳＡＮが出力される。また、トランジスタ
Ｔn11 ，Ｔn12 の接続点からビット線対ＢＬ０，／ＢＬ
０、ＢＬ１，／ＢＬ１をプリチャージするプリチャージ
電圧Ｖｐｒ（＝ＶiiC ／２）が出力される。
レインからセンスアンプ２０ａ，２０ｂの高電位側電源
ＳＡＰが出力され、トランジスタＴn13 のドレインから
低電位側電源ＳＡＮが出力される。また、トランジスタ
Ｔn11 ，Ｔn12 の接続点からビット線対ＢＬ０，／ＢＬ
０、ＢＬ１，／ＢＬ１をプリチャージするプリチャージ
電圧Ｖｐｒ（＝ＶiiC ／２）が出力される。
【００６４】このように構成されたセンスアンプ電源発
生回路３４では、センスアンプ活性化信号ＬＥがＨレベ
ルとなると、トランジスタＴp11 ，Ｔn13 がオンされ
る。この時イコライズ信号ＥＱはＬレベルに維持され
る。すると、ＳＡＰとしてセル電源ＶiiC が出力され、
ＳＡＮとし低電位側電源Ｖssが出力されて、センスアン
プ２０ａ，２０ｂが活性化される。
生回路３４では、センスアンプ活性化信号ＬＥがＨレベ
ルとなると、トランジスタＴp11 ，Ｔn13 がオンされ
る。この時イコライズ信号ＥＱはＬレベルに維持され
る。すると、ＳＡＰとしてセル電源ＶiiC が出力され、
ＳＡＮとし低電位側電源Ｖssが出力されて、センスアン
プ２０ａ，２０ｂが活性化される。
【００６５】一方、センスアンプ活性化信号ＬＥがＬレ
ベルとなると、トランジスタＴp11，Ｔn13 がオフされ
る。このとき、イコライズ信号ＥＱはＨレベルとなって
トランジスタＴn11 ，Ｔn12 がオンされる。すると、プ
リチャージ電圧Ｖｐｒとして電源ＶiiC ，Ｖssの中間レ
ベル（＝ＶiiC ／２）が出力される。
ベルとなると、トランジスタＴp11，Ｔn13 がオフされ
る。このとき、イコライズ信号ＥＱはＨレベルとなって
トランジスタＴn11 ，Ｔn12 がオンされる。すると、プ
リチャージ電圧Ｖｐｒとして電源ＶiiC ，Ｖssの中間レ
ベル（＝ＶiiC ／２）が出力される。
【００６６】センスアンプ２０ａ，２０ｂは、Ｐチャネ
ルＭＯＳトランジスタＴp12 ，Ｔp13 とＮチャネルＭＯ
ＳトランジスタＴn14 ，Ｔn15 とから構成される。ＰＭ
ＯＳトランジスタＴp12 とＮＭＯＳトランジスタＴn14
、ＰＭＯＳトランジスタＴp13 とＮＭＯＳトランジス
タＴn15 は高電位側電源ＳＡＰと低電位側電源ＳＡＮの
間で直列に接続されている。トランジスタＴp12 ，Ｔn1
4 のゲートはトランジスタＴp13 ，Ｔn15 のドレインと
反転ビット線／ＢＬに接続され、トランジスタＴp13 ，
Ｔn15 のゲートはトランジスタＴp12 ，Ｔn14 のドレイ
ンとビット線ＢＬに接続されている。
ルＭＯＳトランジスタＴp12 ，Ｔp13 とＮチャネルＭＯ
ＳトランジスタＴn14 ，Ｔn15 とから構成される。ＰＭ
ＯＳトランジスタＴp12 とＮＭＯＳトランジスタＴn14
、ＰＭＯＳトランジスタＴp13 とＮＭＯＳトランジス
タＴn15 は高電位側電源ＳＡＰと低電位側電源ＳＡＮの
間で直列に接続されている。トランジスタＴp12 ，Ｔn1
4 のゲートはトランジスタＴp13 ，Ｔn15 のドレインと
反転ビット線／ＢＬに接続され、トランジスタＴp13 ，
Ｔn15 のゲートはトランジスタＴp12 ，Ｔn14 のドレイ
ンとビット線ＢＬに接続されている。
【００６７】センスアンプ２０ａは、ビット線対ＢＬ
０，／ＢＬ０の電位差を、供給される高電位側電源ＳＡ
Ｐと低電位側電源ＳＡＮのレベル差、即ちセル電源Ｖii
C と低電位側電源Ｖssの電位差に増幅する。同様に、セ
ンスアンプ２０ｂは、ビット線対ＢＬ１，／ＢＬ１の電
位差をセル電源ＶiiC と低電位側電源Ｖssの電位差に増
幅する。
０，／ＢＬ０の電位差を、供給される高電位側電源ＳＡ
Ｐと低電位側電源ＳＡＮのレベル差、即ちセル電源Ｖii
C と低電位側電源Ｖssの電位差に増幅する。同様に、セ
ンスアンプ２０ｂは、ビット線対ＢＬ１，／ＢＬ１の電
位差をセル電源ＶiiC と低電位側電源Ｖssの電位差に増
幅する。
【００６８】図４は、ダミーワードドライバ１６の回路
図である。ダミーワードドライバ１６は、インバータ回
路４２〜４４、ナンド回路４５，４６から構成される。
第１ナンド回路４５にはダミーワード活性化信号ＤＡＣ
Ｔとアドレス信号ＲＡ０が入力され、第２ナンド回路４
６にはダミーワード活性化信号ＤＡＣＴとアドレス信号
ＲＡ０を第１インバータ回路４２により反転した信号が
入力される。第１及び第２ナンド回路４５，４６の出力
端子は第２及び第３インバータ回路４３，４４の入力端
子に接続され、第２及び第３インバータ回路４３，４４
の出力端子には第１及び第２ダミーワード線ＤＷＬ０，
ＤＬＷ１が接続されている。ダミーワードドライバ１６
には動作電源として高電位側電源Ｖiiと低電位側電源Ｖ
ssとが入力される。
図である。ダミーワードドライバ１６は、インバータ回
路４２〜４４、ナンド回路４５，４６から構成される。
第１ナンド回路４５にはダミーワード活性化信号ＤＡＣ
Ｔとアドレス信号ＲＡ０が入力され、第２ナンド回路４
６にはダミーワード活性化信号ＤＡＣＴとアドレス信号
ＲＡ０を第１インバータ回路４２により反転した信号が
入力される。第１及び第２ナンド回路４５，４６の出力
端子は第２及び第３インバータ回路４３，４４の入力端
子に接続され、第２及び第３インバータ回路４３，４４
の出力端子には第１及び第２ダミーワード線ＤＷＬ０，
ＤＬＷ１が接続されている。ダミーワードドライバ１６
には動作電源として高電位側電源Ｖiiと低電位側電源Ｖ
ssとが入力される。
【００６９】このように構成されたダミーワードドライ
バ１６は、アドレス信号ＲＡ０の論理に応じて、セル情
報を読み出すメモリセルが接続されたビット線を駆動す
るようにダミーセルが接続された第１又は第２ダミーワ
ード線ＤＷＬ０，ＤＷＬ１を選択する。そして、ダミー
ワードドライバ１６は、ダミーワード活性化信号ＤＡＣ
Ｔに応答して活性化すると、選択した第１又は第２ダミ
ーワード線ＤＷＬ０，ＤＬＷ１の電位を高電位側電源Ｖ
iiレベルから低電位側電源Ｖssレベルに引き下げる。
バ１６は、アドレス信号ＲＡ０の論理に応じて、セル情
報を読み出すメモリセルが接続されたビット線を駆動す
るようにダミーセルが接続された第１又は第２ダミーワ
ード線ＤＷＬ０，ＤＷＬ１を選択する。そして、ダミー
ワードドライバ１６は、ダミーワード活性化信号ＤＡＣ
Ｔに応答して活性化すると、選択した第１又は第２ダミ
ーワード線ＤＷＬ０，ＤＬＷ１の電位を高電位側電源Ｖ
iiレベルから低電位側電源Ｖssレベルに引き下げる。
【００７０】例えば、図１に示すメモリセル１８ａのセ
ル情報を読み出す場合、ダミーワードドライバ１６は、
そのメモリセル１８ａが接続されたビット線ＢＬ０を駆
動するようにダミーセル２３ａが接続された第１ダミー
ワード線ＤＷＬ０を選択する。そして、ダミーワード活
性化信号ＤＡＣＴに応答して活性化すると、第１ダミー
ワード線ＤＷＬ０の電位を低電位側電源Ｖssレベルから
高電位側電源Ｖiiレベルに引き上げる。
ル情報を読み出す場合、ダミーワードドライバ１６は、
そのメモリセル１８ａが接続されたビット線ＢＬ０を駆
動するようにダミーセル２３ａが接続された第１ダミー
ワード線ＤＷＬ０を選択する。そして、ダミーワード活
性化信号ＤＡＣＴに応答して活性化すると、第１ダミー
ワード線ＤＷＬ０の電位を低電位側電源Ｖssレベルから
高電位側電源Ｖiiレベルに引き上げる。
【００７１】次に、上記のように構成されたＳＤＲＡＭ
の作用を図５〜図８に従って説明する。図５は、ＳＤＲ
ＡＭの動作波形図である。
の作用を図５〜図８に従って説明する。図５は、ＳＤＲ
ＡＭの動作波形図である。
【００７２】今、図１のメモリセル１８ａからセル情報
を読み出す場合について説明する。先ず、メモリセル１
８ａに０情報が保持されている場合を、図５（ａ）に従
って説明する。この場合、メモリセル１８ａのセル・ト
ランジスタＴｒと容量Ｃ１との間のストレージノードの
電位は、０情報に従って低電位電源Ｖssレベルになって
いる。
を読み出す場合について説明する。先ず、メモリセル１
８ａに０情報が保持されている場合を、図５（ａ）に従
って説明する。この場合、メモリセル１８ａのセル・ト
ランジスタＴｒと容量Ｃ１との間のストレージノードの
電位は、０情報に従って低電位電源Ｖssレベルになって
いる。
【００７３】セル情報の読み出し動作に先立って、ビッ
ト線ＢＬ０，／ＢＬ０は図３のセンスアンプ電源発生回
路３４にて生成したプリチャージ電源ＶｐｒによりＶii
C ／２レベルにプリチャージされる。また、ダミーワー
ド線ＤＷＬ０，ＤＷＬ１は電源Ｖssレベルにリセットさ
れる。
ト線ＢＬ０，／ＢＬ０は図３のセンスアンプ電源発生回
路３４にて生成したプリチャージ電源ＶｐｒによりＶii
C ／２レベルにプリチャージされる。また、ダミーワー
ド線ＤＷＬ０，ＤＷＬ１は電源Ｖssレベルにリセットさ
れる。
【００７４】次いで、ロウアドレス信号ＲＡに基づいて
選択されたワード線ＷＬ０の電位が引き上げられる（時
刻ｔ０）。そして、ワード線ＷＬ０の電位が低電位側電
源Ｖssからセル・トランジスタＴｒのしきい値電圧Ｖth
cell分高い電位（＝Ｖss＋Ｖthcell）（時刻ｔ１）にな
ると、メモリセル１８ａからビット線ＢＬ０に０情報が
読み出され、そのビット線ＢＬ０の電位がＶiiC ／２か
ら下降する。
選択されたワード線ＷＬ０の電位が引き上げられる（時
刻ｔ０）。そして、ワード線ＷＬ０の電位が低電位側電
源Ｖssからセル・トランジスタＴｒのしきい値電圧Ｖth
cell分高い電位（＝Ｖss＋Ｖthcell）（時刻ｔ１）にな
ると、メモリセル１８ａからビット線ＢＬ０に０情報が
読み出され、そのビット線ＢＬ０の電位がＶiiC ／２か
ら下降する。
【００７５】この状態で、ダミーワード線ＤＷＬ０が選
択されて、そのダミーワード線ＤＷＬ０が電源Ｖssレベ
ルから電源Ｖiiレベルに引き上げられる（時刻ｔ２）
と、ダミーセル２３ａの電荷により、ビット線ＢＬ０の
電位が引き上げられる。その引き上げ後の電位はセンス
アンプ２０ａがＬレベルと認識し得るレベルとなるよう
に、ダミーセル２３ａを構成する容量の容量値が設定さ
れている。そして、センスアンプ活性化信号ＬＥにより
センスアンプ２０ａが活性化される（時刻ｔ３）と、そ
のセンスアンプ２０ａによりビット線ＢＬ０，／ＢＬ０
の電位差が増幅されて、セル情報として出力される。
択されて、そのダミーワード線ＤＷＬ０が電源Ｖssレベ
ルから電源Ｖiiレベルに引き上げられる（時刻ｔ２）
と、ダミーセル２３ａの電荷により、ビット線ＢＬ０の
電位が引き上げられる。その引き上げ後の電位はセンス
アンプ２０ａがＬレベルと認識し得るレベルとなるよう
に、ダミーセル２３ａを構成する容量の容量値が設定さ
れている。そして、センスアンプ活性化信号ＬＥにより
センスアンプ２０ａが活性化される（時刻ｔ３）と、そ
のセンスアンプ２０ａによりビット線ＢＬ０，／ＢＬ０
の電位差が増幅されて、セル情報として出力される。
【００７６】ワード線ＷＬ０の電位は、所定の昇圧電圧
Ｖｐｐまで上昇する。この昇圧電圧Ｖｐｐの電位によっ
て、１情報をリフレッシュする（再書き込みを行う）。
尚、ワード線ＷＬ０の電位を引き上げるときのトランジ
ェントタイムｔＴ（ワード線電圧遷移時間であり、ワー
ド線電圧の振幅の１０パーセントから９０パーセントま
で上昇するのに要する時間）は、規定値であるロウアド
レスストローブ信号／ＲＡＳのアクティブタイムｔＲＡ
Ｓ期間程度に設定されている。
Ｖｐｐまで上昇する。この昇圧電圧Ｖｐｐの電位によっ
て、１情報をリフレッシュする（再書き込みを行う）。
尚、ワード線ＷＬ０の電位を引き上げるときのトランジ
ェントタイムｔＴ（ワード線電圧遷移時間であり、ワー
ド線電圧の振幅の１０パーセントから９０パーセントま
で上昇するのに要する時間）は、規定値であるロウアド
レスストローブ信号／ＲＡＳのアクティブタイムｔＲＡ
Ｓ期間程度に設定されている。
【００７７】次に、メモリセル１８ａに１情報が記憶さ
れている場合を、図５（ｂ）に従って説明する。この場
合、メモリセル１８ａのセル・トランジスタＴｒと容量
Ｃ１との間のストレージノードの電位は、１情報に従っ
て高電位電源ＶiiC レベルになっている。
れている場合を、図５（ｂ）に従って説明する。この場
合、メモリセル１８ａのセル・トランジスタＴｒと容量
Ｃ１との間のストレージノードの電位は、１情報に従っ
て高電位電源ＶiiC レベルになっている。
【００７８】同様に、セル情報の読み出し動作に先立っ
て、ビット線ＢＬ０，／ＢＬ０はプリチャージ回路によ
りＶiiC ／２レベルにプリチャージされる。また、ダミ
ーワード線ＤＷＬ０，ＤＷＬ１は電源Ｖssレベルにリセ
ットされる。
て、ビット線ＢＬ０，／ＢＬ０はプリチャージ回路によ
りＶiiC ／２レベルにプリチャージされる。また、ダミ
ーワード線ＤＷＬ０，ＤＷＬ１は電源Ｖssレベルにリセ
ットされる。
【００７９】次いで、ロウアドレス信号ＲＡに基づいて
選択されたワード線ＷＬ０の電位が引き上げられる（時
刻ｔ０）。そして、ワード線ＷＬ０の電位が低電位側電
源Ｖssからセル・トランジスタＴｒのしきい値電圧Ｖth
cell分高い電位（＝Ｖss＋Ｖthcell）（時刻ｔ１）より
遅い第２のタイミングでダミーワード線ＤＷＬ０が電源
Ｖssレベルから電源Ｖiiレベルに引き上げられる（時刻
ｔ２）と、ダミーセル２３ａの電荷により、ビット線Ｂ
Ｌ０の電位が引き上げられる。その引き上げ後の電位は
センスアンプ２０ａがＨレベルと認識し得るレベルとな
るように、ダミーセル２３ａを構成する容量の容量値が
設定されている。そして、センスアンプ活性化信号ＬＥ
によりセンスアンプ２０ａが活性化される（時刻ｔ３）
と、そのセンスアンプ２０ａによりビット線ＢＬ０，／
ＢＬ０の電位差が増幅されて、セル情報として出力され
る。
選択されたワード線ＷＬ０の電位が引き上げられる（時
刻ｔ０）。そして、ワード線ＷＬ０の電位が低電位側電
源Ｖssからセル・トランジスタＴｒのしきい値電圧Ｖth
cell分高い電位（＝Ｖss＋Ｖthcell）（時刻ｔ１）より
遅い第２のタイミングでダミーワード線ＤＷＬ０が電源
Ｖssレベルから電源Ｖiiレベルに引き上げられる（時刻
ｔ２）と、ダミーセル２３ａの電荷により、ビット線Ｂ
Ｌ０の電位が引き上げられる。その引き上げ後の電位は
センスアンプ２０ａがＨレベルと認識し得るレベルとな
るように、ダミーセル２３ａを構成する容量の容量値が
設定されている。そして、センスアンプ活性化信号ＬＥ
によりセンスアンプ２０ａが活性化される（時刻ｔ３）
と、そのセンスアンプ２０ａによりビット線ＢＬ０，／
ＢＬ０の電位差が増幅されて、セル情報として出力され
る。
【００８０】ワード線ＷＬ０の電位は、所定の昇圧電圧
Ｖｐｐまで上昇する。この昇圧電圧Ｖｐｐの電位によっ
て、１情報をリフレッシュする（再書き込みを行う）。
このダミーセル２３ａにより電位が引き上げられるビッ
ト線ＢＬ０は、ワード線ＷＬ０の電位がプリチャージ電
圧Ｖｐｒ（＝ＶiiC ／２）からセル・トランジスタＴｒ
のしきい値電圧Ｖthcell分高い電位（＝ＶiiC ／２＋Ｖ
thcell）（時刻ｔ４）になればメモリセル１８ａの１情
報にて引き上げられるビット線である。従って、ダミー
ワード線ＤＷＬ０の活性化によってビット線ＢＬ０の電
位を引き上げることは、メモリセル１８ａから１情報を
読み出すことと同等の意味を持つ。これにより、ワード
線ＷＬ０の引き上げ（時刻ｔ０）からセンスアンプ２０
ａの活性化（時刻ｔ３）までを短くする、即ち読み出し
のサイクルタイムを短くすることができる。また、同様
の理由により、データを出力するまでのアクセス時間
（ｔＲＡＣ）を早くできる。
Ｖｐｐまで上昇する。この昇圧電圧Ｖｐｐの電位によっ
て、１情報をリフレッシュする（再書き込みを行う）。
このダミーセル２３ａにより電位が引き上げられるビッ
ト線ＢＬ０は、ワード線ＷＬ０の電位がプリチャージ電
圧Ｖｐｒ（＝ＶiiC ／２）からセル・トランジスタＴｒ
のしきい値電圧Ｖthcell分高い電位（＝ＶiiC ／２＋Ｖ
thcell）（時刻ｔ４）になればメモリセル１８ａの１情
報にて引き上げられるビット線である。従って、ダミー
ワード線ＤＷＬ０の活性化によってビット線ＢＬ０の電
位を引き上げることは、メモリセル１８ａから１情報を
読み出すことと同等の意味を持つ。これにより、ワード
線ＷＬ０の引き上げ（時刻ｔ０）からセンスアンプ２０
ａの活性化（時刻ｔ３）までを短くする、即ち読み出し
のサイクルタイムを短くすることができる。また、同様
の理由により、データを出力するまでのアクセス時間
（ｔＲＡＣ）を早くできる。
【００８１】尚、メモリセル１８ｂのセル情報を読み出
す場合、第２ダミーワード線ＤＷＬ１の活性化及びセン
スアンプ２０ａの活性化を上記と同様のタイミングで行
うことで、同様の効果を得ることができる。また、メモ
リセル１９ａ，１９ｂのセル情報を読み出す場合も同様
である。
す場合、第２ダミーワード線ＤＷＬ１の活性化及びセン
スアンプ２０ａの活性化を上記と同様のタイミングで行
うことで、同様の効果を得ることができる。また、メモ
リセル１９ａ，１９ｂのセル情報を読み出す場合も同様
である。
【００８２】次に、リフレッシュ間隔について説明す
る。図６は、セルストレージ電圧Ｖstと、１情報を読み
出す時にダミーセルにより昇圧されたビット線の電圧Ｖ
blの波形図であり、図６（ａ）は従来方式における波形
図、図６（ｂ）は本実施形態における波形図を示す。横
軸は１情報を書き込んでからの経過時間である。
る。図６は、セルストレージ電圧Ｖstと、１情報を読み
出す時にダミーセルにより昇圧されたビット線の電圧Ｖ
blの波形図であり、図６（ａ）は従来方式における波形
図、図６（ｂ）は本実施形態における波形図を示す。横
軸は１情報を書き込んでからの経過時間である。
【００８３】図６（ａ）は、従来方式による読み出しを
行うＳＤＲＡＭにおけるセルストレージ電圧Ｖstと、１
情報を読み出す時にダミーセルにより昇圧されたビット
線の電圧Ｖblの波形図である。横軸は１情報を書き込ん
でからの経過時間である。
行うＳＤＲＡＭにおけるセルストレージ電圧Ｖstと、１
情報を読み出す時にダミーセルにより昇圧されたビット
線の電圧Ｖblの波形図である。横軸は１情報を書き込ん
でからの経過時間である。
【００８４】従来方式の場合、図６（ａ）に示すよう
に、セルストレージ電圧Ｖstは、リフレッシュ後に時間
経過に従って所定の割合で減少する。それに伴い、ダミ
ーセルにより昇圧されたビット線の電圧Ｖblも時間経過
に従って減少する。このビット線電圧Ｖblとセル情報が
読み出されないビット線の電圧（プリチャージ電圧Ｖｐ
ｒ＝ＶiiC ／２）との差電圧がセンスアンプの感度以下
になると、センスアンプはビット線電圧を増幅できな
い。従って、１情報を書き込んでからこの差電圧がセン
スアンプの感度以下になるまでの時間がセル電荷保持時
間となり、その時間に応じてリフレッシュ間隔ｔＲＥＦ
が設定される。
に、セルストレージ電圧Ｖstは、リフレッシュ後に時間
経過に従って所定の割合で減少する。それに伴い、ダミ
ーセルにより昇圧されたビット線の電圧Ｖblも時間経過
に従って減少する。このビット線電圧Ｖblとセル情報が
読み出されないビット線の電圧（プリチャージ電圧Ｖｐ
ｒ＝ＶiiC ／２）との差電圧がセンスアンプの感度以下
になると、センスアンプはビット線電圧を増幅できな
い。従って、１情報を書き込んでからこの差電圧がセン
スアンプの感度以下になるまでの時間がセル電荷保持時
間となり、その時間に応じてリフレッシュ間隔ｔＲＥＦ
が設定される。
【００８５】一方、本実施形態の場合、図６（ｂ）に示
すように、セルストレージ電圧Ｖstは、従来と同様に減
少する。しかし、本実施形態の場合、ビット線電圧Ｖbl
は、セル情報がビット線に読み出されていない段階でダ
ミーセルにより昇圧されるため、セルストレージ電圧Ｖ
stがプリチャージ電圧Ｖｐｒ以下に下がってもセンスア
ンプの感度以上にビット線対の差電圧が保持されるた
め、リフレッシュ間隔ｔＲＥＦを従来よりも長くするこ
とができる。
すように、セルストレージ電圧Ｖstは、従来と同様に減
少する。しかし、本実施形態の場合、ビット線電圧Ｖbl
は、セル情報がビット線に読み出されていない段階でダ
ミーセルにより昇圧されるため、セルストレージ電圧Ｖ
stがプリチャージ電圧Ｖｐｒ以下に下がってもセンスア
ンプの感度以上にビット線対の差電圧が保持されるた
め、リフレッシュ間隔ｔＲＥＦを従来よりも長くするこ
とができる。
【００８６】ところで、セル・トランジスタＴｒはＮチ
ャネルＭＯＳトランジスタからなるため、ビット線に接
続されたノードに対してストレージノードはセルストレ
ージ電圧Ｖstがプリチャージ電圧Ｖｐｒより高いときに
はドレインとして機能する。しかし、セルストレージ電
圧Ｖstがプリチャージ電圧Ｖｐｒより低い時にはソース
として機能する。
ャネルＭＯＳトランジスタからなるため、ビット線に接
続されたノードに対してストレージノードはセルストレ
ージ電圧Ｖstがプリチャージ電圧Ｖｐｒより高いときに
はドレインとして機能する。しかし、セルストレージ電
圧Ｖstがプリチャージ電圧Ｖｐｒより低い時にはソース
として機能する。
【００８７】そして、セルストレージ電圧Ｖstが、ワー
ド線電圧ＶWLからセル・トランジスタＴｒのしきい値電
圧Ｖthcellだけ低い電圧（＝ＶWL−Ｖthcell）よりも低
くなると、セル・トランジスタＴｒがオンする。そし
て、その時のセルストレージ電圧Ｖstがビット線のプリ
チャージ電圧Ｖｐｒ（＝ＶiiC ／２）より低いと、オン
したセル・トランジスタＴｒによってメモリセルが接続
されたビット線の電位を引き下げてしまう。この状態
は、メモリセルから０情報を読み出した状態と等しい。
従って、リフレッシュ間隔ｔＲＥＦは、１情報を書き込
んでからセルストレージ電圧Ｖstがワード線電圧ＶWLか
らセル・トランジスタＴｒのしきい値電圧Ｖthcellだけ
低い電圧（＝ＶWL−Ｖthcell）よりも低くなるまでとな
る。
ド線電圧ＶWLからセル・トランジスタＴｒのしきい値電
圧Ｖthcellだけ低い電圧（＝ＶWL−Ｖthcell）よりも低
くなると、セル・トランジスタＴｒがオンする。そし
て、その時のセルストレージ電圧Ｖstがビット線のプリ
チャージ電圧Ｖｐｒ（＝ＶiiC ／２）より低いと、オン
したセル・トランジスタＴｒによってメモリセルが接続
されたビット線の電位を引き下げてしまう。この状態
は、メモリセルから０情報を読み出した状態と等しい。
従って、リフレッシュ間隔ｔＲＥＦは、１情報を書き込
んでからセルストレージ電圧Ｖstがワード線電圧ＶWLか
らセル・トランジスタＴｒのしきい値電圧Ｖthcellだけ
低い電圧（＝ＶWL−Ｖthcell）よりも低くなるまでとな
る。
【００８８】センスアンプを活性化する時のワード線の
電圧ＶWLは極力低い（ゆっくりと立ち上げる）方が、よ
りリフレッシュ間隔ｔＲＥＦを延ばすことが可能であ
る。但し、あまり下げると０情報の読み出し時にビット
線の差電圧がつくのが遅くなってしまい、セル情報の読
み出しが遅くなる。従って、センスアンプを活性化する
時のワード線電圧ＶWLは、セル情報の読み出し速度（ワ
ード線の立ち上げからセンスアンプの活性化までの時
間）と、リフレッシュ間隔ｔＲＥＦに基づいて決定され
る。
電圧ＶWLは極力低い（ゆっくりと立ち上げる）方が、よ
りリフレッシュ間隔ｔＲＥＦを延ばすことが可能であ
る。但し、あまり下げると０情報の読み出し時にビット
線の差電圧がつくのが遅くなってしまい、セル情報の読
み出しが遅くなる。従って、センスアンプを活性化する
時のワード線電圧ＶWLは、セル情報の読み出し速度（ワ
ード線の立ち上げからセンスアンプの活性化までの時
間）と、リフレッシュ間隔ｔＲＥＦに基づいて決定され
る。
【００８９】尚、メモリセルの０情報は、ワード線電圧
ＶWLが低電位側電源Ｖssよりセル・トランジスタＴｒの
しきい値電圧Ｖthcellだけ高い電圧（＝Ｖss＋Ｖthcel
l）以上になると読み出される。従って、基本的にリフ
レッシュ間隔ｔＲＥＦを延ばすのに有効な、センスアン
プ活性化時のワード線電圧はＶss＋Ｖthcell以上、Ｖii
C ／２＋Ｖthcell以下である。
ＶWLが低電位側電源Ｖssよりセル・トランジスタＴｒの
しきい値電圧Ｖthcellだけ高い電圧（＝Ｖss＋Ｖthcel
l）以上になると読み出される。従って、基本的にリフ
レッシュ間隔ｔＲＥＦを延ばすのに有効な、センスアン
プ活性化時のワード線電圧はＶss＋Ｖthcell以上、Ｖii
C ／２＋Ｖthcell以下である。
【００９０】次に、ワード線電位の波形とチップサイズ
削減について説明する。図７は、ワード線電圧ＶWLの波
形図である。ワード線電圧ＶWLの波形は、そのワード線
の時定数（寄生抵抗と寄生容量の値）により決定され
る。ワード線の線長が長い場合、それが短い場合に比べ
てワード線電圧ＶWLはゆっくりと上昇する。
削減について説明する。図７は、ワード線電圧ＶWLの波
形図である。ワード線電圧ＶWLの波形は、そのワード線
の時定数（寄生抵抗と寄生容量の値）により決定され
る。ワード線の線長が長い場合、それが短い場合に比べ
てワード線電圧ＶWLはゆっくりと上昇する。
【００９１】本実施形態のＳＤＲＡＭでは、１情報を読
み出した状態と等価な状態を、それよりも早いワード線
電圧ＶWLが低電位側電源Ｖssよりセル・トランジスタＴ
ｒのしきい値電圧Ｖthcellだけ高い電圧になるタイミン
グに基づいて作り出すことができる。このタイミングの
ワード線の長短によるズレ（ワード線が短い時のタイミ
ングに対するワード線が長い場合のタイミングの遅延）
Δｔ１は、１情報を読み出すときのズレΔｔ２よりも小
さい。従って、本実施形態の読み出し方法を用いる場
合、ワード線の線長は、タイミングのズレ、ひいてはサ
イクルタイムに与える影響が少ない。即ち、ワード線の
線長を長くしても、従来（ワード線が短い場合）とほぼ
同様のタイミングで読み出しを行う、即ち同様のサイク
ルタイムで読み出しを行う事ができる。これにより、サ
ブワードデコーダの数を少なくすることができる。
み出した状態と等価な状態を、それよりも早いワード線
電圧ＶWLが低電位側電源Ｖssよりセル・トランジスタＴ
ｒのしきい値電圧Ｖthcellだけ高い電圧になるタイミン
グに基づいて作り出すことができる。このタイミングの
ワード線の長短によるズレ（ワード線が短い時のタイミ
ングに対するワード線が長い場合のタイミングの遅延）
Δｔ１は、１情報を読み出すときのズレΔｔ２よりも小
さい。従って、本実施形態の読み出し方法を用いる場
合、ワード線の線長は、タイミングのズレ、ひいてはサ
イクルタイムに与える影響が少ない。即ち、ワード線の
線長を長くしても、従来（ワード線が短い場合）とほぼ
同様のタイミングで読み出しを行う、即ち同様のサイク
ルタイムで読み出しを行う事ができる。これにより、サ
ブワードデコーダの数を少なくすることができる。
【００９２】上記したように、ワード線電位の引き上
げ、即ちワード線電位の波形は、そのワード線の時定数
（抵抗値と容量値）により決まる。ワード線の時定数が
大きい（抵抗値、容量値が大きい）ほどワード線電位の
引き上げが緩やかになる。従って、１つのサブワードデ
コーダにて駆動するワード線の長さを従来のそれよりも
長くできる。
げ、即ちワード線電位の波形は、そのワード線の時定数
（抵抗値と容量値）により決まる。ワード線の時定数が
大きい（抵抗値、容量値が大きい）ほどワード線電位の
引き上げが緩やかになる。従って、１つのサブワードデ
コーダにて駆動するワード線の長さを従来のそれよりも
長くできる。
【００９３】即ち、図８（ｂ）に示す従来例のように、
メインワードデコーダ４８が駆動するメインワード線に
接続された各サブワードデコーダ４９ａ〜４９ｄにて駆
動するワード線の長さをそれぞれＬ１とした場合、図８
（ａ）に示すように、時定数によってその２倍の長さＬ
２（＝Ｌ１×２）のワード線を駆動することができると
すれば、２つサブワードデコーダ１７ａ，１７ｂにてそ
れらを駆動することができる。従って、サブワードデコ
ーダに必要な面積を従来の１／２にすることができ、こ
れによってチップサイズの縮小を図ることができる。
メインワードデコーダ４８が駆動するメインワード線に
接続された各サブワードデコーダ４９ａ〜４９ｄにて駆
動するワード線の長さをそれぞれＬ１とした場合、図８
（ａ）に示すように、時定数によってその２倍の長さＬ
２（＝Ｌ１×２）のワード線を駆動することができると
すれば、２つサブワードデコーダ１７ａ，１７ｂにてそ
れらを駆動することができる。従って、サブワードデコ
ーダに必要な面積を従来の１／２にすることができ、こ
れによってチップサイズの縮小を図ることができる。
【００９４】また、メインワードデコーダ１４の負荷が
小さくなる（メインワード線ＭＷＬが短くなる）ので、
ドライバサイズの縮小と消費電流の削減を図ることがで
きる。
小さくなる（メインワード線ＭＷＬが短くなる）ので、
ドライバサイズの縮小と消費電流の削減を図ることがで
きる。
【００９５】以上記述したように、本実施形態によれ
ば、以下の効果を奏する。 （１）ワード線ＷＬ０，ＷＬ１の電圧がメモリセル１８
ａ〜１９ｂから０情報を読み出す電圧以上になるとダミ
ーワード線ＤＷＬ０，ＤＷＬ１を活性化させ、そのダミ
ーワード線ＤＷＬ０，ＤＷＬ１に接続されたダミーセル
２３ａ〜２４ｂによりビット線ＢＬ０，／ＢＬ０，ＢＬ
１，／ＢＬ１の電位を引き上げるようにした。その結
果、従来に比べてセンスアンプ２０ａ，２０ｂを早く活
性化することができ、サイクルタイムを短くすることが
できる。
ば、以下の効果を奏する。 （１）ワード線ＷＬ０，ＷＬ１の電圧がメモリセル１８
ａ〜１９ｂから０情報を読み出す電圧以上になるとダミ
ーワード線ＤＷＬ０，ＤＷＬ１を活性化させ、そのダミ
ーワード線ＤＷＬ０，ＤＷＬ１に接続されたダミーセル
２３ａ〜２４ｂによりビット線ＢＬ０，／ＢＬ０，ＢＬ
１，／ＢＬ１の電位を引き上げるようにした。その結
果、従来に比べてセンスアンプ２０ａ，２０ｂを早く活
性化することができ、サイクルタイムを短くすることが
できる。
【００９６】（２）ダミーワード線ＤＷＬ０，ＤＷＬ１
をメモリセル１８ａ〜１９ｂから１情報が読み出される
まえに活性化することで、ダミーセル２３ａ〜２４ｂに
より１情報の読み出しと等価な状態にビット線ＢＬ０，
／ＢＬ０，ＢＬ１，／ＢＬ１の差電圧を作り出すことが
できる。その時のワード線の電まで上昇するのに要する
時間は、ワード線ＷＬ０，ＷＬ１の長さに対する時間の
遅れがメモリセル１８ａ〜１９ｂから１情報を読み出す
電圧の時間の遅れに比べて少ない。その結果、ワード線
の時定数を大きくすることができ、それによりワード線
を駆動するサブワードデコーダの数を少なくしてチップ
サイズを削減することができる。
をメモリセル１８ａ〜１９ｂから１情報が読み出される
まえに活性化することで、ダミーセル２３ａ〜２４ｂに
より１情報の読み出しと等価な状態にビット線ＢＬ０，
／ＢＬ０，ＢＬ１，／ＢＬ１の差電圧を作り出すことが
できる。その時のワード線の電まで上昇するのに要する
時間は、ワード線ＷＬ０，ＷＬ１の長さに対する時間の
遅れがメモリセル１８ａ〜１９ｂから１情報を読み出す
電圧の時間の遅れに比べて少ない。その結果、ワード線
の時定数を大きくすることができ、それによりワード線
を駆動するサブワードデコーダの数を少なくしてチップ
サイズを削減することができる。
【００９７】（３）ワード線ＷＬ０，ＷＬ１の電圧がメ
モリセル１８ａ〜１９ｂから０情報を読み出す電圧まで
上昇すればセンスアンプ２０ａ，２０ｂを活性化するこ
とができる。その結果、従来に比べてビット線がはやく
増幅されるため、ワード線ＷＬ０，ＷＬ１を上げてから
スイッチ回路２２ａ，２２ｂにてビット線ＢＬ０，／Ｂ
Ｌ０，ＢＬ１，／ＢＬ１をデータバス線ＤＢ，／ＤＢに
接続するまでの時間を早くすることができる。
モリセル１８ａ〜１９ｂから０情報を読み出す電圧まで
上昇すればセンスアンプ２０ａ，２０ｂを活性化するこ
とができる。その結果、従来に比べてビット線がはやく
増幅されるため、ワード線ＷＬ０，ＷＬ１を上げてから
スイッチ回路２２ａ，２２ｂにてビット線ＢＬ０，／Ｂ
Ｌ０，ＢＬ１，／ＢＬ１をデータバス線ＤＢ，／ＤＢに
接続するまでの時間を早くすることができる。
【００９８】（４）ダミーセル２３ａ〜２４ｂにてビッ
ト線ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１の電圧を変化
させて１情報を読み出している。従って、メモリセル１
８ａ〜１９ｂのセルストレージ電圧Ｖstがビット線ＢＬ
０，／ＢＬ０，ＢＬ１，／ＢＬ１のプリチャージ電圧Ｖ
ｐｒより低くなってもビット線ＢＬ０，／ＢＬ０，ＢＬ
１，／ＢＬ１の電圧をセンスアンプ２０ａ，２０ｂにて
正しく増幅することができる。その結果、リフレッシュ
間隔を長くすることができ、消費電力を低減することが
できる。
ト線ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１の電圧を変化
させて１情報を読み出している。従って、メモリセル１
８ａ〜１９ｂのセルストレージ電圧Ｖstがビット線ＢＬ
０，／ＢＬ０，ＢＬ１，／ＢＬ１のプリチャージ電圧Ｖ
ｐｒより低くなってもビット線ＢＬ０，／ＢＬ０，ＢＬ
１，／ＢＬ１の電圧をセンスアンプ２０ａ，２０ｂにて
正しく増幅することができる。その結果、リフレッシュ
間隔を長くすることができ、消費電力を低減することが
できる。
【００９９】（第二実施形態）以下、本発明を具体化し
た第二実施形態を図９〜図１１に従って説明する。尚、
説明の便宜上、第一実施形態と同様の構成については同
一の符号を付してその説明を一部省略する。
た第二実施形態を図９〜図１１に従って説明する。尚、
説明の便宜上、第一実施形態と同様の構成については同
一の符号を付してその説明を一部省略する。
【０１００】図９は、本実施形態のダミーワードドライ
バ１６の回路図である。このダミーワードドライバ５０
は、図１のダミーワードドライバ１６と置き換えて用い
られる。
バ１６の回路図である。このダミーワードドライバ５０
は、図１のダミーワードドライバ１６と置き換えて用い
られる。
【０１０１】ダミーワードドライバ５０は、インバータ
回路５１〜５５、ナンド回路５６，５７から構成され
る。第１ナンド回路５６にはダミーワード活性化信号Ｄ
ＡＣＴとアドレス信号ＲＡ０を第１インバータ回路５１
により反転した信号が入力され、第２ナンド回路５７に
はダミーワード活性化信号ＤＡＣＴとアドレス信号ＲＡ
０が入力される。
回路５１〜５５、ナンド回路５６，５７から構成され
る。第１ナンド回路５６にはダミーワード活性化信号Ｄ
ＡＣＴとアドレス信号ＲＡ０を第１インバータ回路５１
により反転した信号が入力され、第２ナンド回路５７に
はダミーワード活性化信号ＤＡＣＴとアドレス信号ＲＡ
０が入力される。
【０１０２】第１ナンド回路５６の出力端子は直列に接
続された第２及び第３インバータ回路５２，５３を介し
て第１ダミーワード線ＤＷＬ０に接続されている。第２
ナンド回路５７の出力端子は直列に接続された第４及び
第５インバータ回路５４，５５を介して第２ダミーワー
ド線ＤＬＷ１に接続されている。ダミーワードドライバ
５０には動作電源として高電位側電源Ｖiiと低電位側電
源Ｖssとが入力される。
続された第２及び第３インバータ回路５２，５３を介し
て第１ダミーワード線ＤＷＬ０に接続されている。第２
ナンド回路５７の出力端子は直列に接続された第４及び
第５インバータ回路５４，５５を介して第２ダミーワー
ド線ＤＬＷ１に接続されている。ダミーワードドライバ
５０には動作電源として高電位側電源Ｖiiと低電位側電
源Ｖssとが入力される。
【０１０３】このように構成されたダミーワードドライ
バ５０は、アドレス信号ＲＡ０の論理に応じて、セル情
報を読み出すメモリセルが接続されたビット線と対とな
るビット線を駆動するようにダミーセルが接続された第
１又は第２ダミーワード線ＤＷＬ０，ＤＷＬ１を選択す
る。そして、ダミーワードドライバ５０は、ダミーワー
ド活性化信号ＤＡＣＴに応答して活性化すると、選択し
た第１又は第２ダミーワード線ＤＷＬ０，ＤＬＷ１の電
位を高電位側電源Ｖiiレベルから低電位側電源Ｖssレベ
ルに引き下げる。
バ５０は、アドレス信号ＲＡ０の論理に応じて、セル情
報を読み出すメモリセルが接続されたビット線と対とな
るビット線を駆動するようにダミーセルが接続された第
１又は第２ダミーワード線ＤＷＬ０，ＤＷＬ１を選択す
る。そして、ダミーワードドライバ５０は、ダミーワー
ド活性化信号ＤＡＣＴに応答して活性化すると、選択し
た第１又は第２ダミーワード線ＤＷＬ０，ＤＬＷ１の電
位を高電位側電源Ｖiiレベルから低電位側電源Ｖssレベ
ルに引き下げる。
【０１０４】例えば、図１０に示すメモリセル１８ａの
セル情報を読み出す場合、ダミーワードドライバ５０
は、そのメモリセル１８ａが接続されたビット線ＢＬ０
と対となる反転ビット線／ＢＬ０を駆動するようにダミ
ーセル２３ｂが接続された第２ダミーワード線ＤＷＬ１
を選択する。そして、ダミーワード活性化信号ＤＡＣＴ
に応答して活性化すると、第２ダミーワード線ＤＷＬ０
の電位を高電位側電源Ｖiiレベルから低電位側電源Ｖss
レベルに引き下げる。
セル情報を読み出す場合、ダミーワードドライバ５０
は、そのメモリセル１８ａが接続されたビット線ＢＬ０
と対となる反転ビット線／ＢＬ０を駆動するようにダミ
ーセル２３ｂが接続された第２ダミーワード線ＤＷＬ１
を選択する。そして、ダミーワード活性化信号ＤＡＣＴ
に応答して活性化すると、第２ダミーワード線ＤＷＬ０
の電位を高電位側電源Ｖiiレベルから低電位側電源Ｖss
レベルに引き下げる。
【０１０５】次に、上記のように構成されたＳＤＲＡＭ
（ダミーワードドライバ５０）の作用を図１１に従って
説明する。本実施形態のダミーワードドライバ５０は、
プリデコード信号ＰＤに応答し、第１及び第２ワード線
ＷＬ０，ＷＬ１の活性化によりメモリセル１８ａ〜１９
ｂ（図１参照）のセル情報が読み出されたビット線ＢＬ
０〜／ＢＬ１と対となるビット線の電位を引き下げる。
（ダミーワードドライバ５０）の作用を図１１に従って
説明する。本実施形態のダミーワードドライバ５０は、
プリデコード信号ＰＤに応答し、第１及び第２ワード線
ＷＬ０，ＷＬ１の活性化によりメモリセル１８ａ〜１９
ｂ（図１参照）のセル情報が読み出されたビット線ＢＬ
０〜／ＢＬ１と対となるビット線の電位を引き下げる。
【０１０６】例えば、メモリセル１８ａに１情報が記憶
されている場合、第１ワード線ＷＬ０が活性化し、その
ワード線ＷＬ０の電圧がプリチャージ電圧＋セルトラン
ジスタのしきい値電圧以下では、ビット線ＢＬ０の電位
は変わらない。この時、ダミーワードドライバ５０は、
第２ダミーワード線ＤＷＬ１を活性化する。この動作に
よりダミーセル２３ｂの電荷により第１反転ビット線／
ＢＬ０の電位を引き下げる。これにより第１ビット線Ｂ
Ｌ０と第１反転ビット線／ＢＬの電位差が、第一実施形
態の電位差と同等となる。
されている場合、第１ワード線ＷＬ０が活性化し、その
ワード線ＷＬ０の電圧がプリチャージ電圧＋セルトラン
ジスタのしきい値電圧以下では、ビット線ＢＬ０の電位
は変わらない。この時、ダミーワードドライバ５０は、
第２ダミーワード線ＤＷＬ１を活性化する。この動作に
よりダミーセル２３ｂの電荷により第１反転ビット線／
ＢＬ０の電位を引き下げる。これにより第１ビット線Ｂ
Ｌ０と第１反転ビット線／ＢＬの電位差が、第一実施形
態の電位差と同等となる。
【０１０７】一方、メモリセル１８ａに０情報が記憶さ
れている場合、第１ワード線ＷＬ０が活性化すると第１
ビット線ＢＬ０の電位は僅かに下降する。そして、同様
に、ダミーワードドライバ５０が第２ダミーワード線Ｄ
ＷＬ１を活性化すると、ダミーセル２３ｂの電荷により
第１反転ビット線／ＢＬ０の電位が引き下げられる。
れている場合、第１ワード線ＷＬ０が活性化すると第１
ビット線ＢＬ０の電位は僅かに下降する。そして、同様
に、ダミーワードドライバ５０が第２ダミーワード線Ｄ
ＷＬ１を活性化すると、ダミーセル２３ｂの電荷により
第１反転ビット線／ＢＬ０の電位が引き下げられる。
【０１０８】以上記述したように、本実施形態によれ
ば、以下の効果を奏する。 （１）第１及び第２ワード線ＷＬ０，ＷＬ１の活性化に
よりメモリセル１８ａ〜１９ｂのセル情報が読み出され
るビット線と対となるビット線の電位を、ダミーワード
線ＤＷＬ０，ＤＷＬ１の活性化によりダミーセル２３ａ
〜２４ｂの電荷により引き下げるようにした。その結
果、ビット線対ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１の
電位差をメモリセル１８ａ〜１９ｂから情報を読み出す
時と同様とすることができる。
ば、以下の効果を奏する。 （１）第１及び第２ワード線ＷＬ０，ＷＬ１の活性化に
よりメモリセル１８ａ〜１９ｂのセル情報が読み出され
るビット線と対となるビット線の電位を、ダミーワード
線ＤＷＬ０，ＤＷＬ１の活性化によりダミーセル２３ａ
〜２４ｂの電荷により引き下げるようにした。その結
果、ビット線対ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１の
電位差をメモリセル１８ａ〜１９ｂから情報を読み出す
時と同様とすることができる。
【０１０９】（第三実施形態）以下、本発明を具体化し
た第三実施形態を図１２，図１３に従って説明する。
尚、説明の便宜上、第一実施形態と同様の構成について
は同一の符号を付してその説明を一部省略する。
た第三実施形態を図１２，図１３に従って説明する。
尚、説明の便宜上、第一実施形態と同様の構成について
は同一の符号を付してその説明を一部省略する。
【０１１０】図１２は、本実施形態のＳＤＲＡＭのブロ
ック回路図であり、ワード線及びダミーワード線の駆動
にかかる部分を示す。本実施形態のＳＤＲＡＭ６０は、
第一実施形態のセンスアンプドライバ２１がセンスアン
プドライバ６１に置き換えられている。また、本実施形
態のＳＤＲＡＭ６０は、モニタロウアドレスメインデコ
ーダ６２とモニタサブワードデコーダ６３とワード線電
圧検出回路６４を備えている。
ック回路図であり、ワード線及びダミーワード線の駆動
にかかる部分を示す。本実施形態のＳＤＲＡＭ６０は、
第一実施形態のセンスアンプドライバ２１がセンスアン
プドライバ６１に置き換えられている。また、本実施形
態のＳＤＲＡＭ６０は、モニタロウアドレスメインデコ
ーダ６２とモニタサブワードデコーダ６３とワード線電
圧検出回路６４を備えている。
【０１１１】モニタロウアドレスメインデコーダ６２と
ワード線電圧検出回路６４には内部動作判定回路１２か
らアクティブ信号ＡＣＴが入力される。モニタロウアド
レスメインデコーダ６２にはモニタメインワード線ＭＭ
Ｗが接続されている。モニタロウアドレスメインデコー
ダ６２は、アクティブ信号ＡＣＴに応答してモニタメイ
ンワード線ＭＭＷを活性化する。
ワード線電圧検出回路６４には内部動作判定回路１２か
らアクティブ信号ＡＣＴが入力される。モニタロウアド
レスメインデコーダ６２にはモニタメインワード線ＭＭ
Ｗが接続されている。モニタロウアドレスメインデコー
ダ６２は、アクティブ信号ＡＣＴに応答してモニタメイ
ンワード線ＭＭＷを活性化する。
【０１１２】モニタメインワード線ＭＭＷにはモニタサ
ブワードデコーダ６３が接続され、モニタサブワードデ
コーダ６３にはモニタサブワード線ＭＳＷが接続されて
いる。モニタサブワードデコーダ６３は、モニタメイン
ワード線ＭＭＷが活性化されると、モニタサブワード線
ＭＳＷを活性化する。
ブワードデコーダ６３が接続され、モニタサブワードデ
コーダ６３にはモニタサブワード線ＭＳＷが接続されて
いる。モニタサブワードデコーダ６３は、モニタメイン
ワード線ＭＭＷが活性化されると、モニタサブワード線
ＭＳＷを活性化する。
【０１１３】モニタサブワードデコーダ６３は、各サブ
ワードデコーダ１７ａ，１７ｂと同じ電気的特性を持つ
ように形成されている。モニタサブワード線ＭＳＷは、
メモリセルが接続された通常のワード線ＷＬ０，ＷＬ１
と同じ電気的特性（寄生抵抗、寄生容量）を持つように
形成されている。従って、モニタサブワードデコーダ６
３により活性化するモニタサブワード線ＭＳＷの電位
は、各ワード線ＷＬ０，ＷＬ１の電位と同様に変化す
る。
ワードデコーダ１７ａ，１７ｂと同じ電気的特性を持つ
ように形成されている。モニタサブワード線ＭＳＷは、
メモリセルが接続された通常のワード線ＷＬ０，ＷＬ１
と同じ電気的特性（寄生抵抗、寄生容量）を持つように
形成されている。従って、モニタサブワードデコーダ６
３により活性化するモニタサブワード線ＭＳＷの電位
は、各ワード線ＷＬ０，ＷＬ１の電位と同様に変化す
る。
【０１１４】モニタサブワード線ＭＳＷにはワード線電
圧検出回路６４が接続されている。ワード線電圧検出回
路６４は、モニタサブワード線ＭＳＷの電圧を検出し、
その電圧が所定のモニタ電圧以上になった場合に第２の
センスアンプ活性化信号ＳＡＣＴを活性化する。モニタ
電圧はセンスアンプ２０ａを活性化するタイミングに基
づいて決定され、本実施形態ではプリチャージ電圧Ｖｐ
ｒ（＝ＶiiC ／２）よりセル・トランジスタＴｒのしき
い値電圧Ｖthcellだけ高い電圧に設定されている。ワー
ド線電圧検出回路６４は、モニタサブワード線ＭＳＷの
電圧がモニタ電圧よりも低いときにはＬレベルの第２の
センスアンプ活性化信号ＳＡＣＴを出力し、モニタサブ
ワード線ＭＳＷの電圧がモニタ電圧以上になるとＨレベ
ルの第２のセンスアンプ活性化信号ＳＡＣＴを出力す
る。
圧検出回路６４が接続されている。ワード線電圧検出回
路６４は、モニタサブワード線ＭＳＷの電圧を検出し、
その電圧が所定のモニタ電圧以上になった場合に第２の
センスアンプ活性化信号ＳＡＣＴを活性化する。モニタ
電圧はセンスアンプ２０ａを活性化するタイミングに基
づいて決定され、本実施形態ではプリチャージ電圧Ｖｐ
ｒ（＝ＶiiC ／２）よりセル・トランジスタＴｒのしき
い値電圧Ｖthcellだけ高い電圧に設定されている。ワー
ド線電圧検出回路６４は、モニタサブワード線ＭＳＷの
電圧がモニタ電圧よりも低いときにはＬレベルの第２の
センスアンプ活性化信号ＳＡＣＴを出力し、モニタサブ
ワード線ＭＳＷの電圧がモニタ電圧以上になるとＨレベ
ルの第２のセンスアンプ活性化信号ＳＡＣＴを出力す
る。
【０１１５】センスアンプドライバ６１は、Ｈレベルの
センスアンプ活性化信号ＬＥとＨレベルの第２のセンス
アンプ活性化信号ＳＡＣＴに応答して生成した所定電圧
の活性化電圧ＳＡＰ，ＳＡＮをセンスアンプ２０ａに供
給する。センスアンプ２０ａは供給される活性化電圧Ｓ
ＡＰ，ＳＡＮに基づいて動作し、ビット線対ＢＬ０，／
ＢＬ０の電位差を増幅する。
センスアンプ活性化信号ＬＥとＨレベルの第２のセンス
アンプ活性化信号ＳＡＣＴに応答して生成した所定電圧
の活性化電圧ＳＡＰ，ＳＡＮをセンスアンプ２０ａに供
給する。センスアンプ２０ａは供給される活性化電圧Ｓ
ＡＰ，ＳＡＮに基づいて動作し、ビット線対ＢＬ０，／
ＢＬ０の電位差を増幅する。
【０１１６】上記したように、モニタサブワード線ＭＳ
Ｗの電位は、各ワード線ＷＬ０，ＷＬ１の電位と同様に
変化する。従って、センスアンプ２０ａは、各ワード線
ＷＬ０，ＷＬ１の電位がモニタ電圧以上になると活性化
する。
Ｗの電位は、各ワード線ＷＬ０，ＷＬ１の電位と同様に
変化する。従って、センスアンプ２０ａは、各ワード線
ＷＬ０，ＷＬ１の電位がモニタ電圧以上になると活性化
する。
【０１１７】ワード線ＷＬ０，ＷＬ１の電位の変化は、
電圧条件や温度条件などにより変化する。従って、ワー
ド線ＷＬ０，ＷＬ１（実際にはモニタサブワード線ＭＳ
Ｗ）の電圧変化を検出することで、ワード線ＷＬ０，Ｗ
Ｌ１の電圧に対してリフレッシュ特性が好適なタイミン
グでセンスアンプ２０ａが活性化する。
電圧条件や温度条件などにより変化する。従って、ワー
ド線ＷＬ０，ＷＬ１（実際にはモニタサブワード線ＭＳ
Ｗ）の電圧変化を検出することで、ワード線ＷＬ０，Ｗ
Ｌ１の電圧に対してリフレッシュ特性が好適なタイミン
グでセンスアンプ２０ａが活性化する。
【０１１８】図１３は、ワード線電圧検出回路６４の回
路図である。ワード線電圧検出回路６４は、差動増幅回
路６５、モニタ電圧生成回路６６、ナンド回路６７、イ
ンバータ回路６８を含む。
路図である。ワード線電圧検出回路６４は、差動増幅回
路６５、モニタ電圧生成回路６６、ナンド回路６７、イ
ンバータ回路６８を含む。
【０１１９】モニタサブワード線ＭＳＷは差動増幅回路
６５に接続されている。差動増幅回路６５はＰチャネル
ＭＯＳトランジスタＴp21 ，Ｔp22 とＮチャネルＭＯＳ
トランジスタＴn21 〜Ｔn23 から構成されている。ＰＭ
ＯＳトランジスタＴp21 ，Ｔp22 はソースに高電位側電
源Ｖiiが供給され、ドレインがＮＭＯＳトランジスタＴ
n21 ，Ｔn22 のドレインにそれぞれ接続され、ＰＭＯＳ
トランジスタＴp21 のゲートはＰＭＯＳトランジスタＴ
p21 のゲート及びドレインに接続されている。
６５に接続されている。差動増幅回路６５はＰチャネル
ＭＯＳトランジスタＴp21 ，Ｔp22 とＮチャネルＭＯＳ
トランジスタＴn21 〜Ｔn23 から構成されている。ＰＭ
ＯＳトランジスタＴp21 ，Ｔp22 はソースに高電位側電
源Ｖiiが供給され、ドレインがＮＭＯＳトランジスタＴ
n21 ，Ｔn22 のドレインにそれぞれ接続され、ＰＭＯＳ
トランジスタＴp21 のゲートはＰＭＯＳトランジスタＴ
p21 のゲート及びドレインに接続されている。
【０１２０】ＮＭＯＳトランジスタＴn21 のゲートには
モニタサブワード線ＭＳＷが接続され、ＮＭＯＳトラン
ジスタＴn22 のゲートにはモニタ電圧生成回路６６が接
続されている。ＮＭＯＳトランジスタＴn21 ，Ｔn22 の
ソースは互いに接続され、その接続点にはＮＭＯＳトラ
ンジスタＴn23 のドレインが接続されている。
モニタサブワード線ＭＳＷが接続され、ＮＭＯＳトラン
ジスタＴn22 のゲートにはモニタ電圧生成回路６６が接
続されている。ＮＭＯＳトランジスタＴn21 ，Ｔn22 の
ソースは互いに接続され、その接続点にはＮＭＯＳトラ
ンジスタＴn23 のドレインが接続されている。
【０１２１】ＮＭＯＳトランジスタＴn23 はゲートに活
性化信号ＥＮ２が供給され、ソースは低電位側電源Ｖss
が供給されている。モニタ電圧生成回路６６は、抵抗Ｒ
１とモニタ・トランジスタとしてのＮチャネルＭＯＳト
ランジスタＴn24 から構成されている。抵抗Ｒ１は高電
位側電源ＶiiとＮＭＯＳトランジスタＴn24 のドレイン
との間に接続されている。ＮＭＯＳトランジスタＴn24
は、ドレインがそのトランジスタＴn24 のゲートと差動
増幅回路６５に接続され、ソースにはプリチャージ電圧
Ｖｐｒ（＝ＶiiC ／２）が供給されている。
性化信号ＥＮ２が供給され、ソースは低電位側電源Ｖss
が供給されている。モニタ電圧生成回路６６は、抵抗Ｒ
１とモニタ・トランジスタとしてのＮチャネルＭＯＳト
ランジスタＴn24 から構成されている。抵抗Ｒ１は高電
位側電源ＶiiとＮＭＯＳトランジスタＴn24 のドレイン
との間に接続されている。ＮＭＯＳトランジスタＴn24
は、ドレインがそのトランジスタＴn24 のゲートと差動
増幅回路６５に接続され、ソースにはプリチャージ電圧
Ｖｐｒ（＝ＶiiC ／２）が供給されている。
【０１２２】ＮＭＯＳトランジスタＴn24 はメモリセル
１８ａ，１８ｂ（図１２参照）を構成するセル・トラン
ジスタＴｒと同一形状に形成され、同じ電気的特性を持
つ。従って、ＮＭＯＳトランジスタＴn24 のドレイン電
圧は、プリチャージ電圧Ｖｐｒ（＝ＶiiC ／２）からし
きい値電圧Ｖthcellだけ高い電圧となる。この電圧がモ
ニタ電圧Ｖmon として差動増幅回路６５に供給される。
１８ａ，１８ｂ（図１２参照）を構成するセル・トラン
ジスタＴｒと同一形状に形成され、同じ電気的特性を持
つ。従って、ＮＭＯＳトランジスタＴn24 のドレイン電
圧は、プリチャージ電圧Ｖｐｒ（＝ＶiiC ／２）からし
きい値電圧Ｖthcellだけ高い電圧となる。この電圧がモ
ニタ電圧Ｖmon として差動増幅回路６５に供給される。
【０１２３】差動増幅回路６５のＮＭＯＳトランジスタ
Ｔn21 のドレインはナンド回路６７の入力端子に接続さ
れている。差動増幅回路６５はＨレベルの活性化信号に
応答して活性化すると、モニタサブワード線ＭＳＷの電
圧とモニタ電圧Ｖmon の差電圧を増幅したレベルを持つ
検出信号Ｓ１をインバータ回路６９を介してナンド回路
６７に出力する。この検出信号Ｓ１は、モニタサブワー
ド線ＭＳＷの電圧がモニタ電圧Ｖmon より低い場合には
Ｈレベルを持ち、モニタサブワード線ＭＳＷの電圧がモ
ニタ電圧Ｖmon 以上の場合にはＬレベルを持つ。
Ｔn21 のドレインはナンド回路６７の入力端子に接続さ
れている。差動増幅回路６５はＨレベルの活性化信号に
応答して活性化すると、モニタサブワード線ＭＳＷの電
圧とモニタ電圧Ｖmon の差電圧を増幅したレベルを持つ
検出信号Ｓ１をインバータ回路６９を介してナンド回路
６７に出力する。この検出信号Ｓ１は、モニタサブワー
ド線ＭＳＷの電圧がモニタ電圧Ｖmon より低い場合には
Ｈレベルを持ち、モニタサブワード線ＭＳＷの電圧がモ
ニタ電圧Ｖmon 以上の場合にはＬレベルを持つ。
【０１２４】ナンド回路６７は３入力素子であり、活性
化信号ＥＮ２とワード線活性化信号ＷＡＣＴが入力され
る。ナンド回路６７の出力端子はインバータ回路６８の
入力端子に接続され、そのインバータ回路６８から第２
のセンスアンプ活性化信号ＳＡＣＴが出力される。
化信号ＥＮ２とワード線活性化信号ＷＡＣＴが入力され
る。ナンド回路６７の出力端子はインバータ回路６８の
入力端子に接続され、そのインバータ回路６８から第２
のセンスアンプ活性化信号ＳＡＣＴが出力される。
【０１２５】このように構成されたワード線電圧検出回
路６４は、活性化信号ＥＮ２とワード線活性化信号ＷＡ
ＣＴがＨレベルの時に、モニタサブワード線ＭＳＷの電
圧とモニタ電圧Ｖmon を比較した結果に基づくレベルを
持つ第２のセンスアンプ活性化信号ＳＡＣＴを出力す
る。
路６４は、活性化信号ＥＮ２とワード線活性化信号ＷＡ
ＣＴがＨレベルの時に、モニタサブワード線ＭＳＷの電
圧とモニタ電圧Ｖmon を比較した結果に基づくレベルを
持つ第２のセンスアンプ活性化信号ＳＡＣＴを出力す
る。
【０１２６】以上記述したように、本実施形態によれ
ば、以下の効果を奏する。 （１） 本実施形態のＳＤＲＡＭ６０はモニターワード
線ＭＳＷを備え、その電圧をモニタ電圧検出回路６４に
て検出してセンスアンプ２０ａを活性化するタイミング
を決定するようにした。その結果、確実にワード線ＷＬ
０，ＷＬ１の電圧がＶss＋Ｖthcell程度でセンスアンプ
２０ａを活性化することができる。
ば、以下の効果を奏する。 （１） 本実施形態のＳＤＲＡＭ６０はモニターワード
線ＭＳＷを備え、その電圧をモニタ電圧検出回路６４に
て検出してセンスアンプ２０ａを活性化するタイミング
を決定するようにした。その結果、確実にワード線ＷＬ
０，ＷＬ１の電圧がＶss＋Ｖthcell程度でセンスアンプ
２０ａを活性化することができる。
【０１２７】尚、上記第三実施形態は、以下の態様に変
更してもよい。 ・上記第三実施形態において、ワード線電圧検出回路６
４はワード線活性化信号ＷＡＣＴを用いずにセンスアン
プ活性化信号ＳＡＣＴを生成するように構成する、即ち
図１３のナンド回路６７を２入力素子として実施しても
よい。この構成にしても、上記実施形態と同様の効果を
得ることができる。
更してもよい。 ・上記第三実施形態において、ワード線電圧検出回路６
４はワード線活性化信号ＷＡＣＴを用いずにセンスアン
プ活性化信号ＳＡＣＴを生成するように構成する、即ち
図１３のナンド回路６７を２入力素子として実施しても
よい。この構成にしても、上記実施形態と同様の効果を
得ることができる。
【０１２８】・上記第三実施形態において、活性化信号
ＥＮ２を省略し、ＮＭＯＳトランジスタＴn23 をオンす
るようにゲートに例えば高電位側電源Ｖiiを供給するよ
うにしてもよい。この場合、差動増幅回路６５が常に動
作するが、センスアンプ活性化信号ＬＥを生成する動作
には支障がない。
ＥＮ２を省略し、ＮＭＯＳトランジスタＴn23 をオンす
るようにゲートに例えば高電位側電源Ｖiiを供給するよ
うにしてもよい。この場合、差動増幅回路６５が常に動
作するが、センスアンプ活性化信号ＬＥを生成する動作
には支障がない。
【０１２９】（第四実施形態）以下、本発明を具体化し
た第四実施形態を図１４，図１５に従って説明する。
尚、説明の便宜上、第一実施形態と同様の構成について
は同一の符号を付してその説明を一部省略する。
た第四実施形態を図１４，図１５に従って説明する。
尚、説明の便宜上、第一実施形態と同様の構成について
は同一の符号を付してその説明を一部省略する。
【０１３０】図１４は、本実施形態のサブワードドライ
バ７０の回路図である。サブワードドライバ７０には、
ロウアドレスプリデコーダ１３にてデコードされたプリ
デコード信号ＰＤに含まれ、このドライバ７０に対応す
るアドレス信号ＡＤ０が供給される。また、サブワード
ドライバ７０には、電圧切替信号φが入力されるととも
に、インバータ回路７１により電圧切替信号φを反転し
た反転切替信号／φが入力される。
バ７０の回路図である。サブワードドライバ７０には、
ロウアドレスプリデコーダ１３にてデコードされたプリ
デコード信号ＰＤに含まれ、このドライバ７０に対応す
るアドレス信号ＡＤ０が供給される。また、サブワード
ドライバ７０には、電圧切替信号φが入力されるととも
に、インバータ回路７１により電圧切替信号φを反転し
た反転切替信号／φが入力される。
【０１３１】電圧切替信号φは、センスアンプ活性化信
号ＬＥ、またはそれ以降の信号が用いられる。センスア
ンプ活性化信号ＬＥ以降の信号はセンスアンプ活性化信
号ＬＥによりセンスアンプが活性化するより時間的に後
に変化する信号であり、コラム選択信号、セルプリチャ
ージ信号、センスアンプ活性化信号ＬＥを遅延して生成
した信号などを含む。本実施形態ではセンスアンプ活性
化信号ＬＥを用いることにする。
号ＬＥ、またはそれ以降の信号が用いられる。センスア
ンプ活性化信号ＬＥ以降の信号はセンスアンプ活性化信
号ＬＥによりセンスアンプが活性化するより時間的に後
に変化する信号であり、コラム選択信号、セルプリチャ
ージ信号、センスアンプ活性化信号ＬＥを遅延して生成
した信号などを含む。本実施形態ではセンスアンプ活性
化信号ＬＥを用いることにする。
【０１３２】サブワードドライバ７０は、ＰチャネルＭ
ＯＳトランジスタＴp31 〜Ｔp35 、ＮチャネルＭＯＳト
ランジスタＴn31 ，Ｔn32 から構成されている。第１Ｐ
ＭＯＳトランジスタＴp31 は、ソースに昇圧電圧Ｖｐｐ
が供給され、ゲートに反転切替信号／φが入力され、ド
レインは第２ＰＭＯＳトランジスタＴp32 のソースに接
続されている。第２ＰＭＯＳトランジスタＴp32 のゲー
トにはアドレス信号ＡＤ０が入力され、ドレインは第１
ＮＭＯＳトランジスタＴn31 のドレインに接続されてい
る。第１ＮＭＯＳトランジスタＴn31 は、ゲートにアド
レス信号ＡＤ０が入力され、ソースに低電位側電源Ｖss
が供給されている。
ＯＳトランジスタＴp31 〜Ｔp35 、ＮチャネルＭＯＳト
ランジスタＴn31 ，Ｔn32 から構成されている。第１Ｐ
ＭＯＳトランジスタＴp31 は、ソースに昇圧電圧Ｖｐｐ
が供給され、ゲートに反転切替信号／φが入力され、ド
レインは第２ＰＭＯＳトランジスタＴp32 のソースに接
続されている。第２ＰＭＯＳトランジスタＴp32 のゲー
トにはアドレス信号ＡＤ０が入力され、ドレインは第１
ＮＭＯＳトランジスタＴn31 のドレインに接続されてい
る。第１ＮＭＯＳトランジスタＴn31 は、ゲートにアド
レス信号ＡＤ０が入力され、ソースに低電位側電源Ｖss
が供給されている。
【０１３３】第３ＰＭＯＳトランジスタＴp33 は、ソー
スに高電位電源ＶiiC が供給され、ゲートに電圧切替信
号φが入力され、ドレインは第４ＰＭＯＳトランジスタ
Ｔp34 のソースに接続されている。第４ＰＭＯＳトラン
ジスタＴp34 は、ゲートにアドレス信号ＡＤ０が入力さ
れ、ドレインは第２ＰＭＯＳトランジスタＴp32 のドレ
インと第１ＮＭＯＳトランジスタＴn31 のドレインとの
接続点に接続されている。また、その接続点は、第５Ｐ
ＭＯＳトランジスタＴp35 と第２ＮＭＯＳトランジスタ
Ｔn32 のゲートに接続されている。
スに高電位電源ＶiiC が供給され、ゲートに電圧切替信
号φが入力され、ドレインは第４ＰＭＯＳトランジスタ
Ｔp34 のソースに接続されている。第４ＰＭＯＳトラン
ジスタＴp34 は、ゲートにアドレス信号ＡＤ０が入力さ
れ、ドレインは第２ＰＭＯＳトランジスタＴp32 のドレ
インと第１ＮＭＯＳトランジスタＴn31 のドレインとの
接続点に接続されている。また、その接続点は、第５Ｐ
ＭＯＳトランジスタＴp35 と第２ＮＭＯＳトランジスタ
Ｔn32 のゲートに接続されている。
【０１３４】第５ＰＭＯＳトランジスタＴp35 はソース
に昇圧電圧Ｖｐｐが供給され、ドレインが第２ＮＭＯＳ
トランジスタＴn32 のドレインに接続され、第２ＮＭＯ
ＳトランジスタＴn32 はソースに低電位側電源Ｖssが供
給されている。
に昇圧電圧Ｖｐｐが供給され、ドレインが第２ＮＭＯＳ
トランジスタＴn32 のドレインに接続され、第２ＮＭＯ
ＳトランジスタＴn32 はソースに低電位側電源Ｖssが供
給されている。
【０１３５】そして、サブワードドライバ７０は、第２
ＰＭＯＳトランジスタＴp32 と第１ＮＭＯＳトランジス
タＴn31 のドレインの接続点からサブワードデコーダ１
７ａに駆動信号Ｓ１１を出力する。また、サブワードド
ライバ７０は、第５ＰＭＯＳトランジスタＴp35 と第２
ＮＭＯＳトランジスタＴn32 のドレインの接続点からサ
ブワードデコーダ１７ａに制御信号Ｓ１２を出力する。
ＰＭＯＳトランジスタＴp32 と第１ＮＭＯＳトランジス
タＴn31 のドレインの接続点からサブワードデコーダ１
７ａに駆動信号Ｓ１１を出力する。また、サブワードド
ライバ７０は、第５ＰＭＯＳトランジスタＴp35 と第２
ＮＭＯＳトランジスタＴn32 のドレインの接続点からサ
ブワードデコーダ１７ａに制御信号Ｓ１２を出力する。
【０１３６】昇圧電圧Ｖｐｐはセル電源ＶiiC を昇圧し
た電圧であり、そのセル電源ＶiiCよりセル・トランジ
スタＴｒのしきい値電圧Ｖthcellだけ高い電圧である。
セル電源ＶiiC は、プリチャージ電圧Ｖｐｒ（＝ＶiiC
／２）からセル・トランジスタＴｒのしきい値電圧Ｖth
cellだけ高い電圧より低い。
た電圧であり、そのセル電源ＶiiCよりセル・トランジ
スタＴｒのしきい値電圧Ｖthcellだけ高い電圧である。
セル電源ＶiiC は、プリチャージ電圧Ｖｐｒ（＝ＶiiC
／２）からセル・トランジスタＴｒのしきい値電圧Ｖth
cellだけ高い電圧より低い。
【０１３７】電圧切替信号φがＬレベル（反転切替信号
／φがＨレベル）の場合、第１ＰＭＯＳトランジスタＴ
p31 がオフし、第３ＰＭＯＳトランジスタＴp33 がオン
する。オンした第３トランジスタＴp33 を介して第４Ｐ
ＭＯＳトランジスタＴp34 のソースにセル電源ＶiiC が
供給される。従って、第４ＰＭＯＳトランジスタＴp34
と第１ＮＭＯＳトランジスタＴn31 により構成されるイ
ンバータ回路によってアドレス信号ＡＤ０を反転し、セ
ル電源ＶiiC レベル又は低電位側電源Ｖssレベルを持つ
駆動信号Ｓ１１をサブワードデコーダ１７ａに出力す
る。
／φがＨレベル）の場合、第１ＰＭＯＳトランジスタＴ
p31 がオフし、第３ＰＭＯＳトランジスタＴp33 がオン
する。オンした第３トランジスタＴp33 を介して第４Ｐ
ＭＯＳトランジスタＴp34 のソースにセル電源ＶiiC が
供給される。従って、第４ＰＭＯＳトランジスタＴp34
と第１ＮＭＯＳトランジスタＴn31 により構成されるイ
ンバータ回路によってアドレス信号ＡＤ０を反転し、セ
ル電源ＶiiC レベル又は低電位側電源Ｖssレベルを持つ
駆動信号Ｓ１１をサブワードデコーダ１７ａに出力す
る。
【０１３８】電圧切替信号φがＨレベル（反転切替信号
／φがＬレベル）の場合、第１ＰＭＯＳトランジスタＴ
p31 がオンし、第３ＰＭＯＳトランジスタＴp33 がオフ
する。オンした第１トランジスタＴp31 を介して第２Ｐ
ＭＯＳトランジスタＴp32 のソースに昇圧電圧Ｖｐｐが
供給される。従って、第２ＰＭＯＳトランジスタＴp32
と第１ＮＭＯＳトランジスタＴn31 により構成されるイ
ンバータ回路によってアドレス信号ＡＤ０を反転し、昇
圧電圧Ｖｐｐレベル又は低電位側電源Ｖssレベルを持つ
駆動信号Ｓ１１をサブワードデコーダ１７ａに出力す
る。
／φがＬレベル）の場合、第１ＰＭＯＳトランジスタＴ
p31 がオンし、第３ＰＭＯＳトランジスタＴp33 がオフ
する。オンした第１トランジスタＴp31 を介して第２Ｐ
ＭＯＳトランジスタＴp32 のソースに昇圧電圧Ｖｐｐが
供給される。従って、第２ＰＭＯＳトランジスタＴp32
と第１ＮＭＯＳトランジスタＴn31 により構成されるイ
ンバータ回路によってアドレス信号ＡＤ０を反転し、昇
圧電圧Ｖｐｐレベル又は低電位側電源Ｖssレベルを持つ
駆動信号Ｓ１１をサブワードデコーダ１７ａに出力す
る。
【０１３９】従って、サブワードドライバ７０は、アド
レス信号ＡＤ０がＨレベルの場合、低電位側電源Ｖssレ
ベルを持つ駆動信号Ｓ１１をサブワードデコーダ１７ａ
に出力する。そして、サブワードドライバ７０は、アド
レス信号ＡＤ０がＬレベルの場合、電圧切替信号φ（反
転切替信号／φ）に基づいてセル電源ＶiiC レベル又は
昇圧電圧Ｖｐｐレベルを持つ駆動信号Ｓ１１をサブワー
ドデコーダ１７ａに出力する。
レス信号ＡＤ０がＨレベルの場合、低電位側電源Ｖssレ
ベルを持つ駆動信号Ｓ１１をサブワードデコーダ１７ａ
に出力する。そして、サブワードドライバ７０は、アド
レス信号ＡＤ０がＬレベルの場合、電圧切替信号φ（反
転切替信号／φ）に基づいてセル電源ＶiiC レベル又は
昇圧電圧Ｖｐｐレベルを持つ駆動信号Ｓ１１をサブワー
ドデコーダ１７ａに出力する。
【０１４０】また、サブワードドライバ７０は、アドレ
ス信号ＡＤ０がＨレベルの場合には昇圧電圧Ｖｐｐレベ
ルを持つ制御信号Ｓ１２を、アドレス信号ＡＤ０がＬレ
ベルの場合には低電位側電源Ｖssレベルを持つ制御信号
Ｓ１２をサブワードデコーダ１７ａに出力する。
ス信号ＡＤ０がＨレベルの場合には昇圧電圧Ｖｐｐレベ
ルを持つ制御信号Ｓ１２を、アドレス信号ＡＤ０がＬレ
ベルの場合には低電位側電源Ｖssレベルを持つ制御信号
Ｓ１２をサブワードデコーダ１７ａに出力する。
【０１４１】サブワードデコーダ１７ａは、Ｐチャネル
ＭＯＳトランジスタＴp36 とＮチャネルＭＯＳトランジ
スタＴn33 ，Ｔn34 から構成されている。ＰＭＯＳトラ
ンジスタＴp36 は、ソースに駆動信号Ｓ１１が供給さ
れ、ドレインが第１ＮＭＯＳトランジスタＴn33 のドレ
インに接続され、第１ＮＭＯＳトランジスタＴn33 はソ
ースに低電位側電源Ｖssが供給されている。ＰＭＯＳト
ランジスタＴp36 とＮＭＯＳトランジスタＴn33 のドレ
インは互いに接続されるとともにメインワード線ＭＷＬ
に接続されている。
ＭＯＳトランジスタＴp36 とＮチャネルＭＯＳトランジ
スタＴn33 ，Ｔn34 から構成されている。ＰＭＯＳトラ
ンジスタＴp36 は、ソースに駆動信号Ｓ１１が供給さ
れ、ドレインが第１ＮＭＯＳトランジスタＴn33 のドレ
インに接続され、第１ＮＭＯＳトランジスタＴn33 はソ
ースに低電位側電源Ｖssが供給されている。ＰＭＯＳト
ランジスタＴp36 とＮＭＯＳトランジスタＴn33 のドレ
インは互いに接続されるとともにメインワード線ＭＷＬ
に接続されている。
【０１４２】ＰＭＯＳトランジスタＴp36 とＮＭＯＳト
ランジスタＴn33 のドレイン間の接続点はワード線ＷＬ
０に接続されている。そのワード線ＷＬ０には第２ＮＭ
ＯＳトランジスタＴn34 のドレインが接続されている。
第２ＮＭＯＳトランジスタＴn34 は、ゲートに制御信号
Ｓ１２が供給され、ソースは低電位側電源Ｖssが供給さ
れている。
ランジスタＴn33 のドレイン間の接続点はワード線ＷＬ
０に接続されている。そのワード線ＷＬ０には第２ＮＭ
ＯＳトランジスタＴn34 のドレインが接続されている。
第２ＮＭＯＳトランジスタＴn34 は、ゲートに制御信号
Ｓ１２が供給され、ソースは低電位側電源Ｖssが供給さ
れている。
【０１４３】メインワード線ＭＷＬがＨレベルの場合、
ＰＭＯＳトランジスタＴp36 はオフし、第１ＮＭＯＳト
ランジスタＴn33 はオンする。このオンした第１ＮＭＯ
ＳトランジスタＴn33 はワード線ＷＬ０を低電位側電源
Ｖssに接続する。また、アドレス信号ＡＤ０がＨレベル
の場合、そのアドレス信号ＡＤ０に応答してオンした第
２ＮＭＯＳトランジスタＴn34 がワード線ＷＬ０を低電
位側電源Ｖssに接続する。従って、サブワードデコーダ
１７ａは、メインワード線ＭＷＬがＨレベル、又はアド
レス信号ＡＤ０がＨレベルの場合にワード線ＷＬ０の電
位を低電位側電源Ｖssレベルにする。
ＰＭＯＳトランジスタＴp36 はオフし、第１ＮＭＯＳト
ランジスタＴn33 はオンする。このオンした第１ＮＭＯ
ＳトランジスタＴn33 はワード線ＷＬ０を低電位側電源
Ｖssに接続する。また、アドレス信号ＡＤ０がＨレベル
の場合、そのアドレス信号ＡＤ０に応答してオンした第
２ＮＭＯＳトランジスタＴn34 がワード線ＷＬ０を低電
位側電源Ｖssに接続する。従って、サブワードデコーダ
１７ａは、メインワード線ＭＷＬがＨレベル、又はアド
レス信号ＡＤ０がＨレベルの場合にワード線ＷＬ０の電
位を低電位側電源Ｖssレベルにする。
【０１４４】一方、メインワード線ＭＷＬがＬレベル、
且つアドレス信号ＡＤ０がＬレベルの場合、ＰＭＯＳト
ランジスタＴp36 はオンし、第１及び第２ＮＭＯＳトラ
ンジスタＴn33 ，Ｔn34 が共にオフする。この時、メイ
ンワード線ＭＷＬには、オンしたＰＭＯＳトランジスタ
Ｔp36 を介して駆動信号Ｓ１１が供給される。従って、
サブワードデコーダ１７ａは、メインワード線ＭＷＬが
Ｌレベル、且つアドレス信号ＡＤ０がＬレベルの場合、
駆動信号Ｓ１１に基づいてワード線ＷＬ０の電位をセル
電源ＶiiC レベル又は昇圧電圧Ｖｐｐレベルにする。
且つアドレス信号ＡＤ０がＬレベルの場合、ＰＭＯＳト
ランジスタＴp36 はオンし、第１及び第２ＮＭＯＳトラ
ンジスタＴn33 ，Ｔn34 が共にオフする。この時、メイ
ンワード線ＭＷＬには、オンしたＰＭＯＳトランジスタ
Ｔp36 を介して駆動信号Ｓ１１が供給される。従って、
サブワードデコーダ１７ａは、メインワード線ＭＷＬが
Ｌレベル、且つアドレス信号ＡＤ０がＬレベルの場合、
駆動信号Ｓ１１に基づいてワード線ＷＬ０の電位をセル
電源ＶiiC レベル又は昇圧電圧Ｖｐｐレベルにする。
【０１４５】電圧切替信号φ、即ちセンスアンプ活性化
信号ＬＥは、センスアンプ２０ａ（図１参照）を活性化
するまでＬレベルである。従って、ワード線ＷＬ０は、
センスアンプ２０ａが活性化するまでセル電源ＶiiC レ
ベルに保持される。センスアンプ活性化信号ＬＥがＨレ
ベルになると、センスアンプ２０ａが活性化する。従っ
て、ワード線ＷＬ０は、センスアンプ２０ａの活性化後
に昇圧電圧Ｖｐｐまで上昇する。
信号ＬＥは、センスアンプ２０ａ（図１参照）を活性化
するまでＬレベルである。従って、ワード線ＷＬ０は、
センスアンプ２０ａが活性化するまでセル電源ＶiiC レ
ベルに保持される。センスアンプ活性化信号ＬＥがＨレ
ベルになると、センスアンプ２０ａが活性化する。従っ
て、ワード線ＷＬ０は、センスアンプ２０ａの活性化後
に昇圧電圧Ｖｐｐまで上昇する。
【０１４６】即ち、サブワードドライバ７０は、ワード
線ＷＬ０の電位を２段階で上昇させるよう駆動信号Ｓ１
１をサブワードデコーダ１７ａに供給する。そして、セ
ンスアンプ２０ａは、ワード線ＷＬ０の電圧が、ビット
線対に０情報が読み出され、１情報が読み出されない電
圧で活性化する。
線ＷＬ０の電位を２段階で上昇させるよう駆動信号Ｓ１
１をサブワードデコーダ１７ａに供給する。そして、セ
ンスアンプ２０ａは、ワード線ＷＬ０の電圧が、ビット
線対に０情報が読み出され、１情報が読み出されない電
圧で活性化する。
【０１４７】次に、上記のように構成されたＳＤＲＡＭ
の作用を図１５に従って説明する。今、図１のメモリセ
ル１８ａからセル情報を読み出す場合について説明す
る。先ず、メモリセル１８ａに０情報が保持されている
場合を、図１５（ａ）に従って説明する。この場合、メ
モリセル１８ａのセル・トランジスタＴｒと容量Ｃ１と
の間のストレージノードの電位は、０情報に従って低電
位側電源Ｖssレベルになっている。
の作用を図１５に従って説明する。今、図１のメモリセ
ル１８ａからセル情報を読み出す場合について説明す
る。先ず、メモリセル１８ａに０情報が保持されている
場合を、図１５（ａ）に従って説明する。この場合、メ
モリセル１８ａのセル・トランジスタＴｒと容量Ｃ１と
の間のストレージノードの電位は、０情報に従って低電
位側電源Ｖssレベルになっている。
【０１４８】セル情報の読み出し動作に先立って、ビッ
ト線ＢＬ０，／ＢＬ０（図１参照）はプリチャージ電源
ＶｐｒによりＶiiC ／２レベルにプリチャージされる。
また、ダミーワード線ＤＷＬ０，ＤＷＬ１は電源Ｖssレ
ベルにリセットされる。
ト線ＢＬ０，／ＢＬ０（図１参照）はプリチャージ電源
ＶｐｒによりＶiiC ／２レベルにプリチャージされる。
また、ダミーワード線ＤＷＬ０，ＤＷＬ１は電源Ｖssレ
ベルにリセットされる。
【０１４９】次いで、ロウアドレス信号ＲＡに基づいて
選択されたワード線ＷＬ０の電位がセル電源ＶiiC レベ
ルまで引き上げられる。この時、ワード線ＷＬ０の電位
が低電位側電源Ｖssからセル・トランジスタＴｒのしき
い値電圧Ｖthcell分高い電位（＝Ｖss＋Ｖthcell）より
高くなると、メモリセル１８ａからビット線ＢＬ０に０
情報が読み出される。その読み出されたセル情報により
ビット線ＢＬ０の電位がＶiiC ／２から下降する。
選択されたワード線ＷＬ０の電位がセル電源ＶiiC レベ
ルまで引き上げられる。この時、ワード線ＷＬ０の電位
が低電位側電源Ｖssからセル・トランジスタＴｒのしき
い値電圧Ｖthcell分高い電位（＝Ｖss＋Ｖthcell）より
高くなると、メモリセル１８ａからビット線ＢＬ０に０
情報が読み出される。その読み出されたセル情報により
ビット線ＢＬ０の電位がＶiiC ／２から下降する。
【０１５０】この状態で、ダミーワード線ＤＷＬ０が選
択されて、そのダミーワード線ＤＷＬ０が電源Ｖssレベ
ルから電源Ｖiiレベルに引き上げられると、ダミーセル
２３ａの電荷により、ビット線ＢＬ０の電位が引き上げ
られる。その引き上げ後の電位はセンスアンプ２０ａが
Ｌレベルと認識し得るレベルとなるように、ダミーセル
２３ａを構成する容量の容量値が設定されている。そし
て、センスアンプ活性化信号ＬＥによりセンスアンプ２
０ａが活性化されると、そのセンスアンプ２０ａにより
ビット線ＢＬ０，／ＢＬ０の電位差が増幅されて、セル
情報として出力される。
択されて、そのダミーワード線ＤＷＬ０が電源Ｖssレベ
ルから電源Ｖiiレベルに引き上げられると、ダミーセル
２３ａの電荷により、ビット線ＢＬ０の電位が引き上げ
られる。その引き上げ後の電位はセンスアンプ２０ａが
Ｌレベルと認識し得るレベルとなるように、ダミーセル
２３ａを構成する容量の容量値が設定されている。そし
て、センスアンプ活性化信号ＬＥによりセンスアンプ２
０ａが活性化されると、そのセンスアンプ２０ａにより
ビット線ＢＬ０，／ＢＬ０の電位差が増幅されて、セル
情報として出力される。
【０１５１】ワード線ＷＬ０の電位は、センスアンプ２
０ａが活性化するまでセル電源ＶiiC レベルに保持さ
れ、その後、昇圧電圧Ｖｐｐレベルまで上昇する。この
昇圧電圧Ｖｐｐの電位によって、他のメモリセルの１情
報をリフレッシュする（再書き込みを行う）。
０ａが活性化するまでセル電源ＶiiC レベルに保持さ
れ、その後、昇圧電圧Ｖｐｐレベルまで上昇する。この
昇圧電圧Ｖｐｐの電位によって、他のメモリセルの１情
報をリフレッシュする（再書き込みを行う）。
【０１５２】次に、メモリセル１８ａに１情報が記憶さ
れている場合を、図１５（ｂ）に従って説明する。この
場合、メモリセル１８ａのセル・トランジスタＴｒと容
量Ｃ１との間のストレージノードの電位は、１情報に従
って高電位電源ＶiiC レベルになっている。
れている場合を、図１５（ｂ）に従って説明する。この
場合、メモリセル１８ａのセル・トランジスタＴｒと容
量Ｃ１との間のストレージノードの電位は、１情報に従
って高電位電源ＶiiC レベルになっている。
【０１５３】同様に、セル情報の読み出し動作に先立っ
て、ビット線ＢＬ０，／ＢＬ０はＶiiC ／２レベルにプ
リチャージされる。また、ダミーワード線ＤＷＬ０，Ｄ
ＷＬ１は電源Ｖssレベルにリセットされる。
て、ビット線ＢＬ０，／ＢＬ０はＶiiC ／２レベルにプ
リチャージされる。また、ダミーワード線ＤＷＬ０，Ｄ
ＷＬ１は電源Ｖssレベルにリセットされる。
【０１５４】次いで、ロウアドレス信号ＲＡに基づいて
選択されたワード線ＷＬ０の電位がセル電源ＶiiC レベ
ルまで引き上げられる。この時、ワード線ＷＬ０の電位
が低電位側電源Ｖssからセル・トランジスタＴｒのしき
い値電圧Ｖthcell分高い電位（＝Ｖss＋Ｖthcell）より
高くなったタイミングより遅い第２のタイミングでダミ
ーワード線ＤＷＬ０が電源Ｖssレベルから電源Ｖiiレベ
ルに引き上げられると、ダミーセル２３ａの電荷によ
り、ビット線ＢＬ０の電位が引き上げられる。その引き
上げ後の電位はセンスアンプ２０ａがＨレベルと認識し
得るレベルとなるように、ダミーセル２３ａを構成する
容量の容量値が設定されている。そして、センスアンプ
活性化信号ＬＥによりセンスアンプ２０ａが活性化され
ると、そのセンスアンプ２０ａによりビット線ＢＬ０，
／ＢＬ０の電位差が増幅されて、セル情報として出力さ
れる。
選択されたワード線ＷＬ０の電位がセル電源ＶiiC レベ
ルまで引き上げられる。この時、ワード線ＷＬ０の電位
が低電位側電源Ｖssからセル・トランジスタＴｒのしき
い値電圧Ｖthcell分高い電位（＝Ｖss＋Ｖthcell）より
高くなったタイミングより遅い第２のタイミングでダミ
ーワード線ＤＷＬ０が電源Ｖssレベルから電源Ｖiiレベ
ルに引き上げられると、ダミーセル２３ａの電荷によ
り、ビット線ＢＬ０の電位が引き上げられる。その引き
上げ後の電位はセンスアンプ２０ａがＨレベルと認識し
得るレベルとなるように、ダミーセル２３ａを構成する
容量の容量値が設定されている。そして、センスアンプ
活性化信号ＬＥによりセンスアンプ２０ａが活性化され
ると、そのセンスアンプ２０ａによりビット線ＢＬ０，
／ＢＬ０の電位差が増幅されて、セル情報として出力さ
れる。
【０１５５】ワード線ＷＬ０の電位はセンスアンプ２０
ａが活性化するまでセル電源ＶiiCレベルに保持され、
その後、昇圧電圧Ｖｐｐまで上昇する。この昇圧電圧Ｖ
ｐｐの電位によって、メモリセル１８ａの１情報をリフ
レッシュする（再書き込みを行う）。
ａが活性化するまでセル電源ＶiiCレベルに保持され、
その後、昇圧電圧Ｖｐｐまで上昇する。この昇圧電圧Ｖ
ｐｐの電位によって、メモリセル１８ａの１情報をリフ
レッシュする（再書き込みを行う）。
【０１５６】上記したように、本実施形態のサブワード
ドライバ７０は、ワード線ＷＬ０の電圧を２段階に上昇
させる。低電位側電源Ｖssから一気に昇圧電圧Ｖｐｐレ
ベルまで上昇させる場合に比べて、サブワードドライバ
７０の駆動能力が小さくてすみ、消費電流が少なくな
る。
ドライバ７０は、ワード線ＷＬ０の電圧を２段階に上昇
させる。低電位側電源Ｖssから一気に昇圧電圧Ｖｐｐレ
ベルまで上昇させる場合に比べて、サブワードドライバ
７０の駆動能力が小さくてすみ、消費電流が少なくな
る。
【０１５７】以上記述したように、本実施形態によれ
ば、以下の効果を奏する。 （１）ワード線ＷＬ０，ＷＬ１の電位を先ずビット線Ｂ
Ｌ０，／ＢＬ０，ＢＬ１，／ＢＬ１にメモリセル１８ａ
〜１９ｂから０情報が読み出され１情報が読み出されな
い電圧まで上昇させ、センスアンプ２０ａを活性化する
ようにした。その結果、センスアンプ２０ａの活性化タ
イミングを、ビット線ＢＬ０，／ＢＬ０，ＢＬ１，／Ｂ
Ｌ１に０情報が読み出されてから１情報が読み出される
前に確実に行うことができる。
ば、以下の効果を奏する。 （１）ワード線ＷＬ０，ＷＬ１の電位を先ずビット線Ｂ
Ｌ０，／ＢＬ０，ＢＬ１，／ＢＬ１にメモリセル１８ａ
〜１９ｂから０情報が読み出され１情報が読み出されな
い電圧まで上昇させ、センスアンプ２０ａを活性化する
ようにした。その結果、センスアンプ２０ａの活性化タ
イミングを、ビット線ＢＬ０，／ＢＬ０，ＢＬ１，／Ｂ
Ｌ１に０情報が読み出されてから１情報が読み出される
前に確実に行うことができる。
【０１５８】（２）ワード線ＷＬ０の電位を一旦セル電
源ＶiiC レベルまで上昇した後、昇圧電圧Ｖｐｐまで上
昇させるようにした。その結果、低電位側電源Ｖssから
一気に昇圧電圧Ｖｐｐレベルまで上昇させる場合に比べ
て、サブワードドライバ７０の駆動能力が小さくてす
み、消費電流を少なくすることができる。
源ＶiiC レベルまで上昇した後、昇圧電圧Ｖｐｐまで上
昇させるようにした。その結果、低電位側電源Ｖssから
一気に昇圧電圧Ｖｐｐレベルまで上昇させる場合に比べ
て、サブワードドライバ７０の駆動能力が小さくてす
み、消費電流を少なくすることができる。
【０１５９】尚、前記各実施形態は、以下の態様に変更
してもよい。 ・上記第四実施形態では、第１ステップ目のワード線Ｗ
Ｌ０の電圧ＶWLをセル電源ＶiiC レベルとしたが、ワー
ド線ＷＬ０の電位はプリチャージ電圧Ｖｐｒ（＝ＶiiC
／２）以上、プリチャージ電圧Ｖｐｒよりセル・トラン
ジスタＴｒのしきい値電圧Ｖthcellだけ高い電圧以下
（ＶiiC ／２≦ＶWL≦ＶiiC ／２＋Ｖthcell）を満たす
電圧に適宜変更して実施しても良い。
してもよい。 ・上記第四実施形態では、第１ステップ目のワード線Ｗ
Ｌ０の電圧ＶWLをセル電源ＶiiC レベルとしたが、ワー
ド線ＷＬ０の電位はプリチャージ電圧Ｖｐｒ（＝ＶiiC
／２）以上、プリチャージ電圧Ｖｐｒよりセル・トラン
ジスタＴｒのしきい値電圧Ｖthcellだけ高い電圧以下
（ＶiiC ／２≦ＶWL≦ＶiiC ／２＋Ｖthcell）を満たす
電圧に適宜変更して実施しても良い。
【０１６０】・上記第一及び第二実施形態では、内部動
作判定回路１２は活性化信号ＤＡＣＴを出力する第１の
タイミングが０情報が読み出されるタイミングより後に
設定したが、その第１のタイミングをワード線を活性化
すると同時、またはワード線を活性化より前に設定して
も良い。このようにしても、上記各実施形態と同様の効
果を得ることができる。
作判定回路１２は活性化信号ＤＡＣＴを出力する第１の
タイミングが０情報が読み出されるタイミングより後に
設定したが、その第１のタイミングをワード線を活性化
すると同時、またはワード線を活性化より前に設定して
も良い。このようにしても、上記各実施形態と同様の効
果を得ることができる。
【０１６１】・上記各実施形態では、センスアンプ活性
化信号発生回路３２はアクティブ信号ＡＣＴを遅延させ
て第２のタイミングでセンスアンプ活性化信号ＬＥをア
クティブにした。これを、プリデコード信号ＰＤ及びブ
ロック選択信号ＢＳの少なくとも一方とアクティブ信号
ＡＣＴとを論理合成してセンスアンプ活性化信号ＬＥを
アクティブにするように発生回路３２を構成してもよ
い。このようにすれば、アクティブ信号ＡＣＴのみから
センスアンプ活性化信号ＬＥをアクティブにする場合に
比べて、周辺回路や配線遅延等の要因に基づくタイミン
グズレを少なくすることができる。
化信号発生回路３２はアクティブ信号ＡＣＴを遅延させ
て第２のタイミングでセンスアンプ活性化信号ＬＥをア
クティブにした。これを、プリデコード信号ＰＤ及びブ
ロック選択信号ＢＳの少なくとも一方とアクティブ信号
ＡＣＴとを論理合成してセンスアンプ活性化信号ＬＥを
アクティブにするように発生回路３２を構成してもよ
い。このようにすれば、アクティブ信号ＡＣＴのみから
センスアンプ活性化信号ＬＥをアクティブにする場合に
比べて、周辺回路や配線遅延等の要因に基づくタイミン
グズレを少なくすることができる。
【０１６２】・上記各実施形態を、ビット線とセンスア
ンプの接続形態を適宜変更したＳＤＲＡＭに適用しても
よい。例えば、図１６に示すように、オープンビット線
方式のＳＤＲＡＭ８１に適用する。
ンプの接続形態を適宜変更したＳＤＲＡＭに適用しても
よい。例えば、図１６に示すように、オープンビット線
方式のＳＤＲＡＭ８１に適用する。
【０１６３】また、図１７に示すように、シェアードセ
ンスアンプ方式のＳＤＲＡＭ８２に適用する。尚、この
場合、センスアンプ８３は、メモリセル領域のビット線
ＢＬ１，／ＢＬ１，ＢＬ２，／ＢＬ２とビット線分離ト
ランジスタからなるスイッチ回路８４ａ，８４ｂにて分
離されたビット線ＢＬａ，／ＢＬａ間に接続されてい
る。そして、ダミーセル２３ａ，２３ｂを、この分離ビ
ット線ＢＬａ，／ＢＬａを接続する。このように構成す
れば、２組のビット線対ＢＬ１，／ＢＬ１、ＢＬ２，／
ＢＬ２に対してダミーセル２３ａ，２３ｂ及びダミーワ
ード線ＤＷＬ０，ＤＬＷ１を設けるだけでよく、チップ
サイズを縮小することができる。
ンスアンプ方式のＳＤＲＡＭ８２に適用する。尚、この
場合、センスアンプ８３は、メモリセル領域のビット線
ＢＬ１，／ＢＬ１，ＢＬ２，／ＢＬ２とビット線分離ト
ランジスタからなるスイッチ回路８４ａ，８４ｂにて分
離されたビット線ＢＬａ，／ＢＬａ間に接続されてい
る。そして、ダミーセル２３ａ，２３ｂを、この分離ビ
ット線ＢＬａ，／ＢＬａを接続する。このように構成す
れば、２組のビット線対ＢＬ１，／ＢＬ１、ＢＬ２，／
ＢＬ２に対してダミーセル２３ａ，２３ｂ及びダミーワ
ード線ＤＷＬ０，ＤＬＷ１を設けるだけでよく、チップ
サイズを縮小することができる。
【０１６４】尚、シェアードセンスアンプ方式以外のＳ
ＤＲＡＭにおいて、メモリセルが接続されたビット線と
センスアンプが接続されたビット線とをスイッチ回路
（ビット線分離トランジスタ）により分離する。そし
て、ダミーセルをセンスアンプが接続されたビット線に
接続してもよい。
ＤＲＡＭにおいて、メモリセルが接続されたビット線と
センスアンプが接続されたビット線とをスイッチ回路
（ビット線分離トランジスタ）により分離する。そし
て、ダミーセルをセンスアンプが接続されたビット線に
接続してもよい。
【０１６５】また、図１８（ａ）（ｂ）に示すように、
階層構造のビット線を持つＳＤＲＡＭ９０ａ，９０ｂに
適用する。図１８（ａ）に示すＳＤＲＡＭ９０ａはビッ
ト線対ＢＬ，／ＢＬにスイッチ回路９１ａ，９１ｂを介
して接続された複数（図では１対のみ示す）サブビット
線対ＳＢＬ，／ＳＢＬを備え、このサブビット線ＳＢＬ
とダミーワード線ＤＷＬ０との交点にダミーセル９２が
接続されている。図１８（ｂ）に示すＳＤＲＡＭ９０ｂ
はビット線対ＢＬ，／ＢＬにスイッチ回路９１ａ，９１
ｂを介して接続された複数（図では１対のみ示す）サブ
ビット線対ＳＢＬ，／ＳＢＬを備え、ビット線ＢＬとダ
ミーワード線ＤＷＬ０との交点にダミーセル９２が接続
されている。これらの場合、ＳＤＲＡＭ９０ａに比べて
ＳＤＲＡＭ９０ｂの方が、ダミーセル９２とダミーワー
ド線ＤＷＬ０の数が少なく、チップサイズが小さい利点
を持つ。
階層構造のビット線を持つＳＤＲＡＭ９０ａ，９０ｂに
適用する。図１８（ａ）に示すＳＤＲＡＭ９０ａはビッ
ト線対ＢＬ，／ＢＬにスイッチ回路９１ａ，９１ｂを介
して接続された複数（図では１対のみ示す）サブビット
線対ＳＢＬ，／ＳＢＬを備え、このサブビット線ＳＢＬ
とダミーワード線ＤＷＬ０との交点にダミーセル９２が
接続されている。図１８（ｂ）に示すＳＤＲＡＭ９０ｂ
はビット線対ＢＬ，／ＢＬにスイッチ回路９１ａ，９１
ｂを介して接続された複数（図では１対のみ示す）サブ
ビット線対ＳＢＬ，／ＳＢＬを備え、ビット線ＢＬとダ
ミーワード線ＤＷＬ０との交点にダミーセル９２が接続
されている。これらの場合、ＳＤＲＡＭ９０ａに比べて
ＳＤＲＡＭ９０ｂの方が、ダミーセル９２とダミーワー
ド線ＤＷＬ０の数が少なく、チップサイズが小さい利点
を持つ。
【０１６６】・上記実施形態では、メインワード線とサ
ブワード線を持つＳＤＲＡＭに具体化したが、ワード線
の時定数を少なくするように構成したＳＤＲＡＭに適用
しても良い。例えば、平行な複数のワード線をチップの
垂直方向に形成し、それらを適当な間隔で接続するコン
タクトを形成することで、抵抗値と寄生容量を少なくし
たＳＤＲＡＭがある。このＳＤＲＡＭに上記各実施形態
を適用した場合、コンタクトの数を少なくすることがで
き、それによりチップサイズを縮小することができる。
ブワード線を持つＳＤＲＡＭに具体化したが、ワード線
の時定数を少なくするように構成したＳＤＲＡＭに適用
しても良い。例えば、平行な複数のワード線をチップの
垂直方向に形成し、それらを適当な間隔で接続するコン
タクトを形成することで、抵抗値と寄生容量を少なくし
たＳＤＲＡＭがある。このＳＤＲＡＭに上記各実施形態
を適用した場合、コンタクトの数を少なくすることがで
き、それによりチップサイズを縮小することができる。
【０１６７】・上記各実施形態では、ダミーセルの容量
をメモリセルの容量の半分としたが、これを同じ容量と
し、ストレージ電極に供給する電圧を３／４・ＶiiC や
１／４・ＶiiC 等のようにしてもよい。
をメモリセルの容量の半分としたが、これを同じ容量と
し、ストレージ電極に供給する電圧を３／４・ＶiiC や
１／４・ＶiiC 等のようにしてもよい。
【０１６８】・上記各実施形態のダミーセル２３ａ〜２
４ｂの構造を適宜変更して実施してもよい。図１９
（ａ）はメモリセル１８ａの構成図であり、図１９
（ｂ）はダミーセル２３Ａの構成図である。このダミー
セルを、図１９（ｃ）に示すように固定キャパシタから
なるダミーセルを用いて実施してもよい。この容量の電
荷により、ビット線電圧を上昇又は下降させる。容量値
は、ビット線電圧の変化量が、センスアンプの感度以
上、セル情報の読み出しによりビット線対に現れる差電
圧以下となるように設定する。尚、ダミーワード線の振
幅を調整して設定しても良い。
４ｂの構造を適宜変更して実施してもよい。図１９
（ａ）はメモリセル１８ａの構成図であり、図１９
（ｂ）はダミーセル２３Ａの構成図である。このダミー
セルを、図１９（ｃ）に示すように固定キャパシタから
なるダミーセルを用いて実施してもよい。この容量の電
荷により、ビット線電圧を上昇又は下降させる。容量値
は、ビット線電圧の変化量が、センスアンプの感度以
上、セル情報の読み出しによりビット線対に現れる差電
圧以下となるように設定する。尚、ダミーワード線の振
幅を調整して設定しても良い。
【０１６９】また、図１９（ｄ），（ｅ）に示すように
ＮチャネルＭＯＳトランジスタを用いて実施してもよ
い。この場合、図１９（ｄ）に示すように、トランジス
タのゲートをダミーワード線ＤＷＬに接続し、ソース及
びドレインをビット線ＢＬ（又は反転ビット線／ＢＬ）
に接続する。また、図１９（ｅ）に示すように、トラン
ジスタのゲートをビット線ＢＬ（又は反転ビット線／Ｂ
Ｌ）に接続し、ソース及びドレインをダミーワード線Ｄ
ＷＬに接続する。何れでもよい。
ＮチャネルＭＯＳトランジスタを用いて実施してもよ
い。この場合、図１９（ｄ）に示すように、トランジス
タのゲートをダミーワード線ＤＷＬに接続し、ソース及
びドレインをビット線ＢＬ（又は反転ビット線／ＢＬ）
に接続する。また、図１９（ｅ）に示すように、トラン
ジスタのゲートをビット線ＢＬ（又は反転ビット線／Ｂ
Ｌ）に接続し、ソース及びドレインをダミーワード線Ｄ
ＷＬに接続する。何れでもよい。
【０１７０】また、図１９（ｆ），（ｇ）に示すように
ＰチャネルＭＯＳトランジスタを用いて実施してもよ
い。この場合も同様に、図１９（ｆ）トランジスタのゲ
ートをダミーワード線ＤＷＬに接続し、ソース及びドレ
インをビット線ＢＬ（又は反転ビット線／ＢＬ）に接続
する。また、図１９（ｇ）に示すように、トランジスタ
のゲートをビット線ＢＬ（又は反転ビット線／ＢＬ）に
接続し、ソース及びドレインをダミーワード線ＤＷＬに
接続する。何れでもよい。
ＰチャネルＭＯＳトランジスタを用いて実施してもよ
い。この場合も同様に、図１９（ｆ）トランジスタのゲ
ートをダミーワード線ＤＷＬに接続し、ソース及びドレ
インをビット線ＢＬ（又は反転ビット線／ＢＬ）に接続
する。また、図１９（ｇ）に示すように、トランジスタ
のゲートをビット線ＢＬ（又は反転ビット線／ＢＬ）に
接続し、ソース及びドレインをダミーワード線ＤＷＬに
接続する。何れでもよい。
【０１７１】・上記各実施形態では、ＳＤＲＡＭ１０，
６０に具体化したが、ＦＣＲＡＭ等その他各種ＲＡＭ
や、ＲＯＭ、ＥＥＰＲＯＭ等の半導体記憶装置に具体化
してもよい。例えば、図２０は、メモリセルとして電流
駆動型セルを用いたフラッシュメモリ９５を示す。この
場合、ダミーセル９６は、メモリセル９７の電流の半分
の電流を流すように設定されている。
６０に具体化したが、ＦＣＲＡＭ等その他各種ＲＡＭ
や、ＲＯＭ、ＥＥＰＲＯＭ等の半導体記憶装置に具体化
してもよい。例えば、図２０は、メモリセルとして電流
駆動型セルを用いたフラッシュメモリ９５を示す。この
場合、ダミーセル９６は、メモリセル９７の電流の半分
の電流を流すように設定されている。
【０１７２】・上記各実施形態のセンスアンプに、差動
型センスアンプ等、他の形式のセンスアンプを用いて実
施してもよい。以上の様々な実施の形態をまとめると、
以下のようになる。 （付記１） ワード線に接続されたメモリセルの０情報
又は１情報を、該メモリセルが接続されたビット線に読
み出し、前記ビット線にはダミーセルを介してダミーワ
ード線を接続し、前記ダミーワード線の電位を制御する
ことにより前記ダミーセルから前記ビット線に伝達した
電荷により前記メモリセル情報に基づくビット線の電位
を補完し、該ビット線の電位をセンスアンプにて増幅す
る半導体記憶装置において、前記０情報の読み出しは前
記ワード線の活性化により前記ビット線に伝達される前
記メモリセルの電荷にて行われ、前記１情報の読み出し
は前記ダミーワード線の活性化により前記ビット線に伝
達される前記ダミーセルの電荷にて行われることを特徴
とする半導体記憶装置。（１） （付記２） ワード線に接続された複数のメモリセルの
０情報又は１情報を、該複数のメモリセルが接続された
複数のビット線にそれぞれ読み出し、前記複数のビット
線にはダミーセルを介してダミーワード線を接続し、前
記ダミーワード線の電位を制御することにより前記複数
のダミーセルから各ビット線に伝達した電荷により、前
記メモリセル情報に基づくビット線の電位を補完し、該
ビット線の電位をセンスアンプにて増幅する半導体記憶
装置において、前記０情報の読み出しは前記ワード線の
活性化により前記ビット線に伝達される前記メモリセル
の電荷にて行われ、前記１情報の読み出しは前記ダミー
ワード線の活性化により前記ビット線に伝達される前記
ダミーセルの電荷にて行われることを特徴とする半導体
記憶装置。（２） （付記３） 前記ダミーセルの電荷が伝達された前記ビ
ット線の電圧変化は前記センスアンプの感度以上である
ことを特徴とする付記１又は２記載の半導体記憶装置。 （付記４） 前記１情報の読み出しを補完する前記ダミ
ーセルは前記情報を読み出す前記メモリセルが接続され
たビット線と対をなす反転ビット線に接続されているこ
とを特徴とする付記１〜３のうちの何れか一項記載の半
導体記憶装置。 （付記５） ワード線に接続された複数のメモリセルの
０情報又は１情報を、該複数のメモリセルが接続された
複数のビット線にそれぞれ読み出し、前記複数のビット
線にはダミーセルを介してダミーワード線を接続し、前
記ダミーワード線の電位を制御することにより、前記メ
モリセル情報に基づくビット線の電位を補完し、該ビッ
ト線の電位をセンスアンプにて増幅する半導体記憶装置
において、前記ワード線を活性化させる第１ステップ
と、前記メモリセルの０情報を前記ビット線に読み出す
第２ステップと、前記ダミーワード線を活性化させる第
３ステップと、前記センスアンプを活性化させる第４ス
テップとを備え、前記第４ステップを前記メモリセルか
ら１情報が前記ビット線に読み出される前に実行する、
ことを特徴とする半導体記憶装置の情報読み出し方法。
（３） （付記６） 複数のビット線をプリチャージ電圧とした
後、ワード線に接続された複数のメモリセルの０情報又
は１情報を、該複数のメモリセルが接続された前記複数
のビット線にそれぞれ読み出し、前記複数のビット線に
はダミーセルを介してダミーワード線を接続し、前記ダ
ミーワード線の電位を制御することにより、前記メモリ
セル情報に基づくビット線の電位を補完し、該ビット線
の電位をセンスアンプにて増幅する半導体記憶装置にお
いて、前記メモリセルのセル・トランジスタのしきい値
電圧を第１電圧とし、前記プリチャージ電圧を第２電圧
とし、前記第１電圧＋前記第２電圧を第３電圧とし、前
記メモリセルへの１情報の書き込み電圧を第４電圧と
し、前記第４電圧＋前記第１電圧を第５電圧とし、前記
ワード線を基準電圧から前記第１電圧以上、前記第３電
圧未満まで活性化させる第１ステップと、０情報を前記
ビット線に読み出す第２ステップと、前記ダミーワード
線を活性化させる第３ステップと、前記センスアンプを
活性化させる第４ステップと、前記ワード線を前記第５
電圧以上まで活性化させる第５ステップとを備え、前記
第４ステップを前記メモリセルから１情報が前記ビット
線に読み出される前に実行する、ことを特徴とする半導
体記憶装置の情報読み出し方法。（４） （付記７） 前記第３ステップを前記第１ステップと同
時に実行する、ことを特徴とする付記５又は６記載の半
導体記憶装置の情報読み出し方法。（５） （付記８） 前記第３ステップを前記第１ステップの前
に実行する、ことを特徴とする付記５又は６記載の半導
体記憶装置の情報読み出し方法。（６） （付記９） 前記ワード線の活性化時における該ワード
線電圧の遷移時間を、規定値であるロウアドレスストロ
ーブ信号のアクティブ時間程度に設定したことを特徴と
する付記５〜８のうちの何れか一項記載の半導体記憶装
置の情報読み出し方法。（７） （付記１０） 前記第４ステップを、前記メモリセルか
ら１情報がビット線に伝達される前に実行することを特
徴とする付記５〜８のうちの何れか一項記載の半導体記
憶装置の情報読み出し方法。（８） （付記１１） 前記第３ステップには、前記ダミーワー
ド線と前記ビット線間に接続され、前記メモリセルの電
荷量未満を供給するキャパシタの活性化を含むことを特
徴とする付記５〜８のうちの何れか一項記載の半導体記
憶装置の情報読み出し方法。（９） （付記１２） 前記ビット線は前記メモリセルが接続さ
れた第１のノードと前記センスアンプが接続された第２
のノードとにスイッチ回路にて分離され、前記ダミーセ
ルは前記第２のノードに接続されていることを特徴とす
ることを特徴とする付記１１記載の半導体記憶装置の情
報読み出し方法。（１０） （付記１３） 前記センスアンプは一対のビット線間に
接続され、前記第３ステップにおいて、前記ダミーセル
は、前記メモリセルの１情報の電位と同方向の電位差を
前記ビット線に与えることを特徴とする付記１１記載の
半導体記憶装置の情報読み出し方法。（１１） （付記１４） 前記センスアンプは一対のビット線間に
接続され、前記メモリセルと前記ダミーセルは同一のビ
ット線に接続され、前記ダミーワード線の活性化時に該
ダミーワード線の電位を引き上げることを特徴とする付
記１３記載の半導体記憶装置の情報読み出し方法。（１
２） （付記１５） 前記センスアンプは一対のビット線間に
接続され、前記メモリセルと前記ダミーセルは同一セン
スアンプに接続された異なるビット線に接続され、前記
ダミーワード線の活性化時に該ダミーワード線の電位を
引き下げることを特徴とする付記１３記載の半導体記憶
装置の情報読み出し方法。（１３） （付記１６） 前記第１ステップをワード線活性化制御
信号に基づいて実行し、前記第５ステップをセンスアン
プ活性化信号に基づいて実行することを特徴とする付記
６〜８のうちの何れか一項記載の半導体記憶装置の情報
読み出し方法。（１４） （付記１７） 前記第１ステップにおいて、前記ワード
線の電圧をセンスアンプ電源の中間電圧まで活性化させ
ることを特徴とする付記６〜８のうちの何れか一項記載
の半導体記憶装置の情報読み出し方法。（１５） （付記１８） 前記第１ステップにおいて、前記ワード
線の電圧をセンスアンプ電源まで活性化させることを特
徴とする付記６〜８のうちの何れか一項記載の半導体記
憶装置の情報読み出し方法。（１６） （付記１９） 前記第１ステップにおいて、前記ワード
線の電圧をセンスアンプ電源よりセル・トランジスタの
しきい値電圧分低い電圧まで活性化させることを特徴と
する付記６〜８のうちの何れか一項記載の半導体記憶装
置の情報読み出し方法。（１７） （付記２０） 前記センスアンプを、前記ワード線の電
圧を検出する回路により生成した検出信号に基づいて活
性化させることを特徴とする付記５〜８のうちの何れか
一項記載の半導体記憶装置の情報読み出し方法。（１
８） （付記２１） 前記センスアンプを、前記ワード線の電
圧を検出する回路により生成した検出信号と、アクティ
ブ信号とに基づいて活性化させることを特徴とする付記
５〜８のうちの何れか一項記載の半導体記憶装置の情報
読み出し方法。 （付記２２） 前記ワード線電圧検出回路は、プリチャ
ージ電圧＋セル・トランジスタのしきい値電圧を検出電
圧とし、前記ワード線の電圧と前記検出電圧とを比較し
て前記検出信号を生成し、前記センスアンプを、前記ワ
ード線の電圧が前記検出電圧以上になったときに活性化
させることを特徴とする付記２１又は２２記載の半導体
記憶装置の情報読み出し方法。（１９） （付記２３） 前記センスアンプを活性化するときの前
記ワード線の電圧ＶWLは、プリチャージ電圧Ｖｐｒとセ
ル・トランジスタのしきい値電圧Ｖthcellに対して、 ＶWL≦Ｖｐｒ＋Ｖthcell を満たすことを特徴とする付記５〜８のうちの何れか一
項記載の半導体記憶装置の情報読み出し方法。（２０）
型センスアンプ等、他の形式のセンスアンプを用いて実
施してもよい。以上の様々な実施の形態をまとめると、
以下のようになる。 （付記１） ワード線に接続されたメモリセルの０情報
又は１情報を、該メモリセルが接続されたビット線に読
み出し、前記ビット線にはダミーセルを介してダミーワ
ード線を接続し、前記ダミーワード線の電位を制御する
ことにより前記ダミーセルから前記ビット線に伝達した
電荷により前記メモリセル情報に基づくビット線の電位
を補完し、該ビット線の電位をセンスアンプにて増幅す
る半導体記憶装置において、前記０情報の読み出しは前
記ワード線の活性化により前記ビット線に伝達される前
記メモリセルの電荷にて行われ、前記１情報の読み出し
は前記ダミーワード線の活性化により前記ビット線に伝
達される前記ダミーセルの電荷にて行われることを特徴
とする半導体記憶装置。（１） （付記２） ワード線に接続された複数のメモリセルの
０情報又は１情報を、該複数のメモリセルが接続された
複数のビット線にそれぞれ読み出し、前記複数のビット
線にはダミーセルを介してダミーワード線を接続し、前
記ダミーワード線の電位を制御することにより前記複数
のダミーセルから各ビット線に伝達した電荷により、前
記メモリセル情報に基づくビット線の電位を補完し、該
ビット線の電位をセンスアンプにて増幅する半導体記憶
装置において、前記０情報の読み出しは前記ワード線の
活性化により前記ビット線に伝達される前記メモリセル
の電荷にて行われ、前記１情報の読み出しは前記ダミー
ワード線の活性化により前記ビット線に伝達される前記
ダミーセルの電荷にて行われることを特徴とする半導体
記憶装置。（２） （付記３） 前記ダミーセルの電荷が伝達された前記ビ
ット線の電圧変化は前記センスアンプの感度以上である
ことを特徴とする付記１又は２記載の半導体記憶装置。 （付記４） 前記１情報の読み出しを補完する前記ダミ
ーセルは前記情報を読み出す前記メモリセルが接続され
たビット線と対をなす反転ビット線に接続されているこ
とを特徴とする付記１〜３のうちの何れか一項記載の半
導体記憶装置。 （付記５） ワード線に接続された複数のメモリセルの
０情報又は１情報を、該複数のメモリセルが接続された
複数のビット線にそれぞれ読み出し、前記複数のビット
線にはダミーセルを介してダミーワード線を接続し、前
記ダミーワード線の電位を制御することにより、前記メ
モリセル情報に基づくビット線の電位を補完し、該ビッ
ト線の電位をセンスアンプにて増幅する半導体記憶装置
において、前記ワード線を活性化させる第１ステップ
と、前記メモリセルの０情報を前記ビット線に読み出す
第２ステップと、前記ダミーワード線を活性化させる第
３ステップと、前記センスアンプを活性化させる第４ス
テップとを備え、前記第４ステップを前記メモリセルか
ら１情報が前記ビット線に読み出される前に実行する、
ことを特徴とする半導体記憶装置の情報読み出し方法。
（３） （付記６） 複数のビット線をプリチャージ電圧とした
後、ワード線に接続された複数のメモリセルの０情報又
は１情報を、該複数のメモリセルが接続された前記複数
のビット線にそれぞれ読み出し、前記複数のビット線に
はダミーセルを介してダミーワード線を接続し、前記ダ
ミーワード線の電位を制御することにより、前記メモリ
セル情報に基づくビット線の電位を補完し、該ビット線
の電位をセンスアンプにて増幅する半導体記憶装置にお
いて、前記メモリセルのセル・トランジスタのしきい値
電圧を第１電圧とし、前記プリチャージ電圧を第２電圧
とし、前記第１電圧＋前記第２電圧を第３電圧とし、前
記メモリセルへの１情報の書き込み電圧を第４電圧と
し、前記第４電圧＋前記第１電圧を第５電圧とし、前記
ワード線を基準電圧から前記第１電圧以上、前記第３電
圧未満まで活性化させる第１ステップと、０情報を前記
ビット線に読み出す第２ステップと、前記ダミーワード
線を活性化させる第３ステップと、前記センスアンプを
活性化させる第４ステップと、前記ワード線を前記第５
電圧以上まで活性化させる第５ステップとを備え、前記
第４ステップを前記メモリセルから１情報が前記ビット
線に読み出される前に実行する、ことを特徴とする半導
体記憶装置の情報読み出し方法。（４） （付記７） 前記第３ステップを前記第１ステップと同
時に実行する、ことを特徴とする付記５又は６記載の半
導体記憶装置の情報読み出し方法。（５） （付記８） 前記第３ステップを前記第１ステップの前
に実行する、ことを特徴とする付記５又は６記載の半導
体記憶装置の情報読み出し方法。（６） （付記９） 前記ワード線の活性化時における該ワード
線電圧の遷移時間を、規定値であるロウアドレスストロ
ーブ信号のアクティブ時間程度に設定したことを特徴と
する付記５〜８のうちの何れか一項記載の半導体記憶装
置の情報読み出し方法。（７） （付記１０） 前記第４ステップを、前記メモリセルか
ら１情報がビット線に伝達される前に実行することを特
徴とする付記５〜８のうちの何れか一項記載の半導体記
憶装置の情報読み出し方法。（８） （付記１１） 前記第３ステップには、前記ダミーワー
ド線と前記ビット線間に接続され、前記メモリセルの電
荷量未満を供給するキャパシタの活性化を含むことを特
徴とする付記５〜８のうちの何れか一項記載の半導体記
憶装置の情報読み出し方法。（９） （付記１２） 前記ビット線は前記メモリセルが接続さ
れた第１のノードと前記センスアンプが接続された第２
のノードとにスイッチ回路にて分離され、前記ダミーセ
ルは前記第２のノードに接続されていることを特徴とす
ることを特徴とする付記１１記載の半導体記憶装置の情
報読み出し方法。（１０） （付記１３） 前記センスアンプは一対のビット線間に
接続され、前記第３ステップにおいて、前記ダミーセル
は、前記メモリセルの１情報の電位と同方向の電位差を
前記ビット線に与えることを特徴とする付記１１記載の
半導体記憶装置の情報読み出し方法。（１１） （付記１４） 前記センスアンプは一対のビット線間に
接続され、前記メモリセルと前記ダミーセルは同一のビ
ット線に接続され、前記ダミーワード線の活性化時に該
ダミーワード線の電位を引き上げることを特徴とする付
記１３記載の半導体記憶装置の情報読み出し方法。（１
２） （付記１５） 前記センスアンプは一対のビット線間に
接続され、前記メモリセルと前記ダミーセルは同一セン
スアンプに接続された異なるビット線に接続され、前記
ダミーワード線の活性化時に該ダミーワード線の電位を
引き下げることを特徴とする付記１３記載の半導体記憶
装置の情報読み出し方法。（１３） （付記１６） 前記第１ステップをワード線活性化制御
信号に基づいて実行し、前記第５ステップをセンスアン
プ活性化信号に基づいて実行することを特徴とする付記
６〜８のうちの何れか一項記載の半導体記憶装置の情報
読み出し方法。（１４） （付記１７） 前記第１ステップにおいて、前記ワード
線の電圧をセンスアンプ電源の中間電圧まで活性化させ
ることを特徴とする付記６〜８のうちの何れか一項記載
の半導体記憶装置の情報読み出し方法。（１５） （付記１８） 前記第１ステップにおいて、前記ワード
線の電圧をセンスアンプ電源まで活性化させることを特
徴とする付記６〜８のうちの何れか一項記載の半導体記
憶装置の情報読み出し方法。（１６） （付記１９） 前記第１ステップにおいて、前記ワード
線の電圧をセンスアンプ電源よりセル・トランジスタの
しきい値電圧分低い電圧まで活性化させることを特徴と
する付記６〜８のうちの何れか一項記載の半導体記憶装
置の情報読み出し方法。（１７） （付記２０） 前記センスアンプを、前記ワード線の電
圧を検出する回路により生成した検出信号に基づいて活
性化させることを特徴とする付記５〜８のうちの何れか
一項記載の半導体記憶装置の情報読み出し方法。（１
８） （付記２１） 前記センスアンプを、前記ワード線の電
圧を検出する回路により生成した検出信号と、アクティ
ブ信号とに基づいて活性化させることを特徴とする付記
５〜８のうちの何れか一項記載の半導体記憶装置の情報
読み出し方法。 （付記２２） 前記ワード線電圧検出回路は、プリチャ
ージ電圧＋セル・トランジスタのしきい値電圧を検出電
圧とし、前記ワード線の電圧と前記検出電圧とを比較し
て前記検出信号を生成し、前記センスアンプを、前記ワ
ード線の電圧が前記検出電圧以上になったときに活性化
させることを特徴とする付記２１又は２２記載の半導体
記憶装置の情報読み出し方法。（１９） （付記２３） 前記センスアンプを活性化するときの前
記ワード線の電圧ＶWLは、プリチャージ電圧Ｖｐｒとセ
ル・トランジスタのしきい値電圧Ｖthcellに対して、 ＶWL≦Ｖｐｒ＋Ｖthcell を満たすことを特徴とする付記５〜８のうちの何れか一
項記載の半導体記憶装置の情報読み出し方法。（２０）
【０１７３】
【発明の効果】以上詳述したように、本発明によれば、
メモリセルから１情報を読み出す場合に比べてセンスア
ンプを早く活性化することができ、サイクルタイムを短
くすることができる。
メモリセルから１情報を読み出す場合に比べてセンスア
ンプを早く活性化することができ、サイクルタイムを短
くすることができる。
【０１７４】また、サイクルタイムを短くしなければ、
ワード線の活性化をゆっくりと行う、即ちワード線を長
くすることが可能になり、ワード線の駆動回路の数を少
なくしてチップサイズを削減することができる。
ワード線の活性化をゆっくりと行う、即ちワード線を長
くすることが可能になり、ワード線の駆動回路の数を少
なくしてチップサイズを削減することができる。
【０１７５】また、リフレッシュ時間も長くすることが
でき、セルフリフレッシュ電流を削減することができ
る。
でき、セルフリフレッシュ電流を削減することができ
る。
【図１】 第一実施形態のＳＤＲＡＭの概略ブロック回
路図である。
路図である。
【図２】 内部動作判定回路のブロック回路図である。
【図３】 センスアンプドライバ及びセンスアンプの回
路図である。
路図である。
【図４】 ダミーワードドライバの回路図である。
【図５】 第一実施形態の動作波形図である。
【図６】 セルストレージ電圧とビット線電圧を示す波
形図である。
形図である。
【図７】 ワード線電圧の波形図である。
【図８】 ワード線及びサブワード線の関係を示す説明
図である。
図である。
【図９】 第二実施形態のＳＤＲＡＭの一部ブロック回
路図である。
路図である。
【図１０】 ＳＤＲＡＭの一部ブロック回路図である。
【図１１】 第二実施形態の動作波形図である。
【図１２】 第三実施形態のＳＤＲＡＭの概略ブロック
回路図である。
回路図である。
【図１３】 ワード線電圧検出回路の回路図である。
【図１４】 第四実施形態のサブワードドライバの回路
図である。
図である。
【図１５】 第四実施形態の動作波形図である。
【図１６】 別のＳＤＲＡＭの一部ブロック回路図であ
る。
る。
【図１７】 別のＳＤＲＡＭの一部ブロック回路図であ
る。
る。
【図１８】 別のＳＤＲＡＭの一部ブロック回路図であ
る。
る。
【図１９】 別のダミーセルの説明図である。
【図２０】 別の半導体記憶装置の一部ブロック回路図
である。
である。
【図２１】 従来例を示す回路図である。
【図２２】 従来例の動作波形図である。
１８ａ〜１９ｂ メモリセル ２０ａ，２０ｂ センスアンプ ２３ａ〜２４ｂ ダミーセル ＢＬ０〜／ＢＬ４ ビット線 ＤＷＬ０，ＤＷＬ１ ダミーワード線 ＷＬ０〜ＷＬ３ ワード線
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5M024 AA04 AA44 AA49 AA55 BB30 BB35 CC39 CC40 CC44 CC54 CC63 CC74 CC82 DD62 DD72 DD73 DD89 JJ02 LL01 PP01 PP03 PP07
Claims (4)
- 【請求項１】 ワード線に接続されたメモリセルの０情
報又は１情報を、該メモリセルが接続されたビット線に
読み出し、前記ビット線にはダミーセルを介してダミー
ワード線を接続し、前記ダミーワード線の電位を制御す
ることにより前記ダミーセルから前記ビット線に伝達し
た電荷により前記メモリセル情報に基づくビット線の電
位を補完し、該ビット線の電位をセンスアンプにて増幅
する半導体記憶装置において、 前記０情報の読み出しは前記ワード線の活性化により前
記ビット線に伝達される前記メモリセルの電荷にて行わ
れ、前記１情報の読み出しは前記ダミーワード線の活性
化により前記ビット線に伝達される前記ダミーセルの電
荷にて行われることを特徴とする半導体記憶装置。 - 【請求項２】 ワード線に接続された複数のメモリセル
の０情報又は１情報を、該複数のメモリセルが接続され
た複数のビット線にそれぞれ読み出し、前記複数のビッ
ト線にはダミーセルを介してダミーワード線を接続し、
前記ダミーワード線の電位を制御することにより前記複
数のダミーセルから各ビット線に伝達した電荷により、
前記メモリセル情報に基づくビット線の電位を補完し、
該ビット線の電位をセンスアンプにて増幅する半導体記
憶装置において、 前記０情報の読み出しは前記ワード線の活性化により前
記ビット線に伝達される前記メモリセルの電荷にて行わ
れ、前記１情報の読み出しは前記ダミーワード線の活性
化により前記ビット線に伝達される前記ダミーセルの電
荷にて行われることを特徴とする半導体記憶装置。 - 【請求項３】 ワード線に接続された複数のメモリセル
の０情報又は１情報を、該複数のメモリセルが接続され
た複数のビット線にそれぞれ読み出し、前記複数のビッ
ト線にはダミーセルを介してダミーワード線を接続し、
前記ダミーワード線の電位を制御することにより、前記
メモリセル情報に基づくビット線の電位を補完し、該ビ
ット線の電位をセンスアンプにて増幅する半導体記憶装
置において、 前記ワード線を活性化させる第１ステップと、 前記メモリセルの０情報を前記ビット線に読み出す第２
ステップと、 前記ダミーワード線を活性化させる第３ステップと、 前記センスアンプを活性化させる第４ステップとを備
え、 前記第４ステップを前記メモリセルから１情報が前記ビ
ット線に読み出される前に実行する、 ことを特徴とする半導体記憶装置の情報読み出し方法。 - 【請求項４】 複数のビット線をプリチャージ電圧とし
た後、ワード線に接続された複数のメモリセルの０情報
又は１情報を、該複数のメモリセルが接続された前記複
数のビット線にそれぞれ読み出し、前記複数のビット線
にはダミーセルを介してダミーワード線を接続し、前記
ダミーワード線の電位を制御することにより、前記メモ
リセル情報に基づくビット線の電位を補完し、該ビット
線の電位をセンスアンプにて増幅する半導体記憶装置に
おいて、 前記メモリセルのセル・トランジスタのしきい値電圧を
第１電圧とし、前記プリチャージ電圧を第２電圧とし、
前記第１電圧＋前記第２電圧を第３電圧とし、前記メモ
リセルへの１情報の書き込み電圧を第４電圧とし、前記
第４電圧＋前記第１電圧を第５電圧とし、 前記ワード線を基準電圧から前記第１電圧以上、前記第
３電圧未満まで活性化させる第１ステップと、 ０情報を前記ビット線に読み出す第２ステップと、 前記ダミーワード線を活性化させる第３ステップと、 前記センスアンプを活性化させる第４ステップと、 前記ワード線を前記第５電圧以上まで活性化させる第５
ステップとを備え、 前記第４ステップを前記メモリセルから１情報が前記ビ
ット線に読み出される前に実行する、 ことを特徴とする半導体記憶装置の情報読み出し方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
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| JP2001051889A JP4629249B2 (ja) | 2001-02-27 | 2001-02-27 | 半導体記憶装置及びその情報読み出し方法 |
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