TW529033B - Semiconductor memory device and method for reading information of therefrom - Google Patents

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529033 5 0 5 經濟部智慧財產局員工消費合作社印製 20 、發明説明（I ) 本發明係2__種半導體域體裝置及料由該半導 體δ己憶體裝置頃取資訊之方法。 近來動態隨機存取記憶體裝置（drams)具有較高的集 :度’較大的容量、及較低的電力損耗。由於記憶體細胞 陣列的較南集積度，包括在記憶體細胞陣列内的記憶體細 胞已變得較^。這導致累積在每—記憶體細胞之細胞電容 中作為細胞資訊之電荷的量降低的傾向。 、在°亥DRAM中，電力損耗係可以藉著延長自我恢復運作 或者延長外部恢復運作來降低。該DRAM具有一虛設字線與 耦合電容器俾根據從一記憶體細胞輸出的小電壓來讀取正 常的細胞資訊。該耦合電容器係定位於該虛設字線與一位 π線之間。要讀取細胞資訊，該虛設字線被選擇俾根據電 容器的電荷來增加該位元線的電壓並且把該增加電壓加入 到讀至該位元線的小電壓。在該DRAM中，係要求改進的恢 復特性與較高的集積度。 弟1圖是為設有用於以一虛設字線補充細胞資訊之功 能之習知半導體記憶體裝置（DRAM)的示意電路圖。 一細胞陣列1包括數個記憶體細胞2a, 2b (在第1圖中 顯示兩個）。該記憶體細胞2a係連接至一在位元線BL與 字線WL0之間的交點。該記憶體細胞2b係連接至一在反 相位元線/BL與字線WL1之間的交點。 該記憶體細胞2a包括一細胞電晶體Tr與一細胞電容 C1。該細胞電晶體Tr包括一連接至該位元線BL的第一端 、一連接至該細胞電容C1的第二端、及一連接至該字線 第4頁 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） A7 529033 B7 五、發明説明（2 ) WL0的閘極。該細胞電容C1具有一連接至該細胞電晶體 Tr的第一電極與一被供應有預定之細胞板電壓的第二電極 。該細胞板電壓是為，例如，一細胞電源之電壓的一半 ViiC/2，其係供應至該細胞陣歹丨J 1(於此後係稱為Viic/2 5 而且在第1圖係描繪如1/2 ViiC)。 一感應放器3係連接至該等位元線BL,/BL俾把讀至 該等位元線BL,/BL的細胞資訊放大。該感應放大器3接 收作動電壓SAP,SAN，其係由一感應放大器電壓產生電路 4所產生。該感應放大器電壓產生電路4接收一閂致能訊 10 號（感應放大器作動訊號）LE並且根據該閂致能訊號LE來 產生該等作動訊號SAP, SAN。該感應放大器3係根據該閂 致能訊號LE來被作動與不作動。 一虛設細胞5a係連接至一在位元線BL與虛設字線 DWL0之間的交點。一虛設細胞5b係連接至一在反相位元 15 線/BL與虛設字線DWL1之間的交點。該等虛設細胞 5a, 5b具有與記憶體細胞2a相同的結構。 經濟部智慧財產局員工消費合作社印製 一列位址解碼器與一字驅動器（圖中未示）根據一列位 址訊號來選擇該等字線WL0,WL1中之一者。再者，該列位 址解碼器與一虛設字驅動器（圖中未示）選擇該等虛設字線 20 DWL〇，DWL1中之一者。 例如，當連接至位元線BL的記憶體細胞2a被選擇時 ，虛設字線DWL0被選擇俾把虛設字線DWL0的電壓從電源 電壓Vss增加到電源電壓Vii。當連接至反相位元線/BL 的記憶體細胞2b被選擇時，虛設字線DWL1被選擇俾把虛 __^51_ 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） 五、發明説明（3) 設字線DWL1的電壓從較低的電源電壓Vss增加至高電源 電壓Vi i。高電源電壓Vi i係從DRAM 1 0 0外部供應至週 邊電路，像列位址解碼器、字驅動器、與虛設字驅動器般 。高電源電壓Vii係降低俾產生穩定的細胞電源電壓 5 ViiC。 由該DRAM 100所執行的讀取運作現在將會配合第2A 和2B圖作討論。第2A圖是為當細胞資訊”0”從記憶體細 胞2a讀取時該DRAM 100的波形圖。第2B圖是為當細胞 資訊Π1Π從記憶體細胞2a讀取時該DRAM 100的波形圖。 10 細胞資訊Π0Π的讀取將會首先被討論。第2A圖顯示位 元線BL, /BL、字線WL0、虛設字線DWL1、及閂致能訊號 LE的電壓改變。在這情況中，於記憶體細胞2a之電容器 C1與細胞電晶體Tr之間之儲存節點的電壓Vst係對應於 該低電源電壓Vss。 15 在讀取細胞資料的運作之前，位元線BL, /BL係由一預 先充電電路預先充電到電壓ViiC/2。該虛設字線DWL0的 電壓係重置到低電源電壓Vss。 經濟部智慧財產局員工消費合作社印製 然後，字線WL0係根據列位址訊號來被選擇而且在字 線WL0的電壓係從低電源電壓Vss提升至一上升電壓Vpp 2 0 。在這狀態下，當在字線WL0的電壓從低電源電壓Vss提 升一個該細胞電晶體Tr的臨界值Vthcell時，細胞資訊 π〇π係從記憶體細胞2a讀到位元線BL而且在位元線BL的 電壓從ViiC/2下降。 在這狀態下，當虛設字線DWL0被選擇而且在虛設字線 __^61_ 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 529033 at B7 經濟部智慧財產局員工消費合作社印製 五、發明説明（4 ) DWL 0的電壓係從低電源電壓Vs s提升到高電源電壓vi i 時，虛設細胞5a的電荷把位元線BL的電壓提升。虛設細 胞5a的細胞電容器被設定以致於在位元線BL的提升電壓 係由該感應放大器3認定為低位準。虛設細胞5b的細胞電 5 容亦係以相同的形式設定。在位元線BL, /BL之間的差動 電壓係由該感應放大器3放大，該感應放大器3係由閃致 能訊號LE作動。結果，在位元線BL的電壓係改變至低電 源電壓VSS而且細胞資訊"〇〃係從位元線BL輸出。 當細胞資訊〃 1〃被儲存於記憶體細胞2a内時，在記憶 10 體細胞2a之電容器C1與細胞電晶體Tr之間之儲存節點 的電壓係對應於細胞電源電壓ViiC。 在第2B圖的狀態中，位元線BL, /BL係在讀取細胞資 訊的運作之前由預先充電電路預先充電到電壓ViiC/2。虛 設字線DWL0,DWL1係重置至低電源電壓Vss。 15 然後，字線WL0係根據列位址訊號來被選擇而且在字 線WL0的電壓係從低電源電壓Vss提升到上升電壓Vpp。 在這狀態下，當在字線WL0的電壓從預先充電電壓 ViiC/2提升了細胞電晶體Tr的臨界值vthcell時，細 胞資訊"1〃係從記憶體細胞2a讀到位元線Bl而且在位元 20 線BL的電壓從該預先充電位準（Viic/2)提升。 在這狀態下，當虛設字線DWL0被選擇而且在虛設字線 DWL0的電壓係從低電源電壓vss提升到高電源電壓Vii 時，虛設細胞5a的電荷提升位元線BL的電壓。這提升在 位元線bl,/bl之間的差動電壓並且有效地提升細胞的電 __：__ _第7 頁 本紙張尺度適用中關家標準（CNS ) A4規格（210X297公釐） 、發明説明（5) 荷。藉此，恢復記憶體細胞2a, 2b的間隔被加長。 在位元線BL,/BL·之間的差動電壓係由感應放大器3 放大，該感應放大器3係由閂致能訊號le作動。結果，在 位元線BL的電壓係轉移至高電源電壓viiC而且細胞資訊 "1〃係從位元線BL輸出。 在讀取細胞資訊"〇 〃時細胞電晶體Tr的臨界值電壓 Vthcel 1在特性上係與在讀取細胞資訊〃丄〃時細胞電晶體 Tr的臨界值電壓vthcell不同。然而，由於相同的運作 被執行，相同的參考特徵（vthcell)被使用。 習知的方法具有在下面所討論的缺點。 (1) 當與細胞資訊"1〃相關之儲存電容器C1的電荷量 由於，例如，洩漏，而降低時，細胞儲存電壓（在儲存節點 的電壓）Vst下降到一個比預先充電電壓（viic/2)小或者 相等的值。在這情況中，細胞資訊〃無法被讀取。 (2) 記憶體細胞2a,2b的資料保持時間，或者恢復週 期（tREF)決定在自我恢復期間電流損耗量。當恢復週期 tREF為短時，自我恢復被執行的次數增加。這增加自我恢 復電流。 ⑶從字線作動到感應放大器作動的時間係端視細胞資 訊”〃從記憶體細胞2a讀到位元線BL所需的時間而定。、 再者，從字線作動到感應放大器作動的時間係明顯地受到 細胞電晶體Tr的臨界值vthcell影響。 當字線WLO的電壓提升到讀取細胞資訊所需的電壓 (vllC/2+vthcell)時，細胞資訊〃丄〃被讀至位元線π。 529033 at B7 五、發明説明（6) 因此，如果字線電壓VWL的升緣具有漸進波形的話，讀取 資料的時間增加而且資料讀取週期時間變得較長。要避免 字線電壓VWL的升緣波形變得太漸進，字線的時間常數（電 阻與寄生電容）必須降低。要達成此目的，驅動字線所需之 5 位址解碼器與字線驅動器之數目上的增加會使半導體記憶 體裝置的晶片變大。 本發明之目的是為提供一種具有讀取儲存於其上之資料 之改進特性的半導體記憶體裝置及一種用於從本發明之半 導體記憶體裝置讀取細胞資訊的方法。 10 要達成以上之目的，本發明提供一種半導體記憶體裝置 ，該半導體記憶體裝置包括一用於保持第一細胞資訊或第 二細胞資訊之電荷的記憶體細胞。該第一細胞資訊係與邏 輯位準〃 0〃相關，而該第二細胞資訊係與邏輯位準〃 1〃相關 。一字線係連接至該記憶體細胞俾把字線電壓供應給該記 15 憶體細胞。一位元線係連接至該記憶體細胞俾從該記憶體 細胞運送對應於該第一或第二細胞資訊的電荷。一虛設細 胞係連接至該位元線俾把補充電荷供應給該位元線。一虛 設字線係連接至該虛設細胞俾把虛設字線電壓供應給該虛 設細胞。當該字線被作動時，該第一細胞資訊係根據從該 20 記憶體細胞運送至該位元線的電荷來被讀取，而當該虛設 字線被作動時，該第二細胞資訊係根據從該虛設細胞供應 至該位元線的補充電荷來被讀取。 本發明之再一特徵是為一種包括數個用於儲存第一細胞 貢訊或第二細胞貢訊之記憶體細胞的半導體記憶體裝置。 第9頁 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 請 閱· 面 之· 注 意 事 項 再

經濟部智慧財產局員工消費合作社印製 529033 A7 B7 五、發明説明（卩） 該第一細胞資訊係與邏輯位準〃0〃相關，而該第二細胞資訊 係與邏輯位準”1〃相關。數條字線係連接至該等記憶體細胞 俾把字線電壓供應給該等記憶體細胞。數條位元線係連接 至該等記憶體細胞俾從該等記憶體細胞中之一者運送對應 5於第一或第二細胞資訊的電荷。數個虛設細胞係連接至該 等位元線俾把補充電荷供應給該等位元線中之相關之_者 。數個虛设子線係連接至該等虛設細胞俾把虛設字線電壓 供應給該等虛設細胞中之相關之一者。該第一細胞資訊係 根據運送至與該連接至該等字線中之被作動之一者之記憶 10體細胞相關之位元線的電荷來被讀取，而該第二細胞資訊 係根據供應至與该連接至該等虛設字線中之被作動之一者 之虛設細胞相關之位元線的補充電荷來被讀取。 本發明之再一特徵是為一種從半導體記憶體裝置讀取細 胞資訊的方法。該半導體記憶體裝置包括數個用於保持對 15應於第一細胞資訊或第二細胞資訊之電荷的記憶體細胞。 數對位元線係連接至該等記憶體細胞。每一對位元線包括 一位元線與一反相位元線。該第一細胞資訊係與邏輯位準 "〇〃相關，而該第二細胞資訊係與邏輯位準〃相關。數條 字線係連接至該等記憶體細胞俾把字線電壓供應給該等記 20 憶體細胞。數條位元線係連接至該等記憶體細胞俾從該等 記憶體細胞中之一者接收對應於第一或第二細胞資訊的電 荷。數個虛設細胞係連接至該等位元線對俾把補充電荷供 應給該位元線對中之相關之一者。數條虛設字線係連接至 該等虛設細胞俾把虛設字線電壓供應給該等虛設細胞中之 第10頁 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱"讀背面、V注意事項再填寫本頁}

、1T -線‘ 經濟部智慧財產局員工消費合作社印製

529033 Α? ___ Β7 五、發明説明（& ) 相關之一者。數個感應放大器係連接至該等位元線對俾把 在該等位元線對中之相關之一者之間的電壓放大。該方法 包括一用於作動該等字線中之至少一者的第一步驟、一用 於把第一細胞資訊從被連接之記憶體細胞供應至與該連接 5 至該等字線中之被作動之一者之記憶體細胞相關之位元線 的第二步驟、一用於作動該等虛設字線中之至少一者的第 三步驟、一用於把補充電荷從被連接之虚設細胞供應至與 該連接至該等虛設字線中之被作動之一者之虛設細胞相關 之位元線的第四步驟、及一用於在第二細胞資訊被讀至該 10 位元線之前作動該連接至被供應有該補充電荷之位元線之 感應放大器的第五步驟。 本發明之再一特徵是為一種從半導體記憶體裝置讀取細 胞資訊的方法。該半導體記憶體裝置包括數個用於保持對 應於第一細胞資訊或第二細胞資訊之電荷的記憶體細胞。 15 數對位元線係連接至該等記憶體細胞。每一對位元線包括 一位元線與一反相位元線。該第一細胞資訊係與邏輯位準 π〇π相關，而該第二細胞資訊係與邏輯位準”1”相關。數條 字線係連接至該等記憶體細胞俾把字線電壓供應給該等記 憶體細胞。數條位元線係連接至該等記憶體細胞俾從該等 2〇 記憶體細胞中之一者接收對應於第一或第二細胞資訊的電 荷。數個虛設細胞係連接至該等位元線對俾把補充電荷供 應給該對位元線中之相關之一者。數條虛設字線係連接至 該等虛設細胞俾把虛設字線電壓供應給該等虛設細胞中之 相關之一者。數個感應放大器係連接至該等位元線對俾把 第11頁 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） (請先閱·讀背面之注意事項再填寫本頁) * Γ 經濟部智慧財產局員工消費合作社印製 529033 A7 B7 五、發明説明（气） 在該等位元線對中之相關之一者之間的電壓放大。該等記 憶體細胞中之每一者具有一細胞電晶體臨界值電壓、一預 先充電電壓、該臨界值電壓與該預先充電電壓之第一總和 電壓、一用於把該第二資訊寫入至該記憶體細胞的寫入電 5 壓、及該寫入電壓與該臨界值電壓之第二總和電壓。該方 法包括一用於把該等字線中之至少一者之電壓從一參考電 壓提升至一個比該臨界值電壓大或者相等且比該第一總和 電壓小之值的第一步驟、一用於把對應於該第一細胞資訊 之電荷供應至與該連接至該等字線中之該至少一者之記憶 10 體細胞相關之位元線的第二步驟、一用於作動該等虛設字 線中之至少一者的第三步驟、一用於把該補充電荷從該被 連接之虛設細胞供應至與該連接至該等虛設字線中之被作 動之一者之虛設細胞相關之位元線的第四步驟、一用於在 該第二細胞資訊從該記憶體細胞被讀取至該被連接之位元 15線之前作動該連接至被供應有該補充電荷之位元線之感應 放大器的第五步驟、及一用於該等字線中之該至少一者之 電壓提升至一個比該第二總和電壓大或者相等之值的第六 步驟。 經濟部智慧財產局員工消費合作社印製 本發明之其他特徵與優點將會由於下面配合舉例說明本 2 0 發明之原理之附圖的描述而變得明顯。 本發明，與其之目的和優點一起，藉著參考目前較佳之 實施例之下面的描述和附圖而會更清楚了解，其中·· 第1圖是為一習知半導體記憶體襞置的示意電路圖； 第2A和2B圖是為顯示第1圖之半導體記憶體裝置之 第12頁 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 529033 Α7 Β7 五、發明説明（ίο ) 波形的圖示； 第3圖是為本發明第一實施例之半導體記憶體裝置的 示意方塊圖； 第4圖是為第3圖之半導體之内部運作決定電路的示 5 意方塊圖； 、第5圖是為第3圖之半導體記憶體裝置之感應放大器 與感應放大裔驅動器的電路圖； 第6圖是為第3圖之半導體記憶體裝置之虛設字驅動 器的示意電路圖； 〇 第7A和圖是為顯示第3圖之半導體記憶體裝置之 波形的圖示； ”第8A和8B圖是為各顯示在細胞儲存電壓與位元線電 壓之間之關係的波形圖，帛8A圖表示一習知SDRAM而第 8B圖表示第3圖的半導體記憶體裝置； 5 第9圖是為第3圖之半導體記憶體裝置之字線電壓的 波形圖； ^第1〇A和10B圖是為各顯示在字線與次字線之間之關 經濟部智慧財產局員工消費合作社印製 ，的祝明®，帛：LQA圖表示第3圖的半導體記憶體裝置而 弟10B圖表示一習知sdram ; 〇 -第11圖是為本發明第二實施例之半導體記憶體裝置的 示意部份方塊圖； 第12圖是為第圖之半導體記憶體裝置的部份方塊 電路圖； 第1：3A和13B圖是為顯示第丄丄圖之半導體記憶體裝 —_ 第13頁 本紙張尺度適用巾國國家標準（CNS ) M規格（BOX29?公 529033 5 0 15 經濟部智慧財產局員工消費合作社印製 20 、發明説明（/ ί ) 置之波形的圖示； _第14圖是為本發明第三實施例之半導體記憶體裝置的 示意方塊圖； 第15圖是為第14圖之半導體記憶體裝置之字線電壓 偵測電路的示意電路圖； 第16圖疋為本發明第四實施例之半導體記憶體裝置之 次字驅動器的電路圖； 第17A矛口 17B圖是為顯示第16圖之半導體記憶體裝 置之波形的圖示； 第18圖是為本發明再—實施例之半導體記憶體裝置的 部份方塊圖； 第圖是為本發明又一實施例之半導體記憶體裝置的 部份方塊圖； 第2〇A和2〇B圖是為本發明再一實施例之半導體記憶 體裝置的部份方塊圖； 第2 1A至21G圖是為其他虛設細胞的說明圖；及 第22圖是為本發明又一實施例之半導體記憶體裝置的 部份方塊圖。 在該等圖式中，相同的標號係用來標示相同的元件。 第3圖是為本發明第一實施例之半導體記憶體裝置 (SDRAM) 1〇的示意方塊圖。第3圖顯示用來驅動該sdram W之字線與虛設字線之SDRAM 10的部份。 該SDRAM 10包括一位址緩衝器n、一内部運作決定 電路12、一列位址預先解碼器13、及數個列位址主解碼器 請 閱· 讀 背 面 之* 注 意 事 項 再 填 旁 訂 線 第14頁 本紙張尺度適用中國國家標準（CNS ) μ規格（210χ297公釐） —----- 529033 A7 B7 五、發明説明（/2 ) 14 ° 該SDRAM 10接收該位址訊號ADD與該外部命令訊號 CMD。該位址訊號ADD係供應至該位址緩衝器11，而該外 部命令訊號CMD係供應至該内部運作決定電路12。該位址 5 訊號ADD包括該列位址訊號RA。該外部命令訊號CMD包 括數個訊號。 該内部運作決定電路12把該外部命令訊號CMD解碼並 且產生各式各樣的命令，像作動命令與讀取命令般。該内 部運作決定電路12把一控制訊號RCT供應給該位址緩衝 10 器11俾接收該列位址訊號RA。該内部運作決定電路12根 據該作動命令的解碼來產生一作動訊號ACT並且把該作動 訊號ACT供應至該列位址預先解碼器13和該等列位址主 解碼i§ 14。 該位址緩衝器11響應於該控制訊號RCT來運作並且暫 15 時保存該被接收的列位址訊號RA。該被暫時保存的列位址 訊號RA係供應至該列位址預先解碼器13。 經濟部智慧財產局員工消費合作社印製 該列位址預先解碼器根據該作動訊號ACT來把列位 址訊號RA解碼以產生一預先解碼訊號Pd。該預先解碼訊 號PD係供應至該内部運作決定電路12、該等列位址主解 20 碼器14、及次字驅動器15。該列位址預先解碼器13把一 位址訊號RA0供應給一虛設字驅動器16，該位址訊號RA0 是為該列位址訊號RA之訊號中之一者。 該等列位址主解碼器14係各連接至一主字線MWL。再 者，該等列位址主解碼器14係各根據該作動訊號ACT來 -^ 第15頁 尽A張尺！通用T關讀準（CNS ) A4規格（210X297公釐） 五、發明説明。b ) 把該預先解碼訊號PD解碼。由該預先解碼訊號PD所選擇 的列位址主解碼器14作動該主字線MWL。 如在第3圖中所示，數個包括第一與第二次字解碼器 17a, 17b的次字解碼器係連接至該主字線MWL。該等第一 5 與第二次字解碼器17a, 17b係分別連接至第一與第二次未 線（於此後，簡單地稱為字線）WL〇,WL1。 次字驅動器15的數目係對應於次字解碼器的數目。該 等次字驅動器15各根據該預先解碼訊號PD來產生一用於 驅動字線WL0,WL1的驅動訊號並且把該驅動訊號提供至該 10 等第一和第二次字解碼器17a, 17b。當該主字線MWL被作 動時，該等第一和第二次字解碼器17a, 17b係根據從該次 字驅動器15提供出來的驅動訊號來作動該第一字線WL0 或該第二字線WL1。 經濟部智慧財產局員工消費合作社印製 一記憶體細胞18a係連接至一在該第一字線WL0與一 15 垂直第一位元線BL0之間的交點。一記憶體細胞19a係連 接至在該第一字線WL0與一垂直第二位元線BL1之間的交 點。一記憶體細胞18b係連接至在該第二字線WL1與一垂 直第一位元線/BL◦之間的交點。一記憶體細胞19b係連 接至在該第二字線WL1與一垂直第二位元線/BL1之間的 20 交點。該等記憶體細胞18a-19b各具有與第1圖之記憶體 細胞2 a相同的結構。 一記憶體區塊包括該等第一與第二字線WL0,WL1、第 一位元線對BL0,/BL0、第二位元線對BL1,/BL1、及記 憶體細胞18a-19b。 __第16頁_ 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 五、發明説明（) 該等位元線BL0,/BL〇,BL1,/BL1中之每一者的電壓 係根據保持在記憶體細胞18a-19b中的細胞資訊來改變。 例如，當該第一字線WLO被作動時，位元線BL0,BL1的 電壓係根據連接至該第一字線WL◦之記憶體細胞18 a, 19a 5 的細胞資訊來改變。即，連接至被作動之字線之記憶體細 胞的細胞資訊係被讀至被連接至每一記憶體細胞的位元線 〇 用於改變該等位元線BL0-/BL1中之每一者之電壓的 時序係端視被連接之記憶體細胞18a-19b的細胞資訊而定 10 。例如，當記憶體細胞18a保持細胞資料"0〃而記憶體細 胞19a保持細胞資訊"1〃時，在第一字線WL0之電壓上從 電源Vss位準升了細胞電晶體Tr之臨界值Vthcell的提 升致使記憶體細胞18a的細胞資訊"◦〃降低位元線BL0的 電壓。再者，當第一字線WL0的電壓上升了預先充電電壓 15 Vpr (ViiC/2)時，記憶體細胞19a的細胞資訊"1"提升位 元線BL1的電壓。 經濟部智慧財產局員工消費合作社印製 換句話說，當第一字線WL0被作動時，如果字線電壓 上升一個比細胞電晶體之臨界值大或者相等的值的話，細 胞資訊〃 0〃係從記憶體細胞供應到位元線BL0或者位元線 20 BL1。然後，當字線電壓上升一個比細胞電晶體之臨界值與 預先充電電壓之總和大或者相等的值的話，細胞資訊〃 1〃係 供應至位元線BL0或者位元線BL1。 特別地，在讀取細胞資訊〃 0〃時細胞電晶體Tr的臨界 值電壓Vthcell(於此後，簡單地稱為臨界值電壓）係與在 _^_第17頁_ 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 529033 A7 五、發明説明（丨5丨 5 10 15 經濟部智慧財產局員工消費合作社印製 20 讀取細胞資訊"：L〃時細胞電晶體Tr的臨界值電壓vthcell 不同。然而，相同的運作被執行。因此，相同的標號 (Vthcell)係用於每一臨界值電壓。 位兀線對BL0,/BL0係連接至一開關電路25a，而位 元線對BL1, /BL1係連接至一開關電路25b。該開關電路 25a係由一對位元線連接至一感應放大器2〇a。該感應放 大器2〇a係進一步由一對位元線連接至一開關電路22&。 一對位元線BL3,/BL3係連接至該開關電路22a。 該開關電路25b係由一對位元線連接至一感應放大器 2〇b。該感應放大器2〇b係進一步由一對位元線連接至一 開關電路22b。一對位元線BL4,/BL4係連接至該開關電 路 22b。 記憶體細胞（沒有由標號標示）係連接至在該對位元線 BL3,/BL3與第三和第四字線WL2,WL3之間的交點。記憶 體細胞係連接至在該對位元線BL4,/BL4與第三和第四字 線WL2,WL3之間的交點。 記憶體區塊包括第三和第四字線WL2 , WL3、位元線 BL3,/BL3,BL4,/BL4、及被連接的記憶體細胞。該等第 三和第四字線WL2,WL3係由一個與驅動該等第一和第二字 線WL0,WL1之電路類似的電路（圖中未示）驅動。 該等開關電路25a, 25b係各根據一區塊選擇訊號BSR 來被作動與被不作動，該區塊選擇訊號BSR係由該内部運 作決定電路12產生。據此，該對位元線BL0,/BL0或者 該對位元線BL3 , /BL3係經由開關電路25a或者開關電路 第18頁 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） 請 先 閲· 讀 背 面 之· 注 意 事 項 再 填乂I· 頁 訂

529033 A7 B7 經濟部智慧財產局員工消費合作社印製 五 5 發明説明（/6) 2 2a連接至該感應放大器2〇a。該對位元線BLl, /BL1或 者該對位元線BL4 , /BL4係經由開關電路25b或者開關電 路2 2b連接至感應放大器20b。 該等感應放大器2 0a , 2 Ob係由作動電壓運作，該作動 電壓係從一感應放大器驅動器21供應。該感應放大器2〇a 把在該對位元線BLO , /BL0之間或者在該對位元線 BL3,/BL3之間的差動電壓放大。該感應放大器20b把在 該對位元線BL1,/BL1之間或者在該對位元線BL4,/BL4 之間的差動電壓放大。 在該感應放大器20a附近，虛設細胞23a, 23b係連接 至在該對連接至感應放大器20a之位元線BLO,/BL0與垂 直虛設字線DWL0,DWL1之間的交點。在該感應放大器2〇b 附近，虛設細胞24a,24b係連接至在該對連接至感應放大 器2 0B之位元線BL1,/BL1與垂直虛設字線DWL0,DWL1 之間的交點。 與記憶體細胞18a-19b類似，虛設細胞23a-24b各 包括一電晶體和一細胞電容器（參閱第1圖）。每一虛設細 胞23a-24b的電晶體被構形成具有與每一記憶體細胞 18a-19b之細胞電晶體Tr相同的電氣特性。 虛設細胞23a-24b的電容係比記憶體細胞18a-19b 的電容小。在第一實施例中，虛設細胞2 3 a - 2 4 b的電容值 係設定在記憶體細胞18a-19b之電容值的一半。據此，虛 設細胞23a-24b係各累積有記憶體細胞18a-19b中之每 一者之電荷的一半。虛設細胞23a,24a,24b的儲存電壓 第19頁 (請先閱讀背面之注意事項再填寫本頁)

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本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） 529033 A7 B7 5 經濟部智慧財產局員工消費合作社印製 五、發明説明（/Π )

Vst係比細胞電壓ViiC小或者相同。 該第一和第二虛設字線DWL0,DWL1係連接至虛嗖字驅 動器is。該虛設字驅動器w從該列位址預先解碼器η ^妾 收位址訊號RAO及從該内部運作決定電路12接收一作動 祝?虎DACT。g该虛a又子驅動器16由該作動訊號dact作 動時，該虛設字驅動器16係根據該位址訊號DA0來作動 該第一虛設字線DWLO或者該第二虛設字線DWL1。 當該第一虛設字線DWLO被作動時，虛設細胞 23a,24a的電荷提升位元線bl〇,BL1的電壓。當該第二 虛設字線DWL1被作動時，虛設細胞的電荷提升 反相位元線/BL0,/BL1的電壓。 該虛設字驅動器16提升位元線Bl〇-/BL1的電壓，記 憶體細胞ISa-lSb的細胞資訊係業已由該等第一和第二字 線WL 0 , WL1讀取至該等位元線18 a - 19b。 舉例說明，當細胞資訊”1”被儲存於記憶體細胞18&時 虛設字驅動器I6的運作現在將會被討論。在這情況中，如 果該第一字線WLO的電壓係比位元線預先充電電壓 ViiC/2與臨界值電壓vthcell的總和小或者相同的話， 即使該第一字線WLO被作動，位元線BLO的電壓不改變。 在這狀態中，虛設字驅動器16作動該第一虚設字線DWLO 。這致使虛設細胞23a的電荷提升該第一位元線BL〇的電 壓。結果，在該第一位元線BLO與該第一反相位元線/BL 之間的差動電壓超過感應放大器20a的敏感度。 記憶體細胞18a儲存細胞資訊”0”的例子將不會被討論 第20頁 __ 本紙張尺度適用中國國家榡準（CNS ) A4規格（21〇><297公釐） 529033 at B7 五、發明説明（/^) (請先閱讀背面之注意事項再填寫本頁) 。在這情況中，當該第一字線π〇π被作動時，第一位元線 BLO的電壓稍微地下降。當該虛設字驅動器16作動該第一 虛設字線DWLO時，虛設細胞23a的電荷提升該第一位元 線BLO的電壓。 5 由於該虛設細胞23a具有一個是為記憶體細胞18a之 電容值一半的電容值，該第一位元線BLO之經提升的電壓 係與一在該預先充電電壓ViiC/2與由該細胞資訊Π0Π所降 低之電壓之間之大致中間電壓相同。位元線 /BL0,BL1,/BL1的電壓係藉由其他的虛設細胞23a-24b 10 在相同的形式下改變。 當該經解碼的命令是為一作動命令時，在輸出該作動訊 號ACT之後一預定的時序處，該内部運作決定電路12把 該作動訊號DACT供應給該虛設字驅動器16及把該作動訊 號LE供應給該感應放大器驅動器21。 15 該虛設字驅動器16在一第一時序tl處輸出該作動訊 經濟部智慧財產局員工消費合作社印製 號DACT(參閱第7圖）。該第一時序被設定於一在細胞資 訊π 0 π被讀取至該位元線時的時序與一在細胞資訊π 1 π被讀 取至該位元線時的時序之間的時序。該感應放大器驅動器 21的作動訊號LE係在時序12處被輸出（參閱第7圖）。 20 時序t2被設定在該第一時序tl與細胞資訊π1”被讀取至 該位7G線的時序之間。 第4圖是為顯示連接至週邊電路之内部運作決定電路 12的示意方塊圖。 該DRAM 10接收一外部時鐘訊號CLK與一時鐘致能訊 -^-第 21 頁 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 529033 A7 B7 五、發明説明（β ) 5 10 15 經濟部智慧財產局員工消費合作社印製 20 號CKE及該外部位址訊號aDD和該外部命令訊號cmd。該 10包括輸入緩衝器u,26,27,28 ’其分別暫時^ 存該等訊號ADD,CMD,CLK,CKE。該内部運作決定電路工2 包括一輸入緩衝器26、一命令解碼器、一感應放大器作^ 訊號產生電路32、及一區塊選擇電路33。 該輸入緩衝器27接收該外部時鐘訊號CLK並且暫時儲 存該訊號CLK。該輸入緩衝器27從該被暫時儲存的外部時 鐘訊號CLK產生一内部時鐘訊號。該等输入緩衝器 II，26,28各接收該内部時鐘訊號並且根據該内部時鐘訊 號來獲得一外部輸入訊號。該外部輸入訊號係供應至該 令解碼器31。 該輸入緩衝器28接收並且暫時儲存該時鐘致能訊號 CKE。該輪入緩衝器28根據該被暫時儲存的時鐘致能訊^ CKE來產生一輸入作動訊號IE與一致能訊號en。該輸入 作動訊號工E作動該等輸入緩衝器11/26。該輸入緩衝器 11暫時儲存該外部位址訊號ADD，而該輸入緩衝器26暫 時儲存該外部命令訊號CMD。 該外部命令訊號CMD包括一列位址選通訊號/RAS、一 行位址選通訊號/CAS、一寫入致能訊號/WE、及一晶片選 擇訊號/CS。該輸入緩衝器26暫時儲存該等訊號 /RAS, /CAS, /WE, /CS並且把該等被暫時儲存的訊號 /RAS，/ CAS, / WE, /CS供應給該命令解石馬器31。 ^亥咋令解碼器3 1把該等訊號/ RAS , / CAS , / WEJ, / C S解 碼並且產生各式各樣的命令。該命令解碼器31把該是為一 本紙張尺度適用中國ϋ家標準（CNS ) A4規格（21〇χ297公董） -I— -I- (請先閱讀背面之注意事項再填寫本頁} 訂· 529033 Α7 Β7 經濟部智慧財產局員工消費合作社印製 五、發明説明（20) 作動命令的作動訊號ACT供應給該感應放大器（SA)作動訊 號產生電路32、該區塊選擇電路33、該預先解碼器13、 及该主解碼器14。該作動命令是為一用於作動該區塊（或 者存貯單元（bank))的命令，該區塊包括要經歷細胞資訊 5之讀取或者寫入的記憶體細胞。當從一記憶體細胞讀取細 胞資訊時’該命令解碼器3；L首先產生該作動訊號ACT。 該SA作動訊號產生電路32根據該作動訊號ACT來產 生該感應放大器作動訊號LE並且把該感應放大器作動訊號 LE供應至一 SA電壓產生電路34。該SA作動訊號產生電 1〇 路32包括一延遲該作動訊號ACT的延遲電路（圖中未示） 。該SA作動訊號產生電路32根據該經延遲的作動訊號 ACT來在該第二時序處使該感應放大器作動訊號le有效。 该SA電壓產生電路3 4根據該感應放大器作動訊號lE 來產生預定的作動電壓SAP,SAN並且把該等作動電壓供應 15 給該感應放大器2〇a。例如，該作動電壓SAP是為該細胞 電壓ViiC，而該作動電壓SAN是為該低電源電壓Vss。 該等作動電壓SAP, SAN作動該感應放大器2 0a。 該區塊選擇電路33根據該作動訊號ACT和該預先解碼 訊號PD來產生一第一區塊選擇訊號BSr或者一第二區塊 2 0 選擇訊號BSL。該區塊選擇電路33把該第一區塊選擇訊號 BSR供應給該開關電路25a及把該第二區塊選擇訊號BSL 供應給該開關電路22a。 該開關電路25a包括兩個分別連接至該等位元線 BL0,/BL1的η-通道MOS電晶體。每一 η-通道m〇S電晶 —_ *231_ 本紙張尺度適用中國國家標準（CNS ) Α4規格（210'乂297公釐） I — _-I ^-----Φ-------1Τ------Φ (請先閲讀背面之注意事項再填寫本頁) A7 529033 __B7 _ 五、發明説明（21 ) (請先閲讀背面之注意事項再填寫本頁) 體係由該區塊選擇訊號BSR作動與不作動。該開關電路 22a包括兩個分別連接至該等位元線BL3 , / BL3的η_通道 MOS電晶體。每一 η-通道MOS電晶體係由該區塊選擇訊號 BSL作動及不作動。該被作動的電晶體把另一區塊的位元 5 線對BL3,/BL3或者位元線對BLO,/BL0連接至該感應放 大器20a。 第5圖是為該SA電壓產生電路34與該等感應放大器 2 0a,2 Ob的電路圖。該SA電壓產生電路34包括一反相器 電路41、一 p-通道MOS電晶體Tpll、及一 η-通道MOS 10 電晶體 Tnll-Tnl3。 該Ρ-通道MOS電晶體Tpll與該等η —通道MOS電晶 體Tnll-Tnl3係串聯地連接在該細胞電源ViiC與該低電 源電壓Vss之間。該電晶體Tpll的閘極係經由該反相器 電路41來被供應有該感應放大器作動訊號LE。該電晶體 15 Tnl3的閘極被供應有該感應放大器作動訊號LE。該等電 晶體 ΤηΙΙ,ΤηΙ2 的閘極被供應有一補償訊號 (equalization signal)EQ ° 經濟部智慧財產局員工消費合作社印製 該等感應放大器2〇a,2〇b被供應有來自該等電晶體 ΤρΙΙ,ΤηΙΙ之間之節點的高電位電壓SAP。該等感應放大 20 器2〇a, 2 Ob被供應有來自該電晶體Tnl 3之汲極的低電位 電壓SAN。該等位元線BL0,/BL0,BL1,/BL1被供應有來 自該等電晶體Tnll,Tnl2之間之節點的預先充電電壓 Vpr(ViiC/2)。 當該感應放大器作動訊號LE變成高時，該SA電壓產 ___第 24 頁_______ 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） A7 經濟部智慧財產局員工消費合作社印製 529033 _____B7 五、發明説明（的） 生電路34的電晶體τρίι, τη13被作動。在這狀態中，該 補償訊號EQ被維持在低位準。這把與該細胞電壓viic相 等的高電位電壓SAP，及與該電壓vss相等的低電位電壓 SAN供應給該等感應放大器2〇a,2〇]D。 5 當該感應放大器作動訊號LE變成低時，該等電晶體 ΤρΙΙ,ΤηΙ3被不作動。在這狀態中，該補償訊號EQ變成 高，而該等電晶體Tnll,Tnl2被作動。這產生該預先充電 電壓Vpr，其係與一個在該等電源viiC,Vss(ViiC/2)之 電壓之間之中間位準的電壓相等。 10 該等感應放大器20a,20b各包括p-通道MOS電晶體

Tpl2,Tpl3 與 η-通道 MOS 電晶體 Tnl4,Tnl5。該 PMOS 電晶體Tpl2與該NMOS電晶體Τη14係串聯地連接在該高 電位電壓SAP與該低電位電壓SAN之間。該pm〇S電晶體 Tpl3與該NMOS電晶體Tnl5係串聯地連接在該高電位電 15 壓SAP與該低電位電壓SAN之間。該等電晶體 Tpl2,Tnl4的閘極係連接至該等電晶體Tpl2,Tnl4的汲 極和該位元線BL。 該感應放大器2〇a把在該等位元線BL0,/BL0之間的 差動電壓放大到在該細胞電源ViiC與該低電位電壓 2〇 之間的差動電壓。該感應放大器20b把在該等位元線 BL1, /BL1之間的差動電壓放大到在該細胞電源ViiC與該 低電位電壓Vss之間的差動電壓。 第6圖是為該虛設字驅動器16的示意電路圖.。該虛設 字驅動器16包括反相器電路42,43,44、一第一 NAND電 ---— _第”百____ 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐）

1~丨· ·-------------·ί.-I:----------- | (請先閱讀背面之注意事項再填寫本頁) I 529033 A7 B7 5 經濟部智慧財產局員工消費合作社印制衣 五、發明說明（奶） 路45、及一第二NAND電路46。 該第-丽D電路45接收該虛設字作動訊號DACT與 該位址訊號RAG。該第二NAND電路46接㈣虛設字作動 訊號DACT和該業已由第-反相器電路42反相的位址訊號 RAO。該第一和第二NAND電路45,46的輸出端係分別連 接至該第二和第三反相器電路43，44。該等第二和第二反 相器電路43,44的輸出端係分別連接至该苐一和苐一虛设 字線DWL0,DWL1。該虛設字驅動器16接收該咼電源電壓 Vii和該低電源電壓Vss。 該虛設字驅動器16根據該位址訊號RA〇來選擇該第一 虛設字線DWLO或者該第二虛設字線DWL1俾驅動連接至細 胞資訊要從其那裡被讀取之該記憶體細胞的位元線。當該 虛設字驅動器16由該虛設字作動訊號DACT作動時，被選 擇之第一虛設字線DWLO或第二虛設字線DWL1的電壓係從 該低電源電壓Vss提升至該高電源電壓Vii。 舉例說明，當讀取第3圖之記憶體細胞l8a的細胞資 訊時，該虛設字驅動器16選擇該連接至該虛設細胞23a 的第一虛設字線DWLO，俾驅動連接至該記憶體細胞18a 的位元線BL0。當該虛設字驅動器16由該虛設字作動訊號 DACT作動時，該虛設字驅動器16把該第一虛設字線 DWL0的電壓從低電源電壓Vss提升到高電源電壓Vii。 該SDRAM 10的運作現在將會配合第7及和7B圖作討 論。第7A圖是為描繪該SDRAM 10在從記憶體細胞18a 讀取細胞資訊”1”時之運作的波形圖。 第26頁 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公复 --------訂--------- (請先閱讀背面之注意事項再填寫本頁) 五、發明説明（时） 當讀取細胞資訊”0”時被執行之SDRAM 10的運作現在 將會被討論。記憶體細胞18a的儲存電壓Vst係與低電源 電壓Vss相等，其係對應於細胞資訊” 0 ”。該等位元線 BLO , /BL0在細胞資訊” 0 ”的讀取之前被預先充電至電壓 5 ViiC/2。虛設字線DWL0,DWL1的電壓被重置到低電源電 壓 Vss 〇 然後，由該列位址訊號RA所選擇之字線WL0的電壓被 提升（時間t0)。當字線WL0的電壓係從低電源電壓Vss 提升該臨界值電壓Vthcell (Vss+Vthcell)時，細胞資 10 訊Π0Π係從記憶體細胞18a被讀取至該位元線BL0而且位 元線BL0的電壓從ViiC/2下降。 當虛設字線DWL0在時間tl被選擇且虛設字線DWL0 的電壓從電源Vss位準提升時，虛設細胞23a的電荷提升 位元線BL0的電壓（時間t2)。 15 在這狀態中，虛設細胞23a的細胞電容值被設定以致 於位元線BL0之經提升的電壓係由感應放大器2 〇a確認為 低位準。 經濟部智慧財產局員工消費合作社印製 當感應放大器20a由該感應放大器作動訊號LE作動時 (時間t3)，該感應放大器20a把在位元線BL0,/BL0之 20 間的差動電壓放大，而位元線BL0輸出細胞資訊π 0 π。 字線WL0的電壓提升至該預定的上升電壓Vpp。該上 升電壓Vpp重新寫入（恢復）其他之記憶體細胞的細胞資訊 Π 1 Π 〇 當提升字線WL0的電壓時，該過渡過程時間 第27頁 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） 529033 A7 B7 五、發明説明（奶) (transient time) tT被設定接近該低選通訊號/RAS的 作動時間tR，其是為一調節值。在該過渡過程時間tT期 間，該字線電壓VWL從最大振幅（上升電壓）的1〇%提升到 最大振幅的90%。 5 細胞資訊Π1Π被儲存於記憶體細胞18a的例子現在將會 配合第7B圖作討論。記憶體細胞18a的細胞儲存電壓 Vst係與細胞電壓ViiC相等，其係對應於細胞資訊”1”。 位元線BLO, /BL0係在細胞資訊”1”的讀取之前被預先 充電到電壓ViiC/2。虛設字線DWL0,DWL1的電壓被重置 10 到低電源電壓VSS。 然後，由到位址訊號RA選擇之字線WL0的電壓被提升 (時間t0)。當字線WL0的電壓從低電源電壓VSS提升該 臨界值電壓Vthcell時（時間tl)，虛設字線DWL0的電 壓VDWL0被提升到低電源電壓VSS。當虛設字線電壓 15 VDWL0提升時，虛設細胞23a的電荷提升位元線BL0的電 壓（時間t2)。 經濟部智慧財產局員工消費合作社印製 在這狀態中，虛設細胞23a的細胞電容值被設定以致 於位元線BL0之經提升的電壓係由該感應放大器20a確認 為高位準。

20 然後，當感應放大器20a由該感應放大器作動訊號LE 作動時（時間t3 )，該感應放大器2 0a把在位元線 BL0,/BL0之間的差動電壓放大，而位元線BL0輸出細胞 資訊”1”。 字線WL◦的電壓提升到該預定的上升電壓Vpp。該上 __ 第28頁 本紙張尺度適用中國國家系準（〇^ )八4規格（210、乂297公釐） 529033

升電壓Vpp恢復（重新寫入）該細胞資訊”ΐπ。 通常，當字線電壓VWL0從該預先充電電壓⑺土 提升該臨界值電壓Vthcell時（時間 ^ 亍门t4)，記憶體細

ISa的細胞貧汛”1”被讀取到位元線BL ^ v 然而，在時間 t2處、、係在時間t4之前’在虛設字線Dwl〇的 間虛設細胞23a的電荷提升位元線BL〇的電壓。由，户< 細胞23a所作之位场则之電壓上的提升係與把 訊Π1Π供應給位元線BL0等效。 、 因此，從字線则之電壓被提升（相t〇)到感應放大 器2〇a破作動（時間t：B)的時間被縮減。換句話說，讀取 週期時間被縮減。結果，從讀取被接收到資料被輸出^存 取時間（tRAC)被縮減。 當讀取記憶體細胞18b的細胞資訊時，虛設字線DWLl 的作動與感應放大器2 〇 a的作動係在與讀取記憶體細胞 ISa之細胞資料相同的時序下被執行。因此，相同的效果 被得到。再者，同樣的係在讀取記憶體細胞ISa,19b的細 胞資訊時應用。 該恢復間隔現在將會作討論。 經濟部智慧財產局員工消費合作社印製 第8A和8B圖是為顯示細胞儲存電壓Vst與位元線電 壓Vbl之波形的圖示，當讀取細胞資料”1”時，該位元線 電壓Vbl係由一虛設細胞提升。第8A圖表示習知的 SDRAM，而第8B圖表示第一實施例的SDRAM 10。 如在第8A圖中所示，在習知SDRAM中，細胞儲存電 壓Vst根據在恢復之後的逝去時間來以預定的速率下降。 第29頁 本紙張尺度適用中國國家榡準（CNS ) Μ規格（210X297公釐） A7 B7 529033 五、發明説明（Μ ) 由一虛設細胞提升的位元線電壓Vbl亦隨著時間逝去而下 降。 當在位元線電壓Vbl與於其下時細胞資訊不被讀取之 位元線電壓（ViiC/2)之間的差動電壓係比感應放大器的敏 感度小或者相等時’該感應放大器無法把該位元線電壓& 大。據此，從細胞資訊”1”被寫入到差動電壓變成比感應玫 大器之敏感度小或者相等的時間係對應於一細胞電荷保持 時間。該恢復間隔tREF係根據該細胞電荷保持時間來被設 定。 如在第SB圖中所示’在該SDRAM 10中，該細胞儲存 電壓Vst係以與習知技術相同的形式下降。然而，在該 SDRAM 1〇中，位元線電壓Vbl係在細胞資訊不被讀取至 位元線時的時期由一虛設細胞提升。因此，在一對位元線 之間的差動電壓被保持在一個比感應放大器之敏感度大或 者相等的位準，即使細胞儲存電壓vst變得比該預先充電 電壓Vpr(ViiC/2)小或者相等。結果，該恢復間隔tREF 被設定比習知技術中的恢復間隔長。 經濟部智慧財產局員工消費合作社印製 該細胞電晶體Tr是為一 η -通道MOS電晶體。因此， 當該細胞儲存電壓Vst比該預先充電電壓vpr高時，該儲 存節點Nst作用如細胞電晶體Tr的汲極。當該細胞儲存 電壓Vst比該預先充電電壓Vpr低時，該儲存節點Nst作 用如細胞電晶體Tr的源極。 當該細胞儲存電壓Vst從字線電壓VWL下降該臨界值 電壓Vthcell時，該細胞電晶體Tr被作動。在這狀離中 第30頁 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） 五、發明説明（ ，如果該細胞儲存電壓V s t比該位元線預先充電電壓 Vpr (ViiC/2 )低的話，該記憶體細胞係經由細胞電晶體 Tr降低該位元線電壓。這狀態係與細胞資訊”1”從記憶體 細胞讀取時相等。據此，該恢復間隔tREF是為從細胞資訊 5 ”1”被寫入到細胞儲存電壓Vst從字線電壓VWL下降一預 定之臨界值電壓Vthcell的時間。 最好的是，作動該感應放大器的字線電壓VWL係儘可 能慢（逐漸地提升）以延長該恢復間隔tREF。然而，如果字 線電壓VWL係太低的話，當讀取細胞資訊Π0Π時要得到該 10 預定之位元線差動電壓需要太久。據此，當作動感應放大 器時字線電壓VWL係根據細胞資訊讀取速度（從字線變成高 到感應放大器被作動的時間）與該恢復間隔來被決定。 記憶體細胞的細胞資訊π〇π係在字線電壓VWL從低電源 電壓Vss提升該臨界值電壓Vthcell時被讀取至該位元 15 線。據此，在有效地延長該恢復間隔tREF之感應放大器的 作動期間字線電壓VWL係比Vss + Vthcell大或者相等且 比 ViiC/2+Vthcell 小。 字線電壓的波形與晶片尺寸的縮減現在將會作討論。 經濟部智慧財產局員工消費合作社印製 第9圖是為字線電壓VWL的波形圖。 20 字線電壓VWL的波形係由字線的時間常數（寄生電阻與 寄生電容）決定。與字線為短時比較，字線為長時該字線電 壓VWL係更逐漸地提升。 在該SDRAM 10中，與細胞資訊”1”被讀取到位元線時 相等的狀態係比在習知技術中細胞資訊π 1 π被讀取到位元線 __第31頁_ 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） 529033 A7 B7 五 經濟部智慧財產局員工消費合作社印製 發明説明（叫） 時較早地被產生。換句話說，相等的狀態在字線電壓VWL 從低電源電壓Vss提升該臨界值電壓Vthcell時於時序 tl被產生（第7B圖）。 在第9圖中，一時序差異Δΐ:1’其係受字線的長度影 響，係比一差異Δ12短，該差異At2係在細胞資訊”1”被 讀取時發生。該時序差異是為當該字線為長時之時序自當 該字線為短時之時序的延遲。 據此，當使用第一實施例的讀取方法時，細胞資訊係在 與習知技術（字線為短）中實質上相同的時序被讀取，即使 該字線為長。因此，驅動一單一次字解碼器之字線的長度 與習知技術之字線的長度比較起來可以被增加。結果，次 字解碼器的數目被降低。 第10A圖是為顯示在第一實施例中之主字線與次字線 之間之關係的說明圖。第10B圖是為顯示在習知技術中之 主字線與次字線之間之關係的說明圖。 如在第1 0B圖中所示，在習知技術的例子中，四個次 字解碼器49a, 49b, 49c, 49d係連接至一主字線MWL。每 一次字解碼器4 9a-4 9d驅動一具有長度L1的字線。 如在第10A圖中所示，假設次字解碼器17a, 17b驅動 一具有是為長度L1兩倍之長度L2 (2xLl)的字線，該字線 係由兩個次字解碼器驅動。因此，次字解碼器所需的面積 降至習知技術之面積的1/2。結果，該SDRAM 10的晶片 尺寸減小。 再者，由於主字線MWL的長度縮減，施加至該主解碼 第32頁 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 529033 A7 B7 五、發明説明（3>0) 器14的負載減小。結果，該驅動器尺寸縮減，而且電流損 耗降低。 第一實施例的SDRAM 1 0具有下面所述的優點。 (1) 當該字線電壓VWL提升到使細胞資訊Π0Π能夠從記 5 憶體細胞18a-19b讀取的該電壓（Vthcell)時（tl)，該 等虛設字線 DWL0,DWL1 被作動。位元線 BL〇，/BL0,BL1, /BL1的電壓係由連接至虛設字線的虛設 細胞23a-24b提升。結果，感應放大器20a,20b係比習 知技術中較早地被作動，而用於讀取細胞資訊的週期時間 10 被縮短。 (2) 虛設細胞23a-24b在記憶體細胞18a-19b把細胞 資訊”1”供應給位元線之前提升位元線 BL0,/BL0,BL1,/BL1 的電壓。因此，感應放大器 2〇a , 2 Ob係比習知技術中較早地被作動而且細胞資訊” 1 π 15 係比習知技術中較早地被輸出。這縮減該週期時間。 經濟部智慧財產局員工消費合作社印製 該字線電壓VWL的上升延遲，其係由字線長度引起， 係藉著經縮短的週期時間來補償。因此，該字線長度會增 加一預定的量。結果，用於驅動字線之次字解碼器的數目 係減少，而該SDRAM的晶片尺寸係縮減。 20 (3)該等感應放大器20a, 20b係比習知技術中較早地 被作動。這比習知技術較早地把位元線電壓放大並且縮減 從位元線WL0,WL1之電壓提升到開關電路22a,22b把位 元線BL〇，/BL0,BL1,/BL1連接至資料匯流排線DB,/DB 的時間。 _第33頁_ 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） A7 B7 529033 五、發明説明（3>l ) (4)該等虛設細胞23a-24b以相等的形式把細胞資訊 ”1Π供應給該等位元線BL0,/BL0,BL1,/BL1。這確保該 等感應放大器2〇a, 20b把位元線BLO , /BLO的差動電壓或 者該等位元線BL1,/BL1的差動電壓放大，即使記憶體細 5 胞18a-19b的細胞儲存電壓vst下降至一個比位元線預 先充電電壓小或者相等的值。結果，該恢復間隔被增加而 且電力損耗被降低。 第11圖是為本發明第二實施例之半導體記憶體裝置 (SDRAM)5〇之虛設字驅動器16A的示意電路方塊圖。該 1〇 SDRAM 50與該SDRAM 10的差異僅在於該虛設字驅動器 。該虛設字驅動器ΙβΑ被使用代替第3圖的虛設字驅動器 16 ° 該虛设子驅動裔16 A包括第一至第五反相器電路51-5 5、一第一 NAND電路56、及一第二NAND電路5 7。該第 15 一 NAND電路56接收談虛設字作動訊號DACT和該位址訊 號RA0，該位址訊號RA0業已由該第一反相器電路51反 相。該第二NAND電路57接收該虛設字作動訊號DACT與 該位址訊號R A 0。 經濟部智慧財產局員工消費合作社印製 該第一 NAND電路56的輸出端係經由該第二和第三反 20 相器電路52，53來連接至該第一虛設字線DWL0，該第二 和第三反相器電路52,53係串聯地連接。該第二NAND電 路57的輸出端係經由該第四和第五反相器電路54,55來 連接至該第二虛設字線DWL1。該虛設字驅動器l6A接收 該高電源電壓Vii和該低電源電壓VSS。 _ 第 341 本紙張尺度適用中國@標ί ( CNS ) A4規格（210X297公釐f ' ~ 五、發明説明) 該虛設字驅動器16A係根據該位址訊號RAO來選擇該 第一或第二虛設字線DWL〇,DWL1。該虛設字選擇被執行來 驅動該位元線，該位元線不連接至讀取該細胞資訊的記憶 體細胞。該虛設字驅動器16A當由該虛設字作動訊號 5 DACT作動時把該第一或第二虛設字線DWL〇,DWL1的電壓 從高電源電壓Vii降低到低電源電壓Vss。 舉例說明，當在第12圖中所示之記憶體細胞18a的細 胞資訊被讀取時，該虛設字驅動器16A選擇該第二虛設字 線DWL1以驅動該反相位元線/BL0。該虛設字驅動器16A 10 在由該虛設字作動訊號DACT作動時把該第二虛設字線 DWL1的電壓從該高電源電壓Vii降低至該低電源電壓 Vss ° 該SDRAM (虛設字驅動器16A)的運作現在將會配合第 13A和13B圖作討論。第13A圖是為顯示當細胞資訊π〇” 15 從記憶體細胞18a讀取時該SDRAM 50之運作的波形圖。 第13B圖是為顯示當細胞資訊”1”從記憶體細胞18a讀取 時該SDRAM 5 0之運作的波形圖。 經濟部智慧財產局員工消費合作社印製 當細胞資訊π〇π從記憶體細胞18a讀取時，如在第 13A圖中所示，該第一字線WL0被作動而該第一位元線 20 BL0的電壓被降低。當該虛設字驅動器16A作動該第二虛 設字線DWL1時，該虛設細胞23b的電荷降低該第一反相 位元線/BL0的電壓。 當細胞資訊”1”從該記憶體細胞18a讀取時，如在第 13B圖中所示，該虛設字驅動器16A作動該第二虛設字線 _第35頁__ 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 529033 A7 __ B7 發明説明（3>i>) DWL1而第一字線電壓VWL0係比ViiC/2+vthcell小或 者相等。結果，該虛設細胞23b的電荷降低該反相位元線 /BL0的電壓。這產生一個對應於在第7B圖中所示之差動 電壓的差動電壓在位元線BL0,/BL0之間。 第二實施例的SDRAM 50具有下面所述的優點。 當細胞資料從記憶體細胞讀取至位元線時，細胞資訊沒 有讀取至其那裡之位元線的電壓係由虛設細胞的電荷降低 。因此，如果連接至讀取資訊之記憶體細胞之字線的電壓 是為低的話，當讀取細胞資訊"1”時，在一對位元線之間之 預定的差動電壓被產生。在這狀態中，感應放大器2〇a係 比習知技術中較早地被作動而細胞資訊係較早地被輸出。 結果，這縮短了該週期時間。 第14圖是為本發明第三實施例之半導體記憶體裝置 (SDRAM)6〇的示意方塊電路圖。在第三實施例的sdram 6〇中，該第一實施例的感應放大器驅動器21係由一感應 放大器驅動器21A代替。除了該SDRAM 1〇的結構之外广 該SDRAM 60包括一監視列位址主解竭器a、一監視次字 解碼器63、及一字線電壓偵測電路64。 經濟部智慧財產局員工消費合作社印製 該監視列位址主解碼器62與該字線電壓偵測電路Μ 從該内部運作決定電路12接收該作動訊號ACT。 一監視主字線MMW係連接至該監視列位址主解碼器a 。該監視列位址主解碼器62係根據該作動訊號act 動該監視主字線MMW。 乍 該監視主字線係連接至該監視次字解碼器6 σ ’呑亥 ___ 第36頁 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） 529033 ο I—/ 5 1 經濟部智慧財產局員工消費合作社印製 ο 2 A7 〜^ B7 發明説明（34 ) 现視次子解碼器63係連接至一監視次字線]VISW。當該監視 主字線MMW被作動時，該監視次字解碼器63作動該監視 次字線MSW。 該監視次字解碼器63具有與該次字解碼器i7a,17b 相同的電氣特性。該監視次字線MSW具有與連接至一記憶 體細胞之正常字線WL0,WL1相同的電氣特性（寄生電阻， 寄生電容）。據此，由該監視次字解碼器所作動之監視 次字線MSW的電壓VMSW係以與字線WL0,WL1之電壓相同 的形式變化。 该li視次字線]VISW係連接至該字線電壓彳貞測電路64。 當該監視字線電壓VMSW提升至一個比一監視電壓vmon大 或者相等的值時，該字線電壓偵測電路64偵測該監視次字 線電壓VMSW及作動一第二感應放大器作動訊號SACT。 該監視電壓Vmon係根據感應放大器2〇a被作動的時 序來被設定。在第三實施例中，該監視電壓Vmon係設定在 電壓 ViiC/2+Vthcell，其係比該預先充電電壓 Vpr (ViiC/2)高了該臨界值 Vthcell 〇 當該監視次字線電壓VMSW係比該監視電壓Vmon低時 ’該字線電壓偵測電路64產生低位準的第二感應放大器作 動訊號SACT。當該監視次字線電壓VMSW提升至一個比該 監視電壓Vmon大或者相等時，該字線電壓偵測電路64產 生高位準的第二感應放大器作動訊號SACT。 當該感應放大器作動訊號LE與該感應放大器作動訊號 SACT皆為高時，該感應放大器驅動器21A產生預定的作 第37頁 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 529033 Α7

動電壓SAP,SAN。該等作動電壓SAp,SAN係供應至該感 應放大器2〇a。該感應放大器2〇a係根據該等作動電壓 SAP,SAN來把在位元線BL〇,/BL〇之間的差動電壓放大。 該監視次字線電壓VMSW係以與字線WL0,WL1之電壓 5 相同的形式變化。據此，當電字WL0,WL1的電壓變成與該 監視電壓Vmon相等或者比較大時，該感應放大器2〇&被 作動。 字線的電壓改變係受到電壓與溫度條件影響。據此，藉 著偵測字線WL0,WL1的電壓改變（實際上，監視字線Msw) 10 ，該感應放大器2〇a係在一個最適於恢復字線WL〇,WL1 之電壓的時序被作動。 第15圖是為該字線電壓偵測電路64的示意電路圖。 該字線電壓偵測電路64包括一差動放大電路65、一監視 電壓產生電路66、一 NAND電路67、及一反相器電路68 15 0 經濟部智慧財產局員工消費合作社印製 該監視次字線MSW係連接至該差動放大電路65。該差 動放大電路65包括P-通道m〇S電晶體Τρ21,Τρ22與η-通道MOS電晶體Τη21, Τη22 , Τη23。該等ρ —通道MOS電. 晶體Τρ21,Τρ22的源極各接收該高電源電壓vii。該電晶 體Τρ21的汲極係連接至該NMOS電晶體Τη21的汲極，而 該電晶體Τρ22的汲極係連接至該NMOS電晶體Τη22的汲 極。該PMOS電晶體Τρ21的閘極係連接至該PM0S電晶體 Tp21的閘極和汲極。 該NMOS電晶體Τη21的閘極係連接至該監視次字線 第38頁 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 529033 A7 B7 五、發明説明（36) MSW。該NMOS電晶體Tn22的閘極係連接至該監視電壓產 生電路66。該等NM〇S電晶體Τη21,Τη22的源極係連接 在一起。在該等NMOS電晶體Τη21,Τη22之間的節點係連 接至該NMOS電晶體Τη23的汲極。 5 該NMOS電晶體Τη23的閘極接收一作動訊號ΕΝ2，而 該電晶體Τη2 3的源極接收該低電源電壓Vss。 該監視電壓產生電路66包括一電阻器R1與一 η-通道 MOS電晶體（監視電晶體）Τη24。該電阻器R1係連接在該 高電源電壓Vii與該NMOS電晶體Τη24的汲極之間。該 10 NMOS電晶體Τη24的汲極與閘極係彼此連接。該NMOS電 晶體Tn24的汲極亦連接至一差動放大電路65。該電晶體 Τη24的源極接收該預先充電電壓Vpr(ViiC/2)。 該NMOS電晶體Tn24具有與記憶體細胞18a, 18b之 細胞電晶體Tr相同的形式與電氣特性。據此，該NMOS電 15 晶體Tn24的汲極電壓係比該預先充電電壓（ViiC/2)高了 該臨界值電壓Vthcell。該電晶體Tn24的汲極電極是為 該監視電壓Vmon。該監視電壓Vmon係供應至該差動放大 電路65。 經濟部智慧財產局員工消費合作社印製 當該作動訊號EN2變成高並且作動該差動放大電路65 20 時，該差動放大電路65把在該監視次字線電壓Vmsw與該 監視電壓Vmon之間的差動電壓放大以產生一偵測訊號S1 。該偵測訊號S1係經由一反相器電路69來從該NMOS電 晶體Tn21的汲極供應至該NAND電路67的第一輸入端。 當該監視次字線電壓Vmsw係比該監視電壓Vmon低時，該 __第39頁__ 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 發明説明（θ ) 偵測訊號S1變成高，而當該監視次字線電壓Vmsw係比該 監視電壓Vmon大或者相等時，該偵測訊號S1變成低。 5 經濟部智慧財產局員工消費合作社印製 該NAND電路67具有一接收該作動訊號EN2的第二輸 入端及一接收一字線作動訊號WACT的第三輸入端。該 NAND電路67的輸出端係連接至該反相器電路68的輸入 端。該反相器電路6 8輸出該第二感應放大器作動訊號 SACT。 當該作動訊號EN2與該字線作動訊號WACT為高時， 該字線電壓偵測電路64係根據該差動放大電路65的偵測 訊號S1來產生該第二放大器作動訊號SACT。 第三實施例的SDRAM 6 0具有下面所述的優點。 該SDRAM 60的字線電壓偵測電路64在該監視次字線 電壓Vmsw到達該監視電壓Vm〇n (ViiC/2+Vthcell)時 產生該第二感應放大器作動訊號SACT並且把該訊號SACT 供應至該感應放大器驅動器21A。因此，當字線WL0,WL1 的電壓實質上到達ViiC/2+Vthcell時，該感應放大器 20a被作動。 該第三實施例可以如下面所述般被變化。 該字線電壓偵測電路64的NAND電路67可以在沒有 使用該字線作動訊號WACT下根據該作動訊號EN2與該偵 測訊號來產生該感應放大器作動訊號SACT。在這情況中， 該字線電壓偵測電路64的NAND電路67僅需要兩個端。 該字線電壓偵測電路64的NMOS電晶體Tn23可以由 該高電源電壓V i i作動。 第40頁 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） 529033 A7 _____________ B7_____ 五、發明説明（3¾) 第16圖是為本發明第四實施例之半導體記憶體裝置 (DRAM)7〇之次字驅動器15A的電路圖。第四實施例的 DRAM 70與第3圖的DRAM 50的差異係僅在於該次字驅 動跆15A。 5 該次字驅動器1SA接收該位址訊號AD〇。該位址訊號 AD〇包括由該列位址預先解碼器13所解碼的預先解碼訊號 PD。该次字驅動器包括一電壓切換訊號0與一由反相 器電路產生之反相切換訊號/0。 该電壓切換訊號0是為該感應放大器作動訊號LE的移 10位訊號或者是為隨著該感應放大器作動訊號le而來的移位 訊5虎。该移位訊號是為一個在該感應放大器作動訊號LE作 動一感應放大器之後移位的訊號，並且包括，例如，一行 選擇訊號、一細胞預先充電訊號、或者一個藉由延遲該感 應放大器作動訊號LE所產生的訊號。在該第四實施例中， 15 4感應放大裔作動訊號L E被使用。 該次字驅動器1SA包括第一至第五卜通道M〇s電晶體 Tp：31-Tp35及第一和第二n —通道m〇S電晶體τη31, Τη32 。該苐一 PMOS電晶體Τρ31的源極接收該上升電壓νρρ 而該第一 PM〇S電晶體TP31的閘極接收該反相切換訊號/ 2 0 0。遠電晶體Tp3 1的 >及極係連接至該第二PMOS電晶體 Τρ3 2的源極。 該第二PMOS電晶體Τρ32的閘極接收該位址訊號ad〇 ，而該第二PMOS電晶體Tp3 2的沒極係連接至該第一 NMOS電晶體Τη31的沒極。該第一 NM〇s電晶體Τη31的 第41頁 本紙張尺度適用中國國家標準（CNS) Α4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁)

529033 A7 B7 五、發明説明（的） 閘極接收該位址訊號AD0，而該第一 NMOS電晶體的源極 接收該低電源電壓VSS。 (請先閲讀背面之注意事項再填寫本頁) 該第三PMOS電晶體Tp33的源極接收該細胞電壓 ViiC，而該第三PMOS電晶體的閘極接收該電壓切換訊號 5 0。該電晶體Tp33的汲極係連接至該第四PMOS電晶體

Tp34的源極。該第四PMOS電晶體Tp34的閘極接收該位 址訊號AD0。該電晶體Τρ34的汲極係連接至一個在該第 二PMOS電晶體Τρ32的汲極與該第一 NMOS電晶體Τη31 的汲極之間的節點與一個在該第五PMOS電晶體Τρ35的閘 10 極與該第二NMOS電晶體Τη32的閘極之間的節點。 該第五PMOS電晶體Τρ3 5的源極接收該上升電壓Vpp ，而該第五PMOS電晶體Tp35的汲極係連接至該第二 NMOS電曰曰曰體Τη3 2的;:及極。該第二NMOS電曰曰曰體Τη3 2的 源極接收該低電源電壓VSS。 15 該第一 NMOS電曰曰曰體Τη31、該第二PMOS電曰曰曰體Τρ32 、及該第一 NMOS電晶體Τη31產生一第一驅動訊號S11。 該第一驅動訊號S11係從節點Ν1供應至該次字驅動器 17a，該節點Ν1係連接至該電晶體Τρ3 2的汲極與該電晶 體Τη31的汲極。 20 該第五PMOS電晶體Τρ35和該第二NMOS電晶體

Tn32產生一第二驅動訊號S12。該第二驅動訊號S12係 從節點Ν2供應至該次字驅動器17a，該節點Ν2係連接至 該第五PMOS電晶體Tp3 5的汲極與該第二NMOS電晶體 Tn32的汲極。 第42頁 本紙張尺度適用中國國家標準（CNS) Α4規格（210X297公釐） 529033 A7 ____B7 _ 五、發明説明（4。） 該上升電壓Vpp係比該細胞電源viic高了該臨界值 電壓Vthcell。該細胞電源viic係比該預先充電電壓 Vpr (ViiC/2)與該臨界值電壓vthcell的總和低。 當該電壓切換訊號0是為低（該反相切換訊號/ 0是為 5 高）時，該第一 PMOS電晶體Tp31被不作動而該第三 PMOS電晶體Τρ33被作動。該第四PMOS電晶體Τρ34的 源極係經由該第三電晶體Tp33來被供應有該細胞電源 ViiC。該第四PMOS電晶體Τρ34與該第一 NMOS電晶體 Τη31形成一反相器電路。該反相器電路把該位址訊號AD0 10 反相並且產生該第一驅動訊號S11。該第一驅動訊號S11 具有該細胞電電壓ViiC或者該低電源電壓Vss。 當該電壓切換訊號0是為高（該反相切換訊號/ 0是為 低）時，該第一 PMOS電晶體Tp；31被作動而該第三PMOS 電晶體Tp33被不作動。該第二PMOS電晶體Tp32的源極 15 係經由該第一電晶體Τρ31來被供應有該上升電壓Vpp。 該第二PMOS電晶體Tp32與該第一 NM0S電晶體Tn31形 成一反相器電路。該反相器電路把該位址訊號AD0反相並 且產生該第一驅動訊號S11。在這情況中，該第一驅動訊 號S11具有該上升電壓Vpp或者該低電源電壓vss。 20 據此，當該位址訊號AD0是為高時，該次字驅動器 15A把該具有低電源電壓Vss的第一驅動訊號S11供應給 該次字解碼器l7a。當該位址訊號AD0是為低時，該次字 驅動器15A把根據該電壓切換訊號0(反相切換訊號/0)來 具有該細胞電壓ViiC或者上升電壓Vpp的第一驅動訊號 第43頁 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁)

529033 A7 _____B7 _ 五、發明説明（<Cl ) S11供應給該次字驅動器17a。 當該位址訊號ADO是為高時，該次字驅動器15A把該 具有上升電壓Vpp的第二驅動訊號S12供應給該次字解碼 器17a。當該位址訊號AD0是為低時，該次字驅動器15A 5 把該具有低電源電壓Vss的第二驅動訊號S12供應給該次 字解碼器17a。 該次字解碼器l7a包括一 p-通道MOS電晶體Tp3 6與 n-itit MOS taa0lt Tn33,Tn34 〇 1¾ PMOS % 晶體Tp3 6的源極係連接至該次字驅動器1ΞΑ的節點N1以 10 接收一第一驅動訊號S11。該電晶體Tp36的汲極係連接 至該第一 NMOS電晶體Τη33的汲極。該第一 NMOS電晶體 Τη3 3的源極接收該低電源電壓Vss。 該PMOS電晶體Τρ36與該NMOS電晶體Τη33的閘極 係彼此連接。一個在該PMOS電晶體Τρ36與該NMOS電晶 15 體Τη33之閘極之間的節點係連接至一主字線mwl。該 PMOS電晶體Τρ36與該NMOS電晶體Τη33的汲極係彼此 連接。一個在該PMOS電晶體Τρ36與該NM0S電晶體 Tn3 3之沒極之間的節點係連接至該第二nm〇S電晶體 Τη34的汲極與該字線WL0。 20 該第二NMOS電晶體Τη34的閘極係連接至該次字驅動 器1ΞΑ的節點Ν2以接收該第二驅動訊號S12。該電晶體 Τη34的源極接收該低電源電壓vss。 當该主字線MWL具有南位準時’該：pm〇S電晶體Tp3 6 被不作動而該第一 NMOS電晶體Τη33被作動。在這情況中 第44頁 本紙張尺度適用中國國家標準（CNS) Α4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) -%- .訂— 529033 A7 ---------B7 五、發明説明（4泛） ’該第一 NMOS電晶體ΤΠ33把該字線WL0連接至該低電 展電壓。再者’當邊位址訊號AD 〇是為高時，由該位址訊 號AD0作動的該第二NMOS電晶體τη34把該字線WL〇連 接至低電源電壓。據此，當該主字線MWL是為高或者當該 位址訊號AD0是為高時，字線WL0的電壓係與低電源電壓 VSS相等。 當該主字線MWL具有低位準且該位址訊號AD0是為低 時，該PMOS電晶體Tp36被作動而該第一與第二·IOS電 晶體Tn3 3 , Tn3 4皆被不作動。在這狀態中，該字線WL0 10 係經由該被作動的PMOS電晶體Τρ36來被供應有該第一驅 動訊號S11 (該細胞電壓ViiC或者該上升電壓Vpp)。 該電壓切換訊號0(在第四實施例，該作動訊號LE)是 為低直到該感應放大器2 0a (第3圖）被作動。據此，該字 線WL0係維持在細胞電壓ViiC直到該感應放大器20a被 15 作動。當該感應放大器作動訊號（電壓切換訊號0)變成高 時，該感應放大器2〇a被作動。在該感應放大器2被作 動之後，字線WL0的電壓提升至該上升電壓Vpp。 該次字驅動器15A把該第一驅動訊號S11供應給該次 字解碼器17a俾經由兩階段把該字線WL0的電壓提升。用 2 0 於作動該感應放大器2 0 a之該字線WL 〇之電壓的範圍係從 細胞資訊π〇π被讀取至一位元線對的電壓到一個比細胞資訊 π1"被讀取至該位元線對之值低的電壓。 該SDRAM 70的運作現在將會配合第17Α和17Β圖作 討論。第17Α圖是為描繪當從第3圖之記憶體細胞I8 a讀 第45頁 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公楚） (請先閱讀背面之注意事項再填寫本頁)

529033 A7 _B7_ 五、發明説明（45 ) 取細胞資訊π〇π時該SDRAM 70之運作的波形圖。第17B 圖是為描繪當從該記憶體細胞18a讀取細胞資訊”1”時該 SDRAM 70之運作的波形圖。 細胞資訊π〇π被讀取的例子將會首先被討論。該記憶體 5 細胞18a的儲存電壓Vst係與對應於細胞資訊”0Π的低電 源電壓Vss相等。 請參閱第17Α圖所示，在細胞資訊Π0Π的讀取之前，該 等位元線BL0,/BL0被預先充電到電壓ViiC/2。虛設字 線DWL0,DWL1的電壓被重置到低電源電壓VSS。 10 由該列位址訊號RA所選擇之字線WL0的電壓然後係提 升到細胞電壓ViiC的位準。當字線WL0的電壓從電壓 Vss提升了該臨界值電壓Vthcell時，細胞資訊Π0Π係從 該記憶體細胞18a讀取。該讀取細胞資訊π 0 π把位元線 BL0的電壓自ViiC/2下降。 15 在這狀態中，當該虛設字線DWL0被選擇且虛設字線 DWL0的電壓提升時，虛設細胞23a的電荷提升位元線 BL0的電壓。虛設細胞23a的電容值被設定以致於位元線 BL0的提升電壓係在這狀態中由該感應放大器20a確認為 處於低位準。 20 當該感應放大器作動訊號LE作動該感應放大器20a時 ，該感應放大器20a把在位元線BLO, /BL0之間的差動電 壓放大並且從位元線BL0輸出細胞資訊”0”。 該字線WL0的電壓係保持在細胞電壓ViiC直到該感 應放大器20a被作動而然後提升至上升電壓Vpp的位準。 第46頁 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) 、訂— 529033 A7 __B7_ 五、發明説明（44 ) 該上升電壓Vpp恢復其他記憶體細胞的細胞資訊”1”。 細胞資訊”1”被讀取的例子現在將會作討論。在這情況 中，記憶體細胞18a的儲存電壓Vst係與對應於細胞資訊 π 1π的細胞電壓Vs s相等。 5 請參閱第17B圖所示，在細胞資訊的讀取之前，該等 位元線BL0,/BL0係預先充電至電壓ViiC/2。虛設字線 DWL0的電壓被重置到低電源電壓Vss。 由該列位址訊號RA所選擇之字線WL0的電壓然後係提 升至細胞電壓ViiC的位準。虛設字線DWL0的電壓在字線 10 WL0的電壓從電壓Vss提升了該臨界值電壓Vthcell之 後自該電壓Vss提升。 當虛設字線DWL0的電壓提升時，虛設細胞23a的電 荷提升位元線BL0的電壓。該虛設細胞23a的電容值被設 定以致於位元線BL0的提升電壓係在這狀態中由該感應放 15 大器20a確認為處於高位準。 當該感應放大器作動訊號LE作動該感應放大器20a時 ，該感應放大器2〇a把在該等位元線BLO, /BL◦之間的差 動電壓放大並且從該位元線BL0輸出細胞資訊”1”。 字線WL0的電壓係保持在細胞電壓ViiC直到感應放 20 大器20a被作動而然後提升到該上升電壓Vpp的位準。該 上升電壓Vpp恢復該記憶體細胞18a的細胞資訊”1”。 該第四實施例的SDRAM 70具有下面所述的優點。 (1)當從記憶體細胞18a讀取細胞資訊時，字線 WLO, WL1的電壓係維持在一預定的電壓（ViiC)。該預定 第47頁 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) 訂— 529033

五、發明説明（45 ) 5 的電壓被包括在—彻 〜 _ ΠΊ 士 Μ、、、田胞賁訊”0Π被讀取至位元線而細胞資 訊”1”不被讀取的 , 7 玉昼耗圍内（比Vthcell大或者相等到 Viic/2+Vthceli) _ . 次_ ; °這確保該感應放大器20a係在細胞 一貝讯”0”被讀取到該 動0 位元線至細胞資訊π 1 π被讀取之間被作 10 15 20 2)田彳心己憶體細胞！Sa讀取細胞資訊時，該字線電壓 L，提升及維持在細胞電壓ViiC。然後，該字線電壓 WL提升至社升電壓。因此，與字線電壓π·以突 ，的形f從低電源電壓Vss提升到上升電壓Vpp比較，次 子驅動器15A的驅動能力會被降低而讀取細胞資訊所需的 電流損耗降低。 對於熟知此項技術之人仕來說應該很明顯的是，本發明 成夠在沒有離開本發明的精神與範圍下以很多其他的特定 形式來實施。特別地，應要了解的是，本發明能夠以下面 的形式實施。 在該第四實施例中，提升字線電壓VWL可以保持在下 一個電壓範圍。 ViiC/2 VWL<ViiC/2+Vthcell 在第一和第二實施例中，内部運作決定電路12輸出作 動訊號ACT的時序可以被設定在與字線之作動或者在字線 之作動之前相同的時間。 在每一實施例中，該SA作動訊號產生電路32可以根 據該作動訊號及該預先解碼訊號PD與該區塊選擇訊號BS 中之至少一者來作動該感應放大跆作動訊號LE。與僅以作 第48頁 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公爱） (請先閲讀背面之注意事項再填寫本頁) 、可| 4 529033 A7 ----~----- JL__^---— 五、發明説明（C6) (請先閲讀背面之注意事項再填寫本頁) 動訊號ACT來作動該感應放大器作動訊號LE比較起來， 這，例如，縮短由週邊電路或導線延遲所引起之訊號時序 的偏差。 在每一實施例中，該感應放大器可以是為，例如’一差 5 動感應放大器。 本發明可以應用於具有除了位元線與感應放大器之外之 連接結構的半導體記憶體裝置。 例如，如在第18圖中所示，本發明町以應用於一開放 (open)位元線 SDRAM 81。 10 再者，本發明可以應用於如在第19圖中所示之共旱感 應放大器型SDRAM 8 2。在這情況中，該感應放大器8 3係 連接在位元線BLa,/BLa之間。該等位元線BLa，/BLa係 藉著一開關電路84a來與記憶體細胞區域的位元線 BL1,/BL1分隔，該開關電路84a包括位元線分隔電晶體 15 。該等位元線BLa,/BLa係藉著一開關電路84b來與記憶 體細胞區域的位元線BL2,/BL2分隔，該開關電路84b包 括位元線分隔電晶體。該虛設細胞23a係連接至該分隔位 元線BLa，而該虛設細胞23b係連接至一分隔位元線/BLa 〇 20 在這情況中，相同的虛設細胞23a, 23b與虛設字線 DWL0,DWL1係使用於兩位元線對BL1, /BL1,BL2, /BL2 ° 這縮減該SDRAM 82的晶片尺寸。在該共享感應放大器型 以外的SDRAM中，一開關電路（位元線分隔電晶體）把連接 有一記憶體細胞的位元線與連接有一感應放大器的位元線 第49頁 本紙張尺度適用中國國家標準（CNS) A4规格（210X297公复） 529033 A7 _m_ 五、發明説明（4：1 ) 分隔。 再者，如在第2〇A和20B圖中所示，本發明可以應用 於設置有具有階級結構之位元線的SDRAMs 90a，90b。 第2 0A圖的SDRAM 9 0a包括數條經由開關電路 5 91a, 91b來連接至該等位元線BL,/BL的次位元線 SBL , / SBL (僅^一對次位元線被顯示）。一虛設細胞係連接 至一個在該次位元線SBL與該虛設字線DWL0之間的交點 〇 第 2 0B 圖的 SDRAM 9 0b 與第 20A 圖的 SDRAM 9 0a 10 的差異僅在於虚設細胞92係連接至在該位元線BL與該虛 設字線DWL0之間的交點。與該SDRAM 9〇a比較起來，該 SDRAM 9〇b減少虛言交細胞92與虛言免字線DWL0的數目並 且縮減晶片尺寸。 該虛設細胞的電容可以’例如’與一記憶體細胞相同。 15 在這情況中，供應至虛設細胞之儲存電極的電壓可以被設 定在，例如，3/4ViiC或者l/4ViiC。 該等虛設細胞2 3 a _ 2 4 b的結構可以隨著要求而改變。 第21A圖是為顯示記憶體細胞18¾之結構的圖示，而第 21B圖是為顯示虛設細胞23a之結構的圖示。

20 一虛設細胞可以是為一固定的電容器C，如在第21C 圖中所不。該固定之電谷恭C的電何提升或者降低該位元 線電壓。在這情況中，該固定之電容器c的電容值被設定 以致於位元線電壓之改變的量係比感應放大器的敏感度大 或者相等並且係比產生於該對有細胞資訊被讀取之位元線 第50頁 本紙張尺度適用中國國家標準（CNS) A4規格U10X297公釐） (請先閱讀背面之注意事項再填寫本頁)

529033 A7 _B7_ 五、發明説明（4Sr) 的差動電壓小或者相等。該電容值可以藉著調整該虛設字 線的線寬度來被設定。 如在第2 1D和21E圖中所示，該虛設細胞可以是為一 η-通道MOS電晶體。在這情況中，請參閱第21D圖所示， 5 一虛設字線DWL係連接至該電晶體的閘極，而該電晶體的 源極與汲極係連接至位元線BL(或者反相位元線/BL)。或 者，請參閱第21Ε圖所示，該電晶體的閘極係連接至該位 元線BL(或者反相位元線/BL)，而該電晶體的源極與汲極 係連接至該虛設字線DWL。 10 如在第2 1F與21G圖中所示，該虛設細胞可以是為一 ρ-通道MOS電晶體。在這情況中，請參閱第21F圖所示， 一虛設字線DWL係連接至該電晶體的閘極，而該電晶體的 源極與汲極係連接至位元線BL(或者反相位元線/BL)。或 者，請參閱第21G圖所示，電晶體的閘極係連接至該位元 15 線BL(或者反相位元線/BL)，而電晶體的源極與汲極係連 接至該虛設字線DWL。 該等字線中之至少一者的電壓可以從一參考電壓提升至 一感應放大器源極電壓的中間位準。該等字線中之該至少 一者的電壓可以從一參考電壓提升至一個比該感應放大器 20 源極電壓低了該細胞電晶體之臨界值電壓的位準。 本發明可以應用於一種包括被形成來具有相當小之時間 常數之字線的SDRAM。一具有相當小之時間常數（電阻與寄 生電容）的字線能夠以下面的形式形成。數條平行的字線係 在晶片的垂直方向上形成並且係連接至接點，其係以適當 第51頁 本紙張尺度適用中國國家標準（CNS) Α4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) -、τ. 529033 A7 B7 五、發明説明（β ) 的間隔排列。 本發明可以應用於FCRAM、其他類型的RAMS、ROM、 及EEPROM。第22圖顯示一快閃記憶體95的部份。該快 閃記憶體95包括一電流驅動記憶體細胞97與一虛設細胞 5 96。在這情況中，該虛設細胞的驅動電流被設定，例如， 在記憶體細胞97之驅動電流的一半。 本發明之例子和實施例係要被考量為舉例說明而不是限 制，而本發明並不受限於在此中所提供的細節，且係能夠 在後面申請專利範圍之範圍與等效物之内被變化。 (請先閲讀背面之注意事項再填寫本頁) 10 元件標號對照表 1 記憶體陣列 2a 記憶體細胞 2b 記憶體細胞 BL 位元線 WL0 字線 /BL 反相位元線 WL1 字線 Tr 細胞電晶體 15 Cl 電容 ViiC/2 細胞板電壓 3 感應放大器 SAP 作動訊號 4 電壓產生電路 SAN 作動訊號 LE 閂致能訊號 5a 虛設細胞 5b 虛設細胞 DWLO 虛設字線 20 DWL1 虛設字線 Vss 電源電壓 Vii 電源電壓 ViiC 細胞電源電壓 100 DRAM Vst 電壓 Vpp 上升電壓 Vthcell 臨界值 tREF 恢復週期 VWL 字線電壓 、τ. 第52頁 本紙張尺度適用中國國家標準（CNS) Α4規格（210X297公釐） 529033 A7 B7 5 10 15 20 發明説明 (5〇) 10 半導體記憶體裝置 11 位址緩衝器 12 内部運作決定電路 14 列位址主解碼器 13 列位址預先解碼器 ADD 位址訊號 CMD 外部命令訊號 RA 列位址訊號 RCT 控制訊號 ACT 作動訊號 PD 預先解碼訊號 15 次字驅動器 16 虛設字驅動器 RAO 位址訊號 MWL 主字線 17a 第一次字解碼器 17b 第二次字解碼器 WLO 第一次字線 WL1 第二次字線 18a 記憶體細胞 BL〇 位元線 19a 記憶體細胞 BL1 位元線 18b 記憶體細胞 /BL〇 位元線 19b 記憶體細胞 /BL1 位元線 Vpr 預先充電電壓 25a 開關電路 25b 開關電路 20a 感應放大器 22a 開關電路 BL3 位元線 /BL3 位元線 20b 感應放大器 22b 開關電路 BL4 位元線 /BL4 位元線 BSR 區塊選擇訊號 23a 虛設細胞 23b 虛設細胞 24a 虛設細胞 24b 虛設細胞 DACT 作動訊號 21 感應放大器驅動器 CLK 外部時鐘訊號 CKE 時鐘致能訊號 26 輸入緩衝裔 (請先閲讀背面之注意事項再填寫本頁) 第53頁 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 529033 A7 B7 五、發明説明（51 ) 27 輸入緩衝器 28 輸入緩衝器 31 命令解碼器 32 訊號產生電路 33 區塊選擇電路 IE 輸入作動訊號 EN 致能訊號 /RAS 列位址選通訊號 5 /CAS 行位址選通訊號 /WE 寫入致能訊號 /CS 晶片選擇訊號 34 SA電壓產生電路 SAP 作動電壓 SAN 作動電壓 BSR 第一區塊選擇訊號 41 反相器電路 BSL 第二區塊選擇訊號 42 反相器電路 10 Tpll p-通道MOS電晶體 43 反相器電路 Tnll η-通道MOS電晶體 44 反相器電路 Tnl2 η-通道MOS電晶體 45 第一 NAND電路 Τη13 η-通道MOS電晶體 46 第二NAND電路 Τρ12 ρ-通道MOS電晶體 tT 過渡過程時間 15 Τρ13 ρ-通道MOS電晶體 49a 次字解碼器 Τη14 η-通道MOS電晶體 49b 次字解碼器 Τη15 η-通道MOS電晶體 4 9c 次字解碼器 49d 次字解碼器 LI 長度 DB 資料匯流排線 /DB 貧料匯流排線 20 50 半導體記憶體裝置 16A 虛設字驅動器 51 第一反相器電路 52 第二反相器電路 53 第三反相器電路 54 第四反相器電路 55 第五反相器電路 56 第一 NAND電路 57 第二NAND電路 63 監視次字解碼器 * :……訂 (請先閲讀背面之注意事項再填寫本頁) 第54頁 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 529033 A7 B7 五、發明説明（50 ) 60 半導體記憶體裝置 MMW 監視主字線 21A 感應放大器驅動器 MSW 監視次字線 62 監視列位址主解碼器Vmon 監視電壓 64 字線電壓债測電路 VMSW 監視次字線電壓 5 SACT 第二感應放大器作動訊號 65 差動放大電路 68 反相器電路 67 NAND電路 Tp21 PMOS電晶體 66 監視電壓產生電路 Τρ22 PMOS電晶體 Tn21 NMOS電晶體 Τη22 NMOS電晶體 10 Τη23 NMOS電晶體 ΕΝ2 作動訊號 Τη24 NMOS電晶體 R1 電阻器 SI 偵測訊號 6.9 反相器電路 WACT 字線作動訊號 15A 次字驅動器 70 半導體記憶體裝置 0 電壓切換訊號 15 /0 反相切換訊號 71 反相器電路 Tp31 第一 PMOS電晶體 Sll 第一驅動訊號 Tp32 第二PMOS電晶體 N1 節點 Tp33 第三PMOS電晶體 S12 第二驅動訊號 Tp34 第四PMOS電晶體 N2 節點 20 Tp35 第五PMOS電晶體 Tp3 6 PMOS電晶體 Tn31 第一 NMOS電晶體 81 SDRAM Tn32 第二NMOS電晶體 82 SDRAM Tn33 第一 NMOS電晶體 83 感應放大器 Tn3 4 第二NMOS電晶體 BLa 位元線 第55頁 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁)

529033 A7 B7 五、發明説明（53) 5 /BLa 位元線 84a 開關電路 84b 開關電路 90a SDRAM 90b SDRAM SBL 次位元線 /SBL 次位元線 91a 開關電路 91b 開關電路 92 虛設細胞 95 快閃記憶體 96 虛設細胞 97 記憶體細胞 (請先閲讀背面之注意事項再填寫本頁) 第56頁 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐）

Claims (1)

1. 529033 B8 C8 D8 六、申請專利範圍 1· 一種半導體記憶體裝置，包含： 一用於保持第一細胞資訊或第二細胞資訊之電荷的 記憶體細胞，其中，該第一細胞資訊係與邏輯位準”0”相 關而該第二細胞資訊係與邏輯位準””相關； 5 一運接至該記憶體細胞的字線，其係用於把字線電 壓供應給該記憶體細胞； 一連接至該記憶體細胞的位元線，其係用於從該記 憶體細胞運送對應於該第一或第二細胞資訊的電荷； 一連接至該位元線的虛設細胞，其係用於把補充電 10 荷供應給該位元線；及 一連接至該虛設細胞的虛設字線，其係用於把虛設 字線電壓供應給該虛設細胞，其中，該第一細胞資訊係 根據在該字線被作動時從該記憶體細胞運送至該位元線 的電荷來被讀取且其中，該第二細胞資訊係根據在該虛 15 設字線被作動時從該虛設細胞供應至該位元線的補充電 荷來被讀取。 2·如申請專利範圍第1項所述之半導體記憶體裝置，更包 含： 經濟部智慧財4句與工消費合作社印製 一連接至該位元線的感應放大器，其係用於把位元 20 線的電壓放大，其中，當該第二細胞資訊被讀取時該虛 δ又細胞把该補充電何供應給該位元線以致於位元線的電 壓改變至一個比該感應放大器之敏感度大或者相等的值 〇 3 · —種半導體記憶體裝置，包含： 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） 529033 Β8 C8 請專利範圍 數個用於儲存第-細胞資訊或第二細胞資訊的記憶 體細胞，其中，該第一細胞資訊係與邏輯位準ποπ相關 而該第二細胞資訊係與邏輯位準Π1Π相關； 5 .i m>— ml ϋϋ 1 、注意事項再填寫本頁) 數條連接至該等記憶體細胞的字線，其係用於把字 線電壓供應給該等記憶體細胞； 數條連接至忒等記憶體細胞的位元線，其係用於從 该等記憶體細胞中之-者運送對應於該第一或第二細胞 資訊的電荷； 數個分別連接至該等位元線的虛設細胞，其係用於 把補充電荷供應給該等位元線中之相關之一者；及 訂 數條刀別連接至该等虛設細胞的虛設字線，其係用 於把虛設字線電壓供應給相關的虛設細胞，其中，該第 一細胞倉訊係根據被運送至與連接至該等字線中之被作 動之者之圯憶體細胞相關之位元線的電荷來被讀取且 其中，该第二細胞資訊係根據被供應至與連接至該等虛 设字線中之被作動之一者之虛設細胞相關之位元線的補 充電荷來被讀取。 經濟部智慧財4局員工消費合作社印製 4·如申晴專利範圍第3項所述之半導體記憶體裝置，其中 ，該等位元線包括數對位元線，每一對位元線包括一位 兀線與一反相位元線，該半導體記憶體裝置更包含： 數個連接至該等位元線對的感應放大器，其係用於 把在該等位元線對中之相關之一者之間的電壓放大，其 中，該等虛設細胞在該第二細胞資訊被讀取時把該補充 電荷供應給該相關的位元線以致於該位元線的電壓改變

   529033 Λ 8 Β8 Γ8 D8 5 經濟部智慧財4.^:¾工消費合作社印製 申請專利範圍 至一個比該相關之感應放大器之敏感度電壓大或者相等 的值。 5·如申請專利範圍第4項所述之半導體記憶體裝置，其中 ’當該第二細胞資訊被讀取時從該相關之虛設細胞接收 該補充電壓的位元線是為該反相位元線，其補充連接至 儲存該第二細胞資訊之記憶體細胞的位元線。 6·—種從半導體記憶體裝置讀取細胞資訊的方法，其中， ϋ亥半導體記憶體裝置包括數個用於保持對應於第一細胞 資訊或第二細胞資訊之電荷的記憶體細胞、數對連接至 該等記憶體細胞的位元線，每一對位元線包括一位元線 與反相位元線，该苐一細胞資訊係與邏輯位準” Q ”相 關而該第二細胞資訊係與邏輯位準”丄"相關、數條連接 至違專§己憶體細胞的字線，其係用於把字線電壓供應給 該等記憶體細胞、數條連接至該等記憶體細胞的位元線 ，其係用於從該等記憶體細胞中之一者接收對應於該第 一或第二細胞資訊的電荷、數個分別連接至該等位元線 對的虛設細胞，其係用於把補充電荷供應給該位元線中 之相關之一者、數條分別連接至該等虛設細胞的虛設字 線，其係用於把虛設字線電壓供應給該等虛設細胞中之 相關之一者、及數個分別連接至該等位元線對的感應放 大為，其係用於把在該等位元線對中之相關之一者之間 的電壓放大，該方法包含： 一用於作動該等字線中之至少一者的第一步驟； 一用於把該第一細胞資訊從記憶體細胞供應至與連 本紙張尺度適用中國國家標準（CNS ) A4規格（210X2W公釐） 1 0II ，注意事項再填寫本頁) 529033 B8 C8 D8 申請專利範圍 接至該等字線中之被作動之一者之記憶體細胞相關之位 i 元線的第二步驟； 用於作動该專虛设子線中之至少一者的第三步驟 5 10 15 經濟部智慧財是局員工消費合作社印製 20 一用於把補充電荷從被連接之虛設細胞供應至與連 接至該等虛設字線中之被作動之一者之虛設細胞相關之 位元線的第四步驟；及 一用於在該第二細胞資訊被讀取至位元線之前作動 連接至被供應有補充電荷之位元線之感應放大器的 步驟。 ° 7 ·如申請專利範圍第6項所述之方法，其中，該第三步驟 係在該第一步驟之前或者在該第一步驟的相同時間^執 行。 8 ·如申請專利範圍第6項所述之方法，更包含： 少一用於作動該字線以致於該字線電壓之過渡過程時 =係實質上對應於列位址選通訊號之作動時間的第六步 9·如申請專利範圍帛6項所述之方法，其中， 連接在該等虛設字線中之每一者與該等位元線中之每二 間’且其中，該第三步驟包括一用於作動該電容 旦把一比該等記憶體細胞中之每一者之電荷量小之雷 里供應給該等位元線中之每一者的步驟。 一 10 ·如中請專利範圍第6項所述之方法，其中 線中之每-者包括一連接至該等記憶體細胞的^一^ 器荷 之注意事項再填·¾本頁) 4 ϋ^— ϋ Hal ϋϋ ·ϋϋ--"Jml nail ϋ— ·ϋϋ 本紙狀度適用中國2丨0><2^ 中并專利範圍 =線部份和一連接至相關之感應放大器的第二位元線 口 且其中，該第一位元線部份與該第二位元線部份 係由一開關電路連接且該等虛設細胞中之每一者係連 接至該第二位元線部份。 工1·如申請專利範圍第6項所述之方法，其中，該第四步 =包括一用於改變被供應有與在儲存該第二細胞資訊 時該等記憶體細胞之電壓有關之補充電荷之位元線之 電壓的步驟。 工2 ·如申睛專利範圍第項所述之方法，其中，該第三步 驟包括提升連接到與連接至在該虛設字線被作動時有 該第一或第二細胞資訊從其那裡讀取之記憶體細胞之 位元線相關之虛設細胞之虛設字線的電壓。 13 ·如申請專利範圍第項所述之方法，其中，該第三步 驟包括降低連接到與一位元線相關之虛設細胞之虛設 字線的電壓，該位元線補充連接至在該虛設字線被作 動時有該第一或第二細胞資訊從其那裡讀取之記憶體 細胞的位元線。 I4·如申請專利範圍第6項所述之方法，其中，該第四步 驟包括一用於提升被供應有與在儲存該第二細胞資訊 時該等記憶體細胞之電壓有關之補充電荷之位元線之 電壓的步驟。 is·如申請專利範圍第6項所述之方法，其中，該半導體 記憶體裝置更包括一用於偵測字線電壓俾作動該等感 應放大器中之母一者的子線電壓貞測電路且盆中，气 529033

   Βδ C8 D8 '專利範圍 5 10 15 經濟部智慧財4P?員工消費合作社印製 20 第五步驟更包括如下之步驟： 根據由該字線電壓偵測電路所偵測的字線電壓來 產生一偵測訊號； 根據該偵測訊號來產生一用於作動該感應放大器 的作動訊號；及 根據該作動訊號來作動該感應放大器。 6 ·如申凊專利|巳圍帛15項所述之方法，其中，該伯測訊 唬產生步驟包括把該偵測之字線電壓與一參考電壓作 比較的步驟且其中，該感應放大器作動步驟包括當該 偵測之字線電壓係比該參考電壓大或者相等時作動該 感應放大器的步驟。 R如巾請專·圍第16項所述之方法，其巾，該比較步 驟包括把該偵測之字線電壓與比該等記憶體細胞之臨 界電壓與預先充電電壓之總和相等的參考電壓作比較 〇 18.如申請專利範圍第6項所述之方法，其中，該 記憶體裝置包括一用於偵測字線電壓 放大器中之每-者的字線電壓_電路，且J = 弟五步驟更包含如下之步驟·· 人 根據由該字線電壓摘測電路所谓測的字 產生一偵測訊號；I术 根據該偵測訊號與一用於作動該半 置之内部電路之内部電路作動訊號來產生lit 該感應放大器的感應放大器作動訊號；及 動 本紙張巾關家.鮮（CNS)峨格^ 、注意事項再填寫本頁) —0. 、1T 鏵 529033 Λ 8 Β8 (:8 ____D8 申請專利範圍 —一 經濟部智慧財4Αΰ:工消費合作社印製

   根據該感應放大器作動訊號來作動該感應放大器 Ο 19·如申請專利範圍第6項所述之方法，其中，該第五步 驟包括當與該等記憶體細胞之臨界值電壓Vthcell和 預先充電電壓Vpr有關之字線電壓VWLj滿足VWLj < Vpr+Vthcell的條件時作動該感應放大器。 2〇·—種從半導體記憶體裝置讀取細胞資訊的方法，其中 ，該半導體記憶體裝置包括數個用於保持對應於第一 細胞資訊或第二細胞資訊之電荷的記憶體細胞、數對 連接至该等記憶體細胞的位元線，每一對位元線包括 位元線與一反相位元線，該第一細胞資訊係與邏輯 位準Π〇π相關而該第二細胞資訊係與邏輯位準”1”相關 、數條連接至該等記憶體細胞的字線，其係用於把字 線電壓供應給該等記憶體細胞、數條連接至該等記憶 體細胞的位元線，其係用於從該等記憶體細胞中之一 者接收對應於該第一或第二細胞資訊的電荷、數個分 別連接至該等位元線對的虛設細胞，其係用於把補充 電荷供應給該位元線中之相關之一者、數條分別連接 至邊專虛設細胞的虛設字線’其係用於把虛設字線電 壓供應給該等虛設細胞中之相關之一者、及數個分別 連接至該等位元線對的感應放大器，其係用於把在該 等位元線對中之相關之一者之間的電壓放大，且其中 ，該半導體記憶體裝置具有該等記憶體細胞中之每一 者之細胞電晶體臨界值電壓、該臨界值電壓與該預先 ____ 第63頁 -注意事項再填寫本頁) ------訂--------- 本紙張足度適用中國國家標準（CNS ) Α4規格（210X2W公釐）

   529033 B8 C.8 m 讀專利範圍 5 10 15 經濟部智慧財4¾員工消費合作社印製 20 充電電壓的第一總和電壓、一用於把第二資訊寫入至 該記憶體細胞的寫入電壓、及該寫入電壓與該臨界值 電壓的第二總和電壓，該方法包含： 一用於把該等字線中之至少一者之電壓從一參考電 壓提升至一個比該臨界值電壓大或者相等且比該第一總 和電壓小的值的第一步驟； ^ 一用於把對應於該第一細胞資訊之電荷供應 接至該等字線中之該至少一者之記憶體細胞相關之^元 線的第二步驟； 一用於作動該等虛設字線中之至少一者的第三步驟 9 一用於把補充電荷從被連接之虛設細胞供應至與連 接至該等虛設字線中之被作動之一者之虛設細胞相關之 位元線的第四步驟； 一用於在該第二細胞資訊從該記憶體細胞被讀取 至4被連接之位元線之如作動連接至被供應有補充電 荷之位元線之感應放大器的第五步驟；及 一用於把該等字線中之該至少一者之電壓提升至 一個比該第二總和電壓大或者相等之值的第六步驟。 21 ·如申請專利範圍第20項所述之方法，其中，該第一步 驟包括保持該等字線中之該至少一者的上升電壓一段 預定的時間。 22 ·如申請專利範圍第21項所述之方法，其中，該上升電 ^係與在δ己丨思體細胞儲存该弟一細胞資訊時的記憶體 第64頁 本紙張尺度適用中_家標準（CNS )八4規格（21Gx 297公釐

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   529033 B8 C8 DH 申請專利範圍 5 10 細胞電壓相等。 士申明專利|&圍第2〇項所述之方法， 驟包括保持該等字線中之該至少—者的上中電H :=:持時，該第三、第四、和第五步驟細 預疋的時間期間被執行。 24.如申請專·圍第2Q項所述之方法，其中，該第一步 =包括把料字線中之該至少-者的電壓提升至-# 應放大器源極電壓的中間位準。 2 5 ·如申明專利範圍第2 〇項所述之方法，其中，該第一梦 驟包括把該等字線巾之該至少—麵電壓提升至一供 比一感應放大器源極電壓低了該臨界值電壓的位 n II H8 ....... jn >注悉事項真瑣寫本^) ir 經濟部智慧財4^'H工消費合作社印製 適 度 尺 張 紙 本 準 標 家 國 國 麟