JP2003338176A - 半導体メモリ - Google Patents
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/02—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding parasitic signals
-
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
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- G11C2207/22—Control and timing of internal memory operations
- G11C2207/229—Timing of a write operation
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 メモリセルに接続されたビット線間のカップ
リングノイズを低減し、半導体メモリの誤動作を防止す
る。 【解決手段】 メモリセルアレイは、複数のセンスアン
プを含み、データの入出力単位である複数のメモリ領域
に区画されている。メモリ領域の間には、少なくともメ
モリセルアレイの動作時に所定の電圧に設定されるダミ
ービット線を有するダミー領域が形成されている。隣接
するメモリ領域のビット線の間にダミービット線が配線
されるため、ビット線の電圧変化が他のメモリ領域のビ
ット線に影響することを防止できる。この結果、半導体
メモリの誤動作を防止できる。
リングノイズを低減し、半導体メモリの誤動作を防止す
る。 【解決手段】 メモリセルアレイは、複数のセンスアン
プを含み、データの入出力単位である複数のメモリ領域
に区画されている。メモリ領域の間には、少なくともメ
モリセルアレイの動作時に所定の電圧に設定されるダミ
ービット線を有するダミー領域が形成されている。隣接
するメモリ領域のビット線の間にダミービット線が配線
されるため、ビット線の電圧変化が他のメモリ領域のビ
ット線に影響することを防止できる。この結果、半導体
メモリの誤動作を防止できる。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリセルにそれ
ぞれ接続されたビット線のカップリングノイズを抑え、
半導体メモリの誤動作を防止する技術に関する。
ぞれ接続されたビット線のカップリングノイズを抑え、
半導体メモリの誤動作を防止する技術に関する。
【０００２】
【従来の技術】図１０は、一般的なDRAMのメモリセルア
レイの概要を示している。この例では、メモリセルアレ
イは、１回の動作で４ビットのデータDQ0-3を入力また
は出力する。メモリセルアレイは、メモリセル部MEM、
メモリセル部MEMの両側（図の左右）に配置されたワー
ドデコーダWD、メモリセル部MEMの両側（図の上下）に
配置されたセンスアンプSA、およびメモリセル部MEMの
四隅に配置されたクロス領域CRSを有している。メモリ
セル部MEMには、複数のメモリセルMCがマトリックス状
に配置されている。
レイの概要を示している。この例では、メモリセルアレ
イは、１回の動作で４ビットのデータDQ0-3を入力また
は出力する。メモリセルアレイは、メモリセル部MEM、
メモリセル部MEMの両側（図の左右）に配置されたワー
ドデコーダWD、メモリセル部MEMの両側（図の上下）に
配置されたセンスアンプSA、およびメモリセル部MEMの
四隅に配置されたクロス領域CRSを有している。メモリ
セル部MEMには、複数のメモリセルMCがマトリックス状
に配置されている。
【０００３】ワードデコーダWDは、ロウアドレスに応じ
てワード線WLのいずれかを選択する。ワード線WLは、メ
モリセルMCの転送トランジスタのゲートに接続されてい
る。ワード線WLの選択により、メモリセルMCのキャパシ
タに保持されているデータは、ビット線BL（または/B
L）にそれぞれ読み出される。センスアンプSAは、相補
のビット線対BL、/BLにそれぞれ接続されている。セン
スアンプSAは、ビット線BL（または/BL）に読み出され
たデータを増幅する。クロス領域CRSには、図示しない
データバスのスイッチ、データバスの配線層を切り替え
るためのコンタクトおよびセンスアンプSAの制御信号線
のバッファ等が配置されている。
てワード線WLのいずれかを選択する。ワード線WLは、メ
モリセルMCの転送トランジスタのゲートに接続されてい
る。ワード線WLの選択により、メモリセルMCのキャパシ
タに保持されているデータは、ビット線BL（または/B
L）にそれぞれ読み出される。センスアンプSAは、相補
のビット線対BL、/BLにそれぞれ接続されている。セン
スアンプSAは、ビット線BL（または/BL）に読み出され
たデータを増幅する。クロス領域CRSには、図示しない
データバスのスイッチ、データバスの配線層を切り替え
るためのコンタクトおよびセンスアンプSAの制御信号線
のバッファ等が配置されている。
【０００４】図１１は、上述したDRAMの読み出し動作お
よび書き込み動作を示している。以下、ワード線信号WL
等、信号線に伝達される信号名に、信号線と同じ符号を
付す場合がある。読み出し動作では、ロウアドレスに応
じて所定のワード線信号WL（例えば図１０に太線で示し
たWL）が高レベルに変化し、ワード線WLに接続されてい
るメモリセルMCの転送トランジスタがオンする。メモリ
セルMCに保持されているデータ（この例では高レベル）
は、ビット線BLに伝達され、ビット線BLの電圧が上昇す
る。（図１１（ａ））。なお、読み出し動作前に、ビッ
ト線BL、/BLの電圧は、リセット電圧であるプリチャー
ジ電圧に設定されている。
よび書き込み動作を示している。以下、ワード線信号WL
等、信号線に伝達される信号名に、信号線と同じ符号を
付す場合がある。読み出し動作では、ロウアドレスに応
じて所定のワード線信号WL（例えば図１０に太線で示し
たWL）が高レベルに変化し、ワード線WLに接続されてい
るメモリセルMCの転送トランジスタがオンする。メモリ
セルMCに保持されているデータ（この例では高レベル）
は、ビット線BLに伝達され、ビット線BLの電圧が上昇す
る。（図１１（ａ））。なお、読み出し動作前に、ビッ
ト線BL、/BLの電圧は、リセット電圧であるプリチャー
ジ電圧に設定されている。
【０００５】次に、センスアンプSAの制御信号であるラ
ッチイネーブル信号LEが高レベルに変化し、図１０に示
した全てのセンスアンプSAが動作を開始する（図１１
（ｂ））。センスアンプSAの動作により、ビット線対B
L、/BLの電圧差が増幅される（図１１（ｃ））。すなわ
ち、ワード線WLに接続された全てのメモリセルMCのデー
タが増幅される。
ッチイネーブル信号LEが高レベルに変化し、図１０に示
した全てのセンスアンプSAが動作を開始する（図１１
（ｂ））。センスアンプSAの動作により、ビット線対B
L、/BLの電圧差が増幅される（図１１（ｃ））。すなわ
ち、ワード線WLに接続された全てのメモリセルMCのデー
タが増幅される。
【０００６】次に、コラムアドレスに応じて所定のコラ
ム選択信号CLが高レベルに変化する。（図１１（ｄ））
コラム選択信号CLにより、データ信号DQ0-3に対応する
４つのセンスアンプSAに接続されたコラムスイッチ（図
示せず）がオンする。ビット線対BL、/BL上で増幅され
た読み出しデータのうち、コラムアドレスにより選択さ
れた４つのビット線対BL、/BL（例えば図１０に太線で
示したBL、/BL）は、データバス（図示せず）に接続さ
れる。そして、４ビットの読み出しデータDQ0-DQ3は、
データバスに出力される。この後、コラム選択信号CL、
ワード線信号WLおよびラッチイネーブル信号LEは、順次
低レベルに変化し、メモリセルアレイの読み出し動作は
完了する（図１１（ｅ））。
ム選択信号CLが高レベルに変化する。（図１１（ｄ））
コラム選択信号CLにより、データ信号DQ0-3に対応する
４つのセンスアンプSAに接続されたコラムスイッチ（図
示せず）がオンする。ビット線対BL、/BL上で増幅され
た読み出しデータのうち、コラムアドレスにより選択さ
れた４つのビット線対BL、/BL（例えば図１０に太線で
示したBL、/BL）は、データバス（図示せず）に接続さ
れる。そして、４ビットの読み出しデータDQ0-DQ3は、
データバスに出力される。この後、コラム選択信号CL、
ワード線信号WLおよびラッチイネーブル信号LEは、順次
低レベルに変化し、メモリセルアレイの読み出し動作は
完了する（図１１（ｅ））。
【０００７】なお、メモリセルMCから読み出されセンス
アンプSAで増幅されたデータは、メモリセルMCに再び書
き込まれる。図中の期間HLDは、メモリセルMCにデータ
を再書き込みするために必要なビット線BL、/BL上での
データの保持期間である。書き込み動作では、読み出し
動作と同様に、所定のワード線信号WLが高レベルに変化
し、メモリセルMCに保持されているデータ（この例では
高レベル）は、ビット線BLに伝達される。（図１１
（ｆ））。次に、ラッチイネーブル信号LEが高レベルに
変化し、ビット線対BL、/BLの電圧差が増幅される（図
１１（ｇ））。
アンプSAで増幅されたデータは、メモリセルMCに再び書
き込まれる。図中の期間HLDは、メモリセルMCにデータ
を再書き込みするために必要なビット線BL、/BL上での
データの保持期間である。書き込み動作では、読み出し
動作と同様に、所定のワード線信号WLが高レベルに変化
し、メモリセルMCに保持されているデータ（この例では
高レベル）は、ビット線BLに伝達される。（図１１
（ｆ））。次に、ラッチイネーブル信号LEが高レベルに
変化し、ビット線対BL、/BLの電圧差が増幅される（図
１１（ｇ））。
【０００８】センスアンプSAの増幅動作中に、コラムア
ドレスにより選択されたビット線対BL、/BL（例えば図
１０に太線で示したBL、/BL）に書き込みデータが供給
される。この例では、メモリセルMCに保持されているデ
ータと書き込みデータとが異なる。このため、センスア
ンプSAにより増幅されたデータは、書き込みデータ（こ
の例では低レベル）により反転される（図１１
（ｈ））。すなわち、書き込み動作は、読み出し動作に
は存在しない反転時間TRを必要とする。書き込みデータ
は、センスアンプSAにより十分増幅され、メモリセルMC
に書き込まれる。
ドレスにより選択されたビット線対BL、/BL（例えば図
１０に太線で示したBL、/BL）に書き込みデータが供給
される。この例では、メモリセルMCに保持されているデ
ータと書き込みデータとが異なる。このため、センスア
ンプSAにより増幅されたデータは、書き込みデータ（こ
の例では低レベル）により反転される（図１１
（ｈ））。すなわち、書き込み動作は、読み出し動作に
は存在しない反転時間TRを必要とする。書き込みデータ
は、センスアンプSAにより十分増幅され、メモリセルMC
に書き込まれる。
【０００９】書き込み動作においてデータが書き込まれ
ないメモリセルMCには、ビット線BL、/BLに読み出され
たデータが再書き込み（リフレッシュ）される。すなわ
ち、コラムアドレスにより選択されないビット線対BL、
/BL上のデータは、センスアンプSAにより増幅され、増
幅されたデータはメモリセルMCに再書き込みされる。
ないメモリセルMCには、ビット線BL、/BLに読み出され
たデータが再書き込み（リフレッシュ）される。すなわ
ち、コラムアドレスにより選択されないビット線対BL、
/BL上のデータは、センスアンプSAにより増幅され、増
幅されたデータはメモリセルMCに再書き込みされる。
【００１０】この後、コラム選択信号CL、ワード線信号
WLおよびラッチイネーブル信号LEは、順次低レベルに変
化し、メモリセルアレイの書き込み動作は完了する。
（図１１（ｉ））。なお、図中の期間HLDは、メモリセ
ルMCにデータを書き込むために必要なビット線BL、/BL
上でのデータの保持期間である。
WLおよびラッチイネーブル信号LEは、順次低レベルに変
化し、メモリセルアレイの書き込み動作は完了する。
（図１１（ｉ））。なお、図中の期間HLDは、メモリセ
ルMCにデータを書き込むために必要なビット線BL、/BL
上でのデータの保持期間である。
【００１１】
【発明が解決しようとする課題】ところで、書き込み動
作においてメモリセルMCに保持されているデータが書き
込みデータで反転する場合、図１１に示したようにビッ
ト線対BL、/BLの電圧は、大きく変化する。この電圧変
化は、隣接する他のビット線/BL、BLにカップリングノ
イズとして伝搬される。隣接するビット線/BL、BLへの
影響は、ビット線BL、/BLの配線ピッチが狭いほど大き
く、隣接するビット線対/BL、BLの電圧差が大きい程大
きい。
作においてメモリセルMCに保持されているデータが書き
込みデータで反転する場合、図１１に示したようにビッ
ト線対BL、/BLの電圧は、大きく変化する。この電圧変
化は、隣接する他のビット線/BL、BLにカップリングノ
イズとして伝搬される。隣接するビット線/BL、BLへの
影響は、ビット線BL、/BLの配線ピッチが狭いほど大き
く、隣接するビット線対/BL、BLの電圧差が大きい程大
きい。
【００１２】近時、半導体プロセスの微細化により、メ
モリセルのサイズが小さくなってきている。これに伴
い、ワード線WLおよびビット線BL、/BLの配線ピッチも
狭くなり、カップリング容量は増加してきている。この
ため、カップリングノイズによる隣接するビット線/B
L、BLへの影響は、大きくなる傾向にある。上述したDRA
Mでは、書き込み動作において、選択されたメモリセルM
Cの一部（図１０では４ビット）のみにデータが書き込
まれ、残りのメモリセルMCには、データが再書き込みさ
れる。この結果、書き込みデータが伝達されるビット線
対BL、/BL（図１０に太線で示したBL、/BL）に隣接する
ビット線対BL、/BLが、最も書き込みデータによるカッ
プリングノイズを受けやすくなる。この結果、再書き込
み動作において、メモリセルに保持されていたデータが
破壊するおそれがある。
モリセルのサイズが小さくなってきている。これに伴
い、ワード線WLおよびビット線BL、/BLの配線ピッチも
狭くなり、カップリング容量は増加してきている。この
ため、カップリングノイズによる隣接するビット線/B
L、BLへの影響は、大きくなる傾向にある。上述したDRA
Mでは、書き込み動作において、選択されたメモリセルM
Cの一部（図１０では４ビット）のみにデータが書き込
まれ、残りのメモリセルMCには、データが再書き込みさ
れる。この結果、書き込みデータが伝達されるビット線
対BL、/BL（図１０に太線で示したBL、/BL）に隣接する
ビット線対BL、/BLが、最も書き込みデータによるカッ
プリングノイズを受けやすくなる。この結果、再書き込
み動作において、メモリセルに保持されていたデータが
破壊するおそれがある。
【００１３】書き込み動作では、書き込みデータは、メ
モリセルMCから読み出されたデータがある程度増幅され
た後に供給される（図１１（ｇ、ｈ））。しかし、メモ
リセルMCから読み出されたデータを増幅するほど、反転
時間TRは長くなってしまう。一般に、製品仕様である書
き込みサイクル時間と読み出しサイクル時間とは、DRAM
を搭載するシステムの使い勝手をよくするために同一に
されている。この結果、書き込み動作時間が長くなる
と、読み出し動作を含めたサイクル時間の製品仕様（タ
イミング仕様）を長く規定しなくてはならない。
モリセルMCから読み出されたデータがある程度増幅され
た後に供給される（図１１（ｇ、ｈ））。しかし、メモ
リセルMCから読み出されたデータを増幅するほど、反転
時間TRは長くなってしまう。一般に、製品仕様である書
き込みサイクル時間と読み出しサイクル時間とは、DRAM
を搭載するシステムの使い勝手をよくするために同一に
されている。この結果、書き込み動作時間が長くなる
と、読み出し動作を含めたサイクル時間の製品仕様（タ
イミング仕様）を長く規定しなくてはならない。
【００１４】センスアンプSAは、メモリセルMCおよびビ
ット線対BL、/BLのレイアウトに合わせて配置する必要
がある。このため、半導体プロセスが微細化するのに伴
い、センスアンプSAのレイアウト幅（図１０の横方向）
も小さくなる傾向にある。この結果、センスアンプSAの
レイアウト形状は、図１０の縦方向に細長くなり、レイ
アウト設計は難しくなる。さらに、クロス領域CRSも相
対的に小さくする必要があるため、データバスのスイッ
チ等をレイアウトが困難になる。
ット線対BL、/BLのレイアウトに合わせて配置する必要
がある。このため、半導体プロセスが微細化するのに伴
い、センスアンプSAのレイアウト幅（図１０の横方向）
も小さくなる傾向にある。この結果、センスアンプSAの
レイアウト形状は、図１０の縦方向に細長くなり、レイ
アウト設計は難しくなる。さらに、クロス領域CRSも相
対的に小さくする必要があるため、データバスのスイッ
チ等をレイアウトが困難になる。
【００１５】以下、本発明に関連する従来技術を列記す
る。特開昭６１−２０６２５４号公報には、隣接するビ
ット線の間に電源線を配線することで、誤動作を防止す
る技術が開示されている。特開平２−９１８８４号公報
には、アクセスするメモリセルに接続されたビット線に
隣接するビット線をプリチャージ電圧に固定すること
で、誤動作を防止する技術が開示されている。
る。特開昭６１−２０６２５４号公報には、隣接するビ
ット線の間に電源線を配線することで、誤動作を防止す
る技術が開示されている。特開平２−９１８８４号公報
には、アクセスするメモリセルに接続されたビット線に
隣接するビット線をプリチャージ電圧に固定すること
で、誤動作を防止する技術が開示されている。
【００１６】特開２００２−３２９９４号公報には、ア
クセスするメモリセルに接続されたビット線に隣接する
ビット線を接地することで、誤動作を防止する技術が開
示されている。本発明の目的は、メモリセルに接続され
たビット線間のカップリングノイズを低減し、半導体メ
モリの誤動作を防止することにある。
クセスするメモリセルに接続されたビット線に隣接する
ビット線を接地することで、誤動作を防止する技術が開
示されている。本発明の目的は、メモリセルに接続され
たビット線間のカップリングノイズを低減し、半導体メ
モリの誤動作を防止することにある。
【００１７】
【課題を解決するための手段】請求項１の半導体メモリ
では、メモリセルアレイは、複数のメモリセルと、メモ
リセルに接続されたワード線と、メモリセルにそれぞれ
接続されたビット線と、ビット線にそれぞれ接続されワ
ード線の選択に対応してビット線上のデータを増幅する
複数のセンスアンプとを有している。メモリセルアレイ
は、複数のセンスアンプを含み、データの入出力単位で
ある複数のメモリ領域に区画されている。メモリ領域の
間には、少なくともメモリセルアレイの動作時に所定の
電圧に設定されるダミービット線を有するダミー領域が
形成されている。隣接するメモリ領域のビット線の間に
ダミービット線が配線されるため、ビット線の電圧変化
が他のメモリ領域のビット線に影響することが防止され
る。
では、メモリセルアレイは、複数のメモリセルと、メモ
リセルに接続されたワード線と、メモリセルにそれぞれ
接続されたビット線と、ビット線にそれぞれ接続されワ
ード線の選択に対応してビット線上のデータを増幅する
複数のセンスアンプとを有している。メモリセルアレイ
は、複数のセンスアンプを含み、データの入出力単位で
ある複数のメモリ領域に区画されている。メモリ領域の
間には、少なくともメモリセルアレイの動作時に所定の
電圧に設定されるダミービット線を有するダミー領域が
形成されている。隣接するメモリ領域のビット線の間に
ダミービット線が配線されるため、ビット線の電圧変化
が他のメモリ領域のビット線に影響することが防止され
る。
【００１８】例えば、書き込み動作において、書き込み
データは、選択された所定のメモリ領域のビット線に供
給される。また、メモリセルアレイ内の全てのセンスア
ンプは、ワード線の選択に対応して動作する。書き込み
動作に関係しないメモリ領域では、メモリセルからビッ
ト線上に読み出されたデータは、センスアンプにより増
幅され、メモリセルに再書き込みされる。このとき、ダ
ミービット線の介在により、書き込みデータのノイズが
再書き込みに使用されているビット線に伝達することが
防止される。この結果、書き込み動作時に再書き込みデ
ータが破壊することが防止される。
データは、選択された所定のメモリ領域のビット線に供
給される。また、メモリセルアレイ内の全てのセンスア
ンプは、ワード線の選択に対応して動作する。書き込み
動作に関係しないメモリ領域では、メモリセルからビッ
ト線上に読み出されたデータは、センスアンプにより増
幅され、メモリセルに再書き込みされる。このとき、ダ
ミービット線の介在により、書き込みデータのノイズが
再書き込みに使用されているビット線に伝達することが
防止される。この結果、書き込み動作時に再書き込みデ
ータが破壊することが防止される。
【００１９】本発明では、上述のように、データが書き
込まれるメモリ領域の動作は、データが再書き込みされ
るメモリ領域の動作に影響しない。このため、書き込み
動作時における書き込みデータのビット線への入力タイ
ミングは、再書き込み動作のタイミングを考慮しなくて
良い。具体的には、センスアンプが再書き込みデータを
増幅する前に書き込みデータをビット線に入力してもよ
い。この結果、書き込み動作時間を短縮できる。
込まれるメモリ領域の動作は、データが再書き込みされ
るメモリ領域の動作に影響しない。このため、書き込み
動作時における書き込みデータのビット線への入力タイ
ミングは、再書き込み動作のタイミングを考慮しなくて
良い。具体的には、センスアンプが再書き込みデータを
増幅する前に書き込みデータをビット線に入力してもよ
い。この結果、書き込み動作時間を短縮できる。
【００２０】請求項２の半導体メモリでは、ビット線に
それぞれ接続されたコラムスイッチは、メモリ領域毎に
オンし、ビット線をデータバスに接続する。すなわち、
コラムスイッチを制御することで、メモリセルに書き込
まれるデータまたはメモリセルから読み出されるデータ
を、メモリ領域毎に入力または出力できる。請求項３の
半導体メモリでは、書き込み動作時におけるコラムスイ
ッチのオンタイミングは、読み出し動作時におけるコラ
ムスイッチのオンタイミングより早く設定されている。
このため、上述したように、センスアンプが再書き込み
データを増幅する前に書き込みデータをビット線に入力
でき、書き込み動作時間を短縮できる。一般に、書き込
み動作は、データの反転期間が必要なため、その動作時
間は、読み出し動作時間より長い。本発明では、データ
の反転期間が不要になるため、書き込み動作時間を読み
出し動作時間とほぼ同じにできる。この結果、製品仕様
である動作サイクルを短縮できる。
それぞれ接続されたコラムスイッチは、メモリ領域毎に
オンし、ビット線をデータバスに接続する。すなわち、
コラムスイッチを制御することで、メモリセルに書き込
まれるデータまたはメモリセルから読み出されるデータ
を、メモリ領域毎に入力または出力できる。請求項３の
半導体メモリでは、書き込み動作時におけるコラムスイ
ッチのオンタイミングは、読み出し動作時におけるコラ
ムスイッチのオンタイミングより早く設定されている。
このため、上述したように、センスアンプが再書き込み
データを増幅する前に書き込みデータをビット線に入力
でき、書き込み動作時間を短縮できる。一般に、書き込
み動作は、データの反転期間が必要なため、その動作時
間は、読み出し動作時間より長い。本発明では、データ
の反転期間が不要になるため、書き込み動作時間を読み
出し動作時間とほぼ同じにできる。この結果、製品仕様
である動作サイクルを短縮できる。
【００２１】請求項４の半導体メモリでは、メモリ領域
は、メモリセルへの書き込みデータの入力単位で設定さ
れている。読み出し動作では、ビット線上のデータを強
制的に反転する必要がないため、ビット線の電圧変化に
よるノイズは小さい。このため、メモリ領域を書き込み
動作における書き込みデータの入力単位で区画すること
で、メモリセルアレイの誤動作を確実に防止できる。
は、メモリセルへの書き込みデータの入力単位で設定さ
れている。読み出し動作では、ビット線上のデータを強
制的に反転する必要がないため、ビット線の電圧変化に
よるノイズは小さい。このため、メモリ領域を書き込み
動作における書き込みデータの入力単位で区画すること
で、メモリセルアレイの誤動作を確実に防止できる。
【００２２】請求項５の半導体メモリでは、書き込みマ
スク機能により、複数ビットからなる書き込みデータの
一部は、メモリセルへの書き込みを禁止される。メモリ
領域は、書き込みデータのマスク単位で設定されてい
る。書き込みデータのマスク時、マスクされたビットに
対応するメモリセルには、データが再書き込みされる。
このため、メモリ領域を書き込みデータのマスク単位で
区画することで、書き込みマスク機能を有する半導体メ
モリにおいて、ダミー領域の数を最小限にして、メモリ
セルアレイの誤動作を防止できる。
スク機能により、複数ビットからなる書き込みデータの
一部は、メモリセルへの書き込みを禁止される。メモリ
領域は、書き込みデータのマスク単位で設定されてい
る。書き込みデータのマスク時、マスクされたビットに
対応するメモリセルには、データが再書き込みされる。
このため、メモリ領域を書き込みデータのマスク単位で
区画することで、書き込みマスク機能を有する半導体メ
モリにおいて、ダミー領域の数を最小限にして、メモリ
セルアレイの誤動作を防止できる。
【００２３】請求項６の半導体メモリでは、ダミー領域
には、隣接するセンスアンプの間にダミーセンスアンプ
が形成されている。隣接するセンスアンプ間の空き領域
（ダミー領域）にダミーセンスアンプを形成すること
で、ダミービット線に所定の電圧を確実に供給できる。
請求項７の半導体メモリでは、ダミービット線は、電源
線に接続されている。ダミービット線を所定の電圧に固
定できるため、ビット線のカップリングノイズによる誤
動作を確実に防止できる。
には、隣接するセンスアンプの間にダミーセンスアンプ
が形成されている。隣接するセンスアンプ間の空き領域
（ダミー領域）にダミーセンスアンプを形成すること
で、ダミービット線に所定の電圧を確実に供給できる。
請求項７の半導体メモリでは、ダミービット線は、電源
線に接続されている。ダミービット線を所定の電圧に固
定できるため、ビット線のカップリングノイズによる誤
動作を確実に防止できる。
【００２４】請求項８の半導体メモリでは、センスアン
プの配列方向に沿う信号線が、センスアンプの形成領域
に、複数の配線層を使用して配線されている。ダミー領
域には、隣接するメモリ領域におけるセンスアンプの間
に、信号線を互いに接続するコンタクトホールが形成さ
れている。ダミー領域は、センスアンプの配列方向に沿
って所定間隔で形成されている。このため、信号線の配
線抵抗を下げるための階層配線を容易に形成でき、信号
線に伝達される信号の伝搬遅延を短縮できる。すなわ
ち、アクセス時間を短縮できる。
プの配列方向に沿う信号線が、センスアンプの形成領域
に、複数の配線層を使用して配線されている。ダミー領
域には、隣接するメモリ領域におけるセンスアンプの間
に、信号線を互いに接続するコンタクトホールが形成さ
れている。ダミー領域は、センスアンプの配列方向に沿
って所定間隔で形成されている。このため、信号線の配
線抵抗を下げるための階層配線を容易に形成でき、信号
線に伝達される信号の伝搬遅延を短縮できる。すなわ
ち、アクセス時間を短縮できる。
【００２５】請求項９の半導体メモリでは、ダミー領域
には、隣接するメモリ領域におけるセンスアンプの間
に、センスアンプの配列方向に沿う信号線に伝達される
制御信号のバッファ回路が形成されている。このため、
制御信号の伝搬遅延を最小限にでき、メモリ動作の制御
を高速に実行できる。この結果、アクセス時間を短縮で
きる。
には、隣接するメモリ領域におけるセンスアンプの間
に、センスアンプの配列方向に沿う信号線に伝達される
制御信号のバッファ回路が形成されている。このため、
制御信号の伝搬遅延を最小限にでき、メモリ動作の制御
を高速に実行できる。この結果、アクセス時間を短縮で
きる。
【００２６】請求項１０の半導体メモリでは、ダミー領
域には、複数のデータバスを互いに接続するデータバス
スイッチが形成されている。ダミー領域は、メモリセル
アレイ内に所定間隔で形成されている。このため、従来
センスアンプ領域等に形成していたデータバススイッチ
を、専用の領域を使用して確実に配置できる。ダミー領
域の使用により、データバススイッチを形成するトラン
ジスタ等のレイアウトの制限が緩和されるため、データ
バススイッチの能力を向上できる。
域には、複数のデータバスを互いに接続するデータバス
スイッチが形成されている。ダミー領域は、メモリセル
アレイ内に所定間隔で形成されている。このため、従来
センスアンプ領域等に形成していたデータバススイッチ
を、専用の領域を使用して確実に配置できる。ダミー領
域の使用により、データバススイッチを形成するトラン
ジスタ等のレイアウトの制限が緩和されるため、データ
バススイッチの能力を向上できる。
【００２７】
【発明の実施の形態】以下、本発明の実施形態を図面を
用いて説明する。図１は、本発明の半導体メモリの第１
の実施形態を示している。この実施形態は、請求項１な
いし請求項４、請求項６、請求項８ないし請求項１０に
対応している。従来技術（図１０）で説明した要素と同
一のものについては、同一の符号を付し、これ等につい
ては、詳細な説明を省略する。この半導体メモリは、シ
リコン基板上にCMOSプロセスを使用してDRAMとして形成
されている。DRAMは、複数のメモリセルアレイALYを有
している。各メモリセルアレイALYは、１回の動作で４
ビットのデータを入力または出力する。
用いて説明する。図１は、本発明の半導体メモリの第１
の実施形態を示している。この実施形態は、請求項１な
いし請求項４、請求項６、請求項８ないし請求項１０に
対応している。従来技術（図１０）で説明した要素と同
一のものについては、同一の符号を付し、これ等につい
ては、詳細な説明を省略する。この半導体メモリは、シ
リコン基板上にCMOSプロセスを使用してDRAMとして形成
されている。DRAMは、複数のメモリセルアレイALYを有
している。各メモリセルアレイALYは、１回の動作で４
ビットのデータを入力または出力する。
【００２８】メモリセルアレイALYは、メモリセル部ME
M、メモリセル部MEMの両側（図の左右）に配置されたワ
ードデコーダWD、メモリセル部MEMの両側（図の上下）
に配置されたセンスアンプSA、およびメモリセル部MEM
の四隅に配置されたクロス領域CRSを有している。メモ
リセル部MEMには、複数のメモリセルMCがマトリックス
状に配置されている。
M、メモリセル部MEMの両側（図の左右）に配置されたワ
ードデコーダWD、メモリセル部MEMの両側（図の上下）
に配置されたセンスアンプSA、およびメモリセル部MEM
の四隅に配置されたクロス領域CRSを有している。メモ
リセル部MEMには、複数のメモリセルMCがマトリックス
状に配置されている。
【００２９】この実施形態では、メモリセルアレイALY
は、複数のメモリ領域MRに区画されている。各メモリ領
域MRは、４ビットのデータDQ0-3にそれぞれ対応する４
つのセンスアンプSA、４つのビット線対BL、/BLおよび
これ等ビット線対BL、/BLに接続されたメモリセルMCを
有している。すなわち、メモリ領域MRは、メモリセルア
レイALYの１回の書き込み動作または読み出し動作で入
力または出力される４ビットのデータ毎に区画されてい
る。
は、複数のメモリ領域MRに区画されている。各メモリ領
域MRは、４ビットのデータDQ0-3にそれぞれ対応する４
つのセンスアンプSA、４つのビット線対BL、/BLおよび
これ等ビット線対BL、/BLに接続されたメモリセルMCを
有している。すなわち、メモリ領域MRは、メモリセルア
レイALYの１回の書き込み動作または読み出し動作で入
力または出力される４ビットのデータ毎に区画されてい
る。
【００３０】隣接するメモリ領域MRの間には、ダミー領
域DRが形成されている。ダミー領域DRのうちビット線対
BL、/BLに隣接する領域には、ダミービット線対DBL、/D
BLが形成されている。ダミービット線対DBL、/DBLは、
ビット線対BL、/BLと同じ配線幅、配線ピッチで形成さ
れている、このため、ダミービット線DBL、/DBLを形成
することによりメモリ部MEM内の配線が不規則になるこ
とが防止される。この結果、メモリセル部MEMのレイア
ウト設計およびそのデータが複雑になることが防止され
る。
域DRが形成されている。ダミー領域DRのうちビット線対
BL、/BLに隣接する領域には、ダミービット線対DBL、/D
BLが形成されている。ダミービット線対DBL、/DBLは、
ビット線対BL、/BLと同じ配線幅、配線ピッチで形成さ
れている、このため、ダミービット線DBL、/DBLを形成
することによりメモリ部MEM内の配線が不規則になるこ
とが防止される。この結果、メモリセル部MEMのレイア
ウト設計およびそのデータが複雑になることが防止され
る。
【００３１】ダミー領域DRのうちセンスアンプSAに隣接
する領域には、ダミーセンスアンプDSAが形成されてい
る。ダミーセンスアンプDSAは、ダミービット線DBL、/D
BLにプリチャージ電圧を常時供給する。なお、ダミーセ
ンスアンプDSAは、書き込み動作時のみダミービット線D
BL、/DBLにプリチャージ電圧を供給してよい。図２は、
メモリセルアレイALYのビット構成を示している。ここ
で、メモリセルアレイALYは、図に太い実線で囲ったよ
うに、１つのメモリセル部MEMおよびその両側に配置さ
れたセンスアンプSAを含んでいる。図の上下方向の中央
に配置されているセンスアンプSAは、上下両側のメモリ
セル部MEMによって共有される。すなわち、この実施形
態は、シェアードセンスアンプ方式を採用している。
する領域には、ダミーセンスアンプDSAが形成されてい
る。ダミーセンスアンプDSAは、ダミービット線DBL、/D
BLにプリチャージ電圧を常時供給する。なお、ダミーセ
ンスアンプDSAは、書き込み動作時のみダミービット線D
BL、/DBLにプリチャージ電圧を供給してよい。図２は、
メモリセルアレイALYのビット構成を示している。ここ
で、メモリセルアレイALYは、図に太い実線で囲ったよ
うに、１つのメモリセル部MEMおよびその両側に配置さ
れたセンスアンプSAを含んでいる。図の上下方向の中央
に配置されているセンスアンプSAは、上下両側のメモリ
セル部MEMによって共有される。すなわち、この実施形
態は、シェアードセンスアンプ方式を採用している。
【００３２】DRAMは、１６個のメモリセル部MEMを有し
ている。図に網掛けで示したように、ロウアドレス（上
位アドレス）に応じてメモリセル部MEMのうち２つが選
択され動作する。そして、読み出し動作時に、動作した
２つのメモリセル部MEMからデータDQ0-3およびデータDQ
4-7がそれぞれ出力される。書き込み動作時に、動作し
た２つのメモリセル部MEMにデータDQ0-3およびデータDQ
4-7がそれぞれ入力される。
ている。図に網掛けで示したように、ロウアドレス（上
位アドレス）に応じてメモリセル部MEMのうち２つが選
択され動作する。そして、読み出し動作時に、動作した
２つのメモリセル部MEMからデータDQ0-3およびデータDQ
4-7がそれぞれ出力される。書き込み動作時に、動作し
た２つのメモリセル部MEMにデータDQ0-3およびデータDQ
4-7がそれぞれ入力される。
【００３３】図３は、図２において太い破線で囲った領
域の詳細を示している。センスアンプSAおよびダミーセ
ンスアンプDSAのレイアウト領域には、センスアンプS
A、DSAの配列方向に沿って、ローカルデータバスLDBお
よびビット線選択信号BTの信号線が配線されている。各
ビット線選択信号BTは、２つの配線層を使用して上下２
層に配線されている。図中の白い四角印は、上下２層で
形成されたビット線選択信号BTの信号線を互いに接続す
るコンタクトホールを示している。ビット線選択信号BT
の信号線を２層構造にすることで配線抵抗が下がり、セ
ンスアンプSAの動作時間を短縮できる。この結果、アク
セス時間を短縮できる。
域の詳細を示している。センスアンプSAおよびダミーセ
ンスアンプDSAのレイアウト領域には、センスアンプS
A、DSAの配列方向に沿って、ローカルデータバスLDBお
よびビット線選択信号BTの信号線が配線されている。各
ビット線選択信号BTは、２つの配線層を使用して上下２
層に配線されている。図中の白い四角印は、上下２層で
形成されたビット線選択信号BTの信号線を互いに接続す
るコンタクトホールを示している。ビット線選択信号BT
の信号線を２層構造にすることで配線抵抗が下がり、セ
ンスアンプSAの動作時間を短縮できる。この結果、アク
セス時間を短縮できる。
【００３４】ダミー領域DRの幾つかには、ビット線選択
信号BTを信号線に伝達するためのバッファ回路（図中の
三角印）が形成されている。ビット線選択信号BTの信号
線の途中にバッファ回路を挿入することで、ビット線選
択信号BTの伝搬遅延を最小限にできる。この結果、レイ
アウトに依存することなく、ビット線対BL、/BLとセン
スアンプSAとの接続を高速に制御できる。
信号BTを信号線に伝達するためのバッファ回路（図中の
三角印）が形成されている。ビット線選択信号BTの信号
線の途中にバッファ回路を挿入することで、ビット線選
択信号BTの伝搬遅延を最小限にできる。この結果、レイ
アウトに依存することなく、ビット線対BL、/BLとセン
スアンプSAとの接続を高速に制御できる。
【００３５】なお、上下２層の配線およびバッファ回路
の挿入は、ビット線選択信号BTの信号線だけでなく、セ
ンスアンプSAの動作を制御するラッチイネーブル信号LE
（後述する図４に示す）の信号線に適用することで、セ
ンスアンプSAを高速に動作でき、アクセス時間をさらに
短縮できる。ビット線選択信号BTは、センスアンプSAと
ビット線対BL、/BLとを接続するBTスイッチ（図中の二
重丸印）を制御する。ビット線選択信号BTにより、図の
上側のメモリセルアレイALYが動作するときに、図の下
側のメモリセルアレイALYのビット線対BL、/BLとセンス
アンプSAとの接続が解除される。
の挿入は、ビット線選択信号BTの信号線だけでなく、セ
ンスアンプSAの動作を制御するラッチイネーブル信号LE
（後述する図４に示す）の信号線に適用することで、セ
ンスアンプSAを高速に動作でき、アクセス時間をさらに
短縮できる。ビット線選択信号BTは、センスアンプSAと
ビット線対BL、/BLとを接続するBTスイッチ（図中の二
重丸印）を制御する。ビット線選択信号BTにより、図の
上側のメモリセルアレイALYが動作するときに、図の下
側のメモリセルアレイALYのビット線対BL、/BLとセンス
アンプSAとの接続が解除される。
【００３６】ビット線対BL、/BLは、BTスイッチおよび
図中に白丸で示したコラムスイッチを介してローカルデ
ータバスLDBに接続されている。コラムスイッチは、後
述するコラム選択信号CLが高レベルのときにオンする。
ローカルデータバスLDBは、ダミーセンスアンプDSA上で
上層の配線領域に形成されたグローバルデータバスGDB
に接続されている。図中の黒い四角は、ローカルデータ
バスLDBとグローバルデータバスGDBとを接続するデータ
バススイッチを示している。従来、センスアンプSAの形
成領域に無理に形成していたデータバススイッチをダミ
ー領域DRに形成することで、データバススイッチを形成
するトランジスタのレイアウトの制限が従来に比べ緩和
される。このため、例えば、大きなトランジスタを配置
することで、スイッチング速度を向上できる。
図中に白丸で示したコラムスイッチを介してローカルデ
ータバスLDBに接続されている。コラムスイッチは、後
述するコラム選択信号CLが高レベルのときにオンする。
ローカルデータバスLDBは、ダミーセンスアンプDSA上で
上層の配線領域に形成されたグローバルデータバスGDB
に接続されている。図中の黒い四角は、ローカルデータ
バスLDBとグローバルデータバスGDBとを接続するデータ
バススイッチを示している。従来、センスアンプSAの形
成領域に無理に形成していたデータバススイッチをダミ
ー領域DRに形成することで、データバススイッチを形成
するトランジスタのレイアウトの制限が従来に比べ緩和
される。このため、例えば、大きなトランジスタを配置
することで、スイッチング速度を向上できる。
【００３７】グローバルデータバスGDBは、データDQ0-3
の各ビット毎にダミー領域DR上を、ビット線BL、/BLに
沿って配線されている。ダミー領域DRを利用すること
で、グローバルデータバスGDBを、その配線幅を十分に
確保して配線できる。この結果、グローバルデータバス
線GDBの配線抵抗を下げることができる。図４は、上述
したDRAMの読み出し動作および書き込み動作を示してい
る。従来（図１１）と同じ動作については、詳細な説明
を省略する。
の各ビット毎にダミー領域DR上を、ビット線BL、/BLに
沿って配線されている。ダミー領域DRを利用すること
で、グローバルデータバスGDBを、その配線幅を十分に
確保して配線できる。この結果、グローバルデータバス
線GDBの配線抵抗を下げることができる。図４は、上述
したDRAMの読み出し動作および書き込み動作を示してい
る。従来（図１１）と同じ動作については、詳細な説明
を省略する。
【００３８】読み出し動作は、図１１と同一である。但
し、本発明では、ローカルデータバスLDBおよびグロー
バルデータバスGDBの配線抵抗を下げられる。また、ビ
ット線選択信号BTの伝搬遅延を最小限にできる。このた
め、読み出し動作サイクルは、従来より短縮される。書
き込み動作では、上述したように２つのメモリセルアレ
イALYの動作により４ビットのデータDQ0-3、DQ4-7がメ
モリセルMCに書き込まれる。例えば、コラムアドレスに
より選択された所定のメモリ領域MRのコラムスイッチが
オンし、図１に太線で示したビット線対BL、/BLに書き
込みデータが伝達される。すなわち、コラムスイッチ
は、メモリ領域MR毎にオンする。
し、本発明では、ローカルデータバスLDBおよびグロー
バルデータバスGDBの配線抵抗を下げられる。また、ビ
ット線選択信号BTの伝搬遅延を最小限にできる。このた
め、読み出し動作サイクルは、従来より短縮される。書
き込み動作では、上述したように２つのメモリセルアレ
イALYの動作により４ビットのデータDQ0-3、DQ4-7がメ
モリセルMCに書き込まれる。例えば、コラムアドレスに
より選択された所定のメモリ領域MRのコラムスイッチが
オンし、図１に太線で示したビット線対BL、/BLに書き
込みデータが伝達される。すなわち、コラムスイッチ
は、メモリ領域MR毎にオンする。
【００３９】書き込みデータが伝達されるビット線対B
L、/BL（以下、書き込みビット線対BL、/BLとも称す
る）と、他のビット線対BL、/BLとの間には、プリチャ
ージ電圧に設定されたダミービット線DBLが配線されて
いる。このため、書き込みビット線対BL、/BLと他のビ
ット線対BL、/BLとの間に生じるカップリングノイズを
抑えることができる。換言すれば、書き込み動作時に書
き込みビット線対BL、/BLに隣接するビット線対BL、/BL
上のデータ（再書き込み用データ）は、書き込みデータ
の影響を受けない。
L、/BL（以下、書き込みビット線対BL、/BLとも称す
る）と、他のビット線対BL、/BLとの間には、プリチャ
ージ電圧に設定されたダミービット線DBLが配線されて
いる。このため、書き込みビット線対BL、/BLと他のビ
ット線対BL、/BLとの間に生じるカップリングノイズを
抑えることができる。換言すれば、書き込み動作時に書
き込みビット線対BL、/BLに隣接するビット線対BL、/BL
上のデータ（再書き込み用データ）は、書き込みデータ
の影響を受けない。
【００４０】したがって、センスアンプSAによる増幅を
待たずに書き込みデータを書き込みビット線対BL、/BL
に供給しても、再書き込み用データはメモリセルMCに正
しく書き込まれる。具体的には、書き込み動作時に、コ
ラム選択信号CLは、読み出し動作時より早く生成され
る。この結果、図１１に示した反転時間TRはほとんど不
要になり、書き込み動作時間は、読み出し動作時間とほ
ぼ同じになる。すなわち、書き込み動作を実行するため
の動作サイクル時間は、短縮され、DRAMを搭載するシス
テムに対するデータ転送レートは向上する。
待たずに書き込みデータを書き込みビット線対BL、/BL
に供給しても、再書き込み用データはメモリセルMCに正
しく書き込まれる。具体的には、書き込み動作時に、コ
ラム選択信号CLは、読み出し動作時より早く生成され
る。この結果、図１１に示した反転時間TRはほとんど不
要になり、書き込み動作時間は、読み出し動作時間とほ
ぼ同じになる。すなわち、書き込み動作を実行するため
の動作サイクル時間は、短縮され、DRAMを搭載するシス
テムに対するデータ転送レートは向上する。
【００４１】以上、本実施形態では、メモリセルアレイ
ALYをデータの入出力単位である複数のメモリ領域MRに
区画し、メモリ領域MRの間にダミービット線DBL、/DBL
を配線した。このため、ビット線BL、/BLの電圧変化が
他のメモリ領域MRのビット線BL、/BLに影響することを
防止でき、ビット線BL、/BLのカップリングノイズによ
るメモリセルアレイALYの誤動作を防止できる。特に、
メモリ領域MRをメモリセルMCへの書き込みデータの入力
単位で設定したので、所定のメモリ領域MRの書き込みデ
ータが、他のメモリ領域MRの再書き込みデータに影響す
ることを防止できる。すなわち、書き込み動作時に再書
き込みデータが破壊することを防止できる。
ALYをデータの入出力単位である複数のメモリ領域MRに
区画し、メモリ領域MRの間にダミービット線DBL、/DBL
を配線した。このため、ビット線BL、/BLの電圧変化が
他のメモリ領域MRのビット線BL、/BLに影響することを
防止でき、ビット線BL、/BLのカップリングノイズによ
るメモリセルアレイALYの誤動作を防止できる。特に、
メモリ領域MRをメモリセルMCへの書き込みデータの入力
単位で設定したので、所定のメモリ領域MRの書き込みデ
ータが、他のメモリ領域MRの再書き込みデータに影響す
ることを防止できる。すなわち、書き込み動作時に再書
き込みデータが破壊することを防止できる。
【００４２】書き込み動作時における書き込みデータの
ビット線BL、/BLへの入力タイミングを、再書き込み動
作のタイミングを考慮せずに設定できるため、書き込み
動作時間を短縮できる。この結果、書き込み動作時間を
読み出し動作時間とほぼ同じにでき、製品仕様である動
作サイクルを短縮できる。ダミー領域DRに、階層構造を
有する信号線を互いに接続するコンタクトホールを形成
した。このため、信号線に伝達される信号の伝搬遅延を
短縮でき、アクセス時間を短縮できる。
ビット線BL、/BLへの入力タイミングを、再書き込み動
作のタイミングを考慮せずに設定できるため、書き込み
動作時間を短縮できる。この結果、書き込み動作時間を
読み出し動作時間とほぼ同じにでき、製品仕様である動
作サイクルを短縮できる。ダミー領域DRに、階層構造を
有する信号線を互いに接続するコンタクトホールを形成
した。このため、信号線に伝達される信号の伝搬遅延を
短縮でき、アクセス時間を短縮できる。
【００４３】ダミー領域DRに、制御信号のバッファ回路
を形成した。このため、制御信号の伝搬遅延を最小限に
でき、メモリ動作を高速に制御できる。ダミー領域DR
に、ローカルデータバスLDBをグローバルデータバスGDB
に接続するデータバススイッチを形成した。データバス
スイッチを、専用の領域に配置できるため、データバス
スイッチを形成するトランジスタ等のレイアウトの制限
を緩和でき、データバススイッチの能力を向上できる。
を形成した。このため、制御信号の伝搬遅延を最小限に
でき、メモリ動作を高速に制御できる。ダミー領域DR
に、ローカルデータバスLDBをグローバルデータバスGDB
に接続するデータバススイッチを形成した。データバス
スイッチを、専用の領域に配置できるため、データバス
スイッチを形成するトランジスタ等のレイアウトの制限
を緩和でき、データバススイッチの能力を向上できる。
【００４４】図５は、本発明の半導体メモリの第２の実
施形態を示している。この実施形態は、請求項１ないし
請求項４、請求項７ないし請求項１０に対応している。
従来技術および第１の実施形態で説明した要素と同一の
ものについては、同一の符号を付し、これ等について
は、詳細な説明を省略する。この実施形態では、半導体
メモリは、複数のメモリセルアレイALYを有するDRAMと
して形成されている。各メモリセルアレイALYは、１回
の動作で８ビットのデータDQ0-7を入力または出力す
る。
施形態を示している。この実施形態は、請求項１ないし
請求項４、請求項７ないし請求項１０に対応している。
従来技術および第１の実施形態で説明した要素と同一の
ものについては、同一の符号を付し、これ等について
は、詳細な説明を省略する。この実施形態では、半導体
メモリは、複数のメモリセルアレイALYを有するDRAMと
して形成されている。各メモリセルアレイALYは、１回
の動作で８ビットのデータDQ0-7を入力または出力す
る。
【００４５】メモリセルアレイALYは、第１の実施形態
と同様に、メモリ領域MRとダミー領域DRとを交互に形成
して構成されている。各メモリ領域MRは、データDQ0-7
にそれぞれ対応する８つのセンスアンプSA、８つのビッ
ト線対BL、/BLおよびこれ等ビット線対BL、/BLに接続さ
れたメモリセルMCを有している。すなわち、メモリ領域
MRは、メモリセルアレイALYの１回の書き込み動作また
は読み出し動作で入力または出力される８ビットのデー
タ毎に区画されている。
と同様に、メモリ領域MRとダミー領域DRとを交互に形成
して構成されている。各メモリ領域MRは、データDQ0-7
にそれぞれ対応する８つのセンスアンプSA、８つのビッ
ト線対BL、/BLおよびこれ等ビット線対BL、/BLに接続さ
れたメモリセルMCを有している。すなわち、メモリ領域
MRは、メモリセルアレイALYの１回の書き込み動作また
は読み出し動作で入力または出力される８ビットのデー
タ毎に区画されている。
【００４６】ダミー領域DRには、第１の実施形態と同じ
ダミービット線対DBL、/DBLを有している。ダミービッ
ト線対DBL、/DBLは、第１の実施形態におけるダミーセ
ンスアンプDSAが形成されている領域で、接地線（電源
線）と接続されている。すなわち、この実施形態では、
ダミーセンスアンプDSAは形成されていない。なお、ダ
ミービット線対DBL、/DBLは、プリチャージ電圧を供給
する電源線に接続されてもよい。その他の構成は、第１
の実施形態と同じである。
ダミービット線対DBL、/DBLを有している。ダミービッ
ト線対DBL、/DBLは、第１の実施形態におけるダミーセ
ンスアンプDSAが形成されている領域で、接地線（電源
線）と接続されている。すなわち、この実施形態では、
ダミーセンスアンプDSAは形成されていない。なお、ダ
ミービット線対DBL、/DBLは、プリチャージ電圧を供給
する電源線に接続されてもよい。その他の構成は、第１
の実施形態と同じである。
【００４７】図６は、メモリセルアレイALYのビット構
成を示している。DRAMは、１６個のメモリセル部MEMを
有している。図に網掛けで示したように、ロウアドレス
（上位アドレス）に応じてメモリセル部MEMのうち１つ
が選択され動作する。そして、読み出し動作時に、動作
した１つのメモリセル部MEMからデータDQ0-7が出力され
る。書き込み動作時に、動作した１つのメモリセル部ME
MにデータDQ0-7が入力される。読み出し動作および書き
込み動作のタイミングは、第１の実施形態（図４）と同
じである。
成を示している。DRAMは、１６個のメモリセル部MEMを
有している。図に網掛けで示したように、ロウアドレス
（上位アドレス）に応じてメモリセル部MEMのうち１つ
が選択され動作する。そして、読み出し動作時に、動作
した１つのメモリセル部MEMからデータDQ0-7が出力され
る。書き込み動作時に、動作した１つのメモリセル部ME
MにデータDQ0-7が入力される。読み出し動作および書き
込み動作のタイミングは、第１の実施形態（図４）と同
じである。
【００４８】この実施形態においても、上述した第１の
実施形態と同様の効果を得ることができる。さらに、こ
の実施形態では、本発明をメモリセル部MEM毎に８ビッ
トのデータが入出力されるDRAMに適用した。このため、
８つのビット線対BL、/BL毎にダミー領域DRを形成すれ
ばよい。この結果、ダミー領域DRの数を減らすことがで
き、チップサイズを低減できる。
実施形態と同様の効果を得ることができる。さらに、こ
の実施形態では、本発明をメモリセル部MEM毎に８ビッ
トのデータが入出力されるDRAMに適用した。このため、
８つのビット線対BL、/BL毎にダミー領域DRを形成すれ
ばよい。この結果、ダミー領域DRの数を減らすことがで
き、チップサイズを低減できる。
【００４９】また、ダミーセンスアンプDSAを形成して
いないため、ローカルデータバスLDBとグローバルデー
タバスGDBとを接続するデータバススイッチ、ビット線
選択信号BTのバッファ回路、および階層構造のローカル
データバスLDBを互いに接続するコンタクトホール等
を、さらに容易に形成できる。図７は、本発明の半導体
メモリの第３の実施形態を示している。この実施形態
は、請求項１ないし請求項６、請求項８ないし請求項１
０に対応している。従来技術および第１の実施形態で説
明した要素と同一のものについては、同一の符号を付
し、これ等については、詳細な説明を省略する。
いないため、ローカルデータバスLDBとグローバルデー
タバスGDBとを接続するデータバススイッチ、ビット線
選択信号BTのバッファ回路、および階層構造のローカル
データバスLDBを互いに接続するコンタクトホール等
を、さらに容易に形成できる。図７は、本発明の半導体
メモリの第３の実施形態を示している。この実施形態
は、請求項１ないし請求項６、請求項８ないし請求項１
０に対応している。従来技術および第１の実施形態で説
明した要素と同一のものについては、同一の符号を付
し、これ等については、詳細な説明を省略する。
【００５０】この実施形態では、半導体メモリは、複数
のメモリセルアレイALYを有するDRAMとして形成されて
いる。各メモリセルアレイALYは、通常１回の動作で８
ビットのデータDQ0-7を入力または出力する。また、こ
のDRAMは、書き込みデータの一部のビットをマスクする
機能を有している。マスク機能が有効なとき、下位の書
き込みデータDQ0-3または上位の書き込みデータDQ4-7が
マスクされる。書き込みデータのマスクは、通常オンす
べきコラムスイッチをオフ状態にすることで行われる。
オフ状態のコラムスイッチに対応するセンスアンプSA
は、データの再書き込み動作を行う。
のメモリセルアレイALYを有するDRAMとして形成されて
いる。各メモリセルアレイALYは、通常１回の動作で８
ビットのデータDQ0-7を入力または出力する。また、こ
のDRAMは、書き込みデータの一部のビットをマスクする
機能を有している。マスク機能が有効なとき、下位の書
き込みデータDQ0-3または上位の書き込みデータDQ4-7が
マスクされる。書き込みデータのマスクは、通常オンす
べきコラムスイッチをオフ状態にすることで行われる。
オフ状態のコラムスイッチに対応するセンスアンプSA
は、データの再書き込み動作を行う。
【００５１】メモリセルアレイALYは、第１の実施形態
と同様に、メモリ領域MRとダミー領域DRとを交互に形成
して構成されている。メモリ領域は、データDQ0-3また
はデータDQ4-7に対応して形成されている。すなわち、
各メモリ領域MRは、データDQ0-3またはデータDQ4-7にそ
れぞれ対応する４つのセンスアンプSA、４つのビット線
対BL、/BLおよびこれ等ビット線対BL、/BLに接続された
メモリセルMCを有している。その他の構成は、第１の実
施形態と同じである。
と同様に、メモリ領域MRとダミー領域DRとを交互に形成
して構成されている。メモリ領域は、データDQ0-3また
はデータDQ4-7に対応して形成されている。すなわち、
各メモリ領域MRは、データDQ0-3またはデータDQ4-7にそ
れぞれ対応する４つのセンスアンプSA、４つのビット線
対BL、/BLおよびこれ等ビット線対BL、/BLに接続された
メモリセルMCを有している。その他の構成は、第１の実
施形態と同じである。
【００５２】この実施形態では、ロウアドレス（上位ア
ドレス）に応じてメモリセル部MEMのうち１つが選択さ
れ動作する。そして、読み出し動作では、動作した１つ
のメモリセル部MEMからデータDQ0-7が出力される。通常
の書き込み動作では、動作した１つのメモリセル部MEM
にデータDQ0-7が入力される。読み出し動作および書き
込み動作のタイミングは、第１の実施形態（図４）と同
じである。
ドレス）に応じてメモリセル部MEMのうち１つが選択さ
れ動作する。そして、読み出し動作では、動作した１つ
のメモリセル部MEMからデータDQ0-7が出力される。通常
の書き込み動作では、動作した１つのメモリセル部MEM
にデータDQ0-7が入力される。読み出し動作および書き
込み動作のタイミングは、第１の実施形態（図４）と同
じである。
【００５３】下位の４ビットがマスクされる書き込み動
作では、上位の４ビットに対応するコラムスイッチのみ
がオンし、メモリセル部MEMに４ビットのデータDQ4-7が
入力される。このとき、本来下位の４ビットの書き込み
データを伝達するビット線対BL、/BLは、データの再書
き込み用に使用される。図７に示したように、データDQ
2に対応するビット線対BL、/BLと、データDQ5に対応す
るビット線対BL、/BL（書き込みビット線対BL、/BL）と
の間には、ダミービット線対DBL、/DBLが配線されてい
る。このため、書き込みビット線対BL、/BLと他のビッ
ト線対BL、/BLとの間に生じるカップリングノイズを抑
えることができる。この結果、マスク書き込み動作時に
おけるビット線間のカップリングノイズによる誤動作を
防止できる。
作では、上位の４ビットに対応するコラムスイッチのみ
がオンし、メモリセル部MEMに４ビットのデータDQ4-7が
入力される。このとき、本来下位の４ビットの書き込み
データを伝達するビット線対BL、/BLは、データの再書
き込み用に使用される。図７に示したように、データDQ
2に対応するビット線対BL、/BLと、データDQ5に対応す
るビット線対BL、/BL（書き込みビット線対BL、/BL）と
の間には、ダミービット線対DBL、/DBLが配線されてい
る。このため、書き込みビット線対BL、/BLと他のビッ
ト線対BL、/BLとの間に生じるカップリングノイズを抑
えることができる。この結果、マスク書き込み動作時に
おけるビット線間のカップリングノイズによる誤動作を
防止できる。
【００５４】この実施形態においても、上述した第１の
実施形態と同様の効果を得ることができる。さらに、こ
の実施形態では、データの書き込みマスク機能を有する
DRAMにおいて、メモリ領域MRを、書き込みデータのマス
ク単位で設定した。このため、ダミー領域DRの数を最小
限にして、メモリセルアレイALYの誤動作を防止でき
る。
実施形態と同様の効果を得ることができる。さらに、こ
の実施形態では、データの書き込みマスク機能を有する
DRAMにおいて、メモリ領域MRを、書き込みデータのマス
ク単位で設定した。このため、ダミー領域DRの数を最小
限にして、メモリセルアレイALYの誤動作を防止でき
る。
【００５５】図８および図９は、比較例を示している。
図８は、１回の読み出し動作または書き込み動作で、４
つのメモリセル部MEMが動作し、２ビットのデータDQ0-
1、DQ2-3、DQ4-5、DQ6-7が、各メモリセル部MEMに対し
て入出力される。この例では、ダミー領域DRは、２つの
ビット線対BL、/BL毎に形成する必要がある。
図８は、１回の読み出し動作または書き込み動作で、４
つのメモリセル部MEMが動作し、２ビットのデータDQ0-
1、DQ2-3、DQ4-5、DQ6-7が、各メモリセル部MEMに対し
て入出力される。この例では、ダミー領域DRは、２つの
ビット線対BL、/BL毎に形成する必要がある。
【００５６】図９は、１回の読み出し動作または書き込
み動作で、８つのメモリセル部MEMが動作し、１ビット
のデータDQ0、DQ1、DQ2、DQ3、DQ4、DQ5、DQ6、DQ7が、
各メモリセル部MEMに対して入出力される。この例で
は、ダミー領域DRは、１つのビット線対BL、/BL毎に形
成する必要がある。図８および図９に示した例では、ダ
ミー領域DRの数が多くなり、チップサイズは大きくな
る。特に、図９に示した例では、ダミービット線対DB
L、/DBLをビット線対BL、/BLと同じ数だけ形成しなくて
はならないため、現実的でない。また、１回に多くのメ
モリセル部MEMが動作するため、消費電力も大きくな
る。このように、本発明は、１つのメモリセル部MEMか
ら入出力されるデータのビット数が多いほど、顕著な効
果を得られる。
み動作で、８つのメモリセル部MEMが動作し、１ビット
のデータDQ0、DQ1、DQ2、DQ3、DQ4、DQ5、DQ6、DQ7が、
各メモリセル部MEMに対して入出力される。この例で
は、ダミー領域DRは、１つのビット線対BL、/BL毎に形
成する必要がある。図８および図９に示した例では、ダ
ミー領域DRの数が多くなり、チップサイズは大きくな
る。特に、図９に示した例では、ダミービット線対DB
L、/DBLをビット線対BL、/BLと同じ数だけ形成しなくて
はならないため、現実的でない。また、１回に多くのメ
モリセル部MEMが動作するため、消費電力も大きくな
る。このように、本発明は、１つのメモリセル部MEMか
ら入出力されるデータのビット数が多いほど、顕著な効
果を得られる。
【００５７】なお、上述した実施形態では、メモリ領域
MRの間に２本のダミービット線DBL、/DBLを配線した例
について述べた。本発明はかかる実施形態に限定される
ものではない。例えば、メモリ領域MRの間に１本のダミ
ービット線DBLを配線しても同様の効果を得ることがで
きる。このとき、ダミー領域DRを小さくできるため、メ
モリセルアレイALYのサイズは小さくなり、製造コスト
が低減される。
MRの間に２本のダミービット線DBL、/DBLを配線した例
について述べた。本発明はかかる実施形態に限定される
ものではない。例えば、メモリ領域MRの間に１本のダミ
ービット線DBLを配線しても同様の効果を得ることがで
きる。このとき、ダミー領域DRを小さくできるため、メ
モリセルアレイALYのサイズは小さくなり、製造コスト
が低減される。
【００５８】上述した実施形態では、ダミー領域DRにビ
ット線対BL、/BLとセンスアンプSAとを接続するBTスイ
ッチのビット線選択信号BTのバッファ回路を形成した例
について述べた。本発明はかかる実施形態に限定される
ものではない。例えば、ダミー領域DRにビット線対BL、
/BLをイコライズするためのスイッチの制御信号のバッ
ファ回路を形成してもよい。
ット線対BL、/BLとセンスアンプSAとを接続するBTスイ
ッチのビット線選択信号BTのバッファ回路を形成した例
について述べた。本発明はかかる実施形態に限定される
ものではない。例えば、ダミー領域DRにビット線対BL、
/BLをイコライズするためのスイッチの制御信号のバッ
ファ回路を形成してもよい。
【００５９】上述した実施形態では、本発明をDRAMに適
用した例について述べた。本発明はかかる実施形態に限
定されるものではない。例えば、本発明をFCRAM（Fast
Cycle RAM）に適用してもよい。あるいは、DRAMのメモ
リコアを内蔵したシステムLSIに適用してもよい。以
上、本発明について詳細に説明してきたが、上記の実施
形態およびその変形例は発明の一例に過ぎず、本発明は
これに限定されるものではない。本発明を逸脱しない範
囲で変形可能であることは明らかである。
用した例について述べた。本発明はかかる実施形態に限
定されるものではない。例えば、本発明をFCRAM（Fast
Cycle RAM）に適用してもよい。あるいは、DRAMのメモ
リコアを内蔵したシステムLSIに適用してもよい。以
上、本発明について詳細に説明してきたが、上記の実施
形態およびその変形例は発明の一例に過ぎず、本発明は
これに限定されるものではない。本発明を逸脱しない範
囲で変形可能であることは明らかである。
【００６０】
【発明の効果】請求項１の半導体メモリでは、ビット線
の電圧変化が他のメモリ領域のビット線に影響すること
を防止できる。例えば、書き込みデータのノイズが再書
き込みに使用されているビット線に伝達することが防止
される。この結果、書き込み動作時に再書き込みデータ
が破壊することを防止できる。また、書き込み動作時間
を短縮できる。請求項２の半導体メモリでは、コラムス
イッチを制御することで、メモリセルに書き込まれるデ
ータまたはメモリセルから読み出されるデータを、メモ
リ領域毎に入力または出力できる。
の電圧変化が他のメモリ領域のビット線に影響すること
を防止できる。例えば、書き込みデータのノイズが再書
き込みに使用されているビット線に伝達することが防止
される。この結果、書き込み動作時に再書き込みデータ
が破壊することを防止できる。また、書き込み動作時間
を短縮できる。請求項２の半導体メモリでは、コラムス
イッチを制御することで、メモリセルに書き込まれるデ
ータまたはメモリセルから読み出されるデータを、メモ
リ領域毎に入力または出力できる。
【００６１】請求項３の半導体メモリでは、書き込み動
作時間を読み出し動作時間とほぼ同じにできる。この結
果、製品仕様である動作サイクルを短縮できる。請求項
４の半導体メモリでは、メモリ領域を書き込み動作にお
ける書き込みデータの入力単位で区画することで、メモ
リセルアレイの誤動作を確実に防止できる。
作時間を読み出し動作時間とほぼ同じにできる。この結
果、製品仕様である動作サイクルを短縮できる。請求項
４の半導体メモリでは、メモリ領域を書き込み動作にお
ける書き込みデータの入力単位で区画することで、メモ
リセルアレイの誤動作を確実に防止できる。
【００６２】請求項５の半導体メモリでは、書き込みマ
スク機能を有する半導体メモリにおいて、ダミー領域の
数を最小限にして、隣接するセンスアンプ間のダミー領
域にダミーセンスアンプを形成することで、ダミービッ
ト線に所定の電圧を確実に供給できる。請求項７の半導
体メモリでは、ビット線のカップリングノイズによる誤
動作を確実に防止できる。
スク機能を有する半導体メモリにおいて、ダミー領域の
数を最小限にして、隣接するセンスアンプ間のダミー領
域にダミーセンスアンプを形成することで、ダミービッ
ト線に所定の電圧を確実に供給できる。請求項７の半導
体メモリでは、ビット線のカップリングノイズによる誤
動作を確実に防止できる。
【００６３】請求項８の半導体メモリでは、信号線の配
線抵抗を下げるための階層配線を容易に形成でき、信号
線に伝達される信号の伝搬遅延を短縮できる。すなわ
ち、アクセス時間を短縮できる。請求項９の半導体メモ
リでは、制御信号の伝搬遅延を最小限にでき、メモリ動
作を高速に制御できる。
線抵抗を下げるための階層配線を容易に形成でき、信号
線に伝達される信号の伝搬遅延を短縮できる。すなわ
ち、アクセス時間を短縮できる。請求項９の半導体メモ
リでは、制御信号の伝搬遅延を最小限にでき、メモリ動
作を高速に制御できる。
【００６４】請求項１０の半導体メモリでは、データバ
ススイッチを、専用の領域を使用して確実に配置できる
データバススイッチの能力を向上できる。
ススイッチを、専用の領域を使用して確実に配置できる
データバススイッチの能力を向上できる。
【図１】本発明の第１の実施形態を示すブロック図であ
る。
る。
【図２】図１のメモリセルアレイのビット構成を示すブ
ロック図である。
ロック図である。
【図３】図１の要部の詳細を示すブロック図である。
【図４】第１の実施形態におけるメモリセルアレイの動
作を示すタイミング図である。
作を示すタイミング図である。
【図５】本発明の第２の実施形態を示すブロック図であ
る。
る。
【図６】図５のメモリセルアレイのビット構成を示すブ
ロック図である。
ロック図である。
【図７】本発明の第３の実施形態を示すブロック図であ
る。
る。
【図８】メモリセルアレイの別のビット構成を示すブロ
ック図である。
ック図である。
【図９】メモリセルアレイの別のビット構成を示すブロ
ック図である。
ック図である。
【図１０】従来のメモリセルアレイを示すブロック図で
ある。
ある。
【図１１】従来のメモリセルアレイの動作を示すタイミ
ング図である。
ング図である。
ALY メモリセルアレイ
BL、/BL ビット線対
BT ビット線選択信号
CRS クロス領域
DBL、/DBL ダミービット線対
DR ダミー領域
DSA ダミーセンスアンプ
GDB グローバルデータバス
LDB ローカルデータバス
MC メモリセル
MEM メモリセル部
MR メモリ領域
SA センスアンプ
WD ワードデコーダ
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5M024 AA23 BB13 BB36 CC70 CC96
KK10 LL01 LL05 PP01 PP03
PP07 PP10
Claims (10)
- 【請求項１】 複数のメモリセルと、前記メモリセルに
接続されたワード線と、前記メモリセルにそれぞれ接続
されたビット線と、前記ビット線にそれぞれ接続され前
記ワード線の選択に対応して前記ビット線上のデータを
増幅する複数のセンスアンプとを有するメモリセルアレ
イを備え、 前記メモリセルアレイは、複数の前記センスアンプを含
み、データの入出力単位である複数のメモリ領域に区画
され、 前記メモリ領域の間には、少なくとも前記メモリセルア
レイの動作時に所定の電圧に設定されるダミービット線
を有するダミー領域が形成されていることを特徴とする
半導体メモリ。 - 【請求項２】 請求項１記載の半導体メモリにおいて、 データを伝達するデータバスと、 前記ビット線にそれぞれ接続され、前記ビット線を前記
データバスに接続するコラムスイッチとを備え、 前記コラムスイッチは、前記メモリ領域毎にオンするこ
とを特徴とする半導体メモリ。 - 【請求項３】 請求項２記載の半導体メモリにおいて、 書き込み動作時における前記コラムスイッチのオンタイ
ミングは、読み出し動作時における前記コラムスイッチ
のオンタイミングより早く設定されていることを特徴と
する半導体メモリ。 - 【請求項４】 請求項１記載の半導体メモリにおいて、 前記メモリ領域は、前記メモリセルへの書き込みデータ
の入力単位で設定されていることを特徴とする半導体メ
モリ。 - 【請求項５】 請求項４記載の半導体メモリにおいて、 複数ビットからなる書き込みデータの一部を前記メモリ
セルに書き込むことを禁止する書き込みマスク機能を備
え、 前記メモリ領域は、前記書き込みデータのマスク単位で
設定されていることを特徴とする半導体メモリ。 - 【請求項６】 請求項１記載の半導体メモリにおいて、 前記ダミー領域には、隣接する前記メモリ領域における
前記センスアンプの間に、前記ダミービット線に所定の
電圧を供給するダミーセンスアンプが形成されているこ
とを特徴とする半導体メモリ。 - 【請求項７】 請求項１記載の半導体メモリにおいて、 前記ダミービット線は、電源線に接続されていることを
特徴とする半導体メモリ。 - 【請求項８】 請求項１記載の半導体メモリにおいて、 前記センスアンプの形成領域には、前記センスアンプの
配列方向に沿う信号線が、複数の配線層を使用して配線
され、 前記ダミー領域には、隣接する前記メモリ領域における
前記センスアンプの間に、前記信号線を互いに接続する
コンタクトホールが形成されていることを特徴とする半
導体メモリ。 - 【請求項９】 請求項１記載の半導体メモリにおいて、 前記ダミー領域には、隣接する前記メモリ領域における
前記センスアンプの間に、前記センスアンプの配列方向
に沿う信号線に伝達される制御信号のバッファ回路が形
成されていることを特徴とする半導体メモリ。 - 【請求項１０】 請求項１記載の半導体メモリにおい
て、 前記ダミー領域には、複数のデータバスを互いに接続す
るデータバススイッチが形成されていることを特徴とす
る半導体メモリ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002145716A JP2003338176A (ja) | 2002-05-21 | 2002-05-21 | 半導体メモリ |
| US10/289,314 US6987698B2 (en) | 2002-05-21 | 2002-11-07 | Semiconductor memory having dummy regions in memory cell array |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002145716A JP2003338176A (ja) | 2002-05-21 | 2002-05-21 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003338176A true JP2003338176A (ja) | 2003-11-28 |
Family
ID=29545096
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002145716A Pending JP2003338176A (ja) | 2002-05-21 | 2002-05-21 | 半導体メモリ |
Country Status (2)
| Country | Link |
|---|---|
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| JP (1) | JP2003338176A (ja) |
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| JP5339691B2 (ja) * | 2007-05-29 | 2013-11-13 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP5539916B2 (ja) | 2011-03-04 | 2014-07-02 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US9576622B2 (en) | 2014-01-24 | 2017-02-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Reading data from a memory cell |
| US10140224B2 (en) | 2016-10-20 | 2018-11-27 | Qualcomm Incorporated | Noise immune data path scheme for multi-bank memory architecture |
| US10861787B1 (en) * | 2019-08-07 | 2020-12-08 | Micron Technology, Inc. | Memory device with bitline noise suppressing scheme |
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| JPH0291884A (ja) | 1988-09-28 | 1990-03-30 | Toshiba Corp | 半導体記憶装置 |
| JPH08273365A (ja) * | 1995-03-31 | 1996-10-18 | Nec Corp | 半導体記憶装置 |
| JP4748828B2 (ja) * | 1999-06-22 | 2011-08-17 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| JP2002032994A (ja) | 2000-07-13 | 2002-01-31 | Mitsubishi Electric Corp | 半導体記憶回路装置及びそのクロストーク干渉抑制方法 |
| US6490214B2 (en) * | 2000-12-26 | 2002-12-03 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| JP4629249B2 (ja) * | 2001-02-27 | 2011-02-09 | 富士通セミコンダクター株式会社 | 半導体記憶装置及びその情報読み出し方法 |
| US6535439B2 (en) * | 2001-05-08 | 2003-03-18 | Micron Technology, Inc. | Full stress open digit line memory device |
-
2002
- 2002-05-21 JP JP2002145716A patent/JP2003338176A/ja active Pending
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