KR100311328B1

KR100311328B1 - 메모리와 논리 회로를 혼재하고 내부 버스폭을 매우 크게 취한 반도체 집적 회로 장치

Info

Publication number: KR100311328B1
Application number: KR1019990006175A
Authority: KR
Inventors: 야마가따다다또; 하따께나까마꼬또; 도미시마시게끼; 야마자끼아끼라
Original assignee: 다니구찌 이찌로오, 기타오카 다카시; 미쓰비시덴키 가부시키가이샤
Priority date: 1998-04-30
Filing date: 1999-02-24
Publication date: 2001-11-02
Also published as: TW407370B; US6163493A; KR19990082709A; DE19903629B4; JP2000021170A; DE19903629A1

Abstract

DRAM(1) 내부에 외부 전원 전압(Ext. Vcc)을 받아서 내부 전원 전압(Vcc1)을 발생하는 내부 전원 회로(11) 및 외부 전원 전압(Ext. Vcc)을 받아서 내부 전원 전압(Vcc2)을 발생하는 내부 전원 회로(12)를 설치한다. 센스 앰프(25)는 내부 전원 전압(Vcc1)에 의해 동작하고, 기록 드라이버(23) 및 GI/O선 프리차지 회로(24)는 내부 전원 전압(Vcc2)에 의해 동작하며, 주변 회로(90)는 외부 전원 전압(Ext. Vcc)에 의해 동작한다. 그 결과, 기록 드라이버(23), GI/O선 프리차지 회로(24)의 동작에 의해 센스 앰프(25), 주변 회로(90)가 영향을 받는 일은 없다.

Description

메모리와 논리 회로를 혼재하고 내부 버스폭을 매우 크게 취한 반도체 집적 회로 장치{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE WITH LARGE INTERNAL BUS WIDTH, INCLUDING MEMORY AND LOGIC CIRCUIT}

본 발명은 반도체 집적 회로 장치에 관한 것으로, 더욱 자세하게는 내부 버스폭을 매우 크게 취한 임베디드 DRAM(다이내믹 랜덤 억세스 메모리)에 관한 것이다.

최근, 반도체 기억 장치의 미세화가 진행됨과 동시에, 1칩 상에 DRAM(다이내믹 랜덤 억세스 메모리)과 논리 회로를 혼재시킨 시스템 LSI의 연구, 개발이 활발하게 행해지도록 되어 왔다. 이러한 DRAM/논리 혼재 칩의 특징 중 하나로, DRAM 칩과 논리 칩을 보드 상에 실장하는 경우와 비교해서, DRAM과 논리 회로 간의 내부버스폭을 칩 상의 배선층을 이용함으로써 현격하게 널리 취할 수 있기 때문에, DRAM과 논리 회로 간의 데이타 전송 레이트를 현격하게 높일 수 있다는 점을 예를 들 수 있다. 여기서, 「내부 버스폭이 넓다」란, DRAM에서의 메모리 셀 어레이로부터 동시에 많은 데이타를 읽거나 쓰거나 할 수 있다는 것이며, 이것을 메모리 셀 어레이의 구성 상에서 보면, 메모리 셀 어레이 영역 내에 많은 글로벌 입출력선을 배선시켜, 이들을 동시에 활성화하여 한번에 많은 데이타를 글로벌 입출력선을 통하여 전송시키게 된다.

통상의 DRAM에서는, 내부 버스폭은 32 ∼ 64비트 정도이며, 이에 따라 글로벌 입출력선을 32 ∼ 64쌍 배선시킨 정도이다. 이에 대해서, DRAM/논리 혼재용 DRAM 코어에서는, 내부 버스폭은 128 ∼ 256비트 정도이며, 장래적으로는 1024 ∼ 2048비트 정도까지 확장시킬 수 있다고 알려져 있으며, 글로벌 입출력선도 그에 따른 갯수가 필요해진다.

글로벌 입출력선은 판독/기록 데이타의 전송 경로이며, 통상은 글로벌 입출력선마다 기록 드라이버, 글로벌 입출력선 프리차지 회로, 증폭 회로 등이 구비되어 있다.

통상의 DRAM과 같이 내부 버스폭이 작은 경우에는 이들의 회로에 의한 소비 전력은 작다. 이 때문에, 도 27에 도시한 바와 같이 기록 드라이버(23) 및 글로벌 입출력선 프리차지 회로(24)에는 센스 앰프(25)나 주변 회로(90) 등의 다른 회로와 공통인 내부 전원 회로(101)에 의해 내부 전원 전압 Vcc1이 공급되고 있다. 또, 최근의 DRAM에서는 소비 전력의 저감이나 신뢰성의 확보의 관점에서 칩 내에 내부전원 회로(VDC : Voltage Down Converter)를 설치하는 것이 일반적으로 되어 있다.

또한, 메모리(DRAM)/논리 혼재 LSI에서는 논리 영역의 트랜지스터가 충분한 동작 속도를 확보하기 위하여 트랜지스터의 게이트 산화막이 박막화되는 경향에 있다. 따라서, 게이트 어레이 구성 하에서, 동일 사이즈의 트랜지스터를 DRAM의 메모리 셀에 사용하기 위해서는 신뢰성 확보의 관점에서 메모리 셀 어레이의 전원 즉 센스 앰프 동작용 전원의 전압 레벨을 낮추는 것이 필요해진다.

메모리 셀 어레이 전원의 전압 레벨을 낯춤으로써, 메모리 셀 어레이에서의 소비 전류를 억제할 수 있고, 대용량을 취급하는 메모리에서는 소비 전력 저감의 효과도 크다.

한편, 메모리의 대용량화에 따라, 외부와의 사이에서 데이타의 교환을 효율적으로 행하기 위해서, 계층 I/O선(입출력선) 구성의 DRAM이나 멀티 비트용 DRAM의 기술이 개발되고 있다.

도 28은 계층 I/O선 구성의 DRAM(500)의 전체 구성을 나타내는 도면이다.

도 28을 참조하여, DRAM(500)은 16M 비트씩 분할된 4개의 메모리 매트(501)와 주변 회로(505)를 구비한다.

도 29는 메모리 매트(501)의 구성을 상세하게 나타내는 도면이다. 도 29를 참조하여, 메모리 매트(501)는 센스 앰프가 배치되는 센스 앰프대(帶)(504)와 워드선의 분로 영역(502)에 의해서 더욱 미세하게 서브 블럭(505)으로 분할된다. 각각의 서브 블럭(505)은 256개의 워드선 WL과 128개의 센스 앰프에 접속되는 메모리 셀 32K개를 포함한다. 즉, 16M 비트의 메모리 매트(501)는 센스 앰프대(504)와 워드선의 분로 영역(502)에 의해서 16분할되어 있다.

메모리 매트(501)에서의 열 선택선 CSL은 메모리 매트(501)의 끝에 설치된 열 디코더(510)에 의해서 선택된다. 열 선택선 CSL은 메모리 매트(501)에 포함되는 동일한 열 어드레스를 갖는 메모리 셀에 공통의 신호선으로서, 복수의 서브 블럭에 대해서 공통으로 열방향으로 연장하여 설치된다.

도 30은 DRAM(500)의 I/O선의 구조를 나타내기 위한 도면이다. 도 30을 참조하면, DRAM(500)은 서브 블럭(505) 2개마다 설치된 로컬 입출력선 쌍 LIO, /LIO를 구비한다. 열 선택선 CSL의 활성화에 따라서 선택된 메모리 셀의 데이타는 센스 앰프에서 증폭된 후 LIO, /LIO로 전달된다. LIO, /LIO는 전송 게이트(520)에 의해서 글로벌 입출력선 쌍 GIO, /GIO와 접속된다. GIO, /GIO는 메인 증폭기, 기록 드라이버(530)를 통해서 외부와의 사이에서 데이타의 판독 혹은 기록을 행한다.

도 31은 전송 게이트(520)의 구성을 상세하게 나타내는 도면이다. 도 31을 참조하여, 전송 게이트(520)는 LIO, /LIO와 GIO, /GIO를 접속하고, 게이트에 서브 블럭 선택 신호 BS를 받는 트랜지스터(521, 522)를 구비한다. 트랜지스터(521, 522)는 뱅크 선택 신호 BS의 활성화에 따라서 도통하여 LIO, /LIO와 GIO, /GIO 간에 데이타의 전달이 행해진다.

이와 같이, I/O선을 로컬 입출력선 및 메인 입출력선에 따른 계층 구조로서 메모리 매트(501)를 서브 블럭(505)의 그룹마다 독립하여 동작시킴으로써 외부와의 데이타의 교환을 보다 효율적으로 행할 수 있다.

다음에, 멀티 비트용 DRAM의 구성에 대해서 설명한다.

도 32는 멀티 비트용 DRAM(600)의 구성을 나타내기 위한 개략도이다.

도 32를 참조하면, DRAM(600)은 복수의 서브 블럭(505)으로 분할된 메모리 매트(501)를 구비한다. 또한, DRAM(600)은 메모리 매트(501)에 인접하여 열 디코더(510), 워드선 드라이버(550) 및 메인 증폭기 블럭(560)을 구비한다. 메인 증폭기(560)에는 복수의 메인 증폭기가 포함되어 있다.

DRAM(600)에서는 열 디코더(510)는 메모리 매트(501)의 끝에 배치된 행 디코더(550)의 가로로 설치된다. 열 선택선 CSL은 열 디코더(510)에 의해서 선택되며, 서브 블럭과 서브 블럭 간에 설치된 센스 앰프대(504) 상을 워드선 WL과 평행한 방향으로 연장하여 설치된다. 메인 입출력선 쌍 MIO, /MIO는 열방향으로 인접하는 서브 블럭(505)에 공통인 신호선으로서 설치되며, 메모리 매트(501)의 끝에서 메인 증폭기대(帶)(560)에 포함되는 메인 증폭기와 각각 접속된다. 메인 증폭기를 통해 MIO, /MIO는 외부와의 사이에서 데이타의 판독 혹은 기록 동작을 행한다.

도 33은 DRAM(600)의 구성을 상세하게 나타내기 위한 개략도이다.

도 33을 참조하여, 서브 블럭(505)에서는 일례로서 메인 입출력선 쌍은 128개의 입출력선 쌍 MIO1, /MIO1 ∼ MIO128, /MIO128을 포함한다. 이 구성 하에서는 MIO1, /MIO1 ∼ MIO128, /MIO128 각각은 서브 블럭(505)에 포함되는 비트선 쌍 BL, /BL 4개마다 설치된다. 비트선 쌍 BL, /BL의 각각은 센스 앰프대(504)에 포함되는 센스 앰프 SA1 ∼ SA512와 각각 접속된다. 센스 앰프 SA1 ∼ SA512는 비트선 쌍 BL, /BL에서 전달된 메모리 셀에 축적된 데이타를 증폭하고 전달 게이트쌍 N1 ∼ N512를 통해서 메인 입출력선 쌍 MIO1, /MIO1 ∼ MIO128, /MIO128과 접속된다. 전달 게이트 N1 ∼ N512는 게이트에 열 선택선 CSL을 받아 센스 앰프와 메인-I/O선쌍을 접속하는 N형 트랜지스터를 포함한다.

열 선택선 CSL의 활성에 따라서 동시에 128쌍의 전달 게이트가 도통하고 MIO1, /MIO1 ∼ MIO128, /MIO128에 의해서, 한번의 열선택 동작에 따라 128비트의 데이타의 교환을 외부와의 사이에 행할 수 있다.

이와 같이, 멀티 비트 DRAM(600)에서는 한번의 열선택 동작당 처리 데이타수를 종래보다 많이 설계할 수 있다.

DRAM/논리 혼재용 DRAM 코어의 경우와 같이 글로벌 입출력선의 갯수가 많을 때에는 특히 기록 드라이버(23)나 글로벌 입출력선 프리차지 회로(24)에서 소비되는 전력이 커지게 된다. 이것은 기록 드라이버(23)에서는 글로벌 입출력선의 충방전에 따르는 전력 소비가 있으며, 글로벌 입출력선 프리차지 회로(24)에서는 글로벌 입출력선의 프리차지 동작에 따르는 전력 소비가 있기 때문이다. 따라서, 도 16, 도 17에 도시한 바와 같이 기록 드라이버(23) 및 글로벌 입출력선 프리차지 회로(24)에 대해서 센스 앰프(25)나 주변 회로(90) 등의 다른 회로와 공통인 내부 전원 회로를 사용한 경우에는 기록 드라이버(23)나 글로벌 입출력선 프리차지 회로(24)의 동작 시에 그 큰 소비 전류에 의해서 내부 전원 전압이 저하하거나 바운스를 야기하며, 이에 따라 다른 회로가 오동작하는 원인이 된다.

한편, 먼저 설명한 바와 같이 특히 혼재 DRAM 있어서는 메모리 셀 어레이의 전원의 전압 레벨을 낯추는 것이 필요해진다. 이 상태하에서, 특히 외부로부터 전달된 데이타의 기록을 행하는 기록 드라이버 전원의 전압 레벨을 종래와 마찬가지로 논리 회로 등의 주변 회로를 구동하는 전원 전압과 동일한 레벨로 함으로써 새로운 문제점이 생기게 된다.

즉, 기록 드라이버의 전원 전압 레벨은 I/O선의 진폭 레벨에 상당하기 때문에 I/O선의 진폭 레벨이 큼에 따라, 데이타의 기록 및 판독 동작에 앞서서 행해지는 I/O선의 이퀄라이즈 동작의 소요 시간이 길어진다.

특히, 데이타 기록 동작 후의 데이타 판독 동작에 대해서는 이 이퀄라이즈 동작의 소요 시간에 따라 동작 속도가 율속(rate-determined)되기 때문에 특히 문제가 크며, 결과적으로 DRAM의 고속 동작화가 곤란해진다.

또한, 혼재 DRAM에서는 먼저 설명한 바와 같이 데이타 버스폭이 널리 취해지기 때문에, 한번에 취급되는 데이타수 즉 활성화되는 I/O선의 수가 현저하게 증대한다. 이 때문에, I/O선의 진폭 레벨은 DRAM 전체의 소비 전력에 큰 영향을 미치게 된다.

또한, 메모리 셀 어레이 전원의 전압 레벨의 저감에 따라 DRAM에 계층 I/O선 방식을 채용한 경우에 이용되는 전송 게이트를 도 31에 도시한 바와 같이 N형 트랜지스터만으로 구성하는 것이 곤란해진다. 이것은 센스 앰프 전원의 전압 레벨의 저하에 따라 데이타의 'H' 레벨에 대응하는 전압 레벨도 낮아지기 때문에, 'H' 레벨 데이타를 기록할 때 N형 트랜지스터만으로 구성된 전송 게이트에서는 N형 트랜지스터의 임계치 전압 하강의 영향에 의해서 충분한 전압 레벨이 얻어지지 않기 때문이다.

본 발명의 목적은 기록 드라이버나 글로벌 입출력선 프리차지 회로의 동작에 따라 센스 앰프나 주변 회로 등 다른 회로가 영향을 받는 일 없는 반도체 집적 회로 장치를 제공하는 데에 있다.

본 발명의 다른 목적은 상기한 바와 같이 메모리 셀 어레이 전원 즉 센스 앰프 전원의 전압 레벨을 내림에 따라서 발생하는 모든 문제에 대처할 수 있는 워드 드라이버 및 전송 게이트를 갖는 반도체 집적 회로 장치를 제공하는 데에 있다.

본 발명의 한 구성에 따르면, 반도체 집적 회로 장치는 메모리 셀 어레이와, 제1 내부 전원 회로와, 센스 앰프와, 제2 내부 전원 회로와, 기록 드라이버를 구비한다. 메모리 셀 어레이는 행 및 열로 배치된 복수의 메모리 셀을 갖는다. 제1 내부 전원 회로는 외부 전원 전압을 받아 외부 전원 전압보다도 낮은 제1 내부 전원 전압을 발생한다. 센스 앰프는 제1 내부 전원 전압을 받아 동작하고 메모리 셀 어레이 중의 메모리 셀로부터 판독된 데이타 신호를 증폭한다. 제2 내부 전원 회로는 외부 전원 전압을 받아 외부 전원 전압보다도 낮은 제2 내부 전원 전압을 발생한다. 기록 드라이버는 제2 내부 전원 전압을 받아 동작하고, 메모리 셀 어레이 중의 메모리 셀에 데이타 신호를 기록한다.

상기 반도체 집적 회로 장치에서는 제1 내부 전원 회로로부터의 제1 내부 전원 전압을 받아 센스 앰프가 동작하고, 제2 내부 전원 회로로부터의 제2 내부 전원 전압을 받아 기록 드라이버가 동작한다. 따라서, 드라이버의 소비 전류에 의해 야기되는 전원선 노이즈의 영향을 센스 앰프가 받는 일은 없다.

바람직하게는, 상기 반도체 집적 회로 장치는 제3 내부 전원 회로와, 어드레스 버퍼와, 행 디코더와, 열 디코더를 더 구비한다. 제3 내부 전원 회로는 외부 전원 전압을 받아 외부 전원 전압보다도 낮은 제3 내부 전원 전압을 발생한다. 어드레스 버퍼는 제3 내부 전원 전압을 받아 동작하고, 외부 어드레스 신호에 응답하여 행 어드레스 신호 및 열 어드레스 신호를 발생한다. 행 디코더는 어드레스 버퍼로부터의 행 어드레스 신호에 응답하여 메모리 셀 어레이의 행을 선택한다. 열 디코더는 어드레스 버퍼로부터의 열 어드레스 신호에 응답하여 메모리 셀 어레이의 열을 선택한다.

상기 반도체 집적 회로 장치에서는 제1 내부 전원 회로로부터의 제1 내부 전원 전압을 받아 센스 앰프가 동작하고, 제2 내부 전원 회로로부터의 제2 내부 전원 전압을 받아 기록 드라이버가 동작하고, 제3 내부 전원 회로로부터의 제3 내부 전원 전압을 받아 어드레스 버퍼가 동작한다. 따라서, 기록 드라이버의 소비 전류에 의해 야기되는 전원선 노이즈의 영향을 어드레스 버퍼가 받는 일은 없다. 또한, 어드레스 버퍼의 동작 속도를 향상시키기 위해 제3 내부 전원 전압을 제1 및 제2 내부 전원 전압과 다른 값으로 할 수 있다.

바람직하게는, 상기 반도체 집적 회로 장치는 행에 배치된 복수의 워드선과, 열에 배치된 복수의 비트선 쌍과, 로컬 입출력선 쌍과, 복수의 열선택 게이트와, 글로벌 입출력선 쌍과, 전송 게이트와, 프리차지 회로를 더 구비한다. 복수의 열선택 게이트는 복수의 비트선 쌍에 대응하여 설치되며, 각각이 대응하는 비트선 쌍과 로컬 입출력선 쌍 간에 접속된다. 전송 게이트는 로컬 입출력선 쌍과 글로벌 입출력선 쌍 간에 접속된다. 프리차지 회로는 제2 내부 전원 전압을 받아 동작하고, 글로벌 입출력선 쌍을 프리차지한다.

상기 반도체 집적 회로 장치에서는 제1 내부 전원 회로로부터의 제1 내부 전원 전압을 받아 센스 앰프가 동작하고, 제2 내부 전원 회로로부터의 제2 내부 전원 전압을 받아 기록 드라이버 및 프리차지 회로가 동작한다. 따라서, 프리차지 회로의 소비 전류에 의해 야기되는 전원선 노이즈의 영향을 센스 앰프가 받는 일은 없다.

바람직하게는, 상기 반도체 집적 회로 장치는 행에 배치된 복수의 워드선과, 열에 배치된 복수의 비트선 쌍과, 입출력선 쌍과, 복수의 열선택 게이트와, 프리차지 회로를 더 구비한다. 복수의 열선택 게이트는 복수의 비트선 쌍에 대응하여 설치되며, 각각이 대응하는 비트선 쌍과 입출력선 쌍 간에 접속된다. 프리차지 회로는 제2 내부 전원 전압을 받아 동작하여 입출력선 쌍을 프리차지한다.

상기 반도체 집적 회로 장치에서는 제1 내부 전원 회로로부터의 제1 내부 전원 전압을 받아 센스 앰프가 동작하고, 제2 내부 전원 회로로부터의 제2 내부 전원 전압을 받아 기록 드라이버 및 프리차지 회로가 동작하고, 제3 내부 전원 회로로부터의 제3 내부 전원 전압을 받아 어드레스 버퍼가 동작한다. 따라서, 기록 드라이버 및 프리차지 회로의 소비 전류에 의해 야기되는 전원선 노이즈의 영향을 어드레스 버퍼가 받는 일은 없다. 또한, 어드레스 버퍼의 동작 속도를 향상시키기 위해 제3 내부 전원 전압을 제1 및 제2 내부 전원 전압과 다른 값으로 할 수 있다.

바람직하게는, 상기 반도체 집적 회로 장치는 또한 어드레스 버퍼와, 행 디코더와, 열 디코더를 구비한다. 어드레스 버퍼는 외부 전원 전압에 의해 동작하고 외부 어드레스 신호에 응답하여 행 어드레스 신호 및 열 어드레스 신호를 발생한다. 행 디코더는 어드레스 버퍼로부터의 행 어드레스 신호에 응답하여 메모리 셀 어레이의 행을 선택한다. 열 디코더는 어드레스 버퍼로부터의 열 어드레스 신호에 응답하여 메모리 셀 어레이의 열을 선택한다.

상기 반도체 집적 회로 장치에서는 제1 내부 전원 회로로부터의 제1 내부 전원 전압을 받아 센스 앰프가 동작하고, 제2 내부 전원 회로로부터의 제2 내부 전원 전압을 받아 기록 드라이버 및 프리차지 회로가 동작하고, 외부 전원 전압을 받아어드레스 버퍼가 동작한다. 따라서, 기록 드라이버 및 프리차지 회로의 소비 전류에 의해 야기되는 전원선 노이즈의 영향을 어드레스 버퍼가 받는 일은 없다.

본 발명의 다른 한 구성에 따르면, 반도체 집적 회로 장치는 메모리 셀 어레이와, 제1 및 제2 패드와, 센스 앰프와, 기록 드라이버를 구비한다. 메모리 셀 어레이는 행 및 열로 배치된 복수의 메모리 셀을 갖는다. 센스 앰프는 제1 패드에 접속되며, 제1 패드로부터의 전압을 받아 동작하고, 메모리 셀 어레이 중 메모리 셀로부터 판독된 데이타 신호를 증폭한다. 기록 드라이버는 제2 패드에 접속되며, 제2 패드로부터의 전압을 받아 동작하고, 메모리 셀 어레이 중 메모리 셀에 데이타 신호를 기록한다.

상기 반도체 집적 회로 장치에서는 제1 패드로부터의 전압을 받아 센스 앰프가 동작하고, 제2 패드로부터의 전압을 받아 기록 드라이버가 동작한다. 따라서, 기록 드라이버의 소비 전류에 의해 야기되는 전원선 노이즈의 영향을 어드레스 버퍼가 받는 일은 없다.

바람직하게는, 상기 반도체 집적 회로 장치는 또한 제3 패드와, 어드레스 버퍼와, 행 디코더와, 열 디코더를 구비한다. 어드레스 버퍼는 제3 패드로부터의 전압을 받아 동작하고, 외부 어드레스 신호에 응답하여 행 어드레스 신호 및 열 어드레스 신호를 발생한다. 행 디코더는 어드레스 버퍼로부터의 행 어드레스 신호에 응답하여 메모리 셀 어레이의 행을 선택한다. 열 디코더는 어드레스 버퍼로부터의 열 어드레스 신호에 응답하여 메모리 셀 어레이의 열을 선택한다.

상기 반도체 집적 회로 장치에서는 제1 패드로부터의 전압을 받아 센스 앰프가 동작하고, 제2 패드로부터의 전압을 받아 기록 드라이버가 동작하고, 제3 패드로부터의 전압을 받아 어드레스 버퍼가 동작한다. 따라서, 기록 드라이버의 소비 전류에 의해 야기되는 전원선 노이즈의 영향을 어드레스 버퍼가 받는 일은 없다.

바람직하게는, 상기 반도체 집적 회로 장치는 또한 행에 배치된 복수의 워드선과, 열에 배치된 복수의 비트선 쌍과, 로컬 입출력선 쌍과, 복수의 열선택 게이트와, 글로벌 입출력선 쌍과, 전송 게이트와, 프리차지 회로를 구비한다. 복수의 열선택 게이트는 복수의 비트선 쌍에 대응하여 설치되며, 각각이 대응하는 비트선 쌍과 로컬 입출력선 쌍 간에 접속된다. 전송 게이트는 로컬 입출력선 쌍과 글로벌 입출력선 쌍 간에 접속된다. 프리차지 회로는 제2 패드로부터의 전압을 받아 동작하고 글로벌 입출력선 쌍을 프리차지한다.

상기 반도체 집적 회로 장치에서는 제1 패드로부터의 전압을 받아 센스 앰프가 동작하고, 제2 패드로부터의 전압을 받아 기록 드라이버 및 프리차지 회로가 동작한다. 따라서, 프리차지 회로의 소비 전류에 의해 야기되는 전원선 노이즈의 영향을 센스 앰프가 받는 일은 없다.

바람직하게는 상기 반도체 기억 장치는 더욱 행에 배치된 복수의 워드선과, 열에 배치된 복수의 비트선 쌍과, 입출력선 쌍과, 복수의 열선택 게이트와, 프리차지 회로를 구비한다. 복수의 열선택 게이트는 복수의 비트선 쌍에 대응하여 설치되며 각각이 대응하는 비트선 쌍과 입출력선 쌍 간에 접속된다. 프리차지 회로는 제2 패드로부터의 전압을 받아 동작하고 입출력선 쌍을 프리차지한다.

바람직하게는 상기 반도체 집적 회로 장치는 또한 제3 패드와, 어드레스 버퍼와, 행 디코더와, 열 디코더를 구비한다. 어드레스 버퍼는 제3 패드로부터의 전압을 받아 동작하고, 외부 어드레스 신호에 응답하여 행 어드레스 신호 및 열 어드레스 신호를 발생한다. 행 디코더는 어드레스 버퍼로부터의 행 어드레스 신호에 응답하여 메모리 셀 어레이의 행을 선택한다. 열 디코더는 어드레스 버퍼로부터의 열 어드레스 신호에 응답하여 메모리 셀 어레이의 열을 선택한다.

상기 반도체 집적 회로 장치에서는 제1 패드로부터의 전압을 받아 센스 앰프가 동작하고, 제2 패드로부터의 전압을 받아 기록 드라이버 및 프리차지 회로가 동작하고, 제3 패드로부터의 전압을 받아 어드레스 버퍼가 동작한다. 따라서, 기록 드라이버 및 프리차지 회로의 소비 전류에 의해 야기되는 전원선 노이즈의 영향을 어드레스 버퍼가 받는 일은 없다.

본 발명의 또다른 한 구성에 따르면, 반도체 집적 회로 장치는 메모리 셀 어레이와, 제1 내부 전원 회로와, 센스 앰프와, 기록 드라이버를 구비한다.

메모리 셀 어레이는 행 및 열로 배치된 복수의 메모리 셀을 갖는다. 제1 내부 전원 회로는 외부 전원 전압을 받아서 외부 전원 전압보다도 낮은 제1 내부 전원 전압을 발생한다. 센스 앰프는 제1 내부 전원 전압을 받아 동작하여 메모리 셀 어레이 중 메모리 셀로부터 판독된 데이타 신호를 증폭한다. 기록 드라이버는 제1내부 전원 전압을 받아 동작하여 메모리 셀 어레이 중 메모리 셀에 데이타 신호를 기록한다.

상기 반도체 집적 회로 장치에서는 센스 앰프의 전원 전압인 제1 내부 전원 전압을 받아서 기록 드라이버가 동작한다. 따라서, 데이타 신호의 진폭을 저감할 수 있으며 소비 전력의 저감 및 이퀼라이즈 소요 시간의 단축에 의한 고속 동작화를 꾀할 수 있다.

본 발명의 또다른 한 구성에 따르면, 반도체 집적 회로 장치는 메모리 셀 어레이와, 제1 내부 전원 회로와, 제2 내부 전원 회로와, 센스 앰프와, 기록 드라이버와, 전압 평형 수단을 구비한다.

메모리 셀 어레이는 행 및 열로 배치된 복수의 메모리 셀을 갖는다. 제1 내부 전원 회로는 외부 전원 전압을 받아서 외부 전원 전압보다도 낮은 제1 내부 전원 전압을 발생한다. 제2 내부 전원 전압은 외부 전원 전압을 받아 외부 전원 전압보다도 낮은 제2 내부 전원 전압을 발생한다. 센스 앰프는 제1 내부 전원 회로보다 제1 내부 전원 전압을 받아서 동작하여 메모리 셀 어레이 중 메모리 셀로부터 판독된 데이타 신호를 증폭한다. 기록 드라이버는 제2 내부 전원 회로보다 제2 내부 전원 전압을 받아서 동작 메모리 셀 어레이 중 메모리 셀에 데이타 신호를 기록한다. 전압 평형 회로는 제2 내부 전원 전압을 제1 내부 전원 전압을 동일 레벨로 한다.

바람직하게는, 상기 반도체 집적 회로 장치에서 전압 평형 회로는 전원 배선을 포함한다. 전원 배선은 제1 내부 전원 회로의 출력 노드와 제2 내부 전원 회로의 출력 노드를 접속한다.

상기 반도체 집적 회로 장치에서는 동일 레벨의 전원 전압을 발생하는 제1 및 제2 내부 전원 회로에 따라서 기록 드라이버 및 센스 앰프에 전원 전압을 공급한다. 따라서, 전원 전압의 변동을 저감할 수 있다.

바람직하게는, 상기 반도체 집적 회로 장치에서 전압 평형 회로는 기준 전압 생성 회로와 신호 배선을 포함한다.

기준 전압 생성 회로는 제1 내부 전원 전압에 대응하는 기준 전압 신호를 생성한다. 신호 배선은 기준 전압 신호를 제1 및 제2 내부 전원 회로로 전달한다.

상기 반도체 집적 회로 장치에서는 기록 드라이버는 제1 내부 전원 회로로부터 독립한 제2 내부 전원 회로에 따라서 센스 앰프의 전원 전압과 동일 레벨의 전원 전압이 공급된다. 따라서, 전원 전압의 변동을 더 저감할 수 있다.

더욱 바람직하게는, 상기 반도체 집적 회로 장치는 복수의 워드선과, 복수의 비트선 쌍과, 로컬 입출력선 쌍과, 복수의 열 선택 게이트와, 글로벌 입출력선 쌍과, 전송 게이트를 구비한다. 복수의 워드선은 행으로 배치된다. 복수의 비트선 쌍은 열로 배치된다. 열선택 게이트는 복수의 비트선 쌍에 대응하여 설치되며 각각이 대응하는 비트선 쌍과 로컬 입출력선 쌍 간에 접속된다. 전송 게이트는 로컬 입출력선 쌍과 글로벌 입출력선 쌍 간에 접속되는 P형 MOS 트랜지스터를 포함한다.

P형 MOS 트랜지스터는 소스 혹은 드레인의 한쪽과, 소스 혹은 드레인의 다른쪽과, 게이트와, 게이트 바로 아래의 영역을 갖는다. 소스 혹은 드레인의 한쪽은 로컬 입출력선 쌍의 한쪽과 접속된다. 소스 혹은 드레인의 다른쪽은 글로벌 입출력선 쌍의 한쪽과 접속된다. 게이트는 로컬 입출력선 쌍과 글로벌 입출력선 쌍을 대응짓는 선택 신호를 받는다. 게이트 바로 아래의 영역은 제1 내부 전원 전압이 인가된다.

상기 반도체 집적 회로 장치에서, 전송 게이트는 게이트 바로 아래의 영역에 센스 앰프의 전원 전압인 제1 내부 전원 전압이 인가되는 P형 트랜지스터를 포함한다. 따라서, 센스 앰프의 전원 전압 레벨을 내리는 경우에도 'H' 레벨 데이타에 대응하는 전압 레벨을 충분한 것으로 함과 동시에 계층 I/O선 구조를 채용할 수 있다.

도 1은 본 발명의 실시예 1에 따른 시스템 LSI의 전체 구성을 나타내는 블럭도.

도 2는 도 1에 도시된 메모리 셀 어레이, 증폭기, 기록 드라이버, GI/O선 프리차지 회로 및 센스 앰프의 구성에 대해서 자세하게 나타내는 블럭도.

도 3은 도 2에 도시된 센스 앰프의 구체적 구성을 나타내는 회로도.

도 4는 도 2에 도시된 기록 드라이버의 구체적 구성을 나타내는 회로도.

도 5는 본 발명의 실시예 1에 따른 시스템 LSI의 동작을 설명하기 위한 타이밍차트.

도 6은 본 발명의 실시예 1에서의 DRAM의 공급 전원 계통을 나타내는 블럭도.

도 7은 도 2에 도시된 글로벌 입출력선 프리차지 회로의 별도의 구성예를 나타내는 회로도.

도 8은 본 발명의 실시예 2에 따른 시스템 LSI 중 DRAM 내부의 공급 전원 계통을 나타내는 블럭도.

도 9는 본 발명의 실시예 3에 따른 시스템 LSI 중 DRAM 내부의 공급 전원 계통을 나타내는 블럭도.

도 10은 본 발명의 실시예 4에 따른 시스템 LSI 중 DRAM 내부의 공급 전원 계통을 나타내는 블럭도.

도 11은 본 발명의 실시예 5에 따른 시스템 LSI 중 DRAM 내부의 공급 전원 계통을 나타내는 블럭도.

도 12는 본 발명의 실시예 6에 따른 시스템 LSI 중 DRAM 내부의 공급 전원 계통을 나타내는 블럭도.

도 13은 본 발명의 실시예 7에 따른 시스템 LSI 중 DRAM 내부의 공급 전원 계통을 나타내는 블럭도.

도 14는 본 발명의 실시예 8에 따른 시스템 LSI 중 DRAM 내부의 공급 전원 계통을 나타내는 블럭도.

도 15는 본 발명의 실시예 9에 따른 시스템 LSI 중 DRAM 내부의 공급 전원 계통을 나타내는 블럭도.

도 16은 본 발명의 실시예 10에 따른 시스템 LSI 중 메모리 셀 어레이, 증폭기, 기록 드라이버, I/O선 프리차지 회로 및 센스 앰프의 구성을 나타내는 블럭도.

도 17은 본 발명의 실시예 10에 따른 시스템 LSI 중 DRAM 내부의 공급 전원 계통을 나타내는 블럭도.

도 18은 본 발명의 실시예 11에 따른 시스템 LSI 중 DRAM 내부의 공급 전원 계통을 나타내는 블럭도.

도 19는 본 발명의 실시예 12에 따른 시스템 LSI의 전체 구성을 나타내는 블럭도.

도 20은 실시예 13의 DRAM에서의 기록 드라이버(23)의 회로 구성을 나타내는 도면.

도 21은 실시예 13의 DRAM에서의 전송 게이트(34)의 구성을 나타내는 도면.

도 22는 전송 게이트(34)에 포함되는 P형 트랜지스터(113)에서의 문제점을 설명하기 위한 개념도.

도 23은 실시예 13의 DRAM에서의 기록 드라이버(23)에 포함되는 P형 트랜지스터(58, 59) 구성을 나타내는 개념도.

도 24는 실시예 13의 DRAM의 공급 전원 계통을 나타내는 블럭도.

도 25는 실시예 14의 DRAM의 공급 전원 계통을 나타내는 블럭도.

도 26은 실시예 14의 다른 일례의 DRAM의 공급 전원 계통을 나타내는 블럭도.

도 27은 종래의 DRAM 내부에서의 공급 전원 계통의 일례를 나타내는 블럭도.

도 28은 계층 I/O선 구조의 DRAM(500)의 전체 구성을 나타내는 도면.

도 29는 DRAM(500)의 메모리 매트(501)의 구성을 상세하게 나타내는 도면.

도 30은 DRAM(500)에서의 열 선택과 데이타의 전달을 설명하기 위한 개략도.

도 31은 전송 게이트(520)의 구성을 나타내는 도면.

도 32는 멀티 비트 방식 DRAM(600)의 구성을 나타내는 개략도.

도 33은 DRAM(600)에서의 I/O선과 센스 앰프의 접속을 설명하기 위한 개략도.

<도면의 주요 부분에 대한 부호의 설명>

11, 12, 60: 내부 전원 회로

13: 메모리 셀 어레이

14: 행 어드레스 스트로브 버퍼

15: 열 어드레스 스트로브 버퍼

17: 어드레스 버퍼

18: 행 디코더

20: 열 디코더

23, 23a, 23b: 기록 드라이버

이하, 본 발명의 실시예를 도면을 참조하여 자세하게 설명한다. 또, 도면 중 동일 또는 상당 부분에는 동일 부호를 붙여서 그 설명을 반복하지 않는다.

[실시예 1]

도 1은 본 발명의 실시예 1에 따른 시스템 LSI의 전체 구성을 나타내는 블럭도이다. 도 1을 참조하여, 이 시스템 LSI는 DRAM(1)과, 논리 회로(2)를 구비한다. DRAM(1)과 논리 회로(2)는 동일칩 CH 상에 설치되고 있으며, 이들 사이에서 입출력 데이타 DQ가 서로 전송된다.

DRAM(1)은 내부 전원 회로(11, 12)와, 메모리 셀 어레이(13)와, 행 어드레스 스트로브(/RAS) 버퍼(14)와, 열 어드레스 스트로브(/CAS) 버퍼(15)와, 기록 인에이블(/WE) 버퍼(16)와, 어드레스 버퍼(17)와, 행 디코더(18)와, 워드선 드라이버(19)와, 열 디코더(20)와, 증폭기(21)과, 입출력 버퍼(22)와, 기록 드라이버(23)과, 글로벌 입출력선(GIO) 프리차지 회로(24)와, 센스 앰프(25)를 포함한다. 내부 전원 회로(11)는 외부 전원 전압 Ext. Vcc(예를 들면 3.3V)를 받아 외부 전원 전압 Ext. Vcc보다도 낮은 내부 전원 전압 Vcc1(예를 들면 2.5V)을 발생한다. 내부 전원 회로(12)는 외부 전원 전압 Ext. Vcc를 받아 외부 전원 전압 Ext. Vcc보다도 낮은 내부 전원 전압 Vcc2(예를 들면 2.5V)를 발생한다. 메모리 셀 어레이(13)는 행 및 열로 배치된 복수의 메모리 셀과, 행에 배치된 복수의 워드선(도시하지 않음)과, 열에 배치된 복수의 비트선 쌍(도시하지 않음)을 포함한다. /RAS 버퍼(14)는 외부 전원 전압 Ext. Vcc에 의해 동작하고 외부 행 어드레스 스트로브 신호 Ext. /RAS에 응답하여 내부 행 어드레스 스트로브 신호/RAS를 발생한다. /CAS 버퍼(15)는 외부 전원 전압 Ext. Vcc에 의해 동작하고 외부 열 어드레스 스트로브 신호 Ext. /CAS에 응답하여 내부 열 어드레스 스트로브 신호/CAS를 발생한다. /WE 버퍼(16)는 외부 전원 전압 Ext. Vcc에 의해 동작하고, 외부 기록 인에이블 신호 Ext. /WE에 응답하여 기록 드라이버(23)를 활성화하기 위한 내부 기록 인에이블 신호 /WE를 발생한다. 어드레스 버퍼(17)는 외부 전원 전압 Ext. Vcc를 받아 동작하고, 내부 행 어드레스 스트로브 신호 /RAS에 응답하여 외부 어드레스 신호 EAD를 행 어드레스 신호 RAD로 하여 행 디코더(18)에 공급함과 동시에, 내부 열 어드레스 스트로브 신호/CAS에 응답하여 외부 어드레스 신호 EAD를 열 어드레스 신호 CAD로서 열 디코더(20)에 공급한다. 행 디코더(18)는 어드레스 버퍼(17)로부터의 행 어드레스 신호 RAD에 응답하여 메모리 셀 어레이(13)의 행(워드선)을 선택한다. 워드선 드라이버(19)는 선택된 워드선을 전위 Vpp까지 승압한다. 열 디코더(20)는 어드레스버퍼(17)로부터의 열 어드레스 신호 CAD에 응답하여 메모리 셀 어레이(13)의 열(비트선 쌍)을 선택한다. 증폭기(21)는 메모리 셀 어레이(13) 중 메모리 셀(도시하지 않음)로부터 판독된 데이타 신호를 증폭하여 입출력 버퍼(22)로 공급한다. 입출력 버퍼(22)는 증폭기(21)로부터의 데이타 신호를 논리 회로(2)로 출력하고 또한 논리 회로(2)로부터의 데이타 신호를 기록 드라이버(23)로 출력한다. 기록 드라이버(23)는 내부 전원 전압 Vcc2를 받아 동작하고, 입출력 버퍼(22)로부터의 데이타 신호를 메모리 셀 어레이(13) 중 메모리 셀에 기록한다. GI/O선 프리차지 회로(24)는 내부 전원 전압 Vcc2를 받아 동작하고, 글로벌 입출력선 쌍(도시하지 않음)을 프리차지한다. 센스 앰프(25)는 내부 전원 전압 Vcc1을 받아 동작하고, 메모리 셀 어레이(13) 중 메모리 셀(도시하지 않음)로부터 판독된 데이타 신호를 증폭한다.

도 2는 도 1에 도시된 메모리 셀 어레이(13), 증폭기(21), 기록 드라이버(23), GI/O선 프리차지 회로(24) 및 센스 앰프(25)의 구성에 대해서 더욱 자세하게 나타내는 블럭도이다. 도 2를 참조하여, 이들은 n개의 메모리 블럭(301 ∼ 30n), 2n개의 GI/O선 프리차지 회로(24a1 ∼ 24bn), 2n개의 입출력 블럭(40a1 ∼ 40bn)으로 구성된다. 메모리 블럭(301)은 2개의 글로벌 입출력선 쌍 GIO와 m개의 서브 블럭(311 ∼ 31m)을 포함한다. 한쪽의 글로벌 입출력선 쌍 GIOa는 입출력 블럭(40a1) 및 GI/O선 프리차지 회로(24a1)에 접속되며 또한 메모리 블럭(301) 내에서 m개의 서브 블럭(311 ∼ 31m)에 접속된다. 이미 한쪽의 글로벌 입출력선 쌍 GIOb는 입출력 블럭(40b1) 및 GI/O선 프리차지 회로(24b1)에 접속되며 또한 메모리블럭(301) 내에서 m개의 서브 블럭(311 ∼ 31m)에 접속된다. 서브 블럭(311 ∼ 31m) 각각은 행 및 열로 배치된 복수의 메모리 셀(32)과, 행에 배치된 복수의 워드선 WL과, 열에 배치된 복수의 비트선 쌍 BL, /BL과, 복수의 센스 앰프(25a1 ∼ 25b1)와, 복수의 NMOS 트랜지스터(33a11, 33a12 ∼ 33bn1, 33bn2)와, 2개의 로컬 입출력선 쌍 LIOa, LIOb와, 2개의 전송 게이트(34a, 34b)를 포함한다. 센스 앰프(25a1 ∼ 25bn)는 내부 전원 전압 Vcc1에 의해 동작하고, 비트선 쌍 BL, /BL에 대응하여 설치되며, 메모리 셀(32)로부터 판독된 데이타 신호를 증폭한다. NMOS 트랜지스터(33a11, 33a12 ∼ 33bn1, 33bn2)는 열선택 게이트를 구성하고 센스 앰프(25a1 ∼ 25bn) 각각에 대응하여 설치된다.

또한, 이하 글로벌 입출력선 쌍 및 로컬 입출력선 쌍의 총칭을 나타내는 경우에는 GIOa, GIOb 및 LIOa, LIOb…를 이용하여 상보선의 1쌍을 나타내는 경우에고, GIO, /GIO 및 LIO, /LIO를 이용한다.

일례로서 NMOS 트랜지스터(33a11, 33a12)에 대해서 설명하면, NMOS 트랜지스터(33a11, 33a12)는 센스 앰프(25a1)와 로컬 입출력선 LIOa 간에 접속되며, 도 1에 도시된 열 디코더(20)로부터의 열선택 신호에 의해서 온/오프한다. 로컬 입출력선 쌍 LIOa는 전송 게이트(34a)와 NMOS 트랜지스터(33a11, 33a12 ∼ 33an1, 33an2)에 접속되며 로컬 입출력선 쌍 LIOb는 전송 게이트(34b)와 NMOS 트랜지스터(33b11, 33b12 ∼ 33bn1, 33bn2)에 접속된다. 전송 게이트(34a, 34b)는 로컬 입출력선 쌍 LIOa, LIOb와 글로벌 입출력선 쌍 GIOa, GIOb 간에 각각 접속되며 서브 블럭 선택 신호 BS에 응답하여 온/오프한다.

또, 상기한 바와 같이 구성된 서브 블럭(311)과 동일한 서브 블럭(312 ∼ 31n)이 메모리 블럭(301) 내에 설치된다.

GI/O선 프리차지 회로(24a1)는 PMOS 트랜지스터(35a1, 35a2)를 포함한다. PMOS 트랜지스터(35a1)는 소스가 내부 전원 전압 Vcc2에 드레인이 글로벌 입출력선 쌍 GIOa 한쪽에 접속되며 글로벌 입출력선 프리차지 신호 /PR에 의해서 온/오프한다. PMOS 트랜지스터(35a2)는 소스가 외부 전원 전압 Vcc2에, 드레인이 글로벌 입출력선 쌍 GIOa 다른 한쪽에 접속되며, 글로벌 입출력선 프리차지 신호 /PR에 의해서 온/오프한다.

상기한 바와 같이, 구성된 글로벌 입출력선 프리차지 회로(24a1)와 동일한 글로벌 입출력선 프리차지 회로(24b1)가 글로벌 입출력선 쌍 GIOb에 대응하여 설치된다.

입출력 블럭(40a1)은 증폭기(21a)와, 기록 드라이버(23a)를 포함한다. 증폭기(21a)는 외부 전원 전압 Ext. Vcc에 의해 동작하고 글로벌 입출력선 쌍 GIOa와 입출력 버퍼(22) 간에 접속되며, 글로벌 입출력선 쌍 GIOa로부터의 데이타 신호를 증폭한다. 기록 드라이버(23a)는 외부 전원 전압 Ext. Vcc2에 의해 동작하고, 입출력 버퍼(22)와 글로벌 입출력선 쌍 GIOa 간에 접속되며, 입출력 버퍼(22)로부터의 데이타 신호를 증폭하여 글로벌 입출력선 쌍 GIOa에 전송한다.

상기한 바와 같이 구성된 입출력 블럭(40a1)과 동일한 입출력 블럭(40b1)이 글로벌 입출력선 쌍 GIOb에 대응하여 설치된다. 또한, 상기 글로벌 입출력선 프리차지 회로(24a1, 24b1) 및 입출력 블럭(40a1, 40b1)과 동일한 GI/O선 프리차지 회로(24a2, 24b2 ∼ 24an, 24bn) 및 입출력 블럭(40a2, 40b2 ∼ 40an, 40bn)이 메모리 블럭(302 ∼ 30n)에 대해서도 설치된다.

도 3은 도 2에 도시된 센스 앰프(25a1 ∼ 25bn)의 구체적 구성을 나타내는 회로도이다. 도 3을 참조하여 센스 앰프(25a1 ∼ 25bn)는 교차 결합되어 대응하는 비트선 쌍 BL, /BL 중 고전위의 비트선을 전원 전위 레벨(Vcc1)로 구동하는 PMOS 트랜지스터 PT2 및 PT3과, 교차 결합되며 대응하는 비트선 쌍 BL 중 저전위의 비트선을 접지 전위 레벨(GND)로 구동하는 NMOS 트랜지스터 NT2 및 NT3과, 센스 앰프 활성화 신호/SE에 응답하여 도통하고 교차 결합된 PMOS 트랜지스터 PT2 및 PT3을 활성화하기 위한 PMOS 트랜지스터 PT1과, 센스 앰프 활성화 신호 SE에 응답하여 도통하고, 교차 결합된 NMOS 트랜지스터 NT2 및 NT3을 활성화하기 위한 NMOS 트랜지스터 NT1을 포함한다.

마찬가지로 비트선 쌍 BLa, /BLa에 대응하여 PMOS 트랜지스터 PT2a, PT3a 및 NMOS 트랜지스터 NT2a, NT3a가 설치되어 센스 앰프가 구성된다.

도 4는 도 2에 도시된 기록 드라이버(23a, 23b)의 구체적 구성을 나타내는 회로도이다. 도 4를 참조하여 기록 드라이버(23a, 23b)는 인버터(50, 51, 111, 112)와, AND 게이트(52, 53)와, NMOS 트랜지스터(54, 55)와, PMOS 트랜지스터(58, 59)를 포함한다. 인버터(50)는 기록 인에이블 신호 /WE를 반전하여 출력한다. 인버터(51)는 데이타 신호 DATA의 값을 반전하여 출력한다. AND 게이트(52)는 인버터(50)로부터의 출력 신호와 데이타 신호 DATA를 입력으로 받아 이들의 논리곱을 출력한다. AND 게이트(53)는 인버터(50)로부터의 출력 신호와 인버터(51)로부터의출력 신호를 입력으로 받아 이들의 논리곱을 출력한다. NMOS 트랜지스터(54)는 소스가 접지되며 드레인은 글로벌 입출력선 쌍 GIOa, GIOb 중 1개 및 PMOS 트랜지스터(58)에 접속되며, AND 게이트(52)로부터의 출력 신호에 의해서 온/오프한다. NMOS 트랜지스터(55)는 소스가 접지되며, 드레인은 글로벌 입출력선 쌍 GIOa, GIOb 중 다른 1개 및 PMOS 트랜지스터(59)에 접속되며 AND 게이트(53)로부터의 출력 신호에 의해서 온/오프한다. 인버터(111)는 AND 게이트(53)로부터의 출력 신호를 반전하여 출력한다. 인버터(112)는 AND 게이트(52)로부터의 출력 신호를 반전하여 출력한다. PMOS 트랜지스터(58)는 소스가 내부 전원 전압 Vcc2에 접속되며 드레인은 글로벌 입출력선 쌍 GIOa, GIOb 중 NMOS 트랜지스터(54)가 접속되어 있는 쪽 및 NMOS 트랜지스터(54)에 접속되며 인버터(111)로부터의 출력 신호에 의해서 온/오프한다. PMOS 트랜지스터(59)는 소스가 내부 전원 전압 Vcc2에 접속되며, 드레인은 글로벌 입출력선 쌍 GIOa, GIOb 중 NMOS 트랜지스터(55)가 접속되어 있는 쪽 및 NMOS 트랜지스터(55)에 접속되며 인버터(112)로부터의 출력 신호에 의해서 온/오프한다.

여기서, 상기한 바와 같이 구성된 기록 드라이버(23a, 23b)의 동작에 대해서 설명한다. 기록 인에이블 신호 /WE가 H 레벨일 때는 AND 게이트(52, 53)의 입력 단자 한쪽에 L 레벨의 신호가 입력되기 때문에, AND 게이트(52, 53)로부터의 출력 신호는 L 레벨이 된다. 따라서 NMOS 트랜지스터(54, 55) 및 PMOS 트랜지스터(58, 59)는 오프가 된다.

기록 인에이블 신호 /WE가 L 레벨로서 입출력 버퍼(22)로부터의 데이타 신호DATA가 H 레벨일 때는 AND 회로(52)로부터의 출력이 H 레벨이 되기 때문에, NMOS 트랜지스터(54) 및 PMOS 트랜지스터(59)는 온이 된다. 한편, AND 회로(53)로부터의 출력은 L 레벨이 되기 때문에, NMOS 트랜지스터(55) 및 PMOS 트랜지스터(58)는 오프가 된다.

이 결과, NMOS 트랜지스터(54) 및 PMOS 트랜지스터(58)에 접속된 쪽의 글로벌 입출력선은 접지 전위가 되며, NMOS 트랜지스터(25) 및 PMOS 트랜지스터(59)에 접속된 쪽의 글로벌 입출력선은 Vcc2 전위가 된다.

기록 인에이블 신호 /WE가 L 레벨이며 입출력 버퍼(22)로부터의 데이타 신호가 L 레벨일 때는 AND 회로(53)로부터의 출력이 H 레벨이 되기 때문에, NMOS 트랜지스터(55) 및 PMOS 트랜지스터(58)는 온이 된다. 한편, AND 회로(52)로부터의 출력은 L 레벨이 되기 때문에, NMOS 트랜지스터(54) 및 PMOS 트랜지스터(59)는 오프가 된다.

이 결과, NMOS 트랜지스터(55) 및 PMOS 트랜지스터(59)에 접속된 쪽의 글로벌 입출력선은 접지 전위가 되며, NMOS 트랜지스터(54) 및 PMOS 트랜지스터(58)에 접속된 쪽의 글로벌 입출력선은 Vcc2 전위가 된다.

다음에, 이상과 같이 구성된 시스템 LSI의 동작에 대해서 도 5를 참조하여 설명한다.

DRAM(1) 중 메모리 셀(32)로의 데이타의 기록/판독이 행해지지 않은 스탠바이 상태에서는 글로벌 입출력선 프리차지 신호 /PR은 L 레벨이 된다. 이 때문에, 글로벌 입출력선 프리차지 회로(24a1)의 PMOS 트랜지스터(35a1, 35a2)는 온이 되어글로벌 입출력선 쌍 GIOa는 Vcc2 레벨로 프리차지된다. 이하, 메모리 셀로부터의 데이타 판독 동작에 대해서 설명한다.

억세스되는 메모리 셀[여기서는 메모리 셀(32)로 한다]을 포함한 행에 배치된 워드선 WL이 전위 Vpp에 승압되면, 메모리 셀(32)에 대비된 전하에 의해 메모리 셀(32)에 대응하는 비트선 쌍 BL, /BL 간에 전위차가 생긴다.

계속해서, 센스 앰프 활성화 신호 SE 및 서브 블럭 선택 신호 BS가 H 레벨로 상승한다. 이에 따라, 비트선 쌍 BL, /BL 간의 전위차가 센스 앰프(25a1)에 의해 전위차 Vcc에 증폭된다. 또한, 전송 게이트(34a)가 도통 상태가 되며 글로벌 입출력선 쌍 GIOa와 로컬 입출력선 쌍 LIOa가 접속된다.

계속해서, 글로벌 입출력선 프리차지 신호 /PR이 H 레벨로 상승한다. 이에 따라, PMOS 트랜지스터(35a1, 25a2)가 오프가 되기 때문에, 글로벌 입출력선 프리차지 회로(24a1)와 글로벌 입출력선 쌍 GIOa가 분리된다.

또한, 글로벌 입출력선 프리차지 신호 /PR가 H 레벨로 상승함과 동시에, 열 디코더(18)로부터 NMOS 트랜지스터(33a11, 33a12)의 게이트에 입력되는 열선택 신호 CSL이 H 레벨로 상승하고, NMOS 트랜지스터(33a11, 33a12)가 온이 된다. 이에 따라, 센스 앰프(25a1)에 의해 증폭된 비트선 쌍 BL, /BL 간의 전위차 Vcc1이 로컬 입출력선 쌍 LIOa로 전송되며 또한 글로벌 입출력선 쌍 LIOa에 전송된다. 이 전위차 Vcc1은 증폭기(21a)에 의해 증폭되어 입출력 버퍼(22)로 보내진다.

다음에 메모리 셀[여기서는 메모리 셀(32)로 한다]에 데이타를 기록하는 경우에 대해서 설명한다.

입출력 버퍼(22)로부터 라이트 드라이버(23a)에 데이타 신호 DATA가 보내진다. 기록 인에이블 신호 /WE가 하강하고, 데이타 신호 DATA가 기록 드라이버(23a)로 취득하고, 데이타 신호 DATA의 레벨에 따라서 기록 드라이버(23a)의 2개의 출력 중 한쪽이 Vcc2 레벨, 다른쪽이 접지 레벨이 된다. 글로벌 입출력선 프리차지 신호 /PR, 서브 블럭 선택 신호 BS, 열선택 신호 CSL이 H 레벨이 되며, 글로벌 입출력선 쌍 GIOa, 로컬 입출력선 쌍 LIOa가 접속되며 NMOS 트랜지스터(33a11, 33a12)가 온이 된다. 이에 따라 라이트 드라이버(23a)로부터의 데이타 신호가 센스 앰프(25a1)까지 전송된다. 센스 앰프 활성화 신호 SE가 H 레벨이 되며 메모리 셀(32)로 데이타가 기록된다.

이상과 같은 판독/ 기록 동작은 글로벌 입출력선 쌍 GIOb, 로컬 입출력선 쌍 LIOb 및 이들에 접속된 입출력 블럭(40b1), 글로벌 입출력선 프리차지 회로(24b1), 전송 게이트(34b), NMOS 트랜지스터(33b11 ∼ 33bn2), 센스 앰프(25b1 ∼ 25bn)에 대해서도 마찬가지로 행해진다.

또한, 메모리 블럭(302 ∼ 30n)에 대해서도 이상으로 설명한 것과 동일한 동작이 행해진다.

따라서, 메모리 블럭(301 ∼ 30n) 각각에 설치된 글로벌 입출력선 쌍 GIOa, GIOb를 통해서 입출력 버퍼(22)로부터 메모리 블럭(301 ∼ 30n) 각각에 동시에 억세스할 수 있다. 메모리 블럭(301 ∼ 30n)의 수가 많아지면 이에 따라 기록 드라이버(23a, 23b) 및 글로벌 입출력선 프리차지 회로(24a1, 24b1 ∼ 24an, 24bn)의 수도 많아진다. 따라서, 기록 드라이버(23a1, 23b1), 글로벌 입출력선 프리차지회로(24a1 ∼ 24bn)가 동작할 때 공급되는 전류량도 많아진다.

도 6은 본 발명의 실시예 1에서의 DRAM(1)의 공급 전원 계통을 나타내는 블럭도이다. 도 6을 참조하여, 이 DRAM(1)에서는 센스 앰프(25) 구동용 내부 전원 회로(21)와 글로벌 입출력선 프리차지 회로(24) 및 기록 드라이버(23)용 내부 전원 회로(12)를 설치하여 센스 앰프(25)에 공급되는 내부 전원 Vcc1과, 글로벌 입출력선 프리차지 회로(24) 및 기록 드라이버(23)에 공급되는 내부 전원 Vcc2를 분리하고 있다. 또한, 어드레스 버퍼(17), /RAS 버퍼(14), /CAS 버퍼(15), /WE 버퍼(16) 등을 포함하는 주변 회로(90)은 외부 전원 전압 Ext. Vcc에 의해 구동하고 있다.

이에 따라, 글로벌 입출력쌍 GIOa, GIOb의 충방전 시에 글로벌 입출력선 프리차지 회로(24)에 공급되는 전원 전류 및 기록 드라이버(23)의 동작 시에 기록 드라이버(23)에 공급되는 전원 전류에 의해서 전원 공급선에 노이즈가 생긴 경우라도, 센스 앰프(25) 및 주변 회로(90)로의 전원 공급선으로 노이즈가 전파하는 일은 없다.

또한, 글로벌 입출력선 프리차지 회로(24)에서는 PMOS 트랜지스터(35)를 이용하고 있지만, 도 7에 도시한 바와 같이 NMOS 트랜지스터(61, 62)를 이용할 수도 있게 된다.

[실시예 2]

도 8은 본 발명의 실시예 2에서의 시스템 LSI 중의 DRAM 내부의 공급 전원 계통을 나타내는 블럭도이다. 도 8을 참조하여, 이 실시예 2에서는 센스 앰프(25), 글로벌 입출력선 프리차지 회로(24) 및 주변 회로(90)를 구동하기 위한전원 Vcc1을 공급하는 내부 전원 회로(11)와, 기록 드라이버(23)을 공급하기 위한 전원 Vcc2를 공급하기 위한 내부 전원 회로(12)를 설치하고 있다.

이에 따라, 기록 드라이버의 동작 시에 기록 드라이버에 공급되는 전원 전류에 의해서 기록 드라이버로의 전원 공급선에 노이즈가 생긴 경우라도 센스 앰프(25)로의 전원 공급선으로 노이즈가 전파하는 일은 없다.

[실시예 3]

도 9는 본 발명의 실시예 3에서의 시스템 LSI 중 DRAM 내부의 공급 전원 계통을 나타내는 블럭도이다. 도 9를 참조하여, 이 실시예 3에서는 센스 앰프(25), 주변 회로(90)를 구동하기 위한 전원 Vcc1을 공급하는 내부 전원 회로(11)와, 기록 드라이버(23) 및 글로벌 입출력선 프리차지 회로(24)를 구동하기 위한 전원 Vcc2를 공급하는 내부 전원 회로(12)를 받고 있다.

이에 따라, 기록 드라이버(23)의 동작 시에 기록 드라이버(23)에 공급되는 전원 전류 및 글로벌 입출력선 프리차지 회로(24)에 의한 글로벌 입출력쌍 GIOa, GIOb의 충방전 시에 소비되는 전류에 의해 기록 드라이버(23) 및 글로벌 입출력선 프리차지 회로(24)로의 전원 공급선에 노이즈가 생긴 경우라도 센스 앰프(25) 및 주변 회로(90)으로의 전원 공급선으로 노이즈가 전파하는 일은 없다.

[실시예 4]

도 10은 본 발명의 실시예 4에서의 시스템 LSI 중 DRAM 내부의 공급 전원 계통을 나타내는 블럭도이다.

도 10을 참조하여, 이 실시예 4에서는 센스 앰프(25) 및 글로벌 입출력선 프리차지 회로(24)를 구동하기 위한 전원 Vcc1을 공급하는 내부 전원 회로(11)와, 기록 드라이버(23)를 구동하기 위한 전원 Vcc2를 공급하는 내부 전원 회로(12)와, 주변 회로(90)을 구동하기 위한 전원 Vcc3을 공급하기 위한 내부 전원 회로(60)를 설치하고 있다.

이에 따라, 기록 드라이버(23)의 동작 시에 기록 드라이버(23)에 공급되는 전원 전류에 의해, 기록 드라이버(23)로의 전원 공급선에 노이즈가 생긴 경우라도 센스 앰프(25) 및 주변 회로(90)로의 전원 공급선으로 노이즈가 전파하는 일은 없다.

또한, 주변 회로(90)용에 별개로 내부 전원 회로(60)를 설치하고 있으며, 주변 회로의 동작 속도를 향상시키기 때문에 내부 전원 전압 Vcc3을 Vcc1, Vcc2와 다른 값으로 할 수 있다.

[실시예 5]

도 11은 본 발명의 실시예 5에서의 시스템 LSI 중의 DRAM 내부의 공급 전원 계통을 나타내는 블럭도이다. 도 11을 참조하여, 이 실시예 5에서는 센스 앰프(25)를 구동하기 위한 전원 Vcc1을 공급하는 내부 전원 회로(11)과, 기록 드라이버(23) 및 글로벌 입출력선 프리차지 회로(24)를 구동하기 위한 전원 Vcc2를 공급하는 내부 전원 회로(12)와, 주변 회로(90)를 구동하기 위한 전원 Vcc3을 공급하는 내부 전원 회로(60)를 설치하고 있다.

이에 따라, 기록 드라이버(23)의 동작 시에 기록 드라이버(23)에 공급되는 전원 전류에 의해, 기록 드라이버(23)로의 전원 공급선 및 글로벌 입출력선 프리차지 회로(24)에 의한 글로벌 입출력선 쌍 GIOa, GIOb의 충방전 시에 소비되는 전류에 의해, 기록 드라이버(23) 및 글로벌 입출력선 프리차지 회로(24)로의 전원 공급선에 노이즈가 생긴 경우라도 센스 앰프(25) 및 주변 회로(90)로의 전원 공급선으로 노이즈가 전파하는 일은 없다.

[실시예 6]

실시예 1 내지 실시예 5에서는 DRAM 내부에 내부 전원 회로를 설치하고, 이에 따라 발생하는 내부 전원 전압에 의해 센스 앰프(25), 기록 드라이버(23), 글로벌 입출력선 프리차지 회로(24) 및 주변 회로(90)을 구동했었지만, 이 실시예 6 및 후술한 실시예 7 내지 실시예 9에서는 패드를 설치하여, 센스 앰프(25), 기록 드라이버(23), 글로벌 입출력선 프리차지 회로(24) 및 주변 회로(90)를 구동하기 위한 전원을 외부에서부터 패드에 인가하는 것을 특징으로 한다.

도 12는 본 발명의 실시예 6에서의 DRAM 내부의 공급 전원 계통을 나타내는 블럭도이다. 도 12를 참조하여, 이 DRAM은 센스 앰프(25) 및 글로벌 입출력선 프리차지 회로(24)에 접속되는 패드(71, 74)와, 기록 드라이버(23)에 접속되는 패드(72, 75)와, 주변 회로(90)에 접속되는 패드(73, 76)를 설치하고 있다. 패드(71, 72, 73)에는 외부로부터 전원 전압 Vcc가 인가되며, 이 전압에 의해 센스 앰프(25), 글로벌 입출력선 프리차지 회로(24), 기록 드라이버(23) 및 주변 회로(90)가 구동한다. 패드(74, 75, 76)는 접지 레벨에 접속된다.

이에 따라, 센스 앰프(25) 및 글로벌 입출력선 프리차지 회로(24)를 구동하기 위한 전원 공급선과, 주변 회로를 구동하기 위한 전원 공급선이 DRAM 내부에서각각 별도의 계통이 된다. 따라서, 기록 드라이버(23)의 동작 시에 기록 드라이버(23)에 공급되는 전원 전압에 의해, 기록 드라이버(23)로의 전원 공급선에 노이즈가 생긴 경우라도 센스 앰프(25) 및 주변 회로(90)로의 전원 공급선으로 노이즈가 전파하는 일은 없다.

[실시예 7]

도 13은 본 발명의 실시예 7에서의 DRAM 내부의 공급 전원 계통을 나타내는 블럭도이다. 도 13을 참조하여 이 DRAM은 도 12에 도시된 패드(74, 75, 76)를 1개의 패드(77)로 한 것이다.

패드(74, 75, 76)는 접지 레벨에 접속되어 있기 때문에, 이들을 1개의 패드로서 접지 레벨에 접속한 경우라도 실시예 6에서의 것과 동일한 효과가 얻어진다. 더구나, 패드의 수를 적게 할 수 있다.

[실시예 8]

도 14는 본 발명의 실시예 8에서의 DRAM 내부의 공급 전원 계통을 나타내는 블럭도이다. 도 14를 참조하여 이 DRAM은 센스 앰프(25)에 접속되는 패드(78, 80)와, 기록 드라이버(23) 및 글로벌 입출력선 프리차지 회로(24)에 접속되는 패드(79, 81)와, 주변 회로(90)에 접속되는 패드(73, 76)를 설치하고 있다.

패드(78, 79, 73)에는 외부에서부터 전원 전압 Vcc가 인가되며, 이 전압에 의해 센스 앰프(25), 글로벌 입출력선 프리차지 회로(24), 기록 드라이버(23) 및 주변 회로(90)가 구동한다. 패드(80, 81, 76)는 접지 레벨에 접속된다.

이것에 의해서, 센스 앰프(25)를 구동하기 위한 전원 공급선과, 기록 드라이버(23) 및 글로벌 입출력선 프리차지 회로(24)를 구동하기 위한 전원 공급선과, 주변 회로(90)을 구동하기 위한 전원 공급선이 DRAM 내부에서 각각 별도의 계통이 된다. 따라서, 기록 드라이버(23)의 동작 시에 기록 드라이버(23)에 공급되는 전원 전압 및 글로벌 입출력선 프리차지 회로(24)에 의한 글로벌 입출력선 쌍 GIOa, GIOb의 충방전 시에 소비되는 전류에 의해 기록 드라이버(23) 및 글로벌 입출력선 프리차지 회로(24)로의 전원 공급선에 노이즈가 생긴 경우라도 센스 앰프(25) 및 주변 회로(90)로의 전원 공급선으로 노이즈가 전파하는 일은 없다.

[실시예 9]

도 15는 본 발명의 실시예 9에서의 DRAM 내부의 공급 전원 계통을 나타내는 블럭도이다. 도 15를 참조하여 이 DRAM은 도 14에 도시된 패드(80, 81, 76)를 1개의 패드(82)로 한 것이다.

패드(80, 81, 76)는 접지 레벨에 접속되어 있기 때문에, 이들을 1개의 패드(82)로서 접지 레벨에 접속한 경우라도 실시예 6에서의 것과 동일한 효과가 얻어진다. 더구나, 패드의 수를 적게 할 수 있다.

[실시예 10]

도 16은 본 발명의 실시예 10에 의한 시스템 LSI 중의 메모리 셀 어레이(13), 증폭기(21), 기록 드라이버(23), I/O선 프리차지 회로(124) 및 센스 앰프(25)의 구성에 대해서 나타내는 블럭도이다. 도 16을 참조하여 이 실시예 10에서는 상기 실시예 1 내지 실시예 9에 나타낸 글로벌 입출력선 쌍 GIOa, GIOb 및 로컬 입출력선 쌍 LIOa, LIOb 대신에 입출력선 쌍 IOa, IOb를 구비한다.

메모리 블럭(301)은 입출력선 쌍 IOa 및 IOb와 서브 블럭(311)을 포함한다. 입출력선 쌍 IOa는 입출력 블럭(40a1) 및 I/O선 프리차지 회로(124a1)에 접속되며 또한 메모리 블럭(301) 내에서 NMOS 트랜지스터(33a11, 33a12 ∼ 33an1, 33an2)에 접속된다. 입출력선 쌍 IOb는 입출력 블럭(40b1) 및 I/O선 프리차지 회로(124b1)에 접속되며 또한 메모리 블럭(301) 내에서 NMOS 트랜지스터(33b11, 33b12 ∼ 33bn1, 33bn2)에 접속된다.

I/O선 프리차지 회로(124a1)는 PMOS 트랜지스터(35a1, 35a2)를 포함한다. PMOS 트랜지스터(35a1, 35a2)는 입출력선 프리차지 신호 /PR에 의해서 온/오프한다.

I/O선 프리차지 회로(124b1)는 PMOS 트랜지스터(35b1, 35b2)를 포함한다. PMOS 트랜지스터(35b1, 35b2)는 입출력선 프리차지 신호 /PR에 의해서 온/오프한다.

상기 입출력선 프리차지 회로(124a1, 124b1)와 동일한 I/O선 프리차지 회로(124a2, 124b2 ∼ 124an, 124bn)가 메모리 블럭(302 ∼ 30n)에 대해서도 설치된다.

다음에, 이상과 같이 구성된 시스템 LSI의 동작에 대해서 설명한다.

DRAM(1) 중 메모리 셀(32)로의 데이타의 기록/판독이 행해지지 않은 스탠바이 상태에서는 입출력선 프리차지 신호 /PR은 L 레벨이 되며 입출력선 프리차지 회로(124a1)의 PMOS 트랜지스터(35a1, 35a2)는 온이 된다. 이 결과, 입출력선 쌍 IOa는 Vcc2 레벨에 프리차지된다. 이하, 메모리 셀로부터의 데이타 판독 동작에대해서 설명한다.

입출력선 프리차지 신호 /PR이 H 레벨로 상승되며, 이에 따라 PMOS 트랜지스터(35a1, 25a2)가 오프가 되기 때문에, 입출력선 프리차지 회로(124a1)와 입출력선 쌍 IOa가 분리된다.

센스 앰프(25a1)에 의해 증폭된 비트선 쌍 BL, /BL 간의 전위차 Vcc1가 입출력선 쌍 IOa에 전송되며 증폭기(21a)에 의해 증폭되어 입출력 버퍼(22)로 보내진다.

다음에 메모리 셀에 데이타를 기록하는 경우에 대해서 설명한다.

입출력선 프리차지 신호 /PR이 H 레벨이 되며 기록 드라이버(23a)로부터의 데이타 신호가 입출력선 쌍 IOa를 통해서 센스 앰프(25a1)까지 전송되며 메모리 셀(32)로 데이타가 기록된다.

이상과 같은 판독/ 기록 동작은 입출력선 쌍 IOb 및 이들에 접속된 입출력 블럭(40b1), 입출력선 프리차지 회로(124b1), NMOS 트랜지스터(33b11 ∼ 33bn2), 센스 앰프(25b1 ∼ 25bn)에 대해서도 마찬가지로 행해진다.

따라서, 메모리 블럭(301 ∼ 30n) 각각에 설치된 입출력선 쌍 IO를 통하여 입출력 버퍼(22)로부터 메모리 블럭(301 ∼ 30n) 각각에 동시에 억세스할 수 있다. 메모리 블럭(301 ∼ 30n)의 수가 많아지면 이에 따라 기록 드라이버(23a, 23b) 및 입출력선 프리차지 회로(124a1, 124b1 ∼ 124an, 124bn)의 수도 많아진다. 따라서, 기록 드라이버(23a1, 23b1), 입출력선 프리차지 회로(124a1 ∼ 124bn)가 동작할 때에 공급되는 전류량도 많아진다.

도 17은 본 발명의 실시예 10에서의 DRAM(1)의 공급 전원 계통을 나타낸 블럭도이다. 도 17을 참조하여 이 DRAM(1)에서는 센스 앰프(25) 구동용 내부 전원 회로(21)와 입출력선 프리차지 회로(124) 및 기록 드라이버(23)용 내부 전원 회로(12)를 설치하여 센스 앰프(25)에 공급되는 내부 전원 Vcc1과, 입출력선 프리차지 회로(124) 및 기록 드라이버(23)에 공급되는 내부 전원 Vcc2를 분리하고 있다. 또, 어드레스 버퍼(17), /RAS 버퍼(14), /CAS 버퍼(15), /WE 버퍼(16) 등을 포함하는 주변 회로(90)는 외부 전원 전압 Ext. Vcc에 의해 구동하고 있다.

이에 따라, 입출력선 IO의 충방전 시에 입출력선 프리차지 회로(124)에 공급되는 전원 전류 및 기록 드라이버(23)의 동작 시에 기록 드라이버(23)에 공급되는 전원 전류에 의해서 전원 공급선에 노이즈가 생긴 경우라도 센스 앰프(25) 및 주변 회로(90)로의 전원 공급선으로 노이즈가 전파하는 일은 없다.

또, 도 8 내지 도 11에서 GI/O선 프리차지 회로(24)를 I/O선 프리차지 회로(124)로 치환하여 생각함으로써 DRAM(1)의 공급 전원 계통을 상기 실시예 2 내지 실시예 5에서의 것과 마찬가지로 할 수 있으며 이에 따라 실시예 2 내지 실시예 5에서의 것과 동일한 효과가 얻어진다.

[실시예 11]

도 18은 본 발명의 실시예 11에서의 DRAM 내부의 공급 전원 계통을 나타내는 블럭도이다. 도 18은 도 14에 도시된 GI/O선 프리차지 회로(24)를 I/O선 프리차지회로(124)로 바꾼 것이다.

이것에 의해서, 센스 앰프(25)를 구동하기 위한 전원 공급선과, 기록 드라이버(23) 및 입출력선 프리차지 회로(124)를 구동하기 위한 전원 공급선과, 주변 회로(90)를 구동하기 위한 전원 공급선이 DRAM 내부에서 각각 별도의 계통이 된다. 따라서, 기록 드라이버(23)의 동작 시에 기록 드라이버(23)에 공급되는 전원 전압 및 입출력선 프리차지 회로(124)에 의한 입출력선 쌍의 충방전 시에 소비되는 전류에 의해, 기록 드라이버(23) 및 입출력선 프리차지 회로(124)로의 전원 공급선에 노이즈가 생긴 경우라도 센스 앰프(25) 및 주변 회로(90)로의 전원 공급선으로 노이즈가 전파하는 일이 없다.

또, 도 12, 도 13, 도 15에서 GI/O선 프리차지 회로(24)를 I/O선 프리차지 회로(124)로 치환한다고 생각함으로써, DRAM(1)의 공급 전원 계통을 상기 실시예 6, 실시예 7, 실시예 9에서의 것과 마찬가지로 할 수 있으며, 이에 따라 실시예 6, 실시예 7, 실시예 9에서의 것과 동일한 효과가 얻어진다.

[실시예 12]

도 19는 본 발명의 실시예 12에 의한 시스템 LSI의 전체 구성을 나타내는 블럭도이다. 도 19를 참조하여, 이 시스템 LSI는 싱크로너스 DRAM(1)과, 논리 회로(2)를 구비한다. 싱크로너스 DRAM(1)과 논리 회로(2)는 동일 칩 CH 상에 설치되어 있으며 이들 간에서 입출력 데이타 DQ가 서로 전송된다.

싱크로너스 DRAM(1)은 도 1에 도시된 /RAS 버퍼(14), /CAS 버퍼(15), 및 /WE 버퍼(16) 대신에 제어 신호 버퍼(132)를 구비하고 또한 클럭 버퍼(131)를 구비한다. 클럭 버퍼(131)는 외부 전원 전압 Ext. Vcc를 받아 동작하고, 논리 회로(2)로부터의 클럭 신호 CLK에 응답하여 내부 클럭 신호 int. CLK를 발생한다. 제어 신호 버퍼(132)는 외부 전원 전압 Ext. Vcc를 받아 동작하고 논리 회로(2)로부터의 제어 신호 CTL에 기초하여, 내부 클럭 신호 int. CLK에 동기한 내부 제어 신호 int. CTL를 발생한다. 어드레스 버퍼(17)는 외부 전원 전압 Ext. Vcc를 받아 동작하고 내부 제어 신호 int. CTL에 응답하여 외부 어드레스 신호 EAD를 행 어드레스 신호 RAD로서 행 디코더(18)에 공급하거나 외부 어드레스 신호 EAD를 열 어드레스 신호 CAD로서 열 디코더(20)에 공급하거나 한다. 기록 드라이버(23)는 내부 전원 전압 Vcc2를 받아 동작하고 내부 제어 신호 int. CTL에 응답하여 입출력 버퍼(22)로부터의 데이타 신호를 메모리 셀에 기록한다.

클럭 버퍼(131)로부터의 내부 클럭 신호 int. CLK의 클럭에 동기하여 행 어드레스를 스트로브하기 위한 내부 제어 신호 int. CTL이 제어 신호 버퍼(132)에서 생성된다. 이 내부 제어 신호 int. CTL에 의해서 행 어드레스가 취득하고 대응하는 워드선이 선택된다. 다음의 내부 클럭 신호 int. CLK의 클럭에 동기하여 열 어드레스를 스트로브하기 위한 내부 제어 신호 int. CTL이 제어 신호 버퍼(132)에서 생성된다. 이 내부 제어 신호 int. CTL에 의해서 열 어드레스가 취득하고, 메모리 셀의 데이타가 열 디코더(20)에 의해서 입출력선에 판독된다. 이 데이타는 내부 클럭 신호 int. CLK에 동기하여 출력된다.

이 DRAM(1)에서는 센스 앰프(25) 구동용 내부 전원 회로(21)와 글로벌 입출력선 프리차지 회로(24) 및 기록 드라이버(23)용 내부 전원 회로(12)를 설치하여 센스 앰프(25)에 공급되는 내부 전원 Vcc1과, 글로벌 입출력선 프리차지 회로(24) 및 기록 드라이버(23)에 공급되는 내부 전원 Vcc2를 분리하고 있다. 또한, 어드레스 버퍼(17), 클럭 버퍼(131), 제어 신호 버퍼(132) 등을 포함하는 주변 회로는 외부 전원 전압 Ext. Vcc에 의해 구동하고 있다.

이에 따라, 글로벌 입출력쌍 GIOa, GIOb의 충방전 시에 글로벌 입출력선 프리차지 회로(24)에 공급되는 전원 전류 및 기록 드라이버(23)의 동작 시에 기록 드라이버(23)에 공급되는 전원 전류에 의해서 전원 공급선에 노이즈가 생긴 경우라도 센스 앰프(25) 및 주변 회로로의 전원 공급선으로 노이즈가 전파하는 일은 없다.

[실시예 13]

실시예 1 내지 실시예 12에서는 내부 버스폭의 확대에 따라 기록 드라이버나 글로벌 입출력선 프리차지 회로에서의 소비 전류의 증대에 의해서 증대한 노이즈의 악영향이 센스 앰프나 주변 회로 등 다른 회로로 파급하는 것의 방지가 주된 목적이었다.

실시예 13에서는 메모리 셀 어레이 전원 즉 센스 앰프 전원의 전압 레벨을 내리기 위해서 필요한 문제점의 해결을 생각한다.

도 20은 기록 드라이버(23)의 구성을 나타내는 도면이다. 실시예 13에서는 기록 드라이버(23)에 공급되는 전원의 전압 레벨을 센스 앰프 전원의 전압 레벨과 동일로 한다.

즉, 도 20에서의 기록 드라이버의 구동 전원 Vcc-WD의 전압 레벨을 실시예 1내지 실시예 12에서의 내부 전원 회로 전원의 공급 전압 Vcc1과 동일 레벨로 한다. 이에 따라, 글로벌 입출력선 쌍 GIO, /GIO의 진폭 레벨을 저감할 수 있으며 이퀄라이즈 동작의 소요 시간 단축에 의한 동작의 고속화와 소비 전류의 저감을 실현할 수 있다.

이들의 효과는 내부 버스폭을 넓게 취해서 한번에 대량의 데이타의 교환을 행하는 혼재 DRAM에서 특히 현저하다.

또한 기록 드라이버(23)의 구동 전원의 전압 레벨을 센스 앰프 전원의 전압 레벨과 동일로 함으로써, 센스 앰프 전원의 전압 레벨을 주변 회로의 구동 전원의 전압 레벨에서부터 내린 경우에서도 계층 I/O선 구조를 채용하는 것이 가능해진다. 이하에 그 이유를 상세하게 설명한다.

도 21은 센스 앰프 전원의 전압 레벨을 내린 경우에, 계층 I/O선 구조에서 로컬 입출력선 LIO와 글로벌 입출력선 GIO를 접속하기 위한 전송 게이트(34)의 구성을 나타내는 회로도이다.

도 21을 참조하여, 전송 게이트(34)는 P형 트랜지스터(113)과 N형 트랜지스터(114)를 포함한다. N형 트랜지스터(114) 및 P형 트랜지스터(113)는 서브 블럭 선택 신호 SB 신호 및 그 반전 신호를 게이트에 받는다.

도 20에서는 도 31에 도시되는 전송 게이트가 N형 트랜지스터만으로 구성되어 있던데 대해서 P형 트랜지스터와 N형 트랜지스터의 쌍에 의해서 구성된다. 이것은 센스 앰프 전원의 전압 레벨의 저하에 따라 대응하는 'H' 레벨 데이타에 대응하는 전압 레벨도 낮아지기 때문에, 'H' 레벨 데이타를 기록할 때, N형 트랜지스터만으로 구성된 전송 게이트에서는 트랜지스터 임계치 전압 하강의 영향에 의해서 'H' 레벨 데이타에 대응하는 충분한 전압 레벨이 얻어지지 않기 때문이다.

그래서, P형 트랜지스터(113)를 전송 게이트(34)에 사용하지만, 기록 드라이버의 구동 전원의 전압 레벨을 종래와 같이 센스 앰프 전원의 전압보다도 높은 주변 회로의 구동 전원의 전압 레벨로 한 경우에 문제가 생긴다.

도 22는 전송 게이트(34)에 포함되는 P형 트랜지스터(113)에서의 문제점을 설명하기 위한 개념도이다. 도 22에는 글로벌 입출력선 GIO와 로컬 입출력선 LIO 간에 접속된 P형 트랜지스터(113)의 구성이 나타난다.

도 22를 참조하여, P형 트랜지스터(113)는 로컬 입출력선 LIO와 접속된 소스·드레인 한쪽(134)과, 글로벌 입출력선 GIO와 접속된 소스·드레인의 다른쪽(135)을 구비한다. P형 트랜지스터(113)가 'H' 레벨의 데이타를 전달할 때, 드레인 및 소스에 접속되는 로컬 입출력선 LIO와 글로벌 입출력선 GIO에 다른 전압 레벨이 인가되게 된다.

전송 게이트는 각 서브 블럭마다 설치되는 것이기 때문에 메모리 매트 내의 센스 앰프대 혹은 서브 워드 드라이버대와 같은 서브 블럭에 인접한 영역에 설치되는 것이 레이아웃 상 바람직하다. 이 때문에, 보디 컨택트(136)를 통해 보디 영역(132)을 형성하는 N웰에 인가되는 전압은 센스 앰프 전원의 전압 레벨 Vcc1이 된다.

그런데, 글로벌 입출력선 GIO를 통해 기록 드라이버(23)에 의한 기록 동작에 의해서 이 P형 트랜지스터(113)의 P+형인 소스·드레인 영역에 보디 영역을 형성하는 N형 웰의 전압 레벨보다 높은 주변 회로용의 전원 전압이 인가되면, 소스·드레인(135)과 보디(132) 간에 PN 순접합이 형성되며 전류가 흐르게 된다. 이 전류는 쓸데 없는 전류 소비를 야기할 뿐만아니라, 전류량이 증대한 경우에는 기생 트랜지스터에 의한 바이폴라 동작을 야기하고 메모리 불량에까지 이를 가능성이 있다.

기록 드라이버(23)의 전원 전압 레벨을 센스 앰프 전원의 전압 레벨과 동일 레벨로 함으로써 이 문제는 해결된다.

도 23은 실시예 13의 DRAM의 기록 드라이버(23)에 포함되는 P형 트랜지스터(58, 59)의 구성을 나타내는 도면이다.

도 23을 참조하여, 실시예 13에서는 기록 드라이버(23)에 포함되는 P형 트랜지스터(58, 59)의 소스(144)에 공급되는 전원의 전압 레벨을 주변 회로와 공통의 전원 전압 레벨 Vcc3으로 하는 것은 아니고, 그보다도 낮은 센스 앰프 전원의 전압 레벨 Vcc1과 동일하게 한다.

또한, 일반적으로 기록 드라이버(23)는 주변 회로로서 메모리 셀 어레이 외에 설계되기 때문에, P형 트랜지스터(58, 59)를 센스 앰프 전원에 의해서 구동하기 위해서는 이 영역에 설치되는 다른 P형 트랜지스터(150)와 공통의 N형 웰에 P형 트랜지스터(58, 59)를 설치할 수 없다. 즉, P형 트랜지스터(58, 59)의 보디 영역(142)을 다른 트랜지스터의 보디 영역(151)으로부터 전기적으로 절연하는 것이 필요하다.

기록 드라이버(23)는 이러한 구성을 갖는 P형 트랜지스터(58, 59)에 의해서 'H' 레벨의 데이타의 기록을 행하기 위해서, 드레인(145)에 접속된 글로벌 입출력선 쌍 GIO, /GIO의 'H' 레벨은 센스 앰프용 전원의 전압 레벨로 풀업되며, 로컬 입출력선 쌍 LIO, /LIO의 'H' 레벨 데이타 간의 전압의 차는 해소되기 때문에, 상술한 문제는 발생하지 않는다.

또한, 기록 드라이버를 구성함에 있어서, 그 밖의 소자인 인버터(111, 112), NAND 게이트(52, 53), 인버터(50, 51)를 구동하는 전원의 전압 레벨은 특히 한정되지 않는다.

그러나, 상기한 바와 같이 절연을 행하기 위해서는 N형 웰을 독립하여 설치하는 것이 필요하기 때문에 면적 증가라는 단점이 생긴다.

따라서, 레이아웃적으로 여유가 있으면 데이타 기록에 직접 대응하는 P형 트랜지스터(58, 59)만을 센스 앰프 전원으로 구동하는 구성으로 하면 좋지만, 도 21에 도시된 기록 드라이버의 회로 소자 전체를 메모리 셀 어레이 전원으로 구동하면 레이아웃의 면에서 유리하다.

도 24는 기록 드라이버(23)의 구동 전원의 전압 레벨을 센스 앰프 전원의 전압 레벨과 동일하게 하기 위한 DRAM 내부의 공급 전원 계통을 나타내는 블럭도이다.

도 24를 참조하여, 내부 전원 회로(11)는 메모리 셀 어레이(13), 센스 앰프(25)와 기록 드라이버(23)에 전원 전압을 공급한다. 이에 따라, 기록 드라이버(23)를 구동하는 전원 전압 레벨을 메모리 셀 어레이 전원의 전압 레벨과 동일하게 할 수 있다.

한편, 주변 회로(90)는 독립한 다른 내부 전원 회로(61)에 의해서 전원 전압이 공급되고 있다. 상술한 바와 같이, 논리 회로부의 동작 속도 향상 등의 관점에서부터 주변 회로(90)에 공급되는 전원 전압은 센스 앰프 전원의 전압 레벨보다도 높은 것으로 된다.

[실시예 14]

실시예 14에서는 실시예 13의 구성 외에, 또한 내부 버스폭의 확대 등에 의한 기록 드라이버의 소비 전류의 증대에 따라 생기는 악영향을 억제하기 위한 전원 공급 계통을 생각한다.

실시예 14에서는 기록 드라이버를 구동하는 전원을 센스 앰프 전원과는 별도로 설치된다. 또한, 기록 드라이버의 전원 전압을 센스 앰프의 전원 전압과 동일 레벨로 하기 위해 전압 평형 회로가 설치된다.

도 25는 본 발명의 실시예 14에서의 DRAM 내부의 공급 전원 계통을 나타내는 블럭도이다. 도 25를 참조하여, 내부 전원 회로(12)가 도 24의 구성 외에 또한 설치된다. 또한 내부 전원 회로(11)의 전원 노드와 내부 전원 회로(12)의 전원 노드를 접속하는 전원 배선(65)을 전압 평형 회로(63)로서 설치함으로써, 양자의 전원 노드의 전압 레벨은 동일 레벨로 유지된다. 이에 따라, 기록 드라이버(23)는 센스 앰프 전원의 전압 레벨과 동일한 전압 레벨에 의해서 구동되게 된다. 주변 회로(90)에 대한 전원 전압의 공급에 대해서는 도 24에서 설명한 그대로이므로 설명은 반복하지 않는다.

도 26은 본 발명의 실시예 14의 별도의 구성예의 DRAM 내부의 공급 전원 계통을 나타내는 도면이다.

도 26을 참조하여, 내부 전원 회로(12)는 기록 드라이버(23)에 대해서 독립적인 전원으로서 설치된다. 한편, 기준 전압 발생 회로(67) 및 Vref 신호선(68)이 내부 전원 회로(11, 12)의 발생하는 전압 레벨을 동일 레벨로 하는 전압 평형 회로(63)로서 새롭게 구비된다. 기준 전압 발생 회로(67)는 외부 전원 전압 Ext. Vcc를 받아 내부 전원 회로(11, 12)에 공통으로 인가되는 기준 전압 Vref.를 생성한다. 내부 전원 회로(11, 12)는 기준 전압 Vref. 에 기초하여 동일 레벨의 전압을 메모리 셀 어레이(13), 센스 앰프(25) 및 기록 드라이버(23)에 공급한다. 주변 회로(90)에 대한 전원 전압의 공급에 대해서는 도 22에서 설명한 그대로이므로 설명은 반복하지 않는다.

도 25, 도 26에서 설명한 실시예 14의 공급 전원 계통으로 함으로써 내부 버스폭의 확대 등에 의한 기록 드라이버의 소비 전류 증대에 따라 생기는 노이즈의 증대나 전원 전압 레벨의 변동이 다른 회로에 미치게 하는 악영향을 작게 할 수 있으며 반도체 집적 회로 장치 전체의 동작을 안정적인 것으로 할 수 있다.

실시예 13 및 실시예 14에서는 주변 회로(90)에 대해서는 독립한 내부 전원 회로(61)로부터 전원 전압이 공급되는 구성으로 하고 있지만, 본원 발명은 이와 같은 구성에 한정되는 것은 아니다. 즉, 주변 회로(90)가 직접 외부 전원 전압 Ext. Vcc에 의해서 구동되는 구성으로 하는 것도 가능하다.

또한, 최근에 와서, 보다 고속 동작을 지향하기 위해서 센스 앰프 전원의 전압 레벨을 타이밍에 의해서 전환하는 방식도 제안되고 있지만, 본원 발명은 이러한 방식 하에서도 실현된다. 상기한 방식은 센스 앰프 전원의 전압 레벨을 데이타의'H' 레벨에 대응하는 제1 S/A 전압 레벨과, 제1 S/A 전압 레벨보다도 높은 제2 S/A 전압 레벨로 전환하는 것이 가능한 구성을 채용하여 데이타 기록, 판독 동작 후의 프리차지 동작을 제2 S/A 전압 레벨의 공급에 의해서 개시하고 프리차지 시간의 단축에 의한 동작의 고속화를 목적으로 하는 것이다.

상술한 바와 같이 본 발명은 기록 드라이버나 글로벌 입출력선 프리차지 회로의 동작에 따라 센스 앰프나 주변 회로 등 다른 회로가 영향을 받는 일 없는 반도체 집적 회로 장치를 제공할 수 있으며, 메모리 셀 어레이 전원 즉 센스 앰프 전원의 전압 레벨을 내림에 따라서 발생하는 모든 문제에 대처할 수 있는 워드 드라이버 및 전송 게이트를 갖는 반도체 집적 회로 장치를 제공할 수 있다.

이 구성 하에서는 전원 계통을 예를 들면 도 24의 구성으로서, 기록 드라이버(23)에 전원 전압을 공급하는 내부 전원 회로(11)에 제공되는 기준 전압 Vref.를 데이타의 'H' 레벨에 상당하는 상기 제1 S/A 전압 레벨로 함으로써 본원 발명의 효과를 함께 향유할 수 있다.

본 발명이 실시예를 참조하여 기술되었다 하더라도 이러한 예에 제한되는 것은 아니며, 본 발명의 사상 및 범주는 첨부된 청구항에 의해서만 제한된다.

Claims

행 및 열로 배치된 복수의 메모리 셀(32)을 갖는 메모리 셀 어레이(13)와,

상기 메모리 셀 어레이 중의 메모리 셀로부터 판독된 데이타 신호를 증폭하는 센스 앰프(25)와,

상기 메모리 셀 어레이 중의 메모리 셀에 데이타 신호를 기록하는 기록 드라이버(23)와,

데이타 입출력선쌍(GIOa, GIOb)을 프리차지하는 프리차지 회로(24)와,

상기 메모리 셀 어레이를 제어하기 위한 주변 회로(90)와,

외부 전원 전압(Ext. Vcc)을 받아서 상기 외부 전원 전압보다도 낮은 제1 내부 전원 전압(Vcc1)을 발생하는 제1 내부 전원 회로(11)와,

상기 외부 전원 전압을 받아서 상기 외부 전원 전압보다도 낮은 제2 내부 전원 전압(Vcc2)을 발생하는 제2 내부 전원 회로(12)와,

상기 외부 전원 전압을 받아서 상기 외부 전원 전압보다도 낮은 제3 내부 전원 전압(Vcc3)을 발생하는 제3 내부 전원 회로(60)

를 포함하되,

상기 센스 앰프는 상기 제1 내부 전원 전압의 공급을 받아서 동작하고,

상기 기록 드라이버는 상기 제2 내부 전원 전압의 공급을 받아서 동작하며,

상기 프리차지 회로는 상기 제1 및 제2 내부 전원 전압 중 어느 한쪽의 공급을 받아서 동작하고,

상기 주변 회로는 상기 제1, 제2 및 제3 내부 전원 전압 및 상기 외부 전원 전압 중 어느 하나의 공급을 받아서 동작하는 것을 특징으로 하는 반도체 집적 회로 장치.
행 및 열로 배치된 복수의 메모리 셀(32)을 갖는 메모리 셀 어레이(13)와,

외부 전원 전압(Ext. Vcc)을 받아서 상기 외부 전원 전압(Ext. Vcc)보다도 낮은 제1 내부 전원 전압(Vcc1)을 발생하는 제1 내부 전원 회로(11)와,

상기 제1 내부 전원 전압을 받아서 동작하고, 상기 메모리 셀 어레이 중의 메모리 셀로부터 판독된 데이타 신호를 증폭하는 센스 앰프(25)와,

상기 제1 내부 전원 전압을 받아서 동작하고, 상기 메모리 셀 어레이 중의 메모리 셀에 데이타 신호를 기록하는 기록 드라이버(23)와,

상기 행에 배치된 복수의 워드선(WL)과,

상기 열에 배치된 복수의 비트선쌍(BL, /BL)과,

로컬 입출력선쌍(LIO, /LIO)과,

상기 복수의 비트선에 대응하여 설치되고, 각각이 대응하는 비트선쌍과 상기 로컬 입출력선쌍과의 사이에 접속되는 복수의 열 선택 게이트(33a11-33an2, 33b11-33bn2)와,

글로벌 입출력선쌍(GIO, /GIO)과,

상기 로컬 입출력선쌍 및 상기 글로벌 입출력선쌍과의 사이에 접속되는 전송 게이트(34)

를 포함하되,

상기 전송 게이트는 P형 전계 효과형 트랜지스터(113)를 포함하며,

상기 P형 전계 효과형 트랜지스터는,

상기 로컬 입출력선쌍의 한쪽(LIO)과 전기적으로 결합된 소오스 및 드레인의 한쪽(134)과,

상기 글로벌 입출력선쌍의 한쪽(GIO)과 전기적으로 결합된 소오스 및 드레인의 다른 쪽(135)과,

상기 전송 게이트를 도통시키기 위한 선택 신호(SB)를 받는 게이트(133)와,

상기 제1 내부 전원 전압이 인가되는 게이트 바로 아래 영역(132)을 갖는 것을 특징으로 하는 반도체 집적 회로 장치.
행 및 열로 배치된 복수의 메모리 셀을 갖는 메모리 셀 어레이(13)와,

외부 전원 전압(Ext. Vcc)을 받아서 상기 외부 전원 전압(Ext. Vcc)보다도 낮은 제1 내부 전원 전압(Vcc1)을 발생하는 제1 내부 전원 회로(11)와,

상기 외부 전원 전압(Ext. Vcc)을 받아서 상기 외부 전원 전압(Ext. Vcc)보다도 낮은 제2 내부 전원 전압(Vcc2)을 발생하는 제2 내부 전원 회로(12)와,

상기 제1 내부 전원 회로(11)로부터 상기 제1 내부 전원 전압(Vcc1)을 받아서 동작하고, 상기 메모리 셀 어레이(13) 중의 메모리 셀로부터 판독된 데이타 신호를 증폭하는 센스 앰프(25)와,

상기 제2 내부 전원 회로(12)로부터 상기 제2 내부 전원 전압(Vcc2)을 받아서 동작하고, 상기 메모리 셀 어레이(13) 중의 메모리 셀에 데이타 신호를 기록하는 기록 드라이버(23)와,

상기 제2 내부 전원 전압(Vcc2)을 상기 제1 내부 전원 전압(Vcc1)과 동일 레벨로 하는 전압 평형 수단(63)

을 구비하는 것을 특징으로 하는 반도체 집적 회로 장치.
행 및 열로 배치된 복수의 메모리 셀(32)을 갖는 메모리 셀 어레이(13)와,

외부 전원 전압(Ext. Vcc)을 받아서 상기 외부 전원 전압보다도 낮은 제1 내부 전원 전압(Vcc1)을 발생하는 제1 내부 전원 회로(11)와,

상기 제1 내부 전원 전압을 받아서 동작하고, 상기 메모리 셀 어레이 중의 메모리 셀로부터 판독된 데이타 신호를 증폭하는 센스 앰프(25)와,

상기 외부 전원 전압을 받아서 상기 외부 전원 전압보다도 낮은 제2 내부 전원 전압(Vcc2)을 발생하는 제2 내부 전원 회로(12)와,

상기 제2 내부 전원 전압을 받아서 동작하고, 상기 메모리 셀 어레이 중의 메모리 셀에 데이타 신호를 기록하는 기록 드라이버(23)와,

상기 행에 대응하여 배치된 복수의 워드선(WL)과,

상기 열에 대응하여 배치된 복수의 비트선쌍(BL, /BL)과,

로컬 입출력선쌍(LIOa, LIOb)과,

상기 복수의 비트선에 대응하여 설치되고, 각각이 대응하는 비트선쌍과 상기 로컬 입출력선쌍과의 사이에 접속된 복수의 열 선택 게이트(33a11-33an2, 33b11-33bn2)와,

글로벌 입출력선쌍(GIOa, GIOb)과,

상기 로컬 입출력선쌍 및 상기 글로벌 입출력선쌍과의 사이에 접속된 전송 게이트(34a, 34b)와,

상기 제2 전원 전압을 받아서 동작하고, 상기 글로벌 입출력선쌍을 프리차지하는 프리차지 회로(24a1-24an, 24b1-24bn)

를 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.