CN115398541A - 具有感测放大器的边缘存储器阵列垫 - Google Patents

Abstract

一种边缘存储器阵列垫，其具有被拆分成两半的存取线，以及形成在分隔开存取线分段半部的区中的垂直于存取线分段延伸的一组感测放大器。所述一组感测放大器中的感测放大器耦合到半部存取线对的第一子集的相对端。所述边缘存储器阵列垫进一步包含数字线(DL)跳线或另一结构，所述数字线跳线或另一结构被配置成跨越由所述一组感测放大器占用的所述区连接所述半部存取线对的第二子集，以形成延伸到耦合在所述边缘存储器阵列垫与内部存储器阵列垫之间的一组感测放大器的经组合或经延伸存取线。

Description

具有感测放大器的边缘存储器阵列垫

相关申请的交叉参考

本申请根据35U.S.C.§119要求2020年2月7日申请的第16/785,179号美国专利申请的较早申请日的权益。本申请以全文引用的方式并入本文中并用于所有目的。

背景技术

动态随机存取存储器(DRAM)装置阵列的当前实施方案实施存储器单元的偶数和奇数行分段交错的行分段区段。感测放大器连接到依序行分段，并且在读取另一行分段时，将两个行分段中的一个用作参考。结果，在阵列的边缘处，行分段区段包含边界行分段。这些边界分段与其它行分段区段交错，但其它行分段区段不连接到允许其用于存储数据的电路系统。因此，在这些边界行分段区段中，区段中的存储器单元的仅一半用于存储数据。因为仅使用存储器单元的一半，所以阵列的边缘周围的相当大的区域被未使用存储器单元耗用。

发明内容

本文中描述了实例设备、存储器、半导体装置、方法、系统等。一种实例设备可包含第一存储器阵列垫，其包含在第一方向上形成的多个存取线分段，其中多个存取线分段中的存取线分段耦合到第一计数的存储器单元行。实例设备可进一步包含邻近于第一存储器阵列垫的边缘形成的第二存储器阵列垫。第二存储器阵列垫可包含在第一方向上形成的第一多个存取线分段对，其中第一多个存取线分段对中的每一对由相应空间分隔开，其中第一多个存取线分段对中的一对的存取线分段耦合到第二计数的存储器单元行。第二存储器阵列垫可进一步包含在第一方向上形成且与第一多个存取线分段对交错的第二多个存取线分段对，其中第二多个存取线分段对中的每一对由相应空间分隔开，其中第二多个存取线分段对中的一对的存取线分段耦合到第二计数的存储器单元行。第二存储器阵列垫可进一步包含多个存取线跳线，其中多个存取线跳线中的存取线跳线被配置成跨越相应空间将第二多个存取线分段对中的一对的第一存取线分段与第二多个存取线分段对中的所述一对的第二存取线分段电耦合以形成相应经组合存取线分段。实例设备可进一步包含在垂直于第一方向的第二方向上在第一存储器阵列垫与第二存储器阵列垫之间延伸的第一感测放大器组。第一感测放大器组可包含耦合到多个存取线分段中的一个且耦合到第二多个存取线分段的对中的一个的相应经组合存取线分段的感测放大器。实例设备可进一步包含在第二方向上沿着形成在第一多个存取线分段对和第二多个存取线分段对中的对之间的相应空间延伸的第二感测放大器组。第二感测放大器组可包含耦合到第一多个存取线分段对中的一对的第一存取线分段和第二存取线分段的感测放大器。

另外或替代地，存储器单元行的第一计数大于存储器单元行的第二计数。另外或替代地，存储器单元行的第一计数为存储器单元行的第二计数的两倍。另外或替代地，第一感测放大器组中的感测放大器示意性地类似于第二感测放大器组中的感测放大器。另外或替代地，第一感测放大器组中的感测放大器示意性地不同于第二感测放大器组中的感测放大器。另外或替代地，第一感测放大器组中的感测放大器包含阈值电压补偿电路系统。另外或替代地，多个存取线跳线中的存取线跳线包含形成在不同于用于形成第一多个存取线对和第二多个存取线对的第二金属层的第一金属层中的部分。另外或替代地，多个存取线跳线中的存取线跳线包含从第一金属层竖直地延伸到存取线跳线的第二金属层部分的通孔。另外或替代地，第二存储器阵列垫为边缘存储器阵列垫。

另外或替代地，实例设备进一步包含邻近于第一存储器阵列垫的与第二存储器阵列垫相对的第二边缘形成的第三存储器阵列垫。第三存储器阵列垫可包含：第三多个存取线分段对，其在第一方向上形成，其中第三多个存取线分段对中的每一对由相应空间分隔开，其中第三多个存取线分段对中的一对的存取线分段耦合到第二计数的存储器单元行，以及第四多个存取线分段对，其在第一方向上形成且与第三多个存取线分段对交错，其中第四多个存取线分段对中的每一对由相应空间分隔开，其中第四多个存取线分段对中的一对的存取线分段耦合到第二计数的存储器单元行，以及第二多个存取线跳线。第二多个存取线跳线中的存取线跳线被配置成跨越相应空间将第四多个存取线分段对中的一对的第一存取线分段与第四多个存取线分段对中的所述一对的第二存取线分段电耦合以形成相应经组合存取线分段。实例设备可进一步包含在第二方向上沿着形成在第三多个存取线分段对和第四多个存取线分段对中的对之间的相应空间延伸的第三感测放大器组。第三感测放大器组可包含耦合到第三多个存取线分段对中的一对的第一存取线分段和第二存取线分段的感测放大器。另外或替代地，实例设备可进一步包含在第二方向上在第一存储器阵列垫与第三存储器阵列垫之间延伸的第四感测放大器组。第四感测放大器组包含耦合到多个存取线分段中的一个且耦合到第四多个存取线分段的对中的一个的相应经组合存取线分段的感测放大器。

另一种实例设备可包含边缘存储器阵列垫，其包含由第一空间分隔开的第一对存取线分段，其中第一对存取线分段中的存取线分段耦合到一定计数的存储器单元行。第一对存取线分段中的每一个耦合到第一感测放大器组中的第一感测放大器。实例边缘存储器阵列垫进一步包含分隔开第二空间的第二对存取线分段。第一空间可在垂直于第一存取线对和第二存取线对的方向上与第一空间对准。第二对存取线分段对中的存取线分段可耦合到所述一定计数的存储器单元行。实例边缘存储器阵列垫进一步包含存取线跳线，其被配置成跨越相应空间将第二对存取线分段中的第一存取线分段电耦合到第二对存取线分段中的第二存取线分段以形成经组合存取线分段。存取线分段可耦合到第二感测放大器组中的第二感测放大器。

另外或替代地，实例设备进一步包含第一感测放大器组和第二感测放大器组。另外或替代地，第一感测放大器示意性地类似于第二感测放大器。另外或替代地，第一感测放大器示意性地不同于第二感测放大器。另外或替代地，第二感测放大器包含阈值电压补偿电路系统。另外或替代地，实例设备进一步包含在垂直于第一存取线对和第二存取线对的方向上延伸的第一感测放大器组，其中第一感测放大器定位在第一空间中。另外或替代地，存取线跳线包含形成在不同于用于形成第一对存取线分段和第二对存取线分段的第二金属层的第一金属层中的部分。

一种实例方法可包含通过以下操作来形成存储器阵列的边缘存储器阵列垫：形成多个存取线分段对，其中多个存取线分段对中的每一个在共同区处分隔开；形成沿着共同区延伸的一组感测放大器，所述共同区垂直于感测放大器，其中相应感测放大器耦合到多个存取线分段对中的奇数对；以及形成被配置成在与所述一组感测放大器不同的层级处跨越共同区延伸的多个存取线跳线。多个DL跳线中的每一个可被配置成跨越共同区将多个存取线分段对中的相应偶数对电耦合在一起以形成经组合存取线。

另外或替代地，实例方法可进一步包含使用第一金属层形成多个存取线分段对，以及使用第二金属层形成存取线跳线的部分。另外或替代地，实例方法可进一步包含针对多个存取线跳线中的每一个形成从第一金属层延伸到第二金属层的通孔。另外或替代地，实例方法可进一步包含沿着边缘存储器阵列垫的边缘形成第二组感测放大器，其中第二感测放大器被配置成耦合到经组合存取线分段且耦合到内部存储器阵列垫的存取线分段。

附图说明

图1说明根据本公开的实施例的半导体装置的示意性框图。

图2说明根据本公开的实施例的存储器阵列的部分的示意性框图。

图3说明根据本公开的实施例的边缘存储器阵列垫的部分的示意图的透视图。

图4说明根据本公开的实施例的存储器阵列的部分的简化示意性框图。

图5说明根据本公开的实施例的存储器阵列的部分的示意图的透视图。

图6为根据本公开的实施例的感测放大器的电路图。

图7为根据本公开的实施例的阈值电压补偿(VtC)感测放大器的电路图。

具体实施方式

下文阐述某些细节以提供对本公开的实施例的充分理解。然而，所属领域的技术人员将明白，可在没有这些特定细节的情况下实践本公开的实施例。此外，本文中所描述的本公开的特定实施例是借助于实例提供，并且不应用于将本公开的范围限制于这些特定实施例。

本公开描述其中边缘存储器阵列垫的所有存储器单元可被配置成用于存储和存取数据的存储器阵列实施方案。边缘存储器阵列垫可包含被拆分成两半的数字线(例如，存取线、位线、数据输入/输出(I/O)线等)，以及形成在分隔开数字线半部的区中的垂直于数字线延伸的一组感测放大器。所述一组感测放大器中的感测放大器耦合到半部数字线对(例如，由半部数字线对的第一子集的个别半部形成的互补数字线)的第一子集的相对端。边缘存储器阵列垫进一步包含数字线(DL)跳线或另一结构，所述数字线跳线或另一结构被配置成跨越由所述一组感测放大器占用的区连接半部数字线对的第二子集，以形成延伸到耦合在边缘存储器阵列垫与内部存储器阵列垫之间的一组感测放大器的经组合或经延伸数字线(例如，由经组合或经延伸数字线和内部存储器阵列垫的数字线形成的互补数字线)。

在制造期间，数字线可形成在具有交错布置的存储器阵列垫中，使得偶数数字线被配置成在第一端处耦合到第一组感测放大器，并且奇数数字线被配置成在与第一端相对的第二端处耦合到第二组感测放大器。为了执行感测操作，感测放大器耦合到两个互补数字线，其方式为使得耦合到两个互补数字线中的一个的存储器单元的数据状态致使感测放大器将一个数字线驱动到第一逻辑值，并且将另一数字线驱动到与第一逻辑值相对的第二逻辑值。因此，第一组感测放大器可耦合到第一邻近存储器阵列垫的相应第二数字线集合，并且第二组感测放大器可耦合到第二邻近存储器阵列垫的相应第二数字线集合。对于形成存储器阵列的外部边缘的边缘存储器阵列垫，一个交错数字线集合可耦合到形成在边缘存储器阵列垫与内部存储器阵列垫之间的第一(内部)端附近的第一组感测放大器。然而，因为感测放大器可耦合在两个互补数字线或负载之间以执行感测操作，所以边缘存储器阵列垫的第二数字线集合可能不能够支持耦合到存储器阵列的边缘附近的第二(外部)端的感测放大器，这是由于不存在互补数字线集合以支持感测放大器的操作。

因此，为了避免边缘存储器阵列垫具有未使用的数字线(和对应存储器单元)的一半，边缘存储器阵列垫的数字线可经拆分(例如，或划分)以在数字线之间形成空间或区，并且一组感测放大器可形成在边缘存储器阵列垫中在数字线被拆分的空间或区中。形成在边缘存储器阵列垫的数字线之间的空间中的所述一组放大器中的感测放大器可耦合到边缘阵列垫的半部数字线对的第一子集。数字线(DL)跳线或另一结构可经形成以跨越由形成在边缘存储器阵列垫中的所述一组感测放大器占用的区连接半部数字线对的第二子集。在经由DL跳线或其它结构连接时，半部数字线对的第二子集形成被配置成耦合到形成在边缘存储器阵列垫与内部存储器阵列垫之间的一组感测放大器的经组合或经延伸数字线。在一些实例中，数字线和感测放大器可使用第一金属层至少部分地形成，并且DL跳线可使用第二金属层跨越由所述一组感测放大器占用的区域形成。在边缘阵列垫中拆分数字线并形成感测放大器的集合和DL跳线或其它结构的集合可通过避免数字线(和对应存储器单元)的一半在存储器的操作期间未使用来更高效地使用边缘存储器阵列垫的存储器单元。相较于在边缘存储器阵列垫中包含未使用数字线的实施方案，此允许较大存储器密度。

图1说明根据本公开的实施例的半导体装置100的示意性框图。半导体装置100包含存储器裸片。存储器裸片可包含命令/地址输入电路115、地址解码器120、命令解码器125、时钟输入电路105、内部时钟产生器107、行解码器130、列解码器140、存储器单元阵列145、读取/写入放大器165、I/O电路170以及电力电路190。

在一些实施例中，半导体装置100可包含但不限于例如集成到单个半导体芯片中的动态随机存取存储器(DRAM)装置，例如双数据速率(DDR)DDR4、DDR5、低功率(LP)DDR。裸片可安装在外部衬底上，例如，安装在存储器模块衬底、母板等上。半导体装置100可进一步包含存储器单元阵列145。存储器单元阵列145包含多个组，每一组包含多个字线WL、多个位线BL(例如，数字线、存取线、数据I/O线等)，以及布置在多个字线WL与多个位线BL的相交点处的多个存储器单元MC。字线WL的选择由行解码器130执行，并且位线BL的选择(连同列选择信号CS)由列解码器140执行。感测放大器(SA)150位于其对应位线BL附近，并且基于CS信号而连接到至少一个相应本地I/O线，所述CS信号继而经由充当开关的传送门(TG)195耦合到至少两个主要I/O线对中的相应者。

在一些实施例中，存储器单元阵列145可包含具有相应数字线和存储器单元的存储器阵列垫。存储器阵列垫可由用于控制电路系统的区域分隔开，所述控制电路系统包含连接到邻近存储器阵列垫的相应子集(例如，偶数或奇数)位线以对对应存储器单元执行感测操作的感测放大器150。在一些实例中，定位在两个内部存储器阵列垫之间或定位在内部存储器阵列垫与边缘存储器阵列垫(即，包含限定存储器单元阵列145的外部边界的部分的一个边缘的存储器阵列垫)之间的一组感测放大器150可各自耦合在互补位线对的相应子集(例如，偶数或奇数)之间，并且可被配置成对耦合到位线对的相应子集中的对应互补位线对的一个位线的存储器单元执行感测操作。

在边缘存储器阵列垫中，位线分段可被拆分(例如，物理地分隔开或划分)，并且一组感测放大器150可形成在位线分段被拆分的区中。位线分段可被拆分成两半(例如，基于耦合到位线分段的每一半的经连接存储器单元行的数目)。所述一组放大器150中的每一感测放大器可耦合到边缘阵列垫的半部位线对的第一子集。数字线(DL)跳线或另一结构可经形成以跨越由形成在边缘存储器阵列垫中的所述一组感测放大器150占用的区域连接半部位线对的第二子集以提供经组合或经延伸位线。经组合或经延伸位线可连接到形成在边缘存储器阵列垫与内部存储器阵列垫之间的感测放大器150的集合。因此，通过耦合到半部位线对的第一子集，形成在边缘存储器阵列中的感测放大器150的集合可连接到一对互补位线，所述一对互补位线具有为耦合到定位在两个邻近存储器阵列垫之间的感测放大器150的经组合或经延伸位线的长度的一半(例如，基于经连接存储器单元行的数目)的长度。

在一些实例中，位线和感测放大器150可使用第一金属层至少部分地形成，并且DL跳线可使用第二金属层跨越感测放大器150的集合形成。在一些实例中，形成在边缘存储器阵列垫中的所述一组感测放大器150可示意性地类似于形成在两个邻近存储器阵列垫之间的所述一组感测放大器150。在其它实例中，形成在边缘存储器阵列垫中的所述一组感测放大器150可示意性地不同于形成在两个邻近存储器阵列垫之间的所述一组感测放大器150。举例来说，形成在边缘存储器阵列垫中的所述一组感测放大器150可包含基本感测放大器电路系统，并且形成在两个邻近存储器阵列垫之间的成组感测放大器150除基本感测放大器电路系统之外还可包含阈值电压补偿电路系统以适应较长位线上的感测数据。通过在边缘阵列垫中拆分位线并形成感测放大器150的集合和DL跳线或其它结构的集合可更高效地使用边缘存储器阵列垫，并且避免位线(和对应存储器单元)的一半在存储器的操作期间未使用。相较于在边缘存储器阵列垫中包含未使用位线的实施方案，此允许较大存储器密度。

半导体装置100可采用多个外部端子，所述外部端子包含耦合到命令/地址总线(C/A)的地址和命令端子、时钟端子CK和/CK、数据端子DQ、DQS和DM、电源端子VDD、VSS、VDDQ和VSSQ，以及ZQ校准端子(ZQ)。

可经由命令/地址总线110从外部向命令/地址端子供应地址信号和组地址信号。供应到地址端子的地址信号和组地址信号经由命令/地址输入电路115传送到地址解码器120。地址解码器120接收地址信号且对地址信号进行解码以提供经解码地址信号ADD。ADD信号包含经解码行地址信号和经解码列地址信号。经解码行地址信号被提供到行解码器130，并且经解码列地址信号被提供到列解码器140。地址解码器120还接收组地址信号且将组地址信号供应到行解码器130、列解码器140。

可进一步从外部，例如存储器控制器向命令/地址端子供应命令信号。命令信号可经由C/A总线经由命令/地址输入电路115提供到命令解码器125。命令解码器125对命令信号进行解码以产生各种内部命令，其包含用以选择字线的行命令信号ACT和用以选择位线的列命令信号读取/写入，例如读取命令或写入命令，以及测试模式信号。

因此，在发布读取命令并及时向行地址和列地址供应读取命令时，可从通过这些行地址和列地址指定的存储器单元阵列145中的存储器单元读取读取数据。将读取数据DQ经由读取/写入放大器165和输入/输出电路170从数据端子DQ(数据)、DQS(数据选通)以及DM(数据掩蔽)输出到外部。类似地，在发布写入命令并及时向行地址和列地址供应此命令，并且接着将写入数据供应到数据端子DQ、DQS、DM时，通过输入/输出电路170中的数据接收器接收写入数据，且经由输入/输出电路170和读取/写入放大器165将所述写入数据供应到存储器单元阵列145，并在由行地址和列地址指定的存储器单元中写入所述写入数据。

转而解释包含在半导体装置100中的外部端子，分别向时钟端子CK和/CK供应外部时钟信号和互补外部时钟信号。外部时钟信号(包含互补外部时钟信号)可被供应到时钟输入电路105。时钟输入电路105可接收外部时钟信号以产生内部时钟信号ICLK。内部时钟信号ICLK被供应到内部时钟产生器107，并且因此基于所接收内部时钟信号ICLK而产生相位控制内部时钟信号LCLK。虽然并不限于此，但延迟锁定环路(DLL)电路、工作循环校正(DCC)电路或其组合可用作内部时钟产生器107。相位控制内部时钟信号LCLK可用作用于确定读取数据的输出定时的定时信号。

向电源端子供应电源电位VDD和VSS。这些电源电位VDD2和VSS被供应到电力电路190。电力电路190基于电源电位VDD2和VSS而产生各种内部电位VKK、VARY、VPERI等。内部电位VKK主要用于行解码器130中，内部电位VARY主要用于包含在存储器单元阵列145中的感测放大器中，并且内部电位VPERI用于许多其它电路块中。

还向电源端子供应电源电位VDDQ和VSSQ。这些电源电位VDDQ和VSSQ被供应到输入/输出电路170。电源电位VDDQ和VSSQ通常为分别与电源电位VDD2和VSS相同的电位。然而，专用电源电位VDDQ和VSSQ用于输入/输出电路170，使得由输入/输出电路170产生的电源噪声并不会传播到其它电路块。

图2说明根据本公开的实施例的存储器阵列200的部分的示意性框图。存储器阵列200包含定位在内部存储器阵列垫212的相对侧上的一对边缘存储器阵列垫210(1)-(2)、定位在内部存储器阵列垫212与所述一对边缘存储器阵列垫210(1)-(2)中的相应者之间的感测放大器组220(1)和感测放大器组220(2)、定位在边缘存储器阵列垫210(1)中的感测放大器组230(1)以及定位在边缘存储器阵列垫210(2)中的感测放大器组230(2)。图1的存储器单元阵列145可实施图2的存储器阵列200。

内部存储器阵列垫212可包含个别数字线(例如，位线、存取线或数据I/O线)分段数字线分段204，其中数字线分段204的第一集合耦合到感测放大器组220(1)，并且与第一集合交错的数字线分段204的第二集合耦合到感测放大器组220(2)。

所述一对边缘存储器阵列垫210(1)-(2)可各自包含分别布置在感测放大器组230(1)或感测放大器组230(2)的任一侧上并耦合到感测放大器组230(1)或感测放大器组230(2)的成对数字线分段205(1)-(2)。所述一对边缘存储器阵列垫210(1)-(2)可各自进一步包含布置在DL跳线240(1)-(6)中的相应者的任一侧上并经由DL跳线240(1)-(6)中的相应者耦合在一起以形成经组合或经延伸数字线分段的成对数字线分段206(1)-(2)。成对数字线分段205(1)-(2)可与成对数字线分段206(1)-(2)交错。在存储器阵列垫210(1)内，成对数字线分段205(1)-(2)中的每一对可耦合到感测放大器组230(1)中的相应感测放大器，并且经延伸或经组合数字线分段中的每一个(例如，经由DL跳线240(1)-(3)中的相应者耦合在一起的成对数字线分段206(1)-(2)中的对)可耦合到感测放大器组220(1)中的相应感测放大器。在存储器阵列垫210(2)内，成对数字线分段205(1)-(2)中的每一对可耦合到感测放大器组230(2)中的相应感测放大器，并且经延伸或经组合数字线分段中的每一个(例如，经由DL跳线240(4)-(6)中的相应者耦合在一起的成对数字线分段206(1)-(2)中的一对)可耦合到感测放大器组220(1)中的相应感测放大器。

DL跳线240(1)-(6)可经形成以跨越由感测放大器组230(1)或感测放大器组230(2)占用的区域或区，以将一个数字线分段206(1)连接到对应数字线分段206(2)。DL跳线240(1)-(6)可使用与成对数字线分段205(1)-(2)、成对数字线分段206(1)-(2)以及感测放大器组230(1)或感测放大器组230(2)不同的层结构地形成。DL跳线240(1)-(6)中的每一个可由导电材料构成。举例来说，数字线分段205(1)、数字线分段205(2)、数字线分段206(1)、数字线分段206(2)、感测放大器组230(1)，以及感测放大器组230(2)可使用第一金属层至少部分地形成，并且DL跳线240(1)-(6)可包含跨越包含相应感测放大器组230(1)或感测放大器组230(2)的区域延伸的第二金属层部分。在一些实例中，第二金属层可在第一金属层上方或下方。

成对数字线分段205(1)-(2)和成对数字线分段206(1)-(2)中的每一个别数字线分段可具有为内部存储器阵列垫212的数字线分段204的长度的一半的长度(例如，基于经耦合存储器单元行(未展示)的数目)。举例来说，数字线分段205(1)、数字线分段205(2)、数字线分段206(1)以及数字线分段206(2)中的每一个可具有为N千(NK)行的长度，并且数字线分段204中的每一个可具有为2NK行的长度。在一些实例中，N可等于任何整数，例如1、2、4、8等。

经组合或经延伸数字线分段(例如，通过DL跳线240(1)-(6)中的一个连接在一起的成对数字线分段206(1)-(2))的NK加NK或2NK长度可匹配数字线分段204中的每一个的2NK长度。举例来说，包含DL跳线240(1)和数字线204(1)的经组合或经延伸数字线分段可形成耦合到感测放大器组220(1)中的特定感测放大器的互补2NK长度数字线。类似地，包含DL跳线240(4)和数字线204(2)的经组合或经延伸数字线分段可形成耦合到感测放大器组220(2)中的特定感测放大器的互补2NK长度数字线。耦合到感测放大器组220(1)、感测放大器组220(2)、感测放大器组230(1)或感测放大器组230(2)中的任一个中的任何感测放大器的一对数字线的相对长度差异可由于电容和阻抗差异而不利地影响感测放大器的操作。因此，因为数字线分段205(1)和数字线分段205(2)具有共同NK长度，所以耦合到成对数字线分段205(1)-(2)中的个别对的感测放大器组230(1)和感测放大器组230(2)中的感测放大器可在经耦合数字线分段205(1)和205(2)上经历类似电容和阻抗负载。类似地，因为数字线分段204和经组合或经延伸数字线分段(例如，经由DL跳线240(1)-(6)耦合在一起的一对数字线分段206(1)-(2))中的每一个具有共同2NK长度，所以感测放大器组220(1)和感测放大器组220(2)中的感测放大器可经历类似电容和阻抗负载。

在一些实例中，感测放大器组230(1)和感测放大器组230(2)中的感测放大器可示意性地类似于感测放大器组220(1)和感测放大器组220(2)中的感测放大器。在一些实例中，感测放大器组230(1)和感测放大器组230(2)中的感测放大器的组件可具有与感测放大器组230(1)和感测放大器组230(2)的示意性共同组件不同(例如，较小)的大小，以适应数字线分段长度差异(例如，NK对比2NK)。相较于感测放大器组220(1)和感测放大器组220(2)中的感测放大器，具有比感测放大器组220(1)和感测放大器组220(2)中的感测放大器更小的组件的感测放大器组230(1)和感测放大器组230(2)中的感测放大器可产生用于感测放大器组230(1)和感测放大器组230(2)中的感测放大器的更小布局区域。在其它实例中，感测放大器组230(1)和感测放大器组230(2)可示意性地不同于感测放大器组220(1)和感测放大器组220(2)。举例来说，感测放大器组230(1)和感测放大器组230(2)可包含基本感测放大器电路系统，并且感测放大器组220(1)和感测放大器组220(2)除基本感测放大器电路系统之外还可包含阈值电压补偿电路系统，以适应较长数字线分段数字线分段204以及数字线分段206(1)、DL跳线240(1)-(6)中的一个和数字线分段206(2)的相应组合上的感测数据。

虽然图2描绘具有6个数字线分段数字线分段204的内部存储器阵列垫212，并且描绘具有6对数字线分段(例如，3对数字线分段205(1)-(2)和3对数字线分段206(1)-(2))的所述一对边缘存储器阵列垫210(1)-(2)中的每一个，但应了解，内部存储器阵列垫212以及所述一对边缘存储器阵列垫210(1)-(2)中的每一个可包含超过6个数字线分段。

图3说明根据本公开的实施例的边缘存储器阵列垫300的部分的示意图的透视图。在一些实例中，图1的存储器单元阵列145中的任一个和/或图2的所述一对边缘存储器阵列垫210(1)-(2)中的任一个或两个可实施边缘存储器阵列垫300的部分中的一或多个。

边缘存储器阵列垫300可包含布置在感测放大器组330中的感测放大器331的任一侧上并耦合到感测放大器组330中的感测放大器331的一对数字线分段305(1)-(2)。边缘存储器阵列垫300可进一步包含布置在DL跳线340的任一侧上并经由DL跳线340耦合在一起以形成经组合或经延伸数字线分段的一对数字线分段306(1)-(2)。

DL跳线340可经形成以跨越由感测放大器组330占用的区域或区，以将数字线分段306(1)连接到数字线分段306(2)。DL跳线340可使用与所述一对数字线分段305(1)-(2)、所述一对数字线分段306(1)-(2)以及感测放大器组330不同的层结构地形成。DL跳线340可由导电材料构成。举例来说，数字线分段305(1)、数字线分段305(2)、数字线分段306(1)、数字线分段306(2)，以及感测放大器组330可使用第一金属层M0至少部分地形成，并且DL跳线340可包含跨越包含感测放大器组330的区域延伸的第二金属层部分M1。DL跳线340可包含通孔或一些其它结构以将在第一金属层M0处邻近于感测放大器组330的所述一对数字线分段306(1)-(2)的相应端电连接到DL跳线340的第二层部分M1。

所述一对数字线分段305(1)-(2)和所述一对数字线分段306(1)-(2)中的每一个别数字线分段可具有共同长度(例如，基于经耦合存储器单元行(未展示)的数目)。举例来说，数字线分段305(1)、数字线分段305(2)、数字线分段306(1)以及数字线分段306(2)中的每一个可具有为N千(NK)行的长度。通过经由DL跳线340将所述一对数字线分段306(1)-(2)耦合在一起，所形成的经组合或经延伸数字线分段可具有2NK长度，其可耦合到耦合到具有2NK数字线分段(未展示)的内部阵列垫的一组感测放大器。

图4说明根据本公开的实施例的存储器阵列400的部分的简化示意性框图。存储器阵列400包含定位在内部存储器阵列垫412的相对侧上的一对边缘存储器阵列垫410(1)-(2)、定位在内部存储器阵列垫412与所述一对边缘存储器阵列垫410(1)-(2)中的相应者之间的感测放大器组420(1)和感测放大器组420(2)、定位在边缘存储器阵列垫410(1)中的感测放大器组430(1)以及定位在边缘存储器阵列垫410(2)中的感测放大器组430(2)。图1的存储器单元阵列145和/或图2的存储器阵列200可实施图4的存储器阵列400。在一些实例中，400可实施图3的边缘存储器阵列垫300的部分中的至少一个。

内部存储器阵列垫412可包含个别数字线(例如，位线、数字线或数字线)分段数字线分段404，其中数字线分段数字线分段404的第一集合耦合到感测放大器组420(1)，并且与第一集合交错的第二集合耦合到感测放大器组420(2)。

所述一对边缘存储器阵列垫410(1)-(2)可各自包含分别布置在感测放大器组430(1)或感测放大器组430(2)的任一侧上并耦合到感测放大器组430(1)或感测放大器组430(2)的成对数字线分段405(1)-(2)。所述一对边缘存储器阵列垫410(1)-(2)可各自进一步包含布置在DL跳线440(1)-(4)中的相应者的任一侧上并经由DL跳线440(1)-(4)中的相应者耦合在一起以形成经组合或经延伸数字线分段的成对数字线分段406(1)-(2)。成对数字线分段405(1)-(2)可与成对数字线分段406(1)-(2)交错。在存储器阵列垫410(1)内，成对数字线分段405(1)-(2)中的每一对可耦合到感测放大器组430(1)中的相应感测放大器，并且经组合或经延伸数字线分段(例如，经由DL跳线440(1)-(2)中的相应者耦合在一起的成对数字线分段406(1)-(2))可耦合到感测放大器组420(1)中的相应感测放大器。在存储器阵列垫410(2)内，成对数字线分段405(1)-(2)中的每一对可耦合到感测放大器组430(2)中的相应感测放大器，并且所形成的经组合或经延伸数字线分段(例如，经由DL跳线440(3)-(4)中的相应者耦合在一起的成对数字线分段406(1)-(2))可耦合到感测放大器组420(1)中的相应感测放大器。

DL跳线440(1)-(4)可经形成以跨越由感测放大器组430(1)或感测放大器组430(2)占用的区域，以将一个数字线分段406(1)连接到对应数字线分段406(2)。DL跳线440(1)-(6)可使用与成对数字线分段405(1)-(2)、成对数字线分段406(1)-(2)以及感测放大器组430(1)或感测放大器组430(2)不同的层结构地形成。DL跳线440(1)-(4)中的每一个可由导电材料构成。举例来说，数字线分段405(1)、数字线分段405(2)、数字线分段406(1)、数字线分段406(2)、感测放大器组430(1)，以及感测放大器组430(2)可使用第一金属层至少部分地形成，并且DL跳线440(1)-(4)可包含跨越包含相应感测放大器组430(1)或感测放大器组430(2)的区域延伸的第二金属层部分。在一些实例中，第二金属层可在第一金属层上方或下方。

成对数字线分段405(1)-(2)和成对数字线分段406(1)-(2)中的每一个别数字线分段可具有为内部存储器阵列垫412的数字线分段404的长度的一半的长度(例如，基于经耦合存储器单元行(未展示)的数目)。举例来说，数字线分段405(1)、数字线分段405(2)、数字线分段406(1)以及数字线分段406(2)中的每一个可具有为N千(NK)行的长度，并且数字线分段404中的每一个可具有为2NK行的长度。在一些实例中，N可等于任何整数，例如1、2、4、8等。

经组合或经延伸数字线分段(例如，通过DL跳线440(1)-(4)连接在一起的成对数字线分段406(1)-(2))的NK加NK或2NK长度可匹配数字线分段404中的每一个的2NK长度。耦合到感测放大器组420(1)、感测放大器组420(2)、感测放大器组430(1)或感测放大器组430(2)中的任一个中的任何感测放大器的一对数字线的相对长度差异可由于电容和阻抗差异而不利地影响感测放大器的操作。因此，因为数字线分段405(1)和数字线分段405(2)具有共同NK长度，所以耦合到成对数字线分段405(1)-(2)中的个别对的感测放大器组430(1)和感测放大器组430(2)中的感测放大器可在经耦合数字线分段405(1)和405(2)上经历类似电容和阻抗负载。类似地，因为数字线分段404和经延伸或经组合数字线分段(例如，经由DL跳线440(1)-(4)耦合在一起的所述一对数字线分段406(1)-(2))中的每一个具有共同2NK长度，所以感测放大器组420(1)和感测放大器组420(2)中的感测放大器可经历类似电容和阻抗负载。

在一些实例中，感测放大器组430(1)和感测放大器组430(2)可示意性地类似于感测放大器组420(1)和感测放大器组420(2)。在一些实例中，感测放大器组430(1)和感测放大器组430(2)中的感测放大器的组件可具有与感测放大器组430(1)和感测放大器组430(2)的示意性共同组件不同(例如，较小)的大小，以适应数字线分段长度差异(例如，NK对比2NK)。相较于感测放大器组420(1)和感测放大器组420(2)中的感测放大器，具有比感测放大器组420(1)和感测放大器组420(2)中的感测放大器更小的组件的感测放大器组430(1)和感测放大器组430(2)中的感测放大器可产生用于感测放大器组430(1)和感测放大器组430(2)中的感测放大器的更小布局区域。在其它实例中，感测放大器组430(1)和感测放大器组430(2)可示意性地不同于感测放大器组420(1)和感测放大器组420(2)。举例来说，感测放大器组430(1)和感测放大器组430(2)可包含基本感测放大器电路系统，并且感测放大器组420(1)和感测放大器组420(2)除基本感测放大器电路系统之外还可包含阈值电压补偿电路系统，以适应较长数字线分段数字线分段404以及数字线分段406(1)、DL跳线440(1)-(6)中的一个和数字线分段406(2)的相应组合上的感测数据。

虽然图4描绘具有4个数字线分段数字线分段404的内部存储器阵列垫412，并且描绘具有6对数字线分段(例如，2对数字线分段405(1)-(2)和2对数字线分段406(1)-(2))的所述一对边缘存储器阵列垫410(1)-(2)中的每一个，但应了解，内部存储器阵列垫412以及所述一对边缘存储器阵列垫410(1)-(2)中的每一个可包含超过4个数字线分段。

图5说明根据本公开的实施例的存储器阵列500的部分的示意图的透视图。存储器阵列500包含邻近于内部存储器阵列垫512的边缘存储器阵列垫边缘存储器阵列组510、定位在内部存储器阵列垫512与边缘存储器阵列垫边缘存储器阵列组510之间的感测放大器组感测放大器组520，以及定位在边缘存储器阵列垫边缘存储器阵列组510中的感测放大器组感测放大器组530。在一些实例中，图1的存储器单元阵列145中的任一个和/或图2的所述一对边缘存储器阵列垫210(1)-(2)中的任一个或两个可实施存储器阵列500的部分中的一或多个。

内部存储器阵列垫512可包含经由522(1)耦合到感测放大器组520中的感测放大器521的数字线(例如，位线、存取线或数据I/O线)分段数字线分段504。

边缘存储器阵列组510可包含布置在感测放大器组530中的感测放大器531的任一侧上并分别经由通孔532(1)-(2)耦合到感测放大器组530中的感测放大器531的一对数字线分段505(1)-(2)。边缘存储器阵列组510可进一步包含布置在DL跳线540的任一侧上并经由DL跳线540耦合在一起以形成经组合或经延伸数字线分段的一对数字线分段506(1)-(2)，其中506(1)经由通孔522(2)耦合到感测放大器组520中的感测放大器521。所述一对数字线分段505(1)-(2)可与所述一对数字线分段506(1)-(2)交错。

DL跳线540可经形成以跨越由感测放大器组530占用的区域，以将数字线分段506(1)连接到数字线分段506(2)。DL跳线540可使用与所述一对数字线分段505(1)-(2)、所述一对数字线分段506(1)-(2)、感测放大器组530以及感测放大器组520不同的层结构地形成。DL跳线540可由导电材料构成。举例来说，数字线分段505(1)、数字线分段505(2)、数字线分段506(1)、数字线分段506(2)，以及感测放大器组530可使用第一金属层M0至少部分地形成，并且DL跳线540可包含跨越包含感测放大器组530的区域延伸的第二金属层部分M1546。DL跳线540可包含分别堆叠在通孔544(1)-(2)上的通孔542(1)-(2)，或一些其它结构，以将在第一金属层M0处邻近于感测放大器组530的所述一对数字线分段506(1)-(2)的相应端电连接到DL跳线540的第二层部分M1 546。

所述一对数字线分段505(1)-(2)和所述一对数字线分段506(1)-(2)中的每一个别数字线分段可具有共同长度(例如，基于经耦合存储器单元行(未展示)的数目)，并且数字线分段504可具有所述一对数字线分段505(1)-(2)和所述一对数字线分段506(1)-(2)中的个别数字线分段中的每一个的长度两倍的长度。举例来说，数字线分段505(1)、数字线分段505(2)、数字线分段506(1)以及数字线分段506(2)中的每一个可具有为N千(NK)存储器单元行的长度，并且数字线分段504可具有为2NK存储器单元行的长度。经由DL跳线540将所述一对数字线分段506(1)-(2)耦合在一起可提供长度为2NK行的数字线分段，以匹配数字线分段504的长度。在一些实例中，N可等于任何整数，例如1、2、4、8等。

在一些实例中，感测放大器531可示意性地类似于感测放大器521。在一些实例中，感测放大器531的组件可具有与感测放大器521的示意性共同组件不同(例如，较小)的大小，以适应数字线分段长度差异(例如，NK对比2NK)。相较于感测放大器521，具有比感测放大器521更小的组件的感测放大器531可产生用于感测放大器531的更小布局区域。在其它实例中，感测放大器531可示意性地不同于感测放大器521。举例来说，感测放大器531可包含基本感测放大器电路系统，并且感测放大器521除基本感测放大器电路系统之外还可包含阈值电压补偿电路系统，以适应较长数字线分段数字线分段404以及数字线分段506(1)、DL跳线540和存取线分段506(2)的相应组合上的感测数据。

图6为根据本公开的实施例的(例如，基本或传统)感测放大器600的电路图。感测放大器600可包含在图1的感测放大器150中的一或多个中。在一些实例中，图2的感测放大器组220(1)、220(2)、230(1)或230(2)中的任一个、图3的感测放大器组330、图4的感测放大器组420(1)、420(2)、430(1)或430(2)中的任一个，或图5的感测放大器组520或530中的任一个可实施感测放大器600中的一或多个。感测放大器600可包含第一类型的晶体管(例如，p型场效应晶体管(PFET))610、611，其具有分别耦合到第二类型的晶体管(例如，n型场效应晶体管(NFET)612、613的漏极的漏极。第一类型的晶体管610、611和第二类型的晶体管612、613形成包含第一反相器和第二反相器的互补晶体管反相器，所述第一反相器包含晶体管610和612，所述第二反相器包含晶体管611和613。第一类型的晶体管610、611可耦合到P感测放大器控制线(例如，激活信号ACT)，所述控制线可在有源“高”电平下提供供应电压(例如，阵列电压VARY)。第二类型的晶体管612、613可耦合到N感测放大器控制线(例如，行N感测锁存信号RNL)，所述控制线可在有源“低”电平下提供参考电压(例如，接地(GND)电压)。感测放大器600可分别通过数字(或位)线DL 620和/DL 621感测和放大应用于感测节点614、615的数据状态。数字线DL 620和/DL 621(感测节点614和615)可分别通过第二类型的晶体管661和662耦合到本地输入/输出节点A和B(LIOA/B)，所述第二类型的晶体管可在列选择信号CS处于作用中时显现为导电的。LIOT和LIOB可分别对应于图1的LIOT/B线。

感测放大器600可进一步包含晶体管618、619，其中晶体管618可将感测节点614耦合到全局电力总线650，并且晶体管619可将感测节点614耦合到感测节点615。全局电力总线650可耦合到被配置成提供预充电电压VPCH的节点。在一些实例中，VPCH电压是位线预充电电压VBLP。在一些实例中，可在感测操作的一些阶段期间将VPCH电压设置为VARY电压。阵列电压VARY的电压可小于位线预充电电压VBLP的电压。在一些实例中，位线预充电电压VBLP可大约为阵列电压VARY的一半。晶体管618和619可响应于提供在晶体管618和619的栅极上的平衡信号AAGTEQ和AABLEQ而将全局电力总线650耦合到感测节点614和615。

在操作中，感测放大器600可被配置成响应于所接收控制信号(例如，ACT和RNL信号、AABLEQ和AAGTEQ均衡信号，以及CS信号)而感测数字线DL 620和/DL 621上的经耦合存储器单元的数据状态。控制信号可由解码器电路提供，例如命令解码器(例如，图1的命令解码器125)、行解码器(例如，图1的行解码器130)、列解码器(例如，图1的列解码器140)、存储器阵列控制电路系统(例如，图1的存储器组BANK0-N的存储器单元阵列145的控制电路系统)中的任一个或其任一组合。感测操作可包含初始预充电/均衡阶段和感测阶段。

在感测操作的初始预充电/均衡阶段期间，可以VPCH电压对感测节点614和615进行预充电。举例来说，全局电力总线650可供应有VPCH电压，并且AAGTEQ和AABLEQ信号可分别处于其作用中状态。因此，当在初始预充电或待用阶段中时，数字线DL 620和/DL 621以及感测节点614和615中的每一个可经预充电到预充电电压VPCH。在一些实例中，VPCH电压可大约为阵列电压的一半。

在初始预充电/均衡阶段的结束或感测阶段的开始处，可将与感测操作相关联的字线WL设置为作用中状态。在一些其它实例中，可在阈值电压补偿阶段期间激活字线WL。

在感测阶段期间，感测放大器600可感测耦合到数字线DL 620或/DL 621的存储器单元的数据状态。在激活字线WL之后，ACT信号和RNL信号被激活且分别被设置为逻辑高电平(例如，VARY电压)和逻辑低电平(例如，GND电压)。在感测阶段期间，接着用阈值电压补偿电压执行感测和放大操作以平衡第二类型的晶体管612和613的响应。举例来说，响应于存储器单元通过其相应存取装置耦合到数字线DL 620或/DL 621，在数字线DL 620与/DL 621之间产生了电压差。在第二类型的晶体管612、613的源极开始通过完全激活的RNL信号拉至接地，且栅极耦合到具有略微较高电压的数字线DL620或/DL 621的第二类型的晶体管612、613中的一个开始导通时，由第二类型的晶体管612、613感测电压差。在经由数字线DL 620耦合到感测节点614的存储器单元存储例如高数据状态时，晶体管613可开始导通。另外，在具有略微较低电压的感测节点615的电压通过导通晶体管613降低时，另一晶体管612可变得较不导电。因此，略微较高和较低电压被放大到逻辑高和逻辑低电压。

在感测到存储器单元的数据状态且感测节点614、615各自被拉至ACT信号和RNL信号电压中的相应者之后，可响应于读取命令而执行读取。举例来说，可激活CS信号(例如，响应于读取命令)，数字线DL 620和/DL 621(例如，在感测节点614和615处)可耦合到LIO节点(LIOT和LIOB)，并且可将数据输出提供到LIO节点。因此，可从LIO节点读出数据。在读取操作完成之后，可将CS信号设置为非作用中状态。可针对后续感测操作重新开始所述过程。

图7为根据本公开的实施例的阈值电压补偿(VtC)感测放大器700的电路图。VtC感测放大器700可包含在图1的感测放大器150中的一或多个中。在一些实例中，图2的感测放大器组220(1)、220(2)、230(1)或230(2)中的任一个、图3的感测放大器组330、图4的感测放大器组420(1)、420(2)、430(1)或430(2)中的任一个，或图5的感测放大器组520或530中的任一个可实施VtC感测放大器700中的一或多个。VtC感测放大器700可包含第一类型的晶体管(例如，p型场效应晶体管(PFET))710、711，其具有分别耦合到第二类型的晶体管(例如，n型场效应晶体管(NFET))712、713的漏极的漏极。第一类型的晶体管710、711和第二类型的晶体管712、713形成包含第一反相器和第二反相器的互补晶体管反相器，所述第一反相器包含晶体管710和712，所述第二反相器包含晶体管711和713。第一类型的晶体管710、711可耦合到P感测放大器控制线(例如，激活信号ACT)，所述控制线可在有源“高”电平下提供供应电压(例如，阵列电压VARY)。第二类型的晶体管712、713可耦合到N感测放大器控制线(例如，行N感测锁存信号RNL)，所述控制线可在有源“低”电平下提供参考电压(例如，接地(GND)电压)。VtC感测放大器700可分别通过数字(或位)线DL 720和/DL 721感测和放大应用于感测节点714、715的数据状态。可为耦合到第二类型的晶体管712、713的漏极的肠节点的节点716和717可经由隔离晶体管751和752耦合到数字线DL 720和/DL 721。隔离晶体管751和752可由隔离信号ISO0和ISO1控制。数字线DL 720和/DL 721(感测节点714和715)可分别通过第二类型的晶体管761和762耦合到本地输入/输出节点A和B(LIOA/B)，所述第二类型的晶体管可在列选择信号CS处于作用中时显现为导电的。LIOT和LIOB可分别对应于图1的LIOT/B线。

VtC感测放大器700可进一步包含额外第二类型的晶体管731、732，所述第二类型的晶体管具有耦合到感测节点715和714的漏极，以及耦合到肠节点716和717以及第二类型的晶体管712和713的漏极两者的源极。第二类型的晶体管731、732的栅极可接收位线补偿信号AABLCP，并且可为第二类型的晶体管712与713之间的阈值电压不平衡提供电压补偿。VtC感测放大器700可进一步包含晶体管718、719，其中晶体管718可将肠节点716耦合到全局电力总线750，并且晶体管719可将肠节点716耦合到肠节点717。全局电力总线750可耦合到被配置成提供预充电电压VPCH的节点。在一些实例中，VPCH电压是位线预充电电压VBLP。在一些实例中，可在感测操作的一些阶段期间将VPCH电压设置为VARY电压。阵列电压VARY的电压可小于位线预充电电压VBLP的电压。在一些实例中，位线预充电电压VBLP可大约为阵列电压VARY的一半。晶体管718和719可响应于提供在晶体管718和719的栅极上的平衡信号AAGTEQ和AABLEQ而将全局电力总线750耦合到肠节点716和717。

在操作中，VtC感测放大器700可被配置成响应于所接收控制信号(例如，ISO0/ISO1隔离信号、ACT和RNL信号、AABLEQ和AAGTEQ均衡信号、CS信号，以及AABLCP信号)而感测数字线DL 720和/DL 721上的经耦合存储器单元的数据状态。控制信号可由解码器电路提供，例如命令解码器(例如，图1的命令解码器125)、行解码器(例如，图1的行解码器130)、列解码器(例如，图1的列解码器140)、存储器阵列控制电路系统(例如，图1的存储器组BANK0-N的存储器单元阵列145的控制电路系统)中的任一个或其任一组合。感测操作可包含若干阶段，例如初始预充电或待用阶段、补偿阶段、肠均衡阶段，以及感测阶段。

在感测操作的初始预充电或待用阶段期间，可以VPCH电压对肠节点716和717进行预充电。举例来说，全局电力总线750可供应有VPCH电压，并且AABLCP信号、ISO0/ISO1信号，以及AAGTEQ和AABLEQ信号可分别处于其作用中状态。因此，当在初始预充电或待用阶段中时，数字线DL 720和/DL 721、感测节点714和715以及肠节点716和717中的每一个可经预充电到预充电电压VPCH。在一些实例中，VPCH电压可大约为阵列电压的一半。

在初始预充电或待用阶段之后，VtC感测放大器700可进入阈值电压补偿阶段，其中从VPCH电压(例如，VBLP电压)对数字线DL 720和/DL 721上的电压进行偏压，以补偿(例如，提供阈值电压补偿)晶体管712、713之间的阈值电压差。在补偿阶段期间，ISO0和ISO1信号以及AAGTEQ和AABLEQ信号可被设置为相应非作用中状态，以停用晶体管751、752、718和719。AABLCP信号可保持处于作用中状态以启用晶体管331和332，以分别将节点714和715耦合到肠节点717和716。另外，晶体管712的漏极和栅极可耦合，并且晶体管713的漏极和栅极可耦合。在阈值电压补偿阶段结束时，AABLCP信号可转变到非作用中状态，此停用晶体管731和732且分别将节点714和715从肠节点717和716解耦。

在肠均衡阶段期间，肠节点717和716可从数字线DL 720和/DL 721解耦，并且可彼此耦合以将肠节点716、717之间的电压均衡到VPCH电压。在此阶段期间，AAGTEQ和AABLEQ信号可转变到作用中状态。在AABLCP信号被设置为非作用中状态时，晶体管732和731可将节点714和715从肠节点717和716解耦。在平衡信号AAGTEQ和AABLEQ被设置为作用中状态时，晶体管718和719可将来自全局电力总线750的VPCH电压耦合到肠节点716、717。在ISO0和ISO1信号被设置为非作用中状态时，隔离晶体管751和752可将肠节点717和716从数字线DL720和/DL 721解耦。在肠节点716和717经预充电到VPCH电压之后，AAGTEQ和AABLEQ信号可被设置为非作用中状态以停用晶体管718和719。而且，在肠均衡阶段期间，可将与感测操作相关联的字线WL设置为作用中状态。在一些其它实例中，可在阈值电压补偿阶段期间激活字线WL。

在感测阶段期间，VtC感测放大器700可感测耦合到数字线DL 720或/DL 721的存储器单元的数据状态。最初，可将ISO0和ISO1隔离信号设置为作用中状态，接着激活ACT信号和RNL信号并分别将其设置为逻辑高电平(例如，VARY电压)和逻辑低电平(例如，GND电压)。响应于ISO0和ISO1隔离信号转变到作用中状态，ISO晶体管751可将数字线DL 720耦合到肠节点716，并且ISO晶体管752可将数字线/DL 721耦合到肠节点717。在感测阶段期间，接着用阈值电压补偿电压执行感测和放大操作以平衡第二类型的晶体管712和713的响应。举例来说，响应于存储器单元(例如，图2的存储器单元240(0)-(N)或存储器单元241(0)-(N)中的一个)通过其相应存取装置耦合到数字线DL 720或/DL 721，在数字线DL 720与/DL721之间(例如，经由肠节点716和717)产生了电压差。在第二类型的晶体管712、713的源极开始通过完全激活的RNL信号拉至接地，并且栅极耦合到具有略微较高电压的数字线DL720或/DL 721的第二类型的晶体管712、713中的一个开始导通时，由第二类型的晶体管712、713感测电压差。在通过数字线DL 720耦合到肠节点716的存储器单元存储例如高数据状态时，晶体管713可开始导通。另外，在具有略微较低电压的肠节点717的电压通过导通晶体管713降低时，另一晶体管712可变得较不导电。因此，在隔离信号ISO0和ISO1处于作用中状态时，略微较高和较低电压被放大到逻辑高和逻辑低电压。

因为隔离信号ISO0和ISO1被设置为处于作用中，以在激活感测放大器(例如，将ACT信号和RNL信号设置为处于作用中)之前将肠节点716、717耦合到相应数字线DL 720和/DL 721，所以可分别将肠节点716、717(例如，以及数字线DL 720和/DL 721)稳定地驱动到ACT和RNL电压。

在感测到存储器单元的数据状态且感测节点714、715各自被拉至ACT信号和RNL信号电压中的相应者之后，可响应于读取命令而执行读取。举例来说，可激活CS信号(例如，响应于读取命令)，数字线DL 720和/DL 721(例如，在感测节点714和715处)可耦合到LIO节点(LIOT和LIOB)，并且可将数据输出提供到LIO节点。因此，可从LIO节点读出数据。在读取操作完成之后，可将CS信号设置为非作用中状态。可针对后续感测操作重新开始所述过程。

从前述内容应了解，虽然本文中已出于说明的目的描述了本公开的特定实施例，但可在不脱离本公开的精神和范围的情况下进行各种修改。因此，本公开不受除所附权利要求书之外的限制。

Claims (22)

1.一种设备，其包括：

第一存储器阵列垫，其包括在第一方向上形成的多个存取线分段，其中所述多个存取线分段中的存取线分段耦合到第一计数的存储器单元行；

第二存储器阵列垫，其邻近于所述第一存储器阵列垫的边缘形成，所述第二存储器阵列垫包括：

第一多个存取线分段对，其在所述第一方向上形成，其中所述第一多个存取线分段对中的每一对由相应空间分隔开，其中所述第一多个存取线分段对中的一对的存取线分段耦合到第二计数的存储器单元行；

第二多个存取线分段对，其在所述第一方向上形成且与所述第一多个存取线分段对交错，其中所述第二多个存取线分段对中的每一对由相应空间分隔开，其中所述第二多个存取线分段对中的一对的存取线分段耦合到第二计数的存储器单元行；以及

多个存取线跳线，其中所述多个存取线跳线中的存取线跳线被配置成跨越所述相应空间将所述第二多个存取线分段对中的一对的第一存取线分段与所述第二多个存取线分段对中的所述一对的第二存取线分段电耦合以形成相应经组合存取线分段；

第一感测放大器组，其在垂直于所述第一方向的第二方向上在所述第一存储器阵列垫与所述第二存储器阵列垫之间延伸，其中所述第一感测放大器组包含耦合到所述多个存取线分段中的一个且耦合到第二多个存取线分段的对中的一个的所述相应经组合存取线分段的感测放大器；以及

第二感测放大器组，其在所述第二方向上沿着形成在所述第一多个存取线分段对和所述第二多个存取线分段对中的对之间的所述相应空间延伸；其中所述第二感测放大器组包含耦合到所述第一多个存取线分段对中的一对的第一存取线分段和第二存取线分段的感测放大器。

2.根据权利要求1所述的设备，其中存储器单元行的所述第一计数大于存储器单元行的所述第二计数。

3.根据权利要求1所述的设备，其中存储器单元行的所述第一计数为存储器单元行的所述第二计数的两倍。

4.根据权利要求1所述的设备，其中所述第一感测放大器组中的所述感测放大器示意性地类似于所述第二感测放大器组中的所述感测放大器。

5.根据权利要求1所述的设备，其中所述第一感测放大器组中的所述感测放大器示意性地不同于所述第二感测放大器组中的所述感测放大器。

6.根据权利要求1所述的设备，其中所述第一感测放大器组中的所述感测放大器包含阈值电压补偿电路系统。

7.根据权利要求1所述的设备，其中所述多个存取线跳线中的所述存取线跳线包含形成在不同于用于形成所述第一多个存取线对和所述第二多个存取线对的第二金属层的第一金属层中的部分。

8.根据权利要求7所述的设备，其中所述多个存取线跳线中的所述存取线跳线包含从所述第一金属层竖直地延伸到所述存取线跳线的第二金属层部分的通孔。

9.根据权利要求1所述的设备，其中所述第二存储器阵列垫为边缘存储器阵列垫。

10.根据权利要求1所述的设备，其进一步包括：

第三存储器阵列垫，其邻近于所述第一存储器阵列垫的与所述第二存储器阵列垫相对的第二边缘形成，所述第三存储器阵列垫包括：

第三多个存取线分段对，其在所述第一方向上形成，其中所述第三多个存取线分段对中的每一对由相应空间分隔开，其中所述第三多个存取线分段对中的一对的存取线分段耦合到第二计数的存储器单元行；

第四多个存取线分段对，其在所述第一方向上形成且与所述第三多个存取线分段对交错，其中所述第四多个存取线分段对中的每一对由相应空间分隔开，其中所述第四多个存取线分段对中的一对的存取线分段耦合到第二计数的存储器单元行；以及

第二多个存取线跳线，其中所述第二多个存取线跳线中的存取线跳线被配置成跨越所述相应空间将所述第四多个存取线分段对中的一对的第一存取线分段与所述第四多个存取线分段对中的所述一对的第二存取线分段电耦合以形成相应经组合存取线分段；以及

第三感测放大器组，其在所述第二方向上沿着形成在所述第三多个存取线分段对和所述第四多个存取线分段对中的对之间的所述相应空间延伸；其中所述第三感测放大器组包含耦合到所述第三多个存取线分段对中的一对的第一存取线分段和第二存取线分段的感测放大器。

11.根据权利要求10所述的设备，其进一步包括在所述第二方向上在所述第一存储器阵列垫与所述第三存储器阵列垫之间延伸的第四感测放大器组，其中所述第四感测放大器组包含耦合到所述多个存取线分段中的一个且耦合到第四多个存取线分段的对中的一个的所述相应经组合存取线分段的感测放大器。

12.一种设备，其包括：

边缘存储器阵列垫，其包括：

由第一空间分隔开的第一对存取线分段，其中所述第一对存取线分段中的存取线分段耦合到一定计数的存储器单元行，其中所述第一对存取线分段中的每一个耦合到第一感测放大器组中的第一感测放大器；

分隔开第二空间的第二对存取线分段，其中所述第一空间在垂直于所述第一存取线对和所述第二存取线对的方向上与所述第一空间对准，其中所述第二对存取线分段对中的存取线分段耦合到所述一定计数的存储器单元行；以及

存取线跳线，其被配置成跨越所述相应空间将所述第二对存取线分段中的第一存取线分段电耦合到所述第二对存取线分段中的第二存取线分段以形成经组合存取线分段，其中所述存取线分段耦合到第二感测放大器组中的第二感测放大器。

13.根据权利要求12所述的设备，其进一步包括所述第一感测放大器组和所述第二感测放大器组。

14.根据权利要求13所述的设备，其中所述第一感测放大器示意性地类似于所述第二感测放大器。

15.根据权利要求13所述的设备，其中所述第一感测放大器示意性地不同于所述第二感测放大器。

16.根据权利要求1所述的设备，其中所述第二感测放大器包含阈值电压补偿电路系统。

17.根据权利要求12所述的设备，其进一步包括在垂直于所述第一存取线对和所述第二存取线对的所述方向上延伸的所述第一感测放大器组，其中所述第一感测放大器定位在所述第一空间中。

18.根据权利要求12所述的设备，其中所述存取线跳线包含形成在不同于用于形成所述第一对存取线分段和所述第二对存取线分段的第二金属层的第一金属层中的部分。

19.一种方法，其包括：

通过以下操作来形成存储器阵列的边缘存储器阵列垫：

形成多个存取线分段对，其中所述多个存取线分段对中的每一个在共同区处分隔开；

形成沿着所述共同区延伸的一组感测放大器，所述共同区垂直于所述感测放大器，其中相应感测放大器耦合到所述多个存取线分段对中的奇数对；以及

形成被配置成在与所述一组感测放大器不同的层级处跨越所述共同区延伸的多个存取线跳线，其中多个DL跳线中的每一个被配置成跨越所述共同区将所述多个存取线分段对中的相应偶数对电耦合在一起以形成经组合存取线。

20.根据权利要求19所述的方法，其进一步包括：

使用第一金属层形成所述多个存取线分段对；以及

使用第二金属层形成所述存取线跳线的部分。

21.根据权利要求19所述的方法，其进一步包括针对所述多个存取线跳线中的每一个形成从所述第一金属层延伸到所述第二金属层的通孔。

22.根据权利要求19所述的方法，其进一步包括沿着所述边缘存储器阵列垫的边缘形成第二组感测放大器，其中第二感测放大器被配置成耦合到经组合存取线分段且耦合到内部存储器阵列垫的存取线分段。

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