KR20120018016A - 비트 라인 감지 증폭기 레이아웃 어레이와 이의 레이아웃 방법, 및 상기 어레이를 포함하는 장치들 - Google Patents

비트 라인 감지 증폭기 레이아웃 어레이와 이의 레이아웃 방법, 및 상기 어레이를 포함하는 장치들 Download PDF

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Abstract

비트 라인 감지증폭기 레이아웃 어레이가 개시된다. 상기 어레이는 각각이 서로 인접하여 배치되고 각각의 감지 증폭기가 구현된 (1*N) 감지 증폭기 레이아웃 영역들(SR1~SR4)을 포함하며, 상기 감지 증폭기 레이아웃 영역들 중에서 i(1≤i≤N)번째 감지 증폭기 레이아웃 영역에는 (N+1-i)개의 비트 라인들과 i개의 상보 비트 라인들이 배치되며, 상기 (N+1-i)개의 비트 라인들 중에서 i번째 비트 라인과 상기 i개의 상보 비트 라인들 중에서 i번째 상보 비트 라인은 상기 i 번째 감지 증폭기 레이아웃 영역에 형성된 감지 증폭기에 접속된다.

Description

비트 라인 감지 증폭기 레이아웃 어레이와 이의 레이아웃 방법, 및 상기 어레이를 포함하는 장치들{Bit Line Sense Amplifier Layout Array, layout method, And Apparatus having the same}
본 발명의 개념에 따른 실시 예는 비트 라인 감지 증폭기의 레이아웃에 대한 것으로, 특히 비트 라인 피치(pitch)가 축소됨에 따른 상기 비트 라인 감지 증폭기의 레이아웃 제한을 해결할 수 있는 비트 라인 감지 증폭기의 레이아웃 어레이와 이의 레이아웃 방법, 및 상기 어레이를 포함하는 장치들에 관한 것이다.
비트 라인 감지 증폭기를 이용하여 메모리 셀에 저장된 데이터를 감지 증폭하는 메모리 장치에서, 상기 반도체 장치의 제조 공정이 축소(shrink)됨에 따라 상기 메모리 셀의 피치가 감소하고 이에 따라 비트 라인의 피치도 감소한다.
상기 비트 라인의 피치가 감소함에 따라 새로운 비트 라인 감지 증폭기의 레이아웃 방법이 요구된다.
본 발명이 이루고자 하는 기술적인 과제는 메모리 셀의 피치와 비트 라인의 피치의 축소에 따라 비트 라인 감지 증폭기의 레이아웃 문제를 해결할 수 있는 새로운 비트 라인 감지 증폭기 레이아웃 어레이, 상기 어레이를 형성하는 방법, 및 상기 어레이를 포함하는 장치들을 제공하는 것이다.
본 발명의 실시 예에 따른 각각이 서로 인접하여 배치되고 각각의 감지 증폭기가 구현된 (1*N) 감지 증폭기 레이아웃 영역들을 포함하며, 상기 감지 증폭기 레이아웃 영역들 중에서 i(1≤i≤N)번째 감지 증폭기 레이아웃 영역에는 (N+1-i)개의 비트 라인들과 i개의 상보 비트 라인들이 배치되며, 상기 (N+1-i)개의 비트 라인들 중에서 i번째 비트 라인과 상기 i개의 상보 비트 라인들 중에서 i번째 상보 비트 라인은 상기 i 번째 감지 증폭기 레이아웃 영역에 형성된 감지 증폭기에 접속된다.
상기 N은 4이다.
상기 i번째 비트 라인은 상기 감지 증폭기 레이아웃 영역들 중에서 첫 번째 감지 증폭기 레이아웃 영역으로부터 상기 i번째 감지 증폭기 레이아웃 영역까지 배치되고, 상기 i번째 상보 비트 라인은 상기 감지 증폭기 레이아웃 영역들 중에서 N 번째 감지 증폭기 레이아웃 영역으로부터 상기 i번째 감지 증폭기 레이아웃 영역까지 배치된다.
상기 비트 라인 감지증폭기 레이아웃 어레이는 오픈 비트 라인 타입(open bit line type)이다.
상기 비트 라인들 각각과 상기 상보 비트 라인들 각각은 지그재그로 배치된다.
상기 (1*N) 감지 증폭기 레이아웃 영역들 각각은 워드 라인 방향으로 형성된다.
본 발명의 실시 예에 따른 비트 라인 감지 증폭기 레이아웃 방법은 각각이 서로 인접하는 (1*N)개의 감지 증폭기 레이아웃 영역들을 형성하는 단계와, 상기 (1*N)개의 감지 증폭기 레이아웃 영역들 각각에 감지 증폭기를 형성하는 단계와, 상기 (1*N)개의 감지 증폭기 레이아웃 영역들 중에서 i(1≤i≤N)번째 감지 증폭기 레이아웃 영역에 (N+1-i)개의 비트 라인들과 i개의 상보 비트 라인들을 형성하는 단계와, 상기 (N+1-i)개의 비트 라인들 중에서 i번째 비트 라인과 상기 i개의 상보 비트 라인들 중에서 i번째 상보 비트 라인을 상기 i번째 감지 증폭기 레이아웃 영역에 형성된 감지 증폭기에 접속하는 단계를 포함한다.
본 발명의 실시 예에 따른 반도체 장치는 제1메모리 셀 어레이와, 제2메모리 셀 어레이와, 상기 제1메모리 셀 어레이와 상기 제2메모리 셀 어레이 사이에 배치된 비트 라인 감지 증폭기 블록을 포함한다.
상기 비트 라인 감지 증폭기 블록은 각각이 서로 인접하여 배치되고 각각의 감지 증폭기가 구현된 (1*N) 감지 증폭기 레이아웃 영역들을 포함하는 비트 라인 감지 증폭기 어레이를 포함하며, 상기 감지 증폭기 레이아웃 영역들 중에서 i(1≤i≤N)번째 감지 증폭기 레이아웃 영역에는 상기 제1메모리 셀 어레이로부터 연장된 (N+1-i)개의 비트 라인들과 상기 제2메모리 셀 어레이로부터 연장된 i개의 상보 비트 라인들이 배치되며, 상기 (N+1-i)개의 비트 라인들 중에서 i번째 비트 라인과 상기 i개의 상보 비트 라인들 중에서 i번째 상보 비트 라인은 상기 i번째 감지 증폭기 레이아웃 영역에 형성된 감지 증폭기에 접속된다.
본 발명의 실시 예에 따른 반도체 시스템은 상술한 반도체 장치와, 상기 반도체 장치의 동작을 제어하기 위한 프로세서를 포함한다.
상기 반도체 시스템은 이동 전화기, 스마트 폰, 노트-북, 테블릿 PC와 같은 이동 통신 장치로 구현될 수 있다.
본 발명의 실시 예에 따른 메모리 모듈은 상술한 반도체 장치와, 상기 반도체 장치가 마운트된 반도체 기판을 포함한다.
본 발명의 다른 실시 예에 따른 반도체 시스템은 상술한 반도체 장치가 마운트된 메모리 모듈과, 상기 메모리 모듈이 삽입될 수 있는 소켓과, 상기 소켓을 통하여 상기 메모리 모듈에 마운트된 상기 반도체 장치의 동작을 제어하기 위한 프로세서를 포함한다.
상기 메모리 모듈은 SIMM(Single In-line Memory Module)또는 DIMM(Dual In-line Memory Module)이다. 상기 반도체 시스템은 퍼스널 컴퓨터이다.
본 발명의 실시 예에 따른 비트 라인 감지 증폭기의 레이아웃 어레이와 이를 이용한 장치들은 메모리 셀의 피치와 비트 라인의 피치의 축소에 따른 비트 라인 감지 증폭기의 레이아웃 문제를 해결할 수 있는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 실시 예에 따른 비트 라인 감지 증폭기 레이아웃 어레이를 포함하는 메모리 장치의 블록도를 나타낸다.
도 2는 도 1에 도시된 비트 라인 감지 증폭기 어레이의 레이아웃 패턴들을 나타낸다.
도 3은 도 2에 도시된 비트 라인 감지 증폭기 어레이의 레이아웃 패턴들의 상세도를 나타낸다.
도 4는 도 2에 도시된 비트 라인 감지 증폭기 어레이의 레이아웃에 복수의 비트라인 감지 증폭기들이 배치되는 일 실시 예를 나타낸다.
도 5는 도 4에 도시된 제1비트 라인 감지 증폭기의 회로도를 나타낸다.
도 6은 도 2에 도시된 비트 라인 감지 증폭기 어레이의 레이아웃에 복수의 비트라인 감지 증폭기들이 배치되는 다른 실시 예를 나타낸다.
도 7은 도 1에 도시된 메모리 장치를 포함하는 메모리 모듈을 나타낸다.
도 8은 도 7에 도시된 메모리 모듈을 포함하는 메모리 시스템의 블록도를 나타낸다.
도 9는 도 1에 도시된 메모리 장치를 포함하는 메모리 시스템의 일 실시 예를 나타낸다.
도 10은 도 1에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 나타낸다.
도 11은 도 1에 도시된 비트 라인 감지 증폭기 레이아웃 방법을 설명하기 위한 플로우차트이다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다.
도 1은 본 발명의 실시 예에 따른 비트 라인 감지 증폭기 레이아웃 어레이를 포함하는 메모리 장치의 블록도를 나타내고, 도 2는 도 1에 도시된 비트 라인 감지 증폭기 어레이의 레이아웃 패턴들을 나타낸다.
도 1 및 도 2를 참조하면, 메모리 장치(10)는 복수의 메모리 셀 어레이들 (30과 40), 로우 디코더(50), 비트 라인 감지 증폭기 블록(60), 및 입출력 버퍼 (120)를 포함한다.
본 발명의 실시 예에 따른 비트 라인 감지 증폭기 레이아웃 어레이(100)는 오픈 비트 라인(open bit line) 감지 증폭 스킴(scheme)을 사용하는 모든 메모리 장치, 예컨대 휘발성 메모리 장치 또는 비휘발성 메모리 장치에 적용될 수 있다.
설명의 편의를 위하여, 도 1과 도 2를 참조하여 4개의 비트 라인들(BL1~BL4)과 4개의 상보 비트 라인들(BL1B~BL4B)에 대한 레이아웃(layout)을 설명한다.
제1메모리 셀 어레이(30)는 각각이 복수의 워드 라인들(WL11~WL1n) 각각과 복수의 비트 라인들 각각에 접속된 복수의 메모리 셀들(MC)을 포함한다.
제2메모리 셀 어레이(40)는 각각이 복수의 워드 라인들(WL21~WL2n) 각각과 복수의 비트 라인들 각각에 접속된 복수의 메모리 셀들(MC)을 포함한다.
로우 디코더(50)는 로우 어드레스들을 디코딩하고 디코딩 결과에 따라 제1메모리 셀 어레이(30)에 구현된 복수의 워드 라인들(WL11~WL1n) 중에서 어느 하나의 워드 라인을 선택적으로 구동할 수 있다.
선택적으로, 로우 디코더(50)는 로우 어드레스들을 디코딩하고 디코딩 결과에 따라 제2메모리 셀 어레이(40)에 구현된 복수의 워드 라인들(WL21~WL1n) 중에서 어느 하나의 워드 라인을 선택적으로 구동할 수 있다.
비트 라인 감지 증폭기 블록(60)은 제1메모리 셀 어레이(30)와 제2메모리 셀 어레이(40) 사이에 구현된다. 비트 라인 감지 증폭기 블록(60)은 복수의 비트 라인 감지 증폭기 레이아웃 어레이들(100)을 포함한다.
리드 동작 시 입출력 버퍼(120)는 비트 라인 감지 증폭기 블록(60)으로부터 출력된 리드 데이터를 입출력 데이터 버스로 출력한다.
다시 도 1 및 도 2를 참조하면, 복수의 비트 라인 감지 증폭기 레이아웃 어레이들 각각은 동일한 구조를 가지므로, 첫 번째 비트 라인 감지 증폭기 레이아웃 어레이(100)의 구조와 동작을 설명한다.
비트 라인 감지 증폭기 레이아웃 어레이(100)는 서로 인접하게 같은 방향으로 배치된 (1*N) 비트 라인 감지 증폭기 레이아웃 영역들(SR1-SR4)을 포함한다. 이하에서는 N이 4인 경우를 가정하여 설명한다.
(1*N) 비트 라인 감지 증폭기 레이아웃 영역들(SR1-SR4) 각각에는 각각의 감지 증폭기(BLSA1-BLSA4)가 구현된다. 각 감지 증폭기(BLSA1-BLSA4)를 형성하는 회로 구성은 다양하게 변형될 수 있으나, 각 감지 증폭기(BLSA1-BLSA4)는 대응되는 한 쌍의 비트 라인들, 즉 비트 라인과 상보 비트 라인에 접속된다.
제1감지 증폭기 레이아웃 영역(SR1)에는 제1비트 라인(BL1), 제1상보비트라인(BL1B), 제2비트 라인(BL2), 제3비트 라인(BL3), 및 제4비트 라인(BL4)이 배치된다.
제1비트 라인(BL1)은 제1컨택(CT1)을 통하여 제1감지 증폭기(BLSA1)의 두 개의 노드들 중에서 어느 하나에 접속되고 제1상보 비트 라인(BL1B)은 제2컨택(CT1B)을 통하여 제1감지 증폭기(BLSA1)의 상기 두 개의 노드들 중에서 다른 하나에 접속된다. 따라서, 감지 증폭 동작 시 제1감지 증폭기(BLSA1)는 제1비트 라인(BL1)의 전압과 제1상보 비트 라인(BL1B)의 전압 차이를 감지 증폭할 수 있다.
제2감지 증폭기 레이아웃 영역(SR2)에는 제1상보 비트 라인(BL1B), 제2비트라인(BL2), 제2상보 비트 라인(BL2B), 제3비트 라인(BL3), 및 제4비트 라인(BL4)이 배치된다.
제2비트 라인(BL2)은 제3컨택(CT2)을 통하여 제2감지 증폭기(BLSA2)의 두 개의 노드들 중에서 어느 하나에 접속되고 제2상보 비트 라인(BL2B)은 제4컨택(CT2B)을 통하여 제2감지 증폭기(BLSA2)의 상기 두 개의 노드들 중에서 다른 하나에 접속된다. 따라서, 감지 증폭 동작 시 제2감지 증폭기(BLSA2)는 제2비트 라인(BL2)의 전압과 제2상보 비트 라인(BL2B)의 전압 차이를 감지 증폭할 수 있다.
제3감지 증폭기 레이아웃 영역(SR3)에는 제1상보 비트 라인(BL1B), 제2상보 비트 라인(BL2B), 제3비트 라인(BL3), 제3상보 비트 라인(BL3B), 및 제4비트 라인 (BL4)이 배치된다.
제3비트 라인(BL3)은 제5컨택(CT3)을 통하여 제3감지 증폭기(BLSA3)의 두 개의 노드들 중에서 어느 하나에 접속되고 제3상보 비트 라인(BL3B)은 제6컨택(CT3B)을 통하여 제3감지 증폭기(BLSA3)의 상기 두 개의 노드들 중에서 다른 하나에 접속된다. 따라서, 감지 증폭 동작 시 제3감지 증폭기(BLSA3)는 제3비트 라인(BL3)의 전압과 제3상보 비트 라인(BL3B)의 전압 차이를 감지 증폭할 수 있다.
제4감지 증폭기 레이아웃 영역(SR4)에는 제1상보 비트 라인(BL1B), 제2상보 비트 라인(BL2B), 제3상보 비트 라인(BL3B), 제4비트 라인(BL4), 및 제4상보 비트 라인(BL4B)이 배치된다.
제4비트 라인(BL4)은 제7컨택(CT4)을 통하여 제4감지 증폭기(BLSA4)의 두 개의 노드들 중에서 어느 하나에 접속되고 제4상보 비트 라인(BL4B)은 제8컨택(CT4B)을 통하여 제4감지 증폭기(BLSA4)의 상기 두 개의 노드들 중에서 다른 하나에 접속된다. 따라서, 감지 증폭 동작 시 제4감지 증폭기(BLSA4)는 제4비트 라인(BL4)의 전압과 제3상보 비트 라인(BL4B)의 전압 차이를 감지 증폭할 수 있다.
즉, 감지 증폭기 레이아웃 어레이(100)는 각각이 서로 인접하여 배치되고 각각의 감지 증폭기(BLSA1-BLSA4)를 포함하는 (1*4) 감지 증폭기 레이아웃 영역들 (SR1~SR4)을 포함한다.
감지 증폭기 레이아웃 영역들(SR1~SR4) 중에서 i(1≤i≤4)번째 감지 증폭기 레이아웃 영역에는 (5-i)개의 비트 라인들과 i개의 상보 비트 라인(들)이 배치되며, 상기 (5-i)개의 비트 라인들 중에서 i번째 비트 라인과 상기 i개의 상보 비트 라인들 중에서 i번째 상보 비트 라인은 상기 i 번째 감지 증폭기 레이아웃 영역에 형성된 감지 증폭기에 접속된다.
제1메모리 셀 어레이(30)에 구현된 제1메모리 셀의 데이터를 전송하기 위한 제1비트 라인(BL1)은 제1메모리 셀 어레이(30)로부터 제1감지 증폭기 레이아웃 영역(SR1)까지 배치되고, 제2메모리 셀 어레이(40)에 구현된 제2메모리 셀의 데이터를 전송하기 위한 제1상보 비트 라인(BL1B)은 제2메모리 셀 어레이(40)로부터 제1감지 증폭기 레이아웃 영역(SR1)까지 배치된다.
제1메모리 셀 어레이(30)에 구현된 제3메모리 셀의 데이터를 전송하기 위한 제2비트 라인(BL2)은 제1메모리 셀 어레이(30)로부터 제2감지 증폭기 레이아웃 영역(SR2)까지 배치되고, 제2메모리 셀 어레이(40)에 구현된 제4메모리 셀의 데이터를 전송하기 위한 제2상보 비트 라인(BL2B)은 제2메모리 셀 어레이(40)로부터 제2감지 증폭기 레이아웃 영역(SR2)까지 배치된다.
제1메모리 셀 어레이(30)에 구현된 제5메모리 셀의 데이터를 전송하기 위한 제3비트 라인(BL3)은 제1메모리 셀 어레이(30)로부터 제3감지 증폭기 레이아웃 영역(SR3)까지 배치되고, 제2메모리 셀 어레이(30)에 구현된 제6메모리 셀의 데이터를 전송하기 위한 제3상보 비트 라인(BL3B)은 제2메모리 셀 어레이(40)로부터 제3감지 증폭기 레이아웃 영역(SR3)까지 배치된다.
제1메모리 셀 어레이(30)에 구현된 제7메모리 셀의 데이터를 전송하기 위한 제4비트 라인(BL4)은 제1메모리 셀 어레이(30)로부터 제4감지 증폭기 레이아웃 영역(SR4)까지 배치되고, 제2메모리 셀 어레이(30)에 구현된 제8메모리 셀의 데이터를 전송하기 위한 제4상보 비트 라인(BL4B)은 제2메모리 셀 어레이(40)로부터 제4감지 증폭기 레이아웃 영역(SR4)까지 배치된다.
대응되는 비트 라인과 상보 비트 라인(BL1과 BL1B, BL2와 BL2B, BL3와 BL3B, 및 BL4과 BL4B)은 서로 지그재그로 배치될 수 있다.
도 2를 참조하여 설명한 바와 같이, 감지 증폭기 레이아웃 어레이(100)에 4개의 감지 증폭기 레이아웃 영역들(SR1~SR4)이 구현될 때, 4개의 감지 증폭기 레이아웃 영역들(SR1~SR4) 각각에 구현되는 비트 라인의 수와 상보 비트 라인의 수는 5개이다.
도 2와 같이 비트 라인과 상보 비트 라인을 레이아웃함에 따라 메모리 셀의 피치와 비트 라인(또는 상보 비트 라인)의 피치가 감소하여도 효율적으로 비트 라인 감지 증폭기들을 레이아웃할 수 있다.
각 선택 트랜지스터는 각 선택 신호(CSL1, CSL2, CSL3, CSL4, CSL1B, CSL2B, CSL3B, 또는 CSL4B)에 응답하여 각 비트 라인(BL1, BL2, BL3, BL4, BL1B, BL2B, BL3B, 또는 BL4B)의 전압을 각 데이터 입출력 라인(IO1, IO2, IO3, IO4, IO1B, IO2B, IO3B, 또는 IO4B)으로 전송할 수 있다.
도 3은 도 2에 도시된 비트 라인 감지 증폭기 어레이의 레이아웃 패턴들의 상세도를 나타낸다.
도 2와 도 3을 참조하면, 도 3에 도시된 실선은 동일한 레이어에 형성된 금속 패턴(metal pattern)을 의미하고, 점선은 서로 다른 레이어들 각각에 형성된 금속 패턴들 각각이 서로 접속됨을 의미한다. 상기 서로 다른 레이어들 각각에 형성된 금속 패턴들 각각은 전기적 접속 수단, 예컨대 비아, TSV(through silicon via), 또는 점퍼를 통하여 접속될 수 있다.
제1감지 증폭기 레이아웃 영역(SR1)에는 제1비트 라인(BL1), 제1상보비트라인(BL1B), 제2비트 라인(BL2), 제3비트 라인(BL3), 및 제4비트 라인(BL4)이 배치되고, 제1비트 라인(BL1)은 제1컨택(CT1)을 통하여 제1감지 증폭기(BLSA1)의 두 개의 노드들 중에서 어느 하나에 접속되고 제1상보 비트 라인(BL1B)은 제2컨택(CT1B)을 통하여 제1감지 증폭기(BLSA1)의 상기 두 개의 노드들 중에서 다른 하나에 접속된다.
제2감지 증폭기 레이아웃 영역(SR2)에는 제1상보 비트 라인(BL1B), 제2비트라인(BL2), 제2상보 비트 라인(BL2B), 제3비트 라인(BL3), 및 제4비트 라인(BL4)이 배치되고, 제2비트 라인(BL2)은 제3컨택(CT2)을 통하여 제2감지 증폭기(BLSA2)의 두 개의 노드들 중에서 어느 하나에 접속되고 제2상보 비트 라인(BL2B)은 제4컨택(CT2B)을 통하여 제2감지 증폭기(BLSA2)의 상기 두 개의 노드들 중에서 다른 하나에 접속된다.
제3감지 증폭기 레이아웃 영역(SR3)에는 제1상보 비트 라인(BL1B), 제2상보 비트 라인(BL2B), 제3비트 라인(BL3), 제3상보 비트 라인(BL3B), 및 제4비트 라인 (BL4)이 배치되고, 제3비트 라인(BL3)은 제5컨택(CT3)을 통하여 제3감지 증폭기 (BLSA3)의 두 개의 노드들 중에서 어느 하나에 접속되고 제3상보 비트 라인(BL3B)은 제6컨택(CT3B)을 통하여 제3감지 증폭기(BLSA3)의 상기 두 개의 노드들 중에서 다른 하나에 접속된다.
제4감지 증폭기 레이아웃 영역(SR4)에는 제1상보 비트 라인(BL1B), 제2상보 비트 라인(BL2B), 제3상보 비트 라인(BL3B), 제4비트 라인(BL4), 및 제4상보 비트 라인(BL4B)이 배치되고, 제4비트 라인(BL4)은 제7컨택(CT4)을 통하여 제4감지 증폭기(BLSA4)의 두 개의 노드들 중에서 어느 하나에 접속되고 제4상보 비트 라인(BL4B)은 제8컨택(CT4B)을 통하여 제4감지 증폭기(BLSA4)의 상기 두 개의 노드들 중에서 다른 하나에 접속된다.
도 4는 도 2에 도시된 비트 라인 감지 증폭기 어레이의 레이아웃에 복수의 비트라인 감지 증폭기들이 배치되는 일 실시 예를 나타내고, 도 5는 도 4에 도시된 제1비트 라인 감지 증폭기의 회로도를 나타낸다.
도 2 내지 도 5를 참조하면, 제1감지 증폭기 레이아웃 영역(SR1)에는 제1감지 증폭기(BLSA1)가 배치되며, 이때 제1감지 증폭기(BLSA1)의 내부 회로는 제1센싱유닛(PSA1 및 PSA1B), 이퀄라이저(EQ1) 및 제2센싱유닛(NSA1B 및 NSA1) 순서대로 배치된다.
제2감지 증폭기 레이아웃 영역(SR2)에는 제2감지 증폭기(BLSA2)가 배치되며, 이때 제2감지 증폭기(BLSA2)의 내부 회로는 제2센싱유닛(NSA2B 및 NSA2), 이퀄라이저(EQ2) 및 제1센싱유닛(PSA2B 및 PSA2) 순서대로 배치된다.
제3감지 증폭기 레이아웃 영역(SR3)에는 제3감지 증폭기(BLSA3)가 배치되며, 이때 제3감지 증폭기(BLSA3)의 내부 회로는 제1센싱유닛(PSA3 및 PSA3B), 이퀄라이저(EQ3) 및 제2센싱유닛(NSA3B 및 NSA3) 순서대로 배치된다.
제4감지 증폭기 레이아웃 영역(SR4)에는 제4감지 증폭기(BLSA4)가 배치되며, 이때 제4감지 증폭기(BLSA4)의 내부 회로는 제2센싱유닛(NSA4B 및 NSA4), 이퀄라이저(EQ4) 및 제1센싱유닛(PSA4B 및 PSA4) 순서대로 배치된다.
복수의 비트라인 감지증폭기들(BLSA1, BLSA2, BLSA3 및 BLSA4)은 실질적으로 동일한 구조이므로 도 5에서는 설명의 편의를 위하여 제1감지 증폭기(BLSA1)에 대해서만 설명한다.
다시 도 5를 참조하면, 제1감지 증폭기(BLSA1)은 제1센싱유닛(PSA1 및 PSA1B), 이퀄라이저(EQ1) 및 제2센싱유닛(NSA1 및 NSA1B)을 포함한다.
실시 예에 따라 제1센싱 유닛(PSA1 및 PSA1B)은 PMOS 트랜지스터들로 구현되고 제2 센싱유닛(NSA1 및 NSA1B)은 NMOS 트랜지스터들로 구현된다.
이퀄라이저(EQ1)는 이퀄라이징 신호(PEQ)에 응답하여 제1비트 라인(BL1)과 제1상보 비트 라인(BL1B)을 프리차지 전압(VBL)으로 프리차지 시킨다.
도 5에서는 제1센싱유닛(PSA1 및 PSA1B)과 제2센싱유닛(NSA1 및 NSA1B) 사이에 이퀄라이저(EQ1)가 배치되는 것으로 도시하였으나, 실시 예에 따라 이퀄라이저(EQ1)는 제1센싱유닛(PSA1 및 PSA1B)의 좌측 또는 제2센싱유닛(NSA1 및 NSA1B)의 우측에 배치될 수도 있다.
도 6은 도 2에 도시된 비트 라인 감지 증폭기 어레이의 레이아웃에 복수의 비트라인 감지 증폭기들이 배치되는 다른 실시 예를 나타낸다.
도 2, 도 3 및 도 6을 참조하면, 제1감지 증폭기 레이아웃 영역(SR1)에는 제1감지 증폭기(BLSA1)가 배치되며, 이때 제1감지 증폭기(BLSA1)의 내부 회로는 제2센싱유닛(NSA1 및 NSA1B), 이퀄라이저(EQ1) 및 제1센싱유닛(PSA1 및 NSA1B) 순서대로 배치된다.
제2감지 증폭기 레이아웃 영역(SR2)에는 제2감지 증폭기(BLSA2)가 배치되며, 이때 제2감지 증폭기(BLSA2)의 내부 회로는 제1센싱유닛(PSA2B 및 PSA2), 이퀄라이저(EQ2) 및 제2센싱유닛(NSA2B 및 NSA2) 순서대로 배치된다.
제3감지 증폭기 레이아웃 영역(SR3)에는 제3감지 증폭기(BLSA3)가 배치되며, 이때 제3감지 증폭기(BLSA3)의 내부 회로는 제2센싱유닛(NSA3 및 NSA3B), 이퀄라이저(EQ3) 및 제1센싱유닛(PSA3 및 PSA3B) 순서대로 배치된다.
제4감지 증폭기 레이아웃 영역(SR4)에는 제4감지 증폭기(BLSA4)가 배치되며, 이때 제4감지 증폭기(BLSA4)의 내부 회로는 제1센싱유닛(PSA4B 및 PSA4), 이퀄라이저(EQ4) 및 제2센싱유닛(PSA4B 및 PSA4) 순서대로 배치된다.
복수의 비트라인 감지증폭기들(BLSA1, BLSA2, BLSA3 및 BLSA4) 각각의 구조는 도 5에서 설명한 바와 같으므로 상세한 설명은 생략한다.
도 7은 도 1에 도시된 메모리 장치를 포함하는 메모리 모듈을 나타낸다.
도 7을 참조하면, 메모리 모듈(200)은 반도체 기판(210)과 반도체 기판(210)에 장착(mounted)되는 복수의 메모리 장치들(10)을 포함한다.
복수의 메모리 장치들(10) 각각의 구조와 동작은 도 1부터 도 3을 참조하여 설명한 반도체 메모리 장치(10)의 구조와 동작과 실질적으로 동일하다.
메모리 모듈(200)은 복수의 메모리 장치들(10) 각각의 동작을 제어하기 위한 컨트롤러(230)를 더 포함할 수 있다.
메모리 모듈(200)은 SIMM(Single In-line Memory Module) 또는 DIMM(Dual In-line Memory Module)으로 구현될 수 있다.
도 8은 도 7에 도시된 메모리 모듈을 포함하는 메모리 시스템의 블록도를 나타낸다.
컴퓨터 시스템으로 구현될 수 있는 메모리 시스템(300)은 메인 보드(240), 메인 보드(240)에 장착(mounted)된 슬롯(250), 슬롯(250)에 삽입될 수 있는 메모리 모듈(200), 및 슬롯(250)을 통하여 메모리 모듈(200)에 장착된 복수의 메모리 장치들(10) 각각의 동작을 제어할 수 있는 프로세서, 예컨대 칩-셋(270)을 포함한다.
칩-셋(270)은 데이터 버스를 통하여 복수의 메모리 장치들(10) 각각과 데이터를 주고받을 수 있다.
메모리 시스템(300)은 personal computer(PC), 태블릿(tablet) PC, 또는 노트-북으로 구현될 수 있다.
도 9는 도 1에 도시된 메모리 장치를 포함하는 메모리 시스템의 일 실시 예를 나타낸다.
도 9를 참조하면, 이동 전화기(cellular phone), 스마트 폰(smart phone), 또는 무선 인터넷 장치로서 구현될 수 있는 메모리 시스템(400)은 메모리 장치(10)와, 메모리 장치(10)의 데이터 처리 동작을 제어할 수 있는 프로세서(410)를 포함한다.
메모리 장치(10)에 저장된 데이터는 프로세서(410)의 제어하에 디스플레이 (420)를 통하여 디스플레이될 수 있다.
무선 송수신기(430)는 안테나(ANT)를 통하여 무선 신호들을 주거나 받을 수 있다. 예컨대, 무선 송수신기(430)는 안테나(ANT)를 통하여 수신된 무선 신호들을 프로세서(410)가 처리할 수 있는 신호들로 변환할 수 있다. 따라서, 프로세서(410)는 무선 송수신기(430)로부터 출력된 신호들을 처리하고 처리된 신호들을 메모리 장치(10)에 저장하거나 또는 디스플레이(420)를 통하여 디스플레이할 수 있다. 또한, 무선 송수신기(430)는 프로세서(410)로부터 출력된 신호들을 무선 신호들로 변환하고 상기 무선 신호들을 안테나(ANT)를 통하여 출력할 수 있다.
입력 장치(440)는 프로세서(410)의 동작을 제어하기 위한 제어 신호들 또는 프로세서(410)에 의하여 처리될 데이터를 입력할 수 있는 장치로서, 터치패드 (touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다.
프로세서(410)는 메모리 장치(10)로부터 출력된 데이터, 무선 송수신기(430)로부터 출력된 데이터, 또는 입력 장치(440)로부터 출력된 데이터가 디스플레이(420)를 통하여 디스플레이될 수 있도록 디스플레이(420)의 동작을 제어할 수 있다.
도 10은 도 1에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 나타낸다.
도 10을 참조하면, 테블릿 컴퓨터(tablet computer), 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어와 같은 데이터 처리 장치로 구현될 수 있는 메모리 시스템(500)은 메모리 장치(10)와 메모리 장치(10)의 데이터 처리 동작을 제어할 수 있는 프로세서(510)를 포함한다.
프로세서(510)는 입력 장치(520)에 의하여 발생한 입력 신호에 따라 메모리 장치(10)에 저장된 데이터를 디스플레이(530)를 통하여 디스플레이할 수 있다. 예컨대, 입력 장치(520)는 터치패드(touch pad) 또는 컴퓨터 마우스 (computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다.
도 11은 도 1에 도시된 비트 라인 감지 증폭기 레이아웃 방법을 설명하기 위한 플로우차트이다.
도 1부터 도 3, 및 도 11을 참조하여, 감지 증폭기 레이아웃 어레이(100)가 형성되는 방법을 설명한다.
각각이 서로 인접하는 (1*N)개의 감지 증폭기 레이아웃 영역들(SR1-SR4)이 반도체 기판에 형성된다(S10). (1*N)개의 감지 증폭기 레이아웃 영역들(SR1-SR4) 각각에 감지 증폭기가 형성된다(S20).
상기 (1*N)개의 감지 증폭기 레이아웃 영역들(SR1-SR4) 중에서 i(1≤i≤N)번째 감지 증폭기 레이아웃 영역에 (N+1-i)개의 비트 라인들과 i개의 상보 비트 라인(들)이 형성된다(S30).
상기 (N+1-i)개의 비트 라인들 중에서 i번째 비트 라인과 상기 i개의 상보 비트 라인들 중에서 i번째 상보 비트 라인 각각이 컨택에 의하여 상기 i번째 감지 증폭기 레이아웃 영역에 형성된 감지 증폭기에 접속된다.
이때 상기 (N+1-i)개의 비트 라인들 각각과 상기 i개의 상보 비트 라인들 각각이 지그재그로 배치된다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10: 메모리 장치
30; 제1메모리 셀 어레이
40: 제2메모리 셀 어레이
50: 로우 디코더
60: 비트 라인 감지 증폭기 블록
100: 비트 라인 감지 증폭기 레이아웃 어레이
120: 입/출력 버퍼

Claims (9)

  1. 각각이 서로 인접하여 배치되고 각각의 감지 증폭기가 구현된 (1*N) 감지 증폭기 레이아웃 영역들을 포함하며,
    상기 감지 증폭기 레이아웃 영역들 중에서 i(1≤i≤N)번째 감지 증폭기 레이아웃 영역에는 (N+1-i)개의 비트 라인들과 i개의 상보 비트 라인들이 배치되며,
    상기 (N+1-i)개의 비트 라인들 중에서 i번째 비트 라인과 상기 i개의 상보 비트 라인들 중에서 i번째 상보 비트 라인은 상기 i 번째 감지 증폭기 레이아웃 영역에 형성된 감지 증폭기에 접속되는 비트 라인 감지 증폭기 레이아웃 어레이.
  2. 제1항에 있어서,
    상기 i번째 비트 라인은 상기 감지 증폭기 레이아웃 영역들 중에서 첫 번째 감지 증폭기 레이아웃 영역으로부터 상기 i번째 감지 증폭기 레이아웃 영역까지 배치되고,
    상기 i번째 상보 비트 라인은 상기 감지 증폭기 레이아웃 영역들 중에서 N 번째 감지 증폭기 레이아웃 영역으로부터 상기 i번째 감지 증폭기 레이아웃 영역까지 배치되는 비트 라인 감지 증폭기 레이아웃 어레이.
  3. 각각이 서로 인접하는 (1*N)개의 감지 증폭기 레이아웃 영역들을 형성하는 단계;
    상기 (1*N)개의 감지 증폭기 레이아웃 영역들 각각에 감지 증폭기를 형성하는 단계;
    상기 (1*N)개의 감지 증폭기 레이아웃 영역들 중에서 i(1≤i≤N)번째 감지 증폭기 레이아웃 영역에 (N+1-i)개의 비트 라인들과 i개의 상보 비트 라인들을 형성하는 단계; 및
    상기 (N+1-i)개의 비트 라인들 중에서 i번째 비트 라인과 상기 i개의 상보 비트 라인들 중에서 i번째 상보 비트 라인을 상기 i번째 감지 증폭기 레이아웃 영역에 형성된 감지 증폭기에 접속하는 단계를 포함하는 비트 라인 감지 증폭기 레이아웃 방법.
  4. 제3항에 있어서, 상기 (N+1-i)개의 비트 라인들과 i개의 상보 비트 라인들을 형성하는 단계는 상기 (N+1-i)개의 비트 라인들 각각과 상기 i개의 상보 비트 라인들 각각을 지그재그로 배치하는 비트 라인 감지 증폭기 레이아웃 방법.
  5. 제1메모리 셀 어레이;
    제2메모리 셀 어레이; 및
    상기 제1메모리 셀 어레이와 상기 제2메모리 셀 어레이 사이에 배치된 비트 라인 감지 증폭기 블록을 포함하며,
    상기 비트 라인 감지 증폭기 블록은,
    각각이 서로 인접하여 배치되고 각각의 감지 증폭기가 구현된 (1*N) 감지 증폭기 레이아웃 영역들을 포함하는 비트 라인 감지 증폭기 어레이를 포함하며,
    상기 감지 증폭기 레이아웃 영역들 중에서 i(1≤i≤N)번째 감지 증폭기 레이아웃 영역에는 상기 제1메모리 셀 어레이로부터 연장된 (N+1-i)개의 비트 라인들과 상기 제2메모리 셀 어레이로부터 연장된 i개의 상보 비트 라인들이 배치되며,
    상기 (N+1-i)개의 비트 라인들 중에서 i번째 비트 라인과 상기 i개의 상보 비트 라인들 중에서 i번째 상보 비트 라인은 상기 i번째 감지 증폭기 레이아웃 영역에 형성된 감지 증폭기에 접속되는 반도체 장치.
  6. 제5항에 있어서,
    상기 i번째 비트 라인은 상기 감지 증폭기 레이아웃 영역들 중에서 첫 번째 감지 증폭기 레이아웃 영역으로부터 상기 i번째 감지 증폭기 레이아웃 영역까지 배치되고,
    상기 i번째 상보 비트 라인은 상기 감지 증폭기 레이아웃 영역들 중에서 N 번째 감지 증폭기 레이아웃 영역으로부터 상기 i번째 감지 증폭기 레이아웃 영역까지 배치되는 반도체 장치.
  7. 제5항에 기재된 반도체 장치; 및
    상기 반도체 장치의 동작을 제어하기 위한 프로세서를 포함하는 반도체 시스템.
  8. 제5항에 기재된 반도체 장치; 및
    상기 반도체 장치가 마운트된 반도체 기판을 포함하는 메모리 모듈.
  9. 제5항에 기재된 반도체 장치가 마운트된 메모리 모듈;
    상기 메모리 모듈이 삽입될 수 있는 소켓;
    상기 소켓을 통하여 상기 메모리 모듈에 마운트된 상기 반도체 장치의 동작을 제어하기 위한 프로세서를 포함하는 반도체 시스템.
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