KR20100091640A - 메모리 장치, 이를 포함하는 메모리 시스템, 및 이들의 데이터 처리 방법 - Google Patents

메모리 장치, 이를 포함하는 메모리 시스템, 및 이들의 데이터 처리 방법 Download PDF

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KR20100091640A
KR20100091640A KR1020090010931A KR20090010931A KR20100091640A KR 20100091640 A KR20100091640 A KR 20100091640A KR 1020090010931 A KR1020090010931 A KR 1020090010931A KR 20090010931 A KR20090010931 A KR 20090010931A KR 20100091640 A KR20100091640 A KR 20100091640A
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김호정
강상범
박철우
최현호
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삼성전자주식회사
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Abstract

새로운 구조를 갖는 메모리 장치는 각각이 페이지의 (1/N)씩을 저장하기 위한 N개의 어레이들과, 각각이 상기 페이지의 (1/N)씩을 상기 N개의 어레이들 각각으로 라이트하거나 상기 N개의 어레이들 각각으로부터 리드하기 위한 N(N은 자연수)개의 라이트/리드 회로들을 포함한다.
감지 증폭기, 라이트 드라이버, 페이지

Description

메모리 장치, 이를 포함하는 메모리 시스템, 및 이들의 데이터 처리 방법 {Memory device, memory system having the same, and method for processing data thereof}
본 발명의 개념에 따른 실시 예는 메모리 장치에 관한 것으로, 특히 새로운 메모리 코어 구를 갖는 메모리 장치, 상기 메모리 장치를 포함하는 메모리 시스템, 및 이들의 데이터 처리 방법에 관한 것이다.
메모리 장치(memory device)는 한 번에 많은 양의 데이터를 처리(예컨대, 라이트(write) 또는 리드(read))하기 때문에 상당히 많은 수의 감지 증폭기들과 라이트 드라이버들을 필요로 한다. 따라서, 상기 메모리 장치에서 감지 증폭기들과 라이트 드라이버들이 차지하는 면적은 크다. 따라서 감지 증폭기들과 라이트 드라이버들이 차지하는 면적을 줄일 수 있는 방법이 절실히 요구된다.
따라서 본 발명이 이루고자 하는 기술적인 과제는 새로운 메모리 코어 구조를 갖는 메모리 장치, 상기 메모리 장치, 및 이들의 데이터 처리 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 메모리 장치는 각각이 페이지의 (1/N)씩을 저장하기 위한 N개의 어레이들과, 각각이 상기 페이지의 (1/N)씩을 상기 N개의 어레이들 각각으로 라이트하거나 상기 N개의 어레이들 각각으로부터 리드하기 위한 N(N은 자연수)개의 라이트/리드 회로들을 포함한다.
실시 예에 따라 상기 N개의 어레이들 각각은 서로 이격되어 배열되고, 상기 N개의 라이트/리드 회로들 각각은 상기 N개의 어레이들 각각의 일측에 워드라인 방향으로 배열된다.
다른 실시 예에 따라 상기 N개의 어레이들 각각은 동시에 인에이블되거나 또는 순차적으로 인에이블되고, 상기 N개의 라이트/리드 회로들 각각은 동시에 인에이블되거나 또는 순차적으로 인에이블된다.
다른 실시 예에 따라 상기 N개의 어레이들은 M(M은 자연수, N>M)개 단위로 인에이블되고, 상기 N개의 라이트/리드 회로들은 M개 단위로 인에이블된다.
상기 N개의 어레이들 각각은 다수의 비휘발성 메모리 셀들, 예컨대, 다수의 저항성 메모리 셀들을 포함할 수 있다. 상기 N은 상기 메모리 장치의 덴시티를 상기 N개의 어레이들 각각의 덴시티로 나눈 값으로 결정될 수 있다.
상기 N개의 어레이들은 2차원 매트릭스 형태로 배열되고 상기 N개의 라이트/리드 회로들 각각은 상기 N개의 어레이들 각각의 일측에 제1방향으로 배열되고,
상기 메모리 장치는 각각이 상기 제1방향으로 배열된 다수의 라이트/리드 회 로들 각각에 접속된 다수의 제1데이터 버스들과, 상기 제1방향과 수직인 제2방향으로 배열된 제2데이터 버스과, 및 각각이 상기 다수의 제1데이터 버스들 각각과 상기 제2데이터 버스 사이에 접속된 다수의 스위치 회로들을 더 포함할 수 있다.
상기 다수의 스위치 회로들 각각은 다수의 스위치 신호들 중에서 대응되는 다수의 스위치 신호들에 응답하여 상기 다수의 제1데이터 버스들 각각을 순차적으로 상기 제2데이터 버스에 접속시킬 수 있다.
실시 예에 따라 상기 제2데이터 버스는 상기 제2방향으로 배열된 다수의 어레이들의 위(over)에 라우팅될 수 있다.
다른 실시 예에 따라 상기 제2데이터 버스는 상기 제2방향으로 배열된 다수의 어레이들의 일측에 라우팅될 수 있다.
상기 기술적 과제를 달성하기 위한 메모리 장치는 각각이 다수의 워드라인들, 다수의 비트라인들, 및 상기 다수의 워드라인들과 상기 다수의 비트라인들 사이에 접속된 다수의 비휘발성 메모리 셀들을 포함하는 N개의 어레이들과, 각각이 상기 N개의 비휘발성 메모리 어레이들 각각에 접속된 N개의 라이트/리드 회로들을 포함한다. 상기 N개의 라이트/리드 회로들 각각에 접속된 상기 다수의 비트라인들의 수는 페이지를 상기 N으로 나눈 값에 상응한다.
상기 N개의 어레이들은 2차원 매트릭스 형태로 배열되고, 상기 메모리 장치는 각각이 제1방향으로 배열된 다수의 라이트/리드 회로들 각각에 접속된 다수의 제1데이터 버스들과, 상기 제1방향과 수직인 제2방향으로 배열된 제2데이터 버스과, 각각이 상기 다수의 제1데이터 버스들 각각과 상기 제2데이터 버스 사이에 접 속된 다수의 스위치 회로들을 더 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 메모리 시스템은 메모리 장치와, 상기 메모리에 접속되고 페이지 단위로 페이지를 상기 메모리에 라이트하거나 상기 메모리로부터 리드하는 것을 제어하기 위한 프로세서를 포함한다.
상기 메모리 장치는 각각이 상기 페이지의 (1/N)씩을 저장하기 위한 N개의 어레이들과, 각각이 상기 페이지의 (1/N)씩을 상기 N개의 어레이들 각각으로 라이트하거나 상기 N개의 어레이들 각각으로부터 리드하기 위한 N(N은 자연수)개의 라이트/리드 회로들을 포함한다.
상기 기술적 과제를 달성하기 위한 메모리 시스템은 메모리 장치와, 상기 메모리에 접속되고 페이지 단위로 페이지를 상기 메모리에 라이트하거나 상기 메모리로부터 리드하는 것을 제어하기 위한 프로세서를 포함한다.
상기 메모리 장치는 각각이 다수의 워드라인들, 다수의 비트라인들, 및 상기 다수의 워드라인들과 상기 다수의 비트라인들 사이에 접속된 다수의 비휘발성 메모리 셀들을 포함하는 N개의 어레이들과, 각각이 상기 N개의 비휘발성 메모리 어레이들 각각에 접속된 N개의 라이트/리드 회로들을 포함하며, 상기 N개의 라이트/리드 회로들 각각에 접속된 상기 다수의 비트라인들의 수는 상기 페이지를 상기 N으로 나눈 값에 상응한다.
상기 기술적 과제를 달성하기 위한 데이터 처리 장치의 데이터 처리 방법은 N개의 리드 회로들 각각을 이용하여, 페이지의 (1/N)씩을 저장하는 N개의 어레이들 각각으로부터 상기 페이지의 (1/N)씩을 리드하는 단계와, 상기 페이지를 외부로 출 력하기 위하여, 상기 N개의 리드 회로들 각각에 의하여 리드된 상기 페이지의 (1/N)씩을 순차적으로 데이터 버스로 전송하는 단계를 포함한다.
상기 기술적 과제를 달성하기 위한 데이터 처리 장치의 데이터 처리 방법은 N개의 라이트 회로들 각각이 페이지의 (1/N)씩을 수신하는 단계와, 상기 N개의 라이트 회로들 각각이 N개의 어레이들 각각에 상기 페이지의 (1/N)씩을 라이트하는 단계를 포함한다.
본 발명의 실시 예에 따른 메모리 장치는 각각의 라이트/리드 회로를 각각의 어레이의 일측에 분산 배치할 수 있으므로 비트라인 R/C 로딩을 감소시킬 수 있는 효과가 있다.
또한, 본 발명의 실시 예에 따른 메모리 장치는 각각의 라이트/리드 회로를 이용하여 한번에 프리-패치할 수 있는 데이터의 양을 증가시킬 수 있으므로 메모리 장치의 효율(performance)를 증가시킬 수 있는 효과가 있다.
또한, 본 발명의 실시 예에 따른 메모리 장치는 글로벌 신호 라인들의 수를 감소시킬 수 있으므로 공정 비용(cost)를 감소시킬 수 있는 효과가 있다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되 는 것으로 해석되어서는 아니된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다.
도 1은 본 발명의 일 실시 예에 따른 메모리 장치의 블락도를 나타낸다. 도 1에는 메모리 장치의 코어 구조가 도시되어 있다.
도 1을 참조하면, 메모리 장치(10)는 N개의 어레이들(11)과 N개의 라이트/리드 회로들(13)을 포함할 수 있다. 여기서, N은 자연수이다. 또한, 메모리 장치(10)는 다수의 제1데이터 버스들(15-1~15-4), 다수의 스위치 회로들(19-1~19-4), 및 제 2데이터 버스(17)를 더 포함할 수 있다.
N개의 어레이들(11) 각각은 다수의 워드라인들, 다수의 비트라인들, 및 상기 다수의 워드라인들과 상기 다수의 비트라인들 사이에 접속된 다수의 비휘발성 메모리 셀들을 포함한다. 상기 다수의 비휘발성 메모리 셀들 각각은 저장-향 저항성 메모리 셀들(storage-oriented resistive memory cells)로 구현될 수 있다.
실시 예에 따라 상기 다수의 비휘발성 메모리 셀들 각각은 MRAM(Magnetic RAM), FeRAM(Ferroelectric RAM), ReRAM(Resistive RAM), 또는 PRAM(Phase-change RAM)으로 구현될 수도 있다.
N개의 어레이들(11) 각각은 페이지의 (1/N)씩을 저장할 수 있다. 여기서, 페이지의 (1/N)을 부분(portion)이라 한다. 예컨대, 한 페이지는 512Byte, 1KByte, 2KByte, 또는 4KByte일 수 있다. 즉, 상기 한 페이지는 512Byte의 정수배일 수 있다. 실시 예에 따라 N개의 어레이들(11) 모두는 동시에 인에이블될 수 있다. 또한, 실시 예에 따라, 전력 소모를 줄이기 위하여, 행 단위로 동시에 인에이블될 수 있다. 예컨대, 하나의 행에는 다수의 어레이들이 배열될 수 있다.
N개의 어레이들(11) 모두를 동시에 인에이블할 때 또는 행 단위로 어레이들을 인에이블할 때의 리드 액티브 시간(read active time)은 N개의 어레이들(11) 각각을 하나씩 인에이블할 때의 리드 액티브 시간보다 짧아진다.
라이트 동작 시에, N개의 라이트/리드 회로들(13) 각각은 한 페이지를 구성하는 각 부분을 N개의 어레이들(11) 중에서 대응되는 어레이에 라이트할 수 있다.
그리고 리드 동작 시에, N개의 라이트/리드 회로들(13) 각각은 N개의 어레이 들(11) 각각으로부터 리드된 각각의 부분을 각각의 제1데이터 버스(15-1~15-4)로 전송할 수 있다.
N개의 라이트/리드 회로들(13) 각각은 N개의 어레이들(11) 각각의 일측에 배열될 수 있다. 예컨대, N개의 라이트/리드 회로들(13) 각각은 워드라인 방향으로 구현될 수 있다. 그리고, N개의 라이트/리드 회로들(13) 각각은 다수의 비트라인들에 접속될 수 있다.
도 1에는 설명의 편의를 위하여 16개의 어레이들(11), 16개의 라이트/리드 회로들(13), 4개의 제1데이터 버스들(15-1~15-4), 4개의 스위치 회로들(19-1~19-4), 및 제2데이터 버스(17)를 도시한다.
예컨대, 4개의 제1데이터 버스들(15-1~15-4) 각각은 16비트-폭을 갖고 로컬 입출력 라인들이라고 불릴 수 있다. 또한 제2데이터 버스(17)는 16비트-폭을 갖고 글로벌 입출력 라인들이라고 불릴 수 있다.
리드 동작 시에 4개의 스위치 회로들(19-1~19-4) 각각은 도 3에 도시된 바와 같은 넌-오버랩 스위칭 신호들(S1~S4) 각각에 응답하여 4개의 제1데이터 버스들 (15-1~15-4) 각각의 데이터를 제2데이터 버스(17)로 순차적으로 전송할 수 있다.
또한, 라이트 동작 시에 4개의 스위치 회로들(19-1~19-4) 각각은 도 3에 도시된 바와 같은 넌-오버랩 스위칭 신호들(S1~S4) 각각에 응답하여 제2데이터 버스 (17)를 통하여 입력된 페이지의 부분들 각각을 4개의 제1데이터 버스들(15-1~15-4) 각각으로 순차적으로 전송할 수 있다.
예컨대, 메모리 장치(10)의 칩 사이즈(chip size) 또는 디바이스 덴시티 (device density)가 D이고 어레이(11)의 어레이 사이즈(array size) 또는 어레이 덴시티가 A인 경우, 메모리 장치(10)에 구현되는 어레이들의 개수(NA)는 수학식 1을 이용하여 계산될 수 있다.
[수학식1]
NA=D/A
예컨대, D가 16MByte이고 A가 1MByte일 때 NA는 16이다. 16개의 어레이들 (11)은 2차원, 예컨대 a*b 매트릭스 형태로 배치될 수 있고 16개 라이트/리드 회로들(13) 각각은 16개의 어레이들 각각의 일측에 배치될 수 있다. 여기서 a와 b는 자연수이고 예컨대 a=b=4일 수 있다.
또한, D가 32MByte이고 A가 1MByte일 때 NA는 32이다. 32개의 어레이들 각각은 2차원, 예컨대 c*d 매트릭스 형태로 배치될 수 있고 32개 라이트/리드 회로들 각각은 32개의 어레이들 각각의 일측에 배치될 수 있다. 여기서 c와 d는 자연수이고 예컨대 a=4, b=8일 수 있다. 또한, a=8, b=4일 수 있다.
실시 예에 따라, 32개의 어레이들이 2개씩 적층될 때 32개의 어레이들은 3차원으로 배치될 수 있다.
본 발명의 실시 예에 따른 메모리 장치(10)에 구현되는 어레이들(11)의 개수(NA)와 라이트/리드 회로들(13)의 개수는 서로 동일할 수 있다.
페이지가 P(Byte)일 때, 라이트/리드 회로들(13) 각각의 크기(SZ; 즉, 한번에 라이트 또는 리드하기 위하여 프리-패치할 수 있는 데이터의 양)은 수학식 2를 이용하여 계산할 수 있다.
[수학식2]
SZ=P/NA
예컨대, 페이지(P)가 1KByte이고 메모리 장치(10)에 구현되는 어레이들의 개수(NA)가 16일 때, 라이트/리드 회로들 각각의 크기(SZ)는 64Byte이다.
따라서 16개의 어레이들(11) 각각은 페이지(P)의 (1/16)씩을 저장할 수 있고 16개의 라이트/리드 회로들(13) 각각은 페이지(P)의 (1/16)씩을 처리, 예컨대 리드를 위한 감지 증폭 또는 라이트를 위한 드라이빙을 할 수 있다.
페이지 단위로 데이터를 처리할 수 있는 메모리 장치(10)는 다수의 페이지들을 저장할 수 있다. 그러나 본 명세서에서는 설명의 편의를 위하여 처리 대상인 하나의 페이지를 N개의 라이트/리드 회로들(13)을 이용하여 N개의 어레이들(11)에 순차적으로(또는, 시분할 방식으로) 라이트하거나 리드하는 방법을 위주로 설명한다. 이러한 방법은 하나의 페이지에서 랜덤 액세스(random access)를 해야 할 경우에 효과적이다.
다른 예로서, 페이지(P)가 2KByte이고 메모리 장치(10)에 구현되는 어레이들의 개수(NA)가 16일 때, 라이트/리드 회로들(13) 각각의 크기(SZ)는 128Byte이다.
이하, 도 1을 참조하여 리드 동작을 설명하면 다음과 같다.
첫 번째 행에 배치된 첫 번째 라이트/리드 회로를 통하여 제1어레이(11-1)로부터 리드된 페이지의 첫 번째 부분(예컨대, 페이지의 1/16)은 제1데이터 버스(15-1)와 제1스위치 회로(19-1)를 통하여 제2데이터 버스(17)로 전송될 수 있다. 제2데이터 버스(17)로 전송된 페이지의 첫 번째 부분은 주변 회로(미도시) 또는 입출력 패드(미도시)로 전송될 수 있다.
첫 번째 행에 배치된 두 번째 라이트/리드 회로를 통하여 제2어레이(11-2)로부터 리드된 페이지의 두 번째 부분(예컨대, 페이지의 1/16)은 제1데이터 버스(15-1)와 제1스위치 회로(19-1)를 통하여 제2데이터 버스(17)로 전송될 수 있다. 제2데이터 버스(17)로 전송된 페이지의 두 번째 부분은 주변 회로 또는 패드로 전송될 수 있다.
첫 번째 행에 배치된 세 번째와 네 번째 라이트/리드 회로를 통하여 제3어레이(11-3)와 제4어레이(11-4)로부터 리드된 페이지의 세 번째 부분과 네 번째 부분은 제1데이터 버스(15-1)와 제1스위치 회로(19-1)를 통하여 순차적으로(또는, 시분할 방식으로) 제2데이터 버스(17)로 전송될 수 있다. 제2데이터 버스(17)로 전송된 페이지의 세 번째 부분과 네 번째 부분 각각은 주변 회로 또는 패드로 전송될 수 있다.
첫 번째 행에 대한 리드 동작이 완료된 후, 두 번째 행에 배치된 각각의 라이트/리드 회로를 통하여 각각의 어레이(11-5~11-8)로부터 순차적으로 리드된 페이지의 각각의 부분은 제1데이터 버스(15-1)와 제2스위치 회로(19-2)를 통하여 순차적으로 제2데이터 버스(17)로 전송될 수 있다.
두 번째 행에 대한 리드 동작이 완료된 후, 세 번째 행에 배치된 각각의 라이트/리드 회로를 통하여 각각의 어레이(11-9~11-12)로부터 순차적으로 리드된 페이지의 각각의 부분은 제1데이터 버스(15-1)와 제3스위치 회로(19-3)를 통하여 순차적으로 제2데이터 버스(17)로 전송될 수 있다.
마지막으로, 세 번째 행에 대한 리드 동작이 완료된 후 네 번째 행에 배치된 각각의 라이트/리드 회로를 통하여 각각의 어레이(11-13~11-16)로부터 순차적으로 리드된 페이지의 각각의 부분은 제1데이터 버스(15-1)와 제4스위치 회로(19-4)를 통하여 순차적으로 제2데이터 버스(17)로 전송될 수 있다.
즉, 각각의 어레이(11-1~11-16)로부터 순차적으로 리드된 페이지의 각각의 부분은 각각의 제1데이터 버스(15-1~15-4)를 통하여 제2데이터 버스(17)로 순차적으로 전송될 수 있다. 그 후, 메모리 장치(10)는 각각의 부분을 결합하여 하나의 페이지를 형성한 후 형성된 페이지를 페이지 단위로 외부 장치로 전송할 수 있다.
계속하여, 도 1을 참조하여 라이트 동작을 설명하면 다음과 같다.
외부로부터 입력된 한 페이지의 각각의 부분은 순차적으로 제2데이터 버스(17)로 전송될 수 있다.
페이지의 첫 번째 부분(예컨대, 페이지의 1/16)은 제1스위치(19-1)의 스위칭 동작에 의하여 제2데이터 버스(17)로부터 제1데이터 버스(15-1)로 전송될 수 있다. 제1데이터 버스(15-1)에 접속된 첫 번째 행의 첫 번째 라이트/리드 회로는 페이지의 첫 번째 부분을 수신하고 수신된 첫 번째 부분을 제1어레이(11-1)에 라이트할 수 있다.
계속하여 페이지의 두 번째 부분은 제1스위치(19-1)의 스위칭 동작에 의하여 제2데이터 버스(17)로부터 제1데이터 버스(15-1)로 전송될 수 있다. 제1데이터 버스(15-1)에 접속된 첫 번째 행의 두 번째 라이트/리드 회로는 상기 페이지의 두 번째 부분을 수신하여 이를 제2어레이(11-2)에 라이트할 수 있다.
그리고, 페이지의 세 번째 부분은 제1스위치(19-1)의 스위칭 동작에 의하여 제2데이터 버스(17)로부터 제1데이터 버스(15-1)로 전송될 수 있다. 제1데이터 버스(15-1)에 접속된 첫 번째 행의 세 번째 라이트/리드 회로는 상기 페이지의 세 번째 부분을 수신하여 이를 제3어레이(11-3)에 라이트할 수 있다.
계속하여 페이지의 네 번째 부분은 제1스위치(19-1)의 스위칭 동작에 의하여 제2데이터 버스(17)로부터 제1데이터 버스(15-1)로 전송될 수 있다. 제1데이터 버스(15-1)에 접속된 첫 번째 행의 네 번째 라이트/리드 회로는 상기 페이지의 네 번째 부분을 수신하여 이를 제4어레이(11-3)에 라이트할 수 있다.
첫 번째 행에 대한 라이트 동작이 종료된 후, 제2스위치 회로(19-2)는 제2스위칭 신호(S2)에 응답하여 페이지의 다섯 번째 부분부터 여덟 번째 부분까지 순차적으로 두 번째 행에 라우팅된 제1데이터 버스(15-2)로 전송할 수 있다. 따라서 두 번째 행에 배치된 각각의 라이트/리드 회로는 제2스위치 회로(19-2)와 제1데이터 버스(15-2)를 통하여 순차적으로 입력되는 페이지의 각각의 부분을 각각의 어레이 (11-5~11-8)에 순차적으로 라이트할 수 있다.
두 번째 행에 대한 라이트 동작이 종료된 후, 제3스위치 회로(19-3)는 제3스위칭 신호(S3)에 응답하여 페이지의 아홉 번째 부분부터 열두 번째 부분까지 순차적으로 세 번째 행에 라우팅된 제1데이터 버스(15-3)로 전송할 수 있다. 따라서, 세 번째 행에 배치된 각각의 라이트/리드 회로는 제3스위치 회로(19-3)와 제1데이터 버스(15-3)를 통하여 순차적으로 입력되는 페이지의 각각의 부분을 각각의 어레이(11-9~11-12)에 순차적으로 라이트할 수 있다.
세 번째 행에 대한 라이트 동작이 종료된 후, 제4스위치 회로(19-4)는 제4스위칭 신호(S4)에 응답하여 페이지의 열세 번째 부분부터 열 여섯 번째 부분까지 순차적으로 네 번째 행에 라우팅된 제1데이터 버스(15-4)로 전송할 수 있다. 따라서, 네 번째 행에 배치된 각각의 라이트/리드 회로는 제4스위치 회로(19-4)와 제1데이터 버스(15-4)를 통하여 순차적으로 입력되는 페이지의 각각의 부분을 각각의 어레이(11-13~11-16)에 순차적으로 라이트할 수 있다.
이상에서는 각각의 어레이(11-1~11-16)에 페이지의 각각의 부분을 순차적으로 라이트하는 경우 또는 각각의 어레이(11-1~11-16)에 저장된 페이지의 각각의 부분을 순차적으로 리드하는 경우를 설명했으나, 실시 예들에 따라 메모리 장치(10)는 각 스위치 회로(19-1~19-4)의 각 스위칭 신호(S1~S4)의 온/오프 타이밍을 적절하게 조절하여 페이지의 각각의 부분을 각각의 어레이(11-1~11-16)에 랜덤하게 라이트하거나 각각의 어레이(11-1~11-16)로부터 랜덤하게 리드할 수 있다.
이에 따라 본 발명의 실시 예에 따른 메모리 장치(10)는 각 스위칭 신호 (S1~S4)의 온/오프 타이밍을 조절할 수 있는 타이밍 컨트롤러(미도시)를 더 포함할 수 있다.
페이지의 각각의 부분이 라이트될 수 있는 각각의 어레이(11-1~11-6)에 구현된 다수의 비휘발성 메모리 셀들 또는 페이지의 각각의 부분이 리드될 수 있는 각각의 어레이(11-1~11-6)에 구현된 다수의 비휘발성 메모리 셀들은 로우 어드레스들과 컬럼 어드레스들을 디코딩하여 지정될 수 있다. 따라서 본 발명의 실시 예에 따른 메모리 장치(10)는 상기 로우 어드레스들을 디코딩하기 위한 로우 디코더(미도 시)와 상기 컬럼 어드레스들을 디코딩하기 위한 컬럼 디코더(또는 도 3에 도시된 Y-디코더)를 더 포함할 수 있다.
도 2는 도 1에 도시된 라이트/리드 회로의 회로도를 나타낸다. 도 2에는 설명의 편의를 위하여 라이트/리드 회로(13), 어레이(11), 및 제1데이터 버스(15-1)를 함께 도시한다.
한 페이지의 (1/N)을 처리하기 위한 라이트/리드 회로(13)는 Y-디코더(20), 다수의 라이트 드라이버/감지 증폭기들(21), 및 다수의 선택 회로들을 포함할 수 있다.
한 페이지(P)가 1KByte이고 메모리 장치(10)에 구현되는 어레이들의 개수 (NA)가 16일 때, 라이트/리드 회로의 크기(SZ)는 64Byte이므로, 한 페이지의 (1/16)을 처리하기 위한 라이트/리드 회로(13)는 다수의 비트라인들, 예컨대 512(=29)개의 비트라인들과 접속될 수 있다.
Y-디코더(20)는 외부로부터 입력되는 컬럼 어드레스들(YADD)를 디코딩하여 다수의 비트라인들을 선택할 수 있다.
다수의 라이트 드라이버/감지 증폭기들(21) 각각은 Y-디코더(20)에 의하여 선택된 다수의 비트라인들로 라이트될 페이지의 부분의 일부를 전송하거나 또는 상기 다수의 비트라인들로부터 리드될 페이지의 부분의 일부를 감지하여 증폭할 수 있다.
예컨대, 다수의 선택 회로들은 입출력 라인 어드레스들(IOA<0:31>)에 응답하 여 제1데이터 버스(15-1)를 구성하는 다수의 입출력 라인들 (LIO1<0:15>) 각각과 다수의 라이트 드라이버/감지 증폭기들(21) 각각을 접속/분리할 수 있다. 상기 다수의 선택 회로들은 MOSFET로 구현될 수 있다.
따라서, 라이트 동작시 각각의 라이트 드라이버/감지 증폭기(21)는 다수의 입출력 라인들(LIO1<0:15>) 각각을 통하여 입력된 데이터를 어레이(11)의 각각의 비휘발성 메모리에 라이트할 수 있다.
또한, 리드 동작시 각각의 라이트 드라이버/감지 증폭기(21)는 어레이(11)의 각각의 비휘발성 메모리로부터 리드된 각각의 데이터를 감지하고 증폭하여 다수의 입출력 라인들(LIO1<0:15>) 각각으로 전송할 수 있다.
도 3은 도 1에 도시된 제1스위치 회로의 회로도를 나타낸다. 도 1과 도 3을 참조하면, 제1스위치 회로(19-1)에 구현된 다수의 스위치들(SW0~SW15)은 첫 번째 행에 배열된 제1데이터 버스(15-1)와 제2데이터 버스(17)를 접속/분리할 수 있다.
예컨대, 다수의 스위치들(SW0~SW15) 각각은 도 3에 도시된 바와 같이 MOSFET (예컨대, NMOSFET 또는 PMOSFET)로 구현될 수 있다. 또한 실시 예에 따라 다수의 스위치들(SW0~SW15) 각각은 전송 게이트(transmission gate)로 구현될 수 있다.
다수의 스위치들(SW0~SW15) 각각은 제1스위칭 신호(S1)에 응답하여 각 신호 라인(LIO1<0>, LIO<1>, ..., LIO1<15>)과 각 신호 라인(GIO<0>, GIO<1>, ..., GIO<15>)을 접속/분리할 수 있다.
도 1에 도시된 각 스위치 회로(19-1~19-4)의 구조는 도 3에 도시된 제1스위치 회로의 구조와 실질적으로 동일하다.
제2스위치 회로(19-2)에 구현된 다수의 스위치들은 제2스위칭 신호(S2)에 응답하여 두 번째 행에 배열된 제1데이터 버스(15-2)와 제2데이터 버스 (17)를 접속/분리할 수 있다.
제3스위치 회로(19-3)에 구현된 다수의 스위치들은 제3스위칭 신호(S3)에 응답하여 세 번째 행에 배열된 제1데이터 버스(15-3)와 제2데이터 버스(17)를 접속/분리할 수 있다. 또한 제4스위치 회로(19-4)에 구현된 다수의 스위치들은 제4스위칭 신호(S2)에 응답하여 네 번째 행에 배열된 제1데이터 버스(15-4)와 제2데이터 버스(17)를 접속/분리할 수 있다.
도 4는 본 발명의 다른 실시 예에 따른 메모리 장치의 블락도를 나타낸다.
도 4를 참조하면, 주변 회로(PERI)가 배치되는 영역을 중심으로 상부 영역과 하부 영역은 서로 대칭적이다. 상기 상부 영역에는 다수의 어레이들(11)과 다수의 라이트/리드 회로들(13)이 배치된다. 다수의 어레이들(11)의 개수와 다수의 라이트/리드 회로들(13)의 개수는 동일하다.
도 1에 도시된 제2데이터 버스(17)와 달리 도 4에에 도시된 제2데이터 버스(17)는 비트 라인 방향으로 다수의 어레이들의 위(over)에 라우팅된다.
도 4에 도시된 원(circule)은 도 3에 도시된 바와 같이 스위치 회로를 나타낸다. 따라서, 각 스위치 회로는 각각의 스위칭 신호에 응답하여 각각의 제1데이터 버스(15)와 각각이 제2데이터 버스(17)를 접속/분리시킨다.
각 제1데이터 버스(15)와 각 제2데이터 버스(17)의 라우팅 방법을 제외하고, 도 4에 도시된 메모리 장치(10A)가 페이지의 각 부분을 처리하는 방법은 도 1에 도 시된 메모리 장치(10)가 페이지의 각 부분을 처리하는 방법과 실질적으로 동일하다. 즉, 각각의 라이트/리드 회로(13)는 페이지의 (1/N)씩을 처리하고 각각의 어레이(11)는 상기 페이지의 (1/N)씩을 저장할 수 있다.
도 5는 본 발명의 또 다른 실시 예에 따른 메모리 장치의 블락도를 나타낸다.
도 5를 참조하면, 주변 회로(PERI)가 배치되는 영역을 중심으로 상부 영역과 하부 영역은 서로 대칭적이다. 상기 상부 영역에는 다수의 어레이들(11)과 다수의 라이트/리드 회로들(13)이 배치된다. 다수의 어레이들(11)의 개수와 다수의 라이트/리드 회로들(13)의 개수는 동일하다.
도 1에 도시된 제2데이터 버스(17)와 달리 도 5에 도시된 제2데이터 버스 (17)는 비트 라인 방향으로 서브 워드라인 디코더가 구현된 영역의 위(over)에 라우팅된다.
다수의 어레이들이 3차원으로 배열되는 경우 페이지의 입출력을 위하여 사용하는 신호 라인들(예컨대, 메탈 라인들)의 수가 증가하므로, 제2데이터 버스(17)를 서브 워드라인 디코더가 구현된 영역의 위에 라우팅하는 방법은 공간을 효율적으로 이용할 수 있다.
도 5에 도시된 원은 도 3에 도시된 바와 같이 스위치 회로를 나타낸다. 따라서, 각 스위치 회로는 각각의 스위칭 신호에 응답하여 각각의 제1데이터 버스(15)와 각각이 제2데이터 버스(17)를 접속/분리시킨다.
각 제1데이터 버스(15)와 각 제2데이터 버스(17)의 라우팅 방법을 제외하고, 도 5에 도시된 메모리 장치(10B)가 페이지의 각 부분을 처리하는 방법은 도 1에 도시된 메모리 장치(10)가 페이지의 각 부분을 처리하는 방법과 실질적으로 동일하다.
즉, 각각의 라이트/리드 회로(13)는 페이지의 (1/N)씩을 처리하고 각각의 어레이(11)는 상기 페이지의 (1/N)씩을 저장할 수 있다.
도 6은 본 발명의 또 다른 실시 예에 따른 메모리 장치의 블락도를 나타낸다. 도 6를 참조하면, 주변 회로(PERI)가 배치되는 영역을 중심으로 상부 영역과 하부 영역은 서로 대칭적이다. 상기 상부 영역에는 다수의 어레이들(11), 다수의 라이트/리드 회로들(13), 및 메인 디코더가 배치된다. 다수의 어레이들(11)의 개수와 다수의 라이트/리드 회로들(13)의 개수는 동일하다.
도 1에 도시된 제2데이터 버스(17)와 달리 도 6에 도시된 제2데이터 버스 (17)는 비트라인 방향으로 메인 워드라인 디코더(Main XDEC)가 구현된 영역의 위 (over)에 라우팅된다.
도 6에 도시된 원은 도 3에 도시된 바와 같이 스위치 회로를 나타낸다. 따라서, 각 스위치 회로는 각각의 스위칭 신호에 응답하여 각각의 제1데이터 버스(15)와 각각이 제2데이터 버스(17)를 접속/분리시킨다.
각 제1데이터 버스(15)와 각 제2데이터 버스(17)의 라우팅 방법을 제외하고, 도 6에 도시된 메모리 장치(10C)가 페이지의 각 부분을 처리하는 방법은 도 1에 도시된 메모리 장치(10)가 페이지의 각 부분을 처리하는 방법과 실질적으로 동일하다.
즉, 각각의 라이트/리드 회로(13)는 페이지의 (1/N)씩을 처리하고 각각의 어레이(11)는 상기 페이지의 (1/N)씩을 저장할 수 있다.
도 7은 본 발명의 또 다른 실시 예에 따른 메모리 장치의 블락도를 나타낸다.
도 7을 참조하면, 메모리 장치(10D)는 다수의 어레이들(11), 다수의 라이트/리드 회로들(13), 및 다수의 메인 디코더들을 포함한다. 다수의 어레이들(11)의 개수와 다수의 라이트/리드 회로들(13)의 개수는 동일하다.
도 1에 도시된 제2데이터 버스(17)와 달리 도 7에 도시된 제2데이터 버스 (17)는 행(row) 방향으로 메인 워드라인 디코더(Main XDEC)가 구현된 영역의 위를 통과하여 주변 영역으로 라우팅된다.
각 스위치 회로(미도시)는 각각의 스위칭 신호에 응답하여 각각의 제1데이터 버스(15)와 각각이 제2데이터 버스(GIO1, GIO2, GIO3, 및 GIO4)를 접속/분리시킨다.
각 제1데이터 버스(15)와 각 제2데이터 버스(GIO1, GIO2, GIO3, 및 GIO4)의 라우팅 방법을 제외하고, 도 7에 도시된 메모리 장치(10D)가 페이지의 각 부분을 처리하는 방법은 도 1에 도시된 메모리 장치(10)가 페이지의 각 부분을 처리하는 방법과 실질적으로 동일하다.
즉, 각각의 라이트/리드 회로(13)는 페이지의 (1/N)씩을 처리하고 각각의 어레이(11)는 상기 페이지의 (1/N)씩을 저장할 수 있다.
도 8은 본 발명의 실시예에 따른 메모리 장치를 포함하는 메모리 시스템의 블락도를 나타낸다.
도 8을 참조하면, 메모리 시스템(500)은 본 발명의 실시 예에 따른 각각의 메모리 장치(10, 10A, 10B, 10C, 또는 10D; 집합적으로 10이라 한다), 및 프로세서 (520)를 포함할 수 있다. 메모리 시스템(500)은 데이터를 저장할 수 있는 메모리 장치(10)와 메모리 장치(10)에 저장된 또는 저장될 데이터를 처리할 수 있는 프로세서(520)를 포함하는 모든 전자 장치를 포함할 수 있다.
예컨대, 메모리 시스템(500)은 이동 전화기, MP3 플레이어(MPEG Audio Layer-3 player), MP4 플레이어(MPEG Audio Layer-4 player), PDA(Personal Digital Assistants), 또는 PMP(Portable Media Player)와 같은 핸드-헬드 장치들 (handheld devices)을 포함할 수 있다.
메모리 시스템(500)은 PC(personal computer), 노트형 퍼스컴(notebook-sized personal computer), 또는 랩톱 컴퓨터(laptop computer)와 같은 데이터 처리 시스템을 포함할 수 있다.
또한, 메모리 시스템(500)은 SD 카드(secure digital card) 또는 MMC(multi media card)와 같은 메모리 카드를 포함할 수 있다. 메모리 시스템(500)은 스마트 카드를 포함할 수 있다. 메모리 시스템(500)은 SSD(solid state drive)를 포함할 수 있다.
실시 예에 따라 메모리 장치(10)와 프로세서(520)는 하나의 칩(예컨대, SoC (System on Chip))으로 구현될 수도 있고 별개의 독립적입 장치들로 구현될 수 있다.
메모리 시스템(500)은 데이터 버스(510)에 접속된 제1인터페이스 로직(530)을 더 포함할 수 있다. 예컨대, 제1인터페이스 로직(530)은 입출력 장치일 수 있다. 따라서 프로세서(520)는 제1인터페이스 로직(530)을 통하여 입력된 데이터를 처리하여 메모리 장치(10)에 라이트할 수 있고 메모리 장치(10)에 저장된 데이터를 리드하여 이를 제1인터페이스 로직(530)을 통하여 외부로 출력할 수 있다.
메모리 시스템(500)은 제1인터페이스 로직(530)을 통하여 다른 하드웨어 또는 다른 소프트웨어와 데이터를 주고받을 수 있다.
메모리 시스템(500)은 데이터 버스(510)에 접속된 제2인터페이스 로직(540)을 더 포함할 수 있다. 제2인터페이스 로직(540)은 무선 통신을 위한 인터페이스 로직일 수 있다. 그 명칭에도 불구하고 제2인터페이스 로직(540)은 소프트웨어 또는 펌웨어로 구현될 수 있다.
따라서 제2인터페이스 로직(540)은 무선 프로토콜에 따라 무선 신호를 수신하여 처리(예컨대, 디코딩 및/또는 에러 코드 정정)하고 처리된 데이터를 프로세서(520)로 전송하면 프로세서(520)는 제2인터페이스 로직(540)으로부터 출력된 데이터를 메모리 장치(10)에 라이트하거나 제1인터페이스 로직(530)을 통하여 외부로 전송할 수 있다.
또한, 프로세서(520)가 메모리 장치(10)에 저장된 데이터를 리드하여 리드된 데이터를 제2인터페이스 로직(540)으로 전송하면, 제2인터페이스 로직(540)은 프로세서(520)로부터 전송된 데이터를 무선 프로토콜에 따라 변환하고 변환된 무선 신호를 외부로 전송할 수 있다.
메모리 시스템(500)이 이미지 픽-업 장치로 구현되는 경우 메모리 시스템 (500)은 이미지 센서(미 도시)를 더 포함할 수 있다. 상기 이미지 센서는 CMOS 공정을 이용한 CMOS 이미지 센서일 수 있다. 이 경우 상기 이미지 센서는 광학 신호를 전기 신호로 변환하고 변환된 전기 신호로부터 데이터를 생성하고 생성된 데이터를 프로세서(520)로 전송할 수 있다. 이때 프로세서(520)는 이미지 센서로부터 전송된 데이터를 메모리 장치(10)에 저장하거나 제1인터페이스 로직(530) 및/또는 제2인터페이스 로직(540)을 통하여 외부로 전송할 수 있다.
상술한 바와 같이 메모리 장치(10)는 프로세서(520)로부터 출력된 명령에 따라 프로세서(520)로부터 출력된 데이터를 페이지로 단위로 처리할 수 있다. 또한, 메모리 장치(10)는 프로세서(520)로부터 출력된 명령에 따라 페이지 단위로 데이터를 리드하여 리드된 페이지를 프로세서(520)로 전송할 수 있다.
메모리 장치(10)가 데이터를 페이지 단위로 처리하는 방법에 대해서는 도 1 내지 도 7을 참조하여 설명한 바와 같다.
도 9는 본 발명의 일 실시 예에 데이터 처리 장치의 데이터 처리 방법을 나타낸다. 도 1 내지 도 9를 참조하여 데이터 리드 동작을 간단히 설명하면 다음과 같다. 메모리 장치(10)는 N개의 리드 회로들 각각을 이용하여 페이지의 (1/N)씩을 저장하고 있는 N개의 어레이들 각각으로부터 상기 페이지의 (1/N)씩을 리드한다 (110).
상기 페이지를 외부로 출력하기 위하여, 상기 N개의 리드 회로들 각각에 의하여 리드된 상기 페이지의 (1/N)씩은 순차적으로 제2데이터 버스로 전송된 다(130).
도 10은 본 발명의 다른 실시 예에 데이터 처리 장치의 데이터 처리 방법을 나타낸다. 도 1 내지 도 9를 참조하여 데이터 라이트 동작을 간단히 설명하면 다음과 같다. N개의 라이트 회로들 각각은 페이지의 (1/N)씩을 수신한다(120). 상기 N개의 라이트 회로들 각각은 N개의 어레이들 각각에 상기 페이지의 (1/N)씩을 라이트한다(140).
본 발명의 실시 예에 따른 메모리 장치(40), 또는 메모리 장치(40)와 프로세서(520)를 포함하는 메모리 시스템(500)은 PoP(Package On Package), BGAs(Ball Grid Arrays), CSPs(Chip Scale Packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Din in Wafer Form, COB(Chip On Board), CERDIP(CERamic Dual In-Line Package), MQFP(plastic metric quad flat pack), TQFP(Thin Quad FlatPack), SOIC(small outline), SSOP(shrink small outline package), TSOP(thin small outline), SIP(system in package), MCP(multi chip package), WFP(wafer-level fabricated package), 또는 WSP(wafer-level processed stack package) 등과 같은 패키지로 구현될 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 일 실시 예에 따른 메모리 장치의 블락도를 나타낸다.
도 2는 도 1에 도시된 라이트/리드 회로의 회로도를 나타낸다.
도 3은 도 1에 도시된 제1스위치 회로의 회로도를 나타낸다.
도 4는 본 발명의 다른 실시 예에 따른 메모리 장치의 블락도를 나타낸다.
도 5는 본 발명의 또 다른 실시 예에 따른 메모리 장치의 블락도를 나타낸다.
도 6은 본 발명의 또 다른 실시 예에 따른 메모리 장치의 블락도를 나타낸다.
도 7은 본 발명의 또 다른 실시 예에 따른 메모리 장치의 블락도를 나타낸다.
도 8은 본 발명의 실시예에 따른 메모리 장치를 포함하는 메모리 시스템의 블락도를 나타낸다.
도 9는 본 발명의 일 실시 예에 데이터 처리 장치의 데이터 처리 방법을 나타낸다.
도 10은 본 발명의 다른 실시 예에 데이터 처리 장치의 데이터 처리 방법을 나타낸다.

Claims (22)

  1. 각각이 페이지의 (1/N)씩을 저장하기 위한 N개의 어레이들; 및
    각각이 상기 페이지의 (1/N)씩을 상기 N개의 어레이들 각각으로 라이트하거나 상기 N개의 어레이들 각각으로부터 리드하기 위한 N(N은 자연수)개의 라이트/리드 회로들을 포함하는 메모리 장치.
  2. 제1항에 있어서,
    상기 N개의 어레이들 각각은 서로 이격되어 배열되고,
    상기 N개의 라이트/리드 회로들 각각은 상기 N개의 어레이들 각각의 일측에 배열되는 메모리 장치.
  3. 제1항에 있어서,
    상기 N개의 어레이들 각각은 동시에 인에이블되거나 또는 순차적으로 인에이블되고,
    상기 N개의 라이트/리드 회로들 각각은 동시에 인에이블되거나 또는 순차적으로 인에이블되는 메모리 장치.
  4. 제1항에 있어서,
    상기 N개의 어레이들은 M(M은 자연수, N>M)개 단위로 인에이블되고,
    상기 N개의 라이트/리드 회로들은 M개 단위로 인에이블되는 메모리 장치.
  5. 제1항에 있어서, 상기 N개의 어레이들 각각은 다수의 비휘발성 메모리 셀들을 포함하는 메모리 장치.
  6. 제1항에 있어서, 상기 N개의 어레이들 각각은 다수의 저항성 메모리 셀들을 포함하는 메모리 장치.
  7. 제1항에 있어서, 상기 N은 상기 메모리 장치의 덴시티를 상기 N개의 어레이들 각각의 덴시티로 나눈 값으로 결정되는 메모리 장치.
  8. 제1항에 있어서,
    상기 N개의 어레이들은 2차원 매트릭스 형태로 배열되고 상기 N개의 라이트/리드 회로들 각각은 상기 N개의 어레이들 각각의 일측에 제1방향으로 배열되고,
    상기 메모리 장치는,
    각각이 상기 제1방향으로 배열된 다수의 라이트/리드 회로들 각각에 접속된 다수의 제1데이터 버스들;
    상기 제1방향과 수직인 제2방향으로 배열된 제2데이터 버스; 및
    각각이 상기 다수의 제1데이터 버스들 각각과 상기 제2데이터 버스 사이에 접속된 다수의 스위치 회로들을 더 포함하는 메모리 장치.
  9. 제8항에 있어서, 상기 다수의 스위치 회로들 각각은,
    다수의 스위치 신호들 중에서 대응되는 다수의 스위치 신호들에 응답하여 상기 다수의 제1데이터 버스들 각각을 순차적으로 상기 제2데이터 버스에 접속시키는 메모리 장치.
  10. 제8항에 있어서, 상기 제2데이터 버스는 상기 제2방향으로 배열된 다수의 어레이들의 위(over)에 라우팅되는 메모리 장치.
  11. 제8항에 있어서, 상기 제2데이터 버스는 상기 제2방향으로 배열된 다수의 어레이들의 일측에 라우팅되는 메모리 장치.
  12. 각각이 다수의 워드라인들, 다수의 비트라인들, 및 상기 다수의 워드라인들과 상기 다수의 비트라인들 사이에 접속된 다수의 비휘발성 메모리 셀들을 포함하는 N개의 어레이들; 및
    각각이 상기 N개의 비휘발성 메모리 어레이들 각각에 접속된 N개의 라이트/리드 회로들을 포함하며,
    상기 N개의 라이트/리드 회로들 각각에 접속된 상기 다수의 비트라인들의 수는 페이지를 상기 N으로 나눈 값에 상응하는 메모리 장치.
  13. 제12항에 있어서, 상기 N개의 어레이들은 2차원 매트릭스 형태로 배열되고,
    상기 메모리 장치는,
    각각이 제1방향으로 배열된 다수의 라이트/리드 회로들 각각에 접속된 다수의 제1데이터 버스들;
    상기 제1방향과 수직인 제2방향으로 배열된 제2데이터 버스; 및
    각각이 상기 다수의 제1데이터 버스들 각각과 상기 제2데이터 버스 사이에 접속된 다수의 스위치 회로들을 더 포함하는 메모리 장치.
  14. 제13항에 있어서, 상기 다수의 스위치 회로들 각각은,
    다수의 스위치 신호들 중에서 대응되는 다수의 스위치 신호들에 응답하여 상기 다수의 제1데이터 버스들 각각을 순차적으로 상기 제2데이터 버스에 접속시키는 메모리 장치.
  15. 메모리 장치; 및
    상기 메모리에 접속되고 페이지 단위로 페이지를 상기 메모리에 라이트하거나 상기 메모리로부터 리드하는 것을 제어하기 위한 프로세서를 포함하며,
    상기 메모리 장치는,
    각각이 상기 페이지의 (1/N)씩을 저장하기 위한 N개의 어레이들; 및
    각각이 상기 페이지의 (1/N)씩을 상기 N개의 어레이들 각각으로 라이트하거나 상기 N개의 어레이들 각각으로부터 리드하기 위한 N(N은 자연수)개의 라이트/리 드 회로들을 포함하는 메모리 시스템.
  16. 제15항에 있어서,
    상기 N개의 어레이들은 2차원 매트릭스 형태로 배열되고 상기 N개의 라이트/리드 회로들 각각은 상기 N개의 어레이들 각각의 일측에 제1방향으로 배열되고,
    상기 메모리 장치는,
    각각이 상기 제1방향으로 배열된 다수의 라이트/리드 회로들 각각에 접속된 다수의 제1데이터 버스들;
    상기 제1방향과 수직인 제2방향으로 배열된 제2데이터 버스; 및
    각각이 상기 다수의 제1데이터 버스들 각각과 상기 제2데이터 버스 사이에 접속된 다수의 스위치 회로들을 더 포함하는 메모리 시스템.
  17. 제16항에 있어서, 상기 다수의 스위치 회로들 각각은,
    다수의 스위치 신호들 중에서 대응되는 다수의 스위치 신호들에 응답하여 상기 다수의 제1데이터 버스들 각각을 순차적으로 상기 제2데이터 버스에 접속시키는 메모리 시스템.
  18. 메모리 장치; 및
    상기 메모리에 접속되고 페이지 단위로 페이지를 상기 메모리에 라이트하거나 상기 메모리로부터 리드하는 것을 제어하기 위한 프로세서를 포함하며,
    상기 메모리 장치는,
    각각이 다수의 워드라인들, 다수의 비트라인들, 및 상기 다수의 워드라인들과 상기 다수의 비트라인들 사이에 접속된 다수의 비휘발성 메모리 셀들을 포함하는 N개의 어레이들; 및
    각각이 상기 N개의 비휘발성 메모리 어레이들 각각에 접속된 N개의 라이트/리드 회로들을 포함하며,
    상기 N개의 라이트/리드 회로들 각각에 접속된 상기 다수의 비트라인들의 수는 상기 페이지를 상기 N으로 나눈 값에 상응하는 메모리 시스템.
  19. 제18항에 있어서,
    상기 N개의 어레이들은 2차원 매트릭스 형태로 배열되고,
    상기 메모리 장치는,
    각각이 제1방향으로 배열된 다수의 라이트/리드 회로들 각각에 접속된 다수의 제1데이터 버스들;
    상기 제1방향과 수직인 제2방향으로 배열된 제2데이터 버스; 및
    각각이 상기 다수의 제1데이터 버스들 각각과 상기 제2데이터 버스 사이에 접속된 다수의 스위치 회로들을 더 포함하는 메모리 시스템.
  20. 제19항에 있어서, 상기 다수의 스위치 회로들 각각은,
    다수의 스위치 신호들 중에서 대응되는 다수의 스위치 신호들에 응답하여 상 기 다수의 제1데이터 버스들 각각을 순차적으로 상기 제2데이터 버스에 접속시키는 메모리 시스템.
  21. N개의 리드 회로들 각각을 이용하여, 페이지의 (1/N)씩을 저장하는 N개의 어레이들 각각으로부터 상기 페이지의 (1/N)씩을 리드하는 단계; 및
    상기 페이지를 외부로 출력하기 위하여, 상기 N개의 리드 회로들 각각에 의하여 리드된 상기 페이지의 (1/N)씩을 순차적으로 데이터 버스로 전송하는 단계를 포함하는 데이터 처리 장치의 데이터 처리 방법.
  22. N개의 라이트 회로들 각각이 페이지의 (1/N)씩을 수신하는 단계; 및
    상기 N개의 라이트 회로들 각각이 N개의 어레이들 각각에 상기 페이지의 (1/N)씩을 라이트하는 단계를 포함하는 데이터 처리 장치의 데이터 처리 방법.
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