JP2014179153A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】書き込みデータの閾値分布を制御する不揮発性半導体記憶装置を提供すること。
【解決手段】複数のメモリセルを含むメモリセルアレイ（2）と、前記メモリセルに前記データを書き込むセンスアンプ（4）とを具備し、前記センスアンプ（4）は、第１サブアンプ群（EX:SSA6、7、8）及び第１演算回路を含む第１センスユニット（SAUm）、及びこの第１センスユニットと隣接し且つ前記第１サブアンプ群とは異なる第２サブアンプ群（EX:SSA6、7、8）及び第２演算回路を含む第２センスユニット（SAUm+1）を備え、前記第１、第２サブアンプ群（SSA）の各々は対応する第１スイッチ群（信号STLが供給されるTr、SW）を介して第１配線及び第２配線（DBUS）で共通接続され、前記第１演算回路（NDL回路m）は第２スイッチ（SW_NDL）を介して前記第２配線と接続され、第３スイッチ（NDSW）を介して前記第１配線（DBUS）に接続される。
【選択図】図２

Description

本実施形態は、不揮発性半導体記憶装置に関する。

ＮＡＮＤ型フラッシュメモリには、マトリクス状に配置されたメモリセル、及びこのメモリセルに書き込みデータを保持させるセンスアンプなどが設けられる。

特開２０１１−４４２００号公報 特開２０１１−５２２３４８号公報 特開２０１０−１１８１２３号公報

本実施形態は、書き込みデータの閾値分布を制御する不揮発性半導体記憶装置を提供する。

実施形態に係る不揮発性半導体記憶装置によれば、複数のメモリセルを含むメモリセルアレイと、前記メモリセルに前記データを書き込むセンスアンプとを具備し、前記センスアンプは、第１サブアンプ群及び第１演算回路を含む第１センスユニット、及びこの第１センスユニットと隣接し且つ前記第１サブアンプ群とは異なる第２サブアンプ群及び第２演算回路を含む第２センスユニットを備え、前記第１、第２サブアンプ群の各々は対応する第１スイッチ群を介して第１配線及び第２配線で共通接続され、前記第１演算回路は第２スイッチを介して前記第２配線と接続され、第３スイッチを介して前記第１配線に接続される。

第１の実施形態に係る不揮発性半導体記憶装置の全体構成図。 第１の実施形態に係るセンスアンプの拡大図。 第１の実施形態に係る演算回路の回路図。 第１の実施形態に係る隣接メモリセルの閾値分布を確認するための演算動作。 第１の実施形態に係る演算回路の演算動作。 第１の実施形態に係る隣接メモリセルの影響を示した概念図であり、図６（ａ）はメモリセルを示し、図６（ｂ）及び図６（ｃ）は“Ｃ”レベルの閾値分布を示し、図６（ｄ）はＡ´に補正した閾値分布。 第１の実施形態に係る隣接メモリセルを確認するための演算動作。 第１の実施形態に係る演算回路の回路図。 第１の実施形態に係る各信号の動作を示したタイムチャート。 第１の実施形態の変形例に係るセンスアンプの拡大図。 第１の実施形態の変形例に係る隣接メモリセルを確認するための演算動作。 第１の実施形態の変形例に係る隣接メモリセルを確認するための演算動作。

本実施形態に係る不揮発性半導体記憶装置は、同一ページのうち、あるメモリセルＭＣに対する隣接するビット線と電気的に接続されたメモリセル（隣接メモリセル）ＭＣに保持されたデータの影響を低減すべく、あらかじめこの隣接メモリセルＭＣに保持されたデータを認識して、動作信頼性を向上することが出来る。

[第１の実施形態]
図１を用いて第１の実施形態について説明する。図１は第１の実施形態に係る半導体装置の全体を示した概念図である。

［第１の実施形態］
１．全体構成例
図１は、第１の実施形態に係る不揮発性半導体記憶装置１の構成を示すブロック図である。本実施形態では、不揮発性半導体記憶装置１として、ＮＡＮＤ型フラッシュメモリを 例に挙げて説明する。

不揮発性半導体記憶装置１は、メモリセルアレイ２、ロウデコーダ３、センスアンプ４、制御部５、及び電圧発生回路６を具備する。

１．１＜メモリセルアレイ２の構成例＞
メモリセルアレイ２は、複数の不揮発性のメモリセルＭＣを含んだブロックＢＬＫ０乃至ＢＬＫｓを備える（ｓは自然数）。ブロックＢＬＫ０乃至ＢＬＫｓの各々は、不揮発性のメモリセルＭＣが直列接続された複数のＮＡＮＤストリング１０を備えている。ＮＡＮＤストリング１０の各々は、例えば６４個のメモリセルＭＣと、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。

メモリセルＭＣは、２値以上のデータを保持可能とする。このメモリセルＭＣの構造は、ｐ型半導体基板上にゲート絶縁膜を介在して形成された浮遊ゲート（電荷導電層）と、浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含んだＦＧ構造である。なお、メモリセルＭＣの構造は、ＭＯＮＯＳ型であっても良い。ＭＯＮＯＳ型とは、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば絶縁膜）と、電荷蓄積層上に形成され、電荷蓄積層より誘電率の高い絶縁膜（以下、ブロック層と呼ぶ）と、更にブロック層上に形成された制御ゲートとを有した構造である。

メモリセルＭＣの制御ゲートはワード線に電気的に接続され、ドレインはビット線に電気的に接続され、ソースはソース線に電気的に接続されている。またメモリセルＭＣは、ｎチャネルＭＯＳトランジスタである。なお、メモリセルＭＣの個数は６４個に限られず、１２８個や２５６個、５１２個等であってもよく、その数は限定されるものではない。

またメモリセルＭＣは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルＭＣの一端側のドレイン領域は選択トランジスタＳＴ１のソース領域に接続され、他端側のソース領域は選択トランジスタＳＴ２のドレイン領域に接続されている。

同一行にあるメモリセルＭＣの制御ゲートはワード線ＷＬ０〜ＷＬ６３のいずれかに共通接続され、同一行にあるメモリセルＭＣの選択トランジスタＳＴ１、ＳＴ２のゲート電極は、それぞれセレクトゲート線ＳＧＤ１、ＳＧＳ１に共通接続されている。なお説明の簡単化のため、以下ではワード線ＷＬ０〜ＷＬ６３を区別しない場合には、単にワード線ＷＬと呼ぶことがある。また、メモリセルアレイ２において同一列にある選択トランジスタＳＴ１のドレインは、いずれかのビット線ＢＬ０〜ＢＬｎに共通接続される。以下、ビット線ＢＬ０〜ＢＬｎについても、これらを区別しない場合には一括してビット線ＢＬと呼ぶ（ｎ：自然数）。選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続される。

また、同一のワード線ＷＬに接続された複数のメモリセルＭＣには一括してデータが書き込まれ、この単位をページと呼ぶ。更に、複数のメモリセルＭＣはブロックＢＬＫ単位で一括してデータが消去される
なお、メモリセルＭＣは、例えば４値のデータのうちいずれか１つを保持出来る。４つの値は電圧の低い方から“Ｅ”レベル、“Ａ”レベル、“Ｂ”レベル、そして“Ｃ”レベルである。“Ｅ”レベルを消去状態と呼び、電荷蓄積層に電荷がない状態と指す。そして、電荷蓄積層に電荷が蓄積されるに連れ、“Ａ”レベル＝＞“Ｂ”レベル＝＞“Ｃ”レベルと電圧が上昇する。

メモリセルアレイ２の構造については、例えば、“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号、“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。

１．２＜周辺回路の構成＞
ロウデコーダ３は、複数のワード線ＷＬに接続され、データの読み出し、書き込み、及び消去時に、ワード線ＷＬの選択及び駆動を行う。

センスアンプ４は、複数のビット線ＢＬに接続され、データの読み出し、書き込み、及び消去時に、ビット線の電圧を制御する。また、センスアンプ４は、データの読み出し時に例えばビット線ＢＬの電位を検知する。これに限定されることなく、例えばデータの読み出し時にセル電流を検知してもよい。またセンスアンプ４はデータの書き込み時に書き込みデータに応じた電圧をビット線ＢＬに印加する。

次いで制御部５は、動作モードに応じて図示せぬホストから供給される外部制御信号及びコマンドＣＭＤに基づき、データの書き込み及び消去のシーケンスを制御する制御信号、及びデータの読み出しを制御する制御信号を発生する。この制御信号は、ロウデコーダ３、センスアンプ４、及び電圧発生回路６等に送られる。

本実施形態では、この制御信号によって制御部５は書き込み時にセンスアンプ４内のＤＬ（例えばＵＤＬ（後述する））の格納データを確認し、ＤＬに格納されているデータが“１”であると、書き込みの際、対応するメモリセルＭＣの閾値電圧を所望の値よりも低めに設定する。

なお制御部５は不揮発性半導体記憶装置１の中に配置されていなくても良い。すなわち、不揮発性半導体記憶装置１とは別の半導体装置に配置されていても良いし、ホスト内に配置されていても良い。

電圧発生回路６は、制御部５から送られる各種制御信号に応じて、読み出し電圧（Ｖｒｅａｄ、ＶＣＧＲ）、書き込み電圧（ＶＰＧＭ）、ベリファイ電圧（ＶＣＧＲ＿ＣＶ）、及び消去電圧（ＶＥＲＡ）、並びにメモリセルアレイ２、ロウデコーダ３、及びセンスアンプ４の各種動作に必要な電圧を発生する。

２．＜センスアンプ４の構成例＞
図２（ａ）、図２（ｂ）を用いてセンスアンプ４の構成例について述べる。図２（ａ）はセンスアンプ４の概念図を示し、図２（ｂ）は図２（ａ）の領域Ａを拡大した詳細な構成例を示す。

図２（ａ）に示すようにセンスアンプ４は複数のセンスユニットＳＡＵを備える。以下では領域ＡのセンスユニットＳＡＵに着目する。

図２（ｂ）に示すようにセンスアンプ４は第１方向に沿って配置される複数のセンスユニットＳＡＵ_（ｍ−１）〜ＳＡＵ_（ｍ＋１）を備える（センスユニットＳＡＵ_０〜ＳＡＵ_ｍを区別しない場合には単にセンスユニットＳＡＵと呼ぶ）。センスユニットＳＡＵの各々は１６個のサブアンプＳＳＡ０〜ＳＳＡ１５を備える。

サブアンプＳＳＡは対応するビット線ＢＬを介してメモリセルＭＣにデータを書き込み、またはビット線ＢＬを介してメモリセルＭＣに保持されたデータ（以下、保持データともいう）を読み出す。すなわち、センスユニットＳＡＵの各々は、第２方向に沿って形成される１６本のビット線ＢＬと電気的に接続される。

例えば、センスユニットＳＡＵ_０はビット線ＢＬ０〜ＢＬ１５と電気的に接続し、センスユニットＳＡＵ_１はビット線ＢＬ１６〜ＢＬ３１と電気的に接続し、・・・、センスユニットＳＡＵ_ｍはビット線ＢＬ１６ｍ〜ＢＬ（１６ｍ＋１５）と電気的に接続する（ｍ：０以上の整数）。

ビット線ＢＬとサブアンプＳＳＡとの具体的な接続は、図２（ｂ）に示す通りである。すなわち、例えばセンスユニットＳＡＵ_ｍ内のサブアンプＳＳＡ０はビット線ＢＬ１６ｍと接続され、サブアンプＳＳＡ１はビット線ＢＬ（１６ｍ＋１）と接続され、…、サブアンプＳＳＡ１５はビット線ＢＬ（１６ｍ＋１５）と接続される。
そして、これらサブアンプＳＳＡ０〜ＳＳＡ１５は各々のスイッチＳＷ０〜ＳＷ１５を介して配線ＤＢＵＳで共通接続される。

これらサブアンプＳＳＡ０〜ＳＳＡ１５は、第１ラッチ回路（以下、ＳＤＬ）、第２ラッチ回路（以下、ＵＤＬ）を備える。ＳＤＬは書き込みデータや読み出しデータを保持可能とし、本実施形態では例えばＵＤＬは後述するＮＤＬ回路から転送される演算結果を保持する。

なお、各サブアンプＳＳＡにおいて、ＳＤＬの先には配線ＬＢＵＳに接続されるＭＯＳトランジスタＴｒ１が設けられ、信号ＳＴＬの電圧レベルに応じてオン・オフする。また、ＵＤＬについても同様である。すなわち、各サブアンプＳＳＡにおいて、ＵＤＬの先には配線ＬＢＵＳに接続されるＭＯＳトランジスタＴｒ２が設けられ、信号ＵＴＬの電圧レベルに応じてオン・オフする。

センスアンプ４は更にデータラッチ回路（以下、ＮＤＬ回路０〜ＮＤＬ回路ｍと呼ぶ）を備える。ＮＤＬ回路０〜ＮＤＬ回路ｍの各々は対応するセンスユニットＳＡＵ_０〜ＳＡＵ_ｍ毎に配置される。ＮＤＬ回路０〜ＮＤＬ回路ｍは、スイッチＮＤＳＷ０〜ＮＤＳＷｍ、各々の配線ＤＢＵＳ介してセンスユニットＳＡＵ_０〜ＳＡＵ_ｍと接続される。

このＮＤＬ回路０〜ＮＤＬ回路ｍの各々は、隣接する配線ＤＢＵＳともスイッチＳＷ０_ＮＤＬ２〜ＳＷｍ_ＮＤＬ２を介して接続される。このＮＤＬ回路はサブアンプＳＳＡが保持するデータを演算（ＡＮＤ演算、またはＯＲ演算）する機能を有する。

ＮＤＬ回路ｍの演算について説明する。
一例としてセンスユニットＳＡＵｍ内のサブアンプＳＳＡ７のＵＤＬに演算結果を格納する場合について説明する。この場合、ＮＤＬ回路にはセンスユニットＳＡＵｍ内のサブアンプＳＳＡ６とＳＳＡ８との保持データの演算結果が格納される。

あるサブアンプＳＳＡに着目した場合、このサブアンプＳＳＡに対応するメモリセルＭＣの第１方向に隣接するメモリセルＭＣ対応するサブアンプＳＳＡの書き込みデータを用いる理由として、着目したメモリセルＭＣはこれに対して第１方向に隣接するメモリセルＭＣの閾値分布による影響を受ける場合があるためである。

すなわち、着目しているメモリセルＭＣの閾値分布が低い（例えば、“Ａ”レベル）にも関わらず両隣接のメモリセルＭＣの閾値分布が高い（“Ｃ”レベル）と、低い電圧に分布する閾値が、両者の閾値分布に影響し高い閾値レベルに遷移してしまう傾向がある。

この影響を防止するため、制御部５は書き込み前に演算結果に基づいて第１方向に隣接するメモリセルＭＣに書き込むデータを知っておく必要がある。書き込むデータが分かれば、書き込む閾値分布を低めにすることで上記影響を避けられ、データの信頼性も挙げられるからである。

なお、演算するためのデータの選び方はどのセンスユニットＳＡＵでも同一であり、一般的にはサブアンプＳＳＡｎ−１（ｎ：正の整数）の保持データと、サブアンプＳＳＡ（ｎ＋１）の保持データと、で演算を行う。なお、ビット線ＢＬの並び順と対応するサブアンプＳＳＡの並び順がＤＢＵＳ毎（１６ＢＬ毎）に、異なるケースがある。このケースの演算方法については後段（変形例）にて述べる。

２．１＜ＮＤＬ回路の詳細＞
次に図３を用いてｍ番目のＮＤＬ回路の詳細な構成、及び各スイッチＳＷとの接続関係について説明する。図３に示すようにＮＤＬ回路はラッチ回路ＬＡＴ、スイッチＳＷ１、及びＳＷ２を備える。ラッチ回路ＬＡＴはインバータＩＮＶ１及びインバータＩＮＶ２を含む。

ラッチ回路ＬＡＴの保持データは、インバータＩＮＶ１の出力端（またはインバータＩＮＶ２の入力端）のデータであり、これをＤＡＴＡとする。つまり、インバータＩＮＶ１の入力端には／ＤＡＴＡが入力される（“／”は反転を示す）。インバータＩＮＶ１の出力端とインバータＩＮＶ２の入力端とを結ぶ配線をｌｉｎｅＡとし、他方をｌｉｎｅＢとする。

ｌｉｎｅＡはノードＮ１で上記スイッチＳＷｍ_ＮＤＬ２、スイッチＳＷｍ_ＮＤＬ３の電流経路の一端に接続され、またスイッチＮＤＳＷｍを介して配線ＤＢＵＳに接続される。このスイッチＮＤＳＷｍはラッチ回路ＬＡＴからＵＤＬへと演算結果を転送する際にオン状態となる。

更にノードＮ１には、スイッチＳＷ１の一端が接続され、配線ＤＢＵＳの電圧レベルに応じてオンまたはオフとされる。スイッチＳＷ２はこのスイッチＳＷ１と直列接続され、信号ＮＴＬの電圧レベルに応じてオンまたはオフとされる。なお、スイッチＳＷ２の他端は接地される。

後述するがサブアンプＳＳＡの各々の保持データが“Ｃ”レベルであると、ラッチ回路ＬＡＴは演算の結果“１”を保持する（ｌｉｎｅＡ＝“Ｈ”レベル）。

３．＜演算方法の詳細（その１）＞
次に図４を用いて、例えばサブアンプＳＳＡ７のＵＤＬに演算結果を格納したい場合の演算方法（その１）について説明する。図４は、図２においてセンスユニットＳＡＵｍに着目した回路図であり、演算の概念図である。

以下演算において各信号のオン・オフは制御部５によって実行される。具体的には、制御部５が信号ＳＴＬやスイッチＳＷ０〜ＳＷ１５をオン・オフする。そして、以下説明では、センスユニットＳＡＵｍしか図示しないが、実際の制御は、例えばセンスユニットＳＡＵ毎に配置され、且つ同一行に位置するサブアンプＳＳＡに対応する信号ＳＴＬ、スイッチＳＷ対して同時に実行される。

ここでは、例えば全てのサブアンプ７に対応する信号ＳＴＬ、スイッチＳＷ７対して同時に実行される。

＜ステップＳ１＞
図４に示すように、まずサブアンプＳＳＡ６から書き込みデータＷＤ６をＮＤＬ回路へ転送する。

＜ステップＳ２＞
次に、サブアンプＳＳＡ８が保持する書き込みデータＷＤ８をＮＤＬ回路へ転送する。

＜ステップＳ３＞
上記ステップＳ１、及びＳ２の動作によって、ＮＤＬｍ回路でＡＮＤ演算が実行される。ＮＤＬｍ回路はＡＮＤ演算の結果を保持する。

＜ステップＳ４＞
ステップＳ３で得た演算結果（ＷＤ６∩ＷＤ８）を、着目しているサブアンプＳＳＡ７のＵＤＬへ転送する。

ここでは、サブアンプＳＳＡ７に着目して説明したが、サブアンプＳＳＡ０〜ＳＳＡ１５についても同様な演算を行う。すなわち、演算が全て終わった時点でサブアンプＳＳＡ０〜ＳＳＡ１５のＵＤＬ内には、演算結果が格納されていることになる。制御部５は、このＵＤＬの演算結果に基づいて適切な書き込み動作を実行する。

次に、上記ステップＳ１、及びＳ２におけるＮＤＬｍ回路内の演算について説明する。

３．１＜ＮＤＬｍ回路の動作について＞
次に図５をもちいてＮＤＬｍ回路の演算動作について説明する。一例として書き込みデータＷＤ６＝“Ｃ”レベル以外、書き込みデータＷＤ８＝“Ｃ”レベルとする。ここで、“Ｃ”レベル＝“１”データ、“Ｃ”レベル以外＝“０”とする。
＜ステップＳ１０＞
上記ステップＳ１で配線ＤＢＵＳから書き込みデータＷＤ６＝０の反転１が転送される。すると、スイッチＳＷ１がオン状態となる。

＜ステップＳ１１＞
同時に信号ＮＴＬ＝“Ｈ”レベルとすることで、スイッチＳＷ２をオン状態とする。すると、図５に示すように電流Ｉ_１が流れ、ノードＮ１は接地電位となる。

＜ステップＳ１２＞
従って、ｌｉｎｅＡの電圧レベルは“Ｌ”（図５中、“０”）となり、ＷＤ６とＷＤ８とのＡＮＤ演算結果を保持する。ラッチ回路ＬＡＴはその反転データ、すなわち“１”データを保持する。

＜ステップＳ１３＞
次いで上記ステップＳ２で配線ＤＢＵＳから書き込みデータＷＤ８＝１の反転０が転送される。すると、スイッチＳＷ１はオフ状態となる。

＜ステップＳ１４＞
このとき、同時に信号ＮＴＬ＝“Ｈ”レベルとすし、スイッチＳＷ２をオン状態としても、図５に示す電流Ｉ_１は流れず、ノードＮ１の電圧は保持される。

＜ステップＳ１５＞
従って、ｌｉｎｅＡの電圧レベルは“Ｌ”（図５中、“０”）をそのまま保持する。ラッチ回路ＬＡＴはその反転データ、すなわち“１”データを保持する。

その後、信号ＮＤＳＷを“Ｈ”レベルとし、配線ＤＢＵＳを介してＵＤＬへ演算結果を転送する。

４＜閾値分布について＞
次に図６（ａ）〜図６（ｄ）を用いて制御部５が、上記演算結果に基づきメモリセルＭＣの閾値分布を認識し、着目するメモリセルＭＣの閾値分布を補正する概念図を示す。図６（ａ）はステップＳ４の結果、演算結果が“１”であった場合のビット線ＢＬ（１６ｍ＋６）、及びビット線ＢＬ（１６ｍ＋８）に接続されたメモリセルＭＣ６、及びＭＣ８の閾値分布を示す。

ステップＳ４の結果、演算結果が“１”であるとすると、制御部５はメモリセルＭＣ６、ＭＣ８の保持データはいずれも“Ｃ”レベルであると分かる。この場合、図６（ｂ）及び図６（ｃ）に示すような閾値分布となる。

上述したがこの場合、両者に挟まれたメモリセルＭＣ７の閾値分布は、これらメモリセルＭＣ６、及びメモリセルＭＣ８の影響を受けてしまう。

すなわち、閾値分布が正側にシフトしてしまう可能性がある。そこで、書き込み時に、当初設定されている所望の閾値分布よりも低めの閾値分布に予め遷移させておく。

具体的には、制御部５が図６（ｄ）に示すようにメモリセルＭＣ７の閾値分布を所望の分布（図中、“Ａ”レベル）よりも低い分布（図中、“Ａ´”レベル）に予め遷移させておく。なおこのような閾値分布の補正は、制御部５がビット線ＢＬ、及びワード線ＷＬに所定の電圧を印加することで、所望とする低い分布に遷移させる。

４．＜演算方法の詳細（その２）＞
次に図７を用いてサブアンプＳＳＡ１５のＵＤＬに演算結果を格納したい場合の演算方法（その２）について述べる。この場合、センスユニットＳＡＵｍ内のサブアンプＳＳＡ１４と、センスユニットＳＡＵ（ｍ＋１）内のサブアンプＳＳＡ０とのデータで演算を行い、演算結果をサブアンプＳＳＡ１５のＵＤＬに格納する。

＜ステップＳ２０＞
図７に示すように、まずセンスユニットＳＡＵ＿（ｍ＋１）内のサブアンプＳＳＡ０から書き込みデータＷＤ０をＮＤＬ回路へ転送する。

＜ステップＳ２１＞
次に、センスユニットＳＡＵｍ内のサブアンプＳＳＡ１４が保持する書き込みデータＷＤ１４をＮＤＬ回路へ転送する。

＜ステップＳ２２＞
上記ステップＳ１、及びＳ２の動作によって、ＡＮＤ演算が実行される。すなわち、ＮＤＬ回路はＡＮＤ演算の結果を保持する。

＜ステップＳ２３＞
その後、ステップＳ２２で得た演算結果（ＷＤ０∩ＷＤ１４）を今回着目しているサブアンプＳＳＡ１５のＵＤＬへ転送する。

４．１＜ＮＤＬ回路の動作について＞
次に図８を用いて図７の演算を行った際のＮＤＬ回路の演算動作について説明する。ここでも、書き込みデータＷＤ０＝“０”、書き込みデータＷＤ１４＝“１”データ（“Ｃ”レベル）とする。
＜ステップＳ３０＞
上記ステップＳ３０でスイッチＳＷ（ｍ）_ＮＤＬ２を介して書き込みデータＷＤ０＝０が転送される。すると、ｌｉｎｅＡの電圧レベルは“Ｈ”（＝“０”）となる。すなわち、この時点でラッチ回路ＬＡＴは“１”（“Ｈ”）データを保持する。

＜ステップＳ３１＞
次に、配線ＤＢＵＳを介してサブアンプＳＳＡ１４から書き込みデータＷＤ１４＝１の反転０を転送する。同時に信号ＮＴＬ＝“Ｈ”レベルとすることで、スイッチＳＷ２をオン状態とする。このとき、ノードＮ１は電位を保持する。

＜ステップＳ３２＞
このとき、ｌｉｎｅＡの電圧レベルは“Ｌ”レベル（図８中、“０”）でありＡＮＤ演算結果を保持する。ラッチ回路ＬＡＴはその反転データ、すなわち“１”データを保持する。

その後、信号ＮＤＳＷを“Ｈ”レベルとし、配線ＤＢＵＳを介してＵＤＬへ演算結果を転送する。

５．タイムチャート
次に図９を用いて上記演算における各信号の電圧動作について説明する。図９は、信号ＳＴＬ、信号ＵＴＬ、信号ＮＴＬ、及びＮＤＳＷの動作を示したタイムチャートである。

なお、このタイムチャートは図４の演算動作に対応する。すなわち、サブアンプＳＳＡ６及びＳＳＡ８の演算結果（ＷＤ６∩ＷＤ８）をサブアンプＳＳＡ７のＵＤＬに格納する際の信号動作である。

５．１＜信号ＳＴＬ、信号ＵＴＬ、信号ＮＴＬ、及びＮＤＳＷのタイムチャート＞
図９に示すように時刻ｔ０において信号ＳＴＬ６及び信号ＮＴＬをそれぞれ“Ｈ”レベルとする。これにより、サブアンプＳＳＡ６のＳＤＬから書き込みデータがＮＤＬ回路へと転送される。

次いで、時刻ｔ２において信号ＳＴＬ８及び信号ＮＴＬをそれぞれ“Ｈ”レベルとする。これにより、サブアンプＳＳＡ８のＳＤＬから書き込みデータがＮＤＬ回路へと転送される。すなわち、ＮＤＬ回路においてＷＤ６とＷＤ８とのＡＮＤ演算が実行される。

更に時刻ｔ４において、信号ＮＤＳＷを“Ｈ”にしつつ、信号ＵＴＬ７を“Ｈ”レベルとする。これにより、ＮＤＬ回路からサブアンプＳＳＡ７のＵＤＬへ演算結果が格納される。

なお、スイッチＳＷ（図４参照）の電圧レベルの変化のタイミングは対応する信号ＳＴＬ及び信号ＵＴＬと同一である。つまり、例えばサブアンプＳＳＡ６に着目すれば、制御部５によってスイッチＳＷ６は信号ＳＴＬ６と同時にオンまたはオフする。

またここでは、図４に対応するように、信号ＳＴＬ、信号ＵＴＬ、信号ＮＴＬ、及びＮＤＳＷの動作を示したが、上記動作はサブアンプＳＳＡ０〜ＳＳＡ１５の各々について実行される。

なお、動作の順番としては、例えばサブアンプＳＳＡ０〜ＳＳＡ１５に向かって順番に演算してもよいし、まずはサブアンプＳＳＡ１〜ＳＳＡ１４まで演算した後、サブアンプＳＳＡ０、及びＳＳＡ１５について演算しても良く、更にこれ以外の順番でもよい。すなわち、ＮＤＬ回路にＡＮＤ演算結果が格納された後、着目しているＵＤＬにその結果が転送されさえすれば上記順番に限られない。なお、後述するＯＲ演算を実施する場合であっても同様である。

＜本実施形態に係る効果＞
本実施形態に係る不揮発性半導体記憶装置であると、（１）の効果を得ることが出来る。

（１）動作信頼性を向上することが出来る。
すなわち本実施形態に係る不揮発性半導体記憶装置であると、第１方向に隣接するメモリセルＭＣの閾値分布の影響を考慮した所望の閾値分布に遷移させることが出来る。

これはセンスアンプ４がＮＤＬ回路を具備し、このＮＤＬ回路が自身の配線ＤＢＵＳだけでなく隣接センスユニットＳＡＵの配線ＤＢＵＳにも接続されており、第１方向に隣接するメモリセルＭＣの閾値分布の影響を考慮した制御が可能となる。

上記したように、第１方向に隣接するメモリセルＭＣ間では閾値分布の影響を受ける傾向がある。例えば、メモリセルＭＣの閾値分布を“Ａ”レベルに遷移させたつもりであっても、隣接するメモリセルＭＣの閾値分布がそれよりも高い“Ｃ”レベルであった場合、この“Ａ”レベルのメモリセルＭＣの閾値分布は“Ｃ”側に上昇してしまう。

これは両隣接のメモリセルＭＣの閾値分布が“Ｃ”レベルであるとこの傾向が顕著に現れる。例えば閾値分布を“Ａ”レベルに遷移させたつもりが、“Ｂ”レベルまで上昇してしまう可能性がある。そしてこれは閾値分布間を狭くする必要がある多値データを保持できるメモリセルの場合に顕著であり、誤読み出しを招く可能性がある。

しかし、本実施形態であると制御部５は、ＵＤＬが格納するデータを確認することで、着目しているメモリセルＭＣの両隣接に位置するメモリセルＭＣの閾値分布（書き込みデータ）を事前に知ることが出来る。

このため、例えば両隣接のメモリセルＭＣに書き込むデータが“Ｃ”レベルである場合である場合には、制御部５は真ん中のメモリセルＭＣには所望の閾値分布よりも低めの閾値分布に遷移させることで、書き込みデータの信頼性を向上させることが出来る。

なお、両隣接のうち一方が“Ｃ”レベルのメモリセルＭＣであった場合でも、所望の閾値分布よりも低めの閾値分布に遷移させても良い。この場合ＮＤＬ回路はＯＲ演算をすればよい。

これは、サブアンプＳＳＡから取り込んだ２つのデータのうちいずれか一方が“０”であると（例えば“１”と“０”の組み合わせ）、ＡＮＤ演算ではその結果が“０”となってしまい、いずれのメモリセルＭＣも“０”なのか、それともいずれか一方が“１”データなのか否かが判断できないからである。

このため、ＯＲ演算を実行することでその結果が“１”であれば両者のうちいずれかが“Ｃ”レベルであることがわかる。

なお、ＯＲ演算の際には、ＮＤＬ回路、もしくはＵＤＬ回路へ転送するデータを適宜反転することで適切な演算が可能である。

＜変形例＞
次に図１０を用いて上記実施形態に係る変形例について説明する。変形例に係る不揮発性半導体記憶装置は、配線レイアウトの都合上センスユニットＳＡＵ内を構成するサブアンプＳＳＡの配置が上記実施形態と異なっている。このため演算方法の順番も異なる。

１．構成
図１０にセンスアンプ４の構成図を示す。図１０に示すようにセンスアンプ４はＡパターンのセンスユニットＳＡＵ_Ａと、これに隣接するＢパターンのセンスユニットＳＡＵ_Ｂと、から構成される組を複数備える。なお、パターンＡのセンスユニットＳＡＵ_Ａは上記実施形態と同一の構成であるため説明を省略する。

１．１＜パターンＢの構成＞
図示するように、サブアンプＳＳＡ０、…、ＳＳＡ８、…、ＳＳＡ６、ＳＳＡ７と続いてその上にＳＳＡ４が配置される。すなわち、本来サブアンプＳＳＡ８が配置される場所には、サブアンプＳＳＡ４が配置されている。この場合、ビット線ＢＬ（１５ｍ＋４）をパターンＡの様に下まで配置することができないため、ビット線ＢＬ配置も変更する必要がある。

具体的には、ビット線ＢＬ（１５ｍ＋４）をビット線ＢＬ（１５ｍ＋６）、及びＢＬ（１５ｍ＋６）の右側に迂回させて、サブアンプＳＳＡ４に接続させる。なお、ＢＬ（１５ｍ＋８）については、本来のサブアンプＳＳＡ４の位置まで延伸させる。

このように実際のセンスアンプ４内では、パターンＡとパターンＢとからなる組で構成されている。

２．＜演算方法＞
次に図１１、図１２を用いて変形例に係る演算方法について説明する。具体的には図１１にパターンＡに着目した演算方法を示し、パターンＳ４０〜パターンＳ４２までのステップを記す。

また図１２にパターンＢに着目した演算方法を示し、パターンＳ４３〜Ｓ４５までのステップＳを記す。なおここでも、サブアンプＳＳＡ７のＵＤＬに演算結果を格納する場合を例に挙げる。

＜ステップＳ４０＞
図１１に示すように、パターンＡ及びＢ共にサブアンプＳＳＡ６から書き込みデータＷＤ６をＮＤＬ回路に転送する。すると、ＮＤＬ回路には書き込みデータＷＤ６が格納される。

＜ステップＳ４１＞
次にパターンＡについてはサブアンプＳＳＡ８から書き込みデータＷＤ８をＮＤＬ回路に転送する。従って、パターンＡのＮＤＬ回路には、ＷＤ６とＷＤ８とのＡＮＤ演算結果が格納される。

このとき、パターンＢについてはサブアンプＳＳＡ４から書き込みデータＷＤ４を転送することになる。これは、上述したように同一行に位置するサブアンプＳＡに対応する信号は制御部５によって同時にオン・オフされるからである。

しかし、制御部５がＮＤＬ回路とＤＢＵＳとを接続するＮＤＳＷｍをオフ状態とすることで、パターンＢのＮＤＬ回路にはＷＤ４は格納されず、ＷＤ６だけが残る。

＜ステップＳ４２＞
次いで、パターンＡ、及びＢの両者においてＮＤＬ回路からサブアンプＳＳＡ７のＵＤＬへと演算結果（ＷＤ６∩ＷＤ８）、及びＷＤ６を転送する。これにより、パターンＡのサブアンプＳＳＡ７のＵＤＬには演算結果（ＷＤ６∩ＷＤ８）が格納される。このとき、パターンＢのＳＳＡ７のＵＤＬにはＷＤ６のみが格納される。最後にＮＤＬをリセットし、次のデータ演算に備える。

＜ステップＳ４３＞
次に図１２を用いてパターンＢのサブアンプＳＳＡ７のＵＤＬへと演算結果を格納する動作を実行する。
パターンＢにおいてサブアンプＳＳＡ８から書き込みデータＷＤ８をＮＤＬ回路に転送する。このとき、パターンＢのＮＤＬ回路にはＷＤ８が格納される。

この際、パターンＡにおいてはサブアンプＳＳＡ４からＷＤ４を配線ＤＢＵＳに出力する。しかし、ＮＤＬ回路とＤＢＵＳとを接続するＮＤＳＷ（ｍ−１）、及びＮＤＳＷ（ｍ＋１）をオフ状態とすることで、パターンＡのＮＤＬ回路にはリセット状態を保持させる。

＜ステップＳ４４＞
次いで、パターンＡおよびＢ両者のサブアンプＳＳＡ７内のＵＤＬのデータをＮＤＬに転送する。このとき、パターンＢではＷＤ８∩とＷＤ６の演算がなされ、ＮＤＬにはＷＤ８∩とＷＤ６が格納される。パターンＡではＵＤＬより転送されたＷＤ８∩とＷＤ６を格納する。

＜ステップＳ４５＞
最後にパターンＡ及びＢの両者において、ＮＤＬ回路からサブアンプＳＳＡ７のＵＤＬへと演算結果を転送する。

隣接するセンスユニットＳＡＵの配置が異なる場合には、上記したステップＳ３０〜Ｓ３５までの動作を実行することで、演算結果を得ることが出来る。

＜変形例に係る効果＞
変形例に係る不揮発性半導体記憶装置であっても、上記（１）と同様の効果を得ることが出来る。

すなわち、パターンＡ、ＢのようにサブアンプＳＳＡの配置若しくはサブアンプＳＳＡに対応するビット線ＢＬの接続関係が両者間で異なる場合であっても演算ステップを工夫することで、所望の演算結果を得ることが出来る。

すなわち、変形例であっても制御部５は、ＵＤＬが格納するデータを確認することで、書き込もうとしているメモリセルＭＣの両端に位置するメモリセルＭＣの書き込みデータを事前に知ることが出来る。

従って、隣接メモリセルＭＣに書き込むデータに応じて、着目するメモリセルＭＣの閾値分布を制御することが出来るため、書き込みデータの信頼性を向上させることが出来る。

なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。

１…不揮発性半導体記憶装置、２…メモリセルアレイ、３…ロウデコーダ、４…センスアンプ、５…制御部、６…電圧発生回路、ＳＡＵ…センスアンプユニット、ＳＳＡ…サブアンプ

Claims (4)

1. 複数のメモリセルを含むメモリセルアレイと、
   前記メモリセルに前記データを書き込むセンスアンプと
   を具備し、
   前記センスアンプは、第１サブアンプ群及び第１演算回路を含む第１センスユニット、及びこの第１センスユニットと隣接し且つ前記第１サブアンプ群とは異なる第２サブアンプ群及び第２演算回路を含む第２センスユニットを備え、
   前記第１、第２サブアンプ群の各々は対応する第１スイッチ群を介して第１配線及び第２配線で共通接続され、
   前記第１演算回路は第２スイッチを介して前記第２配線と接続され、第３スイッチを介して前記第１配線に接続される
   ことを特徴とする不揮発性半導体記憶装置。
2. 前記第１サブアンプ群と前記第１演算回路との間で前記データの授受を制御する制御部を更に備え、
   前記第１サブアンプ群は、互いに隣接するビット線に対応する第１サブアンプ、第２サブアンプ、及び第３サブアンプを含み、
   前記制御部は、前記第１サブアンプに次いで前記第３サブアンプから前記データを前記演算回路へと順次転送することで、第１演算を実行し
   その後、前記制御部は前記第１演算の結果を前記第２サブアンプへ転送する
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 前記第１サブアンプ群及び前記第２サブアンプ群と前記第１演算回路との間で前記データの授受を制御する制御部を更に備え、
   前記第１サブアンプ群は、互いに隣接する前記ビット線に対応する第１サブアンプ及び第２サブアンプを含み、
   前記第２サブアンプ群は、第３サブアンプを含み、
   前記第３サブアンプに対応する前記ビット線は、前記第２サブアンプに対応する前記ビット線に隣接し、
   前記制御部は、前記第３サブアンプに次いで前記第１サブアンプから前記データを前記演算回路へと順次転送することで、第２演算を実行し
   その後、前記制御部は前記第２演算の結果を前記第２サブアンプへ転送する
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
4. 前記第１乃至第３サブアンプの各々に対応する前記第１スイッチには、それぞれ第１乃至第３信号が供給され、
   前記第３スイッチには第４信号が供給され、
   前記第１演算において、前記制御部は前記第１信号に続いて前記第３信号を順次Ｈレベルにした後、
   前記第４信号及び前記第２信号を同時にＨレベルとする
   ことを特徴とする請求項２または３記載の不揮発性半導体記憶装置。

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