JP5731624B1 - 半導体記憶装置 - Google Patents

Abstract

【課題】 高速動作が可能なＮＡＮＤ型の半導体記憶装置を提供することを目的とする。【解決手段】 本発明の半導体記憶装置は、ＮＡＮＤ型の複数のメモリセルが形成されたメモリアレイと、メモリアレイの行方向のメモリセルを選択する行選択手段と、メモリアレイの列方向のメモリセルを選択する列選択手段と、メモリセルからのデータの読出し、またはメモリセルへのデータの書込みを行う制御手段とを有する。メモリアレイには、データを記憶するデータ用メモリセルとリファレンスデータを記憶するリファレンス用メモリセルとを１組とするセルユニットが複数形成される。制御手段は、行選択手段および列選択手段によって選択されたセルユニットの読出し動作または書込み動作を実行する。【選択図】 図６

Description

本発明は、ＮＡＮＤ型のメモリセルを有する半導体記憶装置に関し、特に、高速読出し可能な方法に関する。

ＮＡＮＤ型のフラッシュメモリは、公知のように、複数のメモリセルを直列接続したＮＡＮＤストリングからなるメモリセルアレイと、メモリアレイのビット線に接続されたページバッファとを有する。ページバッファは、メモリアレイの選択されたページから転送されたデータを保持したり、あるいは選択されたページにプログラムするためのデータを保持する。このようなページバッファをデータレジスタとキャッシュレジスタとから構成し、読出しおよびプログラムの高速化を図るフラッシュメモリが開示されている（特許文献１）。

特開２０１３−１１８０３１号公報

ＮＡＮＤ型のフラッシュメモリは、いわゆるページ単位で読出しやプログラムを行うものであり、ＮＯＲ型のフラッシュメモリのようなランダムアクセスを行うことができない。また、ＮＡＮＤ型のフラッシュメモリの読出し動作では、センス回路からビット線をプリチャージするため、それ故、読出しに時間がかかってしまう、という欠点がある。

本発明は、このような従来の課題を解決し、高速動作が可能なＮＡＮＤ型の半導体記憶装置を提供することを目的とする。
さらに本発明は、ランダムアクセスが可能なＮＡＮＤ型の半導体記憶装置を提供することを目的とする。

本発明に係る半導体記憶装置は、ＮＡＮＤ型の複数のメモリセルが形成されたメモリアレイと、メモリアレイの行方向のメモリセルを選択する行選択手段と、メモリアレイの列方向のメモリセルを選択する列選択手段と、メモリセルからのデータの読出し、またはメモリセルへのデータの書込みを行う制御手段とを有し、メモリアレイには、データを記憶するデータ用メモリセルとリファレンスデータを記憶するリファレンス用メモリセルとを１組とするユニットが複数形成され、前記制御手段は、前記行選択手段および前記列選択手段によって選択された前記ユニットの読出し動作または書込み動作を実行する。

好ましくは１つのデータ用メモリセルの行方向および列方向には４つのリファレンス用メモリセルが隣接される。好ましくは前記制御手段は、メモリセルのビット線に接続されたセンス回路を含み、読出し動作時に、当該センス回路は、選択されたユニットのデータ用メモリセルから読み出されたデータとリファレンス用メモリセルから読み出されたデータとを比較し、データ用メモリセルの記憶されたデータを感知する。好ましくは前記制御手段は、書込み動作時に、選択されたユニットのリファレンス用メモリセルに、データ用メモリセルに記憶されるデータに依存した値を書込む。好ましくはリファレンス用メモリセルには、データ用メモリセルが第１のデータを記憶するとき、第１のリファレンスデータが書込まれ、データ用メモリセルが第２のデータを記憶するとき、第１のリファレンスデータと異なる第２のリファレンスデータが書込まれる。好ましくは前記制御手段は、第１のデータ、第１のリファレンスデータおよび第２のリファレンスデータの書込みを書込みパルスを印加することにより行う。好ましくは第１のデータの書込みパルス数よりも第１のリファレンスデータの書込みパルス数が小さく、第２のリファレンスデータの書込みパルス数は、第１のデータの書込みパルス数と第１のリファレンスデータの書込みパルス数との間である。例えば、第１のデータの書込みパルス数をＮ１、第１のリファレンスデータの書込みパルス数をＲ１、第２のリファレンスデータの書込みパルス数をＲ２としたとき、Ｒ１＝Ｎ１−２、Ｒ２＝Ｎ１−１である。好ましくは前記制御手段は、ブロック単位でメモリセルのデータを消去する消去手段を含み、前記制御手段は、消去が行われたブロックのデータ用メモリセルとリファレンス用メモリセルの位置を反転させる。

本発明に係る読出し方法は、ＮＡＮＤ型の複数のメモリセルが形成されたメモリアレイを有する半導体記憶装置において行われるものであって、データを記憶するデータ用メモリセルとリファレンスデータを記憶するリファレンス用メモリセルとを１組とするユニットが複数形成されたメモリアレイを行アドレス情報および列アドレス情報に基づきアクセスし、選択されたユニットから読み出されたデータおよびリファレンスデータを比較し、データ用メモリセルに記憶されたデータの感知を行う。

本発明に係る書込み方法は、ＮＡＮＤ型の複数のメモリセルが形成されたメモリアレイを有する半導体記憶装置において行われるものであって、データを記憶するデータ用メモリセルとリファレンスデータを記憶するリファレンス用メモリセルとを１組とするユニットが複数形成されたメモリアレイを行アドレス情報および列アドレス情報に基づきアクセスし、選択されたユニットのデータ用メモリセルおよびリファレンス用メモリセルに、書込むべきデータに応じて書込みを行う。

本発明によれば、データ用メモリセルとリファレンス用メモリセルを１組とするユニットを単位に読出しおよび書込みを行うようにしたので、従来のフラッシュメモリと比較して高速動作が可能になる。

本発明の実施例に係るランダムアクセス可能なフラッシュメモリの一構成例を示すブロック図である。 本発明の実施例に係るメモリセルアレイのＮＡＮＤストリングの構成を示す回路図である。 本発明の実施例によるデータ用メモリセルに保持されるデータとリファレンス用メモリセルに保持されるリファレンスデータとを説明する図である。 本実施例に係るフラッシュメモリのプログラム時に各部に印加される電圧の一例を示す図である 本発明の実施例によるＮＡＮＤストリングの概略レイアウトを示す平面図である。 本発明の実施例によるメモリアレイのリファレンス用メモリセルの配置を説明する図である。 本発明の実施例によるデータ用メモリセルとリファレンス用メモリセルの位置関係を説明する図である。 本発明の実施例によるメモリセルのユニットへの書込みを説明する図である。 本発明の実施例によるデータ用メモリセルへのデータの書込みとリファレンス用メモリセルへのリファレンスデータとをＩＳＰＰによる書込みを行うときの動作を説明する図である。 本発明の実施例によるページプログラムシーケンスを示すフローチャートである。

本発明は、ＮＡＮＤ型のメモリセルが形成されたメモリアレイを有する半導体記憶装置において、メモリセルへのランダムなアクセスを可能にし、典型的なフラッシュメモリのときよりも高速のデータの読出しを可能にする。データ消去は、典型的なフラッシュメモリと同様にブロック単位でデータの一括消去が可能である。さらに好ましくは、本発明の半導体記憶装置は、典型的なフラッシュメモリと同様の動作を実行することができるような互換性を持つことも可能である。

以下、本発明の実施の形態について図面を参照して詳細に説明する。なお、図面は、分かり易くするために各部を強調して示してあり、実際のデバイスのスケールとは異なることに留意すべきである。

図１は、本発明の実施例に係るランダムアクセス機能を備えた高速動作が可能なフラッシュメモリの構成を示すブロック図である。但し、ここに示すフラッシュメモリの構成は、例示であり、本発明は、必ずしもこのような構成に限定されるものではない。

本実施例のフラッシュメモリ１００は、行列状に配列された複数のメモリセルが形成されたメモリアレイ１１０と、外部入出力端子Ｉ／Ｏに接続され入出力データを保持する入出力バッファ１２０と、入出力バッファ１２０からのアドレスデータを受け取るアドレスレジスタ１３０と、入出力されるデータを保持するデータレジスタ１４０、入出力バッファ１２０からのコマンドデータおよび外部制御信号（図示されないチップイネーブルやアドレスラッチイネーブル等）に基づき各部を制御する制御信号Ｃ１、Ｃ２、Ｃ３等を供給するコントローラ１５０と、アドレスレジスタ１３０からの行アドレス情報Ａｘをデコードしデコード結果に基づきブロックの選択およびワード線の選択等を行うワード線選択回路１６０と、ビット線を介して読み出されたデータを保持したり、ビット線を介して書込むデータ等を保持するセンス回路１７０と、アドレスレジスタ１３０からの列アドレス情報Ａｙをデコードし当該デコード結果に基づきビット線の選択等を行う列選択回路１８０と、データの読出し、プログラムおよび消去等のために必要な電圧（プログラム電圧Vpgm、パス電圧Vpass、読出し電圧Vread、消去電圧Versなど）を生成する内部電圧発生回路１９０とを含んで構成される。

メモリアレイ１１０は、列方向に配置された複数のブロックBLK(0)、BLK(1)、・・・、BLK(m)を有する。ブロックの一方の端部には、センス回路１７０が配置される。但し、センス回路１７０は、ブロックの他方の端部、あるいは両側の端部に配置されるものであってもよい。

１つのメモリブロックには、図２に示すように、複数のメモリセルを直列に接続したＮＡＮＤ型のストリングＮＵが形成され、１つのメモリブロック内にｎ個のＮＡＮＤ型のストリングＮＵが行方向に配列されている。１つのＮＡＮＤ型のストリングＮＵは、直列に接続された８つのメモリセルMCi(i=０、１、・・・、７)と、一方の端部であるメモリセルMC7のドレイン側に接続された選択トランジスタTDと、他方の端部であるメモリセルMC0のソース側に接続された選択トランジスタTSとを含み、選択トランジスタTDのドレインは、対応する１つのビット線BLに接続され、選択トランジスタTSのソースは、共通のソース線SLに接続される。

メモリセルMCiのコントロールゲートは、ワード線WLiに接続され、選択トランジスタTD、TSのゲートは、ワード線WLと並行する選択ゲート線SGD、SGSに接続される。ワード線選択回路１６０は、行アドレスＡｘに基づきメモリブロックを選択するとき、当該メモリブロックの選択ゲート信号SGS、SGDを介して選択トランジスタTD、TSを選択的に駆動する。

センス回路１７０は、ビット線BLを介して接続された複数のセンスアンプを含む。１つのセンスアンプは、偶数ビット線と奇数ビット線に接続された差動入力を含み、入力された電圧または電流を比較し、その比較結果を保持し、あるいは比較結果をデータレジスタ１４０へ提供する。また、データレジスタ１４０からデータを受け取り、これをビット線に供給する。１つのブロックにｎ個のＮＡＮＤストリングが形成されるとき、センス回路１７０は、ｎ／２個のセンスアンプを含む。センスアンプは、公知の回路によって構成されることができ、例えば、ビット線を流れる電流を電圧に変換するＩ−Ｖ変換回路を含む差動増幅回路等により構成される。また、センス回路１７０とビット線の間には、ビット線選択回路が設けられ、ビット線選択回路は、列選択回路１８０からの選択信号に基づき、選択されたビット線をセンスアンプに接続させる。さらにセンスアンプは、列選択回路１８０からの選択信号によって活性化または非活性化されるように構成され得る。

図４は、ブロックｋとブロックｋ＋１のストリングＮＵの平面的なレイアウトであり、ワード線WL0〜WL7、および選択トランジスタTD/TSの選択ゲート線SGD/SGSを構成するポリシリコン配線が示されている。CToは、奇数ビット線を構成する金属配線を、選択トランジスタTDのドレイン拡散領域に接続するためのコンタクトホールであり、CTeは、偶数ビット線を構成する金属配線をドレイン拡散領域に接続するためのコンタクトホールである。

本実施例では、１つのブロックには８本のワード線が形成され、典型的なＮＡＮＤ型のフラッシュメモリの数よりも小さく構成されている。これは、メモリセルのプログラミングによるディスターブの影響を抑制し、かつデータの読出しおよび消去の高速化を図るためである。但し、これは一例であって、ブロック内のワード線の数は８本より大きくても良いことは勿論である。

メモリセルは、典型的に、Ｐウエル内に形成されたＮ型の拡散領域であるソース／ドレインと、ソース／ドレイン間のチャンネル上に形成されたトンネル酸化膜と、トンネル酸化膜上に形成されたフローティングゲート（電荷蓄積層）と、フローティングゲート上に誘電体膜を介して形成されたコントロールゲートとを含むＭＯＳ構造を有する。フローティングゲートに電荷が蓄積されていないとき、つまりデータ「１」が書込まれているとき、しきい値は負状態にあり、メモリセルは、ノーマリオンである。フローティングゲートに電子が蓄積されたとき、つまりデータ「０」が書込まれているとき、しきい値は正にシフトし、メモリセルは、ノーマリオフである。図３に、メモリセルに「０」、「１」が記憶されたときのしきい値Vt_0、Vt_1の分布幅を示す。

図３Ａは、フラッシュメモリの各動作時に印加されるバイアス電圧の一例を示したテーブルである。読出し動作では、ビット線に或る正の電圧を印加し、選択されたワード線に或る電圧Ｖｘを印加し、非選択ワード線に読出し電圧Vpass（例えば４．５Ｖ）を印加し、選択ゲート線SGD、SGSに正の電圧（例えば４．５Ｖ）を印加し、ビット線選択トランジスタTD、ソース線選択トランジスタTSをオンし、共通ソース線に０Ｖを印加する。プログラム（書込み）動作では、選択されたワード線に高電圧のプログラム電圧Vprg（１５〜２０Ｖ）を印加し、非選択のワード線に中間電位（例えば１０Ｖ）を印加し、ビット線選択トランジスタTDをオンさせ、ソース線選択トランジスタTSをオフさせ、書込み対象または書込み禁止のメモリセルに応じた電位をビット線BLに供給する。消去動作では、ブロック内の選択されたワード線に０Ｖを印加し、Ｐウエルに高電圧（例えば２０Ｖ）を印加し、フローティングゲートの電子を基板に引き抜くことで、ブロック単位でデータを消去する。

本実施例のメモリアレイには、「０」または「１」のデータを保持するメモリセル（以下、データセルと称し、データ「０」を記憶するデータセルをプログラムセル、データ「１」を記憶するデータセルを消去セルと称することがある）とリファレンスデータを記憶するリファレンス用のメモリセル（以下、リファレンスセルと称することがある）とが形成される。そして、ワード線を共通にする１つのデータセルと当該データセルに隣接するリファレンスセルとが１つのペアを構成する（以下、これをセルユニットと称することがある）。

図３に示すように、データセルのうち、消去セルには、データ「１」が保持され、プログラムセルには、データ「０」が保持されるが、消去セルとペアを成すリファレンスセルには、データ「１」を判定するためのリファレンスデータが保持され、プログラムセルとペアを成すリファレンスセルには、データ「０」を判定するためのリファレンスデータが保持される。言い換えれば、消去セル用のリファレンスセルには、しきい値Vref1を設定するようなリファレンスデータが記憶され、プログラムセル用のリファレンスセルには、しきい値Vref0を設定するようなリファレンスデータが記憶される。後述するように、読出し動作時では、データセルとリファレンスセルからなる１つのユニットセルが選択され、データセルとリファレンスセルによって作り出された電流または電圧がセンス回路１７０によって比較され、データセルに保持されたデータが感知される。また、プログラム動作時には、プログラムセルおよびリファレンスセルへの書込みが実行され、リファレンスセルには、プログラムセル用のリファレンスセルのしきい値Vref0と、消去セル用のリファレンスセルのしきい値Vref1とが設定され得る。

図５は、ブロック内のリファレンスセルの配置を示す図である。図中、●がリファレンスセルを表している。同図に示すように、ワード線WL7上の偶数ビット線上にリファレンスセルが形成され、ワード線WL6上の奇数ビット線上にリファレンスセルが形成されるように、リファレンスセルは、市松模様またはチェッカーボード状に配置される。すなわち、１つのリファレンスセルは、行方向および列方向において他のリファレンスセルに隣接せず、リファレンスセルとリファレンスセルとの間には、データセルが配置される。データセルの四方がリファレンスセルによって囲まれることで、プログラムセルと消去セルが隣接することが回避され、プログラムセルと消去セル間の不所望なフローティングゲート間の容量結合が抑制され、それ故、プログラム動作時のディスターブの問題を解消し得る。

図６（Ａ）、（Ｂ）は、セルユニットを示す図である。リファレンスセルは、図５に示すように行方向および列方向に１つおきに配置され、その間にデータセルが形成される。１つのユニットセルは、ワード線を共有する、行方向に隣接する１つのデータセルと１つのリファレンスセルの対から構成される。ここで、図６（Ａ）に示す例と、図６（Ｂ）に示す例では、リファレンスセルの位置が反転されている。リファレンスセルは、選択されたときに常に電流を流すようなしきい値にプログラムされるため、データセルと比較して劣化が早く進行することが予想される。そこで、リファレンスセルの位置を反転させることで、ブロック内のメモリセルの劣化や特性の変化の均一化を図ることが望ましい。好ましい態様では、ブロックの消去が行われた場合、ブロック内のリファレンスセルの位置が図６（Ａ）から図６（Ｂ）のように反転される。コントローラ１５０は、ブロック単位でリファレンスセルが割り当てられるアドレス情報を管理し、また、ブロックの消去が行われたとき、リファレンスセルの位置が反転されるようにプログラムシーケンス等を制御する。

次に、本実施例のフラッシュメモリの動作について説明する。始めに、ページプログラムシーケンスについて説明する。図７は、ページプログラムシーケンスのフローチャートであり、図８（Ａ）、（Ｂ）、（Ｃ）は、ページプログラムシーケンスが行われるときのリファレンスセルおよびデータセルの状態変化を説明する図である。

コントローラ１５０は、外部からコマンド、書込みデータおよびアドレス情報等を受け取ると、これに応答してページプログラムを開始する。ここでは、ブロック消去が行われた後に、図８（Ａ）に示すようなワード線WL4が選択され、そこに書込みが行われると仮定する。また、ワード線WL4には、４つのユニットセルU1〜U4が含まれ、ユニットセルU1〜U4の各々は、奇数ビット線上のリファレンスセルと偶数ビット線上のデータセルのペアを含み、偶数ビット線BL2、BL6のデータセルは、データ「０」が書込まれるプログラムセルであり、偶数ビット線BL4、BL8のデータセルは、データ「１」を保持する消去セルであるとする。

奇数ビット線B1、B3、B5、B7のリファレンスセルは、選択されたときに常に電流を流すようなしきい値に設定される。このため、リファレンスセルは、書込み対象セルである。また、偶数ビット線BL2、BL6のプログラムセルが書込み対象セルであり、BL4、BL8の消去セルが書込み禁止セルとなる。従って、センス回路１７０は、書込み対象セルのビット線にデータ書込みが可能となる電圧、例えば０Ｖを供給し、書込み禁止セルのビット線にデータ書込みが禁止となる電圧、例えば３．３VまたはVdd電圧を供給する。また、ワード線選択回路１６０は、内部電圧発生回路１９０によって発生された書込みパルスを選択ワード線WL4に印加し、非選択ワード線には中間電圧（例えば、１０V）を印加する。こうして、選択ワード線WL4のリファレンスセルとビット線BL2、BL6のプログラムセルに書込みが行われる（Ｓ１００）。

コントローラ１５０の制御の下、リファレンスセルは、しきい値Vt=Vref0（例えば、Vref0＝０Ｖ、またはVref0＞０Ｖ）となるまでプログラムされる。リファレンスセルのしきい値がVt=Vref0にプログラムされたとき、リファレンスセルには、例えば、ドレイン電流Id=0.4μAが流れる。センス回路１７０は、ドレイン電流Idまたはドレイン電流Idを変換した電圧を検知し、その検知結果に基づきベリファイの合否が判定される（Ｓ１０２）。リファレンスセルのしきい値に応じたベリファイ電圧が印加され、仮に、Vt=Vref0が正の電圧であれば、これに対応する正のベリファイ電圧が印加される。

図９は、ISPPによる書込みパルス数とリファレンスセルおよびデータセルのしきい値の関係を表している。同図には、リファレンスセルに書込みパルスが７回印加されたとき、ベリファイが合格と判定されたことが示されている。合格されたリファレンスセルのうち、ビット線BL1、BL5のリファレンスセルがプログラムセル用のしきい値Vref0を提供する。

リファレンスセルのベリファイが合格と判定されると、次に、リファレンスセルのベリファイが行われたときの書込みパルス数を基準に、プログラムセルに書込みパルスが２回印加される（Ｓ１０４）。すわわち、図８（Ｂ）に示すようにビット線BL2、BL6のプログラムセルに書込みパルスが２回印加される。結果的に、プログラムセルには、リファレンスセルのときに印加された書込みパルス数に加えて、合計で９回の書込みパルスが印加されたことになる（図９（Ａ）、（Ｂ）を参照）。プログラムセル以外のビット線には書込み禁止のための電圧が供給される。このステップは、プログラムセルに２回の書込みパルスを印加するだけで終了し、ベリファイは行われない。１つの書込みパルスは、メモリセルのしきい値をΔＶだけシフトするように設定されている。従って、データ「０」をプログラムされるプログラムセルのしきい値Vt_0は、リファレンスセルのしきい値Vref0よりも２×ΔＶだけ大きい。

プログラムセルへのデータ「０」のプログラムが終了すると、次に、消去セル用のリファレンスセルを生成するために、リファレンスセルのベリファイが行われたときの書込みパルス数を基準に、消去セル用のリファレンスセルに書込みパルスが１回印加される（Ｓ１０６）。すなわち、図８（Ｃ）に示すように、ビット線BL4、BL8が消去セルであるため、ビット線BL3、BL7の消去セル用のリファレンスセルに書込みパルスが１回追加される。結果的に、消去セル用のリファレンスセルには、合計で８回の書込みパルスが印加されたことになる。消去セル用のリファレンスセル以外のビット線には書込み禁止のための電圧が供給される。従って、図９（Ａ）、（Ｂ）に示すように、消去セル用のリファレンスセルのしきい値Vref1は、プログラムセル用のリファレンスセルのしきい値Vref0よりも大きく、プログラムセルのしきい値Vt_0よりも小さく設定される。こうして、ワード線WL4へのページプログラムシーケンスが完了される。

なお、図９（Ｃ）は、所定数のプログラムが行われたときの書込みパルス数の遷移を示している。プログラム回数が増加すると、メモリセルはプログラムされ易い状態になるため、図９（Ｂ）のときよりも少ない書込みパルス数によって所望のしきい値を得ることができる。

ページプログラムが行われた結果、消去セルおよびプログラムセルのしきい値Vt_1、Vt_0は、図３に示すような分布幅内に形成される。また、プログラムセル用のリファレンスセルは、しきい値Vref0となるようなリファレンスデータを保持し、消去セル用のリファレンスセルは、Vref1＝ΔＶとなるようなリファレンスデータを保持する。また、プログラムセルは、しきい値Vt_0＝２×ΔＶとなるようなデータを保持する。なお、ページプログラムシーケンスにおいて、任意のデータセルにデータ「０」を書込むことも可能であることは言うまでもない。

次に、読出し動作について説明する。読出し動作では、１つのユニットセル、つまりデータセルとリファレンスセルとが同時に読み出され、センス回路１７０によって２つのビット線を流れる電流または電圧が比較され、データセルに記憶されたデータが判別される。具体的には、ワード線選択回路１６０は、行アドレス情報Ａｘに基づきブロックおよびワード線を選択し、選択ワード線に選択電圧Vxを印加する。この選択電圧Vxは、例えば、図３に示す消去セル用のリファレンスセルのしきい値Vref1とプログラムセルのしきい値Vt_0の中間に設定される。また、非選択ワード線には、プログラムセルがオンするような読出し電圧Vread、例えば４．５Ｖが印加される。センス回路１７０は、選択されたビット線に電流を流す。もし、一方のビット線にプログラムセルが接続されていれば、ビット線には電流が流れず、他方のビット線にはリファレンスセルのしきい値Vref0に応じた電流が流れる。また、一方のビット線に消去セルが接続されていれば、ビット線には、消去セルVt_1に応じた電流が流れ、他方のビット線には、リファレンスセルのしきい値Vref1に応じた電流が流れ、この電流は、消去セルを流れる電流よりも小さい。

センス回路１７０は、列アドレス情報Ａｙに基づき選択されたユニットセルのセンシングを行う。例えば、図８を例にすると、選択ワード線WL4に、選択電圧Vxが印加され、それ以外の非選択ワード線に読出し電圧Vreadが印加される。列アドレス情報Ａｙに基づきビット線BL2のデータセルの読出しを行う場合、センス回路１７０のうち、ユニットセルU1に接続されたセンスアンプが活性化され、それ以外のセンスアンプは非活性化されたままである。ビット線BL1とBL2の電流または電圧の差がセンスアンプによって検知される。この場合、ビット線BL2のデータセルのしきい値Vt_0がビット線BL1のリファレンスセルのしきい値Vref0よりも大きいことがセンス回路１７０によって検知される。

また、ビット線BL4のデータセルの読出しが行われる場合も同様に、データセルとペアのリファレンスセルを含むユニットセルが読出される。この場合、データセルはデータ「１」が保持された消去セルであるため、リファレンスセルには、しきい値Vref1のリファレンスデータが保持されている。センス回路１７０は、リファレンスセルのしきい値Vref1が消去セルのしきい値Vt_1よりも大きいことを検知する。

典型的なフラッシュメモリでは、ページ読出しを行う場合には、全ビット線をプリチャージしてからの読出しとなるため読出しに時間がかかってしまう。これに対し、本実施例のフラッシュメモリでは、一対のデータセルとリファレンスセルのビット線間の電圧または電流を比較すれば良いので、高速センシングが可能になる。また、ページ単位の読出しに限らず、ビット単位の読出しも可能である。

次に、消去動作について説明する。消去動作は、典型的なフラッシュメモリのときと同様に、ブロックを選択し、図３Ａに示すようなバイアス条件に従い、ブロック内のメモリセルのデータが一括消去される。そして、上記したようにコントローラ１５０は、ブロックの消去が行われた場合、図６（Ａ）、（Ｂ）に示したように、リファレンスセルとデータセルとの位置を反転させるようにページプログラムを制御する。

上記実施例では、プログラムセル用のリファレンスセルの書込みパルス数よりもプログラムセルの書込みパルス数を２回多くしたが、これは例示であり、より大きなマージンが必要であれば、追加する書込みパルス数を２回よりも大きくしてもよい。その場合、消去セル用のリファレンスセルの書込みパルス数は、プログラムセルの書込みパルス数よりも１つあるいはそれ以上小さくするようにしてもよい。

さらに上記実施例では、図７に示すページプログラムシーケンスにおいて、プログラムセルの書込み（Ｓ１０４）、および消去セル用のリファレンスセルへの書込み（Ｓ１０６）において、ベリファイを不要としたが、必ずしもこれに限らず、所望のしきい値Vt_0、Vref1に到達しているか否かを判定するためにベリファイを行うようにしてもよい。この場合、ベリファイ電圧は、Vref1、Vt_0に対応する電圧が印加される。

さらに上記実施例では、リファレンスセルのしきい値Vref0を一例として正の大きさを示したが、これに限らず、Vref0は０Ｖ、または負の電圧であってもよい。さらに読出し動作時に選択ワード線に印加される選択電圧Ｖｘは、消去セルのしきい値Vt_1、プログラムセルのしきい値Vt_0、リファレンスセルのしきい値Vref0、Vref1を判定することができる値であればよく、例えば、選択電圧Ｖｘ＝０Ｖとなるように、メモリセルのしきい値を選択することも可能である。

本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

１００：フラッシュメモリ
１１０：メモリアレイ
１２０：入出力バッファ
１３０：アドレスレジスタ
１４０：データレジスタ
１５０：コントローラ
１６０：ワード線選択回路
１７０：センス回路
１８０：列選択回路

Claims (18)

1. ＮＡＮＤ型の複数のメモリセルが形成されたメモリアレイと、
   メモリアレイの行方向のメモリセルを選択する行選択手段と、
   メモリアレイの列方向のメモリセルを選択する列選択手段と、
   メモリセルからのデータの読出し、またはメモリセルへのデータの書込みを行う制御手段とを有し、
   メモリアレイには、データを記憶するデータ用メモリセルとリファレンスデータを記憶するリファレンス用メモリセルとを１組とするユニットが複数形成され、
   前記制御手段は、前記行選択手段および前記列選択手段によって選択された前記ユニットの読出し動作または書込み動作を実行する、半導体記憶装置。
2. １つのデータ用メモリセルの行方向および列方向には４つのリファレンス用メモリセルが隣接される、請求項１に記載の半導体記憶装置。
3. 前記制御手段は、メモリセルのビット線に接続されたセンス回路を含み、読出し動作時に、当該センス回路は、選択されたユニットのデータ用メモリセルから読み出されたデータとリファレンス用メモリセルから読み出されたデータとを比較し、データ用メモリセルの記憶されたデータを感知する、請求項１または２に記載の半導体記憶装置。
4. 前記制御手段は、書込み動作時に、選択されたユニットのリファレンス用メモリセルに、データ用メモリセルに記憶されるデータに依存した値を書込む、請求項１ないし３いずれか１つに記載の半導体記憶装置。
5. リファレンス用メモリセルには、データ用メモリセルが第１のデータを記憶するとき、第１のリファレンスデータが書込まれ、データ用メモリセルが第２のデータを記憶するとき、第１のリファレンスデータと異なる第２のリファレンスデータが書込まれる、請求項４に記載の半導体記憶装置。
6. 前記制御手段は、第１のデータ、第１のリファレンスデータおよび第２のリファレンスデータの書込みを書込みパルスを印加することにより行う、請求項５に記載の半導体記憶装置。
7. 第１のデータの書込みパルス数よりも第１のリファレンスデータの書込みパルス数が小さく、第２のリファレンスデータの書込みパルス数は、第１のデータの書込みパルス数と第１のリファレンスデータの書込みパルス数との間である、請求項５または６に記載の半導体記憶装置。
8. 第１のデータの書込みパルス数をＮ１、第１のリファレンスデータの書込みパルス数をＲ１、第２のリファレンスデータの書込みパルス数をＲ２としたとき、Ｒ１＝Ｎ１−２、Ｒ２＝Ｎ１−１である、請求項７に記載の半導体記憶装置。
9. 前記制御手段は、ブロック単位でメモリセルのデータを消去する消去手段を含み、前記制御手段は、消去が行われたブロックのデータ用メモリセルとリファレンス用メモリセルの位置を反転させる、請求項１に記載の半導体記憶装置。
10. ＮＡＮＤ型の複数のメモリセルが形成されたメモリアレイを有する半導体記憶装置の読出し方法であって、
    データを記憶するデータ用メモリセルとリファレンスデータを記憶するリファレンス用メモリセルとを１組とするユニットが複数形成されたメモリアレイを行アドレス情報および列アドレス情報に基づきアクセスし、
    選択されたユニットから読み出されたデータおよびリファレンスデータを比較し、データ用メモリセルに記憶されたデータの感知を行う、読出し方法。
11. データ用メモリセルが第１のデータを記憶しているとき、リファレンス用メモリセルには第１のリファレンスデータが記憶され、データ用メモリセルが第２のデータを記憶しているとき、リファレンス用メモリセルには第１のリファレンスデータと異なる第２のリファレンスデータが記憶されている、請求項１０に記載の読出し方法。
12. ＮＡＮＤ型の複数のメモリセルが形成されたメモリアレイを有する半導体記憶装置の書込み方法であって、
    データを記憶するデータ用メモリセルとリファレンスデータを記憶するリファレンス用メモリセルとを１組とするユニットが複数形成されたメモリアレイを行アドレス情報および列アドレス情報に基づきアクセスし、
    選択されたユニットのデータ用メモリセルおよびリファレンス用メモリセルに、書込むべきデータに応じて書込みを行う、書込み方法。
13. データ用メモリセルに第１のデータを保持するとき、リファレンス用メモリセルには第１のリファレンスデータを書込み、データ用メモリセルが第２のデータを保持するとき、リファレンス用メモリセルには第１のリファレンスデータと異なる第２のリファレンスデータを書込む、書込み方法。
14. 第１のデータ、第１のリファレンスデータおよび第２のリファレンスデータは、書込みパルスを印加することによって書込まれる、請求項１３に記載の書込み方法。
15. 第１のデータの書込みパルス数よりも第１のリファレンスデータの書込みパルス数が小さく、第２のリファレンスデータの書込みパルス数は、第１のデータの書込みパルス数と第１のリファレンスデータの書込みパルス数との間である、請求項１４に記載の書込み方法。
16. 第１のデータの書込みパルスをＮ１、第１のリファレンスデータの書込みパルス数をＲ１、第２のリファレンスデータの書込みパルス数をＲ２としたとき、Ｒ１＝Ｎ１−２、Ｒ２＝Ｎ１−１である、請求項１５に記載の書込み方法。
17. １つのデータ用メモリセルの行方向および列方向には４つのリファレンス用メモリセルが隣接される、請求項１２に記載の書込み方法。
18. 選択されたブロックの消去が行われた後、データ用メモリセルとリファレンス用メモリセルの位置が反転される、請求項１２ないし１７いずれか１つに記載の書込み方法。

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