KR101790632B1 - 반도체 메모리 장치 및 그 스크램블 방법 - Google Patents

반도체 메모리 장치 및 그 스크램블 방법 Download PDF

Info

Publication number
KR101790632B1
KR101790632B1 KR1020160086072A KR20160086072A KR101790632B1 KR 101790632 B1 KR101790632 B1 KR 101790632B1 KR 1020160086072 A KR1020160086072 A KR 1020160086072A KR 20160086072 A KR20160086072 A KR 20160086072A KR 101790632 B1 KR101790632 B1 KR 101790632B1
Authority
KR
South Korea
Prior art keywords
data
voltage
node
transistor
sense
Prior art date
Application number
KR1020160086072A
Other languages
English (en)
Other versions
KR20170094479A (ko
Inventor
나오아키 스도
Original Assignee
윈본드 일렉트로닉스 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윈본드 일렉트로닉스 코포레이션 filed Critical 윈본드 일렉트로닉스 코포레이션
Publication of KR20170094479A publication Critical patent/KR20170094479A/ko
Application granted granted Critical
Publication of KR101790632B1 publication Critical patent/KR101790632B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0638—Organizing or formatting or addressing of data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0614—Improving the reliability of storage systems
    • G06F3/0616—Improving the reliability of storage systems in relation to life time, e.g. increasing Mean Time Between Failures [MTBF]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/22—Safety or protection circuits preventing unauthorised or accidental access to memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1052—Security improvement
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7209—Validity control, e.g. using flags, time stamps or sequence numbers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0614—Improving the reliability of storage systems
    • G06F3/0619—Improving the reliability of storage systems in relation to data integrity, e.g. data losses, bit errors

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Human Computer Interaction (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Security & Cryptography (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)

Abstract

데이터 스크램블 기능과 액세스 가능한 시간의 양립을 도모하는 반도체 메모리 장치 및 그 스크램블 방법을 제공한다.
본 발명의 반도체 메모리 장치는, 데이터 스크램블 기능을 갖는 페이지 버퍼/센스 회로를 포함한다. 페이지 버퍼/센스 회로는 프로그램 동작시, 프로그래밍해야 할 데이터를 홀딩하고, 홀딩한 데이터를 스크램블 처리하여 메모리 어레이의 선택 페이지에 프로그램하며, 독출 동작시, 선택 페이지로부터 독출된 데이터를 홀딩하고, 또한 홀딩한 데이터를 디스크램블 처리한다.

Description

반도체 메모리 장치 및 그 스크램블 방법{SEMICONDUCTOR MEMORY DEVICE AND SCRAMBLE METHOD THEREOF}
본 발명은 NAND형 플래시 메모리 등의 반도체 메모리 장치에 관한 것으로, 특히 NAND형 플래시 메모리에 있어서의 데이터 스크램블 방법에 관한 것이다.
NAND형 플래시 메모리는 복수의 블록으로 구성된 메모리 어레이를 가지고, 하나의 블록에는 복수의 메모리 셀이 직렬로 접속된 NAND 스트링이 형성된다. 전형적으로 데이터의 독출이나 프로그램은 페이지 단위로 수행되고, 데이터의 소거는 블록 단위로 수행된다.
특허 문헌 1은, NAND형 플래시 메모리의 동작 신뢰성을 향상시키는 데이터 기재 방법을 개시하고 있다. 이 기재 방법은 워드 라인의 어드레스에 기초하여 스크램블 방식을 선택하고, 선택한 스크램블 방식에 따라 기입해야 할 데이터를 스크램블하고, 스크램블된 데이터를 대응 페이지에 기입하는 것이다.
NAND형 플래시 메모리의 메모리 셀은 플로팅 게이트(전하 축적층)와 컨트롤 게이트를 구비한 N형 MOS 구조로 구성된다. 플로팅 게이트에 전자가 축적되면, 메모리 셀의 문턱값이 정(또는 양)의 방향으로 시프트되고, 이 상태는 데이터 "0"이다. 한편, 플로팅 게이트로부터 전자가 방출되면, 문턱값이 부(또는 음)의 방향으로 시프트되고, 이 상태는 데이터 "1"이다. 블록이 일괄 소거되었을 때, 상기 블록 내의 모든 메모리 셀은 데이터 "1"이다.
이러한 플래시 메모리에 있어서, 프로그램(기입)이나 소거가 반복되었을 때, 데이터에 의존한 신뢰성 악화가 발생할 수 있다. 예컨대, 프로그래밍시 데이터 "0"의 비율이 데이터 "1" 보다 압도적으로 많은 경우, 또는 그와 반대로 데이터 "1"의 비율이 데이터 "0" 보다 압도적으로 많은 경우이다. 메모리 셀의 미세화, 고집적화에 의해, 메모리 셀간의 거리가 짧아지고, 인접한 메모리 셀이 용량적으로 결합되고, 서로 간섭할 수 있는 상황에 있다. 하나의 메모리 셀을 둘러싸는 주변 메모리 셀이 모두 데이터 "0"이면, 중심의 메모리 셀에는 주변 메모리 셀의 전하가 영향을 주어 모두 데이터 "1"인 경우에 비해 문턱값이 높아진다. 또한 데이터 "0" 또는 데이터 "1"의 편재는 데이터 독출시의 소스 라인 전압의 들뜸 전압의 차이에 의해 센스 증폭기의 특성에 악영향을 줄 수도 있다.
그러므로, 신뢰성의 관점에서는 데이터 "0"과 데이터 "1"의 비율은 대략 0.5인 것이 바람직하다. 이를 실현하는 하나의 방법으로 데이터 스크램블(scramble) 스킴이 있다. 즉, 프로그래밍해야 할 데이터를, 난수를 이용하여 스크램블하고, 스크램블한 데이터를 메모리 어레이에 프로그래밍한다. 스크램블은, 예컨대 프로그래밍할 어드레스를 시즈(seeds)로 이용하여 어드레스마다 난수를 바꿀 수 있고, 이에 따라, 메모리 어레이의 행 방향 및 열 방향에 있어서, 데이터 "0"과 데이터 "1"을 랜덤 배치할 수 있다. 또한, 독출 동작에서는, 메모리 어레이로부터 독출된 데이터를 스크램블하였을 때의 난수에 의해 디스크램블함으로써, 스크램블된 데이터는 원래의 데이터로 변환된다.
데이터 스크램블 기능을 탑재한 NAND형 플래시 메모리에 있어서, 도 1에 도시한 바와 같이, 프로그램 동작시에 입출력 버퍼(10)를 통해 프로그래밍해야 할 데이터가 페이지 버퍼/센스 회로(20)에 수취되고, 이어서, 프로그래밍해야 할 데이터는 스크램블 회로(30)로 전송되고, 거기서 스크램블 처리되며, 스크램블 처리된 데이터가 다시 페이지 버퍼/센스 회로(20)로 전송되고, 메모리 어레이(40)의 선택 페이지(P)에 프로그래밍된다. 독출 동작시에는 메모리 어레이(40)의 선택 페이지(P)로부터 데이터가 페이지 버퍼/센스 회로(20)로 독출되고, 페이지 버퍼/센스 회로(20)에 홀딩된 데이터가 스크램블 회로(30)로 전송되며, 거기서 디스크램블되어 원래의 데이터로 변환되고, 변환된 데이터가 다시 페이지 버퍼/센스 회로(20)로 전송되어 입출력 버퍼(10)로부터 출력된다.
프로그램 데이터의 스크램블 처리 중, 또는 독출 데이터의 디스크램블 처리 중에 NAND형 플래시 메모리는 외부로부터의 액세스를 금지하기 위한 비지(busy) 신호를 출력하지만, 스크램블 회로에 의한 처리 시간이 길어지면, 그 만큼 비지 신호의 기간이 길어져 외부로부터 액세스 가능한 시간이 크게 제한받게 된다.
특허문헌1: 일본특허공개 2008-198299호
본 발명은 이러한 종래의 과제를 해결하고, 데이터의 스크램블 기능과 외부로부터 액세스 가능한 시간의 양립을 도모하는 반도체 메모리 장치를 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 메모리 장치의 스크램블 방법은, 프로그램 동작시, 페이지 버퍼/센스 회로는 프로그래밍해야 할 데이터를 홀딩하고, 또한 홀딩한 데이터를 스크램블 처리하여 메모리 어레이의 선택 페이지에 프로그래밍하며, 독출 동작시, 페이지 버퍼/센스 회로는 선택 페이지로부터 독출된 데이터를 홀딩하고, 또한 홀딩한 데이터를 디스크램블 처리한다.
바람직하게는, 상기 스크램블 처리 또는 상기 디스크램블 처리는 홀딩한 데이터를 반전 또는 비반전한다. 바람직하게는, 상기 스크램블 처리 또는 상기 디스크램블 처리는 선택 페이지의 어드레스 정보에 기초한 난수에 따라 데이터를 반전 또는 비반전한다. 바람직하게는, 상기 스크램블 처리 또는 상기 디스크램블 처리는 래치 회로의 노드에 홀딩한 데이터를 제1 트랜지스터의 게이트로 전송하는 단계; 제1 전압 공급부로부터 공급되는 제1 전압에 의해 상기 래치 회로의 노드를 리셋하는 단계; 제2 전압 공급부로부터 공급되는 제2 전압을 상기 제1 트랜지스터에 공급하는 단계; 및 상기 제1 트랜지스터를 통해서 제2 전압에 의해 상기 래치 회로의 노드의 데이터를 반전 또는 비반전하는 단계;를 포함한다. 바람직하게는, 데이터를 비반전하는 경우, 제1 전압은 GND, 제2 전압은 VDD이고, 데이터를 반전하는 경우, 제1 전압은 VDD, 제2 전압은 GND이다. 바람직하게는, 상기 래치 회로의 노드를 리셋할 때, 상기 제1 전압은 비트 라인을 프리차지하기 위한 제2 트랜지스터, 및 센스 노드와 상기 노드간의 전하 전송을 가능하게 하는 제3 트랜지스터를 통해 상기 노드로 공급된다. 바람직하게는, 상기 제1 트랜지스터는 프로그램 베리파이시에 제2 전압을 상기 센스 노드에 충전하는 경우에 도통된다.
본 발명에 따른 반도체 메모리 장치는, 메모리 어레이와 메모리 어레이의 선택 페이지에 프로그래밍해야 할 데이터를 홀딩하고, 또는 메모리 어레이의 선택 페이지로부터 독출된 데이터를 홀딩하는 페이지 버퍼/센스 회로를 가지며, 상기 페이지 버퍼/센스 회로는 프로그램 동작시에 프로그래밍해야 할 데이터를 스크램블 처리하고, 독출 동작시에 독출된 데이터를 디스크램블 처리한다.
바람직하게는, 상기 스크램블 처리 또는 상기 디스크램블 처리는 선택 페이지의 어드레스 정보에 기초한 난수에 따라 데이터를 반전 또는 비반전한다. 바람직하게는, 상기 페이지 버퍼/센스 회로는 데이터를 홀딩하는 래치 회로와, 상기 래치 회로에 접속된 센스 회로를 포함하고, 상기 센스 회로는, 제2 전압 공급부에 접속되며 상기 래치 회로의 노드에 홀딩된 데이터를 게이트에 홀딩 가능한 제1 트랜지스터; 제1 전압 공급부에 접속되고 비트 라인을 프리차지하기 위한 제2 트랜지스터; 및 센스 노드와 상기 래치 회로의 노드간 전하 전송을 가능하게 하는 제3 트랜지스터;를 포함하고, 상기 스크램블 처리 또는 상기 디스크램블 처리를 수행할 때, 상기 래치 회로의 노드에 홀딩한 데이터가 제1 트랜지스터의 게이트에 홀딩되고, 제1 전압 공급부로부터 공급되는 제1 전압이 상기 제2 및 제3 트랜지스터를 통해 상기 래치 회로의 노드로 공급된 후, 제2 전압 공급부로부터 공급되는 제2 전압이 상기 제1 트랜지스터의 도통 상태에 따라 상기 래치 회로의 노드로 공급된다. 바람직하게는, 데이터를 비반전하는 경우, 제1 전압은 GND, 제2 전압은 VDD이고, 데이터를 반전하는 경우, 제1 전압은 VDD, 제2 전압은 GND이다. 바람직하게는, 상기 제1 전압 공급부는 독출 동작시에 선택 비트 라인에 상기 제2 트랜지스터를 통해 프리차지 전압을 공급하고, 상기 제3 트랜지스터는 독출 동작시에 센스 노드에 독출된 전위를 상기 래치 회로의 노드로 전송한다. 바람직하게는, 상기 제2 전압 공급부는 프로그램 베리파이시에 상기 제1 트랜지스터를 통해 상기 센스 노드에 제2 전압을 공급한다.
본 발명에 의하면, 페이지 버퍼/센스 회로가 프로그래밍해야 할 데이터의 스크램블 처리 또는 독출한 데이터의 디스크램블 처리를 하기 위한 스크램블 또는 디스크램블 처리 중에 비지 신호가 출력되지 않게 되고, 외부로부터의 액세스가 가능해진다. 또한 본 발명은 기존의 페이지 버퍼/센스 회로의 기능을 이용함으로써 스크램블 처리/디스크램블 처리가 실현 가능하므로, 스크램블을 위한 회로를 별도로 마련할 필요가 없어 공간 절약화, 저비용화를 도모할 수 있다.
도 1은 종래의 NAND형 플래시 메모리의 스크램블 처리를 설명하는 도면이다.
도 2는 본 발명의 실시예에 따른 NAND형 플래시 메모리 전체의 개략 구성을 나타내는 도면이다.
도 3은　본 발명의 실시예에 따른 메모리 셀 어레이의 NAND 스트링의 구성을 나타내는 회로도이다.
도 4는　본 발명의 실시예에 따른 플래시 메모리의 비트 라인 선택 방법의 일예를 나타내는 도면이다.
도 5는 본 발명의 실시예에 따른 페이지 버퍼/센스 회로의 구성을 나타내는 도면이다.
도 6a 및 도 6b는　본 발명의 실시예에 따른 플래시 메모리의 스크램블의 동작을 설명하는 플로우이다.
도 7a 및 도 7b는　본 발명의 실시예에 따른 페이지 버퍼/센스 회로에 의한 데이터의 반전 동작을 설명하는 도면이다.
이하, 본 발명의 실시의 형태에 대해 도면을 참조하여 상세하게 설명한다. 또한 도면은 이해를 돕기 위해 각 부를 강조하여 도시하고 있고, 실제 디바이스의 스케일과는 동일하지 않다는 점에 유의해야 한다.
본 발명의 실시예에 따른 플래시 메모리의 전형적인 구성을 도 2에 도시한다. 본 실시예의 플래시 메모리(100)는 복수의 메모리 셀이 행렬상으로 배열된 메모리 어레이(110), 외부 입출력 단자 I/O에 접속되어 입출력 데이터를 홀딩하는 입출력 버퍼(120), 입출력 버퍼(120)로부터의 어드레스 데이터를 수취하는 어드레스 레지스터(130), 입출력 버퍼(120)로부터의 커맨드 데이터나 외부로부터의 제어 신호를 수취하고, 각 부를 제어하는 제어부(140), 어드레스 레지스터(130)으로부터 행 어드레스 정보(Ax)를 수취하고, 행 어드레스 정보(Ax)를 디코딩하고, 디코딩 결과에 기초하여 블록 선택 및 워드 라인 선택 등을 수행하는 워드 라인 선택 회로(150), 워드 라인 선택 회로(150)에 의해 선택된 페이지로부터 독출된 데이터를 홀딩하거나, 선택된 페이지로의 기입 데이터를 홀딩하는 페이지 버퍼/센스 회로(160), 어드레스 레지스터(130)로부터 열 어드레스 정보(Ay)를 수취하고, 열 어드레스 정보(Ay)를 디코딩하며, 상기 디코딩 결과에 기초하여 페이지 버퍼/센스 회로(160) 내의 데이터 선택 등을 수행하는 열 선택 회로(170), 및 데이터의 독출, 프로그램 및 소거 등을 위해 필요한 다양한 전압(기입 전압(Vpgm), 패스 전압(Vpass), 독출 패스 전압(Vread), 소거 전압(Vers) 등)을 생성하는 내부 전압 발생 회로(180)를 포함하여 구성된다. 단, 도 2에 도시한 플래시 메모리의 구성은 예시로서, 본 발명이 반드시 이러한 구성에 한정되는 것은 아니다.
메모리 어레이(110)는 열 방향으로 배치된 m개의 메모리 블록 BLK(0), BLK(1),..., BLK(m-1)을 갖는다. 블록 BLK(0)에 근접하여 페이지 버퍼/센스 회로(160)가 배치된다. 이러한 구성 이외에도, 페이지 버퍼/센스 회로(160)는 블록의 타단부, 혹은 양단부에 배치될 수도 있다.
하나의 메모리 블록에는, 도 3에 도시한 바와 같이, 복수의 메모리 셀을 직렬로 접속한 NAND 스트링 유닛(NU)이 복수개 형성되고, 이러한 NAND 스트링 유닛(NU)은 각각 짝수 비트 라인(BL＿E) 또는 홀수 비트 라인(BL＿O)에 접속된다. 하나의 NAND 스트링 유닛(NU)은 직렬로 접속된 복수의 메모리 셀(MCi)(i=0, 1,..., 31), 일단부인 메모리 셀(MC31)에 접속된 비트 라인측 선택 트랜지스터(TD), 타단부인 메모리 셀(MC0)에 접속된 소스 라인측 선택 트랜지스터(TS)를 포함하고, 비트 라인측 선택 트랜지스터(TD)의 드레인은 대응하는 짝수 또는 홀수 비트 라인에 접속되며, 소스 라인측 선택 트랜지스터(TS)의 소스는 공통 소스 라인(SL)에 접속된다.
메모리 셀(MCi)의 컨트롤 게이트는 워드 라인(WLi)에 접속되고, 선택 트랜지스터(TD, TS)의 게이트는 워드 라인(WL)과 평행한 선택 게이트 라인(SGD, SGS)에 접속된다. 워드 라인 선택 회로(150)는 행 어드레스 정보(Ax) 또는 변환된 어드레스에 기초하여 블록을 선택할 때, 블록의 선택 게이트 라인(SGS, SGD)을 통해 선택 트랜지스터(TD, TS)를 선택적으로 구동한다. 도 3은, 전형적인 NAND 스트링 유닛을 나타내고 있지만, NAND 스트링 유닛은 소스 라인측 선택 트랜지스터(TS) 또는 비트 라인측 선택 트랜지스터(TD)에 인접한 하나 또는 복수의 더미 셀을 포함할 수도 있다.
메모리 셀은 전형적으로, P웰 내에 형성된 N형 확산 영역인 소스/드레인, 소스/드레인간의 채널 상에 형성된 터널 산화막, 터널 산화막 상에 형성된 플로팅 게이트(전하 축적층), 및 플로팅 게이트 상에 유전체막을 통해 형성된 컨트롤 게이트를 포함하는 MOS 구조를 갖는다. 플로팅 게이트에 전하가 축적되어 있지 않을 때, 즉 데이터 "1"이 기입되어 있을 때, 문턱값은 부(또는 음)의 상태이고, 메모리 셀은 노멀리 온(normally on)이다. 플로팅 게이트에 전자가 축적되었을 때, 즉 데이터 "0"이 기입되어 있을 때, 문턱값은 정(또는 양)으로 시프트되고, 메모리 셀은 노멀리 오프(normally off)이다. 단, 메모리 셀은 1비트(2치 데이터)를 기억하는 SLC 타입일 수도 있고, 멀티 비트를 기억하는 MLC 타입일 수도 있다.
표 1은 플래시 메모리의 각 동작시에 인가되는 바이어스 전압의 일예를 나타낸 테이블이다. 독출 동작에서는, 비트 라인에 어떤 양의 전압을 인가하고, 선택된 워드 라인에 어떤 전압(예컨대 0V)을 인가하며, 비선택 워드 라인에 패스 전압(Vpass)(예컨대 4.5V)을 인가하고, 선택 게이트 라인(SGD, SGS)에 양의 전압(예컨대 4.5V)을 인가하며, 비트 라인측 선택 트랜지스터(TD), 소스 라인측 선택 트랜지스터(TS)를 온으로 하고, 공통 소스 라인에 0V를 인가한다. 프로그램(기입) 동작에서는, 선택된 워드 라인에 고전압의 프로그램 전압(Vpgm)(15~20V)을 인가하고, 비선택 워드 라인에 중간 전위(예컨대 10V)를 인가하고, 비트 라인측 선택 트랜지스터(TD)를 온으로 하며, 소스 라인측 선택 트랜지스터(TS)를 오프로 하고, "0" 또는 "1"의 데이터에 따른 전위를 비트 라인에 공급한다. 소거 동작에서는, 블록 내의 선택된 워드 라인에 0V를 인가하고, P웰에 고전압(예컨대 20V)을 인가하며, 플로팅 게이트의 전자를 기판에 뽑아 냄으로써, 블록 단위로 데이터를 소거한다.
Figure 112016065792257-pat00001
도 4에, 비트 라인과 페이지 버퍼/센스 회로(160)의 접속 관계의 일예를 나타낸다. 여기서는 편의상 8개의 비트 라인(BL0~BL7)을 예시하고 있다. 도 4에 있어서, BLCN 신호는 스위칭 트랜지스터를 제어하기 위해 페이지 버퍼에 사용되는 제어 신호이다. 하나의 바람직한 예에서는, 독출 동작시 또는 프로그램 동작시에 동일 페이지 상의 짝수 페이지 또는 홀수 페이지를 선택하고, 인접한 비트 라인간의 용량 결합에 의한 간섭을 억제한다. 비트 라인 선택 회로(190)는 짝수 페이지(BL0, BL2, BL4, BL6)를 선택할 때, 선택 게이트 라인(BLSE)에 접속된 트랜지스터를 온으로 하고, 선택 게이트 라인(BLSO)에 접속된 트랜지스터를 오프로 하며, 짝수 비트 라인을 글로벌 비트 라인(GBL0, GBL1, GBL2, GBL3)에 각각 접속한다. 또한, 홀수 페이지(BL1, BL3, BL5, BL7)를 선택할 때, 선택 게이트 라인(BLSE)에 접속된 트랜지스터를 오프로 하고, 선택 게이트 라인(BLSO)에 접속된 트랜지스터를 온으로 하며, 홀수 비트 라인을 글로벌 비트 라인(GBL0, GBL1, GBL2, GBL3)에 각각 접속한다. 이에 따라, 페이지 버퍼/센스 회로(160)는 짝수 페이지 또는 홀수 페이지에 의해 공유되고, 동일 워드 라인 상에 n개의 비트 라인이 있을 때, 페이지 버퍼/센스 회로(160)는 n/2개이다. 단, 비트 라인의 선택 방법은 상기 이외의 구성일 수도 있고, 모든 비트 라인이 동시에 선택되는 올(all) 비트 라인의 구조라면, 비트 라인의 수와 동일한 수의 페이지 버퍼/센스 회로가 준비된다. 센스 증폭기 회로(SA0~SA3)는 메모리 셀 "0"과 "1"의 작은 차동 전압을 검출하고, 논리 "0"과 "1"의 전위로 그 작은 전압을 증폭한다.
도 5는 짝수 비트 라인과 홀수 비트 라인의 2개의 비트 라인에 의해 공유되는 하나의 페이지 버퍼/센스 회로의 구성의 일예이다. 페이지 버퍼/센스 회로(160)는 프로그래밍해야 할 데이터를 홀딩하거나 혹은 메모리 어레이로부터 독출된 데이터를 홀딩하는 래치 회로(162), 비트 라인 상에 독출된 데이터를 감지하거나, 혹은 선택 비트 라인에 프로그래밍해야 할 데이터 "0" 또는 "1"에 따른 전압을 세팅하는 센스 회로(164), 및 베리파이 결과를 출력하는 회로를 포함하여 구성된다.
래치 회로(162)는, 예컨대 노드(SLR, SLS)에 데이터를 홀딩하는 크로스 커플링된 2개의 인버터를 포함한다. 일측의 노드(SLR)는 센스 회로(164)에 접속되고, 노드(SLR)와 반전 데이터를 홀딩하는 노드(SLS)는 베리파이용 트랜지스터(Q1)의 게이트에 접속된다. 베리파이시, 트랜지스터(Q2)가 H 레벨로 구동된 JUDGE＿EN 신호에 의해 인에이블되고, 노드(SLS)의 전위에 의해 트랜지스터(Q1)가 온 또는 오프되며, 이에 따라 베리파이의 합격 여부가 판정된다. 예컨대, 베리파이에서 노드(SLS)는 L이고, PB_P_UP 신호는 H 레벨로서 합격을 나타낸다. 노드(SLS)와 노드(SLR) 사이에는 양 노드의 전위를 이퀄라이징하기 위한 트랜지스터(Q3)가 접속되고, 트랜지스터(Q3)는 EQ_EN 신호에 의해 구동된다. 또한 노드(SLR, SLS)는 트랜지스터(Q4, Q5)를 통해 한 쌍의 데이터 라인(DL, /DL)에 접속되고, 데이터 라인(DL, /DL)은 입출력 버퍼(120)에 접속된다. 트랜지스터(Q4, Q5)는 CSL 신호에 의해 온 또는 오프된다.
센스 회로(164)는 노드(SLR)와 센스 노드(SNS) 사이에 접속된 전하 전송용 트랜지스터(Q6), 센스 노드(SNS)와 전압 공급부(V2) 사이에 직렬로 접속된 트랜지스터(Q7, Q8), 노드(SLR)와 트랜지스터(Q7) 게이트와의 사이에 접속된 트랜지스터(Q9), 전압 공급부(V1)와 센스 노드(SNS) 사이에 접속되고, 비트 라인에 프리차지 전압 등을 공급하기 위한 트랜지스터(Q10), 비트 라인의 전압을 클램핑하기 위한 트랜지스터(Q11)를 포함하여 구성된다. 이러한 트랜지스터(Q1~Q11)는 NMOS 트랜지스터이다.
예컨대, 독출 동작시, BLPRE 신호에 의해 트랜지스터(Q10)가 온 되고, 이어서 BLCLAMP 신호에 의해 트랜지스터(Q11)가 온 되며, 선택 비트 라인(예컨대, 짝수 비트 라인)이 프리차지된다. 비선택 비트 라인(예컨대, 홀수 비트 라인)은, 예컨대 GND에 접속된다. 그 후, NAND 스트링의 소스 라인측 선택 트랜지스터(TS)가 온 되고, 선택 메모리 셀 상태에 따라 선택 비트 라인의 전위가 결정되고, 센스 노드(SNS)에는 데이터 "0" 또는 "1"의 전위가 홀딩된다. 이어서, BLCD 신호에 의해 트랜지스터(Q6)가 온 되고, 센스 노드(SNS)의 전하가 래치 회로(162)의 노드(SLR)로 전송되며, 거기에 홀딩된다. 또한 래치 회로(162)에 전하를 전송하기 전에, EQ_EN 신호에 의해 트랜지스터(Q3)가 온 되고, 노드(SLR, SLS)의 전위가 이퀄라이징된다. 래치 회로(162)에 홀딩된 데이터는 후술하는 바와 같이 디스크램블된 후, 데이터 라인(DL, /DL)을 통해 입출력 버퍼(120)로 출력된다.
프로그램 동작시, 프로그래밍해야 할 데이터가 입출력 버퍼(120), 데이터 라인(DL, /DL)을 통해 래치 회로(162)로 로딩된다. 이어서, BLCD 신호, BLCLAMP 신호에 의해 트랜지스터(Q6, Q11)가 온 되고, 선택 비트 라인(예컨대, 짝수 비트 라인)에는 프로그래밍해야 할 데이터 "0", "1"에 따른 전압이 세팅된다. 비선택 비트 라인(예컨대, 홀수 비트 라인)에는 VDD가 공급된다. 이어서, 선택 워드 라인에 프로그램 펄스가 인가되고, 선택 메모리 셀에 프로그램이 수행된다.
트랜지스터(Q7, Q8, Q9)는, 예컨대, 전압 공급부(V2)와 함께 노드(SLR)의 반전 또는 비반전 데이터를 센스 노드(SNS)에 생성할 수 있고, 예컨대, 프로그램 베리파이 동작시에 사용된다. 프로그래밍해야 할 데이터가 "1"일 때, 노드(SLR), 센스 노드(SNS)는 H 레벨이고, 선택 비트 라인에는 프로그램 금지 전압이 세팅된다. 그러므로, 선택 메모리 셀은 프로그램 펄스가 인가되어도 사실상 프로그램되지 않는다. 프로그램 베리파이는 독출 동작과 동일하게 수행되는데, 선택 워드 라인에는 독출 전압 대신에 베리파이 전압이 인가된다. 선택 메모리 셀은 프로그램되지 않기 때문에, 베리파이 전압이 인가되었을 때 도통하고, 그 때문에, 선택 비트 라인의 전위는 GND에 방전되고, 센스 노드(SNS)는 L 레벨이다. 이어서, DTG 신호가 일정 기간 H 레벨로 구동되고, 트랜지스터(Q9)가 온 되며, 노드(VG)에는 노드(SLR)의 전위, 즉 H 레벨의 전위가 인가되고, 트랜지스터(Q7)가 도통 상태가 된다. 이 때, 트랜지스터(Q6)는 오프 상태이다. 이어서, 전압 공급부(V2)에 VDD가 공급된다. 전압 공급부(V2)의 VDD가 인가되었을 때, 노드(VG)는 용량 결합에 의해 더욱 승압된다. 이어서, REG 신호가 H로 구동되고, 트랜지스터(Q8)가 도통 상태가 되면, 센스 노드(SNS)가 H 레벨로 충전된다. 이어서, EQ_EN 신호가 H가 되고, 노드(SLR)와 노드(SLS)가 이퀄라이징되며, BLCD 신호가 H가 되고, 트랜지스터(Q6)가 온 됨으로써, 센스 노드(SNS)의 전하가 노드(SLR)로 전송된다. 그 결과, 노드(SLS)가 L 레벨이 되고, 트랜지스터(Q1)가 오프됨으로써, 베리파이가 합격으로 판정된다.
한편, 프로그래밍해야 할 데이터가 "0"일 때, 노드(SLR)는 L 레벨이므로, 프로그램 베리파이시에 DTG 신호가 H 레벨이 되어 트랜지스터(Q9)가 온 되더라도, 노드(VG)는 L 레벨이기 때문에, 트랜지스터(Q7)는 도통하지 않는다. 이 때문에, 센스 노드(SNS)에는 전압 공급부(V2)로부터의 전하가 차지(충전)되지 않는다.
이어서, 본 실시예의 플래시 메모리에서의 스크램블 동작에 대해 설명한다. NAND형 플래시 메모리에 있어서, 데이터 소거 후의 메모리 셀은 데이터 "1"이고, 소거 후의 독출 동작에서는, 예컨대, "FFh"의 데이터가 출력되어야 한다. 이 경우, 소거 후의 데이터가 모두 "1"이 되도록, 디스크램블을 금지할 필요가 있다. 한편, 확률적으로는 매우 작지만, 데이터 스크램블에 의해 프로그램된 데이터가 모두 "1"이 되는 경우가 있다. 이러한 데이터를 독출하는 경우에는 디스크램블할 필요가 있다. 이러한 제약으로부터, NAND형 플래시 메모리에서는, 메모리 어레이의 리던던시 영역 등에 상기 페이지가 소거된 상태의 것인지, 또는 프로그램된 상태의 것인지를 판정하기 위한 플래그 비트를 마련하고 있다. 플래그 비트는 상기 페이지를 포함한 블록이 소거되었을 때, 데이터 "1"이고, 상기 페이지가 프로그램되었을 때, 데이터 "0"으로 변경된다.
도 6a는 프로그램 동작시의 플로우이고, 도 6b는 독출 동작시의 플로우이다. 프로그램 동작에서는, 외부 콘트롤러로부터 프로그램 커맨드가 수취되고(S10), 이어서, 어드레스 및 프로그래밍해야 할 데이터가 수취된다(S12). 수취된 데이터는 페이지 버퍼/센스 회로(160)에 의해 스크램블되고(S14), 또한 선택된 페이지가 프로그램되었음을 나타내도록 플래그가 데이터 "1"로부터 "0"으로 변경된다(S16). 이어서, 스크램블된 데이터 및 플래그가 선택 페이지에 프로그램된다(S18).
독출 동작에서는, 외부의 콘트롤러로부터 독출 커맨드 및 어드레스가 입력되면(S20), 메모리 어레이의 선택 페이지로부터 데이터가 독출되고(S22), 이어서 플래그의 판정을 수행한다(S24). 플래그가 "0"이면, 만일 모든 데이터가 "1"이라 하더라도, 그 데이터는 프로그램된 데이터이기 때문에, 독출된 데이터가 페이지 버퍼/센스 회로(160)에 의해 디스크램블되고(S26), 원래의 데이터로 변환되어 출력된다(S28). 한편, 플래그가 "1"이면, 독출한 데이터는 소거 후의 데이터이기 때문에, 디스크램블 처리를 하지 않고 그대로 데이터를 출력한다(S28).
이어서, 페이지 버퍼/센스 회로(160)에서의 데이터의 스크램블 기능에 대해 설명한다. 도 7a는 데이터 비반전시의 동작, 도 7b는 데이터 반전시의 동작을 나타내고, 표 2는 데이터 비반전시, 데이터 반전시의 각 부의 노드의 논리 레벨을 나타낸다.
Figure 112016065792257-pat00002
페이지 버퍼/센스 회로(160)는 프로그램 동작시에 래치 회로(162)에 홀딩된 모든 데이터를 스크램블 처리하고, 독출 동작시에 래치 회로(162)에 홀딩된 모든 데이터를 디스크램블 처리한다. 본 실시예의 페이지 버퍼/센스 회로(160)는 실질적으로 종래와 동일한 구성 및 제어 신호를 이용하여 스크램블 처리/디스크램블 처리를 실행한다.
페이지 버퍼/센스 회로(160)의 스크램블 처리/디스크램블 처리는, 바람직하게는, 난수를 이용하여 데이터를 반전 또는 비반전한다. 예컨대, 난수가 "1"일 때, 데이터가 반전되고, "0"일 때 데이터가 비반전된다. 난수는, 예컨대 데이터를 프로그래밍할 때의 선택 페이지의 어드레스 정보에 기초하여 결정된다. 난수의 발생은 페이지 버퍼/센스 회로(160)에 대해 행해질 수도 있고, 혹은 제어부(140) 또는 다른 회로부에 의해 행해질 수도 있다.
래치 회로(162)는 프로그래밍해야 할 데이터, 또는 메모리 어레이로부터 독출된 데이터를 홀딩하고, 데이터 "0"을 홀딩할 때, 노드(SLR)는 L 레벨이고, 데이터 "1"을 홀딩할 때, 노드(SLR)는 H 레벨이다.
먼저, DTG 신호가 일정 기간, H 레벨로 구동되고, 트랜지스터(Q9)가 온 상태가 되며, 노드(SLR)의 데이터가 노드(VG)로 전송되고, 노드(VG)에 홀딩된다. 노드(SLR)가 H 레벨이면, 트랜지스터(Q7)가 도통 상태가 되고, 노드(SLR)가 L 레벨이면, 트랜지스터(Q7)가 비도통 상태가 된다.
이어서, 래치 회로(162)는 LT 신호(미도시)에 의해 데이터 수신 가능한 상태가 된 후, 래치 회로(162)의 노드(SLR, SLS)가 리셋된다. 리셋은 BLPRE 신호 및 BLCD 신호를 일정 기간, H 레벨로 구동하고, 전압 공급부(V1)로부터의 전압을 센스 노드(SNS) 및 노드(SLR)로 공급함으로써 수행된다. 데이터 비반전시, 도 7a에 도시한 바와 같이, 전압 공급부(V1)는 접지 전압(GND)이 되고, 그에 따라, 센스 노드(SNS) 및 노드(SLR)가 GND가 된다. 데이터 반전시에는, 도 7b에 도시한 바와 같이, 전압 공급부(V1)는 전원 전압(VDD)이 되고, 그에 따라, 센스 노드(SNS) 및 노드(SLR)가 VDD가 된다.
이어서, 전압 공급부(V2)가 기동된다. 즉, 데이터 비반전인 경우, 전압 공급부(V2)는 GND로부터 VDD로 변화되고, 데이터 반전인 경우, 전압 공급부(V2)는 GND 상태이다. 노드(VG)가 H 레벨을 홀딩하고, 전압 공급부(V2)가 VDD로 천이하였을 경우, 노드(VG)의 전위는 전압 공급부(V2)와의 용량 결합에 의해 ＋α의 전위가 더 승압되고, 이에 따라 트랜지스터(Q7)가 강하게 온 된다.
이어서, REG 신호가 일정 기간 H 레벨로 구동되고, 센스 노드(SNS) 및 노드(SLR)는 노드(VG)에 따라 H 레벨 또는 L 레벨로 변화된다. 이 때, BLPRE 신호는 L 레벨이고, BLCD 신호는 H 레벨이다. 데이터가 비반전인 경우, 예컨대, 노드(SLR)에 홀딩된 원래의 데이터가 H일 때, 노드(SNS/SLR)는 전압 공급부(V1)로부터의 GND에 의해 L로 리셋된 후, 전압 공급부(V2)가 VDD로 변화함으로써, L로부터 H로 변화한다. 노드(SLR)에 홀딩된 원래의 데이터가 L일 때, 노드(VG)는 L 레벨이고, 이 L 레벨은 전압 공급부(V1)로부터의 리셋에 의해서도 변화되지 않는다. 그리고, 전압 공급부(V2)가 GND로부터 VDD로 변화하였을 때, 트랜지스터(Q7)는 오프 상태이므로, 전압 공급부(V2)로부터의 전하의 충전은 수행되지 않고, 노드(SNS/SLR)는 L의 상태이다. 이와 같이 하여 래치 회로(162)에 홀딩된 데이터는 비반전이 된다.
한편, 데이터를 반전하는 경우, 예컨대, 노드(SLR)에 홀딩된 원래의 데이터가 H 레벨일 때, 노드(VG)에는 H 레벨이 홀딩된다. 노드(SNS/SLR)는 전압 공급부(V1)로부터의 VDD에 의해 리셋되지만, 그 레벨은 H 상태이다. 또한, 전압 공급부(V2)는 GND 상태 그대로이므로, 노드(VG)도 변화되지 않는다. 이어서, REG 신호가 H 레벨로 구동되면, 노드(SNS/SLR)의 전위는 전압 공급부(V2)로 방전되고, L 레벨이 된다. 또한, 노드(SLR)에 홀딩된 원래의 데이터가 L일 때, 노드(VG)에는 L이 홀딩된다. 노드(SNS/SLR)는 전압 공급부(V1)로부터의 VDD에 의해 리셋되고, 레벨은 L로부터 H로 변화된다. 이어서, REG 신호가 H로 구동되었을 때, 트랜지스터(Q7)는 오프 상태이므로, 노드(SNS/SLR)는 H 상태 그대로이다. 이와 같이 하여, 래치 회로(162)에 의해 홀딩된 데이터가 반전된다.
이와 같이 본 실시예에 의하면, 기존의 페이지 버퍼/센스 회로를 이용하여 페이지 버퍼/센스 회로에 대해 데이터의 스크램블 처리를 실행할 수 있으므로, 스크램블 처리 중 비지 신호를 출력할 필요가 없어 외부로부터의 액세스 금지 시간을 단축할 수 있다.
이어서, 본 발명의 변형예에 대해 설명한다. NAND형 플래시 메모리에서는, 동일 페이지에 n회(n은 2 이상의 자연수) 연속하여 데이터를 프로그래밍하는 기능(이하, 편의상 파셜(partial) 페이지 프로그램이라 함)을 실행할 수 있다. 파셜 페이지 프로그램은, 예컨대 외부의 콘트롤러로부터 프로그램 커맨드를 받은 후, 행 어드레스 정보(Ax) 및 열 어드레스 정보(Ay1)를 수취하고, 이어서, 파셜 데이터(D1)를 수취하며, 이어서 완료 커맨드를 받으면, 파셜 데이터의 프로그램이 개시된다. 즉, 행 어드레스 정보(Ax)에 의해 선택된 페이지의 열 어드레스 정보(Ay1)를 선두로 파셜 데이터(D1)가 프로그램되고, 그 동안 플래시 메모리는 액세스 금지를 위한 비지 신호를 외부 콘트롤러로 출력하고, 액세스 금지가 해제된 시점에서 레디 신호를 출력한다. 외부 콘트롤러는, 레디 신호를 받으면, 다음 파셜 데이터를 프로그램하기 위해, 상기와 마찬가지로, 다시 프로그램 커맨드, 열 어드레스 정보(Ay2), 파셜 데이터(D2), 및 완료 커맨드를 플래시 메모리로 송신하고, 플래시 메모리는 동일 페이지의 열 어드레스 정보(Ay2)를 선두로 파셜 데이터(D2)를 프로그래밍한다. 이러한 처리가 n회 반복되고, 결과적으로 하나의 페이지에는 n개의 파셜 데이터(D1, D2,..., Dn)가 프로그래밍된다.
예컨대, 메모리 어레이의 하나의 페이지가 4개의 섹터로 분할되고, 각 섹터에 대해 파셜 프로그램이 가능할 때, 변형예에서는 섹터 단위로 페이지 버퍼/센스 회로의 데이터 스크램블이 실행되는지 여부를 설정하게 할 수도 있다. 예컨대, 섹터 0, 1, 2의 데이터가 스크램블되도록 설정되고, 섹터 3의 데이터가 스크램블되지 않도록 설정된다. 이 설정은 외부 콘트롤러로부터의 커맨드에 의해 실현되도록 할 수도 있고, 제어부(140)에서 미리 설정하게 할 수도 있다. 예컨대, 외부 콘트롤러는 "0" 또는 "1"이 연속되는 파셜 데이터, 혹은 "0" 또는 "1"이 압도적으로 편재되는 파셜 데이터일 때, 섹터 단위로 스크램블의 유무를 설정할 수 있다.
이상과 같이 본 발명의 바람직한 실시의 형태에 대해 상술하였지만, 본 발명은 특정한 수행 형태에 한정되지 않으며, 특허 청구의 범위에 기재된 본 발명의 요지의 범위 내에서 다양한 변형·변경이 가능하다.
100: 플래시 메모리
110: 메모리 어레이
120: 입출력 버퍼
130: 어드레스 레지스터
140: 제어부
150: 워드 라인 선택 회로
160: 페이지 버퍼/센스 회로
162: 래치 회로
164: 센스 회로
170: 열 선택 회로
180: 내부 전압 발생 회로

Claims (13)

  1. 프로그램 동작시, 페이지 버퍼/센스 회로는 프로그래밍해야 할 데이터를 홀딩하고, 또한 홀딩한 데이터를 스크램블 처리하여 메모리 어레이의 선택 페이지에 프로그래밍하고,
    독출 동작시, 페이지 버퍼/센스 회로는 선택 페이지로부터 독출된 데이터를 홀딩하고, 또한 홀딩한 데이터를 디스크램블 처리하고,
    상기 스크램블 처리 또는 상기 디스크램블 처리는,
    래치 회로의 노드에 홀딩한 데이터를 제1 트랜지스터의 게이트로 전송하는 단계;
    제1 전압 공급부로부터 공급되는 제1 전압에 의해 상기 래치 회로의 노드를 리셋하는 단계;
    제2 전압 공급부로부터 공급되는 제2 전압을 상기 제1 트랜지스터에 공급하는 단계; 및
    상기 제1 트랜지스터를 통해서 제2 전압에 의해 상기 래치 회로의 노드의 데이터를 반전 또는 비반전하는 단계;를 포함하는 반도체 메모리 장치의 스크램블 방법.
  2. 청구항 1에 있어서,
    상기 스크램블 처리 또는 상기 디스크램블 처리는 홀딩한 데이터를 반전 또는 비반전하는 반도체 메모리 장치의 스크램블 방법.
  3. 청구항 2에 있어서,
    상기 스크램블 처리 또는 상기 디스크램블 처리는 선택 페이지의 어드레스 정보에 기초한 난수에 따라 데이터를 반전 또는 비반전하는 반도체 메모리 장치의 스크램블 방법.
  4. 삭제
  5. 청구항 1 또는 3 중 어느 한 항에 있어서,
    데이터를 비반전하는 경우, 제1 전압은 접지 전압, 제2 전압은 전원 전압이고, 데이터를 반전하는 경우, 제1 전압은 전원 전압, 제2 전압은 접지 전압인 반도체 메모리 장치의 스크램블 방법.
  6. 청구항 1 또는 3 중 어느 한 항에 있어서,
    상기 래치 회로의 노드를 리셋할 때, 상기 제1 전압은 비트 라인을 프리차지하기 위한 제2 트랜지스터, 및 센스 노드와 상기 래치 회로의 상기 노드간의 전하 전송을 가능하게 하는 제3 트랜지스터를 통해 상기 래치 회로의 상기 노드로 공급되는 반도체 메모리 장치의 스크램블 방법.
  7. 청구항 1 또는 3 중 어느 한 항에 있어서,
    상기 제1 트랜지스터는 프로그램 베리파이시에, 제2 전압을 센스 노드에 충전하는 경우에 도통되는 반도체 메모리 장치의 스크램블 방법.
  8. 메모리 어레이;
    메모리 어레이의 선택 페이지에 프로그래밍해야 할 데이터를 홀딩하고, 또는 메모리 어레이의 선택 페이지로부터 독출된 데이터를 홀딩하는 페이지 버퍼/센스 회로를 포함하고,
    상기 페이지 버퍼/센스 회로는 프로그램 동작시에, 프로그래밍해야 할 데이터를 스크램블 처리하고, 독출 동작시에, 독출된 데이터를 디스크램블 처리하고,
    상기 페이지 버퍼/센스 회로는 데이터를 홀딩하는 래치 회로; 및 상기 래치 회로에 접속된 센스 회로;를 포함하고,
    상기 센스 회로는 제2 전압 공급부에 접속되고, 상기 래치 회로의 노드에 홀딩된 데이터를 게이트에 홀딩 가능한 제1 트랜지스터; 제1 전압 공급부에 접속되고, 비트 라인을 프리차지하기 위한 제2 트랜지스터; 및 센스 노드와 상기 래치 회로의 노드간의 전하 전송을 가능하게 하는 제3 트랜지스터;를 포함하고,
    상기 스크램블 처리 또는 상기 디스크램블 처리를 수행할 때, 상기 래치 회로의 노드에 홀딩한 데이터가 제1 트랜지스터의 게이트에 홀딩되고, 제1 전압 공급부로부터 공급되는 제1 전압이 상기 제2 및 제3 트랜지스터를 통해 상기 래치 회로의 노드로 공급된 후, 제2 전압 공급부로부터 공급되는 제2 전압이 상기 제1 트랜지스터의 도통 상태에 따라 상기 래치 회로의 노드로 공급되는 반도체 메모리 장치.
  9. 청구항 8에 있어서,
    상기 스크램블 처리 또는 상기 디스크램블 처리는 선택 페이지의 어드레스 정보에 기초한 난수에 따라 데이터를 반전 또는 비반전하는 반도체 메모리 장치.
  10. 삭제
  11. 청구항 8 또는 9에 있어서,
    데이터를 비반전하는 경우, 제1 전압은 접지 전압, 제2 전압은 전원 전압이고, 데이터를 반전하는 경우, 제1 전압은 전원 전압, 제2 전압은 접지 전압인 반도체 메모리 장치.
  12. 청구항 8 또는 9에 있어서,
    상기 제1 전압 공급부는 독출 동작시에 선택 비트 라인에 상기 제2 트랜지스터를 통해 프리차지 전압을 공급하고, 상기 제3 트랜지스터는 독출 동작시에 센스 노드에 독출된 전위를 상기 래치 회로의 노드로 전송하는 반도체 메모리 장치.
  13. 청구항 8 또는 9에 있어서,
    상기 제2 전압 공급부는 프로그램 베리파이시에 상기 제1 트랜지스터를 통해 상기 센스 노드로 제2 전압을 공급하는 반도체 메모리 장치.
KR1020160086072A 2016-02-09 2016-07-07 반도체 메모리 장치 및 그 스크램블 방법 KR101790632B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2016-022462 2016-02-09
JP2016022462A JP6181218B2 (ja) 2016-02-09 2016-02-09 半導体記憶装置

Publications (2)

Publication Number Publication Date
KR20170094479A KR20170094479A (ko) 2017-08-18
KR101790632B1 true KR101790632B1 (ko) 2017-10-26

Family

ID=59498259

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160086072A KR101790632B1 (ko) 2016-02-09 2016-07-07 반도체 메모리 장치 및 그 스크램블 방법

Country Status (5)

Country Link
US (1) US9996295B2 (ko)
JP (1) JP6181218B2 (ko)
KR (1) KR101790632B1 (ko)
CN (1) CN107045887B (ko)
TW (1) TWI624840B (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10269444B2 (en) * 2016-12-21 2019-04-23 Sandisk Technologies Llc Memory with bit line short circuit detection and masking of groups of bad bit lines
US10529396B2 (en) * 2017-06-22 2020-01-07 International Business Machines Corporation Preinstall of partial store cache lines
JP6502452B1 (ja) * 2017-10-12 2019-04-17 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
JP6439026B1 (ja) * 2017-11-17 2018-12-19 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
KR102091524B1 (ko) * 2018-07-23 2020-03-23 삼성전자주식회사 어드레스를 스크램블하는 메모리 장치
US10714166B2 (en) * 2018-08-13 2020-07-14 Micron Technology, Inc. Apparatus and methods for decoding memory access addresses for access operations
KR102535827B1 (ko) * 2019-04-04 2023-05-23 삼성전자주식회사 내부 전압을 안정화시키기 위한 메모리 장치 및 그것의 내부 전압 안정화 방법
KR102714985B1 (ko) * 2019-04-05 2024-10-10 삼성전자주식회사 비휘발성 메모리 장치, 비휘발성 메모리 장치의 동작 방법 및 비휘발성 메모리 장치를 포함하는 메모리 시스템
JP6796681B2 (ja) * 2019-05-13 2020-12-09 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
JP2021022412A (ja) * 2019-07-29 2021-02-18 ウィンボンド エレクトロニクス コーポレーション 半導体装置および連続読出し方法
JP6876755B2 (ja) * 2019-07-29 2021-05-26 ウィンボンド エレクトロニクス コーポレーション 半導体装置および連続読出し方法
JP7025472B2 (ja) * 2020-04-20 2022-02-24 ウィンボンド エレクトロニクス コーポレーション 半導体装置
TWI744915B (zh) * 2020-05-26 2021-11-01 華邦電子股份有限公司 半導體裝置及讀出方法
US20220343982A1 (en) * 2021-04-21 2022-10-27 Intel Corporation Staggered active bitline sensing

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003233992A (ja) 2002-02-06 2003-08-22 Toshiba Corp 不揮発性半導体記憶装置
US20120008425A1 (en) 2010-07-09 2012-01-12 Won Sun Park Semiconductor memory device and method of operating the same
JP2013125452A (ja) 2011-12-15 2013-06-24 Samsung Yokohama Research Institute Co Ltd 不揮発性半導体記憶装置、および不揮発性半導体記憶装置におけるシードデータの設定方法
JP2013125570A (ja) 2011-12-15 2013-06-24 Samsung Yokohama Research Institute Co Ltd 不揮発性半導体記憶装置
US20130163332A1 (en) 2011-12-21 2013-06-27 Jae Won Cha Semiconductor memory device and method of operating the same

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100463238B1 (ko) * 2002-04-04 2004-12-29 주식회사 하이닉스반도체 반도체 메모리 소자
JP4976764B2 (ja) * 2006-07-05 2012-07-18 株式会社東芝 半導体記憶装置
US8127200B2 (en) * 2006-12-24 2012-02-28 Sandisk Il Ltd. Flash memory device and system with randomizing for suppressing errors
JP4498370B2 (ja) 2007-02-14 2010-07-07 株式会社東芝 データ書き込み方法
US8713330B1 (en) * 2008-10-30 2014-04-29 Apple Inc. Data scrambling in memory devices
KR101082650B1 (ko) * 2009-01-21 2011-11-14 주식회사 하이닉스반도체 불휘발성 메모리 장치 및 그 동작 방법
KR20100133707A (ko) * 2009-06-12 2010-12-22 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 최상위 비트 프로그램 상태 판별 방법
KR20130046190A (ko) 2011-10-27 2013-05-07 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
KR20130052971A (ko) * 2011-11-14 2013-05-23 삼성전자주식회사 비휘발성 메모리 장치의 동작 방법
KR20140023609A (ko) * 2012-08-16 2014-02-27 삼성전자주식회사 비휘발성 메모리 장치 및 그 동작 방법
JP6185589B2 (ja) * 2013-08-15 2017-08-23 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置におけるデータ秘匿方法
JP5940704B1 (ja) * 2015-03-26 2016-06-29 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
JP5940705B1 (ja) * 2015-03-27 2016-06-29 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
JP6359491B2 (ja) * 2015-06-12 2018-07-18 東芝メモリ株式会社 半導体記憶装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003233992A (ja) 2002-02-06 2003-08-22 Toshiba Corp 不揮発性半導体記憶装置
US20120008425A1 (en) 2010-07-09 2012-01-12 Won Sun Park Semiconductor memory device and method of operating the same
JP2013125452A (ja) 2011-12-15 2013-06-24 Samsung Yokohama Research Institute Co Ltd 不揮発性半導体記憶装置、および不揮発性半導体記憶装置におけるシードデータの設定方法
JP2013125570A (ja) 2011-12-15 2013-06-24 Samsung Yokohama Research Institute Co Ltd 不揮発性半導体記憶装置
US20130163332A1 (en) 2011-12-21 2013-06-27 Jae Won Cha Semiconductor memory device and method of operating the same

Also Published As

Publication number Publication date
US9996295B2 (en) 2018-06-12
CN107045887B (zh) 2020-05-12
US20170228189A1 (en) 2017-08-10
JP6181218B2 (ja) 2017-08-16
TWI624840B (zh) 2018-05-21
TW201729212A (zh) 2017-08-16
KR20170094479A (ko) 2017-08-18
JP2017142871A (ja) 2017-08-17
CN107045887A (zh) 2017-08-15

Similar Documents

Publication Publication Date Title
KR101790632B1 (ko) 반도체 메모리 장치 및 그 스크램블 방법
JP4012152B2 (ja) 不揮発性半導体記憶装置
US10418113B2 (en) Operation method for suppressing floating gate (FG) coupling
TWI537723B (zh) 半導體儲存裝置以及資料處理方法
KR20120069533A (ko) 불휘발성 반도체 기억 장치
JP2019207743A (ja) 半導体装置
US9263131B2 (en) High-speed readable semiconductor storage device
JP4712769B2 (ja) 不揮発性半導体記憶装置
KR20190056969A (ko) 반도체 기억장치 및 독출 방법
KR101689185B1 (ko) 반도체 메모리 장치 및 데이터 처리 방법
JP6608786B2 (ja) 半導体記憶装置
KR101393772B1 (ko) 반도체 기억 장치
CN113539339B (zh) 半导体装置及读出方法
JP2011048871A (ja) Ｎａｎｄ型フラッシュメモリとその消去方法
KR101648061B1 (ko) 반도체 기억 장치, 독출 방법 및 프로그램 방법
TW202145225A (zh) 半導體裝置及讀出方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant