JP2003233992A - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置

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Abstract

(57)【要約】 【課題】 より高速のコピー書き込みを可能とした不揮
発性半導体記憶装置を提供する。 【解決手段】 電気的書き換え可能な不揮発性メモリセ
ルが配列されたメモリセルアレイ１００と、このメモリ
セルアレイ１００に書き込むべきデータを保持する機能
と前記メモリセルアレイのデータを読み出す機能を有す
る複数の書き換え／読み出し回路２００と、データの読
み出し及び書き込み動作を制御する制御回路１１０とを
備え、書き換え／読み出し回路２００に保持された書き
込みデータによるメモリセルアレイ１００の第１のペー
ジへのデータ書き込み動作に割り込んで、メモリセルア
レイ１００の第２のページのデータの書き換え／読み出
し回路２００への読み出し動作を実行する制御モードを
有する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、電気的書き換え
可能な不揮発性半導体記憶装置に係り、特にその書き込
み制御法に関する。
【０００２】
【従来の技術】電気的書き換え可能な不揮発性半導体メ
モリの一つに、ＮＡＮＤ型フラッシュメモリがある。こ
のＮＡＮＤ型フラッシュメモリにおいて、あるページの
セルデータを別のページに書き込むというコピー書き込
み動作を行う技術は既に提案されている。この様なコピ
ー書き込み機能を実現する上で、主として要請されるの
は、（１）書き込み転送レートの高速化と、（２）コピ
ー書き込みの高い信頼性、である。
【０００３】コピー動作の高速化は、ＮＡＮＤフラッシ
ュメモリのオンチップ動作とすることにより実現でき
る。即ち、メモリセルアレイの第１のページのデータを
センスアンプに読み出し、この読み出しデータを外部端
子に出力することなく第２のページへの書き込むことに
より、高速のコピー動作が可能である。しかしこの方式
は、読み出しデータをチップ外部に出力しないことから
書き込み処理時間が短くなるものの、コピー書き込み動
作を繰り返したときにデータが化けるおそれを排除でき
ない。
【０００４】一方、コピー書き込みの信頼性は、センス
アンプに読み出されたデータをチップ外部まで出力すれ
ば、外部のメモリコントローラで書き込みデータを検査
できるため、保証することができる。しかしこの場合に
は、書き込み転送レートは大きく犠牲になる。
【０００５】図２５は、読み出しデータをチップ外部ま
で出力するようにしたコピー書き込み動作の例を示して
いる。ここでは、ページアドレスＲｏｗ１のデータを読
み出してチップ外部にシリアル出力し、そのデータをコ
ントローラで検査して、ページアドレスＲｏｗＡに書き
込み、同様にページアドレスＲｏｗ２のデータを読み出
して、これをページアドレスＲｏｗＢに書き込む、とい
うページ単位の繰り返しコピー動作の例を示している。
【０００６】書き込みイネーブル信号に同期して、読み
出しコマンド（Ｒｅａｄ ｃｏｍ．）及びアドレス（Ａ
ｄｄ）を入力して、ページＲｏｗ１のデータ読み出しが
行われる。メモリセルアレイからセンスアンプへのデー
タ読み出し動作の間、メモリチップはビジー状態とな
る。センスアンプに読み出された１ページ分のデータ
は、読み出しイネーブル信号ＲＥＢによりシリアルに転
送されてチップ外部に出力される（Ｄａｔａ Ｏｕ
ｔ）。
【０００７】出力されたデータはコントローラで検査さ
れる。そして、ロードコマンド（Ｌｏａｄ ｃｏ
ｍ．）、アドレス（Ａｄｄ）、必要に応じて一部の書き
込みデータ（Ｄａｔａ（ｅｘｔｒａ））及び書き込みコ
マンド（Ｐｒｏｇ．ｃｏｍ．）を順次入力することで、
ページアドレスＲｏｗＡへの書き込み動作が行われる。
書き込み動作の間、メモリはビジー状態になる。このと
き外部入力される書き込みデータはなくてもよいし、一
部の修正データ或いは１ページ分のデータであってもよ
い。ページアドレスＲｏｗＡへの書き込み動作が終了し
た後に、同様にして、ページアドレスＲｏｗ２のデータ
読み出しと、その読み出しデータのページアドレスＲｏ
ｗＢへの書き込みが行われる。
【０００８】
【発明が解決しようとする課題】以上のように従来のコ
ピー書き込みでは、信頼性を保証しようとすると、図２
５に示したように、読み出しデータをチップ外部まで出
力し、書き込み動作が終了してから次の読み出し動作を
行うという制御となる。この方式では、コピーデータを
チェックするためのシリアル出力時間がコピー動作の高
速性を損なう大きな要因となる。具体的に説明する。メ
モリセルアレイからセンスアンプへのデータ読み出し時
間を２５μｓｅｃ、メモリセルアレイのデータ書き込み
時間を２００μｓｅｃとし、ページ長を２ｋバイト、セ
ンスアンプデータのチップ外部へのシリアル転送のサイ
クルを５０ｎｓｅｃとして、転送レートを計算すると、
６．２Ｍバイト／ｓｅｃとなる。これはコピー動作中の
データ追加時間を無視した場合である。書き込み転送レ
ートの高速化にとっては、読み出しデータのシリアル出
力期間５０ｎｓｅｃ×２ｋ＝１００μｓｅｃが大きなオ
ーバーヘッドとなっている。
【０００９】この発明は、より高速のコピー書き込みを
可能とした不揮発性半導体記憶装置を提供することを目
的としている。
【００１０】
【課題を解決するための手段】この発明に係る不揮発性
半導体記憶装置は、電気的書き換え可能な不揮発性メモ
リセルが配列されたメモリセルアレイと、このメモリセ
ルアレイに書き込むべきデータを保持する機能と前記メ
モリセルアレイのデータを読み出す機能を有する複数の
書き換え／読み出し回路と、データの読み出し及び書き
込み動作を制御する制御回路とを備え、前記書き換え／
読み出し回路に保持された書き込みデータによる前記メ
モリセルアレイの第１のページへのデータ書き込み動作
に割り込んで、前記メモリセルアレイの第２のページの
データの前記書き換え／読み出し回路への読み出し動作
を実行する制御モードを有することを特徴とする。
【００１１】この発明に係る不揮発性半導体記憶装置は
また、電気的書き換え可能な不揮発性メモリセルが配列
されたメモリセルアレイと、このメモリセルアレイに書
き込むべきデータを保持する機能と前記メモリセルアレ
イのデータを読み出す機能を有する複数の書き換え／読
み出し回路と、データの読み出し及び書き込み動作を制
御する制御回路とを備え、前記書き換え／読み出し回路
に保持された書き込みデータによる前記メモリセルアレ
イの第１のページへのデータ書き込み動作中に、前記メ
モリセルアレイの第２のページから前記書き換え／読み
出し回路に読み出されたデータの外部端子への転送出力
を実行する制御モードを有することを特徴とする。
【００１２】この発明に係る不揮発性半導体記憶装置は
更に、電気的書き換え可能な不揮発性メモリセルが配列
されたメモリセルアレイと、それぞれ第１の転送ゲート
を介して前記メモリセルアレイの異なるビット線に接続
される複数の第１のラッチ回路を備えて、ページ単位の
データセンス及びデータラッチの機能を有する第１のペ
ージバッファと、それぞれ第２の転送ゲートを介して前
記メモリセルアレイの異なるビット線に接続される複数
の第２のラッチ回路を備えて、ページ単位のデータセン
ス及びデータラッチの機能を有する第２のページバッフ
ァと、前記メモリセルアレイのあるページのデータを前
記第２のページバッファに読み出し、チップ外部に出力
して検査した後、前記第１のページバッファに転送して
前記メモリセルアレイの別のページに書き込むコピー動
作を、第１のページの読み出しデータの書き込み動作と
次に選択される第２のページのデータ読み出し動作を一
部オーバーラップさせて実行する制御回路と、を備えた
ことを特徴とする。
【００１３】この発明によると、一つのメモリセルアレ
イ内でのページ単位のコピー書き込みを行う場合に、書
き込み動作と読み出し動作を一部オーバーラップさせる
ことによって、転送レートの向上が図られる。
【００１４】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。 ［実施の形態１］図１は、この発明の実施の形態による
ＮＡＮＤ型フラッシュＥＥＰＲＯＭの全体構成を示すブ
ロック図である。メモリセルアレイ１００は、図２に示
すように、複数個（図の例では１６個）のスタックト・
ゲート構造の電気的書き換え可能な不揮発性メモリセル
ＭＣ０〜ＭＣ１５を直列接続してＮＡＮＤセルユニット
ＮＵ（ＮＵ０，ＮＵ１， …）が構成される。各ＮＡＮ
ＤセルユニットＮＵは、ドレイン側が選択ゲートトラン
ジスタＳＧ１を介してビット線ＢＬに接続され、ソース
側が選択ゲートトランジスタＳＧ２を介して共通ソース
線ＣＥＬＳＲＣに接続される。ロウ方向に並ぶメモリセ
ルＭＣの制御ゲートは共通にワード線ＷＬに接続され、
選択ゲートトランジスタＳＧ１．ＳＧ２のゲート電極は
ワード線ＷＬと平行に配設される選択ゲート線ＳＧＤ，
ＳＧＳに接続される。
【００１５】一本のワード線ＷＬにより選択されるメモ
リセルの範囲が書き込み及び読み出しの単位となる１ペ
ージである。１ページあるいはその整数倍の範囲の複数
のＮＡＮＤセルユニットＮＵの範囲がデータ消去の単位
である１ブロックとなる。書き換え／読み出し回路２０
０は、メモリセルアレイ１００のページ単位のデータ書
き込み及び読み出しを行うために、ビット線毎に設けら
れたセンスアンプ回路（ＳＡ）兼ラッチ回路（ＤＬ）を
含む。
【００１６】メモリセルアレイ１００のワード線ＷＬ及
びビット線ＢＬの選択を行うために、それぞれロウデコ
ーダ１２０及びカラムデコーダ１５０が設けられてい
る。制御回路１１０は、データ書き込み、消去及び読み
出しのシーケンス制御を行う。制御回路１１０により制
御される高電圧発生回路１３０は、データ書き換え、消
去、読み出しに用いられる昇圧された高電圧や中間電圧
を発生する。
【００１７】入出力バッファ２３０は、データの入出力
及びアドレス信号の入力に用いられる。即ち、入出力バ
ッファ２３０を介して、Ｉ／Ｏ端子Ｉ／Ｏ０〜Ｉ／Ｏ７
とデータ書き換え／読み出し回路２００の間でデータの
転送が行われる。Ｉ／Ｏ端子から入力されるアドレス信
号は、アドレスレジスタ１４０，１６０に保持され、そ
れぞれカラムデコーダ１５０，ロウデコーダ１２０に送
られてデコードされる。
【００１８】Ｉ／Ｏ端子からは動作制御のコマンドも入
力される。入力されたコマンドはデコードされてコマン
ドレジスタ１８０に保持され、これにより制御回路１１
０が制御される。チップイネーブル信号ＣＥＢ、コマン
ドラッチイネーブルＣＬＥ、アドレスラッチイネーブル
ＡＬＥ、ライトイネーブルＷＥＢ、リードイネーブルＲ
ＥＢ、ライトプロテクトＷＰＢ等の外部制御信号は、動
作ロジックコントロール回路２２０に入力され、それら
の論理に基づいて動作モードに応じて内部制御信号が発
生される。内部制御信号は、入出力バッファ５０でのデ
ータラッチ、転送等の制御に用いられ、また制御回路１
１０に送られて、動作制御が行われる。
【００１９】この様にこの実施の形態のＮＡＮＤ型フラ
ッシュメモリは、アドレス入力を伴うコマンド入力或い
は、コマンド入力のみの制御で動作する。コマンドレジ
スタ１８０が所定のコマンドを受け付けると、制御回路
１１０が書き込み等の動作制御を行う。制御回路１１０
は、コマンドにより支持されて動作を実行するためメモ
リコア部を制御するだけでなく、必要な電圧発生、チッ
プ内部で自動処理中であることを外部に示すビジー信号
の出力、内部的なビジー信号の出力のために、ステータ
スレジスタ２１０及び１９０の制御を行う。
【００２０】この実施の形態では、コピー書き込み動作
制御を行うために、ロウアドレスレジスタ１６０の他
に、もう一系統のロウアドレスレジスタ１６５が設けら
れている。これら２系統のロウアドレスレジスタ１６
０，１６５からロウデコーダ１２０への出力部には、ア
ドレス選択回路１７０が設けられ、いずれか一方のロウ
アドレスがロウデコーダ１２０に供給されるようになっ
ている。
【００２１】図３は、メモリセルアレイ１００の１ペー
ジの中のｎ本のビット線ＢＬの範囲について、書き換え
／読み出し回路２００からデータ線（ｉｏ，ｉｏｎ）３
９までの経路の構成を示している。ビット線ＢＬは、ビ
ット線電位をクランプするためのビット線クランプ回路
を兼ねたプリセンス回路３１を介してセンス線Ｎ０に接
続される。
【００２２】書き換え／読み出し回路２００は、セルア
レイに対する書き込み動作と読み出し動作を一部オーバ
ーラップさせてコピー書き込みを実行するために、二つ
のページバッファ２００ａ，２００ｂを備えて構成され
る。第１のページバッファ２００ａは、主として、書き
込みデータを保持してメモリセルアレイ１００へのデー
タ書き込みを行うために使用される。第１のページバッ
ファ２００ａは、各ビット線毎のラッチ回路３２を備
え、それらのノードＮ１１，Ｎ１２は、制御信号ＴＧ
１，ＴＧ１Ｂにより選択される転送ゲート３３，３４を
介して選択的にセンス線Ｎ０に接続されるようになって
いる。
【００２３】第２のページバッファ２００ｂは、やはり
各ビット線毎にラッチ回路３６を備え、そのノードＮ１
１は、制御信号ＴＧ２により駆動される転送ゲート３５
を介してセンス線Ｎ０に接続される。ラッチ回路３６の
二つのノードＮ２１，Ｎ２２は、カラムゲート３７，３
８を介して、対をなすデータ線（ｉｏ，ｉｏｎ）３９に
接続されている。
【００２４】第２のページバッファ２００ｂは、書き込
み／読み出しデータを一時保持するキャッシュとして使
用される。即ちページ単位のデータ書き込み時には、カ
ラムゲート３７，３８がカラム選択線ＣＳＬにより順次
駆動されて、入出力バッファからデータ線３９をシリア
ルに転送されてくるデータが順次ラッチ回路３６にロー
ドされる。このラッチ回路３６にロードされたデータ
は、転送ゲート３５を介して並列に第１のページバッフ
ァ２００ａの対応するラッチ回路３２に転送され、保持
される。データ読み出し時は、第２のページバッファ２
００ｂに読み出されたデータは、やはりカラムゲート３
７，３８がカラム選択線ＣＳＬにより順次駆動されて、
シリアルデータに変換されてデータ線３９を転送されて
出力されることになる。
【００２５】この実施の形態の場合、コピーのための読
み出しではない通常のデータ読み出し動作では、第１の
ページバッファ２００ａがセンスアンプとして用いられ
るが、コピー書き込み動作を行う場合には、第１のペー
ジバッファ２００ａに書き込みデータを保持した状態で
データ読み出しを行うために、第２のページバッファ２
００ｂが直接ビット線データを取り込むセンスアンプと
して用いられることになる。
【００２６】図３では、一つの入出力パッドに対応する
一対のデータ線ｉｏ，ｉｏｎに接続される範囲を示して
いる。例えばメモリセルアレイ１００の１ページが２ｋ
バイト長であるとすると、入力パッドが８個の場合に
は、図３のビット線数は、ｎ＝２０４８となる。即ち、
ｎビットのデータが第２のページバッファ２００ｂとデ
ータ線３９の間で、シリアル／パラレル変換されること
になる。
【００２７】図３では、ページバッファ２００ａを簡略
化して示しているが、実際には書き込み動作時、書き込
みパルス印加とベリファイ読み出し動作を繰り返し行う
ため、ビット毎ベリファイに必要な回路が設けられる。
図４は、そのベリファイ動作に必要な回路部を含めて、
ページバッファ２００ａの単位回路構成を示している。
ラッチ回路３２は、クロックト・インバータＣＩ１，Ｃ
Ｉ２を逆並列接続して構成される。センス線Ｎ０は、転
送ゲート（ＮＭＯＳトランジスタ）３３を介してラッチ
回路３２のデータ保持ノードＮ１１に接続されている。
センス線Ｎ０には、プリチャージ用ＮＭＯＳトランジス
タ４２が設けられ、またプリチャージ電荷保持のための
キャパシタＣ２が接続されている。
【００２８】ノードＮ１１は、転送スイッチ素子である
ＮＭＯＳトランジスタ４４を介してノードＮ１１のデー
タを一時記憶するための一時記憶ノードＮ２に接続され
ている。この記憶ノードＮ２には、ＶＲＥＧをプリチャ
ージするためのＮＭＯＳトランジスタ４６も接続されて
いる。ノードＮ２にはレベル保持のためのキャパシタＣ
１が接続されている。キャパシタＣ１の端子は接地され
る。
【００２９】共通信号線ＣＯＭは、各カラム毎に１バイ
ト分の書き換え／読み出し回路２００に共通に配設され
るもので、ノードＮ２により制御される転送スイッチ素
子であるＮＭＯＳトランジスタ４５と、制御信号ＲＥＧ
により制御される転送スイッチ素子であるＮＭＯＳトラ
ンジスタ４３を介して、センス線Ｎ０に接続されてい
る。この共通信号線ＣＯＭは、センス線Ｎ０を選択的に
充電する際に用いられるＶｃｃ電源線として、また書き
込み・消去のベリファイ動作においてはパス／フェイル
判定を行うための信号線として用いられる。
【００３０】図４のページバッファ２００ａを用いた書
き込み及び書き込みベリファイ動作を簡単に説明する。
この実施の形態でのメモリセルは、図６に示すように、
浮遊ゲートＦＧと制御ゲートＣＧが積層されたＭＯＳト
ランジスタ構造を有し、浮遊ゲートＦＧが電子を保持し
ていない低しきい値状態を消去状態（データ“１”）、
浮遊ゲートＦＧに電子が注入された高しきい値状態を書
き込み状態（データ“０”）として記憶する。図８はそ
のデータのしきい値分布を示している。
【００３１】書き込み動作は、データ“０”，“１”に
応じて、ビット線ＢＬを介して選択セルのチャネルを
“Ｌ”，“Ｈ”レベルにプリチャージし、選択ワード線
に正の書き込み電圧Ｖｐｇｍを与えて行われる。詳細な
説明は省くが、“０”データが与えられた選択セルで
は、浮遊ゲートにチャネルから電子が注入される。
“１”データが与えられた非選択セルでは、フローティ
ングになるチャネルが制御ゲートからの容量カップリン
グにより電位昇圧して、書き込みが禁止される。
【００３２】図６は、選択セルの書き込み時の電圧印加
の様子と、消去時の電圧印加の様子を示している。デー
タ消去は、ブロック単位で一括して行われるもので、制
御ゲートＣＧを０Ｖとし、ｐ型ウェルに消去電圧を印加
して、浮遊ゲートＦＧの電子を放出させることになる。
【００３３】実際の書き込み動作では、図７に示すよう
に、順次電圧値を高くした書き込みパルス電圧Ｖｐｇｍ
の印加とベリファイ読み出しが繰り返し行われる。ベリ
ファイ読み出し時の選択ワード線に与える電圧は、図８
に示すように、“０”データのしきい値分布を保証する
値Ｖｖ０が用いられる。書き込みサイクルの間、図４の
ページバッファ２００ａは書き込みデータを保持する。
【００３４】書き込みデータは、“０”，“１”に応じ
て、ラッチ回路３２のノードＮ１１が“Ｌ”，“Ｈ”と
なるようにロードされるが、ビット毎ベリファイ読み出
しによって、“１”データの“Ｈ”レベルは、書き込み
動作が終了するまで保持される。“０”データは、
“０”書き込みが十分になった時点で、読み出しビット
線が“Ｈ”レベルになり、これがセンスノードＮ１を介
してノードＮ１１に“Ｈ”が転送され、データ反転され
る。ラッチ回路３２のノードＮ１１がオール“Ｈ”とな
ったことを、一時記憶ノードＮ２を介して共通配線ＣＯ
Ｍで検出することによって、書き込みが完了したこと
（ベリファイパス）が判定されることになる。
【００３５】図５は、一対のデータ線（ｉｏ，ｉｏｎ）
３９について入力バッファ２３０の近傍の構成を示して
いる。データ線３９は、データ線センスアンプ４０に接
続され、読み出し出力は出力回路５０を介して入出力パ
ッドＩ／Ｏに出力される。データ線３９には、これらを
ＶｃｃにイコライズするためのＰＭＯＳトランジスタに
より構成されたデータ線イコライズ回路３０が接続され
ている。
【００３６】書きこみデータを入力バッファ６０を介し
てページバッファ２００に書き込む経路には、データ反
転回路９０が設けられている。即ちページバッファ２０
０にデータをロードする場合、書き込みデータは、Ｉ／
Ｏパッドから入力バッファ９０、データ反転回路９０に
より必要に応じて二値レベルを反転し、更にデータ入力
回路７０を介してデータ線３９に転送される。具体的に
データ反転回路９０が用いられるのは、後に説明するよ
うに、コピー書き込み動作において、データを追加する
場合である。
【００３７】データ反転回路９０は、排他的論理和ゲー
トであり、信号ＩＮＶＥＲＴが”Ｌ”の場合、Ｉ／Ｏパ
ッドのデータが“Ｈ”の時、データ線ｉｏが“Ｈ”、従
って第２のページバッファ２００ｂのラッチ回路３６の
ノードＮ２１には“Ｈ”が転送される。ＩＮＶＥＲＴ
が”Ｈ”の場合には、Ｉ／Ｏパッドのデータが“Ｈ”の
時、ｉｏには”Ｌ”、従ってラッチ回路３６のノードＮ
２１が“Ｌ”となる。これがデータのレベル反転の意味
である。
【００３８】データ入力回路７０は、データロードイネ
ーブル信号ＤＬＥにより活性化されて、入力されたデー
タを相補データに変換してデータ線３９に転送する。詳
細な説明は省くが、このデータ入力回路７０は、ＰＭＯ
Ｓトランジスタ７１ａ，７１ｂ及びＮＭＯＳトランジス
タ７２ａ，７２ｂによる二つの出力ドライバを有し、こ
れらのドライバによって、データ反転回路９０の出力が
“Ｈ”のとき、データ線ｉｏ，ｉｏｎにそれぞれ
“Ｈ”，“Ｌ”が与えられる。イネーブル信号ＤＬＥが
“Ｌ”のときは、全てのトランジスタ７１ａ，７１ｂ，
７２ａ，７２ｂがオフの高出力インピーダンス状態にな
る。
【００３９】データ書き込み動作では、最初に１ページ
分の書きこみデータを第２のページバッファ２００ｂに
ロードし、これを第１のページバッファ２００ａに転送
する。通常の書き込み動作の場合、データ反転回路９０
では、信号ＩＮＶＥＲＴを”Ｌ”にした状態でデータ入
力が行われる。従って、”１”書きこみの場合、第２の
ページバッファ２００ｂのラッチ回路３６のノードＮ２
１に”Ｈ”データが入力され、これが転送ゲート３５を
介して第１のページバッファ２００ａのラッチ回路３２
のノードＮ１１に転送される。
【００４０】このデータ状態は、ビット線にＶｃｃ程度
の電位を転送することになり、ワード線で選択されたセ
ルに書きこみパルスを与えた場合には、しきい値シフト
をしない書き込み（書き込み禁止）となる。逆に、”
０”書きこみの場合、ラッチ回路３２のノードＮ１１に
は”Ｌ”データが入力される。これは、ビット線に０Ｖ
を転送することになり、ワード線で選択されたセルに書
き込みパルスを与えた場合には、負のしきい値状態の”
１”セルに対してＦＮトンネル注入によってしきい値シ
フトさせる“０”書き込みとなる。
【００４１】図１６は、通常のデータ書き込み時、
“０”データの場合について、入出力パッド（“Ｌ”レ
ベル）からラッチ回路３６のノードＮ２１に“Ｌ”レベ
ルが転送され、更にラッチ回路３２のノードＮ１１に
“Ｌ”レベルが転送され、これにより“０”書き込みが
行われる様子を示している。
【００４２】但しこの実施の形態でのコピー書き込み動
作においては、ラッチ回路３６のノードＮ２１に読み出
された１ページ分のデータをレベル反転してラッチ回路
３２のノードＮ１１に転送することが必要である。何故
なら、セルデータの読み出し時は、“０”データがラッ
チ回路３２のノードＮ１１（またはラッチ回路３６のノ
ードＮ２１）に“Ｈ”として読み出されるのに対し、
“０”データ書き込みのためにはラッチ回路３２のノー
ドＮ１１が“Ｌ”として書き込みデータを保持しなけれ
ばならないからである。この様にコピー書き込み動作に
おいて、ラッチ回路３９のノードＮ２１からラッチ回路
３２のノードＮ１１へのデータ転送時にレベル反転する
ことから、コピー書き込みデータを一部変更するために
入出力パッドからデータ追加する場合に、データ反転回
路９０でのレベル反転を必要とすることになる。
【００４３】次にこの実施の形態でのコピー書き込み動
作を説明する。コピー動作は、メモリセルアレイ１００
のあるページのデータをページバッファに読み出し、更
に外部に転送出力してこれを検査し、必要ならデータを
追加して、メモリセルアレイ１００の別のページに書き
込むという動作を基本とする。この実施の形態でのコピ
ー書き込み動作は、メモリセルアレイ１００からのデー
タ読み出しと同じメモリセルアレイ１００へのデータ書
き込み動作を一部オーバーラップさせることにより、高
速化を図っている。
【００４４】図９は、その様なコピー書き込み動作の制
御タイミングを示している。横軸は時間であり、”ｏｐ
ｅｒａｔｉｏｎ”の行に示す記述は、コマンド入力やア
ドレス入力、およびデータの入出力である。”Ｒｅａｄ
ｃｏｍ”は、読み出し動作を起動するコマンドであ
り、それに続く“Ａｄｄ．（Ｒｏｗ１）”は、読み出し
動作を行うアドレス入力である。コマンド入力やアドレ
ス入力は、ライトイネーブルＷＥＢの“Ｌ”に同期して
行われる。“Ｒｅａｄｙ／ＢｕｓｙＢ”は、ステータス
レジスタ２１０によりチップ外部に知らされるレディ／
ビジー状態信号である。“Ｉｎｔ．Ｒｅａｄｙ／Ｂｕｓ
ｙＢ”は、ステータスレジスタ１９０によって、チップ
内部でのみ出力されるレディ／ビジー状態信号である。
【００４５】ここでは、アドレス（Ｒｏｗ１）が入力さ
れた後に、読み出し動作が実行されるものとする。この
読み出し動作は、通常の読み出し動作コマンドであって
もよいし、コピー時の専用の読み出し動作であってもよ
い。この読み出し動作は、図１５に示すようなデータ転
送動作になる。通常の読み出し動作では、メモリセルの
データを一旦第１のページバッファ２００ａのラッチ回
路３２のノードＮ１１に読み出してから、これを第２の
ページバッファ２００ｂのラッチ回路３６のノードＮ２
１に転送するが、コピー専用の読み出し動作とする場合
には、メモリセルのデータを、第２のページバッファ２
００ｂのラッチ回路３８のノードＮ２１に直接読み出
す。
【００４６】図１５の例では、メモリセルが“０”セル
であり、ノードＮ２１には“Ｈ”電位が読み出されてい
る。この読み出し時の波形図は、図１８のようになる。
時刻ｒ０で、選択ワード線に０Ｖ、ＮＡＮＤセル内の非
選択ワード線にパス電圧Ｖｒｅａｄ（約４Ｖ）、ビット
線側の選択ゲートＳＧＤにパス電圧Ｖｒｅａｄ（約４
Ｖ）を印加する。ページバッファ２００ａでは、制御信
号ＢＬＣＬＡＭＰにビット線プリチャージ用の電圧を印
加すると、ページバッファ２００ａからビット線がプリ
チャージレベルＶｐｒｅまで充電される。
【００４７】時刻ｒ１で、ソース線（ＣＥＬＳＲＣ）側
選択ゲートＳＧＳにパス電圧Ｖｒｅａｄ（約４Ｖ）を印
加すると、制御ゲートに０Ｖの読み出し電圧が印加され
た選択メモリセルによるセル電流が流れる。選択セルが
“０”セルならば、しきい値が正なので、実線のように
ビット線電位の変化は小さく、“１”セルならば大きな
セル電流が流れビット線を放電する。
【００４８】時刻ｒ２でページバッファ２００内のセン
スノードをプリチャージした後に、時刻ｒ３で再び制御
信号ＢＬＣＬＡＭＰとしてセンス用電圧を与えてビット
線電位をセンスする。このとき、ビット線の電位がＶｓ
ｅｎのレベルより高ければ、ノードＮ２１（またはＮ１
１）は、”Ｈ”となる。すなわち、”０”セルの場合
は、”Ｈ”がノードＮ２１（またはＮ１１）に読み出さ
れる。このノードＮ２１の“Ｈ”は、データ出力経路で
反転されて、Ｉ／Ｏパッドには、“Ｌ”として出力され
る。
【００４９】セルからのデータ読み出しの間、ステータ
スレジスタ２１０はチップ外部にビジー状態（ｂｕｓｙ
ｒｅａｄ）を知らせ、ステータスレジスタ１９０はチ
ップ内部でビジー状態を知らせる。
【００５０】このようにしてページバッファ２００に読
み出されたデータは、リードイネーブル信号ＲＥＢによ
り制御されて、シリアル転送されて外部入出力パッドに
出力され、メモリコントローラに取り込まれる。このデ
ータを、メモリコントローラで検査した後、異なるロウ
アドレスＲｏｗＡのページに書き込むため、データ入力
コマンド”Ｌｏａｄ ｃｏｍ”、書き込み先のロウアド
レス”ＲｏｗＡ”、および必要に応じて追加書き込みデ
ータ”Ｄａｔａ（ｅｘｔｒａ）”が入力され、コピー書
きこみを実行する書きこみコマンド”Ｐｒｏｇ．ｃｏ
ｍ．”が入力される。
【００５１】ここで、コピー書き込みのための１ページ
分のデータは、前述のようにラッチ回路３６のノードＮ
２１に保持されている読み出しデータをレベル反転して
ラッチ回路３２のノードに転送する必要がある。従っ
て、チップ外部に読み出して検査したデータの一部を変
更する追加データを入力する場合には、これをチップ内
で一旦レベル反転してラッチ回路３６のノードＮ２１に
ロードすることが必要になる。即ち外部書き込みデータ
は、図１７に示すように、制御信号ＩＮＶＥＲＴを”
Ｈ”として反転回路９０でレベル反転してノードＮ２１
にロードする。
【００５２】その後、コピー書き込みコマンド（Ｐｒｏ
ｇ．ｃｏｍ．）が入力されたら、メモリセルにとっての
正しい書きこみデータとなるように、ラッチ回路３６の
ノードＮ２１のデータをラッチ回路３２のノードＮ１２
に反転転送する。すなわち、図３において、制御信号Ｔ
Ｇ２とＴＧ１Ｂを”Ｈ”レベルにしてデータ転送を行
い、ノードＮ２１が”Ｈ”の場合、ノードＮ１１が”
Ｌ”になるような反転転送を行う。
【００５３】なお追加するデータの“０”，“１”レベ
ルをメモリコントローラ内で反転させてチップに供給す
る場合には、データ反転回路９０を非活性（ＩＮＶＥＲ
Ｔ＝“Ｌ”）にして、図１６に示す通常のデータ書き込
みと同様のデータロードを行えばよい。
【００５４】ラッチ回路３２へのデータ転送が済み次
第、書き込みパルス印加動作を開始する。書き込みデー
タの転送が終わったところで、第２のページバッファ２
００ｂのデータは不要になる。そこで、第２のページバ
ッファ２００ｂのラッチ回路３６を有効に使用するた
め、チップ内部では書きこみ動作実行中（ｂｕｓｙ）で
ありながら、外部には、短いビジー（ダミービジー）状
態にした後、レディ（ｒｅａｄｙ）としてコマンド受付
可能な状態にする。
【００５５】通常の書きこみ動作時間は２００μｓ〜３
００μｓというオーダーであるが、ここでは、数μｓ程
度の短いダミービジー（Ｄｕｍｍｙ ｂｕｓｙ）とする
ことが重要である。コピー動作が複数のページのデータ
移動であるとすれば、読み出し、書きこみ、読み出しが
連続する。よって、ここで、次のコピー元のロウアドレ
ス（ページアドレス）”Ｒｏｗ２”に対する読み出しコ
マンド（Ｒｅａｄ ｃｏｍ．）とアドレス（Ａｄｄ（Ｒ
ｏｗ２））を入力する。
【００５６】チップ内部では、制御回路１１０によりシ
ーケンス制御されて、ページバッファ２００ａのラッチ
回路３２とメモリセルとの間で書きこみ動作が行われ、
前述した書き込みパルス印加とベリファイ読み出しを繰
り返す書きこみサイクルが進行中であるが、書きこみパ
ルス印加動作の後や、書きこみベリファイ動作の後に
は、割り込み処理が可能である。即ち、書きこみ中のデ
ータは、ラッチ回路３２にスタティックに保持され、ま
た、ＮＭＯＳトランジスタ３３によって、センス線Ｎ０
やラッチ回路３６とは電気的に切り離されている。従っ
て、図２０に示すような書き込みサイクルにおいて、書
きこみパルス印加中であれば、その書きこみパルス印加
動作が終了する時点ｔ２，ｔ４，ｔ６…を待って読み出
し動作を割り込ませ、書きこみベリファイ読み出し動作
中であれば、そのベリファイ読み出し動作が終了する時
点ｔ３，ｔ５，…を待ってから、読み出し動作を割り込
ませればよい。
【００５７】この様にして、書きこみパルス印加動作
や、ベリファイ動作の合間に、読み出し動作のためにビ
ット線を解放させることができる。この割り込み処理の
読み出し動作は通常の読み出し動作と同様に、終了する
まで外部にはｂｕｓｙ状態を出力する。読み出しが終了
し次第、Ｒｅａｄｙ／ｂｕｓｙＢをＲｅａｄｙにするだ
けでなく、中断させた書きこみ処理を再開する。そし
て、Ｒｅａｄｙとなったため、ページバッファ２００ｂ
に読み出されたロウアドレス”Ｒｏｗ２”のデータをシ
リアル出力して、チップ外部でそのコピー元データをチ
ェックする、というように同様に繰り返す。
【００５８】書き込みサイクル中に読み出し動作を割り
込ませるタイミングは、早ければ早い方がよい。この動
作の効果を出すためには、シリアル出力時間やコマン
ド、アドレス入力、データロード時間をできる限りチッ
プ内部のｂｕｓｙ時間にオーバーラップさせることが必
要である。そのオーバーラップによって、２回目以降の
コピー書き込みでは、書き込み実行コマンド（Ｐｒｏ
ｇ．ｃｏｍ．）入力時に、まだチップ内部での書き込み
が終了していない状況となりうる。
【００５９】この場合は、実行中の書き込みが終了しな
ければ、次の書き込みに進めないため、ステータスレジ
スタ２１０は、書き込みが終了するまで本当のビジー
（Ｔｒｕｅ ｂｕｓｙ）を出すことになる。すなわち、
第２のコピー書き込みのアドレスＲｏｗＢを入力し、追
加データを第２のページバッファ２００ｂにロードして
も、その書き込みデータを第１のページバッファ２００
ａに転送するまでは、Ｒｅａｄｙ／ＢｕｓｙＢをＲｅａ
ｄｙ状態にできない。
【００６０】アドレスＲｏｗＡの書き込みが終了する
と、ダミービジー（Ｄｕｍｍｙ ｂｕｓｙ）の期間をお
いて、外部的には、次のアドレスＲｏｗ３に対する読み
出し可能なレディ状態になる。内部的には、アドレスＲ
ｏｗＢに対する書き込みサイクルが実行され、ビジー状
態が続く。以下、同様の動作が繰り返される。
【００６１】図１０及び図１１は、ここまでのコピー書
き込み動作でのページバッファ回りのデータの遷移を示
している。これらの図では、ページ長４ｂｉｔ分を一例
として示している。図１０（ａ）は、コピー元の最初の
ページアドレスＲｏｗ１のセルｃｅｌｌ０，ｃｅｌｌ
１，ｃｅｌｌ２，ｃｅｌｌ３のデータ“１”，“０”，
“１”，“０”が第２のページバッファ２００ｂのノー
ドＮ２１に“Ｌ”，“Ｈ”，“Ｌ”，“Ｈ”として読み
出される様子を示している。
【００６２】このノードＮ２１に読み出されたデータ
は、図１０（ｂ）に示すように、シリアル転送されて入
出力バッファを介して外部に読み出される。以上の読み
出し動作が終了した後、必要なら追加データを加えて、
これを第２のページバッファ２００ｂにロードする。図
１０（ｃ）がその様子を示しており、ここでは読み出し
データが“Ｌ”，“Ｈ”，“Ｌ”，“Ｈ”の状態でラッ
チ回路３６のノードＮ２１に保持されており、これが一
部書き換えられて、“Ｌ”，“Ｈ”，“Ｌ”，“Ｌ”と
してロードされた例を示している。
【００６３】第２のページバッファ２００ｂのノードＮ
２１にロードされたデータは、図１０（ｄ）に示すよう
に、データ反転されて第１のページバッファ２００ａの
ノードＮ１１に転送され、コピー先のアドレスＲｏｗＡ
のセルに書き込まれる。その書き込みサイクルの途中で
一時書き込み動作を中断し、第１のページバッファ２０
０ａに書き込みデータを保持したまま、次のコピー元で
あるページアドレスＲｏｗ２の読み出しが行われる。そ
の様子が図１１（ａ）であり、セルデータは第２のペー
ジバッファ２００ｂのノードＮ２１に直接読み出され
る。ここでは読み出しデータは、“Ｈ”，“Ｌ”，
“Ｈ”，“Ｌ”である例を示している。
【００６４】そして、図１１（ｂ）に示すように、ノー
ドＮ２１に読み出されたデータがシリアル転送されて外
部に出力される間に、ノードＮ１１の書き込みデータに
よるアドレスＲｏｗＡのセルへのデータ書き込みが再開
される。即ちここで、チップ外部から見れば、読み出し
動作と書き込み動作とがオーバーラップする。書き込み
動作は、ノードＮ１１のデータ“Ｈ”，“Ｌ”，
“Ｈ”，“Ｈ”により、アドレスＲｏｗＡのセルｃｅｌ
ｌ０，ｃｅｌｌ１，ｃｅｌｌ２，ｃｅｌｌ３に“１”，
“０”，“１”，“１”を書くものであるが、図１１
（ｂ）では、セルｃｅｌｌ１がまだ“１”のままで書き
込みが完了していないことを示している。
【００６５】アドレスＲｏｗ２のデータ読み出しが終了
したら、先のページに対すると同様に必要に応じて変更
書き込みデータを入力して、図１１（ｃ）に示すよう
に、第２のページバッファ２００ｂが書き換えられる。
第１のページバッファ２００ａの書き込みデータによる
セルへのデータ書き込みが完了するまでは、第２のペー
ジバッファ２００ｂのデータを第１のページバッファ２
００ａに転送できない。
【００６６】図１１（ｄ）は、ノードＮ１１のデータ
“Ｈ”，“Ｌ”，“Ｈ”，“Ｈ”により、アドレスＲｏ
ｗＡのセルｃｅｌｌ０，ｃｅｌｌ１，ｃｅｌｌ２，ｃｅ
ｌｌ３に対する“１”，“０”，“１”，“１”の書き
込みが完了して、ベリファイ読み出しによって“Ｌ”を
保持していたノードＮ１１が反転して、第１のページバ
ッファ２００ａのノードＮ１１がオール“Ｈ”になった
状態を示している。以下、第２のページバッファ２００
ｂのノードＮ２１のデータは反転されて第１のページバ
ッファ２００ａのノードＮ１１に転送され、コピー先で
あるアドレスＲｏｗＢに対する書き込みが同様に行われ
ることになる。
【００６７】ここまでの動作において、ページアドレス
Ａに対する書き込みサイクル中に、別のページアドレス
Ｒｏｗ２に対する読み出し動作を割り込ませるから、中
断する書き込みサイクルの書き込みページアドレスＲｏ
ｗＡを記憶しておくことが必要である。そのために、図
１に示したように、２系統のロウアドレスレジスタ１６
０，１６５が用意されている。このロウアドレスレジス
タ１６０，１６５の切り換えは次のようにすればよい。
【００６８】書きこみ動作に使うアドレスは、ロウアド
レスレジスタ１６５に格納する。書きこみ動作中は、ロ
ウアドレス選択スイッチ１７２をオンさせ、このロウア
ドレスレジスタ１６５からロウデコーダ１２０に書きこ
み用のアドレスを出力する。そして、割り込み処理の読
み出し動作に使うアドレスは、ロウアドレスレジスタ１
６０に格納する。読み出し動作を割り込ませてよいタイ
ミングになったら、ロウアドレス選択スイッチ１７２を
オフ、１７１をオンさせて、ロウデコーダ１２０に読み
出し用アドレスを出力する。読み出し動作が終わり次
第、再び書きこみ用ロウアドレスをロウデコーダ１２０
に出力するように、スイッチ１７１と１７２を切り替え
る。
【００６９】従来例で述べたように、コピー前のセルデ
ータ読み出し時間を２５μｓｅｃ、データ書き込み時間
を２００μｓｅｃとし、ページ長を２ｋバイト、センス
アンプデータのチップ外部へのシリアル転送のサイクル
を５０ｎｓｅｃとしたとき、転送レートは、６．２Ｍバ
イト／ｓｅｃとなる。これに対してこの実施の形態で
は、コピー元のデータのチップ外部へのシリアル出力の
時間１００μｓｅｃが、書き込み動作によるビジー時間
にオーバーラップするため、見かけ上の動作時間が短く
なり、コピー書き込み動作を複数ページに対して連続的
に行うと、書き込み転送レートは約９Ｍバイト／ｓｅｃ
に向上する。
【００７０】［実施の形態２］実施の形態１の動作制御
では、コピー書き込みを開始した場合に、第２のページ
バッファ２００ｂのラッチ回路３６から第１のページバ
ッファ２００ａのラッチ回路３２にデータ転送の後、す
ぐ書き込みパルス印加動作を開始している。このため
に、次のコピー元のデータ読み出しを書き込みパルス印
加動作や書き込みベリファイ動作の境界に割り込ませる
処理が必要であった。これはタイミング的な自由度があ
る反面、読み出しコマンドを入力しているのに、実際の
読み出し動作に待ち時間が発生することを意味する。従
って出力されるビジー時間が、最大で、読み出しビジー
時間＋書き込みパルス印加動作１回の時間となったり、
読み出しビジー時間＋書き込みベリファイ動作時間とな
ってしまう。結果として、割り込ませた読み出し動作の
ビジー時間をタイミングよく検出しないと、シリアル出
力を始めるまでに時間的に損をすることになる。
【００７１】これに対して、実施の形態２では、書き込
みコマンド入力、書き込みデータロードを行った後、直
ちに書き込みパルス印加に進まず、次のコピー元に対す
るデータ読み出しを待ってから、書き込みパルス印加を
開始するような動作制御を行う。その動作制御を図９に
対応させて図１２に示す。
【００７２】先の実施の形態と同様に、コピー元のアド
レスＲｏｗ１のデータを読み出し、これをコピー先のア
ドレスＲｏｗＡに書き込むべく、ロードコマンド（Ｌｏ
ａｄｃｏｍ．）、アドレス（Ａｄｄ．）、書き込みコマ
ンド（Ｐｒｏｇ．ｃｏｍ．）を入力する。ここまでは先
の実施の形態と変わらない。この実施の形態では、第２
のページバッファ２００ｂから第１のページバッファ２
００ａに書き込みデータを転送した後に、書き込みパル
ス印加動作に進まずに、書き込みスタンバイ状態とする
猶予期間を設けて、次のコピー元データ読み出しを待ち
受ける。これは、連続動作を想定した典型的な動作制御
である。
【００７３】この様にすると、ロウアドレスＲｏｗＡに
対する書き込みコマンドの後のロウアドレスＲｏｗ２の
読み出し動作のビジーが、通常の読み出し動作の時間で
必ずレディに戻る。従って、書き込みサイクル中の任意
の割り込みでないために設計が容易になる。図１２に示
すように、読み出しビジー状態が終了した後、書き込み
サイクルが読み出しデータのシリアル出力と同時に開始
されることになる。
【００７４】但し、書き込みコマンド（Ｐｒｏｇ．ｃｏ
ｍ．）の入力後に読み出しコマンド（Ｒｅａｄ ｃｏ
ｍ．）を入力しない限り、内部では書き込み動作が開始
しないという制御にしたとすると、読み出しコマンドの
入力の遅れが大きく転送レートの遅れにつながる。従っ
て、読み出しコマンドに対する待ち時間（書き込みスタ
ンバイの猶予時間）は、予め一定の時間に設定してお
き、その時間を過ぎたら、読み出しコマンドを待たずに
書き込みサイクルを開始するという制御を行うことが好
ましい。
【００７５】［実施の形態３］実施の形態１，２の動作
制御では、書き込みを行うロウアドレス（ページアドレ
ス）と次のコピー元のデータ読出しのロウアドレスを別
々のアドレスレジスタに同時に保持して、自動的にこれ
を制御回路が切り換える必要があった。これに対して、
チップ内部でのロウアドレス切り換え制御をなくし、ユ
ーザー、コントローラがアドレスを再入力する制御方法
とすることができる。
【００７６】その様な実施の形態のコピー動作制御を、
図１３に示す。ここでは、コマンドやアドレスの入力回
数を増やした場合に、小刻みなレディ／ビジー（Ｒｅａ
ｄｙ／ＢｕｓｙＢ）制御の必要が生じないように、コマ
ンドやアドレス入力の順番を先の実施の形態とは異なら
せている。すなわち、コピー元のアドレスＲｏｗ１のデ
ータをメモリセルから読出し、外部にシリアル出力した
後に、ロードコマンド（Ｌｏａｄ ｃｏｍ．）、コピー
先アドレス（Ａｄｄ．（ＲｏｗＡ）、追加データ（Ｄａ
ｔａ）を入力する。ここで、通常のロードコマンドとの
互換性のため形式的に書き込み先ロウアドレスＲｏｗＡ
を入力しているが、これは続いて入力される次のコピー
元データ読出しコマンド（Ｒｅａｄ ｃｏｍ．）、及び
その読出し先を示すロウアドレス（Ａｄｄ．（Ｒｏｗ
２）を入力することによって、先に入力された形式的な
書き込みロウアドレス“ＲｏｗＡ”は“Ｒｏｗ２”によ
って上書きされる。
【００７７】続いてコピー書き込みコマンド（Ｐｒｏ
ｇ．ｃｏｍ．１）を入力すると、第２のページバッファ
２００ｂのデータが、第１のページバッファ２００ａ側
に反転転送され、読出し用アドレスである”Ｒｏｗ２”
に対して読出し動作を行う。この時点で、第１のページ
バッファ２００ａに保持されている書き込みデータはロ
ウアドレスを失っている。そこで、外部から改めて、ロ
ードコマンド（Ｌｏａｄｃｏｍ．）、書き込みアドレス
（Ａｄｄ．（ＲｏｗＡ））及び書き込みコマンド（Ｐｒ
ｏｇ．ｃｏｍ．２）を再入力する。これによって、第１
のページバッファ２００ａの保持データの書き込みがチ
ップ内部で実行され、その間第２のページバッファ２０
０ｂに読み出されたデータは、先の実施の形態と同様シ
リアル出力することが可能になる。この場合、書き込み
動作を始めるには、常にその直前で書き込み用のロウア
ドレスを入力することが必要である。
【００７８】コピー元のアドレスＲｏｗ２のデータ読み
出し後も同様に、コピー先書き込みアドレスＲｏｗＢを
一旦入力し、次のコピー元のアドレスＲｏｗ３を入力し
た後に、改めて書き込みアドレスＲｏｗＢを再入力す
る。この様にこの実施の形態では、ロウアドレスが入力
されるたびにロウアドレスレジスタの内容を上書きして
いくだけでよいので、ロウアドレスの制御は簡単にな
る。
【００７９】［実施の形態４］実施の形態３と同様のコ
マンド、アドレス入力方式を採用して、一連のコピー動
作でビジー（ｂｕｓｙ）が出る回数を最も減らした場合
の動作制御例を、図１４に示す。実施の形態３と同様
に、最初のアドレスＲｏｗ１の読み出しデータのコピー
先アドレスＲｏｗＡに対する書き込みデータのロード
後、書き込みコマンド（Ｐｒｏｇ．ｃｏｍ．）の入力前
に次のコピー元の読み出しコマンド及びアドレス（Ｒｏ
ｗ２）入力を行う。但し実施の形態３とは異なり、書き
込みアドレスＲｏｗＡの再入力は行うことなく、アドレ
スＲｏｗ２のページバッファへの読み出し後、アドレス
ＲｏｗＡに対する書き込み動作とアドレスＲｏｗ２のデ
ータのシリアル出力を並行して行っている。そして、ア
ドレスＲｏｗＡに対する書き込みサイクル中に、チェッ
クされたデータのコピー先アドレスＲｏｗＢの入力、引
き続き次のコピー元のアドレスＲｏｗ３の入力が行われ
る。
【００８０】従ってこの実施の形態の場合、書き込み中
のアドレスＲｏｗＡ、データチェックを終えた後の書き
込み先のアドレスＲｏｗＢ及び、このアドレスＲｏｗＢ
への書き込み前に読み出しを行うためのアドレスＲｏｗ
３を同時にチップ内に保持することが必要になる。これ
を実現するには、図２１に示すように、３つのロウアド
レスレジスタ１６０，１６６，１６５を必要とする。こ
れは、図１の構成でのロウアドレスレジスタ１６０，１
６５の間に更にロウアドレスレジスタ１６６を追加した
形である。入力されるロウアドレスは、書き込みアドレ
スである場合にレジスタ１６０，１６６，１６５の順に
転送される。
【００８１】具体的に図１４の動作制御タイミングに沿
って説明すると、次のようになる。まず最初の読み出し
アドレスＲｏｗ１は、１番目のロウアドレスレジスタ１
６０に入力され、これが切り換え回路１７０により選択
されてロウデコーダ１２０に出力され、読み出しが行わ
れる。読み出し動作が終了すると、アドレスＲｏｗ１は
不要であるから、次のコピー先の書き込みアドレスＲｏ
ｗＡは、１番目のロウアドレスレジスタ１６０に上書き
される。続いて書き込み動作が開始される前に、次のコ
ピー元の読み出しアドレスＲｏｗ２が入力されるが、こ
のとき１番目のロウアドレスレジスタ１６０に保持され
ているアドレスＲｏｗＡは２番目のロウアドレスレジス
タ１６６にシフトされ、１番目のロウアドレスレジスタ
１６０にアドレスＲｏｗ２が入力される。
【００８２】そして、アドレスＲｏｗ２が選択されて読
み出し動作が終了すると、２番目のロウアドレスレジス
タ１６６のアドレスＲｏｗＡは３番目のロウアドレスレ
ジスタ１６５にシフトされ、これに切り換え回路１７０
により選択されて書き込み動作が行われる。このアドレ
スＲｏｗＡの書き込みサイクル中に、次の書き込み先の
アドレスＲｏｗＢが入力されるが、これは１番目のロウ
アドレスレジスタ１６０に上書きされる。引き続き読み
出し先のアドレスＲｏｗ３が入力されると、１番目のロ
ウアドレスレジスタ１６０の書き込みアドレスＲｏｗＢ
は２番目のロウアドレスレジスタ１６６にシフトされ
て、１番目のロウアドレスレジスタ１６０にアドレスＲ
ｏｗ３が入る。この時点で、３つのロウアドレスレジス
タ１６０，１６６，１６５にはそれぞれ、Ｒｏｗ３，Ｒ
ｏｗＢ，ＲｏｗＡが保持されていることになる。
【００８３】このアドレスデータ保持状態で、３番目の
ロウアドレスレジスタ１６５のアドレスＲｏｗＡによる
書き込みサイクルが終了した後、２番目のロウアドレス
レジスタ１６６のアドレスＲｏｗＢは、３番目のロウア
ドレスレジスタ１６５に転送される。そして、１番目の
ロウアドレスレジスタ１６０のアドレスＲｏｗ３の読み
出し動作が終了した後、３番目のロウアドレスレジスタ
１６５に転送されたアドレスＲｏｗＢにより次の書き込
みサイクルが開始される。以上のようなロウデコーダに
出力するロウアドレスのチップ内保持と切り換えを行っ
てコピー書き込み動作を継続することにより、コピー書
き込みの転送レートは大きく向上する。
【００８４】［実施の形態５］ここまでの実施の形態で
は、コピーするためのデータ読出しを通常の読出し方式
（図１５）で行うことを前提としたため、チップ外部に
シリアル出力されるデータは、正しい論理データとなっ
ていた。一方、その読み出されたデータをページバッフ
ァにロードして書き込みデータにするためには、データ
を反転転送させる必要があった。すなわち、図１７に示
すように、第２のページバッファ２００ｂのノードＮ２
１のデータを第１のページバッファ２００ａのノードＮ
１１に転送する際に反転させなければ、正しい書き込み
データにならない。また、シリアル出力したコピー元デ
ータをチェックした後、書き込みデータを外部入力して
修正する場合においても、データを反転させてページバ
ッファに入力する必要があった。
【００８５】これに対して、書き込みデータの反転転送
を行わないようにすることもできる。そのためには、セ
ルからのデータ読み出しをここまでの実施の形態とは逆
に、“０”データが“Ｌ”レベル、“１”データが
“Ｈ”レベルとなる読み出し方式を採用すればよい。そ
の様な実施の形態を次に説明する。
【００８６】図１９は、この実施の形態において、反転
データを第２のページバッファ２００ｂに直接読み出す
動作波形を、図１８と対応させて示している。反転デー
タ読み出しは、通常のビット線ＢＬ側からセル電流を流
す方式に代えて、共通ソース線ＣＥＬＳＲＣ側からセル
電流を流すようにすることで可能になる。時刻ｒ０で選
択ワード線に０〜０．５Ｖ程度の読出し用電圧Ｖｃｇｃ
ｐ、ＮＡＮＤセル内の非選択ワード線にはパス電圧Ｖｒ
ｅａｄ（約４Ｖ）、共通ソース線ＣＥＬＳＲＣにＶｃｃ
（約３Ｖ）、共通ソース線ＣＥＬＳＲＣ側の選択ゲート
ＳＧＳにパス電圧Ｖｒｅａｄ（約４Ｖ）を印加し、クラ
ンプトランジスタにも”Ｈ”レベルの電圧ＢＬＣＬＡＭ
Ｐを印加して、センスアンプから選択ビット線を０Ｖに
プリチャージする。
【００８７】時刻ｒ１で、ビット線ＢＬ側の選択ゲート
ＳＧＤにパス電圧Ｖｒｅａｄ（約４Ｖ）を印加すると、
選択メモリセルが“１”セルの場合には、負のしきい値
のためビット線ＢＬにはＶｃｇｃｐ−Ｖｔ（負のしきい
値）、すなわち正の電圧が現れる。逆に、選択メモリセ
ルが”０”セルであった場合には、しきい値Ｖｔが正で
あるため、ビット線に現れる電圧Ｖｃｇｃｐ−Ｖｔは、
０Ｖ近傍の低い電圧となる。時刻ｒ２でページバッファ
内をプリチャージした後に、時刻ｒ３のタイミングでク
ランプトランジスタに読み出し電圧を印加してビット線
電位をセンスすると、ビット線電位がセンスレベルＶｓ
ｅｎより高い”１”セルは、ページバッファ２００ｂの
ノードＮ２１に”Ｈ”として読み出される。”０”セル
は、逆に、”Ｌ”として読み出される。
【００８８】この読み出しデータ“０”，“１”のレベ
ル関係は、書き込みデータと同じである。この読み出し
データをコピー元データとしてチップ外部でチェックす
るためにチップ外部にシリアル出力する場合には、実施
の形態１〜４とは逆に、途中の経路でデータを反転する
必要がある。一方、書き込みデータを追加、修正するデ
ータ入力時は、データの反転は不要となる。
【００８９】この場合のセルデータの反転読み出しと、
データの入出力回路部のデータ転送の様子を、図１７と
対応させて図２２に示す。コピーのための読出しを行っ
た後、外部にシリアル出力する場合には、反転回路９０
により、制御信号ＩＮＶＥＲＴを”Ｈ”にしてデータを
反転させて出力すればよい。
【００９０】また、この場合のデータの遷移状態を、先
の実施の形態の図１０及び図１１と対応させて、図２３
及び図２４に示す。図１０（ａ）と同じセルデータであ
るとして、図１１（ａ）に示すように、第２のページバ
ッファ２００ｂのノードＮ２１に読み出されるデータは
図１０（ａ）とは反転したデータとなる。この読み出し
データは、図１３（ｂ）に示すようにシリアル出力され
るが、このとき前述のようにデータ反転される。
【００９１】コピー書き込みデータの第２のページバッ
ファ２００ｂへのロードは、図２３（ｃ）に示すよう
に、図１０（ｃ）とは反転したデータとなる。従って、
この後第２のページバッファ２００ａのノードＮ１１へ
のデータ転送は、図１０（ｄ）では反転転送であるのに
対し、図１１（ｄ）に示すように反転させないノーマル
転送となる。
【００９２】図２４（ａ）のセルデータ読み出しも同様
に、反転読み出しとなる。以下同様にコピー書き込みが
実行される。書き込みベリファイによって、第１のペー
ジバッファ２００ａがオール“Ｈ”になることで、書き
込みサイクルが終了することは、先の実施の形態と同じ
である。
【００９３】
【発明の効果】以上述べたようにこの発明によれば、コ
ピー元データのシリアル出力時間を書き込みサイクルの
ビジー時間にオーバーラップさせることによって、見か
け上の動作時間を短くすることができ、コピー書き込み
動作を複数のページに対して連続的に行うと書き込み転
送レートを大きく向上させることができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１によるＮＡＮＤ型フラ
ッシュメモリの全体構成を示す図である。
【図２】同実施の形態１のメモリセルアレイの構成を示
す図である。
【図３】同実施の形態１の書き換え／読み出し回路の構
成を示す図である。
【図４】図３の第１のページバッファの具体構成を示す
図である。
【図５】同実施の形態１のデータ入出力回路部の構成を
示す図である。
【図６】メモリセル構造と書き込み／消去原理を示す図
である。
【図７】書き込み動作原理を説明するためのワード線電
圧波形を示す図である。
【図８】データのしきい値分布を示す図である。
【図９】同実施の形態１のコピー書き込み動作制御のタ
イミング図である。
【図１０】同コピー書き込み動作のデータ遷移状態を示
す図である。
【図１１】同コピー書き込み動作のデータ遷移状態を示
す図である。
【図１２】実施の形態２のコピー書き込み動作制御のタ
イミング図である。
【図１３】実施の形態３のコピー書き込み動作制御のタ
イミング図である。
【図１４】実施の形態４のコピー書き込み動作制御のタ
イミング図である。
【図１５】通常のデータ読み出し及びコピーのためのデ
ータ読み出しのデータ転送の様子を示す図である。
【図１６】通常の書き込み動作でのデータ転送の様子を
示す図である。
【図１７】実施の形態１−４でのコピー書き込み動作の
データ転送の様子を示す図である。
【図１８】実施の形態１−４でのデータ読み出し時の電
圧波形を示す図である。
【図１９】実施の形態５でのデータ読み出し時の電圧波
形を示す図である。
【図２０】実施の形態１での書き込みサイクルへの読み
出し動作の割り込みを説明するための図である。
【図２１】実施の形態４のメモリ構成を図１と比較して
示す図である。
【図２２】実施の形態５でのコピー書き込み動作のデー
タ転送の様子を示す図である。
【図２３】同実施の形態５でのコピー書き込み動作のデ
ータ遷移状態を示す図である。
【図２４】同実施の形態５でのコピー書き込み動作のデ
ータ遷移状態を示す図である。
【図２５】従来のＮＡＮＤ型フラッシュメモリでのコピ
ー書き込み動作のタイミング図である。
【符号の説明】
１００…メモリセルアレイ、１１０…制御回路、１２０
…ロウデコーダ、１３０…高電圧発生回路、１４０…カ
ラムアドレスレジスタ、１５０…カラムデコーダ、１６
０，１６５…ロウアドレスレジスタ、１７０…アドレス
選択回路、１８０…コマンドレジスタ、１９０…ステー
タスレジスタ、２００…データ書き換え／読み出し回
路、２１０…ステータスレジスタ、２２０…ロジックコ
ントロール回路、２３０…入出力バッファ、２００ａ…
第１のページバッファ、２００ｂ…第２のページバッフ
ァ、３１…プリセンス回路（クランプ回路）、３２，３
６…ラッチ回路、３３，３４，３５…転送ゲート、３
７，３８…カラムゲート、３９…データ線、３０…デー
タ線イコライズ回路、４０…データ線センスアンプ、５
０…出力回路、６０…入力バッファ、７０…データ入力
回路、９０…データ反転回路。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 17/00 ６１３ ６３６Ｂ (72)発明者 今宮 賢一 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 中村 寛 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 Ｆターム(参考） 5B025 AA01 AC01 AD04 AD05 AD15 AE05

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 電気的書き換え可能な不揮発性メモリセ
    ルが配列されたメモリセルアレイと、 このメモリセルアレイに書き込むべきデータを保持する
    機能と前記メモリセルアレイのデータを読み出す機能を
    有する複数の書き換え／読み出し回路と、 データの読み出し及び書き込み動作を制御する制御回路
    とを備え、 前記書き換え／読み出し回路に保持された書き込みデー
    タによる前記メモリセルアレイの第１のページへのデー
    タ書き込み動作に割り込んで、前記メモリセルアレイの
    第２のページのデータの前記書き換え／読み出し回路へ
    の読み出し動作を実行する制御モードを有することを特
    徴とする不揮発性半導体記憶装置。
  2. 【請求項２】 前記複数の書き換え／読み出し回路は、
    前記メモリセルアレイのページ単位のデータを保持する
    ための、前記メモリセルアレイに選択的に接続される第
    １及び第２のページバッファを備え、 前記制御モードは、前記第１のページバッファに保持さ
    れた書き込みデータによる前記メモリセルアレイの第１
    のページへのデータ書き込み動作に割り込んで、前記メ
    モリセルアレイの第２のページのデータを前記第２のペ
    ージバッファに読み出すものであることを特徴とする請
    求項１記載の不揮発性半導体記憶装置。
  3. 【請求項３】 前記制御モードは、前記メモリセルアレ
    イの第２のページのデータの前記第２のページバッファ
    への読み出し動作が終了した後に、前記第１のページバ
    ッファに保持された書き込みデータによる前記メモリセ
    ルアレイの第１のページへのデータ書き込み動作を再開
    し、その書き込み動作中に前記第２のページバッファに
    読み出されたデータを外部端子にシリアル出力するもの
    であることを特徴とする請求項２記載の不揮発性半導体
    記憶装置。
  4. 【請求項４】 電気的書き換え可能な不揮発性メモリセ
    ルが配列されたメモリセルアレイと、 このメモリセルアレイに書き込むべきデータを保持する
    機能と前記メモリセルアレイのデータを読み出す機能を
    有する複数の書き換え／読み出し回路と、 データの読み出し及び書き込み動作を制御する制御回路
    とを備え、 前記書き換え／読み出し回路に保持された書き込みデー
    タによる前記メモリセルアレイの第１のページへのデー
    タ書き込み動作中に、前記メモリセルアレイの第２のペ
    ージから前記書き換え／読み出し回路に読み出されたデ
    ータの外部端子への転送出力を実行する制御モードを有
    することを特徴とする不揮発性半導体記憶装置。
  5. 【請求項５】 前記複数の書き換え／読み出し回路は、
    前記メモリセルアレイのページ単位のデータを保持する
    ための、前記メモリセルアレイに選択的に接続される第
    １及び第２のページバッファを備え、 前記制御モードは、前記第１のページバッファに保持さ
    れた書き込みデータによる前記メモリセルアレイの第１
    のページへのデータ書き込み動作期間中に、前記メモリ
    セルアレイの第２のページから前記第２のページバッフ
    ァに読み出されたデータを外部端子へ転送出力するもの
    であることを特徴とする請求項４記載の不揮発性半導体
    記憶装置。
  6. 【請求項６】 前記制御モードは、前記第１のページバ
    ッファに保持された書き込みデータによる前記メモリセ
    ルアレイの第１のページへのデータ書き込み動作に割り
    込んで、前記メモリセルアレイの第２のページのデータ
    を前記第２のページバッファに読み出すものであること
    を特徴とする請求項５記載の不揮発性半導体記憶装置。
  7. 【請求項７】 電気的書き換え可能な不揮発性メモリセ
    ルが配列されたメモリセルアレイと、 それぞれ第１の転送ゲートを介して前記メモリセルアレ
    イの異なるビット線に接続される複数の第１のラッチ回
    路を備えて、ページ単位のデータセンス及びデータラッ
    チの機能を有する第１のページバッファと、 それぞれ第２の転送ゲートを介して前記メモリセルアレ
    イの異なるビット線に接続される複数の第２のラッチ回
    路を備えて、ページ単位のデータセンス及びデータラッ
    チの機能を有する第２のページバッファと、 前記メモリセルアレイのあるページのデータを前記第２
    のページバッファに読み出し、チップ外部に出力して検
    査した後、前記第１のページバッファに転送して前記メ
    モリセルアレイの別のページに書き込むコピー動作を、
    第１のページの読み出しデータの書き込み動作と次に選
    択される第２のページのデータ読み出し動作を一部オー
    バーラップさせて実行する制御回路と、を備えたことを
    特徴とする不揮発性半導体記憶装置。
  8. 【請求項８】 前記メモリセルアレイは、複数のメモリ
    セルが直列接続されたＮＡＮＤセルユニットを配列して
    構成されていることを特徴とする請求項１乃至７のいず
    れかに記載の不揮発性半導体記憶装置。
  9. 【請求項９】 前記メモリセルアレイのデータ書き込み
    は、書き込みパルス印加とベリファイ読み出しの繰り返
    しにより行われるものであり、 前記第１のページバッファは、書き込みデータを保持し
    て、前記メモリセルアレイの選択セルに対する書き込み
    パルス印加後の書き込みベリファイ読み出しを行う機能
    を有することを特徴とする請求項２，５，７のいずれか
    に記載の不揮発性半導体記憶装置。
  10. 【請求項１０】 前記第１のページバッファに保持され
    た書き込みデータによる前記メモリセルアレイへのデー
    タ書き込み動作期間中の書き込みパルス印加とベリファ
    イ読み出しの切り換えタイミングにおいて、前記メモリ
    セルアレイの第２のページのデータの前記第２のページ
    バッファへの読み出し動作の割り込みが実行されること
    を特徴とする請求項９記載の不揮発性半導体記憶装置。
  11. 【請求項１１】 前記第２のページバッファから前記第
    １のページバッファに書き込みデータが転送された後、
    前記メモリセルアレイへのデータ書き込み動作開始まで
    に一定の猶予期間が設定されることを特徴とする請求項
    ９記載の不揮発性半導体記憶装置。
  12. 【請求項１２】 書き込みページのアドレスを保持する
    第１のアドレスレジスタと、 読み出しページのアドレスを保持する第２のアドレスレ
    ジスタと、 これら第１及び第２のアドレスレジスタのアドレスを選
    択してアドレスデコーダに供給する選択回路と、を有す
    ることを特徴とする請求項９記載の不揮発性半導体記憶
    装置。
  13. 【請求項１３】 異なる書き込みページのアドレスを保
    持する第１及び第２のアドレスレジスタと、 読み出しページのアドレスを保持する第３のアドレスレ
    ジスタと、 これら第１乃至第３のアドレスレジスタのアドレスを選
    択してアドレスデコーダに供給する選択回路と、を有す
    ることを特徴とする請求項９記載の不揮発性半導体記憶
    装置。
  14. 【請求項１４】 前記メモリセルアレイから前記第２の
    ページバッファに読み出されたデータは、チップ外部に
    出力されて検査された後、二値レベルが反転されて前記
    第１のページバッファにコピー書き込みデータとして転
    送されることを特徴とする請求項９記載の不揮発性半導
    体記憶装置。
  15. 【請求項１５】 前記第２のページバッファに読み出さ
    れたデータを変更するためにチップ外部から入力される
    追加データをその二値レベルを反転して前記第２のペー
    ジバッファに転送するためのデータ反転回路を有するこ
    とを特徴とする請求項１４記載の不揮発性半導体記憶装
    置。
  16. 【請求項１６】 前記メモリセルアレイの第１ページか
    ら前記第２のページバッファへのデータ読み出しは、通
    常のデータ読み出し時とは二値レベルを反転した読み出
    し動作として行われるものであって、 前記第２のページバッファに読み出されたデータをチッ
    プ外部に出力する経路にはデータの二値レベルを反転す
    るデータ反転回路を有することを特徴とする請求項９記
    載の不揮発性半導体記憶装置。
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