KR102425259B1 - 비휘발성 메모리 장치, 반도체 장치 및 반도체 장치의 동작 방법 - Google Patents

비휘발성 메모리 장치, 반도체 장치 및 반도체 장치의 동작 방법 Download PDF

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Abstract

비휘발성 메모리 장치는 각각 직렬로 연결된 다수의 메모리 셀을 포함하는 다수의 셀 스트링; 상기 다수의 셀 스트링 중 대응하는 셀 스트링과 연결된 다수의 비트라인; 각각 다수의 래치를 포함하되, 상기 다수의 비트라인 중 대응하는 비트라인과 연결된 다수의 페이지 버퍼; 액세스 동작시 다수의 명령신호 중 활성화된 명령신호에 대응하는 동작이 수행되도록 상기 다수의 래치를 제어하는 제1제어회로; 및 상기 액세스 동작시 상기 다수의 셀 스트링 및 상기 다수의 비트라인의 동작을 제어하면서 상기 다수의 명령신호 중 하나 이상의 명령신호를 활성화하는 제2제어회로를 포함할 수 있다.

Description

비휘발성 메모리 장치, 반도체 장치 및 반도체 장치의 동작 방법{NONVOLATILE MEMORY DEVICE, SEMICONDUCTOR DEVICE AND METHOD FOR OPERATING SEMICONDUCTOR DEVICE}
본 특허문헌은 비휘발성 메모리 장치, 반도체 장치 및 반도체 장치의 동작 방법에 관한 것이다.
도 1은 반도체 장치의 구성도이다.
도 1을 참조하면, 반도체 장치는 제어회로(110) 및 다수의 내부회로(120_1 - 120_n)를 포함할 수 있다.
제어회로(110)는 다수의 내부회로(120_1 - 120_n)가 소정의 동작을 수행하도록 제어할 수 있다. 보다 자세히 살펴보면, 제어회로(110)는 다수의 내부회로(120_1 - 120_n)를 제어하기 위한 다수의 제어신호(CON<0:m>)를 생성하되, 반도체 외부로부터 명령(CMD)이 입력되면 다수의 내부회로(120_1 - 120_n)가 명령(CMD)에 대응하는 동작을 수행하도록 다수의 제어신호(CON<0:m>) 중 하나 이상의 제어신호를 소정의 순서로 활성화할 수 있다.
한편, 반도체 장치에서 다수의 내부회로(120_1 - 120_n)가 수행하는 동작들 중에는 동일한 구간에 함께 수행할 수 있는 동작들이 존재한다. 그런데 1개의 제어회로(110)를 이용하여 다수의 내부회로(120_1 - 120_n)를 동작시키는 경우 제어회로(110)가 동시에 제어할 수 있는 제어신호(CON<0:m>)의 개수가 한정되어 있기 때문에 물리적으로는 동시에 수행할 수 있는 동작들을 순차로 수행해야 할 수 있다. 이러한 경우 반도체 장치의 동작시간이 증가할 수 있다.
본 발명의 일 실시예는 여러 개의 제어회로를 이용하여 반도체 장치의 내부회로들을 제어함으로써 물리적으로 동시에 수행 가능한 동작들을 동시에 수행시킴으로써 고속동작이 가능한 비휘발성 메모리 장치, 반도체 장치 및 반도체 장치의 동작 방법을 제공할 수 있다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 각각 직렬로 연결된 다수의 메모리 셀을 포함하는 다수의 셀 스트링; 상기 다수의 셀 스트링 중 대응하는 셀 스트링과 연결된 다수의 비트라인; 각각 다수의 래치를 포함하되, 상기 다수의 비트라인 중 대응하는 비트라인과 연결된 다수의 페이지 버퍼; 액세스 동작시 다수의 명령신호 중 활성화된 명령신호에 대응하는 동작이 수행되도록 상기 다수의 래치를 제어하는 제1제어회로; 및 상기 액세스 동작시 상기 다수의 셀 스트링 및 상기 다수의 비트라인의 동작을 제어하면서 상기 다수의 명령신호 중 하나 이상의 명령신호를 활성화하는 제2제어회로를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 다수의 제1제어신호 중 대응하는 하나 이상의 제1제어신호가 소정의 순서로 활성화되면 소정의 제1동작을 수행하는 하나 이상의 제1내부회로; 다수의 제2제어신호 중 대응하는 하나 이상의 제2제어신호가 소정의 순서로 활성화되면 소정의 제2동작을 수행하는 하나 이상의 제2내부회로; 다수의 명령신호 중 활성화된 명령신호에 응답하여 상기 다수의 제1제어신호 중 하나 이상의 제1제어신호를 소정의 순서로 활성화하는 제1제어회로; 및 상기 다수의 제2제어신호 중 하나 이상의 제2제어신호를 소정의 순서로 활성화하면서 상기 다수의 명령신호 중 하나 이상의 명령신호를 활성화하는 제2제어회로를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 동작 방법은 제1, 제2제어회로 및 다수의 내부회로를 포함하는 반도체 장치의 동작 방법에 있어서, 외부명령에 응답하여 상기 제2제어회로가 다수의 제2제어신호를 소정의 순서로 활성화면서, 소정의 시점에 다수의 명령신호 중 하나 이상의 명령신호를 활성화하는 단계; 상기 제1제어회로가 상기 다수의 명령신호 중 활성화된 하나 이상의 명령신호에 응답하여 다수의 제1제어신호를 소정의 순서로 활성화하는 단계; 상기 다수의 제2제어신호에 응답하여 상기 다수의 내부회로 중 하나 이상의 내부회로가 소정의 동작을 수행하는 단계; 및 상기 다수의 제1제어신호에 응답하여 상기 다수의 내부회로 중 하나 이상의 내부회로가 소정의 동작을 수행하는 단계를 포함할 수 있다.
본 기술은 여러 개의 제어회로로 반도체 장치의 내부회로들을 동작시키면서 동시에 수행 가능한 동작들을 동시에 수행시켜 비휘발성 메모리 장치 및 반도체 장치의 동작속도를 높일 수 있다.
도 1은 반도체 장치의 구성도,
도 2는 본 발명의 일 실시예에 따른 반도체 장치의 구성도,
도 3a, 3b는 종래의 반도체 장치의 동작과 도 2의 반도체 장치의 동작을 비교하기 위한 도면,
도 4는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 구성도,
도 5는 도 4의 셀 어레이(450)의 구성의 일부를 나타낸 도면,
도 6은 페이지 버퍼(PB0)의 구성의 일부를 나타낸 도면,
도 7a는 도 4의 비휘발성 메모리 장치의 프로그램 동작을 설명하기 위한 도면,
도 7b는 도 4의 비휘발성 메모리 장치의 프로그램 동작을 시간에 따라 나타낸 도면,
도 8a는 도 4의 비휘발성 메모리 장치의 리드 동작을 설명하기 위한 도면,
도 8b는 도 4의 비휘발성 메모리 장치의 리드 동작을 시간에 따라 나타낸 도면,
도 9a는 도 4의 비휘발성 메모리 장치의 이레이즈 동작을 설명하기 위한 도면,
도 9b는 도 4의 비휘발성 메모리 장치의 이레이즈 동작을 시간에 따라 나타낸 도면.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치의 구성도이다.
도 2를 참조하면, 반도체 장치는 제1제어회로(210), 제2제어회로(220), 하나 이상의 제1내부회로(230_1 - 230_m), 하나 이상의 제2내부회로(240_1 - 240_n)를 포함할 수 있다.
제1제어회로(210)는 다수의 명령신호(COM<0:a>) 중 활성화된 명령신호에 대응하여 다수의 제1제어신호(CON1<0:b>) 중 하나 이상의 제1제어신호를 소정의 순서로 활성화할 수 있다. 다수의 명령신호(COM<0:a>) 각각에는 하나 이상의 제1제어신호와 대응하는 제1제어신호들의 활성화 순서가 대응하도록 설정되어 있다. 따라서 제1제어회로(210)는 명령신호가 활성화되면, 활성화된 명령신호에 대응하는 제1제어신호들을 설정된 순서대로 활성화할 수 있다. 제1제어회로(210)는 유한 상태 기계(finite state machine, 이하 FSM이라 함)를 포함할 수 있다. FSM은 활성화되면 소정의 신호들을 소정의 타이밍에 소정의 순서로 활성화할 수 있다. 다수의 제1제어신호(CON1<0:b>)는 제1내부회로들(230_1 - 230_m)을 제어하기 위한 제어신호일 수 있다.
제2제어회로(220)는 외부에서 입력된 명령/어드레스 신호들(CA<0:k>)에 대응하여 다수의 제2제어신호(CON2<0:c>) 중 하나 이상의 제2제어신호를 소정의 순서로 활성화하고, 소정의 타이밍에 다수의 명령신호(COM<0:a>) 중 하나 이상의 명령신호를 활성화할 수 있다. 제2제어회로(220)는 마이크로 콘트롤러(mirco controller, 이하 MC라 함)를 포함할 수 있다. 다수의 제2제어신호(CON2<0:c>)는 제2내부회로들(240_1 - 240_n)을 제어하기 위한 제어신호일 수 있다.
하나 이상의 제1내부회로(230_1 - 230_m)는 다수의 제1제어신호(CON1<0:b>)에 응답하여 소정의 동작을 수행하는 회로들일 수 있다. 하나 이상의 제2내부회로(240_1 - 240_n)는 다수의 제2제어신호(CON2<0:c>)에 응답하여 소정의 동작을 수행하는 회로들일 수 있다. 이때 제1내부회로들(230_1 - 230_m)과 제2내부회로(240_1 - 240_n)들이 수행하는 동작들은 반도체 장치로 입력된 명령/어드레스 신호들(CA<0:k>)에 대응하는 동작을 구성하는 서브 동작(sub operation)일 수 있다. 또한 제1내부회로가 수행하는 서브 동작과 제2내부회로가 수행하는 서브 동작은 소정의 순서를 이루어야 하는 경우도 있고, 동시에 수행될 수 있는 경우도 있다.
즉, 제1제어회로(210)에 의해 제어되는 제1내부회로들(230_1 - 230_m)의 동작이 수행되는 구간과 제2제어회로(220)에 의해 제어되는 제2내부회로들(240_1 - 240_n)의 동작이 수행되는 구간의 일부 또는 전부는 겹칠 수 있다. 여기서 2개의 동작이 수행되는 구간이 겹친다는 것은 2개의 동작의 일부 또는 전부가 동시에 수행되는 것을 나타낼 수 있다.
도 2의 반도체 장치에서 제2제어회로는 반도체 장치의 전체를 제어하는 메인 제어회로이고, 제1제어회로는 자신에게 대응하는 구성만을 제어하는 서브 제어회로일 수 있다. 도 2의 반도체 장치는 메인 제어회로와 서브 제어회로를 분리함으로써 반도체 장치의 모든 제어신호를 생성하고 제어하기 위해 메인 제어회로의 사이즈나 복잡도가 커지는 것을 방지할 수 있다. 또한 도 2의 반도체 장치는 메인 제어회로의 처리 능력의 한계로 인해 물리적으로는 동시에 수행될 수 있는 동작들이 순차적으로써 수행됨으로써 낭비되는 시간을 줄이고 반도체 장치의 고속 동작을 실현할 수 있다.
도 3a, 3b는 종래의 반도체 장치의 동작과 도 2의 반도체 장치의 동작을 비교하기 위한 도면이다. 도 3a는 종래의 반도체 장치의 동작을 나타내는 도면이고, 도 3b는 도 2의 반도체 장치의 동작을 나타내는 도면이다.
이하에서는 동작A(OPERATION_A)는 서브동작1 내지 서브동작5(SUB1 - SUB5)를 포함하며, 서브동작1 - 서브동작5(SUB1 - SUB5)가 소정의 순서로 수행됨으로써 동작A(OPERATION_A)가 구현되는 경우에 대해 설명한다. 이때 서브동작1과 서브동작2(SUB1, SUB2)는 일부 또는 전부 구간이 겹칠 수 있고, 서브동작3과 서브동작4(SUB3, SUB4)는 일부 또는 전부 구간이 겹칠 수 있다.
참고로 서브동작1(SUB1), 서브동작3(SUB3) 및 서브동작5(SUB5)은 제2제어회로(220)의 제어에 의해 제2내부회로들(240_1 - 240_n)에 의해 수행되는 동작이고, 서브동작2(SUB2) 및 서브동작4(SUB4)은 제1제어회로(210)의 제어에 의해 제1내부회로들(230_1 - 230_m)에 의해 수행되는 동작일 수 있다.
도 3a을 참조하면, 종래의 반도체 장치는 소정의 명령에 대응하는 동작A(OPERATION_A)를 수행하기 위해 서브동작1 내지 서브동작5(SUB1 - SUB5)를 순차로 수행할 수 있다. 반면에 도 3b를 참조하면, 도 2의 반도체 장치는 동작A(OPERATION_A)를 수행하기 위해 서브동작1 내지 서브동작5(SUB1 - SUB5)를 수행하되, 서브동작1(SUB1)과 서브동작2(SUB2)를 일부 또는 전부의 구간에서 함께 수행하고, 서브동작3(SUB3)과 서브동작4(SUB4)를 일부 또는 전부의 구간에서 함께 수행할 수 있다.
이를 위해 제2제어회로(220)는 제1서브동작(SUB1)이 수행되도록 제2내부회로들(240_1 - 240_n)을 제어하면서 제2서브동작(SUB2)에 대응하는 명령신호를 활성화하여 제1제어회로(210)로 하여금 제2서브동작(SUB2)이 수행되도록 제1내부회로들(230_1 - 230_m)을 제어할 수 있다. 또한 제2제어회로(220)는 제3서브동작(SUB3)이 수행되도록 제2내부회로들(240_1 - 240_n)을 제어하면서 제4서브동작(SUB4)에 대응하는 명령신호를 활성화하여 제1제어회로(210)로 하여금 제4서브동작(SUB4)이 수행되도록 제1내부회로들(230_1 - 230_m)을 제어할 수 있다.
도 4는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 구성도이다.
도 4를 참조하면, 비휘발성 메모리 장치는 제1제어회로(410), 제2제어회로(420), 전압 생성 회로(430), 로우 디코더(440), 셀 어레이(450), 페이지 버퍼 그룹(460), 컬럼 선택 회로(470) 및 입출력 회로(480)를 포함할 수 있다.
이하에서는 다수의 페이지 버퍼(PB0 - PBy)에 포함된 제1 내지 제3래치(L1 - L3)가 제1제어회로(410)에 의해 제어되는 제1내부회로이고, 비휘발성 메모리 장치에 포함된 나머지 회로들(430 - 480)이 제2제어회로(420)에 의해 제어되는 제2내부회로인 경우에 대해 설명한다. 제1제어회로(410)는 FSM을 포함하고, 제2제어회로(420)는 MC를 포함할 수 있다.
도 5는 도 4의 셀 어레이(450)의 구성의 일부를 나타낸 도면이다.
도 5를 참조하면, 각각의 셀 어레이(450)는 비트라인들(BL0 - BLy)과 공통 소스 라인(CSL) 사이에 연결된 다수의 스트링들(ST0 - STy)을 포함한다. 즉, 스트링들(ST0 - STy)은 대응하는 비트 라인들(BL0 - BLy)과 각각 연결되고 공통 소스 라인(CSL)과 공통으로 연결된다. 각각의 스트링(ST0 - STy)은 소스가 공통 소스 라인(CSL)에 연결되는 소스 선택 트랜지스터(SST), 복수의 메모리 셀들(C00 - Cxy), 그리고 드레인이 비트라인(BL0 - BLy)에 연결되는 드레인 선택 트랜지스터(DST)를 포함한다. 메모리 셀들(C00 - Cxy)은 선택 트랜지스터들(SST, DST) 사이에 직렬로 연결된다. 소스 선택 트랜지스터(SST)의 게이트는 소스 선택 라인(SSL)에 연결되고, 메모리 셀들(C0 - Cxy)의 게이트들은 워드라인들(WL0 - WLx)에 각각 연결되며, 드레인 선택 트랜지스터(DST)의 게이트는 드레인 선택 라인(DSL)에 연결된다.
도 6은 페이지 버퍼(PB0)의 구성의 일부를 나타낸 도면이다.
도 6을 참조하면, 페이지 버퍼(PB0)는 제1 내지 제3래치(L1 - L3)를 포함할 수 있다. 제1래치(L1)는 외부에서 페이지 버퍼(PB0)로 입력되거나 페이지 버퍼(PB0)에서 외부로 출력되는 데이터를 저장하는 래치일 수 있다. 제2래치(L2)는 비트라인(BL0)을 제어하기 위한 데이터를 저장하거나 비트라인(BL0)에서 센싱된 데이터를 저장하는 래치일 수 있다. 제3래치(L3)는 소정의 동작을 위해 유지해야 하는 데이터를 저장하는 래치일 수 있다. 나머지 페이지 버퍼(PB0 - PBy)의 구성 및 동작은 도 6에서 설명한 페이지 버퍼(PB0)의 구성 및 동작과 동일할 수 있다.
제1제어회로(410)는 다수의 페이지 버퍼(PB0 - PBy)의 내부에서 다수의 명령신호(COM<1:5>) 중 활성화된 명령신호에 대응하는 동작이 수행되도록 다수의 페이지 버퍼(PB0 - PBy)의 다수의 래치들(L1 - L3)을 제어할 수 있다. 이를 위해 제1제어회로(410)는 다수의 제1제어신호(CON1<0:b>)를 생성하되, 활성화된 명령신호에 대응하는 하나 이상의 제1제어신호를 활성화됨 명령신호에 대응하는 순서로 활성화할 수 있다.
제2제어회로(420)는 비휘발성 메모리 장치가 외부로부터 입출력 회로(480)를 통해 입력되는 명령(CMDs)에 대응하는 동작을 수행하도록 비휘발성 메모리 장치의 나머지 구성들(410, 430 - 480)을 제어할 수 있다. 명령(CMDs)은 다수의 외부 커맨드 신호(external command signal)을 포함할 수 있으며, 외부 커맨드 신호들의 조합은 명령(CMD)의 종류를 나타낼 수 있다. 명령(CMDs)은 프로그램 명령, 리드 명령, 이레이즈 명령을 포함할 수 있다.
제2제어회로(420)는 프로그램 명령이 입력되면 VPGM_EN을 활성화하고, 리드 명령이 입력되면 VRD_EN을 활성화하고, 이레이즈 명령이 입력되면 VERA_EN을 활성화할 수 있다. 제2제어회로(420)는 명령에 대응하는 동작이 완료되면 DIS를 활성화할 수 있다. 제2제어회로(420)는 비휘발성 메모리 장치가 프로그램, 리드 및 이레이즈 동작을 수행하도록 제어하면서 제1제어회로(410)가 페이지 버퍼들(PB0 - PBy)의 내부의 다수의 래치를 제어하도록 하기 위해 다수의 명령신호(COM<1:5>) 중 하나 이상의 명령신호를 활성화할 수 있다.
제2제어회로(420)는 액세스 동작시 전압 생성 회로(430)에서 생성된 전압들(VPGMs, VRDs, VERAs)이 로우 디코더(440)를 통해 다수의 워드라인들(WL0 - WLx), 소스 선택 라인(SSL) 및 드레인 선택 라인(DSL)에 적절한 전압이 인가되도록 제어할 수 있다. 액세스 동작은 프로그램 동작, 리드 동작 및 이레이즈 동작 중 하나 이상의 동작을 포함할 수 있다.
전압 생성 회로(430)는 다수의 동작 전압(VPGMs, VRDs, VERAs)를 생성하되, VPGM_EN이 활성화되면 하나 이상의 프로그램 동작 전압(VPGMs)을 활성화하고, VRD_EN이 활성화되면 하나 이상의 리드 전압(VRDs)을 활성화고, VERA_EN이 활성화되면 하나 이상의 이레이즈 전압(VERAs)을 활성화할 수 있다. VPGMs은 프로그램 동작에서 사용되는 하나 이상의 전압을 나타내고, VRDs는 리드 동작에서 사용되는 하나 이상의 전압을 나타내고, VERAs는 이레이즈 동작에서 사용되는 하나 이상의 전압을 나타낼 수 있다.
로우 디코더(440)는 제2제어회로(420)의 로우 어드레스 신호들(RADD)에 응답하여, 전압 발생 회로(430)에서 출력된 동작 전압들(VPGMs, VRDs, VERAs)을 셀 어레이(450)의 라인들(DSL, WL0 - WLN, SSL, CSL)로 전달할 수 있다. 로우 어드레스 신호들(RADD)은 프로그램 동작, 리드 동작에서 워드라인을 선택하는데 사용될 수 있다. 다시 말해, 로우 어드레스 신호들(RADD)에 의해 선택된 워드라인과 비선택 워드라인이 구별될 수 있다.
페이지 버퍼 그룹(460)은 비트라인들(BL0 - BLy)을 통해 셀 어레이(450)와 연결되는 다수의 페이지 버퍼들(PB0 - PBy)을 포함한다. 페이지 버퍼 그룹(460)의 페이지 버퍼들(PB0 - PBy)에 포함된 제1 내지 제3래치(L1 - L3)의 초기화 및 데이터 전송 동작은 다수의 제1제어신호(CON1<0:b>)에 의해 제어되고, 나머지 동작은 제2제어회로(420)에서 생성된 페이지 버퍼 제어신호들(PB_CONTROLs)에 의해 제어될 수 있다.
컬럼 선택 회로(470)는 제2제어 회로(420)에서 출력된 컬럼 어드레스(CADD)에 응답하여 페이지 버퍼 그룹(460)에 포함된 페이지 버퍼들(PB0 - PBy)을 선택한다. 즉, 컬럼 선택 회로(470)는 프로그램 동작시 메모리 셀들에 프로그램될 데이터를 컬럼 어드레스(CADD)에 응답하여 순차적으로 페이지 버퍼들(PB0 - PBy)로 전달한다. 또한, 리드 동작시 셀 어레이(450)에서 리드되어 페이지 버퍼들(PB0 - PBy)에 저장된 데이터가 비휘발성 메모리 장치 외부로 출력될 수 있도록 컬럼 어드레스(CADD)에 응답하여 순차적으로 페이지 버퍼들(PB0 - PBy)을 선택할 수 있다.
입출력 회로(480)는 비휘발성 메모리 장치 외부로부터 명령(CMDs) 및 어드레스(ADDs)를 입력받고, 프로그램할 데이터를 입력받거나 리드된 데이터를 출력할 수 있다. 입출력 회로(480)는 프로그램 동작시 메모리 셀들에 프로그램하기 위해 외부로부터 입력된 데이터를 컬럼 선택 회로(470)에 전달한다. 또한 입출력 회로(480)는 리드 동작시 컬럼 선택 회로(470)로부터 전달된 데이터를 외부로 출력한다.
이하에서는 도 7a, 7b, 8a, 8b, 9a, 9b를 참조하면 도 4의 비휘발성 메모리 장치의 동작을 설명한다.
도 7a는 도 4의 비휘발성 메모리 장치의 프로그램 동작을 설명하기 위한 도면이다. 도 7b는 도 4의 비휘발성 메모리 장치의 프로그램 동작을 시간에 따라 나타낸 도면이다.
도 7a를 참조하면, 프로그램 동작은 데이터 입력 동작(S710, DATA_in), 비트라인 제1프리차지 동작(S720, BL_pcg1), 프로그램 펄스 인가 동작(730, PGM_pulse), 워드라인 디스차지 동작(S740, WL_dcg), 워드라인 라이즈 동작(S750, WL_rise), 비트라인 제2프리차지 동작(S760, BL_pcg2), 이벨류에이션 동작(S770, EVA) 및 비트라인 디스차지 동작(S780, BL_dcg)과 제1 내지 제3래치(L1 - L3)의 초기화 및 데이터 전송 동작(S701 - S705, L1→L3, L2_rst, L3→L2)으로 구성될 수 있다.
제2제어회로(420)는 데이터 입력 동작(S710, DATA_in)시 입출력 회로(480)를 통해 입력된 데이터가 페이지 버퍼들(PB0 - PBy)에 저장되도록 제어하면서 제1명령신호(COM<1>) 및 제2명령신호(COM<2>)를 소정의 시점에 차례로 활성화할 수 있다. 제1제어회로(410)는 제1명령신호(COM<1>)에 응답하여 제1래치(L1)에 저장된 데이터가 제3래치(L3)로 전송되어 저장되도록 제어(S701, L1→L3)하고, 제2명령신호(COM<2>)에 응답하여 제2래치(L2)가 초기화되도록 제어(S702, L2_rst)할 수 있다. 참고로 초기화는 제2래치(L2)에 초기 데이터가 저장되도록하는 것을 나타낼 수 있다.
제2제어회로(420)는 비트라인 제1프리차지 동작(S720, BL_pcg1)시 각각의 페이지 버퍼(PB0 - PBy)가 대응하는 비트라인(BL0 - BLy)을 제2래치(L2)에 저장된 데이터에 의해 결정되는 전압레벨로 프리차지하도록 제어할 수 있다. 제2제어회로(420)는 비트라인을 프리차지하는데 필요한 동작은 수행하면서 제3명령신호(COM<3>)를 활성화할 수 있다. 비트라인을 프리차지하는데 필요한 동작이란 드레인 선택 라인(DSL)에는 드레인 선택 트랜지스터를 턴온시키기 위한 전압이 인가되는 동작과 소스 선택 라인(SSL)에는 소스 선택 트랜지스터를 턴오프시키기 위한 전압이 인가되고, 공통 소스 라인(CSL)에는 전원 전압이 인가되는 동작을 포함할 수 있다.
제1제어회로(410)는 제3명령신호(COM<3>)에 응답하여 제3래치(L3)에 저장된 데이터가 제2래치(L2)로 전송되어 저장되도록 제어(S703, L3→L2)할 수 있다. 제2제어회로(420)는 제3래치(L3)에 저장된 데이터가 제2래치(L2)로 전송된 후 제2래치(L2)에 저장된 데이터에 따라 결정되는 전압레벨로 비트라인이 프리차지되도록 제어할 수 있다.
이때 프로그램이 허용된 메모리 셀에 연결된 비트라인은 허용 전압(예, 0V)으로 프치차지되고, 프로그램이 금지된 메모리 셀에 대응하는 비트라인은 금지 전압(예, VCC)로 프리차지될 수 있다.
제2제어회로(420)는 프로그램 펄스 인가 동작(730, PGM_pulse)시 선택된 워드라인에는 제1전압 레벨을 가지는 프로그램 펄스가 인가되고, 비선택된 워드라인에는 메모리 셀을 턴온시키기 위한 제2전압 레벨의 패스 전압이 인가되도록 제어할 수 있다. 그 결과, 프로그램이 허용된 메모리 셀의 문턱전압이 상승할 수 있다.
제2제어회로(420)는 워드라인 디스차지 동작(S740, WL_dcg)시 프로그램 펄스 및 턴온 전압 인가로 인해 높아진 워드라인의 전하를 디스차지하여 워드라인의 전압이 낮아지도록 제어할 수 있다.
이후 제2제어회로(420)는 메모리 셀이 프로그램되었는지 확인하기 위해 검증 동작을 수행할 수 있다. 먼저 제2제어회로(420)는 워드라인 라이즈 동작(S750, WL_rise)시 선택된 워드라인과 비선택된 워드라인이 서로 다른 전압을 인가되도록 제어하면서 제2명령신호(COM<2>)를 활성화할 수 있다. 제1제어회로(410)는 제1명령신호(COM<1>)에 응답하여 제2래치(L2)를 초기화(S704, L2_rst)할 수 있다.
제2제어회로(420)는 비트라인 제2프리차지 동작(S760, BL_pcg2)시 비트라인이 소정의 전압 레벨로 프리차지되도록 제어할 수 있다. 비트라인 제1프리차지 동작(S720, BL_pcg1)과 달리 비트라인 제2프리차지 동작(S760, BL_pcg2)에서는 모든 비트라인이 동일한 전압 레벨로 프리차지될 수 있다.
제2제어회로(420)는 이벨류에이션 동작(S770, EVA)시 선택 트랜지스터들(DST, SST)을 턴온시키기 위한 전압이 선택 라인들(DSL, SSL)에 인가되고, 공통 소스 라인(SSL)에 접지 전압이 인가되고, 워드라인들(WL0 - WLN)에 목표 프로그램 레벨을 검증하기 위한 전압이 인가되도록 제어하고, 소정의 시간이 지난 후 비트라인을 통해 선택된 메모리 셀의 데이터를 센싱하여 제2래치(L2)에 저장되도록 제어하면서 제4명령신호(COM<4>)를 활성화할 수 있다. 제1제어회로(410)는 제4명령신호(COM<4>)가 활성화되면 제2래치(L2)의 데이터가 제3래치(L3)로 전송되어 저장되도록 제어(S705, L2→L3)할 수 있다. 이때 데이터의 전송은 제2래치(L2)에 비트라인을 통해 센싱된 메모리 셀의 데이터가 저장된 이후에 수행될 수 있다.
제2제어회로(420)는 비트라인 디스차지 동작(S780, BL_dcg)시 이벨류에이션을 위해 프리차지되었던 비트라인들이 모두 소정의 전압 레벨로 디스차지되도록 제어할 수 있다. 이후 제2제어회로(420)는 제3래치(L3)에 저장된 데이터의 값에 따라 프로그램 대상인 메모리 셀의 프로그램이 완료되었는지 판별하고 이에 따라 프로그램 동작을 반복하거나 종료할 수 있다.
도 8a는 도 4의 비휘발성 메모리 장치의 리드 동작을 설명하기 위한 도면이다. 도 8b는 도 4의 비휘발성 메모리 장치의 리드 동작을 시간에 따라 나타낸 도면이다.
도 8a를 참조하면, 리드 동작은 워드라인 라이즈 동작(S810, WL_rise), 비트라인 제2프리차지 동작(S820, BL_pcg2), 이벨류에이션 동작(S830, EVA), 비트라인 디스차지 동작(S840, BL_dcg), 데이터 출력 동작(S850, DATA_out) 및 제1 내지 제3래치(L1 - L3)의 초기화 및 데이터 전송 동작(S801 - S803, L2_rst, L2→L3, L3→L1)으로 구성될 수 있다.
제2제어회로(420)는 워드라인 라이즈 동작(S810, WL_rise)시 선택된 워드라인과 비선택된 워드라인이 서로 다른 전압을 인가되도록 제어하면서 제2명령신호(COM<2>)를 활성화할 수 있다. 제1제어회로(410)는 제2명령신호(COM<2>)에 응답하여 제2래치(L2)를 초기화(S801, L2_rst)할 수 있다.
제2제어회로(420)는 비트라인 제2프리차지 동작(S820, BL_pcg2)시 비트라인이 소정의 전압 레벨로 프리차지되도록 제어할 수 있다. 비트라인 제2프리차지 동작(S820, BL_pcg2)에서는 모든 비트라인이 동일한 전압 레벨로 프리차지될 수 있다.
제2제어회로(420)는 이벨류에이션 동작(S830, EVA)시 선택 트랜지스터들(DST, SST)을 턴온시키기 위한 전압이 선택 라인들(DSL, SSL)에 인가되고, 공통 소스 라인(SSL)에 접지 전압이 인가되고, 워드라인들(WL0 - WLN)에 목표 프로그램 레벨을 검증하기 위한 전압이 인가되도록 제어하고, 소정의 시간이 지난 후 비트라인을 통해 선택된 메모리 셀의 데이터를 센싱하여 제2래치(L2)에 저장되도록 제어하면서 제4명령신호(COM<4>)를 활성화할 수 있다. 제1제어회로(410)는 제4명령신호(COM<4>)가 활성화되면 제2래치(L2)의 데이터가 제3래치(L3)로 전송되어 저장되도록 제어(S802, L2→L3)할 수 있다. 이때 데이터의 전송은 제2래치(L2)에 비트라인을 통해 센싱된 메모리 셀의 데이터가 저장된 이후에 수행될 수 있다.
제2제어회로(420)는 비트라인 디스차지 동작(S840, BL_dcg)시 이벨류에이션을 위해 프리차지되었던 비트라인들이 모두 소정의 전압 레벨로 디스차지되도록 제어할 수 있다.
제2제어회로(420)는 데이터 출력 동작(S850, DATA_out)시 페이지 버퍼(PB0 - PBy)들에 저장된 데이터(제1래치(L1)에 저장된 데이터임)가 입출력 회로(480)를 통해 비휘발성 메모리 장치 외부로 출력되도록 제어하면서 제5명령신호(COM<5>)가 활성화되도록 제어할 수 있다. 제1제어회로(410)는 제5명령신호(COM<5>)에 응답하여 제3래치(L3)에 저장된 데이터가 제1래치(L1)로 전송되어 저장되도록 제어(S803, L3→L1)할 수 있다. 이제 제2제어회로(420)에 의해 제1래치(L1)에서 데이터가 출력되기 전에 S803이 수행되어 결국 제1래치(L1)에서 출력된 데이터는 이벨류에이션 동작(S830, EVA)을 통해 센싱된 데이터일 수 있다.
도 9a는 도 4의 비휘발성 메모리 장치의 이레이즈 동작을 설명하기 위한 도면이다. 도 9b는 도 4의 비휘발성 메모리 장치의 이레이즈 동작을 시간에 따라 나타낸 도면이다.
도 9a를 참조하면, 이레이즈 동작은 이레이즈 펄스 인가 동작(S910, ERA_pulse), 워드라인 라이즈 동작(S920, WL_rise), 비트라인 제2프리차지 동작(S930, BL_pcg2), 이벨류에이션 동작(S940, EVA), 비트라인 디스차지 동작(S950, BL_dcg) 및 제1 내지 제3래치(L1 - L3)의 초기화 및 데이터 전송 동작(S901, S902, L2_rst, L2→L3)으로 구성될 수 있다.
제2제어회로(420)는 이레이즈 펄스 인가 동작(S910, ERA_pulse)시 선택 라인들(DSL, SSL)이 플로팅 상태가 되도록 제어하고, 워드라인들(WL0 - WLN)에 이레이즈 허용 전압(예, 0V)이 인가되도록 제어하고, 벌크(예, 기판 또는 P웰)에 이레이즈 전압이 인가되도록 제어할 수 있다.
제2제어회로(420)는 워드라인 라이즈 동작(S920, WL_rise)시 선택된 워드라인과 비선택된 워드라인이 서로 다른 전압을 인가되도록 제어하면서 제2명령신호(COM<2>)를 활성화할 수 있다. 제1제어회로(410)는 제2명령신호(COM<2>)에 응답하여 제2래치(L2)를 초기화(S901, L2_rst)할 수 있다.
제2제어회로(420)는 비트라인 제2프리차지 동작(S930, BL_pcg2)시 비트라인이 소정의 전압 레벨로 프리차지되도록 제어할 수 있다. 비트라인 제2프리차지 동작(S820, BL_pcg2)에서는 모든 비트라인이 동일한 전압 레벨로 프리차지될 수 있다.
제2제어회로(420)는 이벨류에이션 동작(S940, EVA)시 선택 트랜지스터들(DST, SST)을 턴온시키기 위한 전압이 선택 라인들(DSL, SSL)에 인가되고, 공통 소스 라인(SSL)에 접지 전압이 인가되고, 워드라인들(WL0 - WLN)에 목표 소거 레벨을 검증하기 위한 전압을 인가되도록 제어하고, 소정의 시간이 지난 후 비트라인을 통해 선택된 메모리 셀의 데이터를 센싱하여 제2래치(L2)에 저장되도록 제어하면서 제4명령신호(COM<4>)를 활성화할 수 있다. 제1제어회로(410)는 제4명령신호(COM<4>)가 활성화되면 제2래치(L2)의 데이터가 제3래치(L3)로 전송되어 저장되도록 제어(S902, L2→L3)할 수 있다. 이때 데이터의 전송은 제2래치(L2)에 비트라인을 통해 센싱된 메모리 셀의 데이터가 저장된 이후에 수행될 수 있다.
제2제어회로(420)는 비트라인 디스차지 동작(S950, BL_dcg)시 이벨류에이션을 위해 프리차지되었던 비트라인들이 모두 소정의 전압 레벨로 디스차지되도록 제어할 수 있다. 이후 제2제어회로(420)는 제3래치(L3)에 저장된 데이터의 값에 따라 이레이즈 대상인 메모리 셀의 이레이즈가 완료되었는지 판별하고 이에 따라 이레이즈 동작을 반복하거나 종료할 수 있다.
도 4의 비휘발성 메모리 장치는 상술한 바와 같이 제1제어회로(410)를 이용해 제1 내지 제3래치(L1 - L3)를 제어하고, 제2제어회로(420)를 이용해 나머지 구성을 제어함으로써 나머지 구성들의 동작과 제1 내지 제3래치(L1 - L3)의 초기화 또는 데이터 전송 동작을 동시에 진행할 수 있다. 따라서 동작시간을 줄어들어 비휘발성 메모리 장치의 동작 속도를 높일 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

Claims (22)

  1. 각각 직렬로 연결된 다수의 메모리 셀을 포함하는 다수의 셀 스트링;
    상기 다수의 셀 스트링 중 대응하는 셀 스트링과 연결된 다수의 비트라인;
    각각 다수의 래치를 포함하되, 상기 다수의 비트라인 중 대응하는 비트라인과 연결된 다수의 페이지 버퍼;
    액세스 동작시 다수의 명령신호 중 활성화된 명령신호에 대응하는 동작이 수행되도록 상기 다수의 래치를 제어하는 제1제어회로; 및
    상기 액세스 동작시 상기 다수의 셀 스트링 및 상기 다수의 비트라인의 동작을 제어하면서 상기 다수의 명령신호 중 하나 이상의 명령신호를 활성화하는 제2제어회로를 포함하며,
    상기 액세스 동작은 프로그램 동작, 리드 동작 및 이레이즈 동작 중 하나 이상의 동작을 포함하며,
    상기 다수의 페이지 버퍼 각각은 제1 내지 제3래치를 포함하고, 상기 제1래치는 외부에서 상기 페이지 버퍼로 입력되거나 상기 페이지 버퍼에서 외부로 출력되는 데이터를 저장하는 래치이고, 상기 제2래치는 상기 비트라인을 제어하기 위한 데이터 또는 상기 비트라인에서 센싱된 데이터를 저장하는 래치이고, 상기 제3래치는 소정의 동작을 위해 유지해야 하는 데이터를 저장하는 래치이며,
    상기 액세스 동작이 상기 프로그램 동작인 경우
    상기 제2제어회로는 상기 프로그램 동작을 위해 데이터 입력 동작, 비트라인 제1프리차지 동작, 프로그램 펄스 인가 동작, 워드라인 디스차지 동작, 워드라인 라이즈 동작, 비트라인 제2프리차지 동작, 이벨류에이션 동작 및 비트라인 디스차지 동작이 순서대로 수행되도록 제어하고, 상기 데이터 입력 동작시 상기 다수의 명령신호 중 제1명령신호와 제2명령신호를 소정의 간격으로 활성화하고, 상기 비트라인 제1프리차지 동작시 제3명령신호를 활성화하고, 상기 워드라인 라이즈 동작시 상기 제2명령신호를 활성화하고, 상기 이벨류에이션 동작시 제4명령신호를 활성화하고,
    상기 제1제어회로는 상기 제1명령신호가 활성화되면 상기 제1래치의 데이터가 상기 제3래치로 전송되도록 제어하고, 상기 제2명령신호가 활성화되면 상기 제2래치가 초기화되도록 제어하고, 상기 제3명령신호가 활성화되면 상기 제3래치의 데이터가 상기 제2래치로 전송되도록 제어하고, 상기 제4명령신호가 활성화되면 상기 제2래치의 데이터가 상기 제3래치로 전송되도록 제어하는 비휘발성 메모리 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 제1제어회로가 상기 다수의 래치를 제어하는 구간과 상기 제2제어회로가 상기 다수의 셀 스트링 및 상기 비트라인을 제어하는 구간의 일부 또는 전부가 겹치는 비휘발성 메모리 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 제2제어회로는
    상기 액세스 동작시 상기 다수의 셀 스트링 및 상기 다수의 비트라인이 다수의 서브 동작을 소정의 순서로 수행하도록 제어하되, 상기 다수의 명령신호 중 상기 서브 동작을 수행하는데 필요한 명령신호를 활성화하는 비휘발성 메모리 장치.
  4. 삭제
  5. 삭제
  6. 삭제
  7. 각각 직렬로 연결된 다수의 메모리 셀을 포함하는 다수의 셀 스트링;
    상기 다수의 셀 스트링 중 대응하는 셀 스트링과 연결된 다수의 비트라인;
    각각 다수의 래치를 포함하되, 상기 다수의 비트라인 중 대응하는 비트라인과 연결된 다수의 페이지 버퍼;
    액세스 동작시 다수의 명령신호 중 활성화된 명령신호에 대응하는 동작이 수행되도록 상기 다수의 래치를 제어하는 제1제어회로; 및
    상기 액세스 동작시 상기 다수의 셀 스트링 및 상기 다수의 비트라인의 동작을 제어하면서 상기 다수의 명령신호 중 하나 이상의 명령신호를 활성화하는 제2제어회로를 포함하며,
    상기 액세스 동작은 프로그램 동작, 리드 동작 및 이레이즈 동작 중 하나 이상의 동작을 포함하며,
    상기 다수의 페이지 버퍼 각각은 제1 내지 제3래치를 포함하고, 상기 제1래치는 외부에서 상기 페이지 버퍼로 입력되거나 상기 페이지 버퍼에서 외부로 출력되는 데이터를 저장하는 래치이고, 상기 제2래치는 상기 비트라인을 제어하기 위한 데이터 또는 상기 비트라인에서 센싱된 데이터를 저장하는 래치이고, 상기 제3래치는 소정의 동작을 위해 유지해야 하는 데이터를 저장하는 래치이며,
    상기 액세스 동작이 상기 리드 동작인 경우
    상기 제2제어회로는 상기 리드 동작을 위해 워드라인 라이즈 동작, 비트라인 제2프리차지 동작, 이벨류에이션 동작, 비트라인 디스차지 동작 및 데이터 출력 동작이 순서대로 수행되도록 제어하고,
    워드라인 라이트 동작시 제2명령신호를 활성화하고, 상기 이벨류에이션 동작시 제4명령신호를 활성화하고, 상기 비트라인 디스차지 동작시 제5명령신호를 활성화하고,
    상기 제1제어회로는 상기 제5명령신호가 활성화되면 상기 제3래치의 데이터가 상기 제1래치로 전송되도록 제어하는 비휘발성 메모리 장치.
  8. 각각 직렬로 연결된 다수의 메모리 셀을 포함하는 다수의 셀 스트링;
    상기 다수의 셀 스트링 중 대응하는 셀 스트링과 연결된 다수의 비트라인;
    각각 다수의 래치를 포함하되, 상기 다수의 비트라인 중 대응하는 비트라인과 연결된 다수의 페이지 버퍼;
    액세스 동작시 다수의 명령신호 중 활성화된 명령신호에 대응하는 동작이 수행되도록 상기 다수의 래치를 제어하는 제1제어회로; 및
    상기 액세스 동작시 상기 다수의 셀 스트링 및 상기 다수의 비트라인의 동작을 제어하면서 상기 다수의 명령신호 중 하나 이상의 명령신호를 활성화하는 제2제어회로를 포함하며,
    상기 액세스 동작은 프로그램 동작, 리드 동작 및 이레이즈 동작 중 하나 이상의 동작을 포함하며,
    상기 다수의 페이지 버퍼 각각은 제1 내지 제3래치를 포함하고, 상기 제1래치는 외부에서 상기 페이지 버퍼로 입력되거나 상기 페이지 버퍼에서 외부로 출력되는 데이터를 저장하는 래치이고, 상기 제2래치는 상기 비트라인을 제어하기 위한 데이터 또는 상기 비트라인에서 센싱된 데이터를 저장하는 래치이고, 상기 제3래치는 소정의 동작을 위해 유지해야 하는 데이터를 저장하는 래치이며
    상기 액세스 동작이 상기 이레이즈 동작인 경우
    상기 제2제어회로는 상기 이레이즈 동작을 위해 이레이즈 펄스 인가 동작, 워드라인 라이즈 동작, 비트라인 프리차지 동작, 이벨류에이션 동작 및 비트라인 디스차지 동작이 순서대로 수행되도록 제어하고,
    상기 워드라인 라이즈 동작시 제2명령신호를 활성화하고, 상기 이벨류에이션 동작시 제4명령신호를 활성화하는 비휘발성 메모리 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 제1제어회로는
    상기 제1 내지 제3래치를 제어하기 위한 하나 이상의 제어신호를 생성하되, 상기 다수의 명령신호 중 활성화된 명령신호에 의해 설정된 순서로 상기 하나 이상의 제어신호를 활성화하는 비휘발성 메모리 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9항에 있어서,
    상기 데이터 입력 동작은 외부의 데이터가 상기 페이지 버퍼로 입력되어 상기 제1래치에 저장되는 동작인 비휘발성 메모리 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10항에 있어서,
    상기 프로그램 펄스 인가 동작은 프로그램 대상인 메모리 셀에 연결된 워드라인에 제1전압 레벨을 가지는 프로그램 펄스를 인가하는 동작이고, 상기 워드라인 디스차지 동작은 상기 프로그램 펄스 인가 동작으로 인해 전압 레벨이 높아진 워드라인에서 전하를 디스차지하여 워드라인의 전압레벨을 낮추는 동작이고, 상기 워드라인 라이즈 동작은 선택된 워드라인과 비선택된 워드라인이 서로 다른 전압을 인가하는 동작인 비휘발성 메모리 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11항에 있어서,
    상기 비트라인 제1 및 제2프리차지 동작은 상기 비트라인을 상기 제2래치에 저장된 데이터에 의해 결정되는 전압레벨로 프리차지하는 동작이고, 상기 이벨류에이션은 상기 비트라인의 전압에 따라 선택된 메모리 셀에 저장된 데이터를 센싱하는 동작이고, 상기 비트라인 디스차지 동작은 프리차지된 비트라인을 디스차지하는 동작인 비휘발성 메모리 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 제1제어회로는
    유한 상태 기계(finite state machine)를 포함하고,
    상기 제2제어 회로는
    마이크로 콘트롤러(micro controller)를 포함하는 비휘발성 메모리 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7항에 있어서,
    상기 데이터 출력 동작은 상기 제1래치에 저장된 데이터가 상기 페이지 버퍼의 외부로 출력되는 동작인 비휘발성 메모리 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8항에 있어서,
    상기 이레이즈 펄스 인가 동작은 이레이즈 대상인 메모리 셀에 연결된 메모리 셀에 제2전압 레벨을 가지는 이레이즈 펄스를 인가하는 동작인 비휘발성 메모리 장치.
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