KR101422705B1 - 비휘발성 메모리 장치 및 그것의 프로그램 방법 - Google Patents

비휘발성 메모리 장치 및 그것의 프로그램 방법 Download PDF

Info

Publication number
KR101422705B1
KR101422705B1 KR1020080040720A KR20080040720A KR101422705B1 KR 101422705 B1 KR101422705 B1 KR 101422705B1 KR 1020080040720 A KR1020080040720 A KR 1020080040720A KR 20080040720 A KR20080040720 A KR 20080040720A KR 101422705 B1 KR101422705 B1 KR 101422705B1
Authority
KR
South Korea
Prior art keywords
string selection
block
line
voltage
selection
Prior art date
Application number
KR1020080040720A
Other languages
English (en)
Other versions
KR20090114859A (ko
Inventor
이종훈
김보근
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020080040720A priority Critical patent/KR101422705B1/ko
Priority to US12/430,971 priority patent/US7961523B2/en
Publication of KR20090114859A publication Critical patent/KR20090114859A/ko
Application granted granted Critical
Publication of KR101422705B1 publication Critical patent/KR101422705B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)

Abstract

본 발명에 따른 비휘발성 메모리 장치의 프로그램 방법은, 워드라인 신호라인들을 패스 전압으로 충전하는 단계, 프로그램 금지 셀이 포함된 스트링들에 대하여 이니셜 프리챠지 동작을 수행하는 단계, 및 블록선택 활성화 신호에 응답하여 상기 워드라인 신호라인들에 충전된 패스전압을 각 워드라인들로 인가하는 단계를 포함한다.
Figure R1020080040720
패스 전압, 이니셜 프리챠지, 블록선택

Description

비휘발성 메모리 장치 및 그것의 프로그램 방법{NONVOLATILE MEMORY DEVICE AND PRORAMMING METHOD THEROF}
본 발명은 비휘발성 메모리 장치에 관한 것으로, 좀 더 구체적으로 비휘발성 메모리 장치 및 그것의 프로그램 방법에 관한 것이다.
비휘발성 메모리 장치의 경우, 전원이 공급되지 않아도 셀에 기록된 데이터가 소멸되지 않고 남아있다. 비휘발성 메모리들 중 플래시 메모리는 전기적으로 셀들의 데이터를 일괄적으로 소거하는 기능을 갖고 있기 때문에, 컴퓨터 및 메모리 카드 등에 널리 사용되고 있다.
플래시 메모리는 셀과 비트라인의 연결 상태에 따라 노어 플래시 메모리와 낸드 플래시 메모리로 구분된다. 일반적으로, 노어 플래시 메모리는 전류 소모가 크기 때문에 고집적화에 불리하지만, 고속화에 용이하게 대처할 수 있는 장점이 갖는다. 그리고, 낸드 플래시 메모리는 노어 플래시 메모리에 비해 적은 셀 전류를 소모하기 때문에 고집적화에 유리한 장점을 갖는다.
낸드 플래시 메모리의 경우에, 프로그램 셀들(Program Cells)과 프로그램 금지 셀들(Program Inhibit Cells)이 하나의 워드라인에 공유되어 있다. 일반적으로 프로그램 동작시 프로그램 금지 셀들이 프로그램되지 않도록 하기 위하여 셀프 부스팅(self boosting) 스킴이 이용된다.
본 발명의 목적은 셀프 부스팅 효율을 상승시키면서 패스전압 활성화 시간 및 전하 펌프의 크기를 줄일 수 있는 비휘발성 메모리 장치 및 그것의 프로그램 방법을 제공하는 데 있다.
본 발명에 따른 비휘발성 메모리 장치의 프로그램 방법은: 워드라인 신호라인들을 패스 전압으로 충전하는 단계; 프로그램 금지 셀이 포함된 스트링들에 대하여 이니셜 프리챠지 동작을 수행하는 단계; 및 블록선택 활성화 신호에 응답하여 상기 워드라인 신호라인들에 충전된 패스전압을 각 워드라인들로 인가하는 단계를 포함한다.
실시예에 있어서, 상기 패스 전압으로 충전하는 단계는 비트라인 셋업 구간에서 수행되는 것을 특징으로 한다.
실시예에 있어서, 상기 이니셜 프리챠지 동작을 수행하는 단계는 스트링 선택라인으로 스트링 선택 트랜지스터를 턴온시키기 위한 스트링 선택전압을 인가하는 단계를 포함한다.
실시예에 있어서, 상기 이니셜 프리챠지 동작시 상기 스트링 선택신호라인을 제외한 곳으로부터 인가되는 상기 스트링 선택전압이 상기 스트링 선택라인으로 인 가되는 것을 특징으로 한다.
실시예에 있어서, 상기 이니셜 프리챠지 동작시 상기 스트링 선택전압은 X-디코더로부터 인가되는 것으로 특징으로 한다.
실시예에 있어서, 비트라인 셋업 구간에서는 상기 스트링 선택전압은 스트링 선택신호라인을 제외한 곳으로부터 인가되고, 프로그램 실행/리커버리 구간에서는 상기 스트링 선택전압은 스트링 선택신호라인으로부터 인가되는 것을 특징으로 한다.
실시예에 있어서, 상기 블록선택 활성화 신호는 프로그램 실행/리커버리 구간에서 활성화되고, 상기 프로그램 실행/리커버리 구간에서 상기 선택된 워드라인으로 프로그램 전압이 인가되는 것을 특징으로 한다.
실시예에 있어서, 비트라인 셋업 구간의 시작과 동시에 상기 워드라인 신호라인들로 패스 전압이 충전되는 것을 특징으로 한다.
실시예에 있어서, 상기 블록선택 활성화 신호가 비트라인 셋업 구간에서 비활성화되고, 상기 비트라인 셋업 구간에서 상기 이니셜 프리챠지 동작이 수행되는 것을 특징으로 한다.
실시예에 있어서, 상기 비트라인 셋업 구간에서 상기 스트링 선택신호라인으로 상기 스트링 선택전압을 인가하는 것을 특징으로 한다.
본 발명에 따른 비휘발성 메모리 장치는: 블록 활성화 신호에 응답하여 스트링 선택신호라인 및 스트링 선택라인을 전기적으로 연결하는 블록 스트링 선택 트랜지스터; 상기 블록 활성화 신호에 응답하여 워드라인 신호라인들을 각각의 워드 라인들로 전기적으로 연결하는 블록선택 트랜지스터들; 및 프로그램 동작시 상기 블록 활성화 신호가 비활성화된 상태에서, 상기 워드라인 신호라인들이 패스 전압으로 충전됨과 동시에 프로그램 금지 셀이 포함된 스트링들에 이니셜 프리챠지 동작을 수행하기 위하여 상기 스트링 선택라인으로 스트링 선택전압을 인가시키는 스트링 선택라인 드라이버를 포함한다.
실시예에 있어서, 상기 블록 스트링 선택 트랜지스터 및 상기 블록선택 트랜지스터들은 상기 블록 활성화 신호를 입력받기 위한 블록선택라인을 공유하는 것을 특징으로 한다.
실시예에 있어서, 프로그램 동작시 상기 블록 활성화 신호가 비활성화된 상태에서, 상기 스트링 선택신호라인으로 스트링 전압이 충전되는 것을 특징으로 한다.
실시예에 있어서, 상기 스트링 선택라인 드라이버는 프로그램 동작시 상기 블록 활성화 신호가 비활성화된 상태에서 상기 스트링 선택라인으로 상기 스트링 선택전압을 인가하는 것을 특징으로 한다.
실시예에 있어서, 상기 스트링 선택라인 드라이버는 프로그램 동작시 상기 블록 활성화 신호가 가 활성화된 상태에서 상기 스트링 선택라인으로 인가되는 상기 스트링 선택전압을 차단하는 것을 특징으로 한다.
실시예에 있어서, 상기 스트링 선택라인 드라이버는 입력된 어드레스에 따라 블록을 선택하고, 구동될 워드라인을 선택하는 X-디코더의 내부에 존재하는 것을 특징으로 한다.
실시예에 있어서, 상기 X-디코더는, 입력된 어드레스로부터 블록선택을 위해 디코딩된 신호들 및 상기 블록선택 활성화 신호를 입력받아 상기 블록선택 활성화 신호가 활성화될 때 대응하는 메모리 블록을 선택하도록 구현된 블록 선택기를 포함한다.
실시예에 있어서, 상기 블록 선택기는, 상기 입력된 어드레스로부터 블록선택을 위해 상기 디코딩된 신호들 및 블록선택 활성화 신호를 입력받아 상기 블록 활성화 신호를 생성하는 블록 활성화 신호 발생회로; 및 상기 블록 스트링 트랜지스터 및 상기 블록선택 트랜지스터들을 턴온시키기 위하야 상기 블록 활성화 신호 발생회로의 상기 블록 활성화 신호에 응답하여 상기 블록선택 워드라인에 고전압을 인가하는 블록선택 워드라인 구동회로를 포함하되, 상기 블록선택 활성화 신호는 비트라인 셋업 구간 이후에 활성화되는 것을 특징으로 한다.
실시예에 있어서, 상기 블록 활성화 신호 발생회로는, 상기 입력된 어드레스로부터 블록선택을 위해 상기 디코딩된 신호들을 입력받아 낸드 연산을 수행하는 낸드 논리회로; 및 상기 낸드 논리회로의 출력 값과 상기 블록선택 활성화 신호를 입력받아 노아 연산을 수행하여 상기 블록 활성화 신호를 출력하는 노아 논리회로를 포함하는 것을 특징으로 한다.
실시예에 있어서, 상기 스트링 선택라인 드라이버는, 스트링 선택라인 구동신호를 입력받는 소스 및 상기 블록 활성화 신호 발생회로의 상기 낸드 논리회로의 출력 값을 입력받는 게이트를 갖는 피모스 트랜지스터; 상기 피모스 트랜지스터의 드레인에 연결된 드레인, 상기 스트링 선택라인에 연결된 소스, 및 상기 블록 활성 화 신호를 입력받는 게이트를 갖는 제 1 엔모스 트랜지스터; 및 스트링 선택라인 접지신호를 입력받는 드레인, 상기 스트링 선택라인에 연결된 소스, 및 상기 블록 활성화 신호 발생회로의 상기 낸드 논리회로의 출력 값을 입력받는 게이트를 갖는 제 2 엔모스 트랜지스터를 포함한다.
본 발명에 따른 또 다른 비휘발성 메모리 장치는: 복수의 스트링들을 갖는 복수의 메모리 블록; 및 프로그램 동작시 입력된 어드레스 및 블록선택 활성화 신호에 응답하여 복수의 메모리 블록 중 어느 하나의 블록을 선택하는 X-디코더를 포함하되, 상기 X-디코더는 프로그램 동작시 상기 X-디코더에 의해 메모리 블록이 선택되기 전에 워드라인 신호라인들을 패스 전압으로 충전하고, 상기 복수의 스트링들 중에서 프로그램 금지 셀이 포함된 스트링들이 이니셜 프리챠지되는 것을 특징으로 한다.
실시예에 있어서, 상기 블록선택 활성화 신호는 상기 어드레스가 입력된 후 비트라인들이 셋업된 후에 활성화되는 것을 특징으로 한다.
상술한 바와 같이 본 발명에 따른 비휘발성 메모리 장치는 프로그램 동작시 비트라인 셋업 구간에서 각 워드라인 신호라인으로 패스 전압을 충전시키는 동시에 이니셜 프리챠지 동작을 수행한다. 이로써, 본 발명의 비휘발성 메모리 장치는 패스 전압의 활성화 시간을 줄이고 이에 따라 전하 펌프의 크기를 감소시킬 수 있다.
또한, 이니셜 프리챠지 동작이 수행됨으로 프로그램 동작시 셀프 부스팅 효율이 상승하게 된다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시 예를 첨부된 도면을 참조하여 설명한다.
본 발명에 따른 비휘발성 메모리 장치는 프로그램 동작시 비트라인 셋업 구간에서 스트링 선택신호 라인들로 패스 전압을 충전하면서 동시에 이니셜 프리챠지 동작을 수행한다. 여기서 이니셜 프리챠지 동작은 프로그램이 실행되기 전에 프로그램 금지 셀들이 포함된 각 스트링의 채널을 소정의 전압으로 충전시켜 놓는 것을 의미한다. 본 발명에 따른 비휘발성 메모리 장치는 프로그램 동작시 이니셜 프리챠지 동작을 수행하여 셀프 부스팅 효율을 상승시키고, 또한 동시에 패스 전압 활성화 시간 및 전하 펌프의 크기를 줄일 수 있게 된다.
도 1은 본 발명에 따른 비휘발성 메모리 장치(100)에 실시 예를 보여주는 도면이다. 도 1을 참조하면, 비휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 로우 디코더(이하,'X-디코더'라고 함)(120), 고전압 발생기 및 제어 로직(130) 및 페이지 버퍼(140)를 포함한다. 본 발명의 X-디코더(120)는 워드라인 신호라인들(SI0~SIm-1)이 패스 전압으로 충전됨과 동시에 스트링 선택 트랜지스터(SST)를 턴온시키기 위한 스트링 선택전압(VSSL)을 스트링 선택라인(SSL)으로 인가하는 스트링 선택라인 드라이버(122)를 포함한다. 여기서 스트링 선택라인 드라이버(122)는 스트링 선택라인(SSL)과 직접 연결되어 있다.
도 1에 도시된 비휘발성 메모리 장치(100)는 낸드 플래시 메모리이다. 그러 나 본 발명의 비휘발성 메모리 장치는 낸드 플래시 메모리에 국한될 필요가 없다는 것은 당업자에게 자명하다. 본 발명의 비휘발성 메모리 장치는 노아 플래시 메모리 장치, MRAM, PRAM, FRAM 등 다양한 종류의 비휘발성 메모리에 적용가능하다.
메모리 셀 어레이(110)는 복수의 비트라인들(BL0~BLn-1) 및 복수의 워드라인들(WL0~WLm-1)과, 비트라인들 및 워드라인들이 교차하는 영역에 배치된 복수 개의 메모리 셀들을 포함한다. 메모리 셀 어레이(110)는 복수의 메모리 블록들로 구성될 것이다. 도 1에는 단지 하나의 메모리 블록만이 도시되어 있다. 메모리 셀 어레이(110)의 각각의 메모리 블록들은 복수의 셀 스트링들을 포함하고 있다. 각 스트링은, 도 1에 도시된 바와 같이, 스트링 선택 트랜지스터(SST), 그라운드 선택 트랜지스터(GST), 및 스트링 선택 트랜지스터(SST) 및 그라운드 선택 트랜지스터(GST) 사이에 직렬 연결된 m개의 메모리 셀들(MC0~MCm-1)로 구성된다.
각 스트링의 스트링 선택 트랜지스터(SST)의 드레인은 대응하는 비트라인에 연결되고, 그라운드 선택 트랜지스터(GST)의 소스는 공통 소스 라인(CSL)에 연결된다. 스트링에 교차되도록 복수의 워드라인들(WL0~WLm-1)이 배열된다. 워드라인들(WL0~WLm-1)은 각 스트링의 대응하는 메모리 셀들(MC0~MCm-1)의 제어 게이트들에 각각 연결된다. 프로그램/독출 전압을 선택된 워드라인에 인가함으로써 선택된 메모리 셀들로/로부터 데이터를 프로그램/독출하는 것이 가능하다. 비트라인들(BL0~BLn-1)은 페이지 버퍼(140)에 전기적으로 연결된다.
X-디코더(120)는 블록 선택기(121), 스트링 선택라인 드라이버(122), 스트링 선택신호 드라이버(124), 선택신호 드라이버(126), 및 그라운드 선택신호 드라이 버(128)를 포함한다.
블록 선택기(121)는 입력된 어드레스(ADDR)에 대응하여 블록선택 워드라인(BLKWL)으로 전압을 변경하여 구동될 메모리 블록을 선택한다. 여기서 블록선택 워드라인(BLKWL)은 도 1에 도시된 바와 같이 블록선택 트랜지스터들(BSST,BST0~BSTm-1,BGST)의 게이트들에 공통적으로 연결된다. 블록선택 트랜지스터들(BSST,BST0~BSTm-1,BGST)은 고전압용 트랜지스터들이다. 도 1에 도시되지 않았지만, 본 발명의 X-디코더(120)는 메모리 블록의 개수만큼 복수의 블록 선택기들을 포함하고 있다.
본 발명의 블록 선택기(120)는 프로그램 동작시 어드레스(ADDR)를 디코딩하여 생성된 블록선택 신호들 및 블록선택 활성화 신호(nEN)에 응답하여 어드레스(ADDR)에 대응하는 블록선택 트랜지스터들(BSST,BST0~BSTm-1,BGST)을 턴온시키도록 구현된다. 이러한 블록 선택기(120)에 대한 자세한 설명은 도 2에서 하도록 하겠다.
스트링 선택라인 드라이버(122)는 비트라인 셋업 구간에서 입력된 어드레스(ADDR)에 대응하는 메모리 블록에 이니셜 프리챠지 동작이 수행되도록 한다. 특히, 본 발명의 스트링 선택라인 드라이버(122)는 블록 선택 활성화 신호(nEN) 및 스트링 선택라인 구동 신호(SSLVDD)을 입력받아 비트라인 셋업 구간에서 선택된 메모리 블록의 스트링 선택 트랜지스터(SST)를 턴온시키기 위한 스트링 선택전압(VSSL)이 인가되도록 구현된다.
즉, 스트링 선택라인 드라이버(122)는 워드라인들(WL0~WLm-1)로 패스전압이 인가되기 전에 스트링 선택라인(SSL)으로 스트링 선택전압(VSSL)을 인가할 수 있도록 구현된다. 따라서, 워드라인 신호라인들(SI0~SIm-1)이 패스 전압으로 충전되는 것과 상관없이 프로그램 금지 셀이 포함된 스트링들은 대응하는 비트라인을 통하여 이니셜 프리챠지 동작이 수행될 수 있다. X-디코더(120)의 스트링 선택라인 드라이버(122)에 대한 자세한 설명은 도 2 및 도 3에서 하도록 하겠다.
스트링 선택신호 드라이버(124)는 구동에 필요한 전압을 스트링 선택신호라인(SS)으로 인가한다. 워드라인 선택신호 드라이버(126)는 구동에 필요한 전압을 워드라인 선택신호 라인들(SI0~SIm-1)로 인가한다. 그라운드 선택신호 드라이버(128)는 구동에 필요한 전압을 그라운드 선택신호라인(GS)으로 인가한다. 도 1에는 도시되지 않았지만, 각 메모리 블록들은 스트링 선택신호라인(SS), 워드라인 신호라인들(SIi;SI0~SIm-1), 및 그라운드 선택신호라인(GS)을 공유하고 있다.
특히, 본 발명의 X-디코더(120)는 스트링 선택라인(SSL)으로 스트링 선택전압(VSSL)을 직접 인가할 수 있는 스트링 선택라인 드라이버(122)를 포함하고 있다. 스트링 선택라인 드라이버(122)는 프로그램 동작시 비트라인 셋업 구간에서 각 워드라인 신호라인들(SI0~SIm-1)이 패스 전압으로 충전되는 동안에 스트링 선택라인(SSL)으로 스트링 선택전압(VSSL)을 인가한다. 여기서 스트링 선택전압(VSSL)은 스트링 선택 트랜지스터(SST)를 턴온시키기 위한 전압이다.
고전압 발생기 및 제어 로직(130)은 입력된 제어신호들(CTRL, 예를 들어,/CE,/RE,/WE/,CLE,ALE,/WP)에 응답하여 구동하는 필요한 고전압들을 발생하여 X-디코더(120)로 인가하고, 비휘발성 메모리 장치(100)의 내부 블록들의 모든 동작을 제어한다. 특히, 본 발명의 고전압 발생기 및 제어 로직(130)은 입력된 어드레스(ADDR)에 의해 X-디코더(120)가 블록을 선택하는데 이용되는 블록선택 활성화 신호(nEN) 및 이니셜 프리챠지 동작에 이용되는 스트링 선택라인 구동신호(SSLVDD)를 생성시킨다.
도 1에서는 블록선택 활성화 신호(nEN)가 전압 발생기 및 제어 로직(130)에서 생성된다고 도시되어 있지만, 블록선택 활성화 신호(nEN)가 반드시 전압 발생기 및 제어 로직(130)에서 생성될 필요는 없다. 본 발명의 블록선택 활성화 신호(nEN)는 프로그램 동작시 입력된 어드레스(ADDR)에 의하여 소정 시간(예를 들어, 비트라인 셋업이 수행되는 시간) 후에 활성화되도록 구성되면 된다. 본 발명의 블록선택 활성화 신호(nEN)는 X-디코더(120)에서 생성되도록 구현될 수도 있다. 블록선택 활성화 신호(nEN)에 대한 자세한 설명은 도 3에서 하도록 하겠다.
또한 도 1에서는 스트링 선택라인 구동신호(SSLVDD)가 전압 발생기 및 제어 로직(130)에서 생성된다고 도시되어 있지만, 스트링 선택라인 구동신호(SSLVDD)가 반드시 전압 발생기 및 제어 로직(130)에서 생성될 필요는 없다. 본 발명의 스트링 선택라인 구동신호(SSLVDD)는 비트라인 셋업 구간에서 소정의 구간 동안 이니셜 프리챠지 동작이 수행되도록 구성되면 된다. 본 발명의 스트링 선택라인 구동신호(SSLVDD)는 X-디코더(120)에서 생성되도록 구현될 수도 있다.
페이지 버퍼(140)는 프로그램 동작시 메모리 셀 어레이(110)에 로딩된 데이터를 임시로 저장하거나 읽기 동작시 메모리 어레이(110)로부터 읽혀진 데이터를 임시로 저장한다. 페이지 버퍼(140)는 복수의 비트라인들(BL0~BLn-1)을 통해 메모 리 셀 어레이(110)와 연결된다. 페이지 버퍼(140) 내에는 각각의 비트라인과 대응되는 복수의 래치들(도시되지 않음)이 구비된다. 각각의 래치들에는 프로그램될 데이터 혹은 읽혀진 데이터가 저장된다.
페이지 버퍼(140)는 프로그램 동작시 각각의 래치들에 저장되어 있는 데이터 값에 따라 비트라인으로 접지전압(예를 들어, GND) 혹은 전원전압(VDD)을 인가한다. 예를 들어, '0'의 데이터가 저장되어 있는 래치와 연결된 비트라인(즉, 프로그램될 메모리 셀과 연결된 비트라인)에게는 접지전압(GND)이 인가된다. 그리고, '1'의 데이터가 저장되어 있는 페이지 버퍼와 연결된 비트라인(즉, 프로그램 금지된 메모리 셀과 연결된 비트라인)에게는 전원전압(VDD)이 인가된다.
본 발명에 따른 비휘발성 메모리 장치(100)는 프로그램 동작시 이니셜 프리챠지를 수행하면서 각 워드라인 신호라인들(SI0~SIm-1)을 패스 전압으로 충전하도록 구현된다. 이를 위하여, 본 발명의 X-디코더(120)는 스트링 선택라인(SSL)에 직접 연결되어 스트링 선택전압(VSSL)을 인가하는 스트링 선택라인 드라이버(122)를 포함한다.
종래의 비휘발성 메모리 장치는 블록이 선택된 후 스트링 선택라인으로부터 전달되는 스트링 선택전압에 의해 이니셜 프리챠지 동작이 수행되었다. 반면에 본 발명의 비휘발성 메모리 장치는 블록이 선택되기 전에 스트링 선택라인으로 스트링 선택전압을 인가하여 이니셜 프리챠지 동작이 수행된다. 이에 따라 본 발명의 비휘발성 메모리 장치는 블록이 선택되기 전, 즉, 이니셜 프리챠지 동작을 수행하면서 워드라인 신호라인들(SI0~SIm-1)을 패스 전압으로 충전할 수 있게 된다. 그 결과로 써, 본 발명의 비휘발성 메모리 장치(100)는 종래의 그것보다 패스 전압 활성화 시점을 앞당길 수 있다. 또한, 패스 전압 활성화 시점을 앞당기는 만큼 전하 충전의 시간적인 여유를 생김으로 전하 펌프의 크기도 줄일 수 있게 된다.
도 2는 도 1에 도시된 X-디코더(120)에 대한 실시 예를 보여주는 도면이다. 도 2를 참조하면, X-디코더(120)는 블록 선택기(121) 및 스트링 선택라인 드라이버(122)를 포함하고 있다. 본 발명의 스트링 선택라인 드라이버(122)는 프로그램 동작시 워드라인 신호라인들(SI0~SIm-1)이 패스 전압(Vpass)으로 충전되는 동안에 스트링 선택라인(SSL)으로 스트링 선택전압(VSSL)을 인가하도록 구현된다. 여기서 스트링 선택라인 드라이버(122)는 입력된 어드레스(ADDR)로부터 디코딩된 신호들(P,Q,R) 및 블록선택 활성화 신호(nEN)에 의하여 제어된다.
블록 선택기(121)는 블록 활성화 신호 발생회로(121a) 및 블록선택 워드라인 구동회로(121b)를 포함하고 있다.
블록 활성화 신호 발생회로(121a)는 어드레스(ADDR) 중 블록에 관련된 신호들(P,Q,R) 및 블록선택 활성화 신호(nEN)를 입력받아 블록 활성화 신호(BLKEN)를 생성한다. 블록 활성화 신호 발생회로(121a)는 낸드 논리회로(NAND) 및 노아 논리회로(NOR)를 포함한다. 낸드 논리회로(NAND)는 입력된 어드레스(ADDR) 중 블록선택에 관련된 신호들(P,Q,R)을 입력받아 낸드 연산을 수행한다. 노아 논리회로(NOR)는 낸드 논리회로(NAND)의 출력 값과 블록선택 활성화 신호(nEN)를 입력받아 노아 연산을 수행한다. 여기서 노아 논리회로(NOR)의 출력 값은 블록 활성화 신호(BLKEN) 이다.
블록선택 워드라인 구동회로(121b)는 블록 활성화 신호(BLKEN)에 응답하여 고전압(Vpp)을 블록선택 워드라인(BLKWL)으로 인가한다. 블록선택 워드라인 구동회로(121b)는 제 1, 제 2, 제 3 디플리션 트랜지스터들(DM1,DM2,DM3), 제 1 및 제 2 피모스 트랜지스터들(PM1,PM2), 및 제 1 및 제 2 엔모스 트랜지스터들(NM1,NM2)을 포함한다.
제 1 엔모스 트랜지스터(NM1)는 노아 논리회로(NOR)의 출력 값이 연결된 드레인 및 전원전압(VDD)이 연결된 게이트를 포함한다. 제 1 디플리션 트랜지스터(DM1)는 디플리션(depletion) 형의 엔모스 트랜지스터로써 고전압(Vpp)이 연결된 드레인을 포함하고 있다. 제 1 피모스 트랜지스터(PM1)는 제 1 디플리션 트랜지스터(DM1)의 소스와 연결된 소스 및 제 1 엔모스 트랜지스터(NM1)의 소스에 연결된 게이트를 포함하고 있다. 제 2 엔모스 트랜지스터(NM2)는 제 1 피모스 트랜지스터(PM1)의 드레인에 연결된 드레인, 접지전압(GND)에 연결된 소스, 및 노아 논리회로(NOR)의 출력 값이 연결된 게이트를 포함한다.
제 2 디플리션 트랜지스터(DM2)는 디플리션 형의 엔모스 트랜지스터로써 고전압(Vpp)에 연결된 드레인 및 블록선택라인(BLKWL)에 연결된 게이트를 포함한다. 제 2 피모스 트랜지스터(PM2)는 제 2 디플리션 트랜지스터(DM2)의 소스에 연결된 소스, 블록선택라인(BLKWL)에 연결된 드레인, 및 제 1 피모스 트랜지스터(PM1)의 드레인에 연결된 게이트를 포함한다. 제 3 디플리션 트랜지스터(DM3)는 디플리션 형의 엔모스 트랜지스터로써 제 1 엔모스 트랜지스터(NM1)의 소스에 연결된 드레인 및 블록선택라인(BLKWL)에 연결된 소스를 포함한다. 도 2에 도시된 제 1 및 제 2 디플리션 트랜지스터들(DM1,DM3)의 게이트에는 전원전압(VDD) 혹은 접지전압(GND)이 연결된다.
블록 선택기(121)는 블록선택신호들(P,Q,R) 및 블록선택 활성화 신호(nEN)을 입력받아 블록선택라인(BLKWL)의 전압을 제어한다. 여기서 블록선택라인(BLKWL)은 복수의 블록선택 트랜지스터들(BSST,BST0~BSTm-1,BGST)의 게이트들에 공통으로 연결되어 있다. 따라서, 블록 선택기(121)는 입력된 어드레스(ADDR)에 따라 대응하는 메모리 블록의 선택라인들(SSL,GSL) 및 워드라인들(WL0~WLm-1)을 블록선택신호 라인들(SS,GS) 및 워드라인 신호라인들(SI0~SIm-1)로 각각 전기적으로 연결한다.
스트링 선택라인 드라이버(122)는 스트링 선택라인(SSL)으로 접지전압(GND) 혹은 스트링 선택전압(VSSL)을 인가한다. 여기서 스트링 선택전압(VSSL)은 프로그램 동작시 스트링 선택 트랜지스터(SST)를 턴온시키기 위한 전압이다.
스트링 선택라인 드라이버(122)는 제 3 피모스 트랜지스터(PM3), 제 3 엔모스 트랜지스터(NM3), 제 4 엔모스 트랜지스터(NM4)를 포함한다. 제 3 피모스 트랜지스터(PM3)는 스트링 선택라인 구동신호(SSLVDD)을 입력받는 소스 및 블록 선택기(121)의 낸드 논리회로(NAND)의 출력 값을 입력받는 게이트를 포함한다. 제 3 엔모스 트랜지스터(NM3)는 제 3 피모스 트랜지스터(PM3)의 드레인에 연결된 드레인, 스트링 선택라인(SSL)에 연결된 소스, 및 블록 선택기(121)의 제 2 엔모스 트랜지스터(NM2)의 드레인에 연결된 게이트를 포함한다. 제 4 엔모스 트랜지스터(NM4)는 스트링 선택라인 접지신호(SSLGND)을 입력받는 드레인, 스트링 선택라인(SSL)에 연결된 소스, 및 블록 선택기(121)의 낸드 논리회로(NAND)의 출력 값을 입력받는 게 이트를 포함한다.
도 3은 도 2에 도시된 X-디코더(120)의 프로그램 동작시 타이밍도이다. 본 발명의 비휘발성 메모리 장치(100)의 경우, 비트라인 셋업 구간에서 워드라인 신호라인들(SIi)이 패스 전압(Vpass)으로 미리 충전된다. 여기서 비트라인 셋업 구간 동안 프로그램 될 셀에 연결된 비트라인들로 접지전압(예를 들어, OV)이 인가되고, 프로그램 금지될 셀에 연결된 비트라인들로 전원전압(VDD)이 인가된다. 따라서, 본 발명의 비휘발성 메모리 장치(100)는 프로그램 실행/리커버리 구간에서 패스 전압 활성화 시점을 앞당길 수 있게 된다. 도 2 및 도 3을 참조하면, 본 발명에 따른 프로그램 동작은 아래와 같이 수행된다.
프로그램 동작시 입력된 어드레스(ADDR) 중 블록선택에 대응하는 신호들(P,Q,R)은 하이 레벨 상태를 유지한다. 블록선택 활성화 신호(nEN)는 비트라인 셋업 구간에서 하이 레벨 상태이고, 프로그램 실행/리커버리 구간에서 로우 레벨 상태이다.
도 3을 다시 참조하면, 비휘발성 메모리 장치의 프로그램 동작은 크게 비트라인 셋업 구간 및 프로그램 실행/리커버리 구간으로 구분된다.
비트라인 셋업 구간에서는 복수의 비트라인들(BL0~BLn-1)이 페이지 버퍼(140)의 래치들(도시되지 않음)에 로딩된 데이터에 따라 전원전압(VDD) 혹은 접지전압(GND)로 충전된다. 예를 들어, 프로그램될 메모리 셀에 연결된 비트라인은 접지전압(GND)으로 충전되고, 프로그램 금지될 메모리 셀에 연결된 비트라인은 전원전압(VDD)으로 충전된다. 본 발명의 비트라인 셋업 구간에서는 프로그램 금지 셀 이 포함된 스트링들에 대하여 이니셜 프리챠지 동작이 수행되고, 워드라인 신호라인들(SI0~SIm-1)이 패스 전압으로 프리챠지 된다.
프로그램 실행/리커버리 구간에서는 프로그램 루프의 프로그램 동작이 잘 알려진 방식에 따라 수행될 것이다. 예를 들어, 선택된 워드라인에는 프로그램 전압이 인가되고, 비선택된 워드라인들로 패스 전압이 인가될 것이다. 프로그램 동작이 수행된 후, 리커버리 동작이 수행된다. 여기서 리커버리 동작은 복수의 워드라인들(WL0~WLm-1) 및 복수의 비트라인들(BL0~BLn-1)에 존재하는 전하들을 접지시킨 것을 의미한다. 코어 리커버리 동작이 수행된 후, 검증 읽기 동작이 수행된다. 검증 읽기 동작에 의하면, 선택된 워드라인의 모든 메모리 셀들의 데이터 값들이 페이지 버퍼(140)에 의해서 읽혀진다. 여기서 읽혀진 데이터 값들은 페이지 버퍼(140)의 래치들에 래치되어 있다. 이후, 고전압 발생기 및 제어 로직(130)은 각각의 래치들과 대응되는 비트라인들(BL0~BLn-1)을 전기적으로 차단시킨다. 검증 읽기 동작이 수행된 후에는, 패스/페일 판별 동작이 수행된다.
아래에서는 비트라인 셋업 구간 및 프로그램 실행/리커버리 구간에서 본 발명에 따른 X-디코더(120)의 동작에 대하여 설명하도록 하겠다. 본 발명의 블록선택 동작은 블록선택 신호들(P,Q,R) 및 블록선택 활성화 신호(nEN)의 조합으로 구성된다. 블록 활성화 신호(BLKEN)는 이러한 블록선택 동작을 보여주고 있다.
우선, 비트라인 셋업 구간에서 X-디코더(120)의 동작은 다음과 같다. 프로그램 동작이 수행될 블록이기 때문에, 블록선택 신호들(P,Q,R)은 모두 하이 레벨 상태이다. 낸드 논리회로(NAND)는 하이 레벨 상태의 블록선택 신호들(P,Q,R)을 입력 받아 로우 레벨을 출력한다. 한편, 블록선택 활성화 신호(nEN)는 비트라인 셋업 구간에서 비활성화 상태이기 때문에 로우 레벨 상태이다. 노아 논리회로(NOR)는 로우 레벨 상태의 낸드 논리회로(NAND)의 출력 값과 하이 레벨 상태의 블록선택 활성화 신호(nEN)를 입력받아 로우 레벨을 출력한다. 따라서 블록 활성화 신호(BLKEN)는 로우 레벨 상태이다.
로우 레벨 상태의 노아 논리회로(NOR)의 출력 값에 따라 제 2 엔모스 트랜지스터(NM2)는 턴오프된다. 또한, 로우 레벨 상태의 노아 논리회로(NOR)의 출력 값은 제 1 엔모스 트랜지스터(NM1)의 소스로 전달되고, 이에 따라 제 1 피모스 트랜지스터(PM1)는 턴온된다. 이때 제 1 디플리션 트랜지스터(DM1)는 채널이 형성된 상태이기 때문에 고전압(Vpp)은 제 1 피모스 트랜지스터(PM1)의 드레인으로 전달된다. 따라서 제 2 피모스 트랜지스터(PM2)는 턴오프된다. 또한, 제 3 디플리션 트랜지스터(DM3)는 채널이 형성된 상태이기 때문에 제 1 엔모스 트랜지스터(NM1)의 소스의 로우 레벨 상태를 블록선택라인(BLKWL)으로 전달한다. 즉, 블록선택라인(BLKWL)은 로우 레벨 상태가 된다. 그 결과로써 블록선택 트랜지스터들(BSST,BST0~BSTm-1,BGST)은 턴오프 된다.
또한, 로우 레벨 상태의 낸드 논리회로(NAND)의 출력 값에 따라 스트링 선택라인 드라이버(122)의 제 4 엔모스 트랜지스터(NM4)는 턴오프되고, 제 3 피모스 트랜지스터(PM3)는 턴온된다. 또한, 제 1 피모스 트랜지스터(PM1)의 드레인이 하이 레벨 상태이기 때문에 스트링 선택라인 드라이버(122)의 제 3 엔모스 트랜지스터(NM3)는 턴온된다. 이에 따라, 제 3 엔모스 트랜지스터(NM3)의 소스에 연결된 스 트링 선택라인(SSL)으로 스트링 선택라인 구동신호(SSLVDD)가 인가된다. 여기서 스트링 선택라인 구동신호(SSLVDD)는 비트라인 셋업 구간 중에서 이니셜 프리챠지 동작을 수행하고자 하는 시점부터 스트링 선택전압(VSSL)의 하이레벨 상태이다. 따라서, 스트링 선택라인 드라이버(122)는 스트링 선택라인 구동신호(SSLVDD)에 응답하여 스트링 선택라인(SSL)으로 스트링 선택전압(VSSL)을 인가한다. 또한, 스트링 선택라인(SSL)으로 인가된 스트링 선택전압(VSSL)에 따라 각 스트링 선택 트랜지스터(SST)는 턴온된다. 따라서, 프로그램 금지될 셀이 포함된 스트링들에 이니셜 프리챠지 동작이 수행된다.
본 발명의 스트링 선택라인 구동신호(SSLVDD)는 도 3에 도시된 바와 같이 비트라인 셋업 구간 중에서 이니셜 프리챠지 동작을 수행하고자 하는 시점부터 하이레벨 상태이다. 그러나 본 발명의 스트링 선택라인 구동 신호(SSLVDD)가 반드시 여기에 국한될 필요가 없다는 것은 당업자에게 자명하다. 본 발명의 스트링 선택라인 구동신호(SSLVDD)는 수행하고자 하는 이니셜 프리챠지 구간에서만 하이 레벨 상태일 수도 있다.
한편, 프로그램 금지될 셀이 포함된 스트링들이 이니셜 프리챠지 동작을 수행하는 동안에, 스트링 선택신호라인(SS)으로 스트링 선택전압(VSSL)이 충전되고, 워드라인 신호라인들(SIi)로 패스 전압(Vpass)이 충전된다. 종래의 비휘발성 메모리 장치에서는 이니셜 프리챠지 동작이 수행된 후에 즉 프로그램 실행/리커버리 구간에서 워드라인 신호라인들(SIi)로 패스 전압을 인가하였다. 반면에, 본 발명의 비휘발성 메모리 장치(100)는 프로그램 실행/리커버리 구간 전에 즉 비트라인 셋업 구간에서 워드라인 신호라인들(SIi)로 패스 전압을 인가한다.
다음으로, 프로그램 실행/리커버리 구간에서 X-디코더(12)의 동작은 다음과 같다. 블록선택 활성화 신호(nEN)는 프로그램 실행/리커버리 구간에서 활성화되기 때문에 로우 레벨 상태이다. 또한, 블록선택신호들(P,Q,R)은 하이 레벨 상태를 유지하고 있다. 낸드 논리회로(NAND)는 하이 레벨 상태의 신호들(P,Q,R)을 입력받아 로우 레벨을 출력한다. 노아 논리회로(NOR)는 로우 레벨 상태의 낸드 논리회로(NAND)의 출력 값과 로우 레벨 상태의 블록선택 활성화 신호(nEN)를 입력받아 하이 레벨을 출력한다. 하이 레벨 상태의 노아 논리회로(NOR)의 출력 값에 따라 제 2 엔모스 트랜지스터(NM2)는 턴온된다. 따라서, 제 2 엔모스 트랜지스터(NM2)의 드레인은 접지전압(GND)이 되고, 이에 따라 제 2 피모스 트랜지스터(PM2)는 턴온된다.
제 2 디플리션 트랜지스터(DM2) 및 제 2 피모스 트랜지스터(PM2) 사이에 궤환 동작이 수행되어 블록선택라인(BLKWL)은 고전압(Vpp)에서 제 2 디플리션 트랜지스터(DM2)의 문턱 전압 레벨만큼 낮은 전압으로 상승한다. 따라서, 블록선택라인(BLKWL)의 전압 상승에 따라 블록선택 트랜지스터들(BSST,BST0~BSTm-1,BGST)은 턴온된다. 그 결과로써 스트링 선택라인(SSL)은 스트링 선택신호라인(SS)에 전기적으로 연결되고, 각 워드라인들(WL0~WLm-1)은 워드라인 신호라인들(SI0~SIm-1)에 각각 전기적으로 연결되고, 그리고 그라운드 선택라인(GSL)은 그라운드 선택신호라인(GS)에 전기적으로 연결된다. 이에 따라 각 워드라인들(Sel WL, Unsel WLs)은 패스 전압(Vpass)으로 인가된다. 그 후, 선택된 워드라인(Sel WL)으로는 프로그램 전압(Vpgm)이 인가된다.
또한, 로우 레벨 상태의 낸드 논리회로(NAND)의 출력 값에 따라 스트링 선택라인 드라이버(122)의 제 4 엔모스 트랜지스터(NM4)는 턴오프되고, 제 3 피모스 트랜지스터(PM3)는 턴온된다. 또한, 제 1 피모스 트랜지스터(PM1)의 드레인이 로우 레벨 상태이기 때문에 스트링 선택라인 드라이버(122)의 제 3 엔모스 트랜지스터(NM3)는 턴오프된다. 따라서 스트링 선택라인(SSL)은 스트링 선택라인 드라이버(122)로부터 더이상 스트링 선택전압(VSSL)을 인가받지 않는다. 대신에 스트링 선택라인(SSL)은 턴온된 블록 스트링 선택 트랜지스터(BSST)를 경유하여 스트링 선택신호라인(SS)으로부터 스트링 선택전압(VSSL)을 인가받게 된다.
상술한 내용은 X-디코더(100)가 입력된 어드레스(ADDR)에 의해 메모리 블록을 선택할 때에 대한 기술이다. 한편, X-디코더(100)가 입력된 어드레스(ADDR)에 의해 메모리 블록을 선택하지 않을 때는 다음과 같이 진행된다. 입력된 어드레스(ADDR) 중 블록선택을 위하여 디코딩된 블록선택 신호들(P,Q,R) 중 적어도 어느 하나는 로우 레벨 상태이다. 따라서, 낸드 논리회로(NAND)의 출력 값은 하이 레벨이다. 이에 노아 논리회로(NOR)의 출력 값은 로우 레벨이고, 제 1 엔모스 트랜지스터(NM1)의 소스로 로우 레벨이 전달되고, 제 3 디플리션 트랜지스터(DM3)를 통하여 블록 워드라인(BLKWL)으로 로우 레벨이 전달된다. 따라서 블록선택 트랜지스터들(BSST,BST0~BSTm-1,BGST)이 턴오프된다.
또한, 스트링 선택라인 드라이버(122)의 제 4 엔모스 트랜지스터(NM4)는 하이 레벨 상태의 낸드 논리회로(NAND)의 출력 값에 따라 턴온되고, 제 3 피모스 트랜지스터(PM3)는 턴오프된다. 따라서, 스트링 선택라인(SSL)으로 스트링 선택라인 접지신호(SSLGND)가 입력된다. 여기서 스트링 선택라인 접지신호(SSLGND)는 도 3에 도시된 바와 같이 접지전압(GND)이다.
본 발명에 따를 비휘발성 메모리 장치(100)는 프로그램 동작시 비트라인 셋업 구간에서 워드라인 신호라인들(SI0~SIm-1)로 패스 전압을 충전시켜 놓는다. 즉, 이니셜 프리챠지 동작을 수행하는 동안에 워드라인 신호라인들(SI0~SIm-1)이 패스 전압으로 충전된다. 이에 따라, 프로그램 실행/리커버리 구간에서 패스 전압 활성화 시점이 앞당겨진다. 한편, 프로그램 실행/리커버리 구간 전에 워드라인 선택신호 라인들(SI0~SIm-1)을 충전해 놓을 수 있기 때문에 본 발명의 고전압 발생기는 종래의 것보다 그것의 펌프의 크기를 줄일 수 있다. 이는 프로그램 동작시 비트라인 셋업 구간에서 사전에 패스 전압을 충전할 수 있기 때문에 프로그램 실행/리커버리 구간에서 전하 펌프가 일시에 많은 양의 전하를 펌핑할 필요가 없어졌기 때문이다. 따라서, 본 발명의 비휘발성 메모리 장치는 프로그램 동작시 패스 전압 활성 시간 및 전하 펌프의 크기를 줄일 수 있게 된다.
도 4는 본 발명에 따른 비휘발성 메모리 장치의 프로그램 방법을 보여주는 흐름도이다. 도 1 내지 도 4를 참조하면, 본 발명의 비휘발성 메모리 장치의 프로그램 동작은 다음과 같이 진행된다. 프로그램 동작시, 비트라인 셋업 구간에서 고전압 발생기 및 제어 로직(130)은 스트링 선택신호라인(SS)을 스트링 선택전압(VSSL)으로 충전하고, 워드라인 신호라인들(SI0~SIm-1)을 패스 전압(Vpass)으로 충전한다(S110). 한편, X-디코더(120)의 스트링 선택라인 드라이버(122)는 입력된 어드레스(ADDR)에 의해 선택된 블록 내에서 프로그램 금지 셀이 포함된 스트링들에 대하여 이니셜 프리챠지 동작을 수행하기 위하여 스트링 선택라인(SSL)으로 스트링 선택전압(VSSL)을 인가한다(S120).
이후, 고전압 발생기 및 제어 로직(130)에서 발생된 블록선택 활성화 신호(nEN)에 응답하여 X-디코더(120)는 블록선택 트랜지스터들(BSST, BST0~BSTm-1,BGST)을 턴온시킨다(S130). 이후, 고전압 발생기 및 제어 로직(130)은 입력된 어드레스(ADDR)에 의해 선택된 워드라인(Sel WL)으로 프로그램 전압(Vpgm)을 인가한다. 이로써, 본 발명의 비휘발성 메모리 장치의 프로그램 동작이 완료된다.
본 발명의 비휘발성 메모리 장치의 프로그램 방법에 따르면, 비트라인 셋업 구간에서 워드라인 신호라인들을 패스 전압으로 충전하고 이니셜 프리챠지 동작을 수행한 뒤에, 프로그램 실행/리커버리 구간에서 블록선택 트랜지스터들이 턴온된다. 이에 따라 패스 전압 활성화 시간이 줄어들게 된다.
도 1에 도시된 스트링 선택라인 드라이버(122)는 X-디코더(120)의 내부에 존재한다. 그러나 본 발명의 스트링 선택라인 드라이버(122)가 반드시 X-디코더의 내부에 존재할 필요는 없다. 본 발명의 비휘발성 메모리 장치는 스트링 선택신호라인(SS) 외에 다른 곳으로부터 스트링 선택라인(SSL)으로 스트링 선택전압(VSSL)을 인가하도록 구현될 것이다.
도 5는 본 발명에 따른 비휘발성 메모리 장치(200)에 대한 다른 실시 예를 보여주는 도면이다. 도 5를 참조하면, 본 발명의 스트링 선택라인 드라이버(250)는 X-디코더(220)의 외부에 존재하게 된다. 스트링 선택라인 드라이버(250)는 블록선택 활성화 신호(nEN)에 응답하여 비트라인 셋업 구간에서 스트링 선택라인(SSL)으 로 스트링 선택전압(VSSL)을 인가하도록 구현될 것이다. 그 외에 블록들은 도 1에 도시된 블록들과 동일하게 구성될 것이다.
도 6은 본 발명에 따른 비휘발성 메모리 장치를 갖는 메모리 시스템을 보여주는 도면이다. 도 6을 참조하면, 메모리 시스템(10)은 버스(11)에 전기적으로 연결된 중앙처리장치(12), 에스램(14), 메모리 제어기(16) 및 플래시 메모리 장치(18)를 포함한다. 여기서 플래시 메모리 장치(18)는 도 1 혹은 도 5에 도시된 것들과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 장치(18)에는 중앙처리장치(12)에 의해서 처리된/처리될 N-비트 데이터(N은 1 또는 그보다 큰 정수)가 메모리 제어기(16)를 통해 저장될 것이다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(10)에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 인가될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 제어기와 플래시 메모리 장치는, 예를 들면, 데이터를 저장하는 데 비휘발성 메모리 장치를 사용하는 SSD(Solid State Drive/Disk)로 구성될 수도 있다.
본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 제어기는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 제어기는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
도 1은 본 발명에 따른 비휘발성 메모리 장치에 실시 예를 보여주는 도면이다.
도 2는 도 1에 도시된 X-DEC에 대한 실시 예를 보여주는 도면이다.
도 3은 도 2에 도시된 X-DEC의 프로그램 동작시 타이밍도이다.
도 4는 본 발명에 따른 비휘발성 메모리 장치의 프로그램 방법을 보여주는 흐름도이다.
도 5는 본 발명에 따른 비휘발성 메모리 장치에 대한 다른 실시 예를 보여주는 도면이다.
도 6은 본 발명에 따른 비휘발성 메모리 장치를 갖는 메모리 시스템을 보여주는 도면이다.
*도면의 주요부분에 대한 부호의 설명*
100,200: 비휘발성 메모리 장치 110,120: 메모리 셀 어레이
120,220: X-디코더 130,230: 고전압 발생기 및 제어로직
140,240: 페이지 버퍼 122,250: 스트링 선택라인 드라이버
BSST, BGST,BST0~BSTm-1 블록선택 트랜지스터
121: 블록 선택기

Claims (22)

  1. 비휘발성 메모리 장치의 프로그램 방법에 있어서:
    워드라인 신호라인들을 패스 전압으로 충전하는 단계;
    프로그램 금지 셀이 포함된 스트링들에 대하여 이니셜 프리챠지 동작을 수행하는 단계; 및
    블록선택 활성화 신호에 응답하여 상기 워드라인 신호라인들에 충전된 패스전압을 각 워드라인들로 인가하는 단계를 포함하고,
    상기 이니셜 프리챠지 동작을 수행하는 단계는,
    스트링 선택라인으로 스트링 선택 트랜지스터를 턴온시키기 위한 스트링 선택전압을 인가하는 단계를 포함하고,
    상기 이니셜 프리챠지 동작에서 상기 스트링 선택전압은 상기 블록선택 활성화 신호에 상관없이 어드레스 디코더로부터 상기 스트링 선택 트랜지스터의 게이트에 인가되는 프로그램 방법.
  2. 제 1 항에 있어서,
    상기 패스 전압으로 충전하는 단계는 비트라인 셋업 구간에서 수행되는 프로그램 방법.
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 제 1 항에 있어서,
    상기 블록선택 활성화 신호는 프로그램 실행/리커버리 구간에서 활성화되고,
    상기 프로그램 실행/리커버리 구간에서 선택된 워드라인으로 프로그램 전압이 인가되는 프로그램 방법.
  8. 제 1 항에 있어서,
    비트라인 셋업 구간의 시작과 동시에 상기 워드라인 신호라인들로 상기 패스 전압이 충전되는 프로그램 방법.
  9. 제 1 항에 있어서,
    상기 블록선택 활성화 신호가 비트라인 셋업 구간에서 비활성화되고,
    상기 비트라인 셋업 구간에서 상기 이니셜 프리챠지 동작이 수행되는 프로그램 방법.
  10. 삭제
  11. 블록선택 활성화 신호에 응답하여 스트링 선택신호라인 및 스트링 선택라인을 전기적으로 연결하는 블록 스트링 선택 트랜지스터;
    상기 블록선택 활성화 신호에 응답하여 워드라인 신호라인들을 각각의 워드라인들로 전기적으로 연결하는 블록선택 트랜지스터들; 및
    프로그램 동작시 상기 블록선택 활성화 신호가 비활성화된 상태에서, 상기 워드라인 신호라인들이 패스 전압으로 충전됨과 동시에 프로그램 금지 셀이 포함된 스트링들에 이니셜 프리챠지 동작을 수행하기 위하여 상기 스트링 선택라인으로 스트링 선택전압을 인가시키는 스트링 선택라인 드라이버를 포함하고,
    프로그램 동작시 상기 블록선택 활성화 신호가 비활성화된 상태에서, 상기 스트링 선택신호라인으로 상기 스트링 선택 전압이 충전되고,
    상기 스트링 선택라인 드라이버는 상기 프로그램 동작시 상기 블록선택 활성화 신호가 비활성화된 상태에서 상기 스트링 선택라인으로 상기 스트링 선택전압을 인가하고, 상기 블록선택 활성화 신호가 활성화된 상태에서 상기 스트링 선택라인으로 인가되는 상기 스트링 선택전압을 차단하는 비휘발성 메모리 장치.
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
KR1020080040720A 2008-04-30 2008-04-30 비휘발성 메모리 장치 및 그것의 프로그램 방법 KR101422705B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020080040720A KR101422705B1 (ko) 2008-04-30 2008-04-30 비휘발성 메모리 장치 및 그것의 프로그램 방법
US12/430,971 US7961523B2 (en) 2008-04-30 2009-04-28 Nonvolatile memory device and programming method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080040720A KR101422705B1 (ko) 2008-04-30 2008-04-30 비휘발성 메모리 장치 및 그것의 프로그램 방법

Publications (2)

Publication Number Publication Date
KR20090114859A KR20090114859A (ko) 2009-11-04
KR101422705B1 true KR101422705B1 (ko) 2014-07-25

Family

ID=41256982

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080040720A KR101422705B1 (ko) 2008-04-30 2008-04-30 비휘발성 메모리 장치 및 그것의 프로그램 방법

Country Status (2)

Country Link
US (1) US7961523B2 (ko)
KR (1) KR101422705B1 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101513714B1 (ko) * 2008-07-09 2015-04-21 삼성전자주식회사 플래시 메모리 장치 및 그것의 프로그램 방법
KR101001516B1 (ko) * 2009-03-24 2010-12-14 주식회사 하이닉스반도체 불휘발성 메모리 소자의 프로그램 방법
KR101662821B1 (ko) 2010-06-16 2016-10-05 삼성전자주식회사 멀티-페이지 프로그램 방법, 그것을 이용한 불 휘발성 메모리 장치, 그리고 그것을 포함한 데이터 저장 시스템
JP4982605B2 (ja) * 2010-12-17 2012-07-25 株式会社東芝 半導体記憶装置
US8902670B2 (en) * 2012-08-31 2014-12-02 Kabushiki Kaisha Toshiba Semiconductor memory device
KR20170034126A (ko) 2015-09-18 2017-03-28 에스케이하이닉스 주식회사 고전압 스위치 회로 및 이를 포함하는 반도체 메모리 장치
US9460805B1 (en) * 2015-10-19 2016-10-04 Sandisk Technologies Llc Word line dependent channel pre-charge for memory
US10714166B2 (en) * 2018-08-13 2020-07-14 Micron Technology, Inc. Apparatus and methods for decoding memory access addresses for access operations

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050109835A (ko) * 2004-05-17 2005-11-22 삼성전자주식회사 불 휘발성 메모리 장치의 프로그램 방법
KR100648289B1 (ko) * 2005-07-25 2006-11-23 삼성전자주식회사 프로그램 속도를 향상시킬 수 있는 플래시 메모리 장치 및그것의 프로그램 방법

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3786508B2 (ja) * 1996-11-05 2006-06-14 三星電子株式会社 不揮発性半導体メモリ装置
KR100252476B1 (ko) * 1997-05-19 2000-04-15 윤종용 플레이트 셀 구조의 전기적으로 소거 및 프로그램 가능한 셀들을 구비한 불 휘발성 반도체 메모리 장치및 그것의 프로그램 방법
KR100374640B1 (ko) * 2000-11-18 2003-03-04 삼성전자주식회사 전하펌프를 구비하지 않는 디코더 및 이를 구비하는 비휘발성메모리장치
KR100395771B1 (ko) * 2001-06-16 2003-08-21 삼성전자주식회사 불휘발성 반도체 메모리 장치 및 그것의 프로그램 방법
US7457156B2 (en) * 2004-09-02 2008-11-25 Micron Technology, Inc. NAND flash depletion cell structure
KR100624302B1 (ko) 2004-10-07 2006-09-19 주식회사 하이닉스반도체 난드 플래시 메모리의 로우 디코더 회로 및 이를 이용한동작 전압 공급 방법
KR20060104834A (ko) 2005-03-31 2006-10-09 주식회사 하이닉스반도체 프로그램 시간을 감소시키는 플래시 메모리 장치의 로우디코더
US7551492B2 (en) * 2006-03-29 2009-06-23 Mosaid Technologies, Inc. Non-volatile semiconductor memory with page erase
KR20070086721A (ko) 2007-06-27 2007-08-27 스펜션 엘엘씨 반도체 장치 및 반도체 장치의 제어 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050109835A (ko) * 2004-05-17 2005-11-22 삼성전자주식회사 불 휘발성 메모리 장치의 프로그램 방법
KR100648289B1 (ko) * 2005-07-25 2006-11-23 삼성전자주식회사 프로그램 속도를 향상시킬 수 있는 플래시 메모리 장치 및그것의 프로그램 방법

Also Published As

Publication number Publication date
US7961523B2 (en) 2011-06-14
US20090273983A1 (en) 2009-11-05
KR20090114859A (ko) 2009-11-04

Similar Documents

Publication Publication Date Title
KR101463584B1 (ko) 비휘발성 메모리 장치 및 그것의 프로그램 방법
KR101532755B1 (ko) 비휘발성 메모리 장치, 그것을 포함하는 메모리 시스템, 그것의 프로그램 방법, 및 그것의 프리차지 전압 부스팅 방법
KR101462489B1 (ko) 비휘발성 메모리 장치의 프로그램 방법 및 이니셜 차징 방법
JP5112180B2 (ja) 駆動方式を改善した立体構造のフラッシュメモリ装置及びその駆動方法
KR101422705B1 (ko) 비휘발성 메모리 장치 및 그것의 프로그램 방법
US7512002B2 (en) Non-volatile memory device and programming, reading and erasing methods thereof
US7944756B2 (en) Non-volatile semiconductor memory device
JP2008140488A (ja) 半導体記憶装置
JP2010073246A (ja) 不揮発性半導体記憶装置
JP5883494B1 (ja) 不揮発性半導体記憶装置
US8233327B2 (en) Method of programming nonvolatile memory device
US9135968B2 (en) Method of operating a semiconductor memory device
US9343161B2 (en) Semiconductor memory device and methods of operating the same
KR101642015B1 (ko) 플래시 메모리 장치 및 플래시 메모리 장치의 프로그램 방법
KR20170075886A (ko) 센싱 제어 신호 생성 장치 및 그를 포함하는 반도체 메모리 장치
KR102416047B1 (ko) 더미 셀의 제어 방법 및 반도체 장치
KR20100090968A (ko) 불휘발성 메모리 장치 및 그것의 프로그램 방법
US7495959B2 (en) Nonvolatile memory device and method of reading information from the same
JP2013069392A (ja) 不揮発性半導体記憶装置及び不揮発性半導体記憶装置のデータ書き込み方法
JP4578133B2 (ja) 部分プログラムによるプログラムディスターブを防止することができるフラッシュメモリ装置
JP2010218623A (ja) 不揮発性半導体記憶装置
JP5284909B2 (ja) Ｎａｎｄ型フラッシュメモリとその消去方法
KR102064514B1 (ko) 반도체 메모리 장치의 동작 방법
KR101523678B1 (ko) 불휘발성 메모리 장치의 프로그램 방법
KR20220060940A (ko) 셀 스트링의 프리차지를 수행하는 비휘발성 메모리 장치 및 이의 프로그램 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
FPAY Annual fee payment

Payment date: 20170630

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20180629

Year of fee payment: 5