KR100374640B1

KR100374640B1 - 전하펌프를 구비하지 않는 디코더 및 이를 구비하는 비휘발성메모리장치

Info

Publication number: KR100374640B1
Application number: KR10-2000-0068729A
Authority: KR
Inventors: 권석천
Original assignee: 삼성전자주식회사
Priority date: 2000-11-18
Filing date: 2000-11-18
Publication date: 2003-03-04
Also published as: KR20020038862A; US20020110040A1; US6560162B2; JP2002197882A; JP3863005B2

Abstract

전하펌프를 구비하지 않는 메모리 셀 디코더 및 이를 구비하는 비 휘발성 반도체 메모리장치가 개시된다. 상기 메모리 셀 디코더는 제 1노드, 상기 메모리 셀 디코더를 선택하는 적어도 하나의 제 1선택신호의 활성화에 응답하여 고전압신호를 상기 제 1노드로 출력하는 제 1전달부, 상기 어드레스에 응답하여 상기 메모리 셀 디코더를 선택하는 제 1제어신호를 발생하고 상기 제 1제어신호가 비활성화되는 경우 상기 제 1노드의 신호를 디스차지하는 제어부, 및 상기 제 1선택신호 및 상기 제 2선택신호가 활성화되는 경우 상기 제 1노드의 신호에 응답하여 상기 워드라인을 인에이블시키는 워드라인인에이블신호를 상기 메모리 셀들로 출력하는 제 2전달부를 구비한다. 상기 비 휘발성반도체 메모리장치는 다수개의 메모리 셀들을 구비하는 메모리 셀 어레이, 상기 다수의 메모리 셀들의 게이트에 각각 접속되는 복수의 워드라인들, 어드레스에 응답하여 상기 워드라인들을 선택하는 복수의 메모리 셀 디코더들, 상기 어드레스를 디코딩하여 상기 메모리 셀 디코더들의 소정의 블락을 선택하는 적어도 하나의 블락선택신호를 상기 메모리 셀 디코더들로 출력하는 제 1프리 디코더, 상기 어드레스에 응답하여 상기 워드라인들을 인에이블시키기위한 워드라인 인에이블신호를 발생하여 상기 메모리 셀 디코더들로 출력하는 제 2프리 디코더를 구비한다.

Description

전하펌프를 구비하지 않는 디코더 및 이를 구비하는 비 휘발성 메모리장치 {Decoder for having not charge pump and non-volatile memory device including the same}

본 발명은 비 휘발성 반도체 메모리장치(non-volatile memory device)에 관한 것으로, 특히 전하 펌프(charge pump)를 구비하지 않는 비 휘발성 반도체 메모리장치의 메모리 셀 디코더, 이를 구비하는 비 휘발성 반도체 메모리장치 및 비 휘발성 반도체 메모리장치의 메모리 셀 어레이에 고전압을 공급하는 방법에 관한 것이다.

비 휘발성 반도체 메모리장치는 데이터(data)를 독출(read), 기입(write) 또는 프로그램밍(programming)을 하기 위하여 비 휘발성 반도체 메모리장치에 공급되는 전원전압(Vcc)보다 높은 고전압(예컨대 20V)을 필요로 한다.

일반적으로, 비 휘발성 반도체 메모리장치의 메모리 셀 어레이를 구성하는 메모리 셀 트랜지스터(memory cell transistor; 이하 '메모리 셀'이라 한다.)에서는 반도체 기판 (substrate)의 양쪽에 소오스(source), 드레인(drain)이 형성되며, 상기 반도체 기판 상에 산화막(gate polysilicon)이 형성되고, 그 위에 플로팅 게이트(floating gate)가 형성되고, 플로팅 게이트 위에 유전체 막(a gate insulting film), 유전체 막 위에 컨트롤 게이트(control gate)가 각각 적층된다.

데이터의 기입 또는 프로그램의 경우, 소스, 드레인 및 기판에 접지전원(예컨대 0V)을, 컨트롤 게이트에 전원전압 (Vcc)보다 높은 고전압을 가하면, 얇은 절연체를 터널링 효과에 의하여 넘어가는 현상(Fowler-Nordheim tunneling)에 의하여전자는 플로팅 게이트로 주입이 되어 문턱레벨(threshold level)이 증가하여 기입 동작이 완료된다.

그러나 데이터의 소거의 경우, 기판에 고전압을, 컨트롤 게이트에 접지 전원을 가하면, 플로팅 게이트로부터 기판으로 전자가 방출되어 소거동작이 완료된다.

따라서, 비 휘발성반도체 메모리장치의 메모리 셀로 전자를 주입하거나, 또는 메모리 셀로부터 전자를 방출시키기 위하여 메모리 셀의 컨트롤 게이트, 또는 기판에 고전압을 인가하여야 한다.

상기 고전압은 메모리 셀을 선택하기 위한 메모리 셀 디코더를 통하여 상기 메모리 셀로 인가 될 수 있어야 한다.

도 1은 종래의 비 휘발성반도체 메모리 장치의 메모리 셀 디코더를 나타내는 회로도이다. 비 휘발성 반도체 메모리장치의 로우 어드레스(row address)를 디코딩하는 로우 디코더(row decoder)에는 다수개의 단위 디코더(unit decoder; 이하 '메모리 셀 디코더'라 한다.)를 구비한다.

상기 메모리 셀 디코더는 드레인이 비트 라인(bit line)에 제 1선택 트랜지스터( 미 도시)와 소오스가 공통 소오스 라인에 연결된 제 2선택 트랜지스터(미 도시)사이에 두 개 이상의 메모리 셀이 직렬로 연결된 구조(이하 '스트링(string)'이라 한다.)를 갖는 논리곱(NAND) 형태의 EEPROM(electrically erasable and programmable read-only memory; 이하 'EEPROM'이라 한다.)에 적용되는 것이다.

도 1을 참조하면, 메모리 셀 디코더(10)는 논리게이트(1), 전달제어부(M1), 전하 펌프(7), 워드라인 인에이블 신호선(WLEN) 및 전달 트랜지스터들(M6 - M7)을구비한다.

또한 스트링 선택라인(string select line; 이하 'SSL'이라 한다.)을 구동하기 위한 트랜지스터 M5, 메모리 셀 디코더가 선택되지 않은 경우 SSL에 접지전원 (GND)을 인가하기 위한 트랜지스터 M4, 접지 선택 라인(ground select line; 이하 'GSL'이라 한다,)을 구동하기 위한 M8을 구비한다.

논리게이트(1)는 데이터를 메모리 셀로 독출, 기입 또는 프로그래밍하기 위하여 메모리 셀을 선택하는 어드레스(Add)를 디코딩(decoding)한다. 따라서, 입력된 어드레스(Add)에 의하여 메모리 셀 디코더(10)가 선택이 되면, 노드 N1의 전압은 전원전압(Vcc)이 되며, 메모리 셀 디코더(10)가 선택되지 않은 경우 노드 N1의 전압은 GND(예컨대 0V)가 된다.

전달 제어부(M1)는 디플리션(depletion)형의 NMOS트랜지스터로 구성되며, 제어클락(nBLKSHF)에 응답하여 노드 N1의 전압이 노드 N2로 전달되는 것을 제어한다.

전하펌프(7)는 노드 N2의 전압에 응답하여 트랜지스터 M2 및 M3가 턴-온 되는 경우 고전압 발생기( 미 도시)로부터 발생된 전원전압(Vcc)보다 높은 고전압신호(Vpp)을 노드 N2로 전달한다.

WLEN[0 : n]은 워드라인 드라이버(word line driver; 미 도시 )의 출력신호이며, 또한 WLEN[0 : n]은 전원전압(Vcc)보다 높은 고전압신호이다. 전달 트랜지스터들(M6 - M7)의 게이트는 고전압신호로 승압된 노드 N2의 신호에 응답하여 턴-온되어 WLEN[0 : n]을 메모리 셀의 워드라인(word line; WL[0] - WL[n])으로 전달한다.

반도체 메모리장치의 집적도가 높아지고, 단위 메모리 셀의 면적이 감소됨에 따라 메모리 셀 디코더가 레이아웃(layout)될 수 있는 공간도 작아져야 된다.

그러나 전하펌프(7)를 구비하는 메모리 셀 디코더의 경우 고전압신호(Vpp)를 메모리 셀로 인가하기 위한 커패시터(C)의 면적은 상당히 크므로 전하펌프(7)를 구비하는 메모리 셀 디코더의 레이아웃 면적이 커지는 문제점이 있다.

또한, 반도체 메모리장치의 동작전원이 낮아짐에 따라 메모리 셀에 고전압을 전달하기 위한 전하펌프(7)의 동작특성이 악화되는 문제점이 있다.

따라서 본 발명이 이루고자하는 기술적인 과제는 메모리 셀 디코더가 레이 아웃되는 면적을 줄이고, 낮은 전원전압에서도 동작 특성을 저하시키지 않고 메모리 셀로 고전압신호을 전달시키는 메모리 셀 디코더 및 이를 구비하는 비 휘발성 반도체 메모리장치를 제공하는 것이다.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.

도 1은 종래의 비 휘발성반도체 메모리 장치의 메모리 셀 디코더를 나타내는 회로도이다.

도 2는 본 발명의 일 실시예에 따른 메모리 셀 디코더를 나타내는 회로도이다.

도 3은 본 발명의 일 실시예에 따른 메모리 셀 디코더를 구비하는 비 휘발성반도체 메모리 장치를 나타내는 블락도이다.

도 4는 본 발명의 다른 실시예에 따른 메모리 셀 디코더를 나타내는 회로도이다.

도 5은 본 발명의 다른 실시예에 따른 메모리 셀 디코더를 구비하는 비 휘발성반도체 메모리 장치를 나타내는 블락도이다.

도 6은 본 발명의 실시예에 따른 메모리 셀 디코더의 동작을 나타내는 타이밍도이다.

상기 기술적 과제를 달성하기 위한 본 발명에 따르면, 어드레스에 응답하여 메모리 어레이의 다수개의 메모리 셀들의 워드라인들을 인에이블시키는 메모리 셀 디코더는 제 1노드, 제 1전달부, 제어부 및 제 2전달부를 구비한다.

상기 제 1전달부는 상기 메모리 셀 디코더를 선택하는 적어도 하나의 제 1선택신호의 활성화에 응답하여 고전압신호를 상기 제 1노드로 출력하고, 제어부는 상기 어드레스에 응답하여 상기 메모리 셀 디코더를 선택하는 제 2선택신호를 발생하고 상기 제 2선택신호가 비활성화되는 경우 상기 제 1노드의 신호을 디스차지한다.

상기 제 2전달부는 상기 제 1선택신호 및 상기 제 2선택신호가 활성화되는 경우 상기 제 1노드의 신호에 응답하여 상기 워드라인을 인에이블시키는 워드라인인에이블신호를 상기 메모리 셀들로 출력한다.

상기 제 1전달부는 제 1단이 상기 고전압신호를 수신하고, 게이트가 상기 제 1선택신호를 수신하며, 제 2단이 상기 제 1노드에 접속되는 MOS트랜지스터를 구비한다.

바람직하게는 상기 제 1전달부는 게이트가 상기 제 1선택신호를 수신하며, 제 2단이 상기 제 1노드에 접속되는 제 1MOS트랜지스터, 및 게이트가 제 2선택신호를 수신하며 제 1단이 상기 고전압신호를 수신하며, 제 2단이 상기 제 1MOS트랜지스터의 제 1단에 접속되는 제 2 MOS트랜지스터를 구비한다.

바람직하게는 상기 고전압신호 및 상기 워드라인 인에이블신호는 상기 메모리 셀 디코더의 전원전압보다 높은 전압을 갖는 신호인 것을 특징으로 한다.

본 발명의 일 실시예에 따른 비 휘발성 반도체 메모리장치는 다수개의 메모리 셀들을 구비하는 메모리 셀 어레이, 상기 다수의 메모리 셀들의 게이트에 각각 접속되는 복수의 워드라인들, 어드레스에 응답하여 상기 워드라인들을 선택하는 복수의 메모리 셀 디코더들, 제 1프리 디코더 및 제 2프리디코더를 구비한다.

상기 제 1프리 디코더는 상기 어드레스를 디코딩하여 상기 메모리 셀 디코더들의 소정의 블락을 선택하는 복수개의 블락선택신호를 상기 메모리 셀 디코더들로 출력하며, 상기 제 2프리 디코더는 상기 어드레스에 응답하여 상기 워드라인들을 인에이블시키기위한 워드라인 인에이블신호를 발생하여 상기 메모리 셀 디코더들로출력하는 제 2프리 디코더를 구비한다,

상기 메모리 셀 디코더 각각은 제 1노드, 제 2전달부, 제어부 및 제 2전달부를 구비한다. 상기 제 1전달부는 적어도 하나의 상기 블락선택신호의 활성화에 응답하여 고전압신호를 상기 제 1노드로 출력하며, 상기 제어부는 상기 어드레스에 응답하여 상기 메모리 셀 디코더를 선택하는 제 1제어신호를 발생하고 상기 제 1제어신호가 비활성화되는 경우 상기 제 1노드의 신호을 디스차지한다.

상기 제 2전달부는 상기 적어도 하나의 블락선택신호 및 상기 제 1제어신호가 활성화되는 경우 상기 제 1노드의 신호에 응답하여 상기 워드라인인에이블신호를 상기 메모리 셀들로 출력한다. 상기 반도체 메모리장치에 사용되는 메모리 셀 디코더는 본 발명의 실시예에 따른 메모리 셀 디코더가 사용된다.

본 발명의 일 실시예에 따른 비 휘발성 반도체 메모리장치에 고전압을 메모리 셀 어레이에 공급하는 방법은 다음의 단계를 구비한다. 어드레스를 디코딩하여 적어도 하나의 블락선택신호를 메모리 셀 디코더들로 출력하는 단계, 상기 블락선택신호에 응답하여 제 1고전압을 각각의 셀 디코더들의 제 1전달부 출력단으로 공급하는 단계, 셀 디코더들을 선택/비선택하는 단계, 비선택된 디코더들의 상기 제 1전달부 출력단들로 공급된 상기 제 1고전압을 디스차지하는 단계, 선택된 디코더들의 상기 제 1전달부 출력단으로 공급된 상기 제 1고전압을 제 2전달부로 공급하는 단계, 및 상기 선택된 디코더들의 상기 제 1고전압에 의하여 제어되어 상기 제 2전달부를 통하여 제 2고전압을 워드라인으로 공급하는 단계를 구비한다.

바람직하게는 상기 제 1고전압은 고전압 발생기에서 발생되고, 상기 블락선택신호는 셀 디코더들을 선택/비선택하는 단계에서 디스에이블된다. 또한, 상기 제 1고전압은 상기 제 2고전압이 상기 제 2전달부로 공급되는 시점에서 상기 제 1고전압보다 높은 전압으로 부스팅된다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 2는 본 발명의 일 실시예에 따른 메모리 셀 디코더를 나타내는 회로도이다. 도 2를 참조하면, 메모리 셀 디코더(20A, 20B, 20C)는 제 1노드(N15), 제 1전달부(19A), 제 2전달부(M17 -M18) 및 제어부(11)를 구비한다. 메모리 셀 디코더 (20A)는 클램핑부(17) 및 연결부(M11)를 더 구비할 수 있다.

또한, SSL을 구동하기 위한 트랜지스터 M16, 메모리 셀 디코더(20A)가 선택되지 않은 경우 SSL에 접지전원(Vss 또는 GND)을 인가하기 위한 트랜지스터 M15 및 GSL을 구동하기 위한 M18을 더 구비한다.

제 1전달부(19A)는 전원 전압(Vcc)보다 높은 고전압신호(Vpp)를 수신하는 노드 N11, 선택신호(GSi)를 수신하는 노드 N13 및 노드 N15를 구비한다.

제 1전달부(19A)는 드레인이 노드 11에 접속되고, 게이트가 노드 13에 접속되고, 소오스가 노드 15에 접속되는 MOS트랜지스터 M14를 구비한다.

제 1선택신호(GSi)는 어드레스(Add)를 디코딩하여 메모리 셀 디코더(20A)가 선택된 경우 활성화(예컨대 논리 '하이')되고, 메모리 셀 디코더(20A)가 선택되지 않은 경우 비활성화(예컨대 논리 '로우')된다.

따라서, GSi가 활성화되는 경우 트랜지스터 M14가 턴-온(turn-on)되어 고전압신호(Vpp)는 노드 N15로 전달된다. Vpp는 전원전압(Vcc)보다 높은 고전압이며, 고전압발생기(미 도시)로부터 발생되며, 전원전압(Vcc)보다 높은 전압을 통칭한다.

제 2전달부(M17 - M18)는 노드 N15의 신호에 응답하여 워드라인 인에이블신호(word line enable signal; 이하 'WLEN[0 : n]'라 한다.)를 비 휘발성 반도체 메모리장치의 메모리 셀 어레이의 메모리 셀의 게이트에 접속된 워드라인(word line) WL[0] - WL[n]으로 출력한다.

제 2전달부(M17 - M18)는 다수개의 NMOS 트랜지스터들(M17 - M18)을 구비하며, 각각의 NMOS트랜지스터(M17, M18)의 게이트는 노드 N15에 접속되고, 소오스는 메모리 셀의 워드라인(word line) WL[0] - WL[n]에 접속되고, 드레인으로 WLEN[0 : n]이 인가된다.

제어부(11)는 제 1논리게이트(12), 제 2논리게이트(13), 제 3논리게이트(15) 및 NMOS트랜지스터(M12)를 구비한다. 제 1논리게이트(12)는 부정 논리곱(NAND)으로 구현되며, 어드레스(Add)에 응답하여 메모리 셀 디코더(20A)를 선택하는 신호 (Addsel)를 제 2논리 게이트(13)로 출력한다. 메모리 셀 디코더(20A)가 선택된 경우 Addsel은 비활성화(예컨대 논리 '로우')되고, 메모리 셀 디코더가 선택되지 않은 경우 Addsel은 활성화(예컨대 논리 '하이')된다.

제 2논리 게이트(13)는 Addsel에 응답하여 Addsel을 반전시킨 선택신호(SEL)를 출력한다.

따라서 어드레스(Add)에 응답하여 메모리 셀 디코더(20A)가 선택된 경우 제 2선택신호(SEL)는 활성화(예컨대 논리 '하이')되고, 메모리 셀 디코더(20A)가 선택되지 않은 경우 SEL은 비활성화(예컨대 논리 '로우')가 된다.

또한 제 2선택신호(SEL)는 메모리 셀 디코더(20A)를 선택하는 어드레스(Add) 이외에 어드레스(Add)에 무관하게 메모리 셀 디코더(20A)의 선택을 제어하는 제 3선택신호(ALLSEL)에 응답할 수 있다..

도 2를 참조하면, 제어부(11)의 제 2논리게이트(13)는 부정논리곱(NAND)으로 구현되며, ALLSEL가 비활성화(예컨대 논리 '로우')되면, 어드레스(Add)에 무관하게 제 2선택신호(SEL)가 활성화된다.

그러나 ALLSEL이 활성화(예컨대 논리 '하이')되는 경우에는 Addsel이 비활성화(예컨대 논리 '로우')되는 경우에만 제 2선택신호(SEL)가 활성화된다.

제 3논리게이트(15)는 인버터로 구성되며, 제 2선택신호(SEL)에 응답하여 제 2선택신호(SEL)의 반전신호를 NMOS 트랜지스터 M12의 게이트로 출력한다. 제 2선택신호(SEL)가 비활성화되는 경우 NMOS트랜지스터 M12는 턴-온되어 노드 N15의 전압을 접지전압(GND)으로 디스차지(discharge)한다.

즉, 제 1선택신호(GSi)가 활성화되어 노드 N15가 고전압신호로 승압된 경우, 제 1제어신호(SEL)가 비활성화되면, NMOS 트랜지스터 M12는 턴-온되어 노드 N15의 고전압신호는 GND로 디스차지된다. 또한 제 1제어신호(SEL)가 비활성화되면, 인버터(15)의 출력신호에 응답하여 NMOS 트랜지스터 M15가 턴 온되면, SSL에 접지전원(Vss 또는 GND)이 인가된다.

클램핑부(17)는 제 1전달부(19A)와 병렬로 접속되고 노드 N15로 인가되는 고전압신호(Vpp)의 과도한 상승을 방지하기 위한 것이다. 클램핑부(17)는 드레인이 노드 N11에 접속되고, 게이트가 노드 N15에 접속되고, 소오스가 노드 N15에 접속되는 MOS트랜지스터 M13을 구비한다.

또한, 클램핑부(17)는 게이트 및 소오스가 전단의 MOS트랜지스터의 드레인에 직렬로 접속되는 다이오드형태의 다수개의 MOS트랜지스터로 구성될 수 있다.

연결부(M11)는 데이터의 소거를 제어하는 제어신호(ERSEN)에 응답하여 제 2선택신호(SEL)가 노드 N15로 출력되는 것을 제어한다. 연결부(M11)는 드레인이 제 2논리게이트(13)의 출력단자에 접속되고, 게이트로 제어신호(ERSEN)가 입력되고, 소오스가 노드 N15에 접속되는 디프리션 형 NMOS 트랜지스터(depletion N-type MOS transistor) M11을 구비한다.

제어신호(ERSEN)는 데이터의 소거(erasing of data)의 경우 활성화(예컨대 논리 '하이')되고, 그 이외의 경우에는 비활성화(예컨대 논리 '로우')된다. 따라서, 데이터의 프로그래밍 시에는 제 1제어신호(SEL)가 노드 N15로 전송되나, 소거 시에는 제 1제어신호(SEL)는 노드 N15로 전송되지 않는다.

도 3은 본 발명의 일 실시예에 따른 메모리 셀 디코더를 구비하는 비 휘발성반도체 메모리 장치를 나타내는 블락도이다. 도 3을 참조하면, 비 휘발성 반도체 메모리장치는 복수의 메모리 셀 디코더들(20A, 20B 및 20C), 제 1프리 디코더(31),제 2프리 디코더(33)를 구비하는 어드레스 디코더(Address decoder) 및 GSL 드리이버(35), SSL 드라이버(37) 및 SSLGND 드라이버 (39)를 구비한다.

제 1프리 디코더(31)는 어드레스(Add0)를 디코딩하여 어드레스 디코더에 포함되는 모든 메모리 셀 디코더들 중에서 소정의 단위 (예컨대 모든 메모리 셀 디코더들의 1/N; 여기서 N은 자연수로 본 발명의 경우 N=16으로 가정한다.) 개수의 메모리 셀 디코더를 선택하는 제 1선택신호(GSi)를 메모리 셀 디코더들로 출력한다.

제 1프리디코더(31)에 의하여 모든 메모리 셀 디코더들 중에서 소정의 단위 개수의 메모리 셀 디코더(20A, 20B, 20C)가 선택되었다고 가정하면, 메모리 셀 디코더들(20A, 20B, 20C)로 출력되는 GSi는 활성화되고, 선택되지 않은 나머지 소정의 단위 개수의 메모리 셀 디코더들( 미 도시)로 출력되는 GSi는 비활성화된다.

제 2프리 디코더(33)는 어드레스(Add1)를 디코딩하여 N개 (본 발명의 경우 N=16이다.)의 워드라인 인에이블신호(WELN[0 : n])를 메모리 셀 디코더(20A, 20B, 20C)로 출력한다.

GSL 드라이버(35)는 GSL을 구동하기 위하여 소정의 신호 (예컨대 데이터 독출 시에는 고전압신호(Vpp)를, 데이터 소거 시에는 전원전압(Vcc)을, 데이터 프로그래밍 시에는 접지전원(GND))를 메모리 셀 디코더들(20A, 20B, 20C)로 출력한다.

SSL 드라이버(37)는 SSL을 구동하기 위하여 소정의 신호(예컨, 데이터 프로그래밍 시에는 전원전압(Vcc))를 메모리 셀들(20A, 20B, 20C)로 출력하고, SSLGND 드라이버(39)는 SSL이 동작을 완료한 후 접지전원을 공급한다.

일반적으로 고전압신호(Vpp)는 고전압 발생기에서 발생되는 전압으로 비 휘발성 반도에 메모리장치의 전원전압(Vcc)보다 높은 전압으로, 데이터 프로그램 시에는 양의 고전압신호(예컨대 12V)를, 데이터 소거 시에는 음의 고전압신호(예컨대 -12V)를 메모리 셀 디코더들(20A, 20B 및 20C)로 출력한다.

도 6은 본 발명의 실시예에 따른 메모리 셀 디코더의 동작을 나타내는 타이밍도이다. 도 2, 3 및 6을 참조하여 본 발명의 일 실시예에 따른 메모리 셀 디코더및 이를 구비하는 비 휘발성 반도체 메모리장치의 동작이 상세히 설명되어진다.

제 1프리 디코더(31)는 어드레스(Add0)를 디코딩 (decoding)하여 어드레스 디코더의 전체 메모리 셀 디코더들의 1/16 개수의 메모리 셀 디코더들 중에서 메모리 셀 디코더들(20A, 20B, 20C)선택하는 제 1선택신호(GSi)를 메모리 셀 디코더들 (20A, 20B, 20C)로 출력한다.

제 1프리 디코더(31)에 의하여 메모리 셀 디코더(20A, 20B, 20C)가 선택된 경우, 메모리 셀 디코더(20A, 20B, 20C)로 입력되는 GSi(SEL)는 고전압신호(Vpgm)이다.

그러나 제 1프리 디코더(31)에 의하여 선택되지 않은 메모리 셀 디코더들(미 도시)로 입력되는 GSi(Unsel)은 GND이다.

따라서, 메모리 셀 디코더들(20A, 20B, 20C)로 입력된 GSi(SEL)에 의하여 노드 N13에 고전압신호(Vpgm)가 인가되면, 트랜지스터 M14가 턴-온된다. 따라서, 노드 N15에 고전압신호(Vpgm)에서 트랜지스터 M14의 문턱전압(threshold voltage; Vth)의 차에 해당하는 고전압신호(Vpgm - Vth)가 프리차지(precharge)된다.

제 2프리디코더(33)는 어드레스(Add1)를 디코딩하여 WLEN[0 : n]을 메모리셀 디코더들(20A, 20B, 20C)로 출력한다. 이때 선택된 WLEN(Sel)은 고전압신호 (Vpgm), 선택되지 않은 WLEN(Unsel)은 고전압신호(Vpass)가 인가된다. Vpass는 Vpgm 신호보다 낮고 전원전압(Vcc)보다는 높은 신호이다.

메모리 셀 디코더(20A)의 제어부(11)는 입력되는 어드레스(Add4)를 디코딩하여 메모리 셀 디코더(20A)가 선택된 경우 활성화된 제 1제어신호(SEL)를 출력한다.

데이터 프로그램시의 경우 제어신호(ERSEN)은 비활성화(GND)되므로 활성화된 제 1제어신호(SEL)는 노드 N15로 전달된다.

이 경우, 노드 N15의 신호는 Vpgm - Vth으로 프리차지되어 있으므로 트랜지스터 M15 및 제 2전달부 (M17 - M18)의 트랜지스터는 노드 N15의 전압( Vpgm - Vth) 에 응답하여 턴온된다.

따라서, WLEN(sel)에 Vpgm 또는 WLEN(Unsel)에 Vpass가 인가됨에 따라, 트랜지스터들(M17 - M18)의 소오스, 드레인과 노드 N15간의 기생 커패시턴스에 의한 부스팅 (boosting)효과에 의하여 노드 N15의 신호는 Vpgm + Vth로 상승한다.

또한, 노드 N15 및 각각의 트랜지스터(M17 - M18)사이에 커패시턴스를 구비할 수 있으며, 커패시턴스에 의한 부스팅 (boosting)효과로 노드 N15의 신호는 Vpgm + Vth으로 상승시킬 수 있다. 그리고 SSLDRV의 출력신호가 활성화되므로 SSL이 구동된다.

따라서 제 1선택신호(GSi) 및 제 1제어신호(SEL)가 활성화되는 경우 노드 N15의 신호에 응답하여 메모리 셀의 워드라인을 인에이블시키는 WLEN[ 0 : n]은 전압강하 없이 메모리 셀들로 출력된다.

또한 제어부(11)가 제 2제어신호(ALLSEL)에 응답하여 제 1제어신호(SEL)를 출력하는 경우를 간단히 설명한다.

우선, 데이터 프로그래밍의 경우 제 2제어신호(ALLSEL)가 소정의 구간동안 활성화(예컨대 논리 '하이')에서 비활성화(예컨대 논리 '로우')로 전이 (transition)하면, 각각의 메모리 셀 디코더들(20A, 20B, 20C)의 제 1제어신호 (SEL)는 입력되는 어드레스(Add2 - Add4))에 무관하게 활성화된다.

그리고, 어드레스(Add0)에 응답하여 제 1프리 디코더(31)의 출력신호(GSi)가 활성화되면, 모든 메모리 셀 디코더들(20A, 20B, 20C)의 노드 N15의 전압은 Vpgm - Vth로 프리차지되므로 트랜지스터(M16 - M17)이 턴온이 되어 WLEN[ 0 : n]은 메모리 셀의 WL[0] - WL[n]로 출력된다.

ALLSEL이 비활성화에서 활성화로 전이하고, 어드레스(Add4)의 의하여 메모리 셀 디코더(20A)가 선택된다고 가정하면, 선택된 메모리 셀 디코더(20A)의 선택신호 (SEL)는 활성화되므로 노드 N15의 전압은 Vpgm - Vth를 유지한다.

그러나 어드레스(Add4)에 응답하여 선택되지 않은 메모리 셀 디코더(20B, 20C)의 제 2선택신호(SEL)는 비활성화되므로 트랜지스터 M12가 턴 온이 되어 노드 N15의 전압은 GND로 디스차지된다.

도 4는 본 발명의 다른 실시예에 따른 메모리 셀 디코더를 나타내는 회로도이다. 도 4를 참조하면, 메모리 셀 디코더(50)는 제 1전달부(19B)를 제외하고는 도 2의 구성과 같다. 따라서 이하에서는 제 1전달부(19B)의 구조와 동작만을 설명한다.

제 1전달부(19B)는 제 1선택신호(GSi) 및 제 2선택신호(GSin)에 응답하여 고전압신호(Vpp)를 노드 N15로 전송한다.

제 1전달부(19B)는 드레인이 노드 N11에 접속되고 게이트(N13B)로 제 2선택신호(GSin)가 입력되는 트랜지스터 M41 및 소오스가 노드 N15에 접속되고 게이트(N13A)로 제 1선택신호(GSi)가 입력되고 드레인이 트랜지스터 M41의 소오스에 접속되는 트랜지스터 M14를 구비한다.

노드 N15의 신호는 제 1선택신호(GSi) 및 제 선택신호(GSin)가 활성화되는 경우 고전압신호(Vpp)에서 트랜지스터 M14 및 41의 문턱전압의 차에 해당하는 전압, 즉 Vpgm - 2Vth로 프리차지된다.

데이터 프로그래밍의 경우, 어드레스(Add)에 응답하여 제 1제어신호(SEL)가 활성화되면 노드 N15의 전압은 Vpgm - 2Vth를 유지한다. 따라서, 트랜지스터( M16 - M18)는 노드 N15의 전압에 응답하여 턴-온되므로 WLEN[0 : n]이 WL[0] - WL[n]으로 출력된다. 그러나 제 1제어신호(SEL)가 비활성화되면 트랜지스터 M12가 턴온되어 노드 N15의 신호는 GND로 디스차지된다.

WLEN(sel)에 Vpgm 또는 WLEN(Unsel)에 Vpass가 인가되면, 트랜지스터들(M17 - M18)의 소오스, 드레인과 노드 N15간의 기생 커패시턴스에 의한 부스팅 (boosting)효과에 의하여 노드 N15의 전압이 Vpgm 으로 상승한다.

노드 N15 및 각각의 트랜지스터(M17 - M18)사이에 커패시턴스를 구비할 수 있으며, 커패시턴스에 의한 부스팅 (boosting)효과로 노드 N15의 전압이 Vpgm으로 상승시킬 수 있다. 그리고 SSLDRV의 출력신호가 활성화되므로 SSL이 구동된다.

따라서 제 1선택신호(GSi), 제 2선택신호(GSin) 및 제 1제어신호(SEL)가 활성화되는 경우 노드 N15의 신호에 응답하여 WLEN[ 0 : n]은 메모리 셀들의 워드라인 WL[0] - WL[n]으로 출력된다.

또한, 제 1제어신호(SEL)가 메모리 셀 디코더(20A)를 선택하는 어드레스 (Add) 이외에 어드레스(Add)에 무관하게 메모리 셀 디코더(20A)의 선택을 제어하는 제 2제어신호(ALLESL)에 응답하여 제어되는 경우를 설명한다.

도 4를 참조하면, 제어부(11)의 제 2논리게이트(13)는 ALLSEL 및 Addsel를 부정논리곱(NAND)한다. 따라서, ALLSEL가 비활성화(예컨대 논리 '로우')되면, 어드레스(Add)에 무관하게 제 1제어신호(SEL)는 활성화된다.

그러나 ALLSEL이 활성화(예컨대 논리 '하이')되는 경우에는 Addsel이 비활성화(예컨대 논리 '로우')되는 경우에만 제 1제어신호(SEL)가 활성화된다.

논리게이트(15)는 인버터로 구성되며, 제 1제어신호(SEL)에 응답하여 제 1제어신호(SEL)를 반전시켜 NMOS 트랜지스터 M12의 게이트로 출력한다. 제 1제어신호 (SEL)가 비활성화되는 경우 NMOS트랜지스터 M12는 턴-온되어 노드 N15의 전압을 디스차지 한다.

즉, 제 1선택신호(GSi) 및 제 2선택신호(GSin)가 활성화되어 노드 N15가 고전압신호로 승압된 경우, 제 1제어신호(SEL)가 비활성화되면, NMOS 트랜지스터 M12는 턴-온되어 노드 N15의 고전압신호는 GND로 디스차지(discharge)된다. 또한 제 1제어신호(SEL)가 비활성화되면, 인버터(15)의 출력신호에 응답하여 NMOS 트랜지스터 M15가 턴 온되면, SSL에 접지전원 (Vss 또는 GND)이 인가된다.

따라서 제 1선택신호(GSi), 제 2선택신호(GSin) 및 제 1제어신호(SEL)가 활성화되는 경우 노드 N15의 신호에 응답하여 WLEN[ 0 : n]는 메모리 셀의 워드라인 WL[0] - WL[n]으로 출력된다.

도 5는 본 발명의 다른 실시예에 따른 메모리 셀 디코더를 구비하는 비 휘발성반도체 메모리 장치를 나타내는 블락도이다. 도 5를 참조하면, 비 휘발성 반도체 메모리장치는 복수의 메모리 셀 디코더들(50A, 50B 및 50C), 제 1프리 디코더(51) 및 제 2프리 디코더(53)를 구비하는 어드레스 디코더(Address decoder) 및 GSL 드리이버(55), SSL 드라이버(57) 및 SSLGND 드라이버 (59)를 구비한다.

도 5를 참조하면, 제 1프리 디코더(51)의 출력신호가 제 1선택신호 (GSi) 및 제 2선택신호(GSin)를 출력하는 것 이외에는 도 3의 구성과 동일하다. 이하에서는 제 1프리 디코더(51)와 관련된 부분만 설명하겠다.

제 1프리 디코더(31)는 어드레스(Add0)를 디코딩 (decoding)하여 어드레스 디코더의 전체 메모리 셀 디코더의 1/4 개수의 메모리 셀 디코더를 선택하는 제 1선택신호(GSi), 및 상기 전체 메모리 셀 디코더의 1/4 개수의 메모리 셀 디코더를 선택하는 제 2선택신호(GSin)를 메모리 셀 디코더들로 출력한다.

제 1선택신호(GSi) 및 제 2선택신호(GSin)에 의하여 어드레스 디코더의 전체 메모리 셀 디코더들 중에서 메모리 셀 디코더(50A, 50B, 50C)가 선택되었다고 가정하면, 메모리 셀 디코더(50A, 50B, 50C)로 입력되는 제 1선택신호(GSi) 및 제 2선택신호(GSin)는 고전압신호(Vpgm)이다.

그러나 제 1프리 디코더(51)에 의하여 선택되지 않은 메모리 셀 디코더들(미 도시)로 입력되는 제 1선택신호(GSi) 및 제 2선택신호(GSin)는 접지전원(GND)이다.

따라서 제 1선택신호(GSi), 제 2선택신호(GSin) 및 제 1제어신호 (SEL)가 활성화되는 경우 노드 N15의 신호에 응답하여 WLEN[ 0 : n]은 메모리 셀들의 워드라인 WL[0] - WL[n]으로 출력된다.

또한, 본 발명에 따른 비 휘발성 반도체 메모리장치의 메모리 셀 어레이에 고전압을 공급하는 방법은 이미 상술한 메모리 셀 디코더 및 이를 구비하는 반도체 메모리장치에 근거하여 간단히 설명되어 진다.

비 휘발성 반도체 메모리장치의 메모리 셀 어레이에 고전압을 공급하는 방법은 입력되는 어드레스를 디코딩하여 적어도 하나의 블락선택신호를 메모리 셀 디코더들로 출력하고, 상기 블락선택신호에 응답하여 전원전압보다 높은 제 1고전압을 각각의 셀 디코더들에 구비된 제 1전달부 출력단으로 공급한다.

그리고, 셀 디코더들을 선택 도는 비선택하는 단계를 구비하며, 비선택된 디코더들의 상기 제 1전달부 출력단들로 공급된 상기 제 1고전압을 디스차지하고, 선택된 디코더들의 상기 제 1전달부 출력단으로 공급된 상기 제 1고전압을 제 2전달부로 공급한다.

상기 선택된 디코더들의 상기 제 1고전압에 의하여 제어되어 상기 제 2전달부를 통하여 제 2고전압을 워드라인으로 공급하는 단계를 구비한다. 상기 제 1고전압은 고전압 발생기에서 발생되며, 상기 블락 선택신호는 셀 디코더들을 선택 또는 비선택하는 단계에서 디스에이블 시킨다.

상기 제 1고전압은 상기 제 2고전압이 상기 제 2전달부로 공급되는 시점에서 상기 제 1고전압보다 높은 전압으로 부스팅되고, 상기 비선택 셀 디코더의 출력단에 공급된 상기 제 1고전압을 제어부를 통하여 디스차지한다. 상기 각 셀 디코더들의 제 1전달부는 복수개의 블락선택신호에 의하여 제어되며, 상기 제 1전달부 출력단의 과전압을 방지하기 위한 크램프 회로가 구비된다.

본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상술한 바와 같이 본 발명에 따른 전하펌프를 구비하지 않는 비 휘발성 반도체 메모리장치의 메모리 셀 디코더 및 이를 구비하는 비 휘발성 반도체 메모리장치는 메모리 셀 디코더가 레이아웃되는 면적을 줄이고, 낮은 동작전원에서도 동작 특성을 저하시키지 않고 메모리 셀로 고전압신호를 전달시키는 장점이 있다.

Claims

어드레스에 응답하여 메모리 어레이의 다수개의 메모리 셀들의 워드라인들을인에이블시키는 메모리 셀 디코더에 있어서,

제 1노드;

상기 메모리 셀 디코더를 선택하는 적어도 하나의 제 1선택신호의 활성화에 응답하여 고전압신호를 상기 제 1노드로 출력하는 제 1전달부;

상기 어드레스에 응답하여 상기 메모리 셀 디코더를 선택하는 제 1제어신호를 발생하고 상기 제 1제어신호가 비활성화되는 경우 상기 제 1노드의 신호를 디스차지하는 제어부; 및

상기 제 1선택신호 및 상기 제 1제어신호가 활성화되는 경우 상기 제 1노드의 신호에 응답하여 상기 워드라인을 인에이블시키는 워드라인인에이블신호를 상기 메모리 셀들로 출력하는 제 2전달부를 구비하는 것을 특징으로 하는 메모리 셀 디코더.
제 1항에 있어서, 상기 제어부는,

상기 어드레스를 부정논리곱하여 출력하는 제 1논리회로;

상기 제 1회로의 출력신호 및 상기 메모리 셀 디코더를 선택하는 제 2제어신호를 부정논리곱하여 상기 제 1제어신호를 출력하는 제 2논리회로;

상기 제 1제어신호를 반전시키는 인버터; 및

상기 인버터의 출력신호에 응답하여 상기 제 1노드의 신호를 디스차지하는 디스차지부를 구비하는 것을 특징으로 하는 메모리 셀 디코더.
제 1항에 있어서, 상기 고전압신호는 상기 메모리 셀 디코더의 전원전압보다 높은 전압을 갖는 신호인 것을 특징으로 하는 메모리 셀 디코더.
제 1항에 있어서, 상기 제 1선택신호는,

상기 어드레스를 디코딩하는 제 1프리 디코더로부터 발생되는 것을 특징으로 하는 메모리 셀 디코더.
제 1항에 있어서, 상기 제 1전달부는,

제 1단이 상기 고전압신호를 수신하고, 게이트가 상기 제 1선택신호를 수신하며, 제 2단이 상기 제 1노드에 접속되는 MOS트랜지스터인 것을 특징으로 하는 메모리 셀 디코더.
제 1항에 있어서, 상기 제 1전달부는,

게이트가 상기 제 1선택신호를 수신하며, 제 2단이 상기 제 1노드에 접속되는 제 1MOS트랜지스터; 및

게이트가 제 2선택신호를 수신하며 제 1단이 상기 고전압신호를 수신하며, 제 2단이 상기 제 1MOS트랜지스터의 제 1단에 접속되는 제 2 MOS트랜지스터를 구비하는 것을 특징으로 하는 메모리 셀 디코더.
제 1항에 있어서, 상기 워드라인인에이블신호는,

상기 어드레스를 디코딩하는 제 2프리 디코더의 출력인 것을 특징으로 하는 메모리 셀 디코더.
제 9항에 있어서, 상기 워드라인인에이블신호는,

상기 메모리 셀 디코더의 전원전압보다 높은 전압을 갖는 신호인 것을 특징으로 하는 메모리 셀 디코더.
제 1항에 있어서, 상기 제 2전달부는,

복수의 MOS트랜지스터들을 구비하며,

각각의 MOS트랜지스터의 게이트는 상기 제 1노드에 접속되고, 제 2단은 상기 워드라인에 접속되고, 제 1단으로 상기 워드라인인에이블신호가 인가되는 것을 특징으로 하는 메모리 셀 디코더.
제 1항에 있어서, 상기 메모리 셀 디코더는,

상기 제 1전달부와 병렬로 연결되고 상기 제 1노드의 신호의 과도한 상승을 방지하기 위한 클램핑부를 더 구비하는 것을 특징으로 하는 메모리 셀 디코더.
제 10항에 있어서, 상기 클램핑부는,

제 2단이 상기 고전압신호를 수신하고, 게이트 및 제 1단이 상기 제 1노드에 접속되는 MOS트랜지스터를 구비하는 것을 특징으로 하는 메모리 셀 디코더.
제 10항에 있어서, 상기 클램핑부는,

복수개의 MOS트랜지스터가 다이오드형태로 직렬로 연결되는 것을 특징으로 하는 메모리 셀 디코더.
다수개의 메모리 셀들을 구비하는 메모리 셀 어레이;

상기 다수의 메모리 셀들의 게이트에 각각 접속되는 복수의 워드라인들;

어드레스에 응답하여 상기 워드라인들을 선택하는 복수의 메모리 셀 디코더들;

상기 어드레스를 디코딩하여 상기 메모리 셀 디코더들의 소정의 블락을 선택하는 복수개의 블락선택신호를 상기 메모리 셀 디코더들로 출력하는 제 1프리 디코더;

상기 어드레스에 응답하여 상기 워드라인들을 인에이블시키기위한 워드라인 인에이블신호를 발생하여 상기 메모리 셀 디코더들로 출력하는 제 2프리 디코더를 구비하며,

상기 메모리 셀 디코더 각각은,

제 1노드;

상기 적어도 하나의 블락선택신호의 활성화에 응답하여 고전압신호를 상기 제 1노드로 출력하는 제 1전달부;

상기 어드레스에 응답하여 상기 메모리 셀 디코더를 선택하는 제 1제어신호를 발생하고 상기 제 1제어신호가 비활성화되는 경우 상기 제 1노드의 신호을 디스차지하는 제어부; 및

상기 적어도 하나의 블락선택신호 및 상기 선택신호가 활성화되는 경우 상기 제 1노드의 신호에 응답하여 상기 워드라인인에이블신호를 상기 메모리 셀들로 출력하는 제 2전달부를 구비하는 것을 특징으로 하는 반도체 메모리장치.
제 13항에 있어서, 상기 제어부는,

상기 어드레스에 응답하여 논리곱된 상기 제 1제어신호를 발생하는 논리곱회로;

상기 제 1제어신호를 반전시키는 인버터; 및

상기 인버터의 출력신호에 응답하여 상기 제 1노드의 신호를 디스차지하는 디스차지부를 구비하는 것을 특징으로 하는 메모리 셀 디코더.
제 13항에 있어서, 상기 제어부는,

상기 어드레스를 부정논리곱하여 출력하는 제 1논리회로;

상기 제 1회로의 출력신호 및 상기 메모리 셀 디코더를 선택하는 제 2제어신호를 부정논리곱하여 상기 제 2선택신호를 출력하는 제 2논리회로;

상기 제 1제어신호를 반전시키는 인버터; 및

상기 인버터의 출력신호에 응답하여 상기 제 1노드의 신호를 디스차지하는 디스차지부를 구비하는 것을 특징으로 하는 메모리 셀 디코더.
제 13항에 있어서, 상기 고전압신호는 상기 메모리 셀 디코더의 전원전압보다 높은 전압을 갖는 신호인 것을 특징으로 하는 메모리 셀 디코더.
제 13항에 있어서, 상기 제 1전달부는,

제 1단이 상기 고전압신호를 수신하고, 게이트가 상기 블락선택신호를 수신하며, 제 2단이 상기 제 1노드에 접속되는 MOS트랜지스터인 것을 특징으로 하는 메모리 셀 디코더.
제 13항에 있어서, 상기 제 1전달부는,

게이트가 상기 블락선택신호를 수신하며, 제 2단이 상기 제 1노드에 접속되는 제 1MOS트랜지스터; 및

게이트가 다른 블락선택신호를 수신하며 제 1단이 상기 고전압신호를 수신하며, 제 2단이 상기 제 1MOS트랜지스터의 제 1단에 접속되는 제 2 MOS트랜지스터를 구비하는 것을 특징으로 하는 메모리 셀 디코더.
제 13항에 있어서, 상기 워드라인인에이블신호는,

상기 어드레스를 디코딩하는 제 2프리 디코더의 출력인 것을 특징으로 하는 메모리 셀 디코더.
제 13항에 있어서, 상기 워드라인인에이블신호는,

상기 메모리 셀 디코더의 전원전압보다 높은 전압을 갖는 신호인 것을 특징으로 하는 메모리 셀 디코더.
제 13항에 있어서, 상기 제 2전달부는,

복수의 MOS트랜지스터들을 구비하며,

각각의 MOS트랜지스터의 게이트는 상기 제 1노드에 접속되고, 제 2단이 상기 워드라인에 접속되고, 제 1단으로 상기 워드라인인에이블신호가 인가되는 것을 특징으로 하는 메모리 셀 디코더.
제 13항에 있어서, 상기 메모리 셀 디코더는,

상기 제 1전달부와 병렬로 연결되고 상기 제 1노드의 신호의 과도한 상승을 방지하기 위한 클램핑부를 더 구비하는 것을 특징으로 하는 메모리 셀 디코더.
제 13항에 있어서, 상기 제 1전달부는 상기 복수개의 블락선택신호에 응답하여 제어되는 것을 특징으로 하는 메모리 셀 디코더.
제 22항에 있어서, 상기 클램핑부는,

제 2단이 상기 고전압신호를 수신하고, 게이트 및 제 1단이 상기 제 1노드에 접속되는 MOS트랜지스터를 구비하는 것을 특징으로 하는 메모리 셀 디코더.
제 22항에 있어서, 상기 클램핑부는,

복수개의 MOS트랜지스터가 다이오드형태로 직렬로 연결되는 것을 특징으로 하는 메모리 셀 디코더.
비 휘발성 반도체 메모리장치에서 고전압을 메모리 셀 어레이에 공급하는 방법에 있어서,

어드레스를 디코딩하여 적어도 하나의 블락선택신호를 메모리 셀 디코더들로 출력하는 단계;

상기 블락선택신호에 응답하여 제 1고전압을 각각의 셀 디코더들의 제 1전달부 출력단으로 공급하는 단계;

셀 디코더들을 선택/비선택하는 단계;

비선택된 디코더들의 상기 제 1전달부 출력단들로 공급된 상기 제 1고전압을 디스차지하는 단계;

선택된 디코더들의 상기 제 1전달부 출력단으로 공급된 상기 제 1고전압을 제 2전달부로 공급하는 단계; 및

상기 선택된 디코더들의 상기 제 1고전압에 의하여 제어되어 상기 제 2전달부를 통하여 제 2고전압을 워드라인으로 공급하는 단계를 구비하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 고전압 공급방법.
제 26항에 있어서, 상기 제 1고전압은 고전압 발생기에서 발생되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 고전압 공급방법.
제 26항에 있어서, 상기 블락 선택신호는 셀 디코더들을 선택/비선택하는 단계에서 디스에이블 시키는 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 고전압 공급방법.
제 26항에 있어서, 상기 제 1고전압은 상기 제 2고전압이 상기 제 2전달부로 공급되는 시점에서 상기 제 1고전압보다 높은 전압으로 부스팅되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 고전압 공급방법.
제 26항에 있어서, 상기 비선택 셀 디코더의 출력단에 공급된 상기 제 1고전압을 제어부를 통하여 디스차지하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 고전압 공급방법.
제 26항에 있어서, 상기 각 셀 디코더들의 제 1전달부는 복수개의 블락선택신호에 의하여 제어되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 고전압 공급방법.
제 26항에 있어서, 상기 제 1전달부 출력단의 과전압을 방지하기 위한 크램프 회로가 구비되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 고전압 공급방법.