KR101642015B1 - 플래시 메모리 장치 및 플래시 메모리 장치의 프로그램 방법 - Google Patents

플래시 메모리 장치 및 플래시 메모리 장치의 프로그램 방법 Download PDF

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Abstract

플래시 메모리 장치 및 플래시 메모리 장치의 프로그램 방법이 개시된다. 상기 플래시 메모리 장치는, 복수 개의 메모리 셀들을 구비하는 메모리 셀 어레이, 비트라인 전압 제어신호를 생성하여 출력하는 비트라인 전압 제어신호 생성부, 및 상기 메모리 셀 어레이와 복수 개의 비트라인들을 통해 연결되고, 상기 비트라인 전압 제어신호 생성부로부터 입력받은 상기 비트라인 전압 제어신호에 응답하여 상기 복수 개의 비트라인들의 전압 레벨을 제어하는 페이지 버퍼부를 구비하고, 상기 복수 개의 비트라인들은, 프로그램 금지 상태인 제1 비트라인 및 상기 제1 비트라인에 인접하고 프로그램 상태인 제2 비트라인을 구비하며, 상기 페이지 버퍼부는, 비트라인 프리차지 단계에서, 상기 비트라인 전압 제어신호에 응답하여 상기 제1 비트라인의 전압을 상승시킴으로써 커플링 효과에 의해 상기 제2 비트라인의 전압을 상승시키고, 상기 비트라인 전압 제어신호의 전압레벨은 전원전압의 변동에 무관한 것을 특징으로 한다.

Description

플래시 메모리 장치 및 플래시 메모리 장치의 프로그램 방법{Flash memory device and program method thereof}
본 발명은 플래시 메모리 장치 및 플래시 메모리 장치의 프로그램 방법에 관한 것으로서, 특히 전원전압의 변동에 무관하게 메모리 셀 사이의 BCE(boosting charge effect) 현상을 보상할 수 있는 플래시 메모리 장치 및 플래시 메모리 장치의 프로그램 방법에 관한 것이다.
플래시 메모리 장치는 전력이 차단되어도 저장된 데이터를 유지할 수 있는 비휘발성 메모리 장치(non-volatile memory device)의 하나이다. 최근, 플래시 메모리 장치의 집적도 향상에 의해 메모리 셀 간의 간격이 좁아져 BCE(boosting charge effect) 현상에 의한 영향이 커지기 시작하였다. 이와 같은 BCE 현상을 보상하기 위한 종래의 방법은, 플래시 메모리 장치에 공급되는 전원전압(VDD)의 변동에 따라 보상하는 양이 달라지는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 전원전압의 변동에 무관하게 메모리 셀 사이의 BCE 현상을 보상할 수 있는 플래시 메모리 장치 및 플래시 메모리 장치의 프로그램 방법을 제공하는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 일실시예에 따른 플래시 메모리 장치는, 복수 개의 메모리 셀들을 구비하는 메모리 셀 어레이, 비트라인 전압 제어신호를 생성하여 출력하는 비트라인 전압 제어신호 생성부, 및 상기 메모리 셀 어레이와 복수 개의 비트라인들을 통해 연결되고, 상기 비트라인 전압 제어신호 생성부로부터 입력받은 상기 비트라인 전압 제어신호에 응답하여 상기 복수 개의 비트라인들의 전압 레벨을 제어하는 페이지 버퍼부를 구비하고, 상기 복수 개의 비트라인들은, 프로그램 금지 상태인 제1 비트라인 및 상기 제1 비트라인에 인접하고 프로그램 상태인 제2 비트라인을 구비하며, 상기 페이지 버퍼부는, 비트라인 프리차지 단계에서, 상기 비트라인 전압 제어신호에 응답하여 상기 제1 비트라인의 전압을 상승시킴으로써 커플링 효과에 의해 상기 제2 비트라인의 전압을 상승시키고, 상기 비트라인 전압 제어신호의 전압레벨은 전원전압의 변동에 무관한 것을 특징으로 한다.
바람직하게는, 상기 페이지 버퍼부는, 상기 복수 개의 비트라인들 각각에 대응되는 복수 개의 비트라인 공급전압들을 출력하는 비트라인 전압 공급부, 및 상기 비트라인 전압 제어신호 및 상기 복수 개의 비트라인 공급전압들에 응답하여 상기 복수 개의 비트라인들의 전압 레벨을 제어하는 비트라인 전압 제어부를 구비할 수 있다.
또한 바람직하게는, 상기 비트라인 전압 제어부는, 상기 복수 개의 비트라인들과 상기 비트라인 전압 공급부 사이에 연결되는 복수 개의 트랜지스터들을 구비하고, 상기 복수 개의 트랜지스터들 각각의 제1 단자는 대응되는 비트라인에 연결되고, 상기 복수 개의 트랜지스터들 각각의 제2 단자에는 대응되는 비트라인 공급전압이 인가되며, 상기 복수 개의 트랜지스터들 각각의 게이트 단자에는 상기 비트라인 전압 제어신호가 인가될 수 있다.
또한 바람직하게는, 상기 비트라인 전압 제어신호는, 상기 플래시 메모리 장치의 프로그램 단계 이전의 비트라인 프리차지 단계에서 제1 전압 레벨, 제2 전압 레벨 및 제3 전압 레벨의 순으로 천이될 수 있다.
또한 바람직하게는, 상기 제1 전압 레벨은, 상기 전원전압보다 큰 값을 갖고, 상기 비트라인 전압 제어신호가 상기 제1 전압 레벨로 유지되는 동안, 상기 제1 비트라인 및 제2 비트라인은 상기 전원전압으로 프리차지될 수 있다.
또한 바람직하게는, 상기 제2 전압 레벨은, 상기 제1 전압 레벨보다 작은 값이고, 상기 비트라인 전압 제어신호가 상기 제2 전압 레벨로 유지되는 동안, 상기 제1 비트라인은 프로그램 금지 상태로 유지되고, 상기 제2 비트라인은 접지 전압으로 방전(discharge)될 수 있다.
또한 바람직하게는, 상기 비트라인 전압 제어신호가 상기 제2 전압 레벨로 유지되는 동안, 상기 제2 비트라인의 전압 감소에 따른 커플링 효과에 의해 상기 제1 비트라인의 전압이 감소될 수 있다.
또한 바람직하게는, 상기 제3 전압 레벨은, 상기 제2 전압 레벨보다 큰 값이고, 상기 비트라인 전압 제어신호가 상기 제2 전압 레벨에서 상기 제3 전압 레벨로 천이되기 이전에, 상기 제2 비트라인에 대응되는 비트라인 공급전압은 플로팅(floating)될 수 있다.
또한 바람직하게는, 상기 비트라인 전압 제어신호가 상기 제2 전압 레벨에서 상기 제3 전압 레벨로 천이되면, 상기 제1 비트라인의 전압 상승에 따른 커플링 효과에 의해 상기 제2 비트라인의 전압이 상승할 수 있다.
또한 바람직하게는, 상기 제1 전압 레벨, 상기 제2 전압 레벨 및 상기 제3 전압 레벨은, 전원전압의 변동에 무관하게 일정한 전압 레벨을 가질 수 있다.
한편, 본 발명의 다른 실시예에 따른 플래시 메모리 장치는, 복수 개의 메모리 셀들을 구비하는 메모리 셀 어레이, 상기 메모리 셀 어레이와 복수 개의 비트라인들을 통해 연결되고, 비트라인 전압 제어신호에 응답하여 상기 복수 개의 비트라인들의 전압 레벨을 제어하는 페이지 버퍼부를 구비하고, 상기 복수 개의 비트라인들은, 프로그램 금지 상태인 제1 비트라인 및 상기 제1 비트라인에 인접하고 프로그램 상태인 제2 비트라인을 구비하며, 상기 페이지 버퍼부는, 비트라인 프리차지 단계에서, 상기 비트라인 전압 제어신호에 응답하여 상기 제1 비트라인의 전압을 상승시킴으로써 커플링 효과에 의해 상기 제2 비트라인의 전압을 상승시키고, 상기 비트라인 전압 제어신호의 전압레벨은 전원전압의 변동에 무관한 것을 특징으로 한다.
한편, 본 발명의 일실시예에 따른 플래시 메모리 장치의 프로그램 방법은, 프로그램 금지 상태인 제1 비트라인 및 프로그램 상태이고 상기 제1 비트라인에 인접하는 제2 비트라인을 프리차지하는 단계, 상기 제2 비트라인의 전압을 제1 전압으로 감소시키는 단계, 상기 제1 비트라인의 전압을 제2 전압으로 상승시키고, 상기 제1 비트라인의 전압의 상승에 따른 커플링 효과에 의해 상기 제2 비트라인의 전압을 상승시키는 단계, 및 상기 제2 비트라인에 대응되는 메모리 셀을 프로그램하는 단계를 포함하고, 상기 제2 전압은 전원전압의 변동에 무관한 것을 특징으로 한다.
바람직하게는, 상기 제2 비트라인의 전압이 상기 제1 전압으로 감소되면, 상기 제2 비트라인의 전압 감소에 따른 커플링 효과에 의해 상기 제1 비트라인의 전압이 감소할 수 있다.
또한 바람직하게는, 상기 제2 비트라인의 전압 감소에 따른 커플링 효과에 의해 감소된 상기 제1 비트라인의 전압은, 상기 전원전압의 변동에 무관하고 상기 제1 비트라인을 프로그램 금지 상태로 유지시킬 수 있다.
또한 바람직하게는, 상기 제1 비트라인의 전압을 제2 전압으로 상승시키기 이전에, 상기 제2 비트라인에 대응되는 비트라인 공급전압을 플로팅(floating)시킬 수 있다.
상기와 같은 본 발명에 따른 플래시 메모리 장치 및 플래시 메모리 장치의 프로그램 방법은, 전원전압의 변동에 무관하게 메모리 셀 사이의 BCE 현상을 보상할 수 있는 효과가 있다.
도 1은, 본 발명의 일실시예에 따른 플래시 메모리 장치를 나타내는 도면이다.
도 2는, 도 1에 도시된 플래시 메모리 장치의 구체적인 일실시예를 나타내는 도면이다.
도 3은, 도 2에 도시된 플래시 메모리 장치의 구체적인 일실시예를 나타내는 도면이다.
도 4는, 본 발명의 일실시예에 따른 플래시 메모리 장치의 비트라인 프리차지 동작 및 프로그램 동작을 나타내는 타이밍도(Timing diagram)이다.
도 5는, 본 발명의 일실시예에 따른 플래시 메모리 장치의 프로그램 방법을 나타내는 순서도(Flowchart)이다.
도 6은, 본 발명의 다른 실시예에 따른 플래시 메모리 장치의 프로그램 방법을 나타내는 순서도(Flowchart)이다.
도 7은, 본 발명의 일실시예에 따른 플래시 메모리 장치를 구비하는 메모리 카드를 나타내는 도면이다.
도 8은, 본 발명의 일실시예에 따른 플래시 메모리 장치를 구비하는 컴퓨팅 시스템을 나타내는 도면이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에" 와 "바로 ~사이에" 또는 "~에 이웃하는" 과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은, 본 발명의 일실시예에 따른 플래시 메모리 장치를 나타내는 도면이다. 도 1을 참조하면, 상기 플래시 메모리 장치(100)는, 메모리 셀 어레이(110), 페이지 버퍼부(120) 및 비트라인 전압 제어신호 생성부(130)를 구비할 수 있다.
도 1에 도시된 메모리 셀 어레이(110)는, 복수 개의 메모리 셀들을 구비하는 일반적인 플래시 메모리 셀 어레이로서, 그 구성 및 동작은 당업자에게 널리 알려져 있으므로 여기에서는 자세한 설명을 생략한다. 도 1에 도시된 메모리 셀 어레이(110)는 낸드(NAND) 플래시 메모리 셀 어레이일 수 있다.
페이지 버퍼부(120)는, 복수 개의 비트라인들(BL0, BL1, BLm-1, BLm)을 통해 메모리 셀 어레이(110)와 연결될 수 있다. 페이지 버퍼부(120)는, 비트라인 전압 제어신호 생성부(130)로부터 입력받은 비트라인 전압 제어신호(BLSHF)에 응답하여 복수 개의 비트라인들(BL0, BL1, BLm-1, BLm)의 전압 레벨을 제어할 수 있다. 도 1에 도시되지는 않았으나, 페이지 버퍼부(120)는 래치부(미도시) 및 데이터 입출력부(미도시) 등을 구비하여 메모리 셀 어레이의 데이터를 독출하거나 메모리 셀 어레이에 데이터를 기입할 수도 있다.
비트라인 전압 제어신호 생성부(130)는 비트라인 전압 제어신호(BLSHF)를 생성하여 페이지 버퍼부(120)로 출력할 수 있다. 비트라인 전압 제어신호(BLSHF)는 외부로부터 상기 플래시 메모리 장치(100)로 제공되는 전원전압의 변동에 무관한 전압 레벨을 가질 수 있다. 비트라인 전압 제어신호 생성부(130)는, 플래시 메모리 장치(100)에 구비되는 내부 전압 발생기(미도시) 등으로부터 출력되는 일정한 크기의 전압들을 공급받을 수 있다. 비트라인 전압 제어신호 생성부(130)는, 내부 전압 발생기(미도시) 등으로부터 공급받은 일정한 크기의 전압들에 따라 비트라인 전압 제어신호(BLSHF)의 전압 레벨을 결정하여 출력할 수 있다. 한편, 본 발명의 다른 실시예에 따른 플래시 메모리 장치는, 비트라인 전압 제어신호 생성부(130)를 구비하지 않을 수도 있다.
본 발명의 일실시예에 따른 플래시 메모리 장치(100)의 동작을 설명하기 위하여, 플래시 메모리 장치의 BCE(boosting charge effect) 현상에 대하여 먼저 설명하기로 한다. BCE 현상은, 플래시 메모리 장치의 ISPP(Incremental step pulse program) 도중에 인접한 프로그램 금지(inhibit) 상태의 스트링(string)이 높은 전압으로 부스팅(boosting)되어, 커플링(coupling) 효과에 의해 프로그램할 메모리 셀의 플로팅 게이트 전압이 상승하여 ISPP 전압보다 오버 프로그램(over program)되는 현상을 의미한다.
즉, ISPP 도중에 메모리 셀이 검증 전압(verify voltage) 이상으로 프로그램 되어서 다음 루프 때 프로그램 금지(inhibit) 상태가 되면, 프로그램 금지 상태가 된 셀이 포함된 스트링(string)이 높은 전압으로 부스팅(boosting)되므로, 커플링 효과에 의해 프로그램 금지 상태가 된 메모리 셀에 인접한 메모리 셀의 플로팅 게이트 전압이 상승하게 된다. 이렇게 되면 ISPP에 의해서 일정량만큼씩 프로그램이 되어야 할 메모리 셀이 커플링 효과에 의해 상승한 플로팅 게이트 전압만큼 더 높은 전압으로 프로그램이 되게 된다. 이와 같은 BCE 현상으로 인해 메모리 셀의 산포가 퍼지게 되는데, 최근에는 플래시 메모리 장치의 집적도가 향상되어 메모리 셀 간의 간격이 좁아져 BCE 현상에 의한 영향이 커지고 있다.
일반적으로 이와 같은 BCE 현상에 따른 영향을 보상하기 위하여 전원전압(VDD)에 연동되는 전압 값을 이용하여 비트라인의 전압을 제어한다. 즉, 종래의 방법은, 프로그램 동작 전의 비트라인 프리차지 단계에서, 프로그램 금지 상태의 비트라인들은 VDD-A 전압으로 프리차지하고, 프로그램할 비트라인들은 0V로 프리차지한다. 즉, 종래의 방법은, 프로그램 금지 상태의 비트라인들과 프로그램할 비트라인들을 서로 다른 전압 값으로 프리차지한다. 그 다음, 프로그램할 비트라인들을 플로팅(floating)시키고, 프로그램 금지 상태의 비트라인들의 전압을 A만큼 상승시켜 VDD로 만들면, 프로그램할 비트라인들 중에서 프로그램 금지 상태의 비트라인에 인접한 비트라인의 전압 레벨은 커플링 효과에 의해 αA만큼 상승하게 된다. 여기에서, α는 비트라인 간의 커플링 비율(coupling ratio)을 의미하고, 80~90% 정도의 값을 가질 수 있다.
이에 따라, 프로그램할 비트라인들 중에서 프로그램 금지 상태의 비트라인에 인접한 비트라인의 전압 레벨은 0V가 아닌 αA가 되어, 이후 프로그램 동작 시에 αA만큼 덜 프로그램된다. 따라서, 이와 같은 방법으로 프로그램 금지 상태의 비트라인에 인접한 메모리 셀이 ISPP 전압보다 오버 프로그램(over program)되는 것을 보상할 수 있다.
한편, 프로그램할 비트라인들 중에서 프로그램 금지 상태의 비트라인에 인접하지 않은 비트라인은, 상술한 바와 같은 커플링 효과를 받지 않기 때문에 프리차지 전압인 0V로 유지되어, ISPP 전압에 따라 프로그램될 수 있다.
그러나, 이와 같은 종래의 방법은, 프로그램 금지 상태의 비트라인 전압을 제어하기 위하여, VDD+Vt 및 VDD+Vt-A의 전압 등이 필요하다. 여기에서, Vt는 비트라인에 연결되는 트랜지스터의 문턱 전압(Threshold voltage)일 수 있다.
그런데, VDD+Vt 및 VDD+Vt-A의 전압은, 전원전압(VDD)이 일정하거나 내부 전압 변환기(IVC) 등을 구비하여 일정한 전원전압(VDD)을 사용하는 장치에서는 사용 가능할지 모르나, 전원전압(VDD)의 변동이 심한 회로에서는 VDD+Vt 전압 및 VDD+Vt-A 전압을 생성하기 위한 회로가 추가적으로 필요하게 된다.
또한, VDD+Vt 전압 및 VDD+Vt-A 전압을 생성하기 위한 회로를 구비하는 대신에, VDD 및 Vt를 일정한 값으로 가정하고 VDD+Vt 전압 및 VDD+Vt-A 전압으로 일정한 전압 값을 사용할 수도 있으나, 이 경우, 전원전압(VDD) 및 Vt에 따라 비트라인 간의 커플링 효과에 의한 전압 상승량이 달라져서, 메모리 셀의 산포가 전원전압(VDD)의 변동에 영향을 받게 된다.
본 발명의 일실시예에 따른 플래시 메모리 장치(100)는, 전원전압(VDD)의 변동에 무관한 전압을 사용하여, 복수 개의 비트라인들(BL0, BL1, BLm-1, BLm)의 전압을 제어함으로써, BCE 현상에 따른 영향을 일정하게 보상할 수 있다. 즉, 비트라인 전압 제어신호 생성부(130)로부터 출력되는 비트라인 전압 제어신호(BLSHF)는, 플래시 메모리 장치(100)에 공급되는 전원전압(VDD)의 변동에 무관한 전압레벨을 가질 수 있다.
도 1을 참조하여, 본 발명의 일실시예에 따른 플래시 메모리 장치(100)의 구체적인 동작을 설명하면 다음과 같다.
메모리 셀 어레이(110)에 구비되는 메모리 셀들 간의 특성 차이로 인하여, 플래시 메모리 장치(100)의 프로그램 동작 시에는 복수 개의 비트라인들(BL0, BL1, BLm-1, BLm) 중에서 일부의 비트라인들은 프로그램 금지 상태이고 다른 일부의 비트라인들은 프로그램 상태일 수 있다. 따라서, 복수 개의 비트라인들(BL0, BL1, BLm-1, BLm) 중에서, 제1 비트라인(BL0)은 프로그램 금지 상태이고, 제1 비트라인(BL0)에 인접한 제2 비트라인(BL1)은 프로그램 상태인 경우를 가정하여, 플래시 메모리 장치(100)의 프로그램 동작 이전에 수행되는 비트라인 프리차지 단계를 구체적으로 설명한다. 여기에서 비트라인이 인접하여 있다는 것은, 비트라인이 이웃하고 있어 서로 커플링 효과를 줄 수 있는 상태를 의미할 수 있다.
먼저, 페이지 버퍼부(120)는, 프로그램 금지 상태인 제1 비트라인(BL0) 및 프로그램 상태이고 제1 비트라인(BL0)에 인접한 제2 비트라인(BL1)을 비트라인 전압 제어신호(BLSHF)에 응답하여 일정한 전압으로 프리차지(precharge)할 수 있다. 일예로서, 비트라인 전압 제어신호(BLSHF)는 전원전압(VDD)보다 높은 전압 레벨을 가질 수 있고, 제1 비트라인(BL0) 및 제2 비트라인(BL1)은 전원전압(VDD)으로 프리차지될 수 있다. 물론, 비트라인 전압 제어신호(BLSHF)의 전압 레벨 및 제1 비트라인(BL0)과 제2 비트라인(BL1)이 프리차지되는 전압 레벨은 이에 한정되는 것은 아니고, 당업자라면 이로부터 다양한 변형이 가능할 것이다.
다음으로, 비트라인 전압 제어신호 생성부(130)는 비트라인 전압 제어신호(BLSHF)의 전압 레벨을 감소시킨 후 페이지 버퍼부(120)로 출력하고, 페이지 버퍼부(120)는 프로그램 상태인 제2 비트라인(BL1)의 전압을 접지 전압으로 감소시킬 수 있다. 이 때, 제2 비트라인(BL1)의 전압이 접지 전압으로 감소되면, 제2 비트라인(BL1)의 전압 감소에 따른 커플링(coupling) 효과에 의해 제1 비트라인(BL0)의 전압도 감소하게 된다. 여기에서, 제1 비트라인(BL0)의 전압 레벨은 비트라인 전압 제어신호(BLSHF)의 전압 레벨에 대응되는 값으로 감소될 수 있다. 그러나, 제1 비트라인(BL0)의 전압 레벨이 감소하더라도, 제1 비트라인(BL0)은 프로그램 금지 상태로 유지된다.
다음으로, 페이지 버퍼부(120)는 제2 비트라인(BL1)을 플로팅(floating)시키고, 비트라인 전압 제어신호 생성부(130)는 비트라인 전압 제어신호(BLSHF)의 전압 레벨을 A만큼 상승시킨 후 페이지 버퍼부(120)로 출력할 수 있다. 비트라인 전압 제어신호(BLSHF)의 전압 레벨 상승에 따라, 제1 비트라인(BL0)의 전압 레벨도 A만큼 상승될 수 있다. 따라서, 제1 비트라인(BL0)의 전압 레벨 상승에 따른 커플링 효과에 의해 제2 비트라인(BL0)의 전압도 αA만큼 상승하게 된다. 상술한 바와 같이, α는 비트라인 간의 커플링 비율(coupling ratio)을 의미하고, 80~90% 정도의 값을 가질 수 있다.
상술한 바와 같은 동작에 의해, 본 발명의 일실시예에 따른 플래시 메모리 장치(100)는, 비트라인 프라차지 단계가 완료되면, 프로그램 금지 상태인 제1 비트라인(BL0)은 전원 전압(VDD)보다 작지만 프로그램 금지 상태는 유지되는 전압 레벨로 프리차지되고, 프로그램 상태이고 제1 비트라인(BL0)에 인접한 제2 비트라인(BL1)은 αA의 전압 레벨로 프리차지될 수 있다.
따라서, 비트라인 프리차지 단계 이후의 프로그램 동작 시에, 제2 비트라인(BL1)에 대응되는 메모리 셀은 αA만큼 덜 프로그램된다. 따라서, 이와 같은 방법으로 프로그램 금지 상태의 비트라인에 인접한 메모리 셀이 ISPP 전압보다 오버 프로그램(over program)되는 것을 보상할 수 있다. 여기에서 A 값은, BCE 현상에 따라 보상하고자 하는 전압 레벨 및 커플링 비율 α에 따라 사용자에 의해 적절한 값이 선택될 수 있다.
본 발명의 일실시예에 따른 플래시 메모리 장치(100)의 동작 동안, 비트라인 전압 제어신호 생성부(130)로부터 출력되는 비트라인 전압 제어신호(BLSHF)의 전압 레벨은 플래시 메모리 장치(100)에 제공되는 전원 전압(VDD)의 변동에 무관한 전압 레벨을 가질 수 있다. 따라서, 본 발명의 일실시예에 따른 플래시 메모리 장치(100)는, 전원전압(VDD)에 연동되는 VDD+Vt 전압 등을 생성하기 위한 별도의 회로가 필요하지 않고, 전원전압(VDD)의 변동에 무관하게 일정한 전압 레벨(αA)로 제2 비트라인(BL1)을 프리차지하여, ISPP 전압보다 오버 프로그램되는 것을 일정하게 보상할 수 있다.
상술한 바와 같은 본 발명의 일실시예에 따른 플래시 메모리 장치(100)의 동작은, 차후 도 4를 참조하여 보다 구체적으로 상술할 것이다.
도 2는, 도 1에 도시된 플래시 메모리 장치의 구체적인 일실시예를 나타내는 도면이다. 도 2를 참조하면, 상기 플래시 메모리 장치(200)는, 메모리 셀 어레이(210), 페이지 버퍼부(220) 및 비트라인 전압 제어신호 생성부(130)를 구비할 수 있다. 도 2에 도시된 메모리 셀 어레이(210) 및 비트라인 전압 제어신호 생성부(230)는, 도 1에 도시된 메모리 셀 어레이(110) 및 비트라인 전압 제어신호 생성부(130)에 대응될 수 있다.
도 2를 참조하면, 페이지 버퍼부(220)는, 비트라인 전압 제어부(223) 및 비트라인 전압 공급부(226)를 구비할 수 있다. 비트라인 전압 제어부(223)는, 비트라인 전압 제어신호 생성부(230)로부터 입력받은 비트라인 전압 제어신호(BLSHF) 및 비트라인 전압 공급부(226)로부터 입력받은 복수 개의 비트라인 공급전압들(VBL0, VBL1, VBLm-1, VBLm)에 응답하여, 복수 개의 비트라인들(BL0, BL1, BLm-1, BLm)의 전압 레벨을 제어할 수 있다. 비트라인 전압 공급부(226)는, 복수 개의 비트라인들(BL0, BL1, BLm-1, BLm) 각각에 대응되는 복수 개의 비트라인 공급전압들(VBL0, VBL1, VBLm-1, VBLm)을 비트라인 전압 제어부(223)로 출력할 수 있다. 비트라인 전압 제어부(223) 및 비트라인 전압 공급부(226)의 구체적인 동작은 도 3 및 도 4를 참조하여 상술하기로 한다.
도 3은, 도 2에 도시된 플래시 메모리 장치의 구체적인 일실시예를 나타내는 도면이다. 도 3을 참조하면, 상기 플래시 메모리 장치(300)는, 메모리 셀 어레이(310), 페이지 버퍼부(320) 및 비트라인 전압 제어신호 생성부(330)를 구비할 수 있다. 페이지 버퍼부(320)는, 비트라인 전압 제어부(323) 및 비트라인 전압 공급부(326)를 구비할 수 있다. 도 3에 도시된 메모리 셀 어레이(310) 및 비트라인 전압 제어신호 생성부(330)는, 도 1에 도시된 메모리 셀 어레이(110) 및 비트라인 전압 제어신호 생성부(130)에 대응될 수 있다. 또한, 도 3에 도시된 비트라인 전압 제어부(323) 및 비트라인 전압 공급부(326)는, 도 2에 도시된 비트라인 전압 제어부(223) 및 비트라인 전압 공급부(226)에 대응될 수 있다.
도 3에 도시된 플래시 메모리 장치(300)에 구비되는 메모리 셀 어레이(310)는, 낸드 플래시 메모리 셀 어레이(NAND flash memory cell array)일 수 있다. 도 3을 참조하면, 메모리 셀 어레이(310)는, 스트링 선택 트랜지스터(string selection transistor; SST), 복수 개의 메모리 셀들(MC0 ~ MCn) 및 접지 선택 트랜지스터(ground selection transistor; GST)를 구비할 수 있다. 복수 개의 메모리 셀들(MC0 ~ MCn)은 스트링 선택 트랜지스터(SST)와 접지 선택 트랜지스터(GST) 사이에 연결될 수 있고, 복수 개의 메모리 셀들(MC0 ~ MCn) 각각의 컨트롤 게이트(control gate)는 대응되는 워드 라인(WL0 ~ WLn)에 연결될 수 있다.
스트링 선택 트랜지스터(SST)의 드레인은 대응되는 비트 라인(BL0 ~ BL3)과 연결될 수 있고, 스트링 선택 트랜지스터(SST)의 게이트는 스트링 선택 라인(string selection line; SSL)에 연결될 수 있다. 또한, 접지 선택 트랜지스터(GST)의 소스는 공통 소스 라인(common source line; CSL)과 연결될 수 있고, 접지 선택 트랜지스터(GST)의 게이트는 접지 선택 라인(ground selection line; GSL)에 연결될 수 있다. 하나의 스트링 선택 트랜지스터(SST)와 하나의 접지 선택 트랜지스터(GST) 및 그 사이에 연결된 복수 개의 메모리 셀들(MC0 ~ MCn)을 하나의 스트링(string)으로 지칭할 수 있다. 도 3에 도시된 메모리 셀 어레이(310)의 구성 및 동작은 당업자에게 널리 알려져 있으므로 여기에서는 자세한 설명을 생략한다.
비트라인 전압 제어부(323)는, 비트라인 전압 제어신호(BLSHF)에 의해 제어되는 복수 개의 트랜지스터들(TR0, TR1, TR2, TR3)을 구비할 수 있다. 즉, 복수 개의 트랜지스터들(TR0, TR1, TR2, TR3) 각각의 게이트 단자에는 비트라인 전압 제어신호 생성부(330)로부터 출력된 비트라인 전압 제어신호(BLSHF)가 인가될 수 있다. 그리고, 복수 개의 트랜지스터들(TR0, TR1, TR2, TR3) 각각의 제1 단자는 대응되는 비트라인(BL0, BL1, BL2, BL3)에 연결될 수 있고, 복수 개의 트랜지스터들(TR0, TR1, TR2, TR3) 각각의 제2 단자는 비트라인 전압 공급부(326)에 연결될 수 있다.
비트라인 전압 제어부(323)는, 도 1을 참조하여 상술한 바와 같이, 비트라인 전압 제어신호(BLSHF) 및 대응되는 비트라인 공급전압(VBL0, VBL1, VBL2, VBL3)에 따라, 대응되는 비트라인(BL0, BL1, BL2, BL3)의 전압을 제어할 수 있다. 비트라인 전압 제어부(323) 및 비트라인 전압 공급부(326)의 동작에 관한 구체적인 내용은 도 4를 참조하여 상술하기로 한다.
도 4는, 본 발명의 일실시예에 따른 플래시 메모리 장치의 비트라인 프리차지 동작 및 프로그램 동작을 나타내는 타이밍도(Timing diagram)이다. 도 4는, 본 발명의 일실시예에 따른 플래시 메모리 장치의 프로그램 동작 시에, 접지 선택 라인(GSL), 스트링 선택 라인(SSL), 선택되지 않은 워드라인(WL(unselected)), 선택된 워드라인(WL(selected)), 비트라인 전압 제어신호(BLSHF), 프로그램 금지 상태의 비트라인(BL(inhibit)), 프로그램 상태의 비트라인(BL(program)), 프로그램 금지 상태의 비트라인에 대응되는 비트라인 공급전압(VBL(inhibit)), 및 프로그램 상태의 비트라인에 대응되는 비트라인 공급전압(VBL(program))의 파형(waveform)을 도시하고 있다. 도 3을 참조하면, t0 부터 t3 까지의 구간은 비트라인 프리차지 단계이고, t3 부터 t4 까지의 구간은 메모리 셀의 프로그램 단계라고 할 수 있다.
도 3에 도시된 본 발명의 일실시예에 따른 플래시 메모리 장치(300)에서, 제1 비트라인들(BL0, BL1)은 프로그램 금지(inhibit) 상태이고, 제2 비트라인들(BL2, BL3)은 프로그램 상태인 경우를 가정하고, 도 4를 참조하여 상기 플래시 메모리 장치(300)의 프로그램 동작을 설명하기로 한다. 다만, 도 4에 도시된 프로그램 금지 상태의 비트라인(BL(inhibit))은 프로그램 상태인 제2 비트라인(BL2)과 인접한 제1 비트라인(BL1)을 의미하고, 도 4에 도시된 프로그램 상태의 비트라인(BL(program))은 프로그램 금지 상태인 제1 비트라인(BL1)에 인접한 제2 비트라인(BL2)를 의미한다. 한편, 도 4에 도시된 바와 같이, 접지 선택 라인(GSL) 및 스트링 선택 라인(SSL)은 t0부터 t4까지의 구간 동안 각각 0V 및 스트링 선택 전압(VSSL)으로 유지될 수 있다.
먼저, t0부터 t1까지의 구간에서, 비트라인 전압 제어신호 생성부(330)는 비트라인 전압 제어신호(BLSHF)를 제1 전압 레벨(V1)로 설정하여 비트라인 전압 제어부(323)로 출력할 수 있다. 그리고, 비트라인 전압 공급부(326)는, 프로그램 금지 상태인 제1 비트라인들(BL0, BL1)에 대응되는 비트라인 공급전압(VBL0, VBL1) 및 프로그램 상태인 제2 비트라인들(BL2, BL3)에 대응되는 비트라인 공급전압(VBL2, VBL3)을 모두 전원전압(VDD)으로 설정하여 출력할 수 있다.
여기에서, 제1 전압 레벨(V1)은 전원전압(VDD)보다 높은 고전압이고 전원전압(VDD)의 변동에 무관한 전압으로서, 트랜지스터들(TR0, TR1, TR2, TR3)이 모두 턴온되어 제1 비트라인들(BL0, BL1) 및 제2 비트라인들(BL2, BL3)은 모두 전원전압(VDD)으로 프리차지(precharge)될 수 있다. 일예로서, 제1 전압 레벨(V1)은, 페이지 버퍼 전압(Vpb)일 수 있다. 다만, 제1 전압 레벨(V1) 및 제1 비트라인들(BL0, BL1)과 제2 비트라인들(BL2, BL3)이 프리차지되는 전압 레벨은 이에 한정되는 것은 아니고, 당업자라면 이로부터 다양한 변형이 가능할 것이다.
다음으로 t1이 되면, 비트라인 전압 제어신호 생성부(330)는 비트라인 전압 제어신호(BLSHF)를 제2 전압 레벨(V2)로 설정하여 비트라인 전압 제어부(323)로 출력할 수 있다. 여기에서, 제2 전압 레벨(V2)은 제1 전압 레벨(V1)보다 작은 값이고 전원전압(VDD)의 변동에 무관한 전압일 수 있다. 일예로서, 제2 전압 레벨(V2)은 2V로 설정될 수 있다.
그리고 t1에서, 비트라인 전압 공급부(326)는 프로그램 상태인 제2 비트라인들(BL2, BL3)에 대응되는 비트라인 공급전압(VBL2, VBL3)을 0V로 설정하여 출력할 수 있다. 비트라인 공급전압(VBL2, VBL3)이 0V로 감소되면, 제2 비트라인들(BL2, BL3)도 방전(discharge)되어 전압 레벨이 0V로 감소될 수 있다. 이 때, 제2 비트라인(BL2)의 전압이 0V로 감소되면, 커플링 효과에 의해 제2 비트라인(BL2)에 인접한 제1 비트라인(BL1)의 전압 레벨(BL(inhibit))도 감소하게 된다. 다만, 비트라인 전압 제어신호(BLSHF)가 제2 전압 레벨(V2)로 유지되므로, 제1 비트라인(BL1)의 전압 레벨(BL(inhibit))은 V2-Vt까지 감소될 수 있다.
그런데, 제1 비트라인(BL1)은 프로그램 금지 상태로 유지되기 위해서는 제1 비트라인(BL1)에 대응되는 스트링 트랜지스터(SST)가 턴오프될 필요가 있으므로, V2-Vt는 VSSL-Vts보다 큰 값을 가져야 한다(Vt는 비트라인 전압 제어부의 트랜지스터들(TR0, TR1, TR2, TR3)의 문턱전압이고, Vts는 스트링 선택 트랜지스터(SST0, SST1, SST2, SST3)의 문턱전압을 의미). 이와 같은 조건을 만족한다면, 제1 비트라인(BL1)의 전압 레벨이 감소하더라도, 제1 비트라인(BL1)은 프로그램 금지 상태로 유지될 수 있다.
한편, 제1 비트라인들(BL0, BL1) 중에서 제2 비트라인(BL2)에 인접하지 않은 제1 비트라인(BL0)은 제2 비트라인(BL2)의 전압 감소에 따른 커플링 효과를 받지 않으므로, 제1 비트라인(BL0)의 전압 레벨은 전원전압(VDD)으로 유지될 것이다.
다음으로 t2가 되면, 비트라인 전압 공급부(326)는 제2 비트라인들(BL2, BL3)에 대응되는 비트라인 공급전압(VBL2, VBL3)을 플로팅(floating)시킬 수 있다. 그리고, 비트라인 전압 제어신호 생성부(330)는, 비트라인 전압 제어신호(BLSHF)를 제3 전압 레벨(V3)로 설정하여 비트라인 전압 제어부(323)로 출력할 수 있다. 여기에서, 제3 전압 레벨(V3)은 제2 전압 레벨(V2)보다 A만큼 큰 값이고, 전원전압(VDD)의 변동에 무관한 전압일 수 있다.
비트라인 전압 제어신호(BLSHF)의 전압 레벨이 제3 전압 레벨(V3)이 되어, 제2 전압 레벨(V2)보다 A만큼 상승되면, 제1 비트라인(BL1)에 대응되는 비트라인 공급전압(VBL1)이 전원전압(VDD)으로 유지되고 있으므로 제1 비트라인(BL1)의 전압 레벨(BL(inhibit))도 A만큼 상승되어 V3-Vt의 값을 가질 수 있다. 그리고, 제1 비트라인(BL1)의 전압 레벨(BL(inhibit)) 상승에 따른 커플링 효과에 의해, 제1 비트라인(BL1)에 인접한 제2 비트라인(BL2)의 전압 레벨(BL(program))도 αA만큼 상승하게 된다. 상술한 바와 같이, α는 비트라인 간의 커플링 비율(coupling ratio)을 의미하고, 80~90% 정도의 값을 가질 수 있다.
다만, 제2 비트라인(BL2)은 프로그램 상태로 유지되어야 하므로, 제2 비트라인(BL2)에 연결된 스트링 선택 트랜지스터(SST)가 턴오프되지 않기 위하여 제2 비트라인의 전압 레벨(BL(program))인 αA는 VSSL-Vts보다 작은 값일 필요가 있다. 일예로서, αA는 0.3V로 설정될 수 있다.
한편, 제2 비트라인들(BL2, BL3) 중에서 제1 비트라인(BL1)에 인접하지 않은 제2 비트라인(BL3)은 제1 비트라인(BL1)의 전압 상승에 따른 커플링 효과를 받지 않으므로, 제2 비트라인(BL3)의 전압 레벨은 0V로 유지될 것이다.
마지막으로 t3부터 t4까지의 구간 동안, 본 발명의 일실시예에 따른 플래시 메모리 장치는, 선택된 워드라인(WL(selected))에는 프로그램 전압(VPGM)을 인가하고 선택되지 않은 워드라인(WL(unselected))에는 패스 전압(VPASS)을 인가하여 프로그램 동작을 수행할 수 있다. 이와 같은 플래시 메모리 장치의 프로그램 동작은, 당업자에게 널리 알려져 있으므로 여기에서는 자세한 설명을 생략한다.
상술한 바와 같이, 본 발명의 일실시예에 따른 플래시 메모리 장치(300)는, t0 부터 t3까지의 구간 동안 비트라인 프라차지 단계가 완료될 수 있다. 비트라인 프리차지 단계가 완료되면, 프로그램 금지 상태이고 제2 비트라인(BL2)에 인접한 제1 비트라인(BL1)은 전원 전압(VDD)보다 작지만 프로그램 금지 상태는 유지되는 전압 레벨(V3-Vt)로 프리차지되고, 프로그램 상태이고 제1 비트라인(BL1)에 인접한 제2 비트라인(BL2)은 αA의 전압 레벨로 프리차지될 수 있다. 그리고, 프로그램 상태이고 제1 비트라인(BL1)에 인접하지 않은 제2 비트라인(BL3)은 0V의 전압 레벨로 프리차지될 수 있다.
따라서, 비트라인 프리차지 단계 이후의 프로그램 동작 시에, 프로그램 금지 상태인 제1 비트라인(BL1)에 인접한 제2 비트라인(BL2)에 대응되는 메모리 셀은, 프로그램 금지 상태인 제1 비트라인(BL1)에 인접하지 않은 제2 비트라인(BL3)에 대응되는 메모리 셀보다 αA만큼 덜 프로그램된다. 따라서, 이와 같은 방법으로 프로그램 금지 상태의 비트라인에 인접한 메모리 셀이 ISPP 전압보다 오버 프로그램(over program)되는 것을 보상할 수 있다.
본 발명의 일실시예에 따른 플래시 메모리 장치(300)의 동작 동안, 비트라인 전압 제어신호 생성부(330)로부터 출력되는 비트라인 전압 제어신호(BLSHF)의 전압 레벨은 플래시 메모리 장치(300)에 제공되는 전원 전압(VDD)의 변동에 무관한 전압 레벨을 가질 수 있다. 따라서, 상술한 바와 같이, 본 발명의 일실시예에 따른 플래시 메모리 장치(300)는, 전원전압(VDD)에 연동되는 VDD+Vt 전압 등을 생성하기 위한 별도의 회로가 필요하지 않고, 전원전압(VDD)의 변동에 무관하게 일정한 전압 레벨(αA)로 제2 비트라인(BL2)을 프리차지하여, ISPP 전압보다 오버 프로그램되는 것을 일정하게 보상할 수 있다.
한편, 도 4에 도시된 타이밍도에 따라 동작하는 비트라인 전압 제어신호 생성부(330) 및 비트라인 전압 공급부(326)는, 당업자라면 다양한 구조를 통하여 이를 구현하는 것이 가능할 것이다.
도 5는, 본 발명의 일실시예에 따른 플래시 메모리 장치의 프로그램 방법을 나타내는 순서도(Flowchart)이다. 도 5를 참조하면, 상기 플래시 메모리 장치의 프로그램 방법(500)은, 프로그램 금지 상태인 제1 비트라인 및 프로그램 상태이고 제1 비트라인에 인접하는 제2 비트라인을 프리차지하는 단계(S51), 제1 비트라인의 전압을 상승시키는 단계(S52), 제1 비트라인의 전압 상승에 따른 커플링 효과에 의해 제2 비트라인의 전압을 상승시키는 단계(S53) 및 제2 비트라인에 대응되는 메모리 셀을 프로그램하는 단계(S54)를 포함할 수 있다. 도 5에 도시된 본 발명의 일실시예에 따른 플래시 메모리 장치의 프로그램 방법은, 도 1 내지 도 4를 참조하여 상술한 내용과 유사하므로 여기에서는 자세한 설명을 생략한다.
도 6은, 본 발명의 다른 실시예에 따른 플래시 메모리 장치의 프로그램 방법을 나타내는 순서도(Flowchart)이다. 도 6을 참조하면, 상기 플래시 메모리 장치의 프로그램 방법(600)은, 프로그램 금지 상태인 제1 비트라인 및 프로그램 상태이고 제1 비트라인에 인접하는 제2 비트라인을 프리차지하는 단계(S61), 제2 비트라인의 전압을 제1 전압으로 감소시키는 단계(S62), 제2 비트라인의 전압 감소에 따른 커플링 효과에 의해 제1 비트라인의 전압을 감소시키는 단계(S63), 제1 비트라인의 전압을 제2 전압으로 상승시키는 단계(S64), 제1 비트라인의 전압 상승에 따른 커플링 효과에 의해 제2 비트라인의 전압을 상승시키는 단계(S65) 및 제2 비트라인에 대응되는 메모리 셀을 프로그램하는 단계(S66)를 포함할 수 있다. 도 6에 도시된 본 발명의 일실시예에 따른 플래시 메모리 장치의 프로그램 방법도, 도 1 내지 도 4를 참조하여 상술한 내용과 유사하므로 여기에서는 자세한 설명을 생략한다.
도 7은, 본 발명의 일실시예에 따른 플래시 메모리 장치를 구비하는 메모리 카드를 나타내는 도면이다. 도 7에 도시되는 바와 같이, 본 발명에 따른 플래시 메모리 장치(710)는 메모리 컨트롤러(720)와 함께, 메모리 카드(700)를 구성할 수 있다. 이러한 경우, 메모리 컨트롤러(720)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 것이다. 도 7의 메모리 컨트롤러(720)에 구비되고 있는 SRAM(721), CPU(722), HOST Interface(723), ECC(724), MEMORY Interface(725) 및 버스(726)의 구조 및 동작은 이 분야의 통상적인 지식을 습득한 자들에게 자명한 사항인 바, 자세한 설명은 생략한다.
바람직하게는, 메모리 컨트롤러(720)와 플래시 메모리 장치(710)는, 예를 들면, 데이터를 저장하는 데 비휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다.
도 8은, 본 발명의 일실시예에 따른 플래시 메모리 장치를 구비하는 컴퓨팅 시스템을 나타내는 도면이다. 도 8을 참조하면, 상기 컴퓨팅 시스템(800)은 버스(860)에 전기적으로 연결된 CPU(830), 사용자 인터페이스(850), 그리고 메모리 컨트롤러(812) 및 플래시 메모리 장치(811)를 구비하는 플래시 메모리 시스템(810)을 구비할 수 있다. 본 발명에 따른 컴퓨팅 시스템(800)은 나아가, 램(840) 및 파워 공급 장치(820)를 더 구비할 수 있다.
도 8에 도시된 플래시 메모리 시스템(810)은, 도 7에 도시된 메모리 카드(700)에 대응될 수 있다. 플래시 메모리 장치(811)에는 마이크로프로세서(830)에 의해서 처리된/처리될 N-비트 데이터(N은 1 또는 그보다 큰 정수)가 메모리 컨트롤러(812)를 통해 저장될 수 있다.
본 발명에 따른 컴퓨팅 시스템(800)이 모바일 장치인 경우, 컴퓨팅 시스템의 동작 전압을 공급하기 위한 배터리 및 베이스밴드 칩셋(baseband chipset)과 같은 모뎀이 추가적으로 제공될 수 있다. 또한, 본 발명에 따른 컴퓨팅 시스템(800)에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor), 모바일 디램 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명한 사항인 바, 더 자세한 설명은 생략한다.
한편, 상기에서 설명된 본 발명에 따른 플래시 메모리 장치는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해서 정해져야 할 것이다.
110, 210, 310: 메모리 셀 어레이
120, 220, 320: 페이지 버퍼부
130, 230, 330: 비트라인 전압 제어신호 생성부
223, 323: 비트라인 전압 제어부
226, 326: 비트라인 전압 공급부

Claims (10)

  1. 복수 개의 메모리 셀들을 구비하는 메모리 셀 어레이;
    비트라인 전압 제어신호를 생성하여 출력하는 비트라인 전압 제어신호 생성부; 및
    상기 메모리 셀 어레이와 복수 개의 비트라인들을 통해 연결되고, 상기 비트라인 전압 제어신호 생성부로부터 입력받은 상기 비트라인 전압 제어신호에 응답하여 상기 복수 개의 비트라인들의 전압 레벨을 제어하는 페이지 버퍼부를 구비하고,
    상기 복수 개의 비트라인들은,
    프로그램 금지 상태인 제1 비트라인 및 상기 제1 비트라인에 인접하고 프로그램 상태인 제2 비트라인을 구비하며,
    상기 페이지 버퍼부는,
    비트라인 프리차지 단계에서, 상기 비트라인 전압 제어신호에 응답하여 상기 제1 비트라인의 전압을 상승시킴으로써 커플링 효과에 의해 상기 제2 비트라인의 전압을 상승시키고,
    상기 비트라인 전압 제어신호의 전압레벨은 전원전압의 변동에 무관한 것을 특징으로 하는 플래시 메모리 장치.
  2. 제1항에 있어서, 상기 페이지 버퍼부는,
    상기 복수 개의 비트라인들 각각에 대응되는 복수 개의 비트라인 공급전압들을 출력하는 비트라인 전압 공급부; 및
    상기 비트라인 전압 제어신호 및 상기 복수 개의 비트라인 공급전압들에 응답하여 상기 복수 개의 비트라인들의 전압 레벨을 제어하는 비트라인 전압 제어부를 구비하는 것을 특징으로 하는 플래시 메모리 장치.
  3. 제2항에 있어서, 상기 비트라인 전압 제어부는,
    상기 복수 개의 비트라인들과 상기 비트라인 전압 공급부 사이에 연결되는 복수 개의 트랜지스터들을 구비하고,
    상기 복수 개의 트랜지스터들 각각의 제1 단자는 대응되는 비트라인에 연결되고, 상기 복수 개의 트랜지스터들 각각의 제2 단자에는 대응되는 비트라인 공급전압이 인가되며, 상기 복수 개의 트랜지스터들 각각의 게이트 단자에는 상기 비트라인 전압 제어신호가 인가되는 것을 특징으로 하는 플래시 메모리 장치.
  4. 제2항에 있어서, 상기 비트라인 전압 제어신호는,
    상기 플래시 메모리 장치의 프로그램 단계 이전의 비트라인 프리차지 단계에서 제1 전압 레벨, 제2 전압 레벨 및 제3 전압 레벨의 순으로 천이되는 것을 특징으로 하는 플래시 메모리 장치.
  5. 제4항에 있어서, 상기 제1 전압 레벨은,
    상기 전원전압보다 큰 값을 갖고,
    상기 비트라인 전압 제어신호가 상기 제1 전압 레벨로 유지되는 동안, 상기 제1 비트라인 및 제2 비트라인은 상기 전원전압으로 프리차지되는 것을 특징으로 하는 플래시 메모리 장치.
  6. 제4항에 있어서, 상기 제2 전압 레벨은,
    상기 제1 전압 레벨보다 작은 값이고,
    상기 비트라인 전압 제어신호가 상기 제2 전압 레벨로 유지되는 동안, 상기 제1 비트라인은 프로그램 금지 상태로 유지되고, 상기 제2 비트라인은 접지 전압으로 방전(discharge)되는 것을 특징으로 하는 플래시 메모리 장치.
  7. 제4항에 있어서, 상기 제3 전압 레벨은,
    상기 제2 전압 레벨보다 큰 값이고,
    상기 비트라인 전압 제어신호가 상기 제2 전압 레벨에서 상기 제3 전압 레벨로 천이되기 이전에, 상기 제2 비트라인에 대응되는 비트라인 공급전압은 플로팅(floating)되는 것을 특징으로 하는 플래시 메모리 장치.
  8. 제4항에 있어서, 상기 제1 전압 레벨, 상기 제2 전압 레벨 및 상기 제3 전압 레벨은,
    전원전압의 변동에 무관하게 일정한 전압 레벨을 갖는 것을 특징으로 하는 플래시 메모리 장치.
  9. 복수 개의 메모리 셀들을 구비하는 메모리 셀 어레이;
    상기 메모리 셀 어레이와 복수 개의 비트라인들을 통해 연결되고, 비트라인 전압 제어신호에 응답하여 상기 복수 개의 비트라인들의 전압 레벨을 제어하는 페이지 버퍼부를 구비하고,
    상기 복수 개의 비트라인들은,
    프로그램 금지 상태인 제1 비트라인 및 상기 제1 비트라인에 인접하고 프로그램 상태인 제2 비트라인을 구비하며,
    상기 페이지 버퍼부는,
    비트라인 프리차지 단계에서, 상기 비트라인 전압 제어신호에 응답하여 상기 제1 비트라인의 전압을 상승시킴으로써 커플링 효과에 의해 상기 제2 비트라인의 전압을 상승시키고,
    상기 비트라인 전압 제어신호의 전압레벨은 전원전압의 변동에 무관한 것을 특징으로 하는 플래시 메모리 장치.
  10. 프로그램 금지 상태인 제1 비트라인 및 프로그램 상태이고 상기 제1 비트라인에 인접하는 제2 비트라인을 프리차지하는 단계;
    상기 제2 비트라인의 전압을 제1 전압으로 감소시키는 단계;
    상기 제1 비트라인의 전압을 제2 전압으로 상승시키고, 상기 제1 비트라인의 전압의 상승에 따른 커플링 효과에 의해 상기 제2 비트라인의 전압을 상승시키는 단계; 및
    상기 제2 비트라인에 대응되는 메모리 셀을 프로그램하는 단계를 포함하고,
    상기 제2 전압은 전원전압의 변동에 무관한 것을 특징으로 하는 플래시 메모리 장치의 프로그램 방법.
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