JP2013511110A - メモリのチャネル―フローティングゲート結合を低減するデータ状態に応じたチャネルブースト - Google Patents

Abstract

プログラム動作では、選択ワードライン上の非選択記憶素子のプログラムをチャネルブーストによって禁止しながら、選択ワードライン上の選択記憶素子のプログラムを行う。ブースト量は非選択記憶素子のデータ状態に応じて設定することができ、それによって過不足のないレベルのブーストを行うことができる。閾値電圧が低く、それゆえプログラム外乱を受けやすい低データ状態に対しては、大きなブースト量を適用することができる。複数のデータ状態にあるグループに対して、共通のブースト手法を適用することができる。ブースト量は、チャネルプレチャージ動作のための電圧や、ワードラインに印加されるパス電圧のタイミングや大きさを調整することによって、設定することができる。一例ではあるが、選択されたデータ状態に応じてチャネルブーストを調整するために、非選択ワードラインに対して多段階のパス電圧を使用することができる。

Description

本技術は、不揮発性メモリに関する。

半導体メモリは、様々な電子装置に広く使用されている。例えば、不揮発性半導体メモリは、携帯電話、デジタルカメラ、パーソナルデジタルアシスタント、モバイルコンピュータ、非モバイルコンピュータ及びその他の装置に使用されている。電気的消去・プログラム可能型読取専用メモリ（ＥＥＰＲＯＭ）及びフラッシュメモリは、最も普及している不揮発性半導体メモリの一つである。ＥＥＰＲＯＭの一種であるフラッシュメモリを用いると、従来のフル機能を備えたＥＥＰＲＯＭとは対照的に、メモリアレイ全体のコンテンツ、又はメモリの一部のコンテンツを一つのステップで消去できる。

従来のＥＥＰＲＯＭとフラッシュメモリの何れもが、半導体基板内のチャネル領域上に配置され、そのチャネル領域から絶縁されたフローティングゲートを利用している。フローティングゲートは、ソース領域とドレイン領域の間に配置されている。制御ゲートは、フローティングゲート上に配置されており、そのフローティングゲートから絶縁されている。このように形成されたトランジスタの閾値電圧（Ｖｔｈ）は、フローティングゲート上に保持される電荷量によって制御される。つまり、そのソースとドレインの間の導通を可能にするためにトランジスタをオンにする前に制御ゲートに印加しなければならない電圧の最小量は、そのフローティングゲート上の電荷レベルにより制御される。

いくつかのＥＥＰＲＯＭ及びフラッシュメモリ素子は２つの範囲の電荷を記憶するために使用される記憶素子その他のフローティングゲートを含むセルを有するため、記憶素子は２つの状態、例えば消去状態とプログラム状態の間でプログラム／消去できる。各記憶素子は１ビットのデータを記憶できるため、このようなフラッシュメモリ素子はバイナリフラッシュメモリ素子と呼ばれることもある。

マルチ状態（マルチレベルとも呼ばれる）フラッシュメモリ素子が、複数の別個の許可／有効プログラム閾値電圧範囲を識別することによって実現される。各閾値電圧範囲は、記憶素子内で符号化される一組のデータビットの所定値に相当する。例えば、各メモリエレメントは、そのエレメントを４つの別々の閾値電圧範囲に相当する４つの別々の電荷バンドの内の一つに置くことができ、２ビットのデータを記憶できる。

通常、プログラム動作中に制御ゲートに印加されるプログラム電圧Ｖｐｇｍは、経時的に大きさが大きくなる一連のパルスとして印加される。プログラム電圧は、選択されたワードラインに印加され得る。一つの考えられる手法では、パルスの大きさは、例えば０．２から０．４Ｖ等の所定のステップサイズでそれぞれの連続パルスで大きくなる。Ｖｐｇｍは、フラッシュメモリエレメントの制御ゲートに印加され得る。プログラムパルス間の期間では、検証動作が実施される。すなわち、並行してプログラムされているエレメントのグループの内の各エレメントのプログラムレベルは、エレメントがプログラムされている検証レベル以上であるか否かを判断するために、連続プログラムパルスの間に読み出される。マルチ状態フラッシュメモリエレメントのアレイの場合、検証ステップは、エレメントがそのデータ関連検証レベルに達したのかどうかを判断するために、エレメントの状態ごとに実行され得る。例えば、４つの状態にデータを記憶できるマルチ状態メモリエレメントは、３つの比較点について検証動作を実行する必要がある場合がある。

さらに、ＥＥＰＲＯＭ又はＮＡＮＤストリング内のＮＡＮＤフラッシュメモリ素子等のフラッシュメモリ素子をプログラムするときには、通常、Ｖｐｇｍが制御ゲートに印加され、ビットラインが接地され、記憶素子のチャネルからフローティングゲートの中に電子が注入される。電子がフローティングゲート内に蓄積すると、フローティングゲートは負に帯電され、メモリエレメントの閾値電圧は上昇し、プログラムされた状態にあると見なされる。

しかしながら、メモリ装置のサイズが小型化されるほど、メモリ装置内の電磁的結合の影響が深刻となってきている。

チャネルブーストを最適化して電磁的結合の影響を緩和する方法及び不揮発性記憶システムを提供する。

プログラム動作の間、目標とするデータ状態へのプログラムが既に完了して、非選択とされた記憶素子は、それに接続する基板のチャネル領域がブーストされることによって、さらなるプログラムが禁止される。このとき、適切な程度のブーストを行うことが重要である。ブーストが低すぎる場合、非選択の記憶素子はプログラム外乱を受けることになり、その閾値電圧が次に高いデータ状態まで上昇したり、記憶素子の読み取りが正しく行えないレベルまで上昇したりすることがある。その一方で、ブーストが高すぎる場合、非選択の記憶素子の閾値電圧が電磁的結合によって上昇され、その結果、閾値電圧の分布が意図した以上に広がってしまう。これに関して、一又は複数の低いデータ状態については高いレベルのブーストを行い、一又は複数の高いデータ状態については低いレベルのブーストを行うといったように、ブーストのレベルを非選択の記憶素子のデータ状態に応じて調整し得ることが判明した。パス電圧が印加される前の期間及び又はパス電圧が印加される期間において、ビットライン、ドレイン側選択ゲート及び又はドレイン側ダミー記憶素子のために特定の電圧を使用する様々なチャネルブーストの手法が提供される。

ＮＡＮＤストリングの平面図。

ＮＡＮＤストリングの等価回路図。

ＮＡＮＤストリングの断面図。

３つのＮＡＮＤストリングを示す回路図。

ＮＡＮＤフラッシュ記憶素子のアレイのブロック図。

単一行／列デコーダ及び読み出し／書き込み回路を使用する不揮発性メモリシステムのブロック図。

検出ブロックの一実施形態を示すブロック図。

一組の閾値電圧分布の例を示す図。

一組の閾値電圧分布及びワンパスプログラムの例を示す図。

プログラム動作において選択ワードラインに印加される一連のプログラム及び検証パルスを示す。

一組の記憶素子のためのマルチパルスプログラム動作を示す。

チャネルとフローティングゲートとの間の結合、及びフローティングゲートとフローティングゲートとの間の結合を示す、ＮＡＮＤストリングの断面図。

記憶素子をロックアウトするために、そのデータ状態に応じた異なるブースト手法を使用しながら、選択された記憶素子をプログラムする処理を示す

それぞれのビットラインのためのデータラッチの使用を示す。

図１３ａ‐図１３ｆは、ロックアウトされたＥ状態の記憶素子を、ロックアウトされたＡ、Ｂ、Ｃ状態の記憶素子から区別することを許容するラッチ値の例を示す。

第１のブースト技術を示す。

チャネルブースト電圧をパス電圧の関数として示す。

データ状態とは独立したブースト技術を使用したときの、閾値電圧分布の拡大をパス電圧の関数として示す。

データ状態とは独立したブースト技術を使用したときの、閾値電圧分布の幅をパス電圧の関数として示す。

全ビットラインメモリ構造のためのブロックのメモリアレイの構成の例を示す。

第２のチャネルブースト技術を示す。

第３のチャネルブースト技術を示す。

第４のチャネルブースト技術を示す。

本発明の実施に適したメモリシステムの一例は、ＮＡＮＤフラッシュメモリ構造を用いる。そのＮＡＮＤフラッシュメモリ構造は２つの選択ゲートの間に直列に接続された複数のトランジスタを有している。直列に配置されたトランジスタと選択ゲートは、ＮＡＮＤストリングと呼ばれる。図１ａは、一つのＮＡＮＤストリング９０を示す平面図である。図１ｂはその等価回路である。図示されたＮＡＮＤストリングは、直列に接続されており、第１の選択ゲート１２０と第２の選択ゲート１２２の間に挟まれている４つのトランジスタ１００、１０２、１０４、及び１０６を有する。選択ゲート１２０は、ＮＡＮＤストリングをビットライン１２６に接続する。選択ゲート１２２は、ＮＡＮＤストリングをソースライン１２８に接続する。選択ゲート１２０、１２２はそれぞれ、制御ゲート１２０ＣＧ、１２２ＣＧに適切な電圧が印加されることによって制御される。トランジスタ１００、１０２、１０４及び１０６のそれぞれは制御ゲート及びフローティングゲートを有する。トランジスタ１００は、制御ゲート１００ＣＧ及びフローティングゲート１００ＦＧを有する。トランジスタ１０２は制御ゲート１０２ＣＧ及びフローティングゲート１０２ＦＧを有する。トランジスタ１０４は、制御ゲート１０４ＣＧ及びフローティングゲート１０４ＦＧを有する。トランジスタ１０６は、制御ゲート１０６ＣＧ及びフローティングゲート１０６ＦＧを有する。制御ゲート１００ＣＧ、１０２ＣＧ、１０４ＣＧ、１０６ＣＧは、ワードラインＷＬ３、ＷＬ２、ＷＬ１、ＷＬ０にそれぞれ接続されている。一実施形態では、トランジスタ１００、１０２、１０４及び１０６は、それぞれ、メモリセルである。他の実施形態では、メモリセルは、複数のトランジスタを有していることもある。あるいは、図示されているのとは異なることもある。選択ゲート１２０、１２２は、ドレイン側の選択ラインＳＧＤ、ソース側の選択ラインＳＧＳにそれぞれ接続されている。

図２は、前述されたＮＡＮＤストリングの断面図を示す。ＮＡＮＤストリングのトランジスタはｐ−ウェル領域１４０に形成されている。ｐ−ウェル領域は、代わりにｐ−タイプ基板１４４のｎ−ウェル領域１４２内にあってよい。各トランジスタは、制御ゲート（１００ＣＧ、１０２ＣＧ、１０４ＣＧ、及び１０６ＣＧ）とフローティングゲート（１００ＦＧ、１０２ＦＧ、１０４ＦＧ、及び１０６ＦＧ）から構成される積層ゲート構造を有している。フローティングゲートは、ｐ−ウェルの表面に、酸化膜又は他の誘電体膜の上に形成される。制御ゲートはフローティングゲートの上にあり、ポリシリコン間の誘電体層が制御ゲート及びフローティングゲートを分離している。メモリセル（１００、１０２、１０４及び１０６）の制御ゲートは、ワードラインを構成している。Ｎ＋ドープ層１３０、１３２、１３４、１３６、及び１３８が、隣接するセルの間で共有され、これによってセルが互いに直列に接続されており、ＮＡＮＤストリングを形成している。これらのＮ＋ドープ層は、各セルのソース及びドレインを構成している。例えば、Ｎ＋ドープ層１３０はトランジスタ１２２のドレイン及びトランジスタ１０６のソースとしての機能を果たし、Ｎ＋ドープ層１３２はトランジスタ１０６のドレイン及びトランジスタ１０４のソースとしての機能を果たし、Ｎ＋ドープ層１３４はトランジスタ１０４のドレイン及びトランジスタ１０２のソースとしての機能を果たし、Ｎ＋ドープ層１３６はトランジスタ１０２のドレイン及びトランジスタ１００のソースとしての機能を果たし、Ｎ＋ドープ層１３８はトランジスタ１００のドレイン及びトランジスタ１２０のソースとしての機能を果たす。Ｎ＋ドープ層１２６は、ＮＡＮＤストリングのためのビットラインに接続する。一方、Ｎ＋ドープ層１２８は複数のＮＡＮＤストリングのための一つの共通ソースラインに接続する。ＮＡＮＤストリングは、８、１６、３２、６４個又はそれ以上のメモリセルを有することができる。それぞれのメモリセルは、アナログ又はデジタル形式で、一又はそれ以上のビットのデータを記憶し得る。

ＮＡＮＤフラッシュメモリに加えて、他のタイプの不揮発性メモリも使用できる。

プログラム動作の一部として、非選択の記憶素子、及び、例えばＮＡＮＤストリング９０に接続された基板のチャネル領域の電位を、ブーストすることができる。非選択の記憶素子あるいはＮＡＮＤストリングは、プログラム動作における所定のプログラム反復においてプログラムが禁止され、あるいはプログラムからロックアウトされることから、禁止された又はロックアウトされた記憶素子又はＮＡＮＤストリングと称されることがある。例えば、コントロールゲート及びフローティングゲート１００ＣＧ／１００ＦＧ、１０２ＣＧ／１０２ＦＧ、１０４ＣＧ／１０４ＦＧ、１０６ＣＧ／１０６ＦＧを有するいずれかの記憶素子がプログラム動作において非選択の記憶素子となったとき、例えば、ＮＡＮＤストリング９０が非選択のＮＡＮＤストリングとなったときに、チャネル領域１４１が基板１４４のｐ−ウェル領域１４０に設けられる。チャネル領域１４１は、基板においてドープ領域１３０、１３２、１３４、１３６、１３８の内部及び間を伸びる導電性経路を形成する。ブーストは様々な手法で行うことができる。例えば、非選択のワードラインにパス電圧を印加する前に行われるプレチャージ動作において、ビットライン１２６に供給される電圧を、ドレイン側選択ゲートトランジスタ１２０ＣＧからチャネル１４１に通過させることができる。一つの考え方では、適切なビットライン電圧を用いることで、ドレイン側選択ゲートトランジスタからＶｃｇ‐Ｖｔｈの電圧をチャネルに供給することができる。ここで、Ｖｃｇはドレイン側選択ゲートトランジスタのコントロール制御電圧であり、Ｖｔｈはドレイン側選択ゲートトランジスタの閾値電圧である。その後、ドレイン側選択ゲートトランジスタは非導電性の状態とされ、それにより、ビットラインはチャネル１４１から遮断され、ブーストされた電位がチェネルにおいて維持される。チャネルブーストは、パス電圧をワードラインに印加し、ドレイン側選択ゲートトランジスタを非導電性の状態に維持することによっても、行うことができる。パス電圧はチャネルに接続され、その電位を上昇させる。様々なチェネルブーストの手法については、後段において詳細に開示される。

図３は、３つのＮＡＮＤストリングを示す回路図である。ＮＡＮＤ構造を使用するフラッシュメモリシステムの典型的な構造は、数個のＮＡＮＤストリングを含む。例えば、３つのＮＡＮＤストリング３２０、３４０及び３６０は、さらに多くのＮＡＮＤストリングを有するメモリアレイ内で見ることができる。ＮＡＮＤストリングのそれぞれが２個の選択ゲートと４個の記憶素子を含む。図面を簡素化するために４個の記憶素子が示されているが、最新のＮＡＮＤストリングは、例えば、３２個又は６４個の記憶素子を有することもある。

例えば、ＮＡＮＤストリング３２０は、選択ゲート３２２及び３２７並びに記憶素子３２３から３２６を含み、ＮＡＮＤストリング３４０は、選択ゲート３４２及び３４７並びに記憶素子３４３から３４６を含み、ＮＡＮＤストリング３６０は、選択ゲート３６２及び３６７並びに記憶素子３６３から３６６を含む。各ＮＡＮＤストリングは、その選択ゲート（例えば、選択ゲート３２７、３４７又は３６７）によってソースライン３７０に接続される。ソース側選択ゲートの制御には、選択ラインＳＧＳが使用される。多様なＮＡＮＤストリング３２０、３４０及び３６０は、各選択ゲート３２２、３４２、３６２内のドレイン側選択トランジスタによって、各ビットライン３２１、３４１及び３６１に接続される。これらの選択トランジスタは、ドレイン選択ラインＳＧＤによって制御される。他の実施形態では、選択ラインは、必ずしもＮＡＮＤストリングの間で共通である必要はない。つまり、異なる選択ラインを、異なるＮＡＮＤストリングのために設けることもできる。ＮＡＮＤストリング３２０、３４０、３６０にそれぞれ接続された例示するチャネル領域３２９、３３０、３３１は、基板内に形成することもできる。なお、記憶素子及びチャネル領域は、実際の位置から９０度回転させたように図示されている。

ワードラインは、記憶素子の制御ゲートに対して次のように接続されている。即ち、ワードラインＷＬ３（記憶素子３２３、３４３及び３６３）、ワードラインＷＬ２（記憶素子３２４、３４４及び３６４）、ワードラインＷＬ１（記憶素子３２５、３４５及び３６５）、ワードラインＷＬ０（記憶素子３２６、３４６及び３６６）。各々のワードラインは、その列上の各々の記憶素子の制御ゲートに接続されている。なお、制御ゲートは、ワードラインそのものとすることもできる。

フラッシュ記憶素子をプログラムするときは、例えば接続されたワードラインを介して記憶素子の制御ゲートにプログラム電圧を印加し、その記憶素子に接続されたビットラインを接地する。それにより、チャネルからの電子がフローティングゲートに注入される。フローティングゲート内に電子が蓄積すると、フローティングゲートは負に帯電し、記憶素子のＶｔｈが上昇する。

図４は、図１ａと１ｂに示すようなＮＡＮＤ記憶素子のアレイ４００の例を示す。各列に沿って、ビットライン４０６が、ＮＡＮＤストリング４５０のドレイン選択ゲートのドレイン端子４２６に接続されている。ＮＡＮＤストリングの各行に沿って、ソースライン４０４が、ＮＡＮＤストリングのソース選択ゲートの全てのソース端子４２８に接続されている。

記憶素子のアレイは、記憶素子の多数のブロックに分割される。フラッシュＥＥＰＲＯＭシステムでは一般的なように、ブロックは消去の単位である。つまり、各ブロックは、共に消去される最小数の記憶素子を有する。各ブロックは、一般に複数のページに分割される。ページは、プログラムの最小単位である。１ページ又は複数ページのデータは、通常、記憶素子の１行に記憶される。例えば、１行は、通常、いくつかのインタリーブされたページを含む、あるいは、１行は１ページを構成してよい。ページの全ての記憶素子は、一度に読み出され、又は、プログラムされる。多数のページがブロックを構成し、それは８ページから、例えば最大３２、６４、１２８又はそれ以上のページのいずれであってもよい。いくつかの実施形態では、ＮＡＮＤストリングの列はブロックを含む。

図５は、単一行／列デコーダ及び読み出し／書き込み回路を使用する不揮発性メモリシステムのブロック図である。一実施形態において、メモリ素子５９６は、記憶素子のページを同時に読み出し、プログラムするための読み出し／書き込み回路を有する。メモリ素子５９６は、一つ以上のメモリダイ５９８を有する。メモリダイ５９８は、２次元のアレイの記憶素子４００、制御回路５１０、及び、読み出し／書き込み回路５６５を有する。いくつかの実施形態では、記憶素子のアレイは三次元である場合がある。メモリアレイ４００は行復号部５３０を介してワードラインによって、及び列復号部５６０を介してビットラインによってアドレスできる。読み出し／書き込み回路５６５は複数の検出ブロック５００を有しており、１ページの記憶素子を並列に読み出し又はプログラムすることができる。一般に、制御部５５０は、一つ以上のメモリダイ５９８のように同じメモリ素子５９６（例えば、取り外し可能なストレージカード）内に含まれる。コマンド及びデータは、ライン５２０を介してホストと制御部５５０の間及びライン５１８を介して制御部と一つ以上のメモリダイ５９８の間で送られる。

制御回路５１０は、読み出し／書き込み回路５６５と協調して、メモリアレイ４００上でメモリ動作を実行する。制御回路５１０は、状態マシン５１２、オンチップアドレスデコーダ５１４、及び電力制御モジュール５１６を含む。状態マシン５１２は、メモリ動作のチップレベル制御を提供する。オンチップアドレスデコーダ５１４は、ホスト又はメモリコントローラによって使用されるとともに、デコーダ５３０と５６０によって使用されるハードウェアアドレスの間にアドレスインタフェースを提供する。電力制御モジュール５１６は、メモリ動作中、ワードライン及びビットラインに供給される電力及び電圧を制御する。

いくつかの実装例では、図５の構成要素のいくつかを組み合わせることができる。多様な設計では、記憶素子アレイ４００以外の（単独又は組み合わせた）一つ又は複数の構成要素を、管理回路つまり制御回路と見なすことができる。例えば、一又は複数の管理回路又は制御回路は、制御回路５１０、状態マシン５１２、デコーダ５１４／５６０、電力制御５１６、検出ブロック５００、読み出し／書き込み回路５６５、制御部５５０等の内の任意の一又は組み合わせを含んでよい。

別の実施形態では、不揮発性メモリシステムは、二重の行／列デコーダ及び読み出し／書き込み回路を使用する。メモリアレイ４００に対する種々の周辺回路によるアクセスは、アレイの対向する側で対称的に実施される。

図６は、検出ブロックの一実施形態を示すブロック図である。個々の検出ブロック５００は、検出モジュール５８０と呼ばれるコア部分、及び共通部分５９０に区切られる。一実施形態では、ビットラインごとに別個の検出モジュール５８０、及び、複数の検出モジュールの一組に一つの共通部分５９０がある。一例では、検出ブロックは、一つの共通部分５９０及び８つの検出モジュール５８０を含む。グループ内の検出モジュールのそれぞれが、データバス５７２を介して関連付けられた共通部分と通信する。

検出モジュール５８０は、接続されているビットラインの導通電流が所定の閾値レベルを超えているのか、それとも下回っているのかを判断する検出回路５７０を含む。検出モジュール５８０は、接続されたビットライン上で電圧状態を設定するために使用されるビットラインラッチ５８２も含む。例えば、ビットラインラッチ５８２で所定の状態にラッチされることにより、接続されたビットラインは、プログラム禁止（例えば、１．５から３Ｖ）を指定する状態にプルされることになる。

共通部分５９０は、プロセッサ５９２、一組のデータラッチ５９４、及び、一組のデータラッチ５９４とデータバス５２０の間に結合されているＩ／Ｏインタフェース５９６を含む。プロセッサ５９２は、計算を実行する。例えば、その機能の一つは、検出された記憶素子に記憶されるデータを特定し、その特定されたデータを一組のデータラッチに記憶することである。図１２及び図１３ａ−１３ｆを参照されたい。一組のデータラッチ５９４は、読み出し動作の間にプロセッサ５９２によって決定されるデータビットを記憶するために使用される。それは、プログラム動作中にデータバス５２０からインポートされるデータビットを記憶するためにも使用される。インポートされたデータビットは、メモリの中にプログラムされるべきことを意味する書き込みデータを表す。Ｉ／Ｏインタフェース５９６は、データラッチ５９４とデータバス５２０の間のインタフェースを提供する。

読み出し又はその他の検知の間、状態マシン５１２は、アドレス指定された記憶素子に対する様々な制御ゲート電圧の供給を制御する。サポートする多様なメモリ状態に対応して、所定の多様な制御ゲート電圧が順次供給されていくと、これらの電圧のなかの一つで検出モジュール５８０がトリップし、検出モジュール５８０からの出力がバス５７２を介してプロセッサ５９２に提供される。このとき、プロセッサ５９２は、検出モジュールがトリップしたことと、入力回線５９３を介して状態マシンから得られる印加した制御ゲート電圧についての情報とを考慮し、その結果として得られるメモリ状態を決定する。次に、それは、メモリ状態を２進コード化し、結果として生じるデータビットをデータラッチ５９４に記憶する。コア部分の別の実施形態では、ビットラインラッチ５８２は、検出モジュール５８０の出力をラッチするためのラッチとして、また、上述されたビットラインラッチとして機能する。

プログラム又は検証の間に、プログラムされるデータは、データバス５２０から一組のデータラッチ５９４に記憶される。状態マシンの制御下にあるプログラム動作は、アドレス指定された記憶素子の制御ゲートに印加される一連のプログラム電圧パルスを含む。各プログラムパルスの後ろには、記憶素子が所望されるメモリ状態にプログラムされたかどうかを判断するために読み返し（検証）が続く。プロセッサ５９２は、所望されるメモリ状態に関して読み返しメモリ状態を監視する。この２つが一致するとき、ビットラインがプログラム禁止を指定する状態にプルされるように、プロセッサ５９２がビットラインラッチ５８２を設定する。これが、プログラムパルスがその制御ゲートに出現したとしても、ビットラインに結合された記憶素子がさらにプログラムされるのを禁止する。他の実施形態では、プロセッサはビットラインラッチ５８２を初期にロードし、検証プロセスの間に検出回路がそれを禁止値に設定する。

データラッチスタック５９４は、検出モジュールに対応するデータラッチのスタックを含む。一実施形態では、検出モジュール５８０ごとに３つのデータラッチがある。データラッチは、その中に記憶される並列データが、データバス５２０用のシリアルデータに変換され、逆の場合も同じとなるように、シフトレジスタとして実装されてもよい。ｍ個の記憶素子の読み出し／書き込みブロックに対応する全てのデータラッチは、データのブロックをシリアル転送によって入力又は出力できるように、互いにリンクされてブロックシフトレジスタを形成してもよい。特に、読み出し／書き込みモジュールのバンクは、一組のデータラッチのそれぞれが、あたかもそれらが読み出し／書き込みブロック全体のためのシフトレジスタの一部であるかのように、データをデータバスの中に又はデータバスの中から次々とシフトするように適応される。

図７ａは、一組の閾値電圧分布の例であって、各々の記憶素子が２ビットのデータを記憶する４状態型のメモリ装置のためのものを示す。第１の閾値電圧（Ｖｔｈ）の分布７００は、消去された（状態Ｅ）記憶素子を表す。３つのＶｔｈの分布７０２、７０４、及び７０６は、それぞれプログラムされた状態Ａ、Ｂ及びＣを表す。一実施形態では、Ｅ状態の閾値電圧は負であり、Ａ、Ｂ及びＣ分布内の閾値電圧は正である。

３つの読み出し基準電圧、Ｖｒａ、Ｖｒｂ、及びＶｒｃが、記憶素子からデータを読み出すために用意される。所与の記憶素子の閾値電圧がＶｒａ、Ｖｒｂ、及びＶｒｃを超えているのか、それとも下回っているのかをテストすることによって、システムは、例えば、プログラム状態等の、記憶素子の状態を特定することができる。

さらに、３つの検証基準電圧Ｖｖａ、Ｖｖｂ、及びＶｖｃが、記憶素子からデータを読み出すために用意される。記憶素子を状態Ａ、状態Ｂ又は状態Ｃにプログラムするとき、システムは、それらの記憶素子がＶｖａ、Ｖｖｂ又はＶｖｃ以上の閾値電圧を有するかどうかをそれぞれテストする。

一実施形態では、フルシーケンスプログラムとして知られるが、記憶素子は、消去状態Ｅからプログラム状態Ａ、Ｂ又はＣの何れかに直接的にプログラムされる。例えば、まず、プログラムされる記憶素子の集合中の全ての記憶素子が消去状態Ｅとなるように、当該集合が消去される場合がある。図８に示される一連のプログラムパルスは、記憶素子を直接的に状態Ａ、Ｂ、又はＣにプログラムするために使用される。いくつかの記憶素子は状態Ｅから状態Ａにプログラムされ、他の記憶素子は状態Ｅから状態Ｂに、及び／又は、状態Ｅから状態Ｃにプログラムされる。

他の選択肢として、一又は複数のデータ状態のために、低検証レベルと高検証レベルを使用することが挙げられる。例えば、ＶｖａＬとＶｖａをそれぞれ状態Ａのための低検証レベルと高検証レベルとし、ＶｖｂＬとＶｖｂをそれぞれ状態Ｂのための低検証レベルと高検証レベルとすることができる。プログラムの間、目標状態として状態Ａにプログラムされている記憶素子のＶｔｈがＶｖａＬを超えた時に、それに接続されたビットライン電圧を、通常のプログラム、即ち非禁止レベル（例えば０ボルト）と完全禁止レベル（４〜６ボルト）との間のあるレベル（例えば０．６〜０．８ボルト）まで上げることによって、記憶素子のプログラム速度を減速させる。即ち、低速プログラムモードとする。これは、閾値電圧の大きな増大を避け、正確性をもたらす。ＶｔｈがＶｖａに達した時、記憶素子はさらなるプログラムからロックアウトされる。同様に、目標状態として状態Ｂにプログラムされている記憶素子のＶｔｈがＶｖｂＬを超えた時に、その記憶素子のプログラム速度を減速し、ＶｔｈがＶｖｂに達した時に、記憶素子をさらなるプログラムからロックアウトする。このようなプログラム技術は、クイックパス書き込み、あるいは二重検証技術と称される。ここで、一例ではあるが、最高位の状態については、いくらかのオーバーシュートは基本的に許容されるので、二重の検証レベルを使用しなくてもよい。その代わり、消去状態よりも高く、最高位の状態よりも低いプログラム状態に関しては、二重の検証レベルを使用することができる。

図７ｂは、２つの異なるページ（下側ページと上側ページ）に対してデータを記憶するマルチ状態記憶素子をプログラムするツーパス技術の一例を示している。図７ａの閾値電圧分布８００、８０２、８０４及び８０６の繰り返しで４つの状態が示されている。これらの状態及びその示すビットは、状態Ｅ（１１）、状態Ａ（１０）、状態Ｂ（００）及び状態Ｃ（０１）である。状態Ｅの場合、両方のページが「１」を記憶する。状態Ａの場合、下側ページが「０」を記憶し、上側ページが「１」を記憶する。状態Ｂの場合、両方のページが「０」を記憶する。状態Ｃの場合、下側ページが「１」を記憶し、上側ページが「０」を記憶する。なお、各状態に対して特定のビットパターンが割り当てられているが、異なるビットパターンを割り当てることも可能であることに注意する。

第１プログラムパスでは、記憶素子の閾値電圧レベルが、下側の論理ページにプログラムされるビットに応じて設定される。そのビットが論理「１」であれば、以前に消去された結果として適切な状態にあるので閾値電圧は変更されない。しかし、プログラムされるビットが論理「０」であれば、矢印９００で示したように、記憶素子の閾値レベルは状態Ａになるように増大される。これによって、第１プログラムパスを終了する。

第２プログラムパスでは、記憶素子の閾値電圧レベルが、上側論理ページ内にプログラムされるビットに応じて設定される。上側論理ページビットが論理「１」を記憶する場合、記憶素子は下側ページビットのプログラムに依存する状態Ｅ又はＡの一方であり、どちらも上側ページビットは「１」を保持するのでプログラムは生じない。上側ページビットが論理「０」となる場合、閾値電圧はシフトされる。第１パスによって記憶素子が消去状態Ｅに留まっていれば第２段階で記憶素子をプログラムし、矢印９２０で示したように閾値電圧が状態Ｃ内になるように増大させる。第１プログラムパスの結果として記憶素子が状態Ａ内にプログラムされれば、記憶素子はさらに第２パスでプログラムされ、矢印９１０で示したように閾値電圧が状態Ｂ内になるように増大させる。第２パスの結果は、下側ページ用のデータを変更することなく、上側ページの論理「０」を記憶するように指定した状態に記憶素子をプログラムすることである。

一実施形態では、全ページを充填するのに十分なデータを書き込まれた場合、システムは全シーケンス書き込みを実行するように設定される。十分ではないデータが全ページに書き込まれた場合、プログラム処理は受け取ったデータを用いて下側ページプログラムを実行できる。次のデータを受け取ったときは、システムは上側ページをプログラムする。さらに別の実施形態では、システムは下側ページをプログラムするモードで書き込みを開始し、ワードラインの記憶素子の全体（又は大部分）を充填するために次の十分なデータを受け取った場合、全シーケンスプログラムモードに変換する。

その他の考えられるプログラム技術では、第１ステップで、下側ページがプログラムされる。下側ページがデータ１のままである場合、記憶素子状態は状態Ｅに留まる。データが０にプログラムされる場合、記憶素子が状態Ａと状態Ｂとの間に広がる中間分布内にあるように、記憶素子の電圧の閾値が引き上げられる。

上側ページのプログラムでは、記憶素子が状態Ｅにあり、上側ページが１のままである場合、記憶素子は状態Ｅに留まる。記憶素子が状態Ｅにあり、上側ページのデータが０にプログラムされる場合、記憶素子が状態Ａになるように、記憶素子の閾値電圧が引き上げられる。記憶素子が中間の閾値電圧分布１０１２にあって、上側ページのデータが１に留まる場合、記憶素子は状態Ｂにプログラムされる。記憶素子が中間の閾値電圧分布にあって、上側ページデータがデータ０になる場合、記憶素子が状態Ｃになるように、記憶素子の閾値電圧は引き上げられる。

プログラムに関して４つのデータ状態、及び２ページのデータの例を説明したが、教示される概念は、４つの状態より多い又は少なく、２ページより多い又は少ない他の実装例に適用できる。例えば、記憶素子ごとに８つ又は１６の状態のあるメモリ素子が、現在、計画されている、又は生産中である。

さらに、前述のプログラム技術の例では、記憶素子のＶｔｈは目標データ状態にプログラムされるにつれて次第に上昇する。しかしながら、記憶素子のＶｔｈが目標データ状態にプログラムされるにつれて次第に低下されるプログラム技術を採用することもできる。記憶素子電流を測定するプログラム技術も採用することができる。本明細書の概念は、種々のプログラム技術に適用することができる。

図８は、プログラム動作中に選択ワードラインに適用される一連のプログラム及び検証パルスを示す。プログラム動作は、複数のプログラム反復を含んでいてもよく、この場合、各反復ではプログラム電圧とこれに続く検証電圧が選択ワードラインに印加される。一つの可能なアプローチでは、プログラム電圧は順次の反復においてステップアップされる。さらに、プログラム電圧は、パス電圧（Ｖｐａｓｓ）レベル、例えば、６〜８Ｖを有する第１の部分と、これに続くプログラムレベル、例えば、１２〜２５Ｖまでの第２の部分とを含んでいてもよい。例えば、第１、第２、第３及び第４のプログラムパルス８００、８０２、８０４及び８０６は、それぞれＶｐｇｍ１、Ｖｐｇｍ２、Ｖｐｇｍ３、及びＶｐｇｍ４などのプログラム電圧を有する。検証電圧Ｖｖａ、Ｖｖｂ及びＶｖｃ（８０８）の例などの、一つ以上の検証電圧が、各プログラムパルスの後に設けられてもよい。場合によっては、記憶素子の中には最下位プログラム状態（例えば、Ａ状態）に達していないこともあると考えられるので、一つ以上の初期プログラムパルスでは検証パルスを続けて行わなくてもよい。その後のプログラムの反復では、例えば、Ａ状態に対する検証パルスと、これに続くＡ及びＢ状態に対応する検証電圧を採用するプログラム反復と、これに続くＢ及びＣ状態に対応する検証電圧を採用するプログラムの反復とが採用されてもよい。

図９は、一組の記憶素子に対するマルチパスプログラム動作を示す。図示された構成要素は、さらに多い一組の記憶素子、ワードライン、及びビットラインの一部であってもよい。一つの可能なプログラム動作では、ＷＬｎ−１上の記憶素子、例えば、記憶素子９０２、９０４及び９０６は、第１のプログラムパスでプログラムされる。このステップは、円で囲まれた「１」によって表される。次の（「２」）のＷＬｎ上の記憶素子、例えば、記憶素子９１２、９１４及び９１６は、第１のプログラムパスでプログラムされる。この例では、ワードラインをプログラムのために選択するとき、検証動作は各プログラムパルスの後に行われる。ＷＬｎ上での検証動作中に、一つ以上の検証電圧がＷＬｎに印加され、パス電圧がＷＬｎ−１及びＷＬｎ＋１を含む残るワードラインに印加される。パス電圧は、検知動作が選択ワードラインに対して行われるように非選択記憶素子をターンオンする（導通状態にする）ために使用される。次の（「３」）のＷＬｎ−１上の記憶素子は、第２のプログラムパスでプログラムされる。次の（「４」）のＷＬｎ＋１上の記憶素子は、第１のプログラムパスでプログラムされる。次の（「５」）のＷＬｎ上の記憶素子は、第２のプログラムパスでそれぞれの目標状態にプログラムされる。

図１０は、チャネル−フローティングゲート間結合及びフローティングゲート−フローティングゲート間結合を示すＮＡＮＤストリングの断面図を示す。ビットライン又はＮＡＮＤストリング方向はページに進み、ワードライン方向は左から右に進む。ワードライン１０００は複数のＮＡＮＤストリングを横切る。第１のＮＡＮＤストリングはチャネル領域１０１６を含む。第１のＮＡＮＤストリングにおける記憶素子１０１０は、ワードライン１０００の一部である制御ゲート１０１２と、フローティングゲート１０１４とを含む。第２のＮＡＮＤストリングはチャネル領域１０２６を含む。第２のＮＡＮＤストリングにおける記憶素子１０２０は、ワードライン１０００の一部である制御ゲート１０２２と、フローティングゲート１０２４とを含む。第３のＮＡＮＤストリングはチャネル領域１０３６を含む。第３のＮＡＮＤストリングにおける記憶素子１０３０は、ワードライン１０００の一部である制御ゲート１０３２と、フローティングゲート１０３４とを含む。

メモリデバイスが小型化されるにつれて、記憶素子−記憶素子間の干渉が次第に重要な役割を果たすようになっている。これらの干渉の一つは、プログラム中のチャネル−フローティングゲート間結合である。全ビット・ライン・プログラムにおいて、プログラムを受ける選択ワードラインの選択記憶素子１０２０を考えてみる。同じワードライン１０００上の隣接ビットラインの記憶素子（例えば、１０１０又は１０３０）がその目標データ状態に達すると、以後のプログラムがロックアウト又は禁止される。次のプログラム反復では、ロックアウトされた記憶素子の基板チャネル領域（例えば、１０１６又は１０３６）がブーストされ、プログラムパルスが選択ワードラインに印加されるとき記憶素子のフローティングゲート（例えば、１０１４又は１０３４）の電圧上昇が阻止される。しかしながら、チャネル内のブーストされた電位は、選択記憶素子１０２０のフローティングゲート１０２４に結合し、プログラムパルスが印加されると選択記憶素子によって確認される実効プログラム電圧（Ｖｐｇｍ）の上昇をもたらす。この結果は、選択記憶素子のＶｔｈが所望よりも大きい急上昇として現れる。したがって、記憶素子のＶｔｈ分布は不必要に広がる。このチャネル−フローティングゲート間結合に加えて、フローティングゲート−フローティングゲート間結合も選択記憶素子によって確認される実効Ｖｐｇｍを増加させる可能性がある。これは、フローティングゲート１０１４及び／又は１０３４からフローティングゲート１０２４への結合によって表される。

さらに、選択記憶素子の両側の隣接記憶素子が同時にロックアウトすると、次のプログラム反復中では、それらのチャネルがいずれも禁止されることになる。隣接チャネル（例えば、１０１６及び１０３６）はＶｃｈａｎｎｅｌにブーストされることになり、それにより、これらのフローティングゲート（例えば、１０１４及び１０３４）もより高い電位にブーストされる。チャネルがいつブーストされようとも、Ｖｃｈａｎｎｅｌの一部はフローティングゲートに結合されてフローティングゲート電位を上昇させる。例えば、隣接チャネル１０１６及び１０３６におけるＶｃｈａｎｎｅｌの約１５％は、それぞれフローティングゲート１０１４及び１０３４に結合される可能性がある。Ｖｃｈａｎｎｅｌ及び隣接フローティングゲート電位はいずれも、選択記憶素子のフローティングゲート１０２４に結合して実効Ｖｐｇｍを増加させる。結合の大きさは、Ｖｃｈａｎｎｅｌと、チャネル（１０１６及び／又は１０３６）からフローティングゲート（１０１４及び／又は１０３４）への結合と、フローティングゲート１０１４及び／又は１０３４からフローティングゲート１０２４への結合とに依存する。

ロックアウトされた記憶素子へのプログラム外乱を阻止するためには、十分な大きさのブーストが必要である。しかし、ブーストが大きすぎるとＶｔｈ分布が広がってしまうという点において矛盾が生じる。ここで、チャネルブーストは、ブーストが必要最小限となるように、ロックアウトされた記憶素子のデータ状態に基づいて設定することができる。特に、Ｅ状態記憶素子のフローティングゲートが、プログラム外乱に起因してさらに電子を受け取り、記憶素子のＶｔｈがＥ状態分布を超えてＡ状態分布に入るという、Ｅ→Ａ障害の低減を図るために、Ｅ状態記憶素子を禁止とするためにはより高いＶｃｈａｎｎｅｌが必要となる。Ｅ状態記憶素子は、低いＶｔｈ、したがって比較的高いフローティングゲート電位を有しているので、フローティングゲートをチャネル電場まで下げて、電子がフローティングゲートに注入されないようにするために、比較的高いＶｃｈａｎｎｅｌを必要とする。一方、プログラムされた状態（Ａ、Ｂ、及びＣ状態など）の場合、フローティングゲート電位は比較的低いので、電子はフローティングゲートに注入されにくい。従って、記憶素子を禁止するのに必要なＶｃｈａｎｎｅｌは実質的に低くできる。高くプログラムされた状態でロックアウトされた記憶素子のチャネルについては、消去状態又は低くプログラムされた状態でロックアウトされた記憶素子よりも、比較的に低いＶｃｈａｎｎｅｌレベルへ選択的にブーストすることによって、十分な大きさのブーストを行いつつ、意図しない結合の影響を抑制して、プログラム外乱を阻止することができる。一般に、プログラム外乱は、現在の選択ワードラインの記憶素子にとって最も問題となる。それは現在の選択ワードラインが高いプログラム電圧Ｖｐｇｍを受け取るためである。

結合を抑制する他のアプローチとして、各記憶素子に対して隣接記憶素子又は隣接ビットラインが常に禁止状態となるように、偶数及び奇数ビットラインを別々にプログラムすることである。この方式は、有効であるが、プログラム時間が長引くにつれて性能に著しく不利な条件を有する。別のアプローチは、まだプログラムが続く記憶素子については、ビットライン及びチャネルをフロートさせることである。隣接記憶素子がロックアウトする場合、フローティングされたビットライン及びチャネルは、結合して記憶素子のプログラムを減速するようにその値が上昇し、それによって結合を自己補償する。しかしながら、このアプローチもプログラム時間が長くなる。

提案する一つのアプローチでは、現在の選択ワードラインの禁止された高い状態の記憶素子（Ａ、Ｂ、及びＣ状態など）に対するブースト電位を、これらのチャネルへのプレチャージをブロック又は低減し、及び／又はこれらのチャネルの実効Ｖｐａｓｓを低減することによって、低下させる。このアプローチによると、選択記憶素子によって発生される結合が抑制され、Ｖｔｈ分布を狭くして優れた耐久性及び／又は優れた性能をもたらすことができる。基本的な目標は、チャネルの禁止された記憶素子のデータ状態に基づいて、プログラム外乱を助長しない程度に、チャネルブースト電圧をできる限り低下させることである。

図１１は、ロックアウトされた記憶素子に対して、そのデータ状態に応じて種々のブースト方式を用いながら、選択記憶素子をプログラムするプロセスを示す。ステップ１１００では、選択ワードラインＷＬｎに対するプログラム動作を開始する。ステップ１１０２では、プログラムの反復を開始する。ステップ１１０４では、非選択ビットラインのラッチを読み出し、選択ワードラインにおいて少なくとも第１及び第２のグループの非選択記憶素子を識別する。非選択ビットラインは、選択ワードラインの非選択記憶素子に接続されたビットラインである。本明細書では、非選択記憶素子は、その目標データ状態に達しており、さらなるプログラムが禁止された記憶素子を指す。例えば、一組の記憶素子がＷＬｎに接続され、その一組の記憶素子なかの第１の一部の記憶素子群に非選択Ｅ状態記憶素子が含まれ、それを第１のグループとしてもよい。なお、Ｅ状態記憶素子は、典型的にはプログラムの開始時に選択されない。一組の記憶素子のなかの第２の一部の記憶素子群は、非選択Ａ、Ｂ、及びＣ状態記憶素子を含んでもよい。このようなグループ分けは、プログラム外乱を最も受けやすいＥ状態記憶素子を、プログラムされた状態の記憶素子と区別して処理する点で効率的である。さらに、プログラムされた状態の記憶素子を同様に処理することも良好な結果をもたらす。なお、三つ以上のグループを採用することも可能である。一つの可能なアプローチでは、各データ状態に対して別々のグループを設定し、チャネルブーストをデータ状態毎に調整することもできる。

八つのデータ状態、例えば、状態Ｅ及びＡ〜Ｇを備える例では、第１のグループはＥ状態を含み、第２のグループはＡ〜Ｃなどの低いプログラムされた状態を含み、第３のグループはＤ〜Ｇなどの高いプログラムされた状態を含んでもよい。最適なグループ数と各グループに割り当てられるデータ状態は、メモリデバイスに応じて個別に決定することができる。より多くのグループを有するほど、本方式の有効性が高まることになるが、オーバーヘッドコスト及びプログラム時間の増加を招く可能性もある。さらに、識別されうるグループの数は、図１２に関連してさらに述べるように、各ビットラインに接続されたラッチの数によって制限される場合がある。

ステップ１１０６及び１１１０は、ステップ１１０８及び１１１２と同じく、少なくとも一部を並列に行うことができる。ステップ１１０６では、第１のグループの非選択記憶素子に対して、第１のチャネルのプレチャージブースト法が実施される。ステップ１１１０では、第２のグループの非選択記憶素子に対して、第２のチャネルのプレチャージブースト法が実施される。種々なチャネル・プレチャージ・ブースト・レベルを実現するために、下記する様々な技法を採用することができる。プレチャージブーストは、通常はワードラインにＶｐａｓｓを印加する前に、ビットラインを介してチャネルに電圧を供給することによって行われるブーストを含みうる。ステップ１１０８では、第１のＶｐａｓｓチャネルブースト法が実施され、ステップ１１１２では、第２のＶｐａｓｓチャネルブースト法が実施される。これらは、選択ワードライン及び非選択ワードライン、例えば、一組の記憶素子に接続された全てのワードラインに印加されるパス電圧を使用することによるチャネルブーストを含む。

一つのアプローチでは、互いに異なる非選択記憶素子のグループに対して、互いに異なるプレチャージ・チャネル・ブースト法を実施するとともに、共通のＶｐａｓｓブースト法を実施することができる。別のアプローチでは、互いに異なる非選択記憶素子のグループに対して、共通のプレチャージ・チャネル・ブースト法（又は、プレチャージ・チャネル・ブースト法なし）を実施するとともに、互いに異なるＶｐａｓｓブースト法を実施することができる。Ｖｐａｓｓブーストは、第１及び第２のグループのチャネル領域を、ステップ１１０６及び１１１０で実現されたプレチャージレベルを超えるまでブーストしうる。ステップ１１１４では、Ｖｐｇｍを選択ワードラインに印加する間、非選択ワードラインではＶｐａｓｓを維持する。Ｖｐｇｍは一つのワードラインに印加されるだけであるがＶｐａｓｓは典型的に全てのワードラインに印加されるので、Ｖｐｇｍはチャネルに対してある程度のブーストをさらに与えるが、Ｖｐａｓｓよりもその程度は小さい。ステップ１１１６では、Ｖｐａｓｓを非選択ワードラインから除去し、Ｖｐｇｍを選択ワードラインから除去する。ステップ１１１８では、選択記憶素子がそれらの目標データ状態に達しているかどうかを判断するために、一つ以上の検証動作が実施される。判断ステップ１１２０では、次のプログラム反復を実施する必要がある場合、処理はステップ１１０２において継続する。次のプログラム反復がなければ、プログラム動作はステップ１１２２において終了する。

図１２は、それぞれのビットラインに対するデータラッチの採用を示す。一般に、各々が一ビットのデータを記憶する一又は複数のデータラッチを、各ビットラインに設けることができる。ラッチは、接続された記憶素子がプログラム動作中において所定の管理点に達したことを特定する。例えば、ラッチは、記憶素子がプログラムをまだ終了していない（例えば、図７ａにおいて、記憶素子のＶｔｈがＶｖａ、Ｖｖｂ、又はＶｖｃなどの検証レベル以下である）か、あるいは、プログラムを終了している（例えば、記憶素子のＶｔｈが検証レベル以上である）ことを特定してもよい。また、ラッチは、記憶素子のＶｔｈが下位検証レベル（例えば、図７ａにおけるＶｖａＬ又はＶｖｂＬ）以下であるか、あるいは、例えば低速プログラムモードにおいて下位検証レベル（例えば、ＶｖａＬ又はＶｖｂＬ）以上であるが上位レベル又は目標検証レベル（例えば、Ｖｖａ、Ｖｖｂ、又はＶｖｃ）以下であるのか、あるいは、上位レベル又は目標検証レベル以上であることを識別してもよい。

ＸＤＬラッチと称する第１の組のラッチ１２０１は、ラッチ１２００、１２０２、１２０４、１２０６、及び１２０８を含む。ＸＤＬラッチは、例えば、下位ページのデータを記憶するために使用され得る。ＸＤＬラッチは、接続された記憶素子に下位ページビットが記憶されるときに反転される。ＵＤＬラッチと称される第２の組のラッチ１２１１は、ラッチ１２１０、１２１２、１２１４、１２１６、及び１２１８を含む。ＵＤＬラッチは、接続された記憶素子が低速プログラムモードにあるとき、例えば、記憶素子のＶｔｈが下位レベルと目標検証レベルの間に入るときに反転される。ＬＤＬラッチと称される第３の組のラッチ１２２１は、ラッチ１２２０、１２２２、１２２４、１２２６、及び１２２８を含む。ラッチは、代表的なビットラインＢＬｉ−２、ＢＬｉ−１、ＢＬ、ＢＬｉ＋１、及びＢＬｉ＋２に接続される。ＬＤＬラッチは、例えば、上位ページのデータを記憶するために使用されうる。ＬＤＬラッチは、関連した記憶素子がプログラムを終了するとき、例えば、記憶素子のＶｔｈがＶｖａ、Ｖｖｂ、又はＶｖｃなどの目標検証レベル超えるときに反転される。

一部の検出方式では、記憶素子のいずれかが一旦ロックアウトされると、その記憶素子に対する全てのデータラッチ（ＸＤＬ、ＬＤＬ、ＵＤＬ）が「１」に設定される。しかしながら、これでは様々なデータ状態でロックアウトされた記憶素子を区別することはできない。例えば、Ｅ状態記憶素子を、Ａ、Ｂ又はＣ状態記憶素子と区別することができない。データ状態に依存したブースト方式を既存のメモリデバイスに適用するために、ここで開示するような付加的なデータラッチ、又は修正された検出方式を採用することができる。もしくは、新たなメモリデバイスが最初からこのような機能を有していてもよい。

前述のように、低速プログラム法を採用するとき、ＵＤＬラッチは接続された記憶素子がＶｖａＬ又はＶｖｂＬなどの下位検証レベルをパスしているか否かに関する情報を記憶する。接続された記憶素子のＶｔｈが下位検証レベルをパスすると、対応するＵＤＬラッチが「１」に反転され、これは、低速プログラムモードが開始され、ページがプログラムを終了するまでそれが維持されることを示す。しかしながら、特定の記憶素子が下位及び上位の検証レベルの両方をパスすると、その記憶素子に対応する他の２つのデータラッチ（ＬＤＬ及びＵＤＬ）も「１」に反転される。その後は、その記憶素子に対するＵＤＬラッチを「１」に保つ必要がない。このため、記憶素子がそれぞれの目標検証レベルをパスして低速プログラムモードから抜け出ると、これらのＵＤＬラッチを「０」にリセットすることができる。さらに、記憶素子がＥ状態にある場合、ＸＤＬ、ＬＤＬ及びＵＤＬは「１」であり、記憶素子が禁止されたＡ、Ｂ又はＣ状態にある場合、ＸＤＬ＝１、ＬＤＬ＝１及びＵＤＬ＝０を有することになる。この方式が既存のメモリデバイスにおいて機能するように、低速プログラムロックアウト及びプログラム検証式を修正することができる。

図１３ａ〜１３ｆは、ロックアウトされたＥ状態記憶素子を、ロックアウトされたＡ、Ｂ及びＣ状態記憶素子から区別し得るラッチ値の例を示す。これは一実施例を示すもので、変形することも可能である。具体的なメモリデバイスでの実施では、有効なラッチの数、低速プログラムが採用されるかどうか、及び互いに区別されるデータ状態のグループ数などの因子を考慮すべきである。

図１３ａは、接続された記憶素子の目標データ状態に応じた各ラッチのビット値であって、プログラムの開始時におけるものを示す。Ｅ状態記憶素子の場合、全てのラッチが１に設定される。Ａ状態記憶素子の場合、ＸＤＬ、ＵＤＬ及びＬＤＬラッチは、それぞれ、１、０及び０に設定される。Ｂ状態記憶素子の場合、全てのラッチは０に設定される。Ｃ状態記憶素子の場合、ＸＤＬ、ＵＤＬ及びＬＤＬラッチは、それぞれ、０、０及び１に設定される。

図１３ｂは、接続された記憶素子の目標データ状態に応じた各ラッチのビット値であって、Ａ状態記憶素子のＶｔｈが下位検証レベルＶｖａＬをパスした後のものを示す。ＵＤＬビットは１に反転される。データラッチの変更は、各プログラム反復の終了時であって、検証動作が実施された後に行われる。

図１３ｃは、接続された記憶素子の目標データ状態に応じた各ラッチのビット値であって、Ａ状態記憶素子のＶｔｈが目標検証レベルＶｖａをパスした後のものを示す。ＵＤＬビットは０に反転され、ＬＤＬビットは１に反転される。

図１３ｄは、接続された記憶素子の目標データ状態に応じた各ラッチのビット値であって、Ｂ状態記憶素子のＶｔｈが下位検証レベルＶｖｂＬをパスした後のものを示す。ＵＤＬビットは１に反転される。

図１３ｅは、接続された記憶素子の目標データ状態に応じた各ラッチのビット値であって、Ｂ状態記憶素子のＶｔｈが目標検証レベルＶｖｂをパスした後のものを示す。ＸＤＬビットは１に反転され、ＵＤＬビットは０に反転され、ＬＤＬビットは１に反転される。

図１３ｆは、接続された記憶素子の目標データ状態に応じた各ラッチのビット値であって、Ｃ状態記憶素子のＶｔｈが目標検証レベルＶｖｃをパスした後のものを示す。ＸＤＬビットは１に反転される。記憶素子のプログラム動作の終了時に、Ｅ状態記憶素子のＸＤＬ、ＵＤＬ及びＬＤＬビットは１、１、１の順であり、Ａ、Ｂ、Ｃ状態記憶素子のＸＤＬ、ＵＤＬ及びＬＤＬビットは１、０、１の順である。その結果、メモリデバイスの制御回路は、各プログラム反復の開始時にラッチを読み出し、Ｅ状態記憶素子をロックアウトされたＡ、Ｂ、及びＣ状態記憶素子から区別して、データ状態又はデータ状態のグループに応じて対応するブースト手順を開始することができる。これは、ロックアウト後の全てのラッチが同じに見え（例えば、１、１、１）、データ状態又はデータ状態のグループを識別しない他のアプローチとは対照的である。さらに、本明細書に示すアプローチでは、一旦は不要となったＵＤＬラッチを再利用する。即ち、記憶素子が低速プログラムモードにされた後でロックアウトされると、その記憶素子に対応するＵＤＬビットはもはや関係がなくなるので、他の目的に使用することができる。

図１４は、第１のチャネルブースト法を示す。本明細書の図の波形は、必ずしも一定の縮尺でない。前述のように、非選択記憶素子のデータ状態に依存したチャネルブーストを行うことが望ましく、それによって、非選択記憶素子を最適なレベルでブーストすることで、プログラム外乱を阻止又は抑制するとともに選択記憶素子のＶｔｈを上昇させ得る過度な結合を回避することができる。一般に、チャネルブーストは、パス電圧が印加される前の期間中（プレチャージ期間とも称される）及び／又はパス電圧が印加される期間中に、ビットライン、ドレイン側選択ゲート及び／又はドレイン側ダミー記憶素子に対して指定された電圧を用いて行うことができる。この例では、期間ｔ０〜ｔ２はパス電圧が印加される前の期間中のビットライン及びドレイン側選択ゲートに対して指定された電圧を用いてブーストを表し、ｔ２〜ｔ４はパス電圧が印加される期間中のブーストを表す。

チャネルのプレチャージは、ビットラインがチャネルに接続されたときに行うことができる。トランジスタは、ゲート電圧Ｖｓｇｄがソース及びドレイン電圧の低い方よりもトランジスタのＶｔｈだけ超えると、ソースとドレイン間において導通状態となる。ある事例では、Ｖｓｇｄ＝Ｖｓｇ＞Ｖｂｌ＋Ｖｔｈであり、トランジスタのドレイン−ソース経路が導通状態に保たれるときに、Ｖｂｌのほとんどはチャネルへ通過させられる。例えば、チャネル電位はＶｂｌよりも０．３〜０．５Ｖ低くてよい。例として、ビットラインに接続されたＳＧＤトランジスタのドレイン（Ｖｂｌにある）とＳＧＤトランジスタのソース（Ｖｃｈａｎｎｅｌにある）とは、記憶素子のストリングに接続される。説明のために、Ｖｓｇ＝４Ｖ、Ｖｂｌ＝２．５Ｖであり、最初はＶｃｈａｎｎｅｌ＝０Ｖであるものと仮定する。この場合、Ｖｃｈａｎｎｅｌは約２．５−０．３＝２．２Ｖまで上昇する。

第２の事例では、Ｖｓｇｄ＝Ｖｓｇｄ−ｎｏｍ＜Ｖｂｌ＋Ｖｔｈであり、トランジスタのドレイン−ソース経路がＶｓｇｄに応じて最初に導通状態にあるときに、ＶｃｈａｎｎｅｌがＳＧＤを非導通状態とする点に上昇するまで、Ｖｂｌの一部がチャネルへ通過する。Ｖｃｈａｎｎｅｌは、約Ｖｓｇｄ−ｎｏｍ−Ｖｔｈ−０．３Ｖまで上昇することになる。例えば、Ｖｓｇｄ−ｎｏｍ＝２．５Ｖ及びＶｔｈ＝１Ｖの場合、Ｖｃｈａｎｎｅｌは約２．５−１−０．３＝１．２Ｖに上昇することになる。この時点で、Ｖｓｇｄ−ｎｏｍ＝Ｖｔｈ＋Ｖｃｈａｎｎｅｌであり、したがって、ＳＧＤは非道通状態になり、チャネルはフローティング状態となる。

第３の事例では、Ｖｓｇｄ＝Ｖｓｇｄ−ｌｏｗ＜Ｖｂｌ＋Ｖｔｈであり、やはり、トランジスタのドレイン−ソース経路がＶｓｇｄに応じて最初に導通状態にあるときに、ＶｃｈａｎｎｅｌがＳＧＤを非導通状態とする点に上昇するまで、Ｖｂｌの一部がチャネルへ通過する。Ｖｃｈａｎｎｅｌは、約Ｖｓｇｄ−ｌｏｗ−Ｖｔｈ−０．３Ｖまで上昇することになる。例えば、Ｖｓｇｄ−ｌｏｗ＝１．５Ｖ及びＶｔｈ＝１Ｖの場合、Ｖｃｈａｎｎｅｌは約１．５−１−０．３＝０．２Ｖに上昇することになる。この時点で、Ｖｓｇｄ−ｌｏｗ＝Ｖｔｈ＋Ｖｃｈａｎｎｅｌであり、したがって、ＳＧＤは非道通状態になり、チャネルはフローティング状態となる。

パス電圧がワードラインに印加されるとき、パス電圧のステップサイズに応じて、フローティングチャネルは高くブーストされるが、フローティングされないチャネルは高くブーストされない。

プログラム反復の一部を示す。特に、波形１４００において、一般的なドレイン側選択ゲート電圧（Ｖｓｇｄ）が各ＮＡＮＤストリングのドレイン側選択ゲートに提供される。ｔ０〜ｔ１では、Ｖｓｇｄが０ＶからＶｓｇまで上昇される。禁止された低状態（例えば、Ｅ状態）ビットライン、すなわち、低状態の非選択又は禁止された記憶素子に接続されたビットラインでは、Ｖｂｌが波形１４０２において０ＶからＶｄｄまで上昇される。その結果、Ｖｂｌのほとんどは、チャネルへ通過させられて、波形１４１２によって示すようにチャネル領域のプレチャージブースト（例えば、〜２．２Ｖ）をもたらす。

ｔ１において、Ｖｓｇｄは、Ｖｓｇから、Ｖｐｇｍが印加される場合の所望レベルである公称値Ｖｓｇｄ−ｎｏｍに変位し、チャネルをフローティング状態にしてプレチャージを維持する。それゆえ、ｔ０〜ｔ２はロー状態記憶素子のプレチャージ期間である。

禁止された高状態（例えば、Ａ、Ｂ又はＣ状態）ビットライン、すなわち、高状態の非選択記憶素子又は禁止された記憶素子に接続されたビットラインでは、Ｖｂｌはｔ０〜ｔ１で０Ｖである（波形１４０４）。その結果、禁止された高状態ビットラインのドレイン側選択ゲートは導通状態にあり、ビットラインはＮＡＮＤストリングのチャネル領域に接続され、チャネル領域はｔ０〜ｔ１の間グラウンドに接続されており、したがって、チャネルブーストは行われない（波形１４１４）。

また、ｔ０〜ｔ１では、選択ビットライン、即ち、選択記憶素子に接続されたビットラインは、高速プログラムモードに対しては０Ｖ（波形１４０６）、又は低速プログラムモードに対しては０．６Ｖなど（波形１４０５）の上昇させたレベルとする。選択ワードライン（波形１４０８）及び非選択ワードライン（波形１４１０）は０Ｖである。

ｔ１において、禁止された高状態に対するＶｂｌは、０ＶからＶｄｄまで増加される。その結果、ドレイン側選択ゲートが遮断され、接続されたチャネルがフローティング状態となる前に、ある程度のビットライン電圧がチャネルに達することから、高状態記憶素子のチャネルはプレチャージされる（波形１４１４、Ｖｓｇｄ−ｎｏｍが使用されるとき）。選択ゲートはＶｓｇよりも低いレベルにあり、したがって、ビットライン電圧を低状態チャネルの場合と同程度に通過させることができないので、Ｖｃｈａｎｎｅｌ（高状態）はＶｃｈａｎｎｅｌ（低状態）よりも低くなる。それゆえ、ｔ１〜ｔ２は、高状態記憶素子のプレチャージ期間である。あるいは、ＶｓｇｄをＶｓｇからＶｓｇｄ−ｌｏｗまで低下させ（波形１４０１）、ここでＶｓｇｄ−ｌｏｗ＜Ｖｓｇｄ−ｎｏｍであり、それにより、チャネルを波形１４１４よりも少ない程度の〜０．２Ｖにプレチャージする（波形１４１６）。このアプローチは、比較的低いチャネルブーストが望まれるときに好ましいといえる。

ｔ２において、Ｖｐａｓｓ（例えば、６〜８Ｖ）が、選択ワードライン（波形１４０８）及び非選択ワードライン（波形１４１０）に印加される。選択チャネルはフローティング状態にあるので、高状態記憶素子及び低状態記憶素子のチャネル電圧がほぼ同じ量だけブーストされるように、Ｖｐａｓｓは記憶素子のチャネルに結合する。例えば、約０．５×Ｖｐａｓｓがチャネル領域に結合される可能性がある。例えば、Ｖｐａｓｓ＝８Ｖの場合、チャネル電圧はｔ２において約４Ｖだけ増加し得る。このため、ｔ２において、それぞれ波形１４１２、１４１４及び１４１６に対して、例えば、〜６．２Ｖ、〜５．２Ｖ又は〜４．２ＶのＶｃｈａｎｎｅｌが提供される。

ｔ３において、Ｖｐｇｍ（例えば、１２〜２５Ｖ）が、選択ワードラインに印加される（波形１４０８）。このさらなる電圧の増加は、高状態記憶素子（波形１４１４又は１４１６）及び低状態記憶素子（波形１４１２）のチャネル電圧をやはりほぼ同じ量だけ、ただし、Ｖｐａｓｓが上昇されるときよりも一般に小さい量（例えば、〜１．５Ｖ）だけブーストする。これは、それぞれ波形１４１２、１４１４及び１４１６に対して、例えば、〜７．７Ｖ、〜６．７Ｖ又は〜５．７ＶのＶｃｈａｎｎｅｌを提供する。ｔ１〜ｔ３においてＶｓｇｄ−ｌｏｗが印加される場合（波形１４０１）、Ｖｐａｓｓが上昇するにつれてＶｓｇｄはＶｓｇｄ−ｎｏｍまで上昇し、それにより、Ｖｐｇｍが印加されてプログラムが開始するときにドレイン側選択ゲートは最適のレベルとなる。ドレイン側選択ゲートは、プログラムチャネルの場合でも、Ｖｓｇｄ−ｎｏｍが低すぎる場合に遮断することができ、それによってプログラムを減速させることができる。ＶｓｇｄがＶｓｇｄ−ｎｏｍである場合、例えば０Ｖ又は０．６Ｖといった所望のビットライン電圧が、選択記憶素子のチャネルにおいて維持される。

前述のように、Ｖｐｇｍは一つのワードラインのみに印加されるがＶｐａｓｓはほとんど全てのワードラインに印加されるので、Ｖｐｇｍ（例えば、〜１．５Ｖ）のブースト効果は、Ｖｐａｓｓ（例えば、〜４Ｖ）のそれよりも小さい。しかし、一般には、全チャネルブースト電位におけるＶｐｇｍ及びＶｐａｓｓの寄与は、採用されるブースト方式の種類に依存する。

ｔ４において、Ｖｐａｓｓ及びＶｐｇｍが除去され、全ての非選択ビットライン電圧が同じレベルにあり、かつ全てのドレイン側選択ゲート電圧が同じレベルにあるので、非選択記憶素子のチャネル電圧はほぼ同じレベル（例えば、〜１Ｖ）に遷移することになる。さらに、ｔ４におけるチャネルブーストレベルは、一般に、ｔ０〜ｔ２の初期プレチャージレベルよりも低くなる。ｔ５の後、一以上の検証動作を含み得るプログラム反復の残りの部分が実施される。

その結果、ｔ３〜ｔ４の重要な期間において、Ｖｐｇｍが印加されたときに、禁止された記憶素子のデータ状態に基づいた最適なチャネルブーストレベルが得られる。

一つの選択肢として、禁止された各状態に応じて異なるＶｓｇｄ−ｌｏｗ値を使用してプレチャージの量を制御することができ、この場合、Ｖｓｇｄ−ｌｏｗの値が低いほどプレチャージが少なくなる。Ｖｓｇｄ−ｌｏｗの値が低くなるほど、ドレイン側選択ゲートが遮断される前にチャネルを通過するビットライン電圧は小さくなり、それにより、対応するチャネルのプレチャージの量が低下する。

図１５ａは、チャネルブースト電圧をパス電圧の関数として示す。一般に、チャネル電圧は、Ｖｐａｓｓの非線形関数であり、種々の因子に依存する。Ｖｐｒｅ−ｃｈａｒｇｅは、プレチャージ期間に見られるブーストレベルを示す。Ｖｃｈａｎｎｅｌは、一般に、最大Ｖｐａｓｓ、Ｖｐａｓｓ−ｍａｘ、例えば、８〜９Ｖで飽和電圧に達するまで、例えば０．６の傾斜でＶｐａｓｓとともに増加する。それゆえ、高いＶｐａｓｓは比較的高いチャネルブーストをもたらす可能性があるが、前述のように、ブーストが十分であるが過大とならないように、チャネルブーストのレベルはデータ状態に適合されるべきである。およその目安としては、Ｖｃｈａｎｎｅｌ＝Ｖｐｒｅ−ｃｈａｒｇｅ＋０．６×Ｖｐａｓｓである。

図１５ｂは、データ状態に依存しないブースト法を用いた場合の、閾値電圧分布の広がりをパス電圧の関数として示す。Ｂ状態を状態の一例として、プログラム中のＶｐａｓｓのレベルの上昇に伴うＶｔｈ分布１５０２、１５０４及び１５０６が示されている。Ｖｔｈ幅は分布の幅を表す。一般に、Ｖｐａｓｓが増加するほど、分布は上端において広がる。Ｖｐａｓｓが増加すると、チャネルブーストが高くなり、選択記憶素子へのチャネル−フローティングゲート間結合が増加する。このことは、データ状態に依存するブースト法を用い、高状態記憶素子に対してはＶｐａｓｓに起因するチャネルブーストを抑制することによって、分布を制限（狭める）ことができることを示している。

図１５ｃは、データ状態に依存しないブースト法を用いて場合の、閾値電圧分布の幅をパス電圧の関数として示す。曲線１５１０はチャネルプレチャージが採用されるときに見られるＶｔｈ幅を表し、曲線１５１２はチャネルプレチャージが全く採用されないときに見られるＶｔｈ幅を表す。Ｖｔｈ幅はＶｐａｓｓとともに増加する。Ｖｔｈ幅はプレチャージが全く採用されないときに比較的小さいことが分かる。ビットラインからチャネルへのプレチャージングは、Ｖｓｇｄ−ｌｏｗを制御ゲートに印加するなど、ドレイン側選択ゲート電圧を適切に制御することで阻止することができる。それに代えて又はそれに加えて、ビットラインからチャネルへのプレチャージングは、図１６ａ、１６ｂ及び１９に関して説明するように、ドレイン側ダミーワードライン及び記憶素子を使用して阻止することができる。

例えば、図１６ａにおいて、ＷＬＤＤすなわち、ドレイン側選択ゲートラインＳＧＤ１６５０に隣接するドレイン側ダミーワードライン１６５２を参照されたい。ＷＬＤＤは、各ＮＡＮＤストリングのドレイン側選択ゲートに隣接するドレイン側ダミー記憶素子に接続される。ドレイン側ダミー記憶素子は、消去動作の後など、他のワードラインがプログラムされる前に、Ａ状態などのデータ状態に事前にプログラムされうる。プレチャージングを阻止することが望まれるとき、ＷＬＤＤはドレイン側ダミー記憶素子が非導通状態にあるように十分に低く設定される。普段、チャネルをプレチャージさせることが望まれるとき、ＷＬＤＤはドレイン側ダミー記憶素子が導通状態となるように十分に高く設定される。ドレイン側ダミーワードライン１６５２及びドレイン側選択ゲート制御ライン１６５０は、それぞれ、ドレイン側選択ゲート及びドレイン側ダミー記憶素子に共通である制御ゲートラインであると考えられてもよい。また、ソース選択ゲートラインＳＧＳに隣接してソース側ダミーワードライン１６５４が備えられてもよい。

図１６ａは、全ビットラインメモリアーキテクチャのためのメモリアレイのブロックの構成例を示す。メモリアレイ４００の例示的な構造を説明する。一例として、１０２４ブロックに分割されるＮＡＮＤフラッシュＥＥＰＲＯＭを説明する。各ブロックに記憶されたデータは、同時に消去されうる。一実施形態では、ブロックは同時に消去される最小単位の記憶素子である。この例では、各ブロックには、ビットラインＢＬ０、ＢＬ１、．．．ＢＬ８５１１に対応する８５１２列がある。全ビットライン（ＡＢＬ）アーキテクチャと称される一実施形態では、読み出し及びプログラム動作中にブロックの全てのビットラインが同時に選択されうる。共通ワードラインに沿っていずれかのビットラインに接続された記憶素子は、同時にプログラム又は検出されうる。

図示する例では、６４の記憶素子と２つのダミー記憶素子が直列に接続されてＮＡＮＤストリングを形成する。ドレイン側ダミーワードラインＷＬＤＤ及びソース側ダミーワードラインＷＬＳＤを含む、６４のデータワードライン及び２つのダミーワードラインがあり、この場合、各ＮＡＮＤストリングは６４のデータ記憶素子及び２つのダミー記憶素子を含む。データメモリセルはユーザ又はシステムデータを記憶しうるが、ダミーメモリセルは典型的にユーザ又はシステムデータの記憶に使用されない。ダミーメモリセルは、一般に、プログラム外乱又は耐久性低下をもたらす可能性のある、特定のアレイエッジ効果による破損からユーザデータを保護するために使用される。

ＮＡＮＤストリングの一つの端子はドレイン側選択ゲート（選択ゲート・ドレイン・ラインＳＧＤに接続された）を介して対応するビットラインに接続され、もう一つの端子はソース選択ゲート（選択ゲート・ソース・ラインＳＧＳに接続された）を介して共通ソースに接続される。

図１６ｂは、第２のチャネルブースト法を示す。波形１６００、１６０４、１６０６、１６０７、１６０８、１６１０、１６１２及び１６１４は、図１４における波形１４００、１４０２、１４０４、１４０５、１４０６、１４０８、１４１０及び１４１２のそれぞれと同じである。波形１６０２は、ＷＬＤＤに印加される電圧Ｖｗｌｄｄを表す。ｔ０において、Ｖｓｇｄは０ＶからＶｓｇまで上昇され（波形１６００）、Ｖｗｌｄｄは０ＶからＶｇｐ、例えば〜４Ｖまで上昇される。Ｖｗｌｄｄは、ドレイン側ダミー記憶素子が導通状態となるのに十分な高さである。Ｖｓｇが印加された状態では、低状態の禁止されたチャネル（波形１６１４）に対して、接続されたＶｂｌが例えば〜２．２Ｖと高いので（波形１６０４）、プレチャージは通過させられるが、高状態の禁止されたチャネル（波形１６１６）に対しては、接続されたＶｂｌが０Ｖ（波形１６０６）であるのでプレチャージは通過させられない。この例では、期間ｔ０〜ｔ３は、例えば、パス電圧が印加される前のプレチャージ期間におけるビットライン、ドレイン側選択ゲート及びドレイン側ダミー記憶素子に対して指定された電圧を用いたブーストを表し、期間ｔ３〜ｔ５はパス電圧が印加されている期間中のブーストを表す。

ｔ１において、ＶｗｌｄｄはＶｇｐから〜０Ｖのレベルに遷移し、したがって、ドレイン側ダミー記憶素子は非導通状態となる。これは、Ｖｂｌ（禁止された高状態）がｔ２において上昇される前にのみ起こる。禁止された高状態に対するＶｂｌがｔ２において上昇されるとき（波形１６０６）、プレチャージは高状態チャネルに対してまだ通過されていない（波形１６１６）。チャネルが遮断されてブーストされうるように、ｔ３においてワードラインをＶｐａｓｓまで上昇させるのを開始する前に、ＶｂｌはＶｄｄにあるべきである。

ｔ３において、ドレイン側ダミー記憶素子が導通状態となるように、ＶｗｌｄｄはＶｇｐまで上昇される。しかしながら、ドレイン側選択ゲートは非導通状態にあり、したがって、チャネルはフローティング状態にあり、やはりｔ３において印加されるＶｐａｓｓによって、例えば〜４Ｖだけブーストアップされる。低状態チャネルの場合（１６１４）、ブーストは、比較的低い開始レベル、例えば〜０Ｖからではあるが、高状態チャネルの場合（１６１６）とほぼ同じ量だけ増加する。

ｔ４において、Ｖｐｇｍが印加されると（１６１０）、低及び高状態チャネルのブーストがやはりほぼ同じ量、例えば〜１．５Ｖだけ増加する。これによって、波形１６１４及び１６１６に対して、それぞれ、例えば〜７．７Ｖ及び５．５ＶのＶｃｈａｎｎｅｌが提供される。

別の方法として、ｔ１〜ｔ４において高状態チャネルに対するブーストが基本的に生じないように、ｔ１〜ｔ４においてＶｓｇｄをＶｓｇｄ−ｌｏｗに設定することができる。これによって、ＶｓｇｄがＶｓｇｄ−ｎｏｍに設定されるときよりも、高状態チャネルにおいてピークブーストレベルを低くすることができる。

シミュレーションの結果から、Ｖｇｐ＝４ＶなどのＶｗｌｄｄを用い、ダミードレイン側記憶素子をＡ状態のような十分に高いＶｔｈにプログラムすると、ダミードレイン側記憶素子がプレチャージビットライン電圧をチャネルへ通過させることが確認される。

その結果、ｔ４〜ｔ５の重要な期間に、Ｖｐｇｍが印加されると、禁止された記憶素子のデータ状態に基づいて、最適なチャネルブーストレベルが提供される。

図１７は、第３のチャネルブースト法を示す。一ステップではなく複数のステップでＶｐａｓｓを上昇させることにより、異なるチャネルにおいて異なるチャネルブーストレベルを実現することができる。特に、図１４ａ及び１６ｂのブースト方式の場合よりも低いブーストレベルを実現しうる。波形１７００、１７０１、１７０２、１７０４、１７０５及び１７０６は、図１４における波形１４００、１４０１、１４０２、１４０４、１４０５及び１４０６とそれぞれ同じである。低状態の禁止されたチャネルはｔ０においてブーストされると（波形１７１２）、ＶｓｇｄはＶｓｇまで上昇されてＶｂｌ＝Ｖｄｄとなる。高状態の禁止されたチャネルは、Ｖｓｇｄ−ｎｏｍが採用される（波形１７１３参照）か、あるいはＶｓｇｄ−ｌｏｗが採用される（波形１７１４参照）ｔ３までブーストされない。

ｔ２において、Ｖｐａｓｓ−ｌｏｗが印加され（波形１７０８及び１７１０）、Ｖｐａｓｓ−ｌｏｗ−０Ｖのステップの大きさの関数として禁止されたロー状態チャネル（波形１７１２）に比較的高いブーストがもたらされる。ドレイン側選択ゲートが非導通状態であり（Ｖｂ１（禁止されたロー状態）＝Ｖｄｄであり）したがってチャネルがフローティング状態にあると、ブーストは禁止されたロー状態チャネルで実行可能である。ドレイン側選択ゲートは導通状態であり（Ｖｂｌ（禁止されたハイ状態）＝０Ｖであり）したがってチャネルがグランドに接続されていると、ブーストは禁止されたハイ状態チャネルで実行されない。

この例において、期間ｔ０〜ｔ２は、パス電圧が印加される前のプレチャージ期間におけるビットライン及びドレイン側選択ゲートに対する規定の電圧を用いたブーストを表し、期間ｔ２〜ｔ６はパス電圧が印加される期間におけるブーストを表す。

ｔ３において、Ｖｂｌは禁止された高状態チャネルに対してＶｄｄまで上昇され、その結果、Ｖｓｇｄ−ｎｏｍが採用されるときは〜１．２Ｖ（波形１７１３）の、Ｖｓｇｄ−ｌｏｗが採用されるときは〜０．２Ｖ（波形１７１４）の、チャネルプレチャージが生じる。ｔ４において、Ｖｐａｓｓが印加されると（波形１７０８及び１７１０）、禁止された低状態チャネル（波形１７１２）及び禁止された高状態チャネル（波形１７１３及び１７１４）に、ΔＶ＝Ｖｐａｓｓ−Ｖｐａｓｓ−ｌｏｗの大きさの関数として、比較的に高いブーストが生じる。ｔ５において、Ｖｐｇｍ（波形１７０８）が印加されると、禁止された低状態チャネル（波形１７１２）及び高状態チャネル（波形１７１３又は１７１４）に、さらに同様のブーストが生じる。Ｖｓｇｄ−ｌｏｗが採用されるとき、ｔ５において、ＶｓｇｄはＶｓｇｄ−ｌｏｗからＶｓｇｄ−ｎｏｍに遷移する。

このように、波形１７０８及び１７１０は、パス電圧が複数のステップで段階的に上昇することを示す。さらに、波形１７０２及び１７０４は、禁止された低状態記憶素子に対するビットライン電圧がパス電圧の印加前に上昇し、禁止された高状態記憶素子に対するビットライン電圧が複数ステップのなかで最後のステップの前の一ステップ中に上昇することを示す。

特に、パス電圧は、ｔ２において、まず０Ｖから低レベルのＶｐａｓｓ−ｌｏｗにステップアップされ、さらにｔ４において、Ｖｐａｓｓ−ｌｏｗから公称Ｖｐａｓｓレベルにステップアップされる。それゆえ、０＜Ｖｐａｓｓ−ｌｏｗ＜Ｖｐａｓｓである。第１の上昇中に（ｔ２に）、禁止された高状態に対するＶｂｌは０Ｖであり、したがって、ブーストは全く実行されない。ワードラインがＶｐａｓｓ−ｌｏｗまで上昇されると、ビットラインはＶｄｄまで上昇する（１７０４）。全ての禁止された記憶素子のビットライン電圧はＶｄｄのままであるが、ワードラインはＶｐａｓｓ−ｌｏｗからＶｐａｓｓまで上昇される。このアプローチでは、禁止された高状態チャネルに対してプレチャージが抑制又は排除される。さらに、これらのビットラインは、０ＶからＶｐａｓｓ−ｌｏｗへ上昇するまでの間、０Ｖに保たれるので、ブーストは全く実行されない。代わりに、これらのチャネルに対する実効的なＶｐａｓｓの変動又は変化は、ΔＶ＝Ｖｐａｓｓ−Ｖｐａｓｓ−ｌｏｗである。それゆえ、高状態チャネルに対するブースト電位は、低状態チャネルと比較して抑制される。特に、図１４ａ及び１６ｂのブースト方式の場合よりも、低いブーストレベルが実現されうる。Ｖｐａｓｓ−ｌｏｗは、高状態に対するチャネルブーストを最適化するために、メモリデバイスに対して最適化することができる。比較的にステップ数の多いブーストでは、Ｖｐａｓｓ−ｌｏｗがより低く設定されうるが、比較的にステップ数の少ないブーストでは、Ｖｐａｓｓ−ｌｏｗはより高く設定されうる（あるＶｐａｓｓの場合）。実効的なＶｐａｓｓのレベルは広範に設定することができる。Ｖｐａｓｓ−ｌｏｗは、制御装置、例えば、ＲＯＭヒューズで設定される設定可能なパラメータでありうる。

例として、Ｖｐａｓｓ−ｌｏｗ＝４Ｖとし、Ｖｐａｓｓ＝８Ｖとし、それにより、ｔ２及びｔ４におけるＶｐａｓｓの各上昇において、〜２Ｖのチャネルブーストが生じうる。ｔ５におけるＶｐｇｍのステップは、〜１．５Ｖのチャネルブーストを行う。この例では、ｔ５におけるＶｃｈａｎｎｅｌは波形１７１２、１７１３及び１７１４に対して、それぞれ７．７Ｖ、４．７Ｖ及び３．７Ｖである。

なお、ｔ２〜ｔ３の遅延によって、Ｖｂｌ（波形１７０４）が上昇される前に、Ｖｐａｓｓ−ｌｏｗは目標レベルに、例えば２〜３μｓｅｃで達して安定化しうる。

このアプローチの場合、ｔ５〜ｔ６でＶｐｇｍが印加されるときに、禁止された記憶素子のデータ状態に基づいて最適なチャネルブーストレベルが得られる。

図１８は、第４のチャネルブースト法を示す。波形１８００はＶｓｇｄ−ｎｏｍが採用されたＶｓｇｄを表し、波形１８３０は一選択肢としてＶｓｇｄ−ｌｏｗが採用されたＶｓｇｄを表し、波形１８０１は禁止された低状態記憶素子に対するＶｂｌを表し、波形１８０２は禁止されたＡ状態記憶素子に対するＶｂｌを表し、波形１８０３は禁止されたＢ状態記憶素子に対するＶｂｌを表し、波形１８０４は禁止されたＣ状態記憶素子に対するＶｂｌを表し、波形１８０８は選択ワードライン電圧を表し、波形１８１０は非選択ワードライン電圧を表し、波形１８１２及び１８２２は低状態チャネルブーストを同様に表し、波形１８１４、１８１６及び１８１８はＶｓｇｄ−ｎｏｍが採用されたときのそれぞれＡ状態、Ｂ状態及びＣ状態チャネルブーストを表し、波形１８２４、１８２６、及び１８２８はＶｓｇｄ−ｌｏｗが採用されるときのそれぞれＡ状態、Ｂ状態及びＣ状態のチャネルブーストを表す。図示しないＶｂｌ（選択）は、例えば、前述のように０Ｖ又は０．６Ｖである。

図１７に示した例では、構成の簡素化を目的として、高状態の各チャネルは同様に取り扱われ、同時にチャージ及びディスチャージが行われる。しかしながら、互いに異なる高状態又は高状態のグループを異なる方法で扱うことも可能である。例えば、図１７のｔ３において波形１７０４で示したような、全ての高状態ビットラインをＶｄｄでチャージすることに代えて、Ｖｐａｓｓ−ｌｏｗが上昇されているときに、ワードライン電圧を各データ状態に対して一ステップの四ステップで上昇させることもできる。図１８では、０ＶからＶｐａｓｓＡへの上昇をｔ２において実施し、ＶｐａｓｓＡからＶｐａｓｓＢへの上昇をｔ４において実施し、ＶｐａｓｓＢからＶｐａｓｓＣへの上昇をｔ６において実施し、ＶｐａｓｓＣからＶｐａｓｓへの上昇をｔ８において実施する。波形１８０８及び１８１０を参照されたい。Ｖｐｇｍはｔ９において印加される。禁止されたＡ状態記憶素子に対するビットラインは、ワードラインがＶｐａｓｓＡにおいて安定したｔ３において上昇させることができ、禁止されたＢ状態記憶素子に対するビットラインは、ワードラインがＶｐａｓｓＢにおいて安定するｔ５において上昇させることができ、禁止されたＣ状態記憶素子に対するビットラインは、ワードラインがＶｐａｓｓＣにおいて安定したｔ７において上昇させることができる。この方法では、各データ状態に対する効果的なＶｐａｓｓ変動又は変化は、ＶｐａｓｓＡ、ＶｐａｓｓＢ及びＶｐａｓｓＣを調整することによって、個別に制御されうる。

あるいは、各プログラムされた状態に応じて互いに異なる中間Ｖｐａｓｓ値を持たせる代わりに、複数の状態を含む状態のグループに対して一つの中間Ｖｐａｓｓ値を持たせることもできる。例えば、中間値Ｖｐａｓｓ（Ａ、Ｂ）はＡ及びＢ状態に対して使用することができ、中間値Ｖｐａｓｓ（Ｃ）はＣ状態に対して使用することができる。もう一つの例として、中間値ＶｐａｓｓＡはＡ状態に対して使用することができ、中間値Ｖｐａｓｓ（Ｂ、Ｃ）はＢ及びＣ状態に対して使用することができる。四つを上回るデータ状態を使用するときは、この概念を適宜修正することができる。例えば、Ｅ状態及びＡ〜Ｇのプログラムされた状態を有する八状態メモリデバイスの場合、Ａ及びＢ状態に対して中間値Ｖｐａｓｓ（Ａ、Ｂ）、Ｃ及びＤ状態に対して中間値Ｖｐａｓｓ（Ｃ、Ｄ）、Ｅ、Ｆ及びＧ状態に対して中間値Ｖｐａｓｓ（Ｅ、Ｆ、Ｇ）を有していてもよい。

一般に、生じるチャネルブーストの量は、チャネルがフローティングされるとき、例えばＶｂｌが上昇されるときのパス電圧のステップサイズの合計の関数となる。それゆえ、禁止されたＡ状態チャネルは、Ｖｐａｓｓ−ＶｐａｓｓＡの関数によってブーストされ、禁止されたＢ状態チャネルはＶｐａｓｓ−ＶｐａｓｓＢの関数によってブーストされ、禁止されたＣ状態チャネルはＶｐａｓｓ−ＶｐａｓｓＣの関数によってブーストされる。なお、ステップサイズは、Ｖｐａｓｓ電圧に応じて異なってもよく一定である必要はない。ステップサイズは、データ状態のＶｔｈの間隔の関数としてもよい。さらに、ＶｐａｓｓＡ、ＶｐａｓｓＢ及びＶｐａｓｓＣは、メモリデバイスの制御装置、例えば、ＲＯＭヒューズで設定可能であってもよい。これらは調整されて最適化されうる。

Ｖｓｇｄ−ｎｏｍを採用するとき、Ａ状態、Ｂ状態及びＣ状態記憶素子のチャネルに対して、例えば１．２Ｖのプレチャージがｔ３、ｔ５及びｔ７においてそれぞれ生じる（波形１８１４、１８１６、及び１８１８）。Ｖｓｇｄ−ｌｏｗを採用するときは、Ａ状態、Ｂ状態及びＣ状態記憶素子のチャネルに対して、例えば０．２Ｖのプレチャージが、ｔ３、ｔ５及びｔ７においてそれぞれ生じる（波形１８２４、１８２６、及び１８２８）。

一例として、ＶｐａｓｓＡ＝２Ｖ、ＶｐａｓｓＢ−ＶｐａｓｓＡ＝２Ｖ、ＶｐａｓｓＣ−ＶｐａｓｓＢ＝２Ｖ、Ｖｐａｓｓ−ＶｐａｓｓＣ＝２Ｖとする。ｔ５におけるＶｐｇｍステップは〜１．５Ｖのチャネルブーストをもたらす。この例では、ｔ９におけるＶｃｈａｎｎｅｌは２．２＋１＋１＋１＋１＋１．５＝７．７Ｖ（波形１８１２又は１８２２）であり、Ｖｓｇｄ−ｎｏｍでは、１．２＋１＋１＋１＋１．５＝５．７Ｖ（波形１８１４）、１．２＋１＋１＋１．５＝４．７Ｖ（波形１８１６）、又は１．２＋１＋１．５＝３．７Ｖ（波形１８１８）である。Ｖｓｇｄ−ｌｏｗでは、０．２＋１＋１＋１＋１．５＝４．７Ｖ（波形１８２４）、０．２＋１＋１＋１．５Ｖ＝３．７Ｖ（波形１８２６）、又は０．２＋１＋１．５＝２．７Ｖ（波形１８２８）である。

なお、異なるブースト方式の一部を互いに組み合わせることもできる。例えば、図１７及び１８のブースト方式では、図１６ｂの波形１６０２に関連して既に述べたように、制御されるドレイン側ダミー記憶素子を設けることもできる。これは、ドレイン側ダミー記憶素子を例えばＡ状態のＶｔｈに近いＶｔｈにプログラムすることによって、プレチャージングを完全に阻止するために行うことができる。さらに、図１４、１７及び１８に示したようなＶｓｇｄ−ｌｏｗの利用法は、図１６ｂのブースト方式に適用されうる。

ここで説明された技術の一実施形態では、不揮発性記憶システムを動作させる方法が、プログラムパルスを選択ワードラインに印加する少なくとも一つのプログラム反復を実行する工程を含む。選択ワードラインは、基板に形成された一組の記憶素子のなかの一部の記憶素子群に接続されており、かつ、選択ワードラインは、一組の記憶素子に接続された複数のワードラインのなかの一つのワードラインである。この方法はさらに、プログラムパルスの印加に先立って、一以上のデータ状態を含む第１のグループに属するデータ状態を有する第１の非選択記憶素子を前記一部の記憶素子群のなかから特定し、一以上のデータ状態を含む第２のグループに属するデータ状態を有する第２の非選択記憶素子を前記一部の記憶素子群のなかから特定し、前記第１の非選択記憶素子に接続された前記基板の第１のチャネル領域を前記第１のグループに対応する第１のブースト方式を用いてブーストし、前記第２の非選択記憶素子に接続された前記基板の第２のチャネル領域を前記第２のグループに対応する第２のブースト方式を用いてブーストする工程を含む。

他の実施形態では、不揮発性記憶システムが、基板に形成された一組の不揮発性記憶素子を備える。一組の記憶素子のなかの一部の記憶素子群は、第１及び第２の非選択記憶素子を含む。前記基板は、それぞれ第１及び第２の非選択記憶素子に接続された第１及び第２のチャネル領域を含む。システムはさらに、前記一組の不揮発性記憶素子に接続された一組のワードラインを含む。一組のワードラインは、前記一部の記憶素子群に接続された選択ワードラインを含む。選択ワードラインは、前記一組の記憶素子に接続された複数のワードラインのなかの一つのワードラインである。システムはさらに、少なくとも一つの制御回路を含む。少なくとも一つの制御回路は、（ａ）プログラムパルスを前記選択ワードラインに印加する少なくとも一回のプログラム反復を実行し、（ｂ）プログラムパルスの印加に先立って、前記第１の非選択素子が一以上のデータ状態のなかで第１のグループに属するデータ状態を有することを特定し、前記第２の非選択素子が一以上のデータ状態のなかで第２のグループに属するデータ状態を有することを特定し、前記第１の非選択記憶素子に接続された前記基板の第１のチャネル領域を前記第１のグループに対応する第１のブースト方式を用いてブーストし、前記第２の非選択記憶素子に接続された前記基板の第２のチャネル領域を前記第２のグループに対応する第２のブースト方式を用いてブーストする。

他の実施形態では、不揮発性記憶システムは基板に形成された一組の不揮発性記憶素子を含む。一組の記憶素子のなかの一部の記憶素子群は、第１及び第２の非選択記憶素子を含む。基板は、それぞれ第１及び第２の非選択記憶素子に接続された第１及び第２のチャネル領域を含む。システムはさらに、一組の不揮発性記憶素子に接続された一組のワードラインを含む。一組のワードラインは、前記一部の記憶素子群に接続された選択ワードラインを含む。選択ワードラインは、一組の記憶素子に接続された複数のワードラインのなかの一つのワードラインである。システムはさらに、（ａ）プログラムパルスを選択ワードラインに印加する少なくとも一回のプログラム反復を実行する手段と、（ｂ）一以上のデータ状態の第１のグループに属するデータ状態を有する第１の非選択記憶素子を前記一部の記憶素子群のなかから特定し、一以上のデータ状態の第２のグループに属するデータ状態を有する第２の非選択記憶素子を前記一部の記憶素子群のなかから特定し、前記第１の非選択記憶素子に接続された前記基板の第１のチャネル領域を前記第１のグループに対応する第１のブースト方式を用いてブーストし、前記第２の非選択記憶素子に接続された前記基板の第２のチャネル領域を前記第２のグループに対応する第２のブースト方式を用いてブーストする手段を含む。

他の実施形態では、不揮発性記憶素子を動作させる方法が提供される。この方法は、基板に形成された不揮発性記憶素子のグループに属する記憶素子を、複数の異なるプログラムされた状態であって、少なくとも第１の記憶素子は指定された目標のプログラムされたデータ状態に達し、少なくとも第２の記憶素子は消去された状態に保たれ、少なくとも第３の記憶素子は指定された目標のプログラムされたデータ状態に達しておらず、それに向けてプログラムされる状態にプログラムするプログラム動作の一部を実行する工程を含む。このプログラム状態は、少なくとも第１の記憶素子が指定された目標とするプログラムされたデータ状態に達し、少なくとも第２の記憶素子が消去された状態に保たれ、少なくとも第３の記憶素子が指定された目標とするプログラムされたデータ状態に達しておらず、それに向けてプログラムされる状態である。この方法はさらに、プログラム反復の実行を含むプログラム動作の後続部分を実行することを含む。このプログラム反復では、不揮発性記憶素子のグループにプログラムパルスを印加する前に、少なくとも第１の記憶素子はさらなるプログラムからロックアウトされ、少なくとも第１の記憶素子に接続された基板の第１のチャネル領域は第１のレベルにブーストされ、少なくとも第２の記憶素子に接続された基板の第２のチャネル領域は第１のレベルよりも高い第２のレベルにブーストされる。

他の実施形態では、不揮発性記憶システムは、基板上に形成された不揮発性記憶素子のグループと少なくとも一つの制御回路とを含む。少なくとも一つの制御回路は、プログラム動作の一部を実行する。このプログラム動作の一部では、複数の記憶素子を複数の異なるプログラムされた状態であって、少なくとも第１の記憶素子が指定された目標のプログラムされたデータ状態に達し、少なくとも第２の記憶素子が消去された状態に保たれ、少なくとも第３の記憶素子が指定された目標のプログラムされたデータ状態に達しておらず、それに向かってプログラムされる状態にプログラムする。少なくとも一つの制御回路は、プログラム反復の実行を含むプログラム動作の後続部分を実行する。このプログラム反復では、不揮発性記憶素子のグループにプログラムパルスを印加する前に、少なくとも第１の記憶素子はさらなるプログラムからロックアウトされ、少なくとも第１の記憶素子に接続された基板の第１のチャネル領域は第１のレベルにブーストされ、少なくとも第２の記憶素子に接続された基板の第２のチャネル領域は第１のレベルよりも高い第２のレベルにブーストされる。

他の実施形態では、不揮発性記憶システムは、基板上に形成された不揮発性記憶素子のグループと、それらの記憶素子を複数の異なるプログラムされた状態にプログラムするプログラム動作の一部を実行する手段とを含み、複数の異なるプログラムされた状態では、少なくとも第１の記憶素子は指定された目標のプログラムされたデータ状態に達し、少なくとも第２の記憶素子は消去された状態に保たれ、少なくとも第３の記憶素子は指定された目標のプログラムされたデータ状態に達しておらず、それに向かってプログラムされる。さらに、プログラム反復の実行を含むプログラム動作の後続部分を実行する手段が備えられる。プログラム反復では、プログラムパルスを不揮発性記憶素子のグループに印加する前に、少なくとも第１の記憶素子はさらなるプログラムからロックアウトされ、少なくとも第１の記憶素子に接続された基板の第１のチャネル領域は第１のレベルにブーストされ、少なくとも第２の記憶素子に接続された基板の第２のチャネル領域は第１のレベルよりも高い第２のレベルにブーストされる。

本明細書に示される方法を実行するための、対応する方法、システム及びコンピュータ読み出し可能な記憶装置、又はプロセッサ読み出し可能な記憶装置も提供されてよい。

前記発明を実施するための形態は、図解及び説明のために提示された。それは、網羅的であること、又は開示されている正確な形式に本技術を制限することを意図していない。上記の教示を鑑みて、多くの修正及び変形が考えられる。説明された実施形態は、本技術及びその実践的な用途の原則を最もよく説明し、それによって当業者が多様な実施例において、及び意図された特定の使用に適するような多様な修正をもって本技術を最もよく活用できるようにするために選ばれた。本技術の範囲は、本明細書に添付される特許請求項の範囲により定められることが意図される。

Claims (16)

1. 選択ワードラインにプログラムパルスを印加する少なくとも一回のプログラム反復を実行する工程であって、前記選択ワードラインは基板上に形成された一組の記憶素子のなかの一部の記憶素子群に接続されており、前記選択ワードラインは前記一組の記憶素子に接続されている複数のワードラインのなかの一つのワードラインである工程と、
   前記プログラムパルスの印加に先立って、一以上のデータ状態を含む第１のグループに属するデータ状態を有する第１の非選択記憶素子を前記一部の記憶素子群のなかから特定し、一以上のデータ状態を含む第２のグループに属するデータ状態を有する第２の非選択記憶素子を前記一部の記憶素子群のなかから特定し、前記第１の非選択記憶素子に接続された前記基板の第１のチャネル領域を前記第１のグループに対応する第１のブースト方式を用いてブーストし、前記第２の非選択記憶素子に接続された前記基板の第２のチャネル領域を前記第２のグループに対応する第２のブースト方式を用いてブーストする工程と、
   を備える不揮発性記憶システムを操作する方法。
2. 前記第１及び第２のグループの少なくとも一方は、複数のデータ状態に関連付けられている、請求項１に記載の方法。
3. 前記第１のグループに関連付けられた一以上の検証レベルは、前記第２のグループに関連付けられた一つ以上の検証レベルよりも低く、
   前記第１のブースト方式は、前記第２のチャネル領域が前記第２のブースト方式によってブーストされるレベルよりも、前記第１のチャネル領域を高いレベルにブーストする、
   請求項１又は２に記載の方法。
4. 前記第１及び第２の記憶素子は、それぞれ第１及び第２のビットラインに接続されており、
   前記第１のブースト方式は、前記第１のビットラインを介して前記第１のチャネル領域をブーストし、その後、前記複数のワードラインに印加されるパス電圧を介して前記第１のチャネル領域をさらにブーストすることを含み、
   前記第２のブースト方式は、前記第２のビットラインを介して前記第２のチャネル領域をブーストし、ここで、前記第２のチャネル領域は、前記第１のチャネル領域が前記第１のビットラインを介してブーストされる程度よりも少ない程度で、前記第２のビットラインを介してブーストされ、その後、前記複数のワードラインに印加される前記パス電圧を介して前記第２のチャネル領域をさらにブーストすることを含む、
   請求項１から３のいずれか一項に記載の方法。
5. 前記第１及び第２の記憶素子は、それぞれ第１及び第２のビットラインに接続されており、
   前記第１及び第２のブースト方式は、前記複数のワードラインに印加されるパス電圧を介してそれぞれ前記第１及び第２のチャネル領域をブーストすることを含み、前記パス電圧は複数のステップで印加され、前記第１のビットラインの電圧は前記パス電圧が印加される前に上昇され、前記第２のビットラインの電圧は前記複数のステップのなかの最後のステップに先立つ一つのステップ中に上昇される、
   請求項１から４のいずれか一項に記載の方法。
6. 前記第１の記憶素子は、ダミードレイン側記憶素子及びビットラインに接続されており、
   前記第１のブースト方式は、前記ダミードレイン側記憶素子を導通状態とし、続いて非導通状態となるように制御することによって、前記第１のビットラインを介して前記第１のチャネル領域をブーストし、その後、前記複数のワードラインに印加されるパス電圧を介して前記第１のチャネル領域をさらにブーストすることを含む、
   請求項１から５のいずれか一項に記載の方法。
7. 前記第１のグループに属するデータ状態を有する第１の非選択記憶素子を特定するときに、前記第１の非選択記憶素子に接続された少なくとも一つのラッチにアクセスすることを含む、請求項１から６のいずれか一項に記載の方法。
8. 前記第１及び第２の記憶素子は、それぞれ第１及び第２のビットラインに接続されており、
   前記第１のブースト方式は、前記第１のビットラインを介して前記第１のチャネル領域をブーストし、その後、前記複数のワードラインに印加されるパス電圧を介して前記第１のチャネル領域をさらにブーストすることを含み、
   前記第２のブースト方式は、前記第２のビットラインを介して前記第２のチャネル領域がブーストされることを禁止し、その後、前記複数のワードラインに印加される前記パス電圧を介して前記第２のチャネル領域をブーストすることを含む、
   請求項１から３のいずれか一項に記載の方法。
9. 基板に形成された一組の記憶素子であって、一組の記憶素子のなかの一部の記憶素子群は第１及び第２の非選択記憶素子を含み、前記基板はそれぞれ前記第１及び第２の非選択記憶素子に接続された第１及び第２のチャネル領域を含む、一組の不揮発性記憶素子と、
   前記一組の不揮発性記憶素子に接続された一組のワードラインであって、前記一部の記憶素子群に接続された選択ワードラインを含み、前記選択ワードラインは前記一組の記憶素子に接続された複数のワードラインのなかの一つである、一組のワードラインと、
   少なくとも一つの制御回路であって、（ａ）プログラムパルスを前記選択ワードラインに印加する少なくとも一回のプログラム反復を実行し、（ｂ）前記プログラムパルスの印加に先立って、前記第１の非選択素子が一以上のデータ状態のなかで第１のグループに属するデータ状態を有することを特定し、前記第２の非選択素子が一以上のデータ状態のなかで第２のグループに属するデータ状態を有することを特定し、前記第１の非選択記憶素子に接続された前記基板の第１のチャネル領域を前記第１のグループに対応する第１のブースト方式を用いてブーストし、前記第２の非選択記憶素子に接続された前記基板の第２のチャネル領域を前記第２のグループに対応する第２のブースト方式を用いてブーストする、少なくとも一つの制御回路と、
   を備える不揮発性記憶システム。
10. 前記第１及び第２のグループの少なくとも一方は複数のデータ状態を含む、請求項９に記載の不揮発性記憶システム。
11. 前記第１のグループに関連付けられた一以上の検証レベルは、前記第２のグループに関連付けられた一つ以上の検証レベルよりも低く、
    前記第１のブースト方式は、前記第２のチャネル領域が前記第２のブースト方式によってブーストされるレベルよりも、前記第１のチャネル領域を高いレベルにブーストする、
    請求項９又は１０に記載の不揮発性記憶システム。
12. 前記第１及び第２の記憶素子は、それぞれ第１及び第２のビットラインに接続されており、
    前記第１のブースト方式では、前記少なくとも一つの制御回路が、前記第１のビットラインを介して前記第１のチャネル領域をブーストし、その後、前記複数のワードラインに印加されるパス電圧を介して前記第１のチャネル領域をさらにブーストし、
    前記第２のブースト方式では、前記少なくとも一つの制御回路が、前記第２のビットラインを介して前記第２のチャネル領域をブーストし、ここで、前記第２のチャネル領域は、前記第１のチャネルが前記第１のビットラインを介してブーストされる程度よりも少ない程度で、前記第２のビットラインを介してブーストされ、その後、前記複数のワードラインに印加される前記パス電圧を介して前記第２のチャネル領域をさらにブーストする、
    請求項９から１１のいずれか一項に記載の不揮発性記憶システム。
13. 前記第１及び第２の記憶素子は、それぞれ第１及び第２のビットラインに接続されており、
    前記第１及び第２のブースト方式では、前記少なくとも一つの制御回路が、前記複数のワードラインに印加されるパス電圧を介してそれぞれ前記第１及び第２のチャネル領域をブーストし、ここで、前記パス電圧は複数のステップで印加し、前記第１のビットラインの電圧については前記パス電圧を印加する前に上昇させ、前記第２のビットラインの電圧については前記複数のステップのなかの最後のステップよりも前の一つのステップ中に上昇させる、
    請求項９から１２のいずれか一項に記載の不揮発性記憶システム。
14. 前記第１の記憶素子は、ダミードレイン側記憶素子及びビットラインに接続されており、
    前記第１のブースト方式では、前記少なくとも一つの制御回路が、前記ダミードレイン側記憶素子を導通状態とし、続いて非導通状態となるように制御することによって、前記第１のビットラインを介して前記第１のチャネル領域をブーストし、その後、前記複数のワードラインに印加されるパス電圧を介して前記第１のチャネル領域をさらにブーストする、
    請求項９から１３のいずれか一項に記載の不揮発性記憶システム。
15. 前記第１及び第２の記憶素子は、それぞれ第１及び第２のビットラインに接続されており、
    前記第１のブースト方式では、前記少なくとも一つの制御回路が、前記第１のビットラインを介して前記第１のチャネル領域をブーストし、その後、前記複数のワードラインに印加されるパス電圧を介して前記第１のチャネル領域をさらにブーストし、
    前記第２のブースト方式では、前記少なくとも一つの制御回路が、前記第２のビットラインを介して前記第２のチャネル領域がブーストされることを禁止し、その後、前記複数のワードラインに印加される前記パス電圧を介して前記第２のチャネル領域をブーストする、
    請求項９から１１のいずれか一項に記載の不揮発性記憶システム。
16. プログラムパルスを選択ワードラインに印加する少なくとも一回のプログラム反復を実行する手段であって、前記選択ワードラインは基板上に形成された一組の記憶素子のなかの一部の記憶素子群に接続されており、前記選択ワードラインは前記一組の記憶素子に接続された複数のワードラインのなかの一つのワードラインである、手段と、
    前記プログラムパルスの印加に先立って、一以上のデータ状態の第１のグループに属するデータ状態を有する第１の非選択記憶素子を前記一部の記憶素子群のなかから特定し、一以上のデータ状態の第２のグループに属するデータ状態を有する第２の非選択記憶素子を前記一部の記憶素子群のなかから特定し、前記第１の非選択記憶素子に接続された前記基板の第１のチャネル領域を前記第１のグループに対応する第１のブースト方式を用いてブーストし、前記第２の非選択記憶素子に接続された前記基板の第２のチャネル領域を前記第２のグループに対応する第２のブースト方式を用いてブーストする手段と、
    を備える不揮発性記憶システム。

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