JP4640658B2 - マルチレベル抑制スキーム - Google Patents

Description

本発明は一般的にメモリデバイスそして特に本発明はマルチレベル抑制（または阻止：ｉｎｈｉｂｉｔ）スキームを用いるメモリデバイスをプログラミングするための方法および装置に関する。

メモリデバイスが典型的にコンピュータまたは他の電子デバイス内に内部、半導体、集積回路として提供される。ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、同期式ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）、およびフラッシュメモリを含む多くの異なる種類のメモリがある。

フラッシュメモリデバイスが広範囲な電子アプリケーションのための非揮発性メモリの良く使用される資源になっている。非揮発性メモリは電力の印加なしにある拡張された期間に自分の格納したデータが保持できるメモリである。フラッシュメモリおよび他の非揮発性メモリの一般的な用途はパーソナルコンピュータ、携帯端末（ＰＤＡ）、デジタルカメラ、デジタルメディアプレイヤー、デジタル録音機、ゲーム機、電気製品、車両、無線デバイス、携帯電話および取り外し可能なメモリモジュールを含み、そして非揮発性メモリの用途は拡張し続ける。

フラッシュメモリデバイスは典型的に一つトランジスタメモリセルを使用し、高メモリ密度、高信頼性、そして低消費電力をもたらす。フラッシュメモリ内のデータ格納は電荷格納ノード（例えば、フローティングゲートまたは閉じ込め（またはトラップ）層または他の物理的現象）のプログラミング（例えば、“書き込み”）を介して、セルの閾値電圧を変化することによって成し遂げられる。各々のデータ値に対応するように閾値の二つまたはそれ以上の範囲を定義することによって、一つまたはそれ以上のビットの情報が各セル上に格納される。二つの閾値電圧範囲の使用による一つビットのデータを格納するメモリセルが典型的にシングルレベルセル（ＳＬＣ）メモリセルとして参照される。二つ以上の可能な閾値電圧範囲の使用による一つ以上のビットのデータを格納するメモリセルが典型的にマルチレベルセル（ＭＬＣ）メモリセルとして参照される。

フラッシュメモリは典型的にＮＯＲフラッシュおよびＮＡＮＤフラッシュとして知られる二つの基本アーキテクチャの一つを使用する。指定はデバイスの読み出しに用いられる論理からくる。ＮＯＲフラッシュアーキテクチャにおいて、メモリセルの列が多くの場合ビット線として参照される転送線に接続する各メモリセルに並列に接続される。ＮＡＮＤフラッシュアーキテクチャにおいて、メモリセルの列（例えば、ＮＡＮＤストリング）がビット線に接続する列の第一メモリセルのみに直列に接続される。

ＮＯＲおよびＮＡＮＤ構成の両方において、メモリセルが典型的に列と行のアレイ内に配置される。多くの場合ワード線として参照される所定の行のメモリセルの制御ゲートは同一の制御信号を共有する。メモリセルの閾値電圧をシフトするためにメモリアレイのワード線に高プログラミング電圧を印加することによってフラッシュメモリセルのプログラミングが行なわれる。所定の行のメモリセルが共通ワード線に接続されるため、各メモリセルはゆえにワード線に印加する高プログラミング電圧を受けさせられる。プログラム動作中に、所定のワード線に接続するいくつかのメモリセルは、同じワード線に接続された他のメモリセルがそれらに割り当てられた閾値電圧に達する前に、それらに割り当てられた閾値電圧に達してしまうことになる。この条件は特にＭＬＣメモリにおいておそらく発生する。これは、メモリセルはそれらの意図するプログラミングまたは電圧閾値レベルに達した後続けて付加的なプログラミングパルスの影響を経験する時に発生するプログラム妨害問題として従来から知られるものである。

上述の理由のために、そして本明細書を読んで理解することによって当業者には明確になる他の理由のために、フラッシュメモリデバイスのための既存プログラミングスキームの代替の必要性が当該技術分野において存在する。

本実施例の後続の詳細記述において、添付図が参照され、これらの図はこの記述の一部を構成し、そして図の中にこの開示が実施される特定の実施例が例示的な説明の形式で示される。当業者によって実施することを可能にするためにこれらの実施例が十分に詳細に記載され、そして他の実施例が使用されそして本発明の開示から離脱せずにプロセス的、電気的に、機械的にまたはプロセス変更がなされることが可能であると理解されたい。ゆえに、後続の詳細説明が限定的趣旨に取られるべきではない。

ＭＬＣ技術はメモリセルごとに二つまたはそれ以上のビットの格納を許可し、これはメモリセルに割り当てられた閾値電圧範囲の量およびメモリセルの動作寿命中に割り当てられた閾値電圧範囲の安定性に依存する。閾値電圧範囲の数は、ときどきＶｔ分布窓（ｄｉｓｔｒｉｂｕｔｉｏｎ ｗｉｎｄｏｗ）として参照され、Ｎビットを含むビットパターンを表現し、２^Ｎである。

図１は、例えば、２００ｍＶの四つの異なる電圧範囲１００の一つに入るＶｔにメモリセルがプログラムされることを図解する。各電圧範囲が２ビットを含むビットパターンに対応するデータ状態を表現するために用いられる。例えば、図１の各分布窓１０２−１０８はそれぞれ１１、１０、０１、００のビット値を表現する。しかしながら、本開示の実施例がこれらのビットパターンのみに限定されない。典型的に、Ｖｔ分布窓の重なりから守るために０．２Ｖから０．４Ｖまでのデッドスペース１１０（ときどきマージンとして参照される）が各範囲間に維持される。本開示の各種の実施例が図１に示される４つのデータ状態（例えば、レベル０、レベル１、レベル２およびレベル３）のみに限定されない。

図２に示されるようにフラッシュメモリセルが典型的に行（例えばワード線に接続するメモリセル）およびビット線に接続する列のアレイ２００内に配置される。共通ワード線を共有するメモリセル２３２−２３８は電位的には異なる閾値レベル（例えば、レベル）に同時にプログラムされる。フラッシュメモリセルのＮＡＮＤストリングが多数のメモリセルの列に配置され、図２に示されるように各々がゲート２４２と２５０間に位置するドレインからソースに接続される。ドレイン選択ゲート２４２はＮＡＮＤストリングの一つ先端を関連するビット線ＢＬ０２２２に接続する。ソース選択ゲートはＮＡＮＤストリングの反対の先端を共通ソース線２２０に接続する。各ビット線２２２−２２８がさらにセンシングデバイス、例えば、センスアンプ２４０（詳細は図示しない）に接続される。センスアンプおよび他のセンシングデバイスは当業者によって知られ従って本開示の各種の実施例に関連しては説明されない。

フラッシュメモリセルが一般的にブロック単位で消去され、ブロック内のメモリセルの全ての閾値電圧が共通状態に戻される。図１に示されるように、この状態は図１に示すように典型的に“消去”またはレベル０ １０２状態として参照される。図２の丸いマークされたメモリセル２３２−２３８に示されるように、フラッシュメモリセルが典型的に一度に１行プログラムされる。プログラムされるメモリセル２３２−２３８の行に接続するワード線にプログラミング電圧のパルスを提供することによってプログラミングが行なわれる。印加される各プログラミングパルスによって、プログラミングのために選択されたメモリセルの閾値電圧がある量だけにシフトされる。この処理はメモリセルのための閾値電圧が全て意図する図１のレベル１０２−１０８に達するまで続く。上述のように、行のメモリセルはな異なるデータ状態を格納する可能性がありそしてゆえに各メモリセルは異なるプログラムされた閾値電圧を有することになる。例えば、図２のメモリセル２３４がレベル１ １０４にプログラムされそしてメモリセル２３８がレベル３ １０８にプログラムされれば、メモリセル２３４よりメモリセル２３８は典型的に意図する状態に達成するためにより多いプログラミングパルスを必要とする。この例におけるメモリセル２３８のプログラミングを完了させるのに必要されるこれらの付加的なプログラミングパルスは多くの問題を引き起こす可能性がある。一つの問題は、付加的なパルスの数がプログラムされるメモリの行のためのメモリセルのプログラミングを完了させるのに必要とされるプログラミング時間を増加することである。さらに、これらの付加的なプログラミングパルスは望ましくないシフトを引き起こす可能性があり、しばしば選択された行および可能な隣接行のメモリセル内の“プログラム妨害”として参照され、つまり、意図する閾値電圧レベルにすでに達成することである。本開示の一つまたはそれ以上の実施例はこれらのプログラム妨害問題を軽減しそしてメモリセルの所定の行のプログラムを完了させるのに必要されるプログラミングパルスの数を減らしてメモリセルの行をプログラムするに必要される全体時間を減らすための方法および装置を提供する。

メモリセルのプログラミングがメモリセルのチャネル領域内に生じる電荷が絶縁層を介して強制されそして電荷格納層（例えば、フローティング層）内に閉じ込められるＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネリングとして知られるプロセスを介して行なうことができる。電荷格納層内に閉じ込められる電荷がより多くなる程メモリセルのための閾値電圧がより高くなる。電荷トンネリングのレイトは制御ゲートに印加されるプログラミング電圧とメモリセルのチャネル領域の電位間の電位差に依存する。このゲートからチャネルへの電位が減らせられれば、プログラミングレイト（例えば、プログラミング速度）が抑制されることになる。本開示の一つまたはそれ以上の実施例は各メモリセルに要求される閾値電圧シフトの量に基づいてメモリセルのプログラミング速度を調整するためにマルチレベル抑制（または阻止）スキームの一部としてこの特性を使用する。この方法において、本開示のこのような実施例はより少ないプログラミングがより遅くプログラムされそしてより多くプログラミング（例えば、より大きいＶｔシフト）がより速くプログラムされるように要求するメモリセルのプログラミングを促進する。この仕方において、本開示のそのような実施例は各個別メモリセルのために要求される閾値電圧シフトにかかわらず共通ワード線上の選択されたメモリセルにより近い同一時間でプログラミングを完了させるように提供する。ゆえに、本開示のこのような実施例はプログラミング時間の減少および妨害問題の軽減の必要性に取り組む。後続の図は本開示の概念を説明するためにメモリセルの特定のバイアスを指しているが、他のバイアス仕組みを用いることができる。本開示の一つまたはそれ以上の実施例はバイアスのレベルの変化を利用し、その結果二つまたはそれ以上の望ましいデータ状態の選択されたメモリセルはゲートからチャネルへの電位、つまり、プログラミング電位、の変化を経験し、その結果おおよそ同一時間でおのおののデータ状態に近づくことを促進するためにそれらが異なるレイトで同時にプログラムされる。所望のプログラム速度に依存して、選択されたワード線に接続する選択されたメモリセルのチャネル領域を異なるレベルに上げることによってゲートからチャネルへの電位の変化が成し遂げられることができる。

図３−９は本開示の一つ実施例に従うマルチレベル抑制（または阻止）プログラミングスキームを用いるプログラミング動作の例を説明する。メモリセル３００のアレイがメモリセルの４つＮＡＮＤストリング内に配置されるように示され、各ＮＡＮＤストリングはそれ自身のビット線ＢＬ０３２２、ＢＬ１３２４、ＢＬ２３２６およびＢＬ３３２８に接続する。従来より知られているように、メモリアレイは図３に示されるものよりもより多数のメモリセル、ワード線およびビット線を含むことができる。この例において、ワード線４ＷＬ４３３０のメモリセル上にプログラミング動作が実行される。メモリセル３３２がレベル０ １０２に（破線によって丸くマークされる）、メモリセル３３４がレベル１ １０４に、メモリセル３３６がレベル２ １０６に、そしてメモリセル３３８がレベル３ １０８にプログラムされる。本開示の各種の実施例に従うプログラミングレベルの他の組み合わせが可能である。例えば、メモリセル３３２−３３８が全て同一レベル（例えば、状態）にまたは図１に示されるレベル０−レベル３などのレベル０からレベルＮまでのいずれかの他の組み合わせにプログラムされる。各種の実施例に従う電位プログラミングレベルの数（例えば、レベル０−レベルＮ）はＮ個の閾値電圧分布間の確実な維持性および差別化の能力によって制限される。

再び図３−９に説明される実施例を参照すると、図３は本実施例のマルチレベル抑制（または阻止）スキームを用いるプログラミング動作の実行前のメモリアレイ３００の初期バイアス条件の一例を説明する。しかしながら、本開示の各種の実施例に従う他のバイアス電圧は可能である。図４に関連して、ＳＧＤ線３０２がおおよそ４Ｖにバイアスされドレイン選択ゲート３４２−３４８をイネーブルしビット線３２２−３２８上のバイアスをメモリセルのそれらの各々のＮＡＮＤストリングに接続する効果を有する。例えば、ＢＬ０３２２がおおよそ２．５Ｖにバイアスされるように示され残りのビット線３２４−３２８が０Ｖにバイアスされるように示される。ＢＬ０上の２．５ＶバイアスはＮＡＮＤストリング３２２のための“シード”（“ｓｅｅｄ”、またはプリチャージ“ｐｒｅ−ｃｈａｒｇｅ”としても参照されることもある）電圧として動作する。また図３に説明されているのはワード線３０４−３１６および３３０に印加されるおおよそ３Ｖの共通ワード線バイアス電圧である。このワード線バイアスが“Ｖｐａｓｓ”として参照される。各ワード線に印加される３ＶのＶｐａｓｓバイアスは図４の各々のＮＡＮＤストリングを沿って連続的なチャネル領域を形成する。この連続的なチャネル領域４５２−４５８がそれらの各々のメモリセルのチャネル（例えば、アクティブ領域）に沿って示される破線によって示される。ドレイン選択ゲート３４２−３４８がＳＧＤ線３０２上の４Ｖバイアスによってイネーブルされるため、チャネル領域４５２がＢＬ０３２２から２．５Ｖに充電されそして残りのチャネル４５４−４５８がそれぞれビット線３２４−３２８から０Ｖにバイアスされる。

図５を参照すると、ドレイン選択ゲート３４２−３４８を非導通にし、そしてそれぞれ関連するビット線ＢＬ０−ＢＬ３からチャネル領域５６２−５６８を分離するためにＳＧＤ３０２が０Ｖにバイアスされる。ソース線３２０からチャネル領域５６２−５６８を分離するためにワード線２ＷＬ２３１２がまた０Ｖにバイアスされる。ワード線３０４−３０８および３１０がおおよその６Ｖの第二Ｖｐａｓｓ電圧にバイアスされる。各種の実施例に従って他のＶｐａｓｓ電圧が可能である。プログラミングのために選択されたメモリセル３３２−３３８を含んでいるためワード線４ＷＬ４３３０がおおよそ１１Ｖの第一プログラミング電位にバイアスされる。チャネル領域５６２−５６８の分離、ワード線３０４−３０８および３１０に印加するＶｐａｓｓバイアス電圧そしてＷＬ４３３０に印加される第一プログラミング電圧の結果として、関連するワード線との容量性カップリングによりチャネル領域５６２−５６８の電圧が持ち上げられる。図４に示されるチャネル上に賦課された“シード”電圧そしてワード線３０４−３０８、３１０および３３０の容量性カップリングの原因にもよって分離されたチャネル領域５６２がおおよそ４．５Ｖの電位に持ち上げられる。チャネル領域５６２の場合のようにはこれら領域上に賦課される“シード”電圧がないためワード線３０４−３０８、３１０および３３０からの容量性カップリングのみの原因で分離されたチャネル領域５６４−５６８が単におおよそ２Ｖの電位に持ち上げられる。付加的な分離されたチャネル５７２−５７８がまたＷＬ２３１２に印加される０Ｖバイアス電位の結果として形成される。ＷＬ４ ３３０に印加される１１Ｖの第一プログラミング電圧はチャネル領域５６２−５６８をチャネル５７２−５７８より高い電位に上げられる。チャネル５７２−５７８の電圧はワード線３１４および３１６に印加する６ＶのＶｐａｓｓ電圧によってのみ持ち上げられる。

図６において、選択されたワード線ＷＬ４ ３３０のメモリセル３３４、３３６および３３８は異なるデータ状態にプログラムされるべきであっても初期的に同一のプログラミング電位を経験し（あるいは受け）、一方メモリセル３３２はプログラミングから抑制される。これは非抑制されるメモリセル３３４、３３６および３３８をおおよそ同一のレイトでレベル１データ状態に近づくことを可能とする。図６を参照すると、ＳＧＤ線がおおよそ２．５Ｖにバイアスされるように示される。これはドレイン選択ゲート３４４−３４８を導通モードにバイアスしそしてチャネル領域５６４−５６８の電位をビット線３２４−３２８上の０Ｖ電位にする。ＢＬ０ ３２２のおおよそ２．５Ｖバイアスのためチャネル領域５６２が放電されず、ドレイン選択ゲート３４２が導通を妨げる。チャネル領域５７２−５７８はＷＬ２ ３１２上の０Ｖバイアスにより、これらの領域の分離を続けるので上昇されたチャネル電位にとどまる。各連続的で分離されたチャネル領域を含み、必要以上のメモリセルチャネル領域を含む容量性カップリング“ローディング効果”を減らすためにこの分離が維持される。例えば、各連続的な分離されたチャネル領域５６２にもっとメモリセルを加えることは全体的な電位を持ち上げられるチャネル領域バイアスレベルを減少させることになる。ソース線３２０およびドレイン選択ゲート３４２−３４８に最も近いワード線がＮＡＮＤストリングの他のメモリセルと異なって扱われる。異なる電圧持ち上げおよび分離技術を用いてプログラミングが行なわれるが、選択されたメモリセルが、異なるレイトで所望のデータ状態を異ならせるメモリセルをプログラムするためにゲートからチャネルへの電位を変化する概念が、そのような他の電圧持ち上げおよび分離技術に容易に応用することができる。

メモリセルがプログラムされそしてプログラムレベルが望ましいプログラミングレベルに近づくことで、実質上抑制されずにプログラミング効果が遅らせるようにこれらのメモリセルの関連するビット線がバイアスされる。例えば、図１においてこの遅らせ効果は望ましいプログラミングレベル２のレベルが望ましいレベル２プログラミングレベルに近いある閾値レベル１１４を超える時に発生する。図７を参照すると、メモリセル３３４が望ましいレベル１データ状態に近づける（例えば、閾値レベル１１２を超える）ことで、メモリセル３３６および３３８と比較してそのプログラミングレイトを減少（例えば、遅らせる）するためにそのプログラミング電位が変化される。これはメモリセル３３４が所望のレベル１データ状態への接近の遅らせを促進しながらメモリセル３３６および３３８が所望のデータ状態への接近を継続する。図７を参照すると、メモリセル３３４を含むＮＡＮＤストリングのための関連するビット線であるビット線１ＢＬ１ ３２４がおおよそ０．５Ｖの電位にバイアスされる。ドレイン選択ゲート３３４が導通状態にあるので、チャネル領域５６４がビット線ＢＬ１ ３２４の０．５Ｖバイアスに上げられる。チャネル領域５６４上のこの０．５Ｖバイアスはチャネル領域５６２に関連して述べられた２．５Ｖシード電圧と同様にチャネル領域のためのシード電圧として振舞う。ビット線ＢＬ２ ３２６およびＢＬ３ ３２８は０Ｖのバイアスにとどまる。

図８はこの実施例における最も高いデータ状態に選択されたメモリセルを導くための準備条件の例である。ワード線電位が上がるにつれてチャネル領域５６２−５６８内の結合電位も増加する。図８を参照すると、ＳＧＤ線が０Ｖ電位にバイアスされゆえにドレイン選択ゲート３４２−３４８を非導通状態にする。ワード線２ＷＬ２ ３１２は０Ｖのバイアスレベルにとどまり、チャネル領域５６２−５６８およびチャネル領域５７２−５７８間の分離を維持する。ワード線３０４−３０８および３１０に印加するＶｐａｓｓバイアスがおおよそ９Ｖに上げられそしておおよそ２４Ｖの第二プログラミング電圧がワード線３３０に印加される。Ｖｐａｓｓおよびプログラミング電圧における増加は分離されたチャネル領域５６２−５６８の各々内のバイアスレベルをより上昇させる。例えば、分離されたチャネル領域５６２がおおよそ７Ｖに上げられ、分離されたチャネル領域５６４がおおよそ３Ｖに上げられそして分離されたチャネル領域５６６および５６８がおおよそ２．５Ｖに上げられる。図７に関連する上述のビット線ＢＬ１ ３２４上に賦課された０．５Ｖのシード電圧のために上昇されたチャンネル領域５６４はチャンネル５６６および５６８のチャネル領域バイアスよりおおよそ０．５Ｖ大きいことに注意する。

図９において、メモリセル３３４および３３６と比較してメモリセル３３８のプログラミングレイトを増加するためにチャネル領域５６８が接地される。これは所望のデータ状態にメモリセル３３４および３３６の調整された接近を促進しながらメモリセル３３８が所望のデータ状態への接近を継続する。プログラミングの前の状態からプログラミング電位が変化されるが、レベル３メモリセルより遅いプログラミング速度を提供するためにレベル１およびレベル２メモリセルのためのプログラミング電位が減少される必要がない。それはメモリセルに印加する有効なプログラミング電位でありそれらの相対的なプログラミング速度を決めることになる。図９を参照すると、ＳＧＤ線がおおよそ１．５Ｖにバイアスされ、ビット線ＢＬ０−ＢＬ２ ３２２−３２６がおおよそ２．５Ｖにバイアスされそしてビット線ＢＬ３３８がおおよそ０Ｖにバイアスされる。ＳＧＤ線およびビット線ＢＬ０−ＢＬ２３２２−３２６のこのバイアス条件はドレイン選択ゲート３４８のみが導通状態に設定される結果をもたらす。その結果として、ドレイン選択ゲート３４８によってＢＬ３ ３２８に接続する上昇されたチャネル領域５６８が０ＶのＢＬ３電位に放電される。チャネル領域５６２−５６６がそれぞれドレイン選択ゲート３４２−３４６によってそれらの各々のビット線から分離され、図９に示されたようにそれぞれおおよそ７Ｖ、３Ｖおよび２．５Ｖのそれらの上昇されたチャネル電位にとどまる。ゆえに、上昇されたチャネル領域５６２−５６６がある程度上げられそしてそれらの関連ビット線からのサポート無しにワード線から容量性カップリングによって維持される。そのうえ、各種の実施例に従って、チャネル領域の分離前にシード電圧を用意することは関連するワード線との容量性カップリングを介してより高い分離されたチャネルバイアスレベルが到達されそして維持されることが可能となる。これはプログラミングを抑制（または阻止）するためにメモリアレイのビット線上に多数および高電圧を用意する必要がないという利点を提供する。

この最終プログラミングパルスを印加した後、各選択されたメモリセルがそれぞれ所望のデータ状態に到達したか否かを検証する検証処理が実行される。所望のデータ状態に到達した各選択されたメモリセルのために、さらなるプログラミングが望まれないことを示すようにレジスタがセットされる。図３−９に関連して述べられるようにプログラミング動作の後続の繰り返し中にこれらのメモリセルが全面的に抑制される。このように、これらはメモリセル３３２と同様に扱われる。これは、プログラミング動作が繰り返され残りのメモリセルがそれらの所望のデータ状態に駆動されるからである。選択されたワード線上の各メモリセルがその所望のデータ状態に到達するまで図３−９に関連して述べられる処理が繰り返されるが、または特定の試み回数において一つまたはそれ以上のメモリセルがそれらの所望のデータ状態に到達することに失敗するなら失敗として示される。。

表１は図９に説明される本開示の実施例のバイアス条件結果を含む。上述のように、プログラミングレイトはワード線プログラミング電圧とプログラムされるメモリセルのチャネル領域の電位間の電位差に依存する。より高い有効なプログラミング電位はメモリセルのプログラミング速度を増加する結果をもたらす。再び図１を参照すると、レベル３ １０８状態にプログラムされるメモリセルの閾値電圧はレベル１ １０４またはレベル２ １０６状態にプログラムされるメモリセルよりさらにシフトすべきである。ゆえに、閾値電圧において最も大きいシフトを要求するメモリセルが閾値電圧においてより小さいシフトを要求するメモリセルより、プログラム動作中に速くプログラムされる。表１は図９に説明される本開示の実施例に従うプログラム動作例の各メモリセル３３２−３３８のための“意図プログラミングレベル”を含む。表１から、閾値電圧において最も大きいシフト（例えば、レベル３）を要求するメモリセルはメモリセル３３８であることがわかる。表１からはまた、図３−９に説明される本開示の実施例は、より少ない閾値電圧シフト（例えば、レベル１、レベル２）を要求するメモリセルより閾値電圧においてより大きいシフト（例えば、レベル３）（例えば、より速いプログラミング）を要求するメモリセルにより大きい有効なプログラミング電位を印加することがわかる。例えば、図１に従って、メモリセル３３８はおおよそ２４Ｖの有効なプログラミング電位を経験し、メモリセル３３４はおおよそ２１Ｖの有効なプログラミング電位を経験する。ゆえに、メモリセル３３４よりメモリセル３３８が速くプログラムされることになる。メモリセル３３２はおおよそ１７Ｖの有効なプログラミング電位を経験するが、プログラミング速度が著しく抑制されメモリセルの閾値電圧における最小シフトという結果をもたらす。ゆえに本実施例の方法は所定のワード線のメモリセルはより近い時間でプログラミングが完了するようなプログラミング動作を提供する。そのような実施例の方法はまたアレイに印加するプログラミングパルスの量の減少によってプログラム妨害問題の減少をもたらす。

図１０は図３−９に関連して説明されてきたようにメモリセル３００のアレイに印加するバイアス波形１０００の幾つかを示す。波形ＳＧＤ１００２は図３−９のＳＧＤ線３０２に対応する。波形ＵＮＳＥＬ＿ＷＬ“非選択されたワード線”１００４は図３−９に示されるようにプログラミングするために選択されたワード線３０４−３０８および３１０に対応する。波形ＳＥＬ＿ＷＬ“選択されたワード線”１０３０は図３−９におけるプログラミングするために選択されないワード線３３０に対応する。図３−９に示されるようにＢＬ０−ＢＬ３ １０２２−１０２８はそれぞれＢＬ０−ＢＬ３ ３２２−３２８に対応する。しかしながら、本開示の各種実施例が図１０に示される各波形の波形レベルおよび関連タイミングのみに限定されない。本開示の各種実施例に従う他のバイアス波形レベル、遷移および関連タイミングは可能である。

本開示の付加的な実施例が図１１および１２に関連して説明される。本開示の一つまたはそれ以上の実施例に従うマルチレベル抑制仕組みを用いることによってメモリセルのブロック上の“消去圧縮（または簡素化：ｃｏｍｐａｃｔｉｏｎ）”動作を実行するためにこのような実施例が用いられることになる。フラッシュメモリのブロックをプログラムする前に、メモリセルの閾値電圧レベルが共通分布に調整され、メモリセルのブロック上に消去動作が実行される。例えば、図１に示されるレベル０分布１０２がフラッシュメモリセルのブロックのための“消去”状態として典型的に考慮される。図１１を参照すると、分布１１０２は消去動作を受けるメモリセルのブロックを表す。しかしながら、消去動作が完了された後、他のセル１１１２と比べて幾つかのメモリセル１１００が“過消去”され、閾値電圧１１０２の所望の分布より広いのをもたらす。メモリセル上に付加的なプログラミング動作を実行する前に消去されるメモリセルの分布窓幅を減少するために消去圧縮動作が実行されることができる。これはワード線に接続する他のメモリセルのプログラミング中にそのワード線の過消去されたメモリセルを完全に抑制しないことによって成し遂げられる。例えば、図９を参照すると、メモリセル３３２のために１７Ｖプログラミング電位を発生する代わりに、１９Ｖプログラミング電位が発生されるべきである。これはメモリセル３３２の閾値電圧において幾らかのシフトを許すことになるが、レベル１、レベル２またはレベル３データ状態に到達しようとするメモリセルのプログラミングと同一のレベルにはならない。この減少されたシフトは部分的抑制されたレベル０メモリセルの圧縮という結果をもたらす。

プログラミング動作または消去圧縮動作を受けるメモリセルは印加されるプログラミングパルスを有し、これは典型的にはメモリセルが所望の閾値電圧を示すようにプログラムされたか否かを決める検証動作に続く。これはメモリセルの閾値電圧を特定の検証閾値電圧レベルとの比較を行うことによって行なわれる。例えば、図１１に示されるＰＶ＿ＥＣ１１０６およびＰＶ＿ＬＶ１１０８である。図１２に示す消去圧縮分布１２０２またはレベル１プログラミング分布１２０４を達成するようにプログラミング動作を実行するために、本開示の各種実施例の一つまたはそれ以上に従ってプログラミング電圧が適切に抑制および印加される。メモリセルは消去圧縮動作の場合においてＰＶ＿ＥＣ検証限度１１０６またはレベル１プログラミング動作１２１４の場合においてＰＶ＿ＬＰ検証限度１１０８に適合するか否かを決める検証動作がプログラム動作に続く。いずれの場合において適切な検証レベルが得られなければ付加的なプログラミング動作が実行される。

分布１１０２の部分１１１０内にあるメモリセルは付加的な処理し例えば、消去圧縮を必要としそれらの閾値電圧を図１２の分布１２０２に向かってシフトするためでありそしてゆえにＰＶ＿ＥＣ検証レベル１１０６を満足する。分布１１１２内に示される図１１のメモリセルはすでにＰＶ＿ＥＣ検証レベル１１０６に適合しそしてさらなる処理を要求しない。ゆえに、本開示の一つまたはそれ以上の実施例に従って実行される消去圧縮動作が１１１２分布内のメモリセルの閾値電圧に影響せずにＰＶ＿ＥＣ検証レベル１１０６を満足するために“過消去”されたメモリセル１１１０をシフトするのに用いられる。この圧縮動作がそれぞれの所望のデータ状態に残りのメモリセルのプログラミングする間中に実行される。一つの実施例にとって、図７−９に関連して述べられた処理の間ワード線電位が増加されるので分布１１０２の１１１２部分内のメモリセルが十分に抑制（または阻止）される。

図１３は少なくとも本開示の実施例に従う一つのメモリデバイス１３００を有する電子システムの機能ブロック図である。メモリデバイスがプロセッサ１３１０に接続される。プロセッサ１３１０はマイクロプロセッサまたは他種の制御回路であることができる。メモリデバイス１３００およびプロセッサ１３１０は電子システム１３２０の部分を形成する。本発明の理解に有用となるようにメモリの特徴に注目してメモリデバイス１３００が簡素化されている。

メモリデバイスは行および列のバンク内に配置されることができるメモリセル１３３０のアレイを含む。

アドレス入力接続Ａ０−Ａｘ １３４２上に提供されるアドレス信号をラッチするためにアドレスバッファ回路１３４０が用意される。アドレス信号が受信されそしてメモリアレイ１３３０をアクセスするために行デコーダーおよび列デコーダーによってデコードされる。アドレス入力接続の数はメモリアレイ１３３０の密度とアーキテクチャに依存していることは本説明の利点とともに当業者であれば理解されることであろう。つまり、メモリセル数の増加およびバンクとブロック数の増加の両方とともにアドレスの数が増加する。

メモリデバイス１３００はセンス／データキャッシュ回路１３５０などのセンシングデバイスを用いてメモリアレイ列内の電圧または電流をセンシングすることによってメモリアレイ１３３０のデータを読み出す。一つの実施例において、メモリアレイ１３３０からデータの行を読み出してラッチするためにセンス／データキャッシュ回路１３５０が接続される。複数のデータ接続１３６２と制御装置１３１０上の双方向データ通信のためにデータ入力および出力バッファが含まれる。メモリアレイ１３３０にデータを書き込むために書き込み回路１３５５が用意される。

本開示の一つまたはそれ以上の実施例の各種構造または特徴のひとつに制御回路１３７０が含まれる。例えば、制御回路１３７０はステートマシンおよび／または各種制御レジスタを含むことができる。制御信号および命令が命令バス１３７２上にメモリデバイスに送られることができる。命令バス１３７２は個別信号または多数信号からなる（例えば、命令バス）ことができる。データ読み出し、データ書き込み（プログラム）、および消去動作を含むメモリアレイ１３３０上の動作を制御するためにこれらの命令信号１３７２が用いられる。

電子システムの特徴の基本理解を促進するために図１３に示されるメモリデバイスが簡潔化されている。メモリの内部回路および機能のより詳細な理解は当業者によって知られている。

［結論］
プログラミング動作中に用いられることができるマルチレベル阻止スキームを提供することが可能なメモリデバイスおよび方法が述べられた。部分的に各種バイアスレベルに上昇されそしてバイアスされたワード線に伴う容量性カップリングを介してさらに維持される分離されたチャネル領域を使用することにより、プログラミング速度が選択的に抑制（または阻止）されることができる。これは実質上同一時間でそしてプログラミング妨害効果の減少してプログラミングを完成するためにプログラミングが受けられる多数のメモリセルに異なる閾値を与えることができる。

特定の実施例が図解および述べられてきたが、同一の目的を達成するために意図されているいずれかの配置は示された特定の実施例の代替になれることは当業者であれば理解されることであろう。本開示の多くの適応は当業者であれば明らかであろう。従って、この出願は本発明のいずれかの適応または変化に及ぶことを意図する。

複数のマルチレベルメモリセルのための閾値電圧分布レベルを示す図である。 本開示の実施例に従うＮＡＮＤメモリアレイの回路図である。 本開示の実施例に従う初期バイアス条件下のＮＡＮＤメモリアレイの回路図である。 本開示の実施例に従う中間バイアス条件に従うＮＡＮＤメモリアレイの回路図である。 本開示の実施例に従う付加的な中間バイアス条件に従うＮＡＮＤメモリアレイの回路図である。 本開示の実施例に従う付加的な中間バイアス条件に従うＮＡＮＤメモリアレイの回路図である。 本開示の実施例に従う付加的な中間バイアス条件に従うＮＡＮＤメモリアレイの回路図である。 本開示の実施例に従う付加的な中間バイアス条件に従うＮＡＮＤメモリアレイの回路図である。 本開示の実施例に従う最終バイアス条件に従うＮＡＮＤメモリアレイの回路図である。 本開示の実施例に従うＮＡＮＤメモリアレイに印加する波形のプロットである。 メモリセル上に実行される消去動作に続くメモリセルのブロックのための閾値電圧分布レベルを示す図である。 本開示の実施例に従う消去簡潔化とプログラミング動作を受けるメモリセルのための閾値電圧分布レベルを示す図である。 本開示の実施例に従うメモリデバイスを少なくとも一つを有する電子システムの機能ブロック図である。

Claims (10)

1. 各メモリセルが所望のデータ状態を有するＮＡＮＤメモリデバイスのメモリセルをプログラミングする方法であって、
   第一チャネル領域が第一電圧に接続されている間前記第一電圧に第一ビット線をバイアスすることにより、前記第一チャネル領域を前記第一電圧にバイアスし、第二チャネル領域が第二電圧に接続されている間前記第二電圧に第二ビット線をバイアスすることにより、前記第二チャネル領域を前記第二電圧にバイアスし、前記第一電圧は前記第二電圧より高く、
   前記第一チャネル領域を前記第一電圧にバイアスした後、前記第一チャネル領域を前記第一ビット線から分離し、前記第二チャネル領域を前記第二電圧にバイアスした後、前記第二チャネル領域を前記第二ビット線から分離し、
   前記第二チャネル領域に接続する選択されたメモリセルの制御ゲートに第一プログラミング電圧を印加しながら、前記第一チャネル領域を前記第一電圧より高い第三電圧に持ち上げるとともに前記第二チャネル領域を前記第二電圧より高い第四電圧に持ち上げ、前記第三電圧が前記第四電圧よりも高く、
   前記第一チャネル領域の前記第一ビット線からの分離を維持するとともに前記第一プログラミング電圧の印加を継続しながら、前記第二チャネル領域を前記第二ビット線へ放電するように、前記第二チャネル領域と前記第二ビット線を接続する選択ゲートの印加電圧を制御し、
   前記第一チャネル領域の前記第一ビット線からの分離を維持しながら、前記第二チャネル領域を前記第二ビット線から分離し、
   前記選択されたメモリセルの前記制御ゲートに前記第一プログラミング電圧よりも高い第二プログラミング電圧を印加し、次いで、前記選択されたメモリセルの前記制御ゲートへの前記第二プログラミング電圧の印加を継続しながら、前記選択されたメモリセルの前記所望のデータ状態に応じて、前記第二チャネル領域を前記第二ビット線に選択的に放電することを特徴とする方法。
2. 前記選択されたメモリセルに接続する選択されたワード線に接続する各メモリセルのチャネルバイアスをそれぞれのメモリセルに直列に接続する一つまたはそれ以上のメモリセルと共有することをさらに含むことを特徴とする請求項１記載の方法。
3. 前記選択されたワード線に接続する各メモリセルの前記チャネルバイアスをそれぞれのメモリセルに直列に接続する一つまたはそれ以上のメモリセルと分離することをさらに含むことを特徴とする請求項２記載の方法。
4. 前記第一チャネル領域の前記第一ビット線からの分離を維持するとともに前記第一プログラミング電圧の印加を継続しながら、前記第二チャネル領域を前記第二ビット線へ放電することが、前記第二チャネル領域を接地電位に放電することを含むことを特徴とする請求項１記載の方法。
5. 前記メモリセルをプログラミングする前に前記メモリセルにおける消去動作を実行し前記メモリセルが第１データ状態に消去されることを含むことを特徴とする請求項１記載の方法。
6. 前記第一チャネル領域に接続されるメモリセルが過消去された場合、前記第二プログラミング電圧を印加しながら、前記第一チャネル領域に接続し、前記選択されたメモリセルに接続するワード線に接続するメモリセルを不完全に抑制することをさらに特徴とする請求項５記載の方法。
7. 前記第二チャネル領域に接続する前記選択されたメモリセルの前記制御ゲートに前記第一プログラミング電圧を印加しながら、前記第二チャネル領域に接続する残りのメモリセルに第一パス電圧を印加し、
   前記第二チャネル領域に接続する前記選択されたメモリセルの前記制御ゲートに前記第二プログラミング電圧を印加しながら、前記第二チャネル領域に接続する前記残りのメモリセルに第二パス電圧を印加し、
   前記第二パス電圧が、前記第一パス電圧より高いことをさらに特徴とする、請求項１に記載の方法。
8. 前記第一プログラミング電圧が、前記第一および第二パス電圧より高いことを特徴とする、請求項７に記載の方法。
9. 前記第二電圧が、前記選択されたメモリセルの前記所望のデータ状態に基づいて選択されることを特徴とする、請求項１に記載の方法。
10. 前記第一プログラミング電圧の印加を継続しながら前記第二チャネル領域を前記第二ビット線へ放電した後、前記第二チャネル領域を前記第二ビット線から分離する前に前記第二ビット線の電圧を上昇させることをさらに特徴とする、請求項１に記載の方法。