KR101079350B1 - 보다 이른 소스측 부스팅을 이용하여 비휘발성 저장소에서 프로그램 디스터브를 감소시키는 방법 - Google Patents

보다 이른 소스측 부스팅을 이용하여 비휘발성 저장소에서 프로그램 디스터브를 감소시키는 방법 Download PDF

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Abstract

비휘발성 저장소에서의 프로그램 디스터브는, 선택된 워드라인의 소스측 상의 소스측 채널이 선택된 워드라인의 드레인측 상의 드레인측 채널 이전에 부스트되도록, 어레이 내의 비선택 NAND 스트링들을 부스팅시킴으로써 감소된다. 하나의 시도에서, 제 1 부스트 모드는 선택된 워드라인이 보다 낮은 또는 중간의 워드라인일 때에 이용된다. 제 1 부스트 모드에서, 소스측 채널 및 드레인측 채널의 부스팅은 동시에 개시된다. 제 2 부스트 모드는 선택된 워드라인이 보다 높은 워드라인일 때에 이용된다. 제 2 부스트 모드에서, 소스측 채널의 부스팅은 드레인측 채널의 부스팅에 비해 일찍 일어난다. 어느 부스트 모드이든, 소스측 채널과 드레인측 채널을 서로 절연시키는 경향이 있는 절연 전압을 포함한다.
비휘발성 저장 소자, 프로그램 디스터브, 부스팅 모드, 이른 부스팅

Description

보다 이른 소스측 부스팅을 이용하여 비휘발성 저장소에서 프로그램 디스터브를 감소시키는 방법{REDUCING PROGRAM DISTURB IN NON-VOLATILE STORAGE USING EARLY SOURCE-SIDE BOOSTING}
본 발명은 비휘발성 메모리에 관한 것이다.
반도체 메모리는 다양한 전자 디바이스들에서 보다 대중적으로 이용되어 왔다. 예를 들어, 비휘발성 반도체 메모리는 셀룰러 전화들, 디지털 카메라들, 개인 휴대 단말기들, 이동 계산 디바이스들, 비 이동 계산 디바이스들 및 기타 디바이스들에서 이용된다. 전기적으로 소거가능하고 프로그램가능한 읽기 전용 메모리(Electrical Erasable Programmable Read Only Memory : EEPROM) 및 플래시 메모리가 그 중에서 가장 일반적인 비휘발성 반도체 메모리들이다. 플래시 메모리(또한 EEPROM 타입임)이기 때문에, 전형적인 완전 기능(full-featured)의 EEPROM과 대조적으로, 전체 메모리 어레이 또는 메모리의 일부의 내용이 한 단계로 소거될 수 있다.
EEPROM과 플래시 메모리는 모두, 반도체 기판 내의 채널 영역 위에 위치하고 이 채널 영역으로부터 절연되는 플로팅 게이트를 이용한다. 플로팅 게이트는 소스 영역과 드레인 영역 사이에 위치된다. 제어 게이트가 플로팅 게이트 위에 위치되 어, 이 플로팅 게이트로부터 절연된다. 이렇게 형성되는 트랜지스터의 임계 전압(VTH)은 플로팅 게이트 상에 유지되는 전하의 양에 의해 제어된다. 즉, 소스와 드레인 사이의 도통을 허용하기 위해 트랜지스터가 턴온되기 전에 제어 게이트에 인가되어야 하는 최소량의 전압은 플로팅 게이트 상의 전하의 레벨에 의해 제어된다.
일부 EEPROM 및 플래시 메모리 디바이스들은 플로팅 게이트를 갖는 바, 이러한 플로팅 게이트는 두 개의 범위의 전하들을 저장하는 데에 이용되며, 이에 따라 메모리 요소는 두 개의 상태들 간에, 예를 들어 소거 상태(erased state)와 프로그램 상태(programmed state) 간에 프로그램/소거될 수 있다. 이러한 플래시 메모리 디바이스는 종종 이진 플래시 메모리 디바이스로서 지칭되는데, 그 이유는 각각의 메모리 요소가 1비트의 데이터를 저장할 수 있기 때문이다.
다중 상태(다중 레벨이라고도 불림) 플래시 메모리 디바이스는 다수의 개별적인 허용된/유효한 프로그램된 임계 전압 범위들을 식별함으로써 구현된다. 각각의 개별적인 임계 전압 범위는 메모리 디바이스에 엔코드된 데이터 비트들의 세트에 대해 미리결정된 값에 해당한다. 예를 들어, 각각의 메모리 요소는, 그 요소가 4개의 개별적인 임계 전압 범위들에 해당하는 4개의 개별적인 전하 대역들중 하나에 배치될 수 있을 때에, 2비트의 데이터를 저장할 수 있다.
전형적으로, 프로그램 동작 동안 제어 게이트에 인가되는 프로그램 전압(VPGM)은 시간에 따라 크기가 증가하는 일련의 펄스들로서 인가된다. 하나의 가능한 시도에서, 펄스들의 크기는 각각의 연속적인 펄스에 대해 미리 결정된 스텝 사이즈(예를 들어, 0.2-0.4V) 만큼 증가된다. VPGM은 플래시 메모리 요소들의 제어 게이트들에 인가될 수 있다. 프로그램 펄스들 간의 기간들 동안, 검증 동작들이 수행된다. 즉, 동시에 프로그램되는 요소들의 그룹의 각 요소의 프로그래밍 레벨을 연속적인 프로그래밍 펄스들 사이에서 읽음으로써, 그 요소가 프로그램되고 있는 검증 레벨과 같은지, 아니면 더 큰지를 결정한다. 다중 상태 플래시 메모리 요소들의 어레이들에 있어서, 요소의 각 상태에 대해 검증 단계가 수행되어, 그 요소가 자신의 데이터 관련 검증 레벨에 도달하였는 지를 결정한다. 예를 들어, 4개의 상태로 데이터를 저장할 수 있는 다중 상태 메모리 요소는 3개의 비교 포인트들에 대해 검증 동작을 수행할 필요가 있다.
또한, EEPROM 또는 NAND 스트링 내의 NAND 플래시 메모리 디바이스와 같은 플래시 메모리 디바이스를 프로그램할 때, 전형적으로, VPGM이 제어 게이트에 인가되고 비트라인이 접지됨으로써, 셀 또는 메모리 요소, 예를 들어 저장 요소의 채널로부터 전자들이 플로팅 게이트 내에 주입된다. 전자들이 플로팅 게이트에 누적되면, 그 플로팅 게이트는 음으로 대전되고, 메모리 셀의 임계 전압이 올라가게 되어, 그 메모리 요소는 프로그램 상태에 있는 것으로 여겨진다. 이러한 프로그래밍에 대한 보다 많은 정보는, 그 명칭이 "Source Side Self Boosting Technique for Non-Volatile Memory"인 미국 특허 6,859,397호; 및 2005년 2월 3일 공개되었으며 그 명칭이 "Detecting Over Programmed Memory"인 미국 공개 특허 2005/0024939호에서 찾아볼 수 있으며, 이들 모두는 그 전체가 본원의 참조로서 인용된다.
하지만, 다른 NAND 스트링들을 프로그래밍하는 동안 금지되는 NAND 스트링들에서, 그리고 때로는 프로그램되는 NAND 스트링 그 자체에서, 프로그램 디스터브(program disturb)가 발생할 수 있다. 프로그램 디스터브는, 다른 비휘발성 저장 요소들의 프로그래밍으로 인해, 비선택 비휘발성 저장 요소의 임계 전압이 시프트될 때에 일어난다. 프로그램 디스터브는 이전에 프로그램된 저장 요소들 상에서 뿐 아니라, 아직 프로그램되지 않은 소거된 저장 요소들 상에서도 일어날 수 있다.
본 발명은 비휘발성 저장소(storage)에서 프로그램 디스터브를 감소시키는 방법을 제공함으로써 상기 및 기타의 문제들을 해소한다.
일 실시예에서, 비휘발성 저장소를 동작시키는 방법은 기판의 제 1 영역을 부스팅시키는 단계를 포함한다. 비휘발성 저장 요소들의 세트는, 적어도 부분적으로, 기판 상에 형성된다. 비휘발성 저장 요소들의 세트는 워드라인들의 세트와 관련되며, 그리고 워드라인들의 세트중 선택된 워드라인과 관련된 적어도 하나의 비휘발성 저장 요소를 포함한다. 제 1 영역은 선택된 워드라인의 소스측 상에 있다. 상기 방법은 선택된 워드라인의 드레인측 상의 기판의 제 2 영역을 부스팅시키는 단계를 포함하며, 여기서 제 1 영역의 부스팅은 제 2 영역의 부스팅에 비해 일찍 일어난다. 이러한 시도는, 예를 들어 절연 워드라인이 제 1, 2 영역들을 서로 절연시키는 경향이 있는 부스팅 모드에 대해 이용될 수 있다.
제 1 영역을 부스팅시키는 단계는 선택된 워드라인의 소스측 상의 적어도 하나의 워드라인에 패스 전압(pass voltage)을 인가하는 단계를 포함하고, 제 2 영역을 부스팅시키는 단계는 선택된 워드라인의 드레인측 상의 적어도 하나의 다른 워드라인에 패스 전압을 인가하는 단계를 포함한다.
비휘발성 저장 요소들의 세트는 소스측 선택 게이트와 드레인측 선택 게이트 사이에 뻗어있는 적어도 하나의 NAND 스트링 내에 제공될 수 있는데, 이러한 경우 상기 방법은 제 1, 2 영역들을 부스팅하는 동안 소스측 선택 게이트와 드레인측 선택 게이트를 닫힌 상태로 유지하는 단계를 더 포함한다.
또한, 프로그램 전압은 제 1, 2 영역을 부스팅하는 동안 선택된 워드라인을 통해 적어도 하나의 비휘발성 저장 요소에 인가될 수 있다. 하나의 시도에서, 프로그램 전압은 처음에 제 1 레벨로 인가된 다음, 보다 높은 제 2 레벨로 인가될 수 있다.
다른 실시예에서, 비휘발성 저장소를 동작시키는 방법은 비휘발성 저장 요소들의 세트 내의 비휘발성 저장 요소들의 제 1, 2 그룹들에 패스 전압들을 인가하는 단계를 포함한다. 제 1 그룹은 프로그램된 비휘발성 저장 요소들을 포함하고, 제 2 그룹은 프로그램되지 않은 비휘발성 저장 요소들을 포함하며, 그리고 패스 전압들은 제 2 그룹에 인가되기 전에 제 1 그룹에 인가된다. 이러한 방법은, 패스 전압들을 인가하는 것을 수반(involve)하는 시간 주기의 적어도 일부 동안, 제 1 그룹 또는 제 2 그룹 내에 있지 않는 비휘발성 저장 요소들의 세트 내의 적어도 하나의 비휘발성 저장 요소에 프로그래밍 전압을 인가하는 단계를 더 포함한다. 비휘발성 저장 요소들의 세트는 소스측 선택 게이트와 드레인측 선택 게이트 간에 뻗어있는 적어도 하나의 NAND 스트링 내에 제공될 수 있는데, 이러한 경우 제 1 그룹은 소스측 선택 게이트에 인접할 수 있고, 제 2 그룹은 드레인측 선택 게이트에 인접할 수 있다.
다른 실시예에서, 비휘발성 저장소를 동작시키는 방법은 기판 위에 적어도 부분적으로 형성되는 비휘발성 저장 요소들의 세트를 프로그래밍하는 단계를 포함하는데, 여기서 상기 비휘발성 저장 요소들의 세트는 워드라인들의 세트와 관련되고, 상기 프로그래밍 단계는 워드라인들의 세트중 선택된 워드라인 상에 프로그래밍 전압을 인가하는 단계를 포함한다. 이러한 방법은, 프로그래밍 전압을 인가하기 전에, 선택된 워드라인의 소스측 상의 기판의 제 1 영역의 부스팅을 개시하는 단계와, 그리고 선택된 워드라인의 드레인측 상의 기판의 제 2 영역의 부스팅을 개시하는 단계를 포함한다. 제 2 영역의 부스팅을 개시하는 단계에 대한 제 1 영역의 부스팅을 개시하는 단계의 타이밍은, 워드라인들의 세트 내의 선택된 워드라인의 위치에 기초한다.
예를 들어, 선택된 워드라인의 위치가, 비휘발성 저장 요소들의 세트의 드레인측에 인접하는, 워드라인들의 세트의 워드라인들의 그룹 사이에 있을 때, 제 1 영역의 부스팅을 개시하는 단계는 제 2 영역의 부스팅을 개시하는 단계 보다 일찍 일어날 수 있다. 또한, 선택된 워드라인의 위치가 워드라인들의 그룹 사이에 없을 때, 제 1 영역의 부스팅을 개시하는 단계는 제 2 영역의 부스팅을 개시하는 단계와 동시에 일어날 수 있다. 워드라인들의 그룹은 워드라인들의 세트 내의 모든 워드라인들 보다 적은 수로 이루어진다.
도 1은 NAND 스트링의 평면도이다.
도 2는 NAND 스트링의 등가 회로도이다.
도 3은 NAND 플래시 저장 요소들의 어레이의 블록도이다.
도 4는 프로그램된 영역 및 소거된 영역을 보여주는 비선택 NAND 스트링의 단면도이다.
도 5는 다수의 워드라인들을 통해 실시되는 소거 영역 셀프-부스팅 모드(erased area self-boosting mode)를 도시한다.
도 6은 다수의 워드라인들을 통해 실시되는 제 1 정정된 소거 영역 셀프-부스팅 모드(revised erased area self-boosting mode)를 도시한다.
도 7a는 다수의 워드라인들을 통해 실시되는 제 2 정정된 소거 영역 셀프-부스팅 모드를 도시한다.
도 7b는 다수의 워드라인들을 통해 실시되는 제 3 정정된 소거 영역 셀프-부스팅 모드를 도시한다.
도 8은 소스측 부스팅의 시작과 드레인측 부스팅의 시작 간의 딜레이(delay)(즉, 지연 시간)를 선택된 워드라인 위치의 함수로서 나타낸다.
도 9는 드레인측 부스팅 전에 소스측 부스팅이 개시될 때의 워드라인 전압들을 보여주는 타임 라인(time line)을 도시한다.
도 10은 선택된 워드라인 위치에 기초하여 프로그래밍하는 동안 부스트 모드를 스위칭하기 위한 프로세스를 도시한다.
도 11은 NAND 플래시 저장 요소들의 어레이의 블록도이다.
도 12는 단일의 로우/컬럼 디코더들 및 판독/기록 회로들을 이용하는 비휘발성 메모리 시스템의 블록도이다.
도 13은 이중의 로우/컬럼 디코더들 및 판독/기록 회로들을 이용하는 비휘발성 메모리 시스템의 블록도이다.
도 14는 감지 블록의 일 실시예를 도시하는 블록도이다.
도 15는 메모리 어레이를 모든 비트라인 메모리 아키텍쳐에 대한 블록들로, 또는 홀수-짝수 메모리 아키텍쳐에 대한 블록들로 구성하는 예를 도시한다.
도 16은 임계 전압 분포들의 예시적인 세트를 도시한다.
도 17은 임계 전압 분포들의 예시적인 세트를 도시한다.
도 18a-c는 다양한 임계 전압 분포들을 보여주며, 비휘발성 메모리를 프로그램하기 위한 프로세스를 설명한다.
도 19는 비휘발성 메모리를 프로그램하기 위한 프로세스의 일 실시예를 설명하는 흐름도이다.
도 20은 프로그래밍 동안 비휘발성 저장 요소들의 제어 게이트들에 인가되는 예시적인 펄스 트레인을 도시한다.
본 발명은 비휘발성 저장소에서 프로그램 디스터브를 감소시키는 방법을 제공한다.
본 발명을 구현하기에 적합한 플래시 메모리 시스템의 일 예는 2개의 선택 게이트 사이에 직렬로 연결된 다수의 트랜지스터가 배열된 NAND 플래시 메모리 구 조를 이용한다. 직렬의 트랜지스터들 및 선택 게이트들은 NAND 스트링으로 지칭된다. 도 1은 하나의 NAND 스트링을 도시하는 평면도이다. 도 2는 그 등가 회로이다. 도 1 및 2에 도시된 NAND 스트링은 직렬의 4개의 트랜지스터들(100, 102, 104 및 106)을 포함하는 바, 이들은 제 1 선택 게이트(120)와 제 2 선택 게이트(122) 사이에 샌드위치되어 있다. 선택 게이트(120)는 비트라인(126)에 NAND 스트링 접속을 게이팅(gating)한다. 선택 게이트(122)는 소스 라인(128)에 NAND 스트링 접속을 게이팅한다. 선택 게이트(120)는 제어 게이트(120CG)에 적절한 전압을 인가하여 제어된다. 선택 게이트(122)는 제어 게이트(122CG)에 적절한 전압을 인가하여 제어된다. 트랜지스터들(100, 102, 104 및 106) 각각은 제어 게이트와 플로팅 게이트를 갖는다. 트랜지스터(100)는 제어 게이트(100CG)와 플로팅 게이트(100FG)를 갖는다. 트랜지스터(102)는 제어 게이트(102CG)와 플로팅 게이트(102FG)를 갖는다. 트랜지스터(104)는 제어 게이트(104CG)와 플로팅 게이트(104FG)를 포함한다. 트랜지스터(106)는 제어 게이트(106CG)와 플로팅 게이트(106FG)를 포함한다. 제어 게이트(100CG)는 워드 라인(WL3)에 연결되거나 또는 워드라인이 되고, 제어 게이트(102CG)는 워드 라인(WL2)에 연결되고, 제어 게이트(104CG)는 워드 라인(WL1)에 연결되며, 그리고 제어 게이트(106CG)는 워드 라인(WL0)에 연결된다. 일 실시예에서, 트랜지스터들(100, 102, 104 및 106)은 각각 저장 요소들이며, 메모리 셀들이라고도 불린다. 다른 실시예들에서, 저장 요소들은 다수의 트랜지스터들을 포함하거나, 또는 도 1 및 2에 도시된 것과 다를 수 있다. 선택 게이트(120)는 선택 라인(SGD)에 연결된다. 선택 게이트(122)는 선택 라인(SGS)에 연결된다.
도 3은 3개의 NAND 스트링을 도시하는 회로도이다. NAND 구조를 이용하는 플래시 메모리 시스템에 대한 전형적인 아키텍쳐는 복수개의 NAND 스트링들을 포함할 것이다. 예를 들어, 3개의 NAND 스트링들(320, 340 및 360)이 보다 많은 NAND 스트링들을 갖는 메모리 어레이 내에 도시되어 있다. NAND 스트링들 각각은 2개의 선택 게이트들 및 4개의 저장 요소들을 포함한다. 단순함을 위해 4개의 저장 요소들 만을 나타내었지만, 최근의 NAND 스트링들은, 예를 들어 32개 또는 64개의 저장 요소들까지 포함할 수 있다.
예를 들어, NAND 스트링(320)은 선택 게이트들(322 및 327) 및 저장 요소들(323-326)을 포함하고, NAND 스트링(340)은 선택 게이트들(342 및 347) 및 저장 요소들(343-346)을 포함하며, 그리고 NAND 스트링(360)은 선택 게이트들(362 및 367) 및 저장 요소들(363-366)을 포함한다. 각각의 NAND 스트링은 자신의 선택 게이트들(예를 들어, 선택 게이트들(327, 347 또는 367))에 의해 소스 라인에 연결된다. 선택 라인(SGS)은 소스측 선택 게이트들을 제어하는 데에 이용된다. 다양한 NAND 스트링들(320, 340 및 360)은 선택 게이트들(322, 342, 362) 등의 선택 트랜지스터들에 의해 각각의 비트라인들(321, 341 및 361)에 연결된다. 이러한 선택 트랜지스터들은 드레인 선택 라인(SGD)에 의해 제어된다. 다른 실시예들에서, 선택 라인들은 NAND 스트링들 간에 반드시 공통일 필요는 없다. 즉, 다른 NAND 스트링들에 대해 다른 선택 라인들이 제공될 수 있다. 워드라인(WL3)은 저장 요소들(323, 343 및 363)에 대한 제어 게이트들에 연결된다. 워드라인(WL2)은 저장 요소들(324, 344 및 364)에 대한 제어 게이트들에 연결된다. 워드라인(WL1)은 저장 요소들(325, 345 및 365)에 대한 제어 게이트들에 연결된다. 워드라인(WL0)은 저장 요소들(326, 346 및 366)에 대한 제어 게이트들에 연결된다. 알 수 있는 바와 같이, 각 비트라인 및 각각의 NAND 스트링은 저장 요소들의 어레이 또는 세트의 컬럼들을 포함한다. 워드라인들(WL3, WL2, WL1 및 WL0)은 어레이 또는 세트의 로우들을 포함한다. 각각의 워드라인은 로우 내의 각 저장 요소의 제어 게이트들을 연결한다. 또한, 제어 게이트들은 워드라인들 자체에 의해 제공될 수도 있다. 예를 들어, 워드라인(WL2)은 저장 요소들(324, 344 및 364)에 대한 제어 게이트들을 제공한다. 실제로, 하나의 워드라인 내에는 수천개의 저장 요소들이 있을 수 있다.
각 저장 요소는 데이터를 저장할 수 있다. 예를 들어, 1비트의 디지털 데이터를 저장할 때, 저장 요소의 가능한 임계 전압들(VTH)의 범위는 논리 데이터 "1" 과 "0"이 할당되는 2개의 범위로 분할된다. NAND 타입 플래시 메모리의 일 예에서, 저장 요소가 소거된 후 VTH는 음의 값을 갖고, 논리 "1" 로 정의된다. 프로그래밍 동작 후 VTH는 양의 값을 갖고, 논리 "0" 으로서 정의된다. VTH가 음이고 판독이 시도될 때, 저장 요소는 턴온되어, 논리 "1"이 저장되어 있음을 나타낸다. VTH가 양이고 판독이 시도될 때, 저장 요소는 턴온되지 않게 되어, 논리 0이 저장되어 있음을 나타낸다. 저장 요소는 또한 다중 레벨들의 정보, 예를 들어 다중 비트의 디지털 데이터를 저장할 수 있다. 이 경우, VTH 값의 범위는 데이터 레벨들의 수로 나뉜다. 예를 들어, 4개 레벨의 정보가 저장되는 경우에는, 4개의 VTH 범위가 데이터 값들 "11", "10", "01" 및 "00"에 할당된다. NAND 타입 메모리의 일 예에서, 소거 동작 이후의 VTH는 음이 되고, "11"로서 정의된다. 양의 VTH 값들은 "10", "01" 및 "00"의 상태들에 대해 이용된다. 저장 요소 내에 프로그램된 데이터와 그 요소의 임계 전압 범위들 간의 특정의 관계는 저장 요소들에 대해 채택되는 데이터 엔코딩 방식에 의존한다. 예를 들어, 미국 특허 6,222,762호 및 미국 특허 공개 2004/0255090호는 다수 상태 플래시 메모리 셀들에 대한 다양한 데이터 엔코딩 방식들을 설명하며, 이러한 2개의 인용 문헌들은 그 전체가 본원의 참조로서 인용된다.
NAND 타입 플래시 메모리들 및 이들의 동작에 대한 관련 예들은, 본 명세서에 그 전체가 참조 문헌으로서 이용되는 다음의 미국 특허들, 즉 미국 특허 제5,386,422호, 5,522,580호, 5,570,315호, 5,774,397호, 6,046,935호, 6,456,528호 및 6,522,580호에서 제공된다.
플래시 저장 요소를 프로그램할 때, 프로그램 전압이 저장 요소의 제어 게이트에 인가되고, 저장 요소와 관련된 비트라인은 접지된다. 채널로부터 전자들은 프롤팅 게이트로 주입된다. 전자들이 플로팅 게이트에 누적되면, 그 플로팅 게이트는 음으로 대전되고, 저장 요소의 VTH가 올라가게 된다. 프로그램되고 있는 저장 요소의 제어 게이트에 프로그램 전압을 인가하기 위해, 그 프로그램 전압은 적절한 워드라인 상에 인가된다. 상기 설명한 바와 같이, NAND 스트링들 각각의 하나의 저장 요소는 동일한 워드라인을 공유한다. 예를 들어, 도 3의 저장 요소(324)를 프로그램할 때, 프로그램 전압은 저장 요소들(344 및 364)의 제어 게이트들에도 인가될 것이다.
하지만, 다른 NAND 스트링들을 프로그램하는 동안 금지된 NAND 스트링들에서, 그리고 때때로는, 프로그램되는 NAND 스트링들 그 자체에서, 프로그램 디스터브가 발생할 수 있다. 프로그램 디스터브는, 다른 비휘발성 저장 요소들의 프로그래밍으로 인해, 비선택 비휘발성 저장 요소의 임계 전압이 시프트될 때에 일어난다. 프로그램 디스터브는 이전에 프로그램된 저장 요소들 상에서 뿐 아니라, 아직 프로그램되지 않은 소거된 저장 요소들 상에서도 일어날 수 있다. 다양한 프로그램 디스터브 메커니즘(program disturb mechanism)들이 NAND 플래시 메모리와 같은 비휘발성 저장 디바이스들에 대해 이용가능한 동작 윈도우(available operating window)를 제한할 수 있다.
예를 들어, 만일 NAND 스트링(320)이 금지되고(예를 들어, 이것이 현재 프로그램되고 있는 저장 요소를 포함하지 않는 비선택 NAND 스트링이고), NAND 스트링(340)이 프로그램되고 있다면(예를 들어, 이것이 현재 프로그램되고 있는 저장 요소를 포함하는 선택된 NAND 스트링이라면), NAND 스트링(320)에서 프로그램 디스터브가 일어날 수 있다. 예를 들어, 패스 전압(VPASS)이 로우이면, 금지되는 NAND 스트링의 채널은 잘 부스트되지 않으며, 비선택 NAND 스트링의 선택된 워드라인이 의도하지 않게(unintentionally) 프로그램될 수 있다. 다른 가능한 방식에서, 부스트된 전압은 게이트 유도 드레인 누설(Gate Induced Drain Leakage, GIDL) 또는 다른 누설 메커니즘들에 의해 낮아질 수 있으며, 이에 의해 동일한 문제를 야기하게 된다. 저장 요소들 간의 용량성 결합(capacitive coupling)으로 인해 프로그램된 저장 요소에 저장된 전하가 시프트되는 것과 같은 다른 영향들이 또한 문제가 될 수 있다.
도 4는 도 7b에 도시된 것과 같은 정정된 소거 영역 셀프-부스팅(revised erased area self-boosting, REASB)에 의해 프로그램된 영역 및 소거된 영역을 보여주는 비선택 NAND 스트링의 단면도이다. 이러한 단면도는 단순화된 것으로서, 실제 규모대로 도시된 것이 아니다. NAND 스트링(400)은 기판(490) 상에 형성되는, 소스측 선택 게이트(406), 드레인측 선택 게이트(424) 및 8개의 저장 요소들(408, 410, 412, 414, 416, 418, 420 및 422)을 포함한다. 이러한 구성요소들은 기판의 p-웰 영역 위에 있는 n-웰 영역 위에 형성될 수 있다. p-웰은 또한 p-기판 영역 위에 형성될 수 있다. Vdd ( 비트라인 )의 전위를 갖는 비트라인(426)에 부가하여, VSOURCE의 전위를 갖는 소스 공급 라인(404)이 제공된다. 프로그램하는 동안, VPGM이 선택된 워드라인, 이 경우 선택된 저장 요소(418)와 관련된 WL5 상에 공급된다. 또한, 저장 요소의 제어 게이트는 워드라인의 일부로서 제공될 수 있다는 것을 유념해야 한다. 예를 들어, WL0, WL1, WL2, WL3, WL4, WL5, WL6 및 WL7은 각각 저장 요소들(408, 410, 412, 414, 416, 418, 420 및 422)의 제어 게이트들을 통해 연장될 수 있다.
하나의 예시적인 부스팅 방식에서, 저장 요소(418)가 선택된 저장 요소이면, 비교적 낮은 전압(VLOW)(예를 들어, 4V)이 이웃하는 소스측 워드라인(WL3)에 인가되 고, 절연 전압(VISO)(예를 들어, 0-2.5V)이 다른 소스측 워드라인(절연 워드라인으로서 지칭되는 WL2)에 인가되며, 그리고 VPASS가 NAND 스트링(400)과 관련된 나머지 워드라인들(즉, WL0, WL1, WL4, WL6 및 WL7)에 인가된다. VSGS가 선택 게이트(406)에 인가되고, VSGD가 선택 게이트(424)에 인가된다.
NAND 스트링(400)을 따라 이루어지는 저장 요소들의 프로그래밍이 저장 요소(408)로부터 저장 요소(422)로 진행한다고 가정하면, 다른 NAND 스트링들 내의 WL5와 관련된 저장 요소들이 프로그램되고 있을 때, 저장 요소들(408-416)은 이미 프로그램되었을 것이고, 저장 요소들(420 및 422)은 아직 프로그램되지 않았을 것이다. 주목할 사항으로서, NAND 스트링(400)이 금지될 때, 이러한 예에서, 프로그램 전압이 WL5에 인가된다고 할지라도, 저장 요소(418)는 프로그램되지 않는다. 따라서, 저장 요소들(408-416)중 일부 또는 모두는, 프로그램되어 자신들 각각의 플로팅 게이트들에 저장되는 전자들을 갖게 될 것이며, 그리고 저장 요소들(420 및 422)은 프로그래밍 모드에 따라 소거되거나 또는 부분적으로 프로그램될 수 있다. 예를 들어, 저장 요소들(420 및 422)은, 이들이 2-단계 프로그래밍 기술의 제 1 단계에서 이전에 프로그램될 때에 부분적으로 프로그램될 수 있다.
EASB 또는 REASB 부스팅 모드에 의해, VISO가 선택된 워드라인의 하나 이상의 소소측 이웃들에 인가되는데, 이 전압은, 부스팅이 개시된 이후의 어느 시점에서, 기판 내의 프로그램된 채널 영역과 소거된 채널 영역을 절연시키기에 충분히 낮다. 즉, 비선택 NAND 스트링(400)의 소스측 상의 기판의 채널 영역(450)은 비선택 NAND 스트링(400)의 드레인측 상의 채널 영역(460)으로부터 절연된다. 소스측은 또한 프로그램된 측으로 고려될 수 있는데, 이는 관련된 저장 요소들의 대부분 또는 전부가 프로그램되었기 때문이며, 한편 드레인측은 또한 프로그램되지 않은 측으로 고려될 수 있는데, 이는 관련된 저장 요소들이 아직 프로그램되지 않았기 때문이다. 또한, 채널 영역(450)은 기판(490)의 첫 번째로 부스트되는 영역으로서, 이는 WL0 및 WL1 상에 VPASS를 인가함으로써 부스트되며, 그리고 채널 영역(460)은 기판(490)의 두 번째로 부스트되는 영역으로서, 이는 주로 WL5 상에 VPGM을 인가하고, WL4, WL6 및 WL7 상에 VPASS를 인가함으로써 부스트된다. VPGM이 우세하기 때문에, 소거된 영역(460)은 프로그램된 영역(450) 보다 비교적 더 높은 부스팅을 경험하게 될 것이다. 또한, 채널 부스팅은 VPGM이 인가되기 전의 시간 주기 동안 제공될 수 있는데, 이러한 시간에서 채널 영역들(450 및 460)은 유사하게 부스트된다.
하지만, 프로그램 디스터브는, VPASS가 비교적 낮을 때(예를 들어, 8V 또는 그 미만)에, (예를 들어, 32-워드라인 NAND 메모리 디바이스 상의 WL24와 WL31 사이의) 높은(즉, 상위)(high) 워드라인들 상에서 일어나는 경향이 있다. 주목할 사항으로서, 가장 높은(즉, 최상위) 워드라인(WL31) 역시, 보통 영향을 받는 나머지 워드라인들(예를 들어, WL24-WL30) 보다 괜찮기는 하지만, 이러한 종류의 프로그램 디스터브 실패에 민감한데, 그 이유는 WL31이 프로그래밍을 위해 선택되면, 드레인측 채널 캐패시턴스가 작기 때문이다. 결과로서, VPGM이 채널 부스팅에 더 많이 기여하게 된다. 일반적으로, 프로그램 디스터브 실패는 워드라인들의 상위 약 25%에 대해 문제가 된다. 예를 들어, 64-워드라인 NAND 메모리 디바이스에 대해, WL48-WL63은 유사한 프로그램 디스터브 실패 문제를 갖게 될 것이다. 이는, 이러한 종류의 프로그램 디스터브 실패가, 소스측 채널 캐패시턴스가 특정의 비율 만큼 드레인측 채널 캐패시턴스 보다 상당히 더 크게 될 때에 발생하기 때문에 그러하다.
예를 들어, REASB 모드가 채널 부스팅에 이용될 때, 금지되는 NAND 스트링은 2개의 영역들(소스측 및 드레인측)로 분리되며, 드레인측 채널 내에서의 불충분한 부스팅에 의해 디스터브가 야기된다. 특히, 절연 저장 요소가 완전히 오프(off)되기 전에 부스팅의 최초 단계 동안 드레인측으로부터 소스측으로의 전하 누설에 의해, 채널의 드레인측 상에서의 낮은 부스팅 전위가 야기된다는 것이 명확히 나타났다. 예를 들어, 현재 선택된 저장 요소로서의 저장 요소(418)에 있어서, 나머지 워드라인들에 VPASS를 인가함으로써 부스팅이 개시될 때, 절연 저장 요소로서의 저장 요소(412)는 완전히 오프되지 않을 수도 있다. 이러한 누설은 드레인측 채널 부스팅 전위를 낮춘다. 그리고, 프로그램될 저장 요소(예를 들어, 저장 요소(418))는 NAND 스트링의 드레인측 상에 위치하기 때문에, 낮은 드레인측 채널 전위는 불충분한 부스팅 타입의 프로그램 디스터브 실패를 바로 일으킬 수 있다. 또한, 이러한 프로그램 디스터브 실패들은 특히 WL2 및 WL3 상의 (예를 들어, WLn이 선택된 워드라인을 나타낼 때에는, WLn-3 및 WLn-2 상의) 2개의 저장 요소들이 모두 소거 상태 에 있을 때에 일반적으로 더 발생하게 된다는 것이 실험 데이터에 의해 제시되었다.
이러한 문제를 해결하기 위해, 우리는 드레인측 채널 전위를 부스트업(boost up)시키기 전에 소스측 채널 전위를 부스트업시킬 것을 제안한다. 이러한 시도는 드레인측 부스팅 효율을 증가시키는 3가지의 장점들을 갖는다. 첫 번째로, 소스측 부스팅이 개시된 후, 드레인측이 이후 부스트하기 시작할 때에 절연 저장 요소가 컷오프(cut off)(즉, 차단)될 가능성이 더욱 커지게 된다. 이는 채널 부스팅의 최초 단계 동안 소스측으로부터 드레인측으로 흐르는 전자들을 크게 줄이거나 심지어 제거할 수 있다. 두 번째로, 소스측 부스팅 동안, 절연 저장 요소가 컷오프되기 전에 일부 전자들이 드레인측 채널로부터 소스측 채널로의 누설 전류 내에 흐르게 될 것이다. 이는 드레인측 채널 내에 양 전하(정공)들을 효과적으로 부가하며, 그 결과 드레인측 부스팅이 보다 쉬워지게 된다. 세 번째로, 제안되는 부스팅 시도는 드레인측 채널 부스팅의 최초 단계 동안의 측면 전계 방향을 반대로 하는데, 이에 따라 드레인측 부스팅이 개시될 때에 절연 저장 요소가 여전히 완전하게 턴오프되지 않을지라도, 전자들이 드레인측으로부터 소스측으로 누설되게 될 것이다. 이는 드레인측 채널 전위를 낮추는 대신에 이 드레인측 채널 전위를 증가시키기만 할 것이다.
이러한 시도의 유효성은, 드레인측 채널을 부스트시키는 것과 비교하여 소스측 채널을 부스트시키는 데에 보다 높은 VPASS를 이용할 때, 드레인측 채널 전위가 보다 높아지게 되고 디스터브 실패들이 감소하게 됨을 나타내는 관측들에 의해 확인된다. 측정값들은 또한, 부스팅이 안정하게 된 후, 절연 저장 요소는 충분히 컷오프됨을 나타낸다. 선택된 워드라인의 소스측 상의 보다 높은 VPASS가 가능한 드레인측 부스팅 전위를 개선시킬 수 있다는 사실은 다음과 같이 설명될 수 있다. 부스팅이 막 시작되면, 소스측과 드레인측 상의 채널 전위들이 둘다 증가하게 되지만, 소스측 채널은 프리챠지(pre-charge)되지 않고, 소스측 저장 요소들은 이미 강하게(heavily) 프로그램되었기 때문에, 드레인측 채널 전위가 소스측 채널 전위 보다 높게 될 것이다. 구체적으로, 소스측 상의 많은 저장 요소들은 이미 프로그램되어 있으며, 이에 따라 VTH > 0V 를 갖게 된다. 한 타입의 프리챠지 동안, 모든 워드라인들에 0V가 인가되며, 그 결과 소스측 상의 프로그램된 저장 요소들은 턴온될 수 없으며, 비트라인 상의 Vdd는 소스측 채널 내로 전달(transfer)될 수 없게 된다. 또한, 모든 드레인측 저장 요소들은 소거되며(VTH < 0), 이에 따라 이들은 프리챠지동안 턴온되어, Vdd를 드레인측 채널 내로 전달할 수 있게 된다. 결과적으로, 드레인측 채널이 프리챠지되는 동안, 소스측 채널은 프리챠지 되지 않게 된다.
따라서, 부스팅이 막 시작될 때, 소스측 채널 전위는 여전히 절연 저장 요소를 컷오프시키게 충분할 정도로 높지 않다. 짧은 시간 기간 동안, 절연 저장 요소가 오프될 때 까지, 전자들은 소스측으로부터 드레인측으로 흐를 것이다.
또한, 선택된 워드라인이 보다 높은 워드라인(예를 들어, 저장 요소들의 세트의 드레인측에 가까운 워드라인)일 때, 드레인측 채널 캐패시턴스는 비교적 작으며, 전하 누설은 궁극적인 드레인측 채널 부스팅 전위를 상당히 낮출 수 있게 된다. 결과로서, 이러한 종류의 디스터브 실패는 선택된 워드라인들이 보다 높은 워드라인일 때에 더 많이 발생하게 되는 경향이 있다. 보다 높은 VPASS가 소스측 워드라인 상에서 이용된다면, 소스측과 드레인측 간의 초기의 채널 전위 차이는 보다 작아지게 되며, 이에 따라 절연 저장 요소 양단의 측면 전계가 더욱 약해지게 된다. 결과로서, 드레인측으로부터 소스측으로의 초기의 부스팅 누설 전류가 더욱 작아지게 될 것이며, 드레인측 채널 내에서 보다 적은 부스팅 전위 손실이 있게 될 것이다. 하지만, 높은 VPASS는 소스측 상의 소거된 저장 요소들에 대해 VPASS 디스터브를 야기할 수 있으며, 프로그램되고 있는 채널들 내에서의 드레인측 열 전자 주입 디스터브를 수반하는 다른 실패 모드를 악화시킬 수 있다. 이러한 두 개의 이유들로 인해, 소스측 채널 상에서 VPASS를 증가시키는 것은 좋지 않다. 한편, VPASS가 너무 낮으면, 채널 내에서의 부스팅은 프로그램 디스터브를 막기에 불충분하게 될 것이다. 여기에서 설명되는 부스팅 시도는 VPASS를 조정할 필요없이 프로그램 디스터브를 감소시킨다.
도 5는 다수의 워드라인들을 통해 구현되는 소거 영역 셀프-부스팅 모드를 도시한다. 일반적으로, 프로그램 디스터브를 제거하기 위해 다양한 타입의 부스팅 모드들이 개발되었다. 선택된 워드라인 상의 저장 요소들을 프로그램하는 동안, 현재 프로그램되고 있지 않는 저장 요소들과 통신하는 비선택 워드라인들에 전압들의 세트를 인가함으로써, 부스팅 모드들이 구현된다. 프로그램되고 있는 저장 요소들은 선택된 NAND 스트링들과 관련되는 반면, 나머지 저장 요소들은 비선택 NAND 스트링들과 관련된다. 일반적으로, 프로그램 디스터브는 비선택 NAND 스트링들 내의 저장 요소들에도 영향을 준다.
이러한 예에서는, 8개의 워드라인들, 예를 들어 제어 라인들(WL0 내지 WL7), 소스측 선택 게이트 제어 라인(SGS) 및 드레인측 선택 게이트 제어 라인(SGD)이 있다. 또한, 제어 라인들에 인가되는 전압들의 세트가 도시되어 있다. 예시로서, WL5는 선택된 워드라인으로서 나타나있다. 전형적으로, 프로그래밍은 NAND 스트링의 소스측으로부터 드레인측으로, 한번에 하나의 워드라인씩 진행한다. 인가되는 전압들은 소스측 선택 게이트 제어 라인(SGS)에 인가되는 VSGS, 비선택 워드라인들(WL0-WL3, WL6 및 WL7) 각각에 인가되는 패스 전압(VPASS), 선택된 워드라인(WL5)에 인가되는 프로그램 전압(VPGM), 소스측 상의 선택된 워드라인에 인접하는 워드라인(WL4)에 인가되는 절연 전압(VISO), 및 드레인측 선택 게이트 제어 라인(SGD)을 통해 인가되는 VSGD를 포함한다. 전형적으로, VSGS는 0V이며, 이에 따라 소스 공급 전압(VSOURCE)이 약 2.5V일 때, 소스측 선택 게이트는 오프가 된다. VSGD는 약 2.5V이며, 이에 따라 대응하는 낮은 비트 라인 전압(VBL)(예를 들어, 0-1V)의 인가로 인해, 선택된 NAND 스트링들에 대해 드레인측 선택 게이트는 온(on)이 된다. 대응하는 보다 높은 VBL(예를 들어, 1.5-3V)의 인가로 인해, 비선택/금지된 NAND 스트링들에 대해 드레인측 선택 게이트는 오프(off)가 된다.
부가적으로, VPASS는 7-10V가 될 수 있고, VPGM은 약 12-20V에서 달라질 수 있다. 하나의 프로그래밍 방식에서는, 프로그램 전압들의 펄스 트레인이 선택된 워드라인에 인가된다. 도 20을 참조하라. 펄스 트레인 내의 각각의 연속적인 프로그램 펄스의 진폭은 전형적으로 펄스당 약 0.3-0.5V씩 계단형(staircase manner)으로 증가한다. 또한, 검증 펄스들이 프로그램 펄스들 사이에 인가되어, 선택된 저장 요소들이 목표 프로그래밍 상태에 도달했는 지를 검증할 수 있다. 또한, 주목할 사항으로서, 각각의 개별적인 프로그램 펄스는 고정된 진폭 또는 가변 진폭을 가질 수 있다. 예를 들어, 어떠한 프로그래밍 방식들은 램프(ramp)(즉, 경사형) 또는 계단형으로 달라지는 진폭을 갖는 펄스를 인가한다. 어떠한 타입의 프로그램 펄스라도 이용될 수 있다.
프로그램된 워드라인으로서의 WL5에 대해, 그리고 각 NAND 스트링의 소스측으로부터 드레인측으로의 프로그래밍 진행에 의해, WL5 상의 저장 요소들이 프로그램되고 있을 때, WL0-WL4와 관련된 저장 요소들은 이미 프로그램되었을 것이며, WL6 및 WL7과 관련된 저장 요소들은 소거될 것이다. 비선택 워드라인들 상의 패스 전압들은 비선택 NAND 스트링들과 관련된 채널들에 결합됨으로써, 이러한 비선택 NAND 스트링들의 채널들 내에 전압이 존재하게 하는데, 이러한 전압은 저장 요소들의 터널 산화물 양단의 전압을 낮춤으로써 프로그램 디스터브를 줄이는 경향이 있다.
도 6은 다수의 워드라인들에 의해 구현되는 제 1 정정된 소거 영역 셀프-부스팅 모드를 도시한다. 하나의 시도에서, 제 1 REASB 모드는 NAND 스트링들 내에 배열된 저장 요소들의 세트와 통신하는 예시적인 워드라인들(WL0-WL7)에 의해 도시된다. REASB는, 소스측 상의 선택된 워드라인에 인접하는 워드라인에, 0V 대신, 작은 절연 전압(VISO)(예를 들어, 2.5V)을 인가하는 것을 제외하고는, EASB와 유사하다. 이러한 예에서는, WL5가 선택된 워드라인이고, WL4가 인접하는 워드라인이다. 나머지 비선택 워드라인들은 VPASS를 받는다.
도 7a는 다수의 워드라인들에 의해 구현되는 제 2 정정된 소거 영역 셀프-부스팅 모드를 도시한다. 하나의 시도에서, 제 2 REASB 모드는 NAND 스트링들 내에 배열된 저장 요소들의 세트와 통신하는 예시적인 워드라인들에 의해 도시된다. 이 경우, 절연 전압(VISO)이 WL3에 인가되고, VISO와 VPASS 사이의 저전압(VLOW)이 WL4에 인가되는 바, 여기에서는 WL5가 선택된 워드라인이다. VLOW 역시 절연 전압으로 고려될 수 있다. 이러한 시도에서, VLOW는 중간 전압(intermediate voltage)의 역할을 하며, 이에 따라 선택된 워드라인(WL5)과 인접하는 소스측 워드라인(WL4) 사이의 채널 내에서 급격한 전압 변화가 없게 된다. VLOW는, 예를 들어 4V가 될 수 있고, VISO는, 예를 들어 0V 또는 2.5V가 될 수 있다. 나머지 비선택 워드라인들은 VPASS를 받는다. 다양한 다른 시도들이 또한 이용될 수 있다. 예를 들어, 3개의 인접하는 소스측 워드라인들(예를 들어, WL2-WL4) 상에 절연 전압들이 있을 수 있다.
도 7b는 다수의 워드라인들에 의해 구현되는 제 3 정정된 소거 영역 셀프-부 스팅 모드를 도시한다. 하나의 시도에서, 제 3 REASB 모드는 NAND 스트링들 내에 배열된 저장 요소들의 세트와 통신하는 예시적인 워드라인들에 의해 도시된다. 이 경우, 선택된 워드라인(WL5)에 인접하는 소스측 워드라인(WL4)은 VPASS를 수신하고, 다음 워드라인(WL3)은 VLOW를 수신하며, 그리고 그 다음 워드라인(WL2)은 VISO를 수신한다. 나머지 비선택 워드라인들은 VPASS를 수신한다. 이러한 부스팅 모드는 또한 도 4와 관련하여 설명된다. VPASS는 WL0 및 WL1과 관련된 저장 요소들의 제 1 그룹에 인가되는 바, 여기서 제 1 그룹은 소스측 선택 게이트에 인접한다. 또한, VPASS는 WL6 및 WL7과 관련된 저장 요소들의 제 2 그룹에 인가되는 바, 여기서 제 2 그룹은 드레인측 선택 게이트에 인접한다.
도 8은 소스측 부스팅의 시작과 드레인측 부스팅의 시작 간의 딜레이(delay)를 선택된 워드라인 위치의 함수로서 나타낸다. 하나의 시도에서는, 부스팅을 개시할 때에, 소스측 워드라인 전압들이 VPASS로 램프업되고, 드레인측 워드라인 전압들은 0V로 유지되며, 딜레이 이후, 드레인측 워드라인 전압들이 역시 VPASS로 램프업되는 것이 제안되었다. 다시 말해, 저장 요소들이 형성되어 있는 기판의 소스측 채널 전위는 드레인측 채널 전위 보다 일찍 부스트된다. 일반적으로, 프로그래밍 순서는 저장 요소들의 세트의 소스측으로부터 저장 요소들의 세트의 드레인측으로 워드라인 단위(word line-by-word line)로 진행된다. 또한, 프로그래밍은 단일 패스(single pass) 또는 멀티 패스(multi-pass)가 될 수 있다. 가로축은 선택된 워 드라인 위치를 도시하고, 세로축은 (선택된 워드라인의 소스측 상에서의) 소스측 부스팅의 시작과 (선택된 워드라인의 드레인측 상에서의) 드레인측 부스팅의 시작 간의 딜레이를 도시한다. 커브(800)에 의해 나타낸 바와 같이, 선택된 워드라인이 소스측에 가깝거나 또는 대개 중간 범위(mid-range)에 있을 때에는 0㎲의 딜레이가 이용될 수 있는 반면, 선택된 워드라인이 드레인측에 가까울 때에는 넌 제로 딜레이(non-zero)가 이용될 수 있다. 하나의 예시적인 구현에서, 선택된 워드라인이 32-워드라인 NAND 메모리 디바이스 상의 WL24-WL31 이거나, 또는 워드라인들의 상위 약 25% 내에 있을 때에는, 3-4㎲와 같은 수 마이크로초의 딜레이가 이용된다. 이러한 딜레이는, 절연 저장 요소가 오프되도록 하는 데에 충분한 비교적 짧은 기간이다.
도 9는 드레인측 부스팅 전에 소스측 부스팅이 개시될 때의 워드라인 전압들을 보여주는 타임 라인을 도시한다. 나타낸 시간 기간은 프로그래밍 펄스를 이용한 단일 사이클의 부스팅 및 프로그래밍을 도시한다. 전형적으로, 이러한 사이클 다음에는, 저장 요소들이 원하는 프로그래밍 상태에 도달했는지를 결정하기 위해 검증 펄스들의 시퀀스가 따르게 된다. 그런 다음, 다른 프로그래밍 펄스(전형적으로, 스텝업(step-up)되는 진폭을 가짐)를 이용하여 부스팅 및 프로그래밍의 사이클이 반복된다. 도 20을 참조하라. 또한, 주목할 사항으로서, 나타낸 시간 기간 이전에 프리챠지 기간(pre-charge period)이 앞서게 되는데, 이러한 프리챠지 기간 동안 드레인측 채널이 비트라인 전압(Vdd)에 의해 부스트되는 바, 이 전압은 드레인 선택 게이트를 개방함으로써 채널로 전달된다. 전형적으로, 프리챠징 동안에는, 워드라인들에 0V가 인가된다. 하지만, 이른 소스측 부스팅(early source side boosting)으로부터 이득들을 구현하는 데에 있어서 프리챠징이 요구되는 것은 아니다.
시간 라인의 바닥을 따라, 시점들(t0-t7)이 있다. 시점(t0)은 부스팅 및 프로그래밍 사이클의 시작을 나타낸다. 시점(t1)은 선택된 워드라인의 소스측 상에서의 부스팅의 개시를 나타낸다. 시점(t2)은 선택된 워드라인의 드레인측 상에서의 부스팅의 개시를 나타낸다. 시점(t3)은 프로그래밍 전압, 예를 들어 2-단계 프로그래밍 전압의 제 1 단계의 개시를 나타낸다. 시점(t4)은 프로그래밍 전압의 제 2 단계의 개시를 나타낸다. 시점(t5)은 프로그래밍 전압의 종료를 나타낸다. 시점(t6)은 부스팅 전압들의 종료를 나타낸다. 시점(t7)은 부스팅 및 프로그래밍 사이클의 종료를 나타낸다.
특히, t0에서, 파형(910)에 의해 나타낸 바와 같이, 금지된(비선택) NAND 스트링들에 대한 비트라인 전압(VBL) 및 드레인 선택 게이트 전압(VSGD)이 0V로부터 Vdd(예를 들어 2.5V)로 증가한다. 이는 금지된 NAND 스트링들에 대한 드레인 선택 게이트가 닫힌 채로 유지되도록 보장한다. 또한, 소스 전압(VSOURCE) 역시 0V로부터 Vdd로 증가한다. 소스 선택 게이트 전압(VSGS)이 0V로 유지되기 때문에(파형 915), 이는 모든 NAND 스트링들에 대한 소스 선택 게이트가 닫힌 채로 유지되도록 보장한다. 선택된 NAND 스트링들에 대해, VBL=0이며, 이에 따라 VSGD=Vdd에 의해, 드레인 선 택 게이트가 개방되어 프로그래밍이 일어날 수 있게 한다. 제공되는 예는 도 7b의 정정된 소거 영역 부스팅 방식에 해당한다. 하지만, 본질적으로, 하나 이상의 소스측 절연 워드라인들을 이용하는 어떠한 타입의 부스팅 방식이라도 이용될 수 있다.
파형(920)은 선택된 워드라인의 드레인측 상의 워드라인들에 인가되는 전압(VPASS)을 도시한다. WLi는 i번째 또는 가장 상위의 워드라인을 나타내고, WLn+1은 드레인측 상의 선택된 워드라인(WLn)에 인접하는 워드라인을 나타낸다. 파형(930)은 선택된 워드라인(WLn)에 인가되는 프로그래밍 전압들(VPGM1 및 VPGM2)을 도시한다. 파형(940)은 소스측 상의 선택된 워드라인으로부터 2개의 워드라인 만큼 떨어져있는 워드라인(WLn-2)에 인가되는 전압(VLOW)을 도시한다. 파형(950)은 소스측 상의 선택된 워드라인으로부터 3개의 워드라인 만큼 떨어져있는 워드라인(WLn-3)에 인가되는 절연 전압(VISO)을 도시한다. 파형(960)은, 소스측 상의 선택된 워드라인에 인접하는 워드라인(WLn-1) 및 워드라인들(WL0 내지 WL4)을 포함하는, 나머지 비선택 워드라인들에 인가되는 전압(VPASS)을 도시하며, 상기 워드라인들(WL0 내지 WL4)은 제 1 워드라인(WL0)으로부터 소스측 상의 선택된 워드라인으로부터 4개의 워드라인 만큼 떨어져있는 워드라인(WL4)까지 연장된다. 파형들(970 및 975)은 각각, 금지된 그리고 선택된 NAND 스트링들에 대해, 선택된 워드라인의 소스측 상의 기판의 채널에 존재하는 채널 전위(VCH - SOURCE)를 도시한다. 파형들(980 및 985)은 각각, 금지된 그리고 선택된 NAND 스트링들에 대해, 선택된 워드라인의 드레인측 상의 기판의 채널에 존재하는 채널 전위(VCH - DRAIN)를 나타낸다. VCH - DRAIN(파형 980)이 프로그램 전압(파형 930)을 어떻게 추적(track)하는 지를 주목해야 한다.
t0에서, 금지된 NAND 스트링들에 대해, 드레인 및 소스 선택 게이트들은 닫힌 상태로 유지된다. 시간(t1)에서, VLOW(파형 940), VISO(파형 950) 및 VPASS(파형 960)를 인가함으로써 소스측 채널의 부스팅이 개시된다. 주목할 사항으로서, VCH-SOURCE도 대응하게 증가한다(파형 970). t1과 t2 사이에서, 소스측 채널의 부스팅이 계속된다. 딜레이 이후, t2에서, VPASS를 인가함으로써(파형 920) 드레인측 채널의 부스팅이 개시된다. 주목할 사항으로서, VCH - DRAIN도 대응하게 증가한다(파형 980). 소스 및 드레인측 채널들의 부스팅은 t6 까지 계속된다. t3에서, 프로그래밍 전압(VPGM1)이 인가되고, t4에서, 프로그래밍 전압(VPGM2)이 인가된다. 따라서, 프로그램 전압은 처음에 제 1 레벨로 인가된 다음, 이후 보다 높은 제 2 레벨로 인가된다. 이러한 시도는, VPGM의 급격한 변화에 의해 야기될 수 있는 VCH - DRAIN의 급격한 변화를 피한다. 하지만, 단일의 스텝형 VPGM 펄스가 대안적으로 이용될 수도 있다. t6에서, 부스팅 전압들이 제거되고, t7에서, 부스팅 및 프로그래밍 사이클이 끝난다. 프로그램 전압(VPGM2)은, t6에서 부스팅 전압들이 제거되기 바로 전에, t5에서 제거된다.
도 10은 선택된 워드라인 위치에 기초하여 프로그래밍하는 동안 부스트 모드를 스위칭하는 프로세스를 도시한다. 하나의 예시적인 시도에서, 부스트 모드는, 소스 및 드레인측 채널들의 부스팅이 실질적으로 동시에 개시되는 모드로부터 소스측 부스팅이 드레인측 부스팅 보다 일찍 개시되는 모드로 스위치된다. 다시 말해, 서로 다른 부스트 모드들은 소스측 부스팅과 드레인측 부스팅 모드의 개시 간의 타이밍 변경을 필요로 한다.
단계(1000)에서, 프로그래밍이 시작된다. 단계(1005)에서, 선택된 워드라인 위치를 추적하는 메모리 내의 변수(variable)가 WL0으로 초기화된다. 단계(1010)에서, 현재 부스트 모드를 식별하는 메모리 내의 변수는 소스측 및 드레인측이 동시에 부스트될 것임을 나타내도록 설정될 수 있다. 단계(1015)에서, 소스측 및 드레인측의 부스팅은 현재 부스트 모드에 기초하여 개시된다. 단계(1020)에서, 프로그램 전압이 현재 선택된 워드라인(예를 들어, WL0)에 인가된다. 단계(1025)에서, 부스팅 및 프로그램 전압이 끝난다. 단계(1030)에서, 검증 프로세스를 수행하여, 프로그램되고 있는 저장 요소들이 원하는 프로그래밍 상태에 도달했는 지를 결정한다. 단계(1035)에서는, 검증 프로세스가, 현재 워드라인에 대한 프로그래밍이 완료되었음을 나타내는 지를 결정한다. 만일 현재 워드라인에 대한 프로그래밍이 완료되지 않았으면, 현재 워드라인에 대한 프로그래밍이 완료될 때 까지, 다른 부스트 및 프로그램 주기에 대해 단계(1015)에서 제어 흐름이 계속된다. 현재 워드라인에 대한 프로그래밍이 완료되면, 단계(1040)에서 모든 워드라인들에 대한 프로그래밍이 완료되었는 지를 결정한다. 모든 워드라인에 대해 프로그래밍이 완료되었 으면, 단계(1045)에서 프로그래밍이 끝난다. 모든 워드라인들에 대해 프로그래밍이 완료되지 않았으면, 단계(1050)에서 다음 워드라인이 프로그래밍을 위해 선택된다.
단계(1055)에서, 현재 워드라인 위치가 특정의 워드라인 위치(WLx)에 있는지, 또는 그 위쪽에 있는 지를 결정한다. 예를 들어, WLx는 32-워드라인 NAND 메모리 디바이스에 대해 WL24가 될 수 있다. 현재 워드라인 위치가 특정의 워드라인 위치 또는 그 위쪽에 있지 않다면, 제어 흐름은 단계(1015)에서 다른 부스트 및 프로그램 사이클에 대해 계속된다. 현재 워드라인 위치가 특정의 워드라인 위치 또는 그 위쪽에 있다면, 단계(1060)에서 소스측이 드레인측에 비해 일찍 부스트될 것임을 나타내도록 부스트 모드를 설정하고, 제어 흐름은 단계(1015)에서 다른 부스트 및 프로그램 사이클에 대해 계속된다.
도 11은 도 1 및 2에 나타낸 것과 같은 NAND 저장 요소들의 어레이(1100)의 예를 도시한다. 각 컬럼을 따라, 비트라인(1106)은 NAND 스트링(1150)에 대한 드레인 선택 게이트의 드레인 단자(1126)에 결합된다. NAND 스트링의 각 로우를 따라, 소스 라인(1104)은 NAND 스트링들의 소스 선택 게이트들의 모든 소스 단자들(1128)을 연결할 수 있다. 메모리 시스템의 일부로서의 NAND 아키텍쳐 어레이 및 그 동작의 예는 미국 특허 제5,570,315호, 제5,774,397호 및 제6,046,935호에서 찾아볼 수 있다.
저장 요소들의 어레이는 저장 요소들의 많은 수의 블록들로 분할된다. 플래시 EEPROM 시스템에 대해 공통적인 바와 같이, 블록은 소거의 단위이다. 즉, 각 블록은 함께 소거되는 최소수의 저장 요소들을 포함한다. 전형적으로, 각 블록은 다 수의 페이지들로 분할된다. 페이지는 프로그래밍의 단위이다. 일 실시예에서, 개별적인 페이지들은 세그먼트들로 분할되고, 세그먼트들은 기본적인 프로그래밍 동작으로서 한번에 기록되는 최소수의 저장 요소들을 포함한다. 전형적으로, 하나 이상의 데이터 페이지들이 저장 요소들의 하나의 로우에 저장된다. 페이지는 하나 이상의 섹터들을 저장할 수 있다. 섹터는 사용자 데이터 및 오버헤드 데이터를 저장한다. 전형적으로, 오버헤드 데이터는 섹터의 사용자 데이터로부터 계산되는 에러 정정 코드(ECC)를 포함한다. (하기 설명되는) 제어기의 일부는 데이터가 어레이 내에 프로그램되고 있을 때에 ECC를 계산하며, 그리고 또한 언제 데이터가 어레이로부터 판독되는 지를 체크한다. 대안적으로, ECC들 그리고/또는 다른 오버헤드 데이터는 이들이 관련되는 사용자 데이터와 다른 페이지들 내에, 또는 심지어 다른 블록들 내에 저장될 수 있다.
전형적으로, 사용자 데이터의 섹터는 512 바이트들인데, 이는 자기 디스크 드라이브들 내의 섹터의 사이즈에 대응한다. 전형적으로, 오버헤드 데이터는 부가적인 16-20 바이트들이다. 많은 수의 페이지들은, 8페이지로부터, 예를 들어 최대 32, 64, 128 또는 그 이상의 페이지들까지 어디에서든지 블록을 형성한다. 일부 실시예들에서, NAND 스트링들의 하나의 로우는 하나의 블록을 포함한다.
일 실시예에서, 메모리 저장 요소들은, 충분한 시간 주기 동안 p-웰을 소거 전압(예를 들어, 20V)으로 올리고, 소스 및 비트라인들이 플로팅되는 동안, 선택된 블록의 워드라인들을 접지시킴으로써, 소거된다. 용량성 결합으로 인해, 비선택 워드라인들, 비트라인들, 선택 라인들 및 c-소스 역시 소거 전압의 상당 부분(significant fraction)까지 올라간다. 이에 따라, 선택된 저장 요소들의 터널 산화물층들에 강한 전계가 걸리게 되고, 전형적으로 파울러-노드하임 터널링 메커니즘에 의해 플로팅 게이트들의 전자들이 기판측으로 방출됨에 따라, 선택된 저장 요소들의 데이터가 소거된다. 전자들이 플로팅 게이트로부터 p-웰 영역으로 이동함에 따라, 선택된 저장 요소의 임계 전압이 낮아진다. 소거는 전체 메모리 어레이, 개별적인 블록들 또는 다른 단위의 저장 요소들에 대해 수행될 수 있다.
도 12는 단일의 로우/컬럼 디코더들 및 판독/기록 회로들을 이용하는 비휘발성 메모리 시스템의 블록도이다. 이러한 블록도는 본 발명의 일 실시예에 따라, 저장 요소들의 페이지를 동시에 판독 및 프로그램하기 위한 판독/기록 회로들을 갖는 메모리 디바이스(1296)를 도시한다. 메모리 디바이스(1296)는 하나 이상의 메모리 다이(1298)를 포함한다. 이 메모리 다이(1298)는 저장 요소들의 2차원 어레이(1100), 제어 회로(1210) 및 판독/기록 회로들(1265)을 포함한다. 일부 실시예들에서, 저장 요소들의 어레이는 3차원이 될 수 있다. 메모리 어레이(1100)는 로우 디코더(1230)를 통해 워드 라인들에 의해 어드레스가능하며, 그리고 컬럼 디코더(1260)를 통해 비트라인들에 의해 어드레스가능하다. 판독/기록 회로들(1265)은 다수의 감지 블록들(1200)을 포함하고, 저장 요소들의 페이지가 동시에 판독 또는 프로그램될 수 있게 한다. 전형적으로, 제어기(1250)는 하나 이상의 메모리 다이(1298)와 동일한 메모리 디바이스(1296)(예를 들어, 제거가능한 저장 카드) 내에 포함된다. 커맨드들 및 데이터는 라인들(1220)을 통해 호스트와 제어기(1250) 사이에, 그리고 라인들(1218)을 통해 제어기와 하나 이상의 메모리 다이(1298) 사이에 전송된다.
제어 회로(1210)는 메모리 어레이(1100) 상에서 메모리 동작들을 수행하기 위해 판독/기록 회로들(1265)과 협동한다. 제어 회로(1210)는 상태 머신(1212), 온칩 어드레스 디코더(1214), 부스트 제어기(1215) 및 전력 제어 모듈(1216)을 포함한다. 상태 머신(1212)은 메모리 동작들의 칩 레벨 제어를 제공한다. 온칩 어드레스 디코더(1214)는 디코더들(1230 및 1260)에 의해 이용되는 하드웨어 어드레스와 호스트 또는 메모리 제어기에 의해 이용되는 것 간에 어드레스 인터페이스를 제공한다. 부스트 제어기(1215)는, 여기에서 설명되는 소스측 및 드레인측 부스팅을 개시하는 타이밍을 결정하는 것을 포함하여, 부스트 모드를 설정하는 데에 이용될 수 있다. 전력 제어 모듈(1216)은 메모리 동작들 동안 워드 라인들 및 비트라인들에 공급되는 전력 및 전압들을 제어한다.
어떠한 구현들에 있어서, 도 12의 컴포넌트들중 일부는 결합될 수 있다. 다양한 설계들에서, 저장 요소 어레이(1100) 이외의, 하나 이상의 컴포넌트들은 (단독으로 또는 결합하여) 관리 회로로서 간주될 수 있다. 예를 들어, 하나 이상의 관리 회로들은 제어 회로(1210), 상태 머신(1212), 디코더들(1214/1260), 전력 제어 모듈(1216), 감지 블록들(1200), 판독/기록 회로들(1265), 제어기(1250) 등 중에서 어느 하나 또는 이들의 결합을 포함할 수 있다.
도 13은 이중의 로우/컬럼 디코더들 및 판독/기록 회로들을 이용하는 비휘발성 메모리 시스템의 블록도이다. 여기에서는, 도 12에 나타낸 메모리 디바이스(1296)의 다른 배열이 제공된다. 다양한 주변 회로들에 의한 메모리 어레이(1100)로의 액세스는, 어레이의 반대측들 상에서, 대칭적인 방식으로 실시되며, 이에 따라 각 측 상의 회로들 및 액세스 라인들의 밀도는 반으로 줄어든다. 따라서, 로우 디코더는 로우 디코더들(1230A 및 1230B)로 분할되고, 컬럼 디코더는 컬럼 디코더들(1260A 및 1260B)로 분할된다. 유사하게, 판독/기록 회로들은 어레이(1100)의 바닥으로부터 비트라인들에 연결되는 판독/기록 회로들(1265A) 및 어레이(1100)의 상부로부터 비트라인들에 연결되는 판독/기록 회로들(1265B)로 분할된다. 이러한 방식으로, 판독/기록 모듈들의 밀도는 본질적으로 1/2로 감소된다. 도 13의 디바이스 역시 도 12의 디바이스에 대해 상기 설명한 제어기를 포함할 수 있다.
도 14는 감지 블록의 일 실시예를 도시하는 블록도이다. 개별적인 감지 블록(1200)은 감지 모듈(1280)로서 지칭되는 코어 부분 및 공통 부분(1290)으로 분할된다. 일 실시예에서는, 각 비트라인에 대해 개별적인 감지 모듈(1280)이 있고, 다수의 감지 모듈들(1280)의 세트에 대해 하나의 공통 부분(1290)이 있다. 일 예에서, 감지 블록은 하나의 공통 부분(1290) 및 8개의 감지 모듈들(1280)을 포함한다. 그룹 내의 각 감지 모듈들은 데이터 버스(1272)를 통해 관련 공통 부분과 통신한다. 보다 상세한 사항들에 대해서는, 2006년 6월 29일 공개되었으며 그 명칭이 "Non-Volatile Memory and Method with Shared Processing for an Aggregate of Sense Amplifiers"인 미국 특허 공개 2006/014007호를 참조하기 바라며, 이는 그 전체가 본원의 참조로서 인용된다.
감지 모듈(1280)은 감지 회로(1270)를 포함하는데, 이 감지 회로는 연결된 비트라인 내의 도통 전류가 소정의 임계 레벨 이상인지, 아니면 미만인지를 결정한 다. 감지 모듈(1280)은 또한, 연결된 비트라인 상에 전압 조건을 설정하는 데에 이용되는 비트라인 래치(1282)를 포함한다. 예를 들어, 비트라인 래치(1282)에 래치된 소정의 상태는, 연결된 비트라인이 프로그램 금지를 나타내는 상태(예를 들어, Vdd)로 풀링(pulling)되게 한다.
공통 부분(1290)은 프로세서(1292)와, 데이터 래치들의 세트(1294)와, 그리고 데이터 버스(1220)와 데이터 래치들의 세트(1294) 사이에 결합된 I/O 인터페이스(1296)를 포함한다. 프로세서(1292)는 계산들을 수행한다. 예를 들어, 그 기능들중 하나는 감지된 메모리 셀에 저장된 데이터를 결정하고, 결정된 데이터를 데이터 래치들의 세트에 저장하는 것이다. 데이터 래치들의 세트(1294)는 판독 동작 동안 프로세서(1292)에 의해 결정된 데이터 비트들을 저장하는 데에 이용된다. 이는 또한 프로그램 동작 동안 데이터 버스(1220)로부터 들어오는 데이터 비트들을 저장하는 데에 이용된다. 들어오는 데이터 비트들은 메모리 내에 프로그램될 것으로 의도되는 기록 데이터를 나타낸다. I/O 인터페이스(1296)는 데이터 래치들(1294)과 데이터 버스(1220) 간의 인터페이스를 제공한다.
판독 또는 감지 동안, 시스템의 동작은 어드레스되는 저장 요소로의 서로 다른 제어 게이트 전압들의 공급을 제어하는 상태 머신(1212)의 제어하에 있다. 메모리에 의해 지원되는 다양한 메모리 상태들에 해당하는 미리 정해진 제어 게이트 전압들을 통해 스텝(step)을 밟을 때, 감지 모듈(1280)은 이러한 전압들중 하나에 트립(trip)되고, 감지 모듈(1280)로부터 버스(1272)를 통해 프로세서(1292)에 출력이 제공된다. 이때, 프로세서(1292)는 입력 라인들(1293)을 통해 상태 머신으로부터 인가되는 제어 게이트 전압에 대한 정보 및 감지 모듈의 트리핑 이벤트(tripping event)(들)를 고려하여 결과적인 메모리 상태를 결정한다. 그런 다음, 메모리 상태에 대한 이진 엔코딩을 계산하고, 결과적인 데이터 비트들을 데이터 래치들(1294)에 저장한다. 코어 부분의 다른 실시예에서, 비트라인 래치(1282)는, 감지 모듈(1280)의 출력을 래치하기 위한 래치로서, 그리고 상기 설명한 비트라인 래치로서의 이중 임무를 하게 된다.
어떠한 구현들은 다수의 프로세서들(1292)를 포함할 것임이 예상된다. 일 실시예에서, 각 프로세서(1292)는 출력 라인(미도시)을 포함하며, 이에 따라 출력 라인들 각각은 함께 와이어드-OR(wired-OR)된다. 어떠한 실시예들에서, 출력 라인들은 와이어드-OR 라인에 결합되기 전에 반전된다. 이러한 구성은, 프로그램 검증 프로세스 동안, 프로그래밍 프로세스가 완료될 때를 빠르게 결정할 수 있게 하는데, 그 이유는 와이어드-OR를 수신하는 상태 머신이 프로그램되는 모든 비트들이 언제 요구되는 레벨에 도달하는 지를 결정할 수 있기 때문이다. 예를 들어, 각 비트가 자신의 요구되는 레벨에 도달할 때, 그 비트에 대한 논리 제로가 와이어드-OR 라인에 전송된다(또는 데이터 1이 반전된다). 모든 비트들이 데이터 0을 출력하면(또는 데이터 1이 반전되면), 상태 머신은 프로그래밍 프로세스를 종료해야함을 알게 된다. 각 프로세서가 8개의 감지 모듈들과 통신하기 때문에, 상태 머신은 와이어드-OR 라인을 8번 판독할 필요가 있거나, 또는 관련된 비트라인들의 결과들을 누적하기 위해 프로세서(1292)에 논리가 부가되며, 이에 따라 상태 머신은 단지 와이어드-OR 라인을 단지 한번만 판독하면 된다. 유사하게, 논리 레벨들을 정확하게 선택함으로써, 글로벌 상태 머신은 첫 번째 비트가 자신의 상태를 변경하고 그에 따라 알고리즘들을 변경하는 때를 검출할 수 있다.
프로그램 또는 검증 동안, 프로그램되어야 하는 데이터는 데이터 버스(1220)로부터 데이터 래치들(1294)의 세트에 저장된다. 상태 머신의 제어하에서의 프로그램 동작은 어드레스되는 저장 요소들의 제어 게이트들에 인가되는 일련의 프로그래밍 전압 펄스들을 포함한다. 각 프로그래밍 펄스 다음에는, 저장 요소가 요구되는 메모리 상태로 프로그램되었는 지를 결정하는 검증 동작이 뒤따른다. 프로세서(1292)는 요구되는 메모리 상태에 대하여 검증된 메모리 상태를 모니터한다. 두개가 일치하면, 프로세서(1292)는 비트라인이 프로그램 금지를 나타내는 상태로 풀링될 수 있도록 비트라인 래치(1282)를 설정한다. 이는, 그 제어 게이트 상에 프로그래밍 펄스들이 나타날지라도, 그 비트라인에 결합된 셀이 더 프로그램되는 것을 막는다. 다른 실시예들에서는, 프로세서가 먼저 비트라인 래치(1282)를 로드하고, 감지 회로가 그것을 검증 프로세스 동안 금지 값으로 설정한다.
데이터 래치 스택(1294)은 감지 모듈에 해당하는 데이터 래치들의 스택을 포함한다. 일 실시예에서, 감지 모듈(1280) 마다 3개의 데이터 래치들이 있다. 어떠한 구현들에 있어서(하지만, 요구되지는 않는다), 데이터 래치들은 시프트 레지스터로서 구현되며, 이에 따라 그 내에 저장된 병렬 데이터가 데이터 버스(1220)에 대해 직렬 데이터로 변환되고, 그 반대 경우의 변환도 행해진다. 바람직한 실시예에서, m개의 저장 요소들의 판독/기록 블록에 해당하는 모든 데이터 래치들은 블록 시프트 레지스터를 형성하도록 함께 링크될 수 있으며, 이에 따라 데이터의 블록은 직렬 전송에 의해 입력 또는 출력될 수 있다. 특히, r개의 판독/기록 모듈들의 뱅크는, 이들이 전체 판독/기록 블록에 대한 시프트 레지스터의 일부인것 처럼, 자신의 데이터 래치들의 세트 각각이 데이터 버스로/로부터 직렬로 데이터를 시프트하도록 적합하게 된다.
비휘발성 저장 디바이스들의 다양한 실시예들의 구조 그리고/또는 동작들의 대한 부가적인 정보는, (1) 2004년 3월 25일 공개되었으며, 그 명칭이 "Non-Volatile Memory And Method With Reduced Source Line Bias Errors"인 미국 특허 출원 공개 2004/0057287호; (2) 2004년 6월 10일 공개되었으며, 그 명칭이 "Non-Volatile Memory And Method with Improved Sensing"인 미국 특허 출원 공개 2004/0109357호; (3) 2004년 12월 16일 출원되었으며, 그 명칭이 "Improved Memory Sensing Circuit And Method For Low Voltage Operation"인 미국 특허 출원 11/015,199호; (4) 2005년 4월 5일 출원되었으며, 그 명칭이 "Compensating for Coupling During Read Operations of Non-Volatile Memory"인 미국 특허 출원 11/099,133호; 및 (5) 2005년 12월 28일 출원되었으며, 그 명칭이 "Reference Sense Amplifier For Non-Volatile Memory"인 미국 특허 출원 11/321,953호에서 찾아볼 수 있다. 바로 위에서 리스트된 5개의 모든 특허 문서들은 그 전체가 본원의 참조로서 인용된다.
도 15는 메모리 어레이를 모든 비트라인 메모리 아키텍쳐에 대한 블록들로, 또는 홀수-짝수 메모리 아키텍쳐에 대한 블록들로 구성하는 예를 도시한다. 메모리 어레이(1100)의 예시적인 구조들이 설명된다. 하나의 예로서, 1,024개의 블록들로서 분할되는 NAND 플래시 메모리 EEPROM이 설명된다. 각 블록에 저장된 데이터는 동시에 소거된다. 일 실시예에서, 블록은 동시에 소거되는 저장 요소들의 최소 단위이다. 본 예에서, 각 블록에는, 비트라인들(BL0, BL1, ... BL8511)에 대응하는 8,512개의 컬럼들이 있다. 모든 비트라인(ABL) 아키텍쳐 (아키텍쳐 1510)로서 지칭되는 일 실시예에서, 블록의 모든 비트라인들은 판독 및 프로그램 동작들 동안 동시에 선택될 수 있다. 공통 워드 라인을 따라 있으며, 임의의 비트라인에 연결된 저장 요소들은 동시에 프로그램될 수 있다.
제공되는 예에서는, 4개의 저장 요소들이 직렬로 연결되어 NAND 스트링을 형성한다. 4개의 저장 요소들이 각 NAND 스트링 내에 포함되는 것으로 나타나있지만, 4개 보다 많거나 적은 수(예를 들어, 16, 32, 64 또는 다른 수)가 이용될 수 있다. NAND 스트링의 하나의 단자는 (선택 게이트 드레인 라인들(SGD)에 연결된) 드레인 선택 게이트를 통해 해당하는 비트라인에 연결되고, 다른 단자는 (선택 게이트 소스 라인(SGS)에 연결된) 소스 선택 게이트를 통해 c-소스에 연결된다.
홀수-짝수 아키텍쳐 (아키텍쳐 1500)으로 지칭되는 다른 실시예에서, 비트라인들은 짝수 비트라인들(BLe) 및 홀수 비트라인들(BLo)로 분할된다. 이러한 홀수/짝수 비트라인 아키텍쳐에 있어서, 공통 워드 라인을 따라 있으며 홀수 비트라인들에 연결된 저장 요소들은 어느 하나의 시간(one time)에 프로그램되는 반면, 공통 워드 라인을 따라 있고 짝수 비트라인들에 연결된 메모리 셀들은 다른 시간(another time)에 프로그램된다. 데이터는 동시에 다른 블록들로 프로그램되고 다른 블록들로부터 판독될 수 있다. 본 예에서, 각 블록에는, 짝수 컬럼들 및 홀수 컬럼들로 분할되는 8,512개의 컬럼들이 있다. 본 예에서는, 4개의 저장 요소들이 직렬로 연결되어 NAND 스트링을 형성하는 것으로 나타나있다. 비록 4개의 저장 요소들이 각 NAND 스트링에 포함되는 것으로 나타나있지만, 4개 보다 크거나 적은 저장 요소들이 이용될 수 있다.
판독 동작과 프로그래밍 동작중 하나의 구성 동안, 4,256개의 저장 요소들이 동시에 선택된다. 선택된 저장 요소들은 동일한 워드라인 및 동일한 종류의 비트라인(예를 들어, 짝수 또는 홀수)을 갖는다. 따라서, 논리 페이지를 형성하는 532 바이트의 데이터가 동시에 판독 또는 프로그램될 수 있으며, 메모리의 하나의 블록은 적어도 8개의 논리 페이지들(각각 홀수 및 짝수 페이지들을 갖는, 4개의 워드라인들)을 저장할 수 있다. 다중-상태 저장 요소들에 있어서, 각 저장 요소가 2비트의 데이터를 저장할 때(이러한 2비트 각각은 서로 다른 페이지에 저장된다), 하나의 블록은 16개의 논리 페이지들을 저장한다. 또한, 다른 사이즈의 블록들 및 페이지들도 이용될 수 있다.
ABL 또는 홀수-짝수 아키텍쳐에 있어서, 저장 요소들은 p-웰을 소거 전압(예를 들어, 20V)으로 올리고 선택된 블록의 워드라인들을 접지시킴으로써 소거될 수 있다. 소스 및 비트라인들은 플로팅된다. 소거는 전체 메모리 어레이, 개별적인 블록들, 또는 메모리 디바이스의 일부인 저장 요소들의 다른 단위로 수행될 수 있다. 전자들이 저장 요소들의 플로팅 게이트드로부터 p-웰 영역으로 이동함으로써, 그 저장 요소들의 VTH는 음이 된다.
판독 동작 및 검증 동작에 있어서, 선택 게이트들(SGD 및 SGS)은 2.5V 내지 4.5V 범위의 전압에 연결되고, 비선택 워드라인들(예를 들어, 선택된 워드라인이 WL2일 때에는, WL0, WL1 및 WL3)은 판독 패스 전압(VREAD)(전형적으로, 4.5 내지 6V 범위의 전압)으로 올라감으로써, 트랜지스터들을 패스 게이트들로서 동작하게 한다. 선택된 워드라인 WL2에 연결되는 전압의 레벨은, 관련된 저장 요소의 VTH가 이러한 레벨 보다 큰지 아니면 작은 지를 결정하기 위해, 각각의 판독 및 검증 동작에 대해 특정된다. 예를 들어, 2-레벨 저장 요소의 판독 동작에 있어서, 선택된 워드라인 WL2는 접지되며, 이에 따라 VTH가 0V 보다 큰지의 여부가 검출된다. 2-레벨 저장 요소의 검증 동작에 있어서, 선택된 워드라인 WL2는, 예를 들어 0.8V에 연결되며, 이에 따라 VTH가 적어도 0.8V에 도달했는 지가 검증된다. 소스 및 p-웰은 0V가 된다. 짝수 비트 라인들(BLe)인 것으로 가정되는 선택된 비트라인들은, 예를 들어 0.7V의 레벨로 프리챠지된다. VTH가 워드라인 상의 판독 또는 검증 레벨 보다 높으면, 대상의 저장 요소와 관련된 비트라인(BLe)의 전위 레벨은 비전도성(non-conductive)의 저장 요소때문에 하이 레벨로 유지된다. 한편, VTH가 판독 또는 검증 레벨 보다 낮으면, 대상의 비트라인(BLe)의 전위 레벨은, 예를 들어 0.5V 미만과 같은 로우 레벨로 감소하는데, 이는 전도성 저장 요소가 비트라인을 방전시키기 때문이다. 이에 의해, 저장 요소의 상태는 비트라인에 연결된 전압 비교기 감지 증폭기에 의해 검출될 수 있다.
상기 설명한 소거, 판독 및 검증 동작은 종래에 알려진 기술들에 따라 수행된다. 따라서, 설명된 많은 세부사항들은 당업자에 의해 달라질 수 있다. 또한, 당업계에 알려진 다른 소거, 판독 및 검증 기술들도 이용될 수 있다.
도 16은 임계 전압 분포들의 예시적인 세트를 도시한다. 각 저장 요소가 2비트의 데이터를 저장하는 경우에 대해, 저장 요소 어레이에 대한 예시적인 VTH 분포들이 제공된다. 제 1 임계 전압 분포(E)가 소거된 저장 요소들에 대해 제공된다. 프로그램된 저장 요소들에 대한 3개의 임계 전압 분포들(A, B 및 C)이 또한 도시된다. 일 실시예에서, E 분포 내의 임계 전압들은 음(negative)이며, A, B 및 C 분포들 내의 임계 전압들은 양(positive)이다.
각각의 별개의 임계 전압 범위는 데이터 비트들의 세트에 대한 소정의 값들에 해당한다. 저장 요소 내에 프로그램되는 데이터와 그 저장 요소의 임계 전압 레벨들 간의 특정의 관계는 저장 요소들에 대해 채택되는 데이터 엔코딩 방식에 의존한다. 예를 들어, 2004년 12월 16일 공개된 미국 특허 출원 공개 2004/0255090호 및 미국 특허 6,222,762호는 다중 상태 플래시 저장 요소들에 대한 다양한 데이터 엔코딩 방식들을 설명하며, 이러한 2개의 인용 문헌들은 그 전체가 본원의 참조로서 인용된다. 일 실시예에서, 데이터 값들은 그레이 코드 할당(gray code assignment)을 이용하여 임계 전압 범위들에 할당되며, 이에 따라 플로팅 게이트의 임계 전압이 그 이웃의 물리 상태로 잘못하여 시프트되는 경우, 단지 1개의 비트 만이 영향을 받게 될 것이다. 하나의 예는 임계 전압 범위(E)(상태 E)에 대해 "11"을, 임계 전압 범위(A)(상태 A)에 대해 "10"을, 임계 전압 범위(B)(상태 B)에 대해 "00"을, 그리고 임계 전압 범위(C)(상태 C)에 대해 "01"을 할당한다. 하지만, 다른 실시예들에서는, 그레이 코드가 이용되지 않는다. 비록 4개의 상태들을 나타내었지만, 본 발명은 4개 보다 많거나 적은 상태를 포함하는 것들을 포함하는 다른 다수 상태 구조들에 대해서도 이용될 수 있다.
저장 요소들로부터 데이터를 판독하기 위한 3개의 판독 기준 전압들(Vra, Vrb 및 Vrc)을 보여준다. 소정의 저장 요소의 임계 전압이 Vra, Vrb 및 Vrc 보다 큰지 또는 작은지를 테스트함으로써, 시스템은 그 저장 요소의 상태(예를 들어, 플그래밍 상태)를 결정할 수 있다.
또한, 3개의 검증 기준 전압들(Vva, Vvb 및 Vvc)이 제공된다. 저장 요소들을 상태(A)로 프로그램할 때, 시스템은 이러한 저장 요소들이 Vva 보다 크거나 같은 임계 전압을 갖는 지를 테스트할 것이다. 저장 요소들을 상태(B)로 프로그램할 때, 시스템은 이러한 저장 요소들이 Vvb 보다 크거나 같은 임계 전압을 갖는 지를 테스트할 것이다. 저장 요소들을 상태(C)로 프로그램할 때, 시스템은 이러한 저장 요소들이 Vvc 보다 크거나 같은 자신들의 임계 전압을 갖는 지를 테스트할 것이다.
풀 시퀀스 프로그래밍(full sequence programming)으로서 알려져있는 일 실시예에서, 저장 요소들은 소거 상태(E)로부터 프로그램 상태들(A, B 또는 C)중 임의의 상태로 바로 프로그램될 수 있다. 예를 들어, 프로그램되어야 하는 저장 요소들의 집단(population)이 먼저 소거됨으로써, 그 집단 내의 모든 저장 요소들은 소 거 상태(E)가 된다. 그런 다음, 도 20의 제어 게이트 전압 시퀀스에 의해 도시된 것과 같은 일련의 프로그래밍 펄스들을 이용하여, 저장 요소들을 상태들(A, B 또는 C)로 바로 프로그램한다. 어떠한 저장 요소들이 상태(E)로부터 상태(A)로 프로그램되는 동안, 다른 저장 요소들은 상태(E)로부터 상태(B)로 그리고/또는 상태(E)로부터 상태(C)로 프로그램된다. WLn 상에서 상태(E)로부터 상태(C)로 프로그램할 때, WLn-1 아래의 인접하는 플로팅 게이트에 대한 기생 결합(parasitic coupling)의 양이 최대화되는데, 이는 WLn 아래의 플로팅 게이트 상에서의 전하량의 변경이, 상태(E)로부터 상태(A)로 또는 상태(E)로부터 상태(B)로 프로그램할 때의 전압 변경과 비교하여 가장 크기 때문이다. 상태(E)로부터 상태(B)로 프로그램할 때, 인접하는 플로팅 게이트에 대한 결합의 양은 감소되기는 하지만, 여전히 크다. 상태(E)로부터 상태(A)로 프로그램할 때, 결합의 양은 훨씬 더 감소된다. 결과적으로, WLn-1의 각 상태를 연속적으로 판독하기 위해 요구되는 정정(correction)의 양은 WLn 상의 인접하는 저장 요소의 상태에 의존하여 달라질 것이다.
도 17은 2개의 다른 페이지들, 즉 하위 페이지 및 상위 페이지에 대해 데이터를 저장하는 다중 상태 저장 요소를 프로그래밍하는 2-패스 기술의 일례를 도시한다. 상태 E(11), 상태 A(10), 상태 B(00) 및 상태 C(01)의 4개의 상태가 도시된다. 상태 E에 대해, 양 페이지들은 "1"을 저장한다. 상태 A에 대해, 하위 페이지는 "0"을 저장하고, 상위 페이지는 "1"을 저장한다. 상태 B에 대해, 양 페이지들은 "0"을 저장한다. 상태 C에 대해, 하위 페이지는 "1"을 저장하고, 상위 페이지는 "0"을 저장한다. 비록 특정의 비트 패턴들이 각 상태들에 할당되었지만, 다른 비트 패턴들도 할당될 수 있다는 것을 주목하자.
제 1 프로그래밍 패스에서, 저장 요소의 임계 전압 레벨은 하위 논리 페이지 내에 프로그램될 비트에 따라 설정된다. 만일 그 비트가 논리 "1"이라면, 임계 전압은 변하지 않는데, 그 이유는 이전에 소거된 결과로서 임계 전압이 적절한 상태에 있기 때문이다. 하지만, 만일 프로그램될 비트가 논리 "0"이라면, 저장 요소의 임계 레벨은 화살표(1100)로 나타낸 바와 같이 상태 A로 증가한다. 이에 의해, 제 1 프로그래밍 패스가 끝난다.
제 2 프로그래밍 패스에 있어서, 저장 요소의 임계 전압 레벨은, 상위 논리 페이지 내에 프로그램되고 있는 비트에 따라 설정된다. 만일 상위 논리 페이지 비트가 논리 "1"을 저장하는 경우에는, 어떠한 프로그래밍도 일어나지 않는데, 그 이유는 저장 요소는 하위 페이지 비트의 프로그래밍에 따라, 상태 E 또는 상태 A중 하나에 있기 때문이며, 이들 모두는 "1"의 상위 페이지 비트를 유지(carry)한다. 만일 상위 페이지 비트가 논리 "0"이 될 예정이라면, 임계 전압은 시프트된다. 만일 제 1 패스로 인해 저장 요소가 소거 상태 E로 남아있다면, 제 2 페이즈에서, 저장 요소가 프로그램됨으로써, 화살표(1720)로 나타낸 바와 같이 임계 전압이 증가하여 상태 C 내에 있게 된다. 만일 저장 요소가 제 1 프로그래밍 패스의 결과로서 상태 A로 프로그램되면, 그 저장 요소는 제 2 패스에서 한층 더 프로그램되어, 화살표(1710)로 나타낸 바와 같이, 임계 전압이 증가하여 상태 B 내에 있게 된다. 제 2 패스의 결과는, 하위 페이지에 대한 데이터를 변경하지 않으면서, 상위 페이지에 대해 논리 "0"을 저장하도록 지정된 상태로 저장 요소를 프로그램하는 것이다. 도 16 및 17 모두에 있어서, 인접하는 워드라인 상의 플로팅 게이트에 대한 결합의 양은 최종 상태에 의존한다.
일 실시예에서, 충분한 데이터가 기록되어 전체 페이지를 채운다면, 시스템은 풀 시퀀스 기록을 행하도록 설정될 수 있다. 만일 충분한 데이터가 풀 페이지에 대해 기록되지 않으면, 프로그래밍 프로세스는 수신된 데이터로 하위 페이지를 프로그램할 수 있다. 후속 데이터가 수신되면, 시스템은 상위 페이지를 프로그램할 것이다. 또 다른 실시예에서, 시스템은 하위 페이지를 프로그램하는 모드에서 기록을 시작하고, 충분한 데이터가 후속하여 수신되어 워드 라인의 저장 요소들 전체(또는 대부분)를 채우는 경우, 풀 시퀀스 프로그래밍 모드로 변환한다. 이러한 실시예에 대한 보다 상세한 사항들은, 2006년 6월 15일 공개되었으며 그 명칭이 "Pipelined Programming of Non-Volatile Memories Using Early Data"인 미국 특허 출원 공개 2006/0126390호에 개시되어 있으며, 그 전체 내용은 본원의 참조로서 인용된다.
도 18a-c는 비휘발성 메모리를 프로그램하는 다른 프로세스를 개시하는 바, 이는 임의의 특정의 저장 요소에 대하여, 이전의 페이지들에 대해 인접하는 저장 요소들을 기록한 이후 특정 페이지에 관하여 상기 특정의 저장 요소를 기록함으로써, 플로팅 게이트 대 플로팅 게이트 커플링 효과를 감소시킨다. 하나의 예시적인 구현에서, 비휘발성 저장 요소들은 4개의 데이터 상태를 이용하여 저장 요소 마다 2 비트 데이터를 저장한다. 예를 들어, 상태 E는 소거 상태이고, 상태 A, B 및 C는 프로그램 상태라고 가정한다. 상태 E는 데이터 11을 저장한다. 상태 A는 데이터 01을 저장한다. 상태 B는 데이터 10을 저장한다. 상태 C는 데이터 00을 저장한다. 이것은 비-그레이 코딩의 예인데, 그 이유는 양 비트들이 인접하는 상태들 A와 B 사이에서 변하기 때문이다. 또한, 물리 데이터에 대한 다른 데이터 엔코딩도 이용될 수 있다. 각 저장 요소는 2개의 데이터 페이지를 저장한다. 참조를 위해, 이러한 데이터 페이지는 상위 페이지 및 하위 페이지라 불려지지만, 이것들에는 다른 라벨들이 붙여질 수 있다. 상태 A와 관련하여, 상위 페이지는 비트 0을 저장하고, 하위 비트는 비트 1을 저장한다. 상태 B와 관련하여, 상위 페이지는 비트 1을 저장하고, 하위 페이지는 비트 0을 저장한다. 상태 C와 관련하여, 양 페이지들은 비트 데이터 0을 저장한다.
프로그래밍 프로세스는 2-단계 프로세스이다. 제 1 단계에서는, 하위 페이지가 프로그램된다. 만일 하위 페이지가 데이터 1로 남는 경우, 저장 요소의 상태는 상태 E로 유지된다. 만일 데이터가 0으로 프로그램되어야 하는 경우, 저장 요소의 임계 전압이 올라감으로써, 그 저장 요소는 상태 B'로 프로그램된다. 따라서, 도 18a는 상태 E로부터 상태 B'로의 저장 요소들의 프로그래밍을 나타낸다. 상태 B'는 중간 상태 B를 나타내며, 이에 따라 검증 포인트는 Vvb 보다 낮은 Vvb'로서 도시된다.
일 실시예에서, 저장 요소가 상태 E로부터 상태 B'로 프로그램된 후, NAND 스트링 내의 그 인접하는 저장 요소(WLn+1)는 그 하위 페이지와 관련하여 프로그램될 것이다. 예를 들어, 도 2를 다시 살펴보면, 저장 요소(106)에 대한 하위 페이지가 프로그램된 후, 저장 요소(104)에 대한 하위 페이지가 프로그램된다. 저장 요소(104)를 프로그램한 후, 플로팅 게이트 대 플로팅 게이트 커플링 효과는, 그 저장 요소(104)가 상태 E로부터 상태 B'로 올라간 임계 전압을 갖는 경우, 저장 요소(106)의 외관상(apparent) 임계 전압을 올릴 것이다. 이것은, 도 18b의 임계 전압 분포(1850)로서 나타낸 것과 같이 상태 B'에 대한 임계 전압 분포를 확장(widening)시키는 효과를 갖는다. 이와같은 임계 전압 분포의 외관상 확장은 상위 페이지를 프로그램할 때에 교정(remedy)될 것이다.
도 18c는 상위 페이지를 프로그램하는 프로세스를 도시한다. 만일 저장 요소가 소거 상태 E이고, 상위 페이지가 1로 유지된다면, 그 저장 요소는 상태 E로 유지된다. 만일 저장 요소가 상태 E이고, 그 상위 페이지 데이터가 0으로 프로그램되어야 한다면, 저장 요소의 임계 전압이 올라감으로써, 그 저장 요소는 상태 A가 된다. 만일 저장 요소가 중간 임계 전압 분포(1850)에 있고, 상위 페이지 데이터가 1로 유지될 것이라면, 그 저장 요소는 최종 상태 B로 프로그램될 것이다. 만일 저장 요소가 중간 임계 전압 분포(1850)에 있고, 상위 페이지 데이터가 데이터 0으로 될 것이라면, 저장 요소의 임계 전압이 올라감으로써, 그 저장 요소는 상태 C가 된다. 도 18a-c에 도시된 프로세스는 플로팅 게이트 대 플로팅 게이트 커플링의 효과를 감소시키는데, 그 이유는 이웃하는 저장 요소들의 상위 페이지 프로그래밍 만이 소정의 저장 요소의 외관상 임계 전압에 영향을 미치기 때문이다. 다른 상태 코딩(alternate state coding)의 예는, 상위 페이지 데이터가 1일 때 분포(1850)로부터 상태 C로 이동시키고, 상위 페이지 데이터가 0일 때 상태 B로 이동시키는 것이다.
비록 도 18a-c가 4개의 데이터 상태들 및 2개의 데이터 페이지들에 대한 예를 제공하지만, 교시되는 개념은 4개 보다 많거나 적은 상태들 및 2개와 다른 페이지들을 갖는 다른 구현들에도 적용될 수 있다.
도 19는 비휘발성 메모리를 프로그램하는 방법의 일 실시예를 설명하는 흐름도이다. 하나의 실시에 있어서, 저장 요소들은 프로그래밍 이전에 (블록들 또는 다른 단위들로) 소거된다. 단계(1900)에서, "데이터 로드" 커맨드가 제어기에 의해 발행되어, 제어 회로(1210)에 의해 수신된다. 단계(1905)에서, 페이지 어드레스를 나타내는 어드레스 데이터가 제어기 또는 호스트로부터 디코더(1214)에 입력된다. 단계(1910)에서, 어드레스되는 페이지에 대한 프로그램 데이터의 페이지가 프로그래밍을 위해 데이터 버퍼에 입력된다. 그 데이터는 래치들의 적절한 세트에 래치된다. 단계(1915)에서, "프로그램" 커맨드가 제어기에 의해 상태 머신(1212)에 발행된다.
"프로그램" 커맨드에 의해 트리거되면, 단계(1910)에서 래치된 데이터는, 선택된 적절한 워드라인에 인가되는 도 20의 펄스 트레인(2000)의 스텝형(stepped) 프로그램 펄스들을 이용하여 상태 머신(1212)에 의해 제어되는 선택된 저장 요소들 내에 프로그램될 것이다. 단계(1920)에서, 프로그램 전압(VGPM)은 시작 펄스(예를 들어, 12V 또는 다른 값)로 초기화되고, 상태 머신(1212)에 의해 유지되는 프로그램 카운터(PC)는 제로로 초기화된다. 단계(1925)에서는, 현재 설정된 부스트 모드(예를 들어, 소스측 및 드레인측을 동시에 부스트시키는 모드 또는 소스측을 더 일찍 부스트시키는 모드)에 기초하여 부스팅이 적용된다. 예를 들어, 현재 부스트 모드는, 논의되고 있는 바와 같이, 현재 선택된 워드라인 위치의 함수가 될 수 있다. 다른 시도에서, 부스트 모드는 고정되거나, 또는 그렇지 않으면 워드라인 위치와 독립되어 있다. 이를 테면, 소스측은 선택된 모든 워드라인 위치들에 대해 일찍 부스트될 수 있다.
단계(1930)에서는, 제 1 VPGM 펄스가 선택된 워드라인에 인가되어, 이러한 선택된 워드라인과 관련된 저장 요소들의 프로그래밍을 시작한다. 만일 특정의 데이터 래치에 논리 "0"이 저장되어, 해당하는 저장 요소가 프로그램되어야 함을 나타내면, 해당하는 비트라인은 접지된다. 한편, 만일 특정의 래치에 논리 "1"이 저장되어, 해당하는 저장 요소가 자신의 현재 데이터 상태를 유지해야 함을 나타내면, 해당하는 비트라인은 Vdd에 연결되어 프로그래밍을 금지한다.
단계(1935)에서, 선택된 저장 요소들의 상태들이 검증된다. 만일 선택된 저장 요소의 목표 임계 전압이 적절한 레벨에 도달했다고 검출되면, 해당하는 데이터 래치에 저장된 데이터는 논리 "1"로 변경된다. 만일 임계 전압이 적절한 레벨에 도달하지 않은 것으로 검출되면, 해당하는 데이터 래치에 저장된 데이터는 변경되지 않는다. 이러한 방식으로, 자신의 해당하는 데이터 래치에 저장된 논리 "1"을 갖는 비트라인은 프로그램될 필요가 없다. 모든 데이터 래치들이 논리 "1"을 저장하고 있을 때, 상태 머신은 (상기 설명한 와이어드-OR 타입 메커니즘을 통해) 선택된 모든 저장 요소들이 프로그램되었음을 알게 된다. 단계(1940)에서, 모든 데이터 래치 들이 논리 "1"을 저장하고 있는 지에 대해 체크한다. 모든 데이터 래치들이 논리 "1"을 저장하고 있으면, 프로그래밍 프로세스는 완료되고 성공적이 되는데, 그 이유는 선택된 모든 저장 요소들이 프로그램되고 검증되었기 때문이다. 단계(1945)에서, "패스(PASS)"의 상태가 보고된다.
단계(1940)에서, 모든 데이터 래치들이 논리 "1"을 저장하고 있지 않는 것으로 결정되면, 프로그래밍 프로세스는 계속된다. 단계(1950)에서, 프로그램 카운터(PC)가 프로그램 제한 값(PCmax)에 대해 체크된다. 프로그램 제한 값의 일 예는 20이지만, 다른 수들도 이용될 수 있다. 만일 프로그램 카운터(PC)가 PCmax 보다 작지 않으면, 프로그램 프로세스는 실패하게 되며, 단계(1955)에서 "실패(FAIL)"의 상태가 보고된다. 만일 프로그램 카운터(PC)가 PCmax 보다 작으면, 단계(1960)에서, VPGM이 스텝 사이즈 만큼 증가하고, 프로그램 카운터(PC)가 증분된다. 그런 다음, 프로세스는 단계(1930)로 돌아가, 다음 VPGM 펄스를 인가한다.
도 20은 프로그래밍 동안 비휘발성 저장 요소들의 제어 게이트들에 인가되는 예시적인 펄스 트레인(2000)과, 그리고 펄스 트레인 동안 일어나는 부스트 모드의 스위칭을 도시한다. 펄스 트레인(2000)은 프로그래밍을 위해 선택된 워드라인에 인가되는 일련의 프로그램 펄스들(2005, 2010, 2015, 2020, 2025, 2030, 2035, 2040, 2045, 2050...)을 포함한다. 일 실시예에서, 프로그래밍 펄스들은 전압(VPGM)을 갖는 바, 이는 12V에서 시작하여, 20V의 최대값에 이를 때 까지, 각각의 연속적인 프로그래밍 펄스에 대해 증분치(예를 들어, 0.5V) 만큼 증가한다. 프로그램 펄스들 사이에는, 검증 펄스들이 있다. 예를 들어, 검증 펄스 세트(2006)는 3개의 검증 펄스들을 포함한다. 어떠한 실시예들에서는, 데이터가 프로그램되고 있는 각 상태, 예를 들어 상태 A, B 및 C에 대해 검증 펄스가 있을 수 있다. 다른 실시예들에서는, 그 보다 더 많거나 적은 검증 펄스들이 있을 수 있다. 각 세트 내의 검증 펄스들은, 이를 테면 Vva, Vvb 및 Vvc(도 17) 또는 Vvb'(도 18a)의 진폭들을 가질 수 있다.
상기 설명한 바와 같이, 프로그래밍이 일어날 때, 예를 들어 프로그램 펄스가 인가되기 전에 그리고 인가되는 동안, 부스트 모드를 구현하기 위해 워드라인들에 인가되는 전압들이 인가된다. 실제로, 부스트 모드의 부스트 전압들은, 각 프로그램 펄스 약간(slightly) 전에 개시되어, 각 프로그램 펄스 이후에 제거될 수 있다. 한편, 이를 테면, 프로그램 펄스들 사이에서 일어나는 검증 프로세스 동안에는, 부스트 전압들이 인가되지 않는다. 대신에, 전형적으로 부스트 전압들 보다 작은 판독 전압들이 비선택 워드라인들에 인가된다. 이러한 판독 전압들은, 현재 프로그램되고 있는 저장 요소의 임계 전압이 검증 레벨과 비교되고 있을 때, NAND 스트링 내의 이전에 프로그램된 저장 요소들을 온 상태로 유지하는 데에 충분한 진폭을 갖는다.
상기 본 발명의 상세한 설명은 예시와 설명의 목적을 위해 제공되었다. 이러한 설명은 본 발명을 속속들이 규명한 것으로서, 또는 본 발명을 개시된 정확한 형태로 한정하는 것으로서 의도되지 않는다. 상기 교시에 비추어 많은 수정들 및 변형들이 가능하다. 설명된 실시예들은 본 발명의 사상과 실제적인 응용예를 최상으 로 설명함으로써, 당업자가 다양한 실시예들에서 그리고 고려되는 특정의 용도에 적합한 다양한 변형들에 대해 본 발명을 최상으로 이용할 수 있도록 선택된 것이다. 본 발명의 범위는 첨부된 청구범위에 의해서만 규정된다.

Claims (20)

  1. 비휘발성 저장소(storage)를 동작시키는 방법으로서,
    기판의 제 1 영역을 부스팅시키는 단계와, 여기서 비휘발성 저장 요소들의 세트가 적어도 부분적으로 상기 기판 상에 형성되고, 상기 비휘발성 저장 요소들의 세트는 워드라인들의 세트와 통신하고, 상기 워드라인들의 세트중 선택된 워드라인과 통신하는 적어도 하나의 비휘발성 저장 요소를 포함하고, 상기 제 1 영역은 상기 선택된 워드라인의 소스측 상에 있으며; 그리고
    상기 선택된 워드라인의 드레인측 상의 상기 기판의 제 2 영역을 부스팅시키는 단계를 포함하며,
    상기 제 1 영역을 부스팅시키는 단계는 상기 제 2 영역을 부스팅시키는 단계 보다 일찍 일어나는 것을 특징으로 하는 비휘발성 저장소를 동작시키는 방법.
  2. 제 1 항에 있어서,
    상기 제 1, 2 영역들을 부스팅시키는 단계들 동안, 상기 선택된 워드라인의 소스측 상의 워드라인들의 세트 내의 적어도 하나의 워드라인에 절연 전압을 인가하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 저장소를 동작시키는 방법.
  3. 제 1 항에 있어서,
    상기 제 1 영역을 부스팅시키는 단계는 상기 선택된 워드라인의 소스측 상의 워드라인들의 세트 내의 적어도 하나의 워드라인에 패스 전압을 인가하는 단계를 포함하며, 그리고 상기 제 2 영역을 부스팅시키는 단계는 상기 선택된 워드라인의 드레인측 상의 워드라인들의 세트 내의 적어도 하나의 다른 워드라인에 패스 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 비휘발성 저장소를 동작시키는 방법.
  4. 제 1 항에 있어서,
    상기 비휘발성 저장 요소들의 세트는 소스측 선택 게이트와 드레인측 선택 게이트 사이에 뻗어있는 적어도 하나의 NAND 스트링 내에 제공되는 것을 특징으로 하는 비휘발성 저장소를 동작시키는 방법.
  5. 제 4 항에 있어서,
    상기 제 1, 2 영역을 부스팅시키는 단계들 동안 상기 소스측 선택 게이트 및 상기 드레인측 선택 게이트를 닫힌 상태(closed)로 유지하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 저장소를 동작시키는 방법.
  6. 제 1 항에 있어서,
    상기 제 1, 2 영역의 부스팅을 수반(involve)하는 시간 기간의 적어도 일부 동안 상기 선택된 워드라인을 통해 상기 적어도 하나의 비휘발성 저장 요소에 프로그램 전압을 인가하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 저장소를 동작시키는 방법.
  7. 제 6 항에 있어서,
    상기 기판의 제 2 영역을 부스팅시키는 단계는 상기 선택된 워드라인 상에 상기 프로그램 전압을 인가하는 단계 동안 계속되는 것을 특징으로 하는 비휘발성 저장소를 동작시키는 방법.
  8. 제 1 항에 있어서,
    상기 제 1, 2 영역을 부스팅시키는 단계들 동안, 상기 소스측 상의 상기 워드라인들의 세트 내의 적어도 하나의 워드라인에 절연 전압을 인가하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 저장소를 동작시키는 방법.
  9. 제 1 항에 있어서,
    상기 제 1, 2 영역을 부스팅시키는 단계들은 상기 선택된 워드라인을 통해 상기 적어도 하나의 비휘발성 저장 요소를 프로그래밍하기 위해 수행되고, 상기 선택된 워드라인은, 상기 비휘발성 저장 요소들의 세트의 드레인측에 인접하는, 상기 워드라인들의 세트의 워드라인들의 미리 결정된 그룹 중에 있으며; 그리고
    상기 방법은 이후 선택되는 워드라인을 통해 적어도 하나의 부가적인 비휘발성 저장 요소를 프로그래밍하기 위해 상기 이후 선택되는 워드라인의 소스측 영역 및 드레인측 영역의 부스팅을 동시에 개시하는 단계를 더 포함하며, 상기 이후 선택되는 워드라인은 상기 워드라인들의 미리 결정된 그룹 중에 있지 않은 것을 특징으로 하는 비휘발성 저장소를 동작시키는 방법.
  10. 제 9 항에 있어서,
    상기 워드라인들의 미리 결정된 그룹은 상기 워드라인들의 세트의 워드라인들의 25%를 포함하는 것을 특징으로 하는 비휘발성 저장소를 동작시키는 방법.
  11. 기판 상에 적어도 부분적으로 형성되는 비휘발성 저장 요소들의 세트와;
    상기 비휘발성 저장 요소들의 세트와 통신하는 워드라인들의 세트와, 여기서 상기 워드라인들의 세트는 상기 비휘발성 저장 요소들의 세트의 적어도 하나의 비휘발성 저장 요소와 통신하는 선택된 워드라인을 포함하며; 그리고
    상기 비휘발성 저장 요소들의 세트와 통신하는 하나 이상의 제어 회로들을 포함하며,
    여기서, 상기 하나 이상의 제어 회로들은 상기 선택된 워드라인의 소스측 상의 기판의 제 1 영역을 부스팅시키고, 상기 선택된 워드라인의 드레인측 상의 기판의 제 2 영역을 부스팅시키며, 그리고 상기 하나 이상의 제어 회로들은 상기 제 2 영역의 부스팅에 비해 상기 제 1 영역의 부스팅을 일찍 개시하는 것을 특징으로 하는 비휘발성 저장 시스템.
  12. 제 11 항에 있어서,
    상기 하나 이상의 제어 회로들은, 상기 제 1, 2 영역들을 부스팅시키는 동안, 상기 선택된 워드라인의 소스측 상의 워드라인들의 세트 내의 적어도 하나의 워드라인에 절연 전압을 인가하는 것을 특징으로 하는 비휘발성 저장 시스템.
  13. 제 11 항에 있어서,
    상기 하나 이상의 제어 회로들은 상기 선택된 워드라인의 소스측 상의 워드라인들의 세트 내의 적어도 하나의 워드라인에 패스 전압을 인가함으로써 상기 제 1 영역을 부스팅시키고, 상기 하나 이상의 제어 회로들은 상기 선택된 워드라인의 드레인측 상의 워드라인들의 세트 내의 적어도 하나의 다른 워드라인에 패스 전압을 인가함으로써 상기 제 2 영역을 부스팅시키는 것을 특징으로 하는 비휘발성 저장 시스템.
  14. 제 11 항에 있어서,
    상기 비휘발성 저장 요소들의 세트는 소스측 선택 게이트와 드레인측 선택 게이트 사이에 뻗어있는 적어도 하나의 NAND 스트링 내에 제공되는 것을 특징으로 하는 비휘발성 저장 시스템.
  15. 제 14 항에 있어서,
    상기 하나 이상의 제어 회로들은 상기 제 1, 2 영역들을 부스팅시키는 동안 상기 소스측 선택 게이트 및 상기 드레인측 선택 게이트를 닫힌 상태로 유지하는 것을 특징으로 하는 비휘발성 저장 시스템.
  16. 제 11 항에 있어서,
    상기 하나 이상의 제어 회로들은 상기 제 1, 2 영역의 부스팅을 수반하는 시간 기간의 적어도 일부 동안 상기 선택된 워드라인을 통해 상기 적어도 하나의 비휘발성 저장 요소에 프로그램 전압을 인가하는 것을 특징으로 하는 비휘발성 저장 시스템.
  17. 제 16 항에 있어서,
    상기 기판의 제 2 영역의 부스팅은 상기 선택된 워드라인 상에 상기 프로그램 전압을 인가하는 동안 계속되는 것을 특징으로 하는 비휘발성 저장 시스템.
  18. 제 11 항에 있어서,
    상기 하나 이상의 제어 회로들은, 상기 제 1, 2 영역을 부스팅시키는 동안, 상기 소스측 상의 상기 워드라인들의 세트 내의 적어도 하나의 워드라인에 절연 전압을 인가하는 것을 특징으로 하는 비휘발성 저장 시스템.
  19. 제 11 항에 있어서,
    상기 제 1, 2 영역의 부스팅은 상기 선택된 워드라인을 통해 상기 적어도 하나의 비휘발성 저장 요소를 프로그래밍하기 위해 수행되고, 상기 선택된 워드라인은, 상기 비휘발성 저장 요소들의 세트의 드레인측에 인접하는, 상기 워드라인들의 세트의 워드라인들의 미리 결정된 그룹 중에 있으며; 그리고
    상기 하나 이상의 제어 회로들은 이후 선택되는 워드라인을 통해 적어도 하나의 부가적인 비휘발성 저장 요소를 프로그래밍하기 위해 상기 이후 선택되는 워드라인의 소스측 영역 및 드레인측 영역의 부스팅을 동시에 개시하며, 상기 이후 선택되는 워드라인은 상기 워드라인들의 미리 결정된 그룹 중에 있지 않은 것을 특징으로 하는 비휘발성 저장 시스템.
  20. 제 19 항에 있어서,
    상기 워드라인들의 미리 결정된 그룹은 상기 워드라인들의 세트의 워드라인들의 25%를 포함하는 것을 특징으로 하는 비휘발성 저장 시스템.
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