JP4405405B2 - 不揮発性半導体記憶装置 - Google Patents

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Description

本発明は、データの書換えが可能な不揮発性半導体記憶装置、不揮発性半導体記憶装置を搭載した電子カード及びこの電子カードを使用する電子装置に関し、不揮発性半導体記憶装置としては例えばＮＡＮＤ型ＥＥＰＲＯＭに関する。
従来より、半導体メモリの一つとして、データを電気的に書換え可能としたＥＥＰＲＯＭが知られている。中でも、１ビットを記憶する単位であるメモリセルを複数個直列接続して構成されたＮＡＮＤセルを有するＮＡＮＤ型ＥＥＰＲＯＭは、高集積化できるものとして注目されている。ＮＡＮＤ型は、例えば、ディジタルスチルカメラの画像データを記憶するためのメモリカードに利用されている。
ＮＡＮＤセル型ＥＥＰＲＯＭの一つのメモリセルは、半導体基板上に絶縁膜を介して浮遊ゲート（電荷蓄積層）と制御ゲートが積層されたＭＯＳＦＥＴ構造を有する。そして、複数個のメモリセルが隣接するもの同士でソース・ドレインを共用する形で直列接続されてＮＡＮＤセルを構成し、これを一単位としてビット線に接続するものである。このようなＮＡＮＤセルがマトリックス配列されてメモリセルアレイが構成される。メモリセルアレイは、ｐ型ウェル(又はｐ型基板)内に集積形成される。
メモリセルアレイの列方向に並ぶＮＡＮＤセルの一端側(ドレイン側)は、それぞれ選択ゲートトランジスタを介してビット線に共通接続され、他端側(ソース側)はやはり選択ゲートトランジスタを介して共通ソース線に接続されている。メモリトランジスタの制御ゲート及び選択ゲートトランジスタのゲート電極は、メモリセルアレイの行方向にそれぞれワード線(もしくは制御ゲート線)、選択ゲート線として共通接続される。
このＮＡＮＤセル型ＥＥＰＲＯＭの動作は、次の通りである。
データ書込みの動作は、図１２に示されるように、書込みデータ入力後、書込みパルス印加動作と書込みベリファイ動作を繰り返し、書込みベリファイ動作直後に書込み完了が検知された時に終了する。
データ書込み動作は、ビット線コンタクトから最も離れた位置のメモリセル、つまりソース線側のメモリセルから順に行う。書込みパルス印加動作(図６参照)では、選択されたメモリセルの制御ゲートには高電圧ＶＰＰ（＝１８Ｖ程度）を印加し、それよりビット線コンタクト側にあるメモリセルの制御ゲートには中間電位ＶＭ（＝１０Ｖ程度）を印加し、ビット線にはデータに応じて０Ｖ又は電源電圧ＶＣＣを与える。この時には、ビット線コンタクト側の選択ゲートには電源電圧ＶＣＣが、ソース線側の選択ゲート線には０Ｖが与えられる。ビット線に０Ｖが与えられた時、その電位は選択メモリセルのチャネル部まで伝達される。この時には、選択されたワード線と選択メモリセルのチャネル部との電圧差がＶＰＰと大きいため、選択メモリセルのチャネル部から浮遊ゲートにトンネル電流による電子注入が生じる。これにより、その選択されたメモリセルのしきい値は正方向にシフトする。この状態を例えば“０”とする。
ビット線にＶＣＣが与えられた時は、ビット線コンタクト側の選択ゲート電圧がＶＣＣであるため、ＶＣＣ−Vtsg(ただし、Vtsgは選択ゲートトランジスタのしきい値電圧)がＮＡＮＤセル内チャネル部に転送されてフローティング状態となった後、ワード線へのＶＰＰ，ＶＭ充電が行われる。このＶＰＰ，ＶＭへの充電動作時のワード線とＮＡＮＤセル内チャネル部との容量カップリングによりＮＡＮＤセル内チャネル部の電圧がＶＣＣ−Vtsgから上昇しVboost（８Ｖ程度）となる（図１１参照）。この時には、選択されたワード線と選択メモリセルのチャネル部の間の電圧差はＶＰＰ−Vboostと小さいため、電子注入が起こらず、従ってしきい値は変化せず、負に止まる。この状態は“１”である。
データ消去は、選択されたＮＡＮＤセルブロック内の全てのメモリセルに対して同時に行われる。即ち、選択されたＮＡＮＤセルブロック内の全てのワード線（つまり制御ゲート）を０Ｖとし、 ｐ型ウェル(もしくはｐ型基板)に高電圧ＶＥＲＡ（＝２２Ｖ程度）の電圧を印加し、ビット線、ソース線、非選択ＮＡＮＤセルブロック中の全ワード線及び全ての選択ゲート線をフローティング状態とする。これにより、選択ＮＡＮＤセルブロック中の全てのメモリセルで、トンネル電流により浮遊ゲートの電子がｐ型ウェル(もしくはｐ型基板)に放出され、しきい値電圧は負方向にシフトする。
データ読み出し動作は、選択されたメモリセルの制御ゲートを０Ｖとし、それ以外のワード線（つまりメモリセルの制御ゲート）及び選択ゲートを電源電圧より少し高い読出し用中間電圧ＶＲＥＡＤ(通常はＶＣＣの２倍以下の電圧レベル、値としては５Ｖ以下のレベルを用いる)として、選択メモリセルで電流が流れるか否かを検出することにより行われる。
以上のようなＮＡＮＤセル型ＥＥＰＲＯＭに対する従来の書込みパルス印加動作のタイミングを図６に示す。また、他の書込みパルス印加動作の従来例として、特許文献１に記載されている書込み動作も知られている。
従来のデータ書込み方式を使用した場合でも製品に対する信頼性としては問題ないものの、最近は、データ書込み動作の信頼性のさらなる向上が望まれており、さらなる信頼性向上は製品歩留りの向上につなげることができる。
データ書込み動作時の“１”書込みメモリセルへの誤書込み不良（書込みパルス印加動作中の選択ワード線にＶＰＰが印加されている時に誤って“０”データが書き込まれる不良）に対する信頼性のさらなる向上のためには、前記したVboost電圧レベルを高めることが効果的であり、Vboost電圧レベルが高いほどトンネル電流による浮遊ゲートへの電子注入による誤書込み不良の危険を低下できる。従って、図６や特許文献１中の動作よりもVboost電圧レベルを高くできるデータ書込み動作を製品にて使用することが望ましい。
特開平１０-２８３７８８号公報
本発明の目的は、従来のＮＡＮＤセル型等のＥＥＰＲＯＭにおけるデータ書込み動作よりも、誤書込み不良に対する信頼性が高いデータ書込み動作が可能な不揮発性半導体記憶装置を提供することである。
本発明の一態様に係る不揮発性半導体記憶装置は、データの書換えが可能な不揮発性のメモリセル、もしくは前記メモリセルを含むメモリセルユニットがアレイ上に配列されたメモリセルアレイと、前記メモリセルアレイの同一行の前記メモリセルに共通に接続されたワード線と、を備え、データ書込み動作中の書込みパルス印加動作において、選択ワード線に書込み用高電圧、非選択ワード線のうち少なくとも２本の非選択ワード線に書込み用中間電圧が印加されるとともに、選択ワード線とソース線の間に位置する第１のワード線の第１の書込み用中間電圧への充電動作の開始よりも、前記選択ワード線とビット線コンタクトの間に位置する第２のワード線の第２の書込み用中間電圧への充電動作の開始の方が遅い、ことを特徴とする。
本発明の他の態様に係る不揮発性半導体記憶装置は、データの書換えが可能な不揮発性のメモリセル、第１及び第２の選択トランジスタを含むメモリセルユニットがアレイ上に配列されたメモリセルアレイと、前記メモリセルアレイの同一行の前記メモリセルに共通に接続されたワード線と、前記メモリセルアレイの同一行の前記第１の選択トランジスタのゲートに共通に接続された第１の選択ゲート線と、前記メモリセルアレイの同一行の前記第２の選択トランジスタのゲートに共通に接続された第２の選択ゲート線と、を備え、データ書込み動作中の書込みパルス印加動作において、選択ワード線に書込み用高電圧、非選択ワード線のうち少なくとも２本の非選択ワード線に書込み用中間電圧が印加されるとともに、前記選択ワード線と前記第１の選択ゲート線の間に位置する第１のワード線の第１の書込み用中間電圧への充電動作の開始よりも、前記ワード線と前記第２の選択ゲート線の間に位置する第２のワード線の第２の書込み用中間電圧への充電動作の開始の方が遅い、ことを特徴とする。
本発明のさらに他の態様に係る不揮発性半導体記憶装置は、データ書換えの可能な不揮発性のメモリセル、もしくは前記メモリセルを含むメモリセルユニットがアレイ上に配列されたメモリセルアレイと、前記メモリセルアレイの同一行のメモリセルに共通に接続されたワード線と、を備え、データ書込み動作中の書込みパルス印加動作時において、選択ワード線のソース線側隣接ワード線とソース線の間に位置するワード線への充電動作の開始よりも選択ワード線への充電動作の開始の方が遅く、また選択ワード線の充電開始前に前記ソース線側隣接ワード線が第１の電圧から第２の電圧に一度充電された後再び第１の電圧に戻る、ことを特徴とする。
本発明のさらに他の態様に係る不揮発性半導体記憶装置は、データ書換えの可能な不揮発性のメモリセル、もしくは前記メモリセルを含むメモリセルユニットがアレイ上に配列されたメモリセルアレイと、前記メモリセルアレイの同一行のメモリセルに共通に接続されたワード線と、を備え、データ書込み動作中の書込みパルス印加動作時において、選択ワード線のソース線側隣接ワード線とソース線の間に位置するワード線への充電動作の開始よりも選択ワード線とビット線コンタクトの間に位置するワード線への充電動作の開始の方が遅く、また選択ワード線の充電開始前に前記ソース線側隣接ワード線が第１の電圧から第２の電圧に一度充電された後再び第１の電圧に戻ることを特徴とする。
本発明のさらに他の態様に係る不揮発性半導体記憶装置は、データ書換えの可能な不揮発性のメモリセル、もしくは前記メモリセルを含むメモリセルユニットがアレイ上に配列されたメモリセルアレイと、前記メモリセルアレイの同一行のメモリセルに共通に接続されたワード線と、を備え、データ書込み動作中の書込みパルス印加動作時において、選択ワード線のソース線側隣接ワード線とソース線の間に位置するワード線への充電動作の開始よりも選択ワード線とビット線コンタクトの間に位置するワード線への充電動作の開始の方が遅く、また選択ワード線とビット線コンタクトの間に位置するワード線への充電開始前に前記ソース線側隣接ワード線が第１の電圧から第２の電圧に一度充電された後再び第１の電圧に戻ることを特徴とする。
本発明のさらに他の態様に係る不揮発性半導体記憶装置は、データの書換えが可能な不揮発性のメモリセル、もしくは前記メモリセルを含むメモリセルユニットがアレイ上に配列されたメモリセルアレイと、前記メモリセルアレイの同一行の前記メモリセルに共通に接続されたワード線と、を備え、データ書込み動作中の書込みパルス印加動作において、選択ワード線とビット線コンタクトの間に位置する第１のワード線に第１の書込み用中間電圧が印加され、また選択ワード線とソース線の間に位置する第２のワード線に第２の書込み用中間電圧が印加され、前記第１の書込み用中間電圧と前記第２の書込み用中間電圧の充電タイミングが異なる、ことを特徴とする。
本発明のさらに他の態様に係る不揮発性半導体記憶装置は、データの書換えが可能な不揮発性のメモリセル、もしくは前記メモリセルを含むメモリセルユニットがアレイ上に配列されたメモリセルアレイと、前記メモリセルアレイの同一行の前記メモリセルに共通に接続されたワード線と、を備え、データ書込み動作中の書込みパルス印加動作において、選択ワード線とビット線コンタクトの間に位置する第１のワード線に第１の書込み用中間電圧が印加され、また選択ワード線とソース線の間に位置する第２のワード線に第２の書込み用中間電圧が印加され、データ書込み動作中に複数回行われる書込みパルス印加動作の少なくとも１回において前記第１の書込み用中間電圧の設定レベルと前記第２の書込み用中間電圧の設定レベルが異なる、ことを特徴とする。
本発明のさらに他の態様に係る不揮発性半導体記憶装置は、データの書換えが可能な不揮発性のメモリセル、もしくは前記メモリセルを含むメモリセルユニットがアレイ上に配列されたメモリセルアレイと、前記メモリセルアレイの同一行の前記メモリセルに共通に接続されたワード線と、を備え、データ書込み動作中の書込みパルス印加動作において、選択ワード線とビット線コンタクトの間に位置する第１のワード線に第１の書込み用中間電圧が印加され、また選択ワード線とソース線の間に位置する第２のワード線に第２の書込み用中間電圧が印加され、１回のデータ書込み動作中に複数回行われる書込みパルス印加動作の少なくとも１回において前記第１の書込み用中間電圧の設定レベルと前記第２の書込み用中間電圧の設定レベルが異なる、ことを特徴とする。
本発明のさらに他の態様に係る不揮発性半導体記憶装置は、データの書換えが可能な不揮発性のメモリセル、もしくは前記メモリセルを含むメモリセルユニットがアレイ上に配列されたメモリセルアレイと、前記メモリセルアレイの同一行の前記メモリセルに共通に接続されたワード線と、を備え、データ書込み動作中の書込みパルス印加動作において、選択ワード線とビット線コンタクトの間に位置する第１のワード線に第１の書込み用中間電圧が印加され、また選択ワード線とソース線の間に位置する第２のワード線に第２の書込み用中間電圧が印加され、１回のデータ書込み動作中に複数回行われる書込みパルス印加動作において書込みパルス印加動作の回数が増加する毎の電圧設定レベルの変化量が前記第１の書込み用中間電圧と前記第２の書込み用中間電圧にて異なる、ことを特徴とする。
本発明のさらに他の態様に係る不揮発性半導体記憶装置は、データの書換えが可能な不揮発性のメモリセル、もしくは前記メモリセルを含むメモリセルユニットがアレイ上に配列されたメモリセルアレイと、前記メモリセルアレイの同一行の前記メモリセルに共通に接続されたワード線と、を備え、データ書込み動作中の書込みパルス印加動作において、選択ワード線とビット線コンタクトの間に位置する第１のワード線に第１の書込み用中間電圧が印加され、また選択ワード線とソース線の間に位置する第２のワード線に第２の書込み用中間電圧が印加され、１回のデータ書込み動作中に複数回行われる書込みパルス印加動作において前記第１の書込み用中間電圧の電圧設定レベルが書込みパルス印加動作の回数が増加する毎に変わるとともに前記第２の書込み用中間電圧の電圧設定レベルは書込みパルス印加動作の回数に依らず一定値となる、ことを特徴とする。
本発明に係る不揮発性半導体記憶装置によれば、選択ワード線に接続されたメモリセルのチャネル領域のブースト電圧のレベルを高めることができるので、信頼性の高い書込み動作を実現できる。
本発明の実施形態においては、ＮＡＮＤセル型等のＥＥＰＲＯＭのデータ書込み動作におけるワード線の新たな電圧制御方法、及びタイミングを用いることにより、“１”データ書込みＮＡＮＤ内の選択メモリセルのチャネル部電圧Vboostを従来のデータ書込み動作時よりも高くでき、従って誤書込み不良に対する信頼性を従来よりも大幅に向上させることができる。従って、本発明の実施形態を用いることにより、従来よりも大幅に信頼性の高いチップを実現でき、合わせて製品歩留りの向上も実現できる。
従って、本発明の実施形態により、安価で信頼性の高い書込み動作を備えた不揮発性半導体記憶装置、これを搭載した電子カード、この電子カードを利用する電子装置を提供することができる。
本発明の実施形態について図面を参照して、「１．ＮＡＮＤセルの構造の説明」、「２．ＮＡＮＤセルの動作の説明」、「３．ＮＡＮＤ型ＥＥＰＲＯＭの全体構成、及び回路構成の説明」、「４．他の不揮発性半導体記憶装置、電子カードおよび電子装置への適用」の順序で説明する。
１．ＮＡＮＤセルの構造の説明
図１は、本発明の実施形態に係るＮＡＮＤセルの断面の模式図である。図２は、図１のII(a)-II(b)断面の模式図である。図３は、図１のIII(a)-III(b)断面の模式図である。図４は、図１のＮＡＮＤセルの等価回路図である。
図１〜図４に示すように、ＮＡＮＤセル１は、ｐ−型の半導体基板３（若しくはｐ−型のウェル３）に８個のメモリセルＭＣ１〜８が形成された構造を有する。メモリセルは、データの電気的な書換えが可能な不揮発性のセルである。各メモリセルは同じ構成をしており、メモリセルＭＣ１を例にすれば、基板３（もしくはウェル３）の表面に所定の間隔を設けて形成されたｎ＋型の不純物領域５（ソース／ドレイン）と、基板３（もしくはウェル３）のうち不純物領域５同士の間に位置するチャネル領域７と、領域５，７の周囲に形成された素子分離絶縁膜９と、チャネル領域７上にゲート絶縁膜１１を介して形成された浮遊ゲート１３と、浮遊ゲート１３上に絶縁膜１５を介して形成されたワード線ＷＬ１と、を備える。ワード線ＷＬ１のうち、浮遊ゲート１３上に位置する部分が制御ゲートとして機能する。
ＮＡＮＤセル１は、８個のメモリセルを隣接するもの同士でソース／ドレインが共用される形で直列接続して構成される。以下の実施形態では、主としてＮＡＮＤセル１を構成するメモリセルの数が８個の場合で説明しているが、他の場合、例えばＮＡＮＤセル１を構成するメモリセルの数が３，４，１６，３２，６４個の場合でも同様に本発明は有効である。
メモリセルＭＣ８側には、不純物領域５を介してメモリセルＭＣ８に接続されると共に選択ゲート線ＳＧ２を有する選択トランジスタＴｒ２が形成されている。選択トランジスタＴｒ２は、ＮＡＮＤセル１内のメモリセルと、半導体基板３（もしくはウェル３）に形成されたｎ＋型の不純物領域であるソース線ＳＬと、の接続および切り離しの制御をする。
一方、メモリセルＭＣ１側には、選択ゲート線ＳＧ１を有する選択トランジスタＴｒ１が形成されている。選択トランジスタＴｒ１は不純物領域５を介してメモリセルＭＣ１と接続されている。選択トランジスタＴｒ１は、ＮＡＮＤセル１内のメモリセルとビット線ＢＬとの接続および切り離しの制御をする。選択ゲート線ＳＧ１，２の下には、浮遊ゲート１３と同時にパターニングにより形成された導電膜１６がある。選択ゲート線ＳＧ１，２と導電膜１６とは、図示しないスルーホールを介して接続されており、従って選択ゲート線ＳＧ１とＳＧ１の下に位置する導電膜１６は同電位にあるとともに、選択ゲート線ＳＧ２とＳＧ２の下に位置する導電膜１６も同電位にある。従って、通常、この導電膜１６も選択ゲート線と呼ばれる。
メモリセルＭＣ１〜８および選択トランジスタＴｒ１，２を覆うように層間絶縁膜１７が形成されている。層間絶縁膜１７上にはワード線ＷＬ１〜８と交差する方向に延びるビット線ＢＬが形成されている。ビット線ＢＬは、選択トランジスタＴｒ１と接続、つまり半導体基板３（もしくはウェル３）に形成されたｎ＋型の不純物領域１９に接続される。この接続箇所をビット線コンタクトＢＬＣという。
ＮＡＮＤセル１がマトリクス状に配置されてメモリセルアレイが構成される。図５はメモリセルアレイ２１の一部の等価回路図である。ワード線ＷＬ１〜８は、メモリセルアレイ２１の同一行のメモリセルにそれぞれ共通接続されている。選択ゲート線ＳＧ１，２も、メモリセルアレイ２１の同一行の選択トランジスタにそれぞれ共通接続されている。複数のビット線ＢＬは、メモリセルアレイ２１の同一列のメモリセルにそれぞれ接続されている。
同一のワード線や選択ゲート線を共有するＮＡＮＤセル群をブロックと呼ぶ。メモリセルアレイ２１はブロックに分割されている。選択ゲートによりブロックの選択がなされる。例えば、図５中の破線で囲まれた領域が1個のブロック２３となる。読出しや書込み等の動作は、通常、複数のブロックのうち1個を選択して実行される。
ＮＡＮＤセル型ＥＥＰＲＯＭのように、複数のメモリセルを含む基本単位がマトリクス状に配置されてメモリセルアレイが構成される不揮発性半導体記憶装置に対して、本発明を適用することは有効となる。上記した基本単位（例えば１つのＮＡＮＤセル）を通常メモリセルユニットと呼び、ＮＡＮＤセルによって構成されるメモリセルアレイはメモリセルユニットがマトリクス状に配置されて構成される、と表現される。
２．ＮＡＮＤセルの動作の説明
最初に、ＮＡＮＤセルの消去動作を説明する。消去は、選択されたＮＡＮＤセルのブロック２３（図５）内の全てのメモリセルに対して同時に行われる。 即ち、選択されたブロック２３内の全てのワード線を０Ｖとし、半導体基板３（図１、なお、ｐ型ウェルにＮＡＮＤセルが形成されている場合はｐ型ウェル３）に高電圧ＶＥＲＡ（＝２２Ｖ程度）を印加する。一方、ビット線、ソース線、非選択のブロック中のワード線及び全ての選択ゲート線をフローティング状態とする。これにより、選択されたブロック２３中の全てのメモリセルにおいて浮遊ゲート中の電子がトンネル電流により半導体基板に放出される。この結果、これらのメモリセルのしきい値電圧が負方向にシフトする。
読出し動作は、選択ワード線を０Ｖとし、非選択ワード線及び選択ゲート線を電源電圧より少し高い読出し用中間電圧ＶＲＥＡＤとする。これにより、選択ワード線に接続されたメモリセルに電流が流れるか否かを検出する。
データ書込みの対象となるメモリセルは、データ書込み直前には全て“１”データを保持した状態、つまりしきい値電圧が負の状態にある。
書込みは、ビット線コンタクトＢＬＣから最も離れた位置のメモリセルＭＣ８、つまりソース線ＳＬ側のメモリセルから順に行う。以下の書込みパルス印加動作などのデータ書込み動作説明では、メモリセルＭＣ３が選択された場合（つまりＷＬ３が選択ワード線の場合）を例にとって本発明の説明を行うが、他のメモリセルＭＣ１，ＭＣ２，ＭＣ４−８が選択された場合でも本発明は同様に有効である。
図１２は、書込み動作のフローチャートである。書込み動作は、図１２に示すように、書込みデータ（“０”または“１”）が入力された後、データの書込みが完了するまで、書込みパルス印加と書込みベリファイ（つまりベリファイ読み出し動作）とが繰り返し行われる。全ての“０”データ書込み対象のメモリセルに対して、しきい値が所定の値に達した後に書込み完了となる。以下においては、データ書込み動作のうち、書き込みパルス印加動作に対する従来例、比較例及び本発明の実施形態を主に説明する。
本発明の実施形態に係るＮＡＮＤセルの動作について説明する前に、この動作の理解の前提として、まず「ＮＡＮＤセルの書込みパルス印加動作の従来例及び比較例（従来例、比較例１，比較例２）」について説明する。その後に「本発明の種々の実施形態に係るＮＡＮＤセルの書込みパルス印加動作例」を説明する。
まず、書込みパルス印加動作の従来例について、図６〜図１１を用いて説明する。
［ＮＡＮＤセルの書込みパルス印加動作の従来例］
図６は、書込みパルス印加動作の従来例を説明するためのタイミングチャートである。図７は、“０”書込みが行われるメモリセルを含むＮＡＮＤセルの等価回路図であり、図８は、“０”書込みが行われるメモリセルの模式図である。図９は“１”書込みが行われるメモリセルを含むＮＡＮＤセルの等価回路図であり、図１０は“１”書込みが行われるメモリセルの模式図である。図１１は、“１”書込みが行われるメモリセルにおけるチャネル領域とワード線との間で生じる容量カップリングを説明する図である。これらの図において、上記文章中で既に説明を行った図中の符号と同一のものについては、同一符号を付すことにより説明を省略する。
まず、メモリセルＭＣ３に“０”書込みをする場合について図６〜図８を用いて説明する。時刻ｔ１で、選択ゲート線ＳＧ１にＶＣＣ（電源電圧）を印加して選択トランジスタＴｒ１をオンにすると共にビット線ＢＬを０Ｖ（接地電圧）にする。なお、選択ゲート線ＳＧ２は０Ｖなので、選択トランジスタＴｒ２はオフを維持する。
時刻ｔ２で各ワード線の充電を開始する。具体的には、メモリセルＭＣ３のワード線ＷＬ３を高電圧ＶＰＰ（１８Ｖ程度）とし、残りのワード線を中間電圧ＶＭ（１０Ｖ程度）にする。ビット線ＢＬの電圧は０Ｖなので、その電圧は選択されたメモリセルであるメモリセルＭＣ３のチャネル領域７まで伝達される。つまり、図６のChannel（チャネル領域７）の電位は０Ｖが維持される。
ワード線ＷＬ３とチャネル領域７との間の電位差が大きいため、図８に示すようにメモリセルＭＣ３の浮遊ゲート１３にトンネル電流により電子ｅが注入される。これにより、メモリセルＭＣ３のしきい値が正の状態（“０”が書込まれた状態）となる。
一方、メモリセルＭＣ３に“１”書込みをする場合について、上記“０”書込みと異なる点を中心に図６、図９〜図１１を用いて説明する。時刻ｔ１で、ビット線ＢＬをＶＣＣ（電源電圧）にする。選択ゲート線ＳＧ１の電圧がＶＣＣであるため、チャネル領域７の電圧がＶＣＣ−Vtsg（ただし、Vtsgは選択トランジスタＴｒ１のしきい値電圧である。）になると、選択トランジスタＴｒ１がカットオフする。したがって、図６のChannel（チャネル領域７）は、電圧がＶＣＣ−Vtsgのフローティング状態となる。
時刻ｔ２で、各ワード線の充電を開始すると、各ワード線とチャネル領域７との容量カップリングにより、Channel（チャネル領域７）の電圧がＶＣＣ−Vtsgから上昇しＶboost（８Ｖ程度）となる。図１１は上記容量カップリングを説明するものであり、Ｃ１は空乏層容量、Ｃ２，Ｃ３は絶縁膜容量、２５は空乏層端を示している。
チャネル領域７の電圧がＶboostとなることにより、“０”の書込みの場合と異なり、ワード線ＷＬ３とチャネル領域７の間の電位差が小さい。したがって、図１０に示すように、メモリセルＭＣ３の浮遊ゲート１３には、トンネル電流による電子注入が起こらない。よって、メモリセルＭＣ３のしきい値は、負の状態（“１”が書込まれた状態）に保たれる。
また、上述した書込みパルス印加動作では、ソース線ＳＬが０Ｖでなく、１Ｖ〜ＶＣＣとなっている。これは、“１”書込みＮＡＮＤセル１でのソース線ＳＬ側の選択トランジスタＴｒ２のカットオフ特性を向上させるためである。上記の通り、“１”書込みをするＮＡＮＤセル１では、ＮＡＮＤセル１内のチャネル領域がフローティング状態にある。このため、もし選択トランジスタＴｒ２にリーク電流があれば、チャネル領域の電圧レベルがVboostから低下してしまうため、誤書込み不良(つまり“１”データ書込み対象のメモリセルが書込み動作中に誤って“０”データに書込まれてしまう不良)の危険性が高くなる。ソース線ＳＬの電圧を０Ｖでなく正電圧に設定することにより、選択トランジスタＴｒ２のカットオフ特性が向上するため、リーク電流を大幅に低減することができる。
［ＮＡＮＤセルの書込みパルス印加動作の比較例１］
図１３は、比較例１に係る書込みパルス印加動作を説明するためのタイミングチャートである。図１４は、比較例１において“１”書込みが行われるメモリセルを含むＮＡＮＤセルの等価回路図である。比較例１については、図１３および図１４を用いて、従来例と異なる点を中心に説明する。
「従来の技術」で説明したように、“１”データ書込み時、チャネル領域の電圧上昇が大きいほど、トンネル電流により電子が浮遊ゲートに注入される危険が低下することになり、誤書込み不良に対する信頼性が向上する。このような誤書込み不良に対する信頼性向上の実現のために、比較例１は、ワード線ＷＬ３とソース線ＳＬ側で隣接しているワード線ＷＬ４の電圧を０Ｖとし、選択メモリセルＭＣ３のチャネル領域の電圧上昇量を従来例よりも大きくすることを目的としている。比較例１について、次に説明する。
ワード線ＷＬ４が０Ｖに固定されていると、このワード線に接続されたメモリセルＭＣ４がカットオフとなる瞬間以降、メモリセルＭＣ４よりもソース線ＳＬ側にあるメモリセル（ＭＣ５〜８）のチャネル領域と、メモリセルＭＣ４よりもビット線コンタクトＢＬＣ側にあるメモリセル（ＭＣ１〜３）のチャネル領域と、が非導通になる。これにより、“１”データを書込むべきメモリセルＭＣ３のチャネル領域の電圧上昇は、ワード線ＷＬ１〜３と、これらのワード線に接続されたメモリセルＭＣ１〜３のチャネル領域と、の容量カップリングにより決定される。よって、メモリセルＭＣ３のチャネル領域の電圧はＶＣＣ−Vtsgから上昇しＶboost1となる。
例えば、ワード線ＷＬ４と接続されたメモリセルＭＣ４が“０”保持している場合、比較例１の動作中にはメモリセルＭＣ４は常にオフ状態にある。この場合には、選択メモリセルＭＣ３のチャネル領域の電圧値は、
比較例１：Vboost1 ＝ (ＶＣＣ−Vtsg) ＋ α×（ＶＰＰ＋２×ＶＭ）／３
従来例 ：Vboost ＝ (ＶＣＣ−Vtsg) ＋ α×（ＶＰＰ＋７×ＶＭ）／８
となるため、「ＶＰＰ（１８Ｖ）＞ ＶＭ（１０Ｖ）」を考慮すると、比較例１のＶboost１は、従来例のＶboost（図６）よりも大きくなる。ただし、ＶＰＰはワード線ＷＬ３の電圧であり、「２×ＶＭ」はワード線ＷＬ１，２の電圧を足した電圧であり、「７×ＶＭ」はワード線ＷＬ１，２，４〜８の電圧を足した電圧である。また、αはワード線電圧上昇量に対するチャネル領域電圧の上昇量の比率である。
以上より、ワード線ＷＬ４と接続されたメモリセルＭＣ４が“０”データを保持している場合には、比較例１によれば従来例よりも、“１”書込み時にチャネル領域の電圧上昇量を大きくできるため、誤書込み不良の危険を大幅に低下させることができる。
また、ワード線ＷＬ４と接続されたメモリセルＭＣ４が“０”データではなく“１”データを保持している場合でも、メモリセルＭＣ４のゲートが０Ｖかつソース／ドレインがＶＣＣ−Vtsgにある時にメモリセルＭＣ４がカットオフ状態にあれば(つまりＷＬのＶＰＰ，ＶＭへの充電開始直前にＭＣ４がカットオフ状態にあれば)、メモリセルＭＣ４が“０”データ保持の場合と同様に、
Vboost1 ＝ (ＶＣＣ−Vtsg) ＋ α×（ＶＰＰ＋２×ＶＭ）／３
となり、Vboost1の電圧レベルを十分高くできるため、誤書込み不良を大幅に低下させることができる。
しかしながら、ワード線ＷＬ４と接続されたメモリセルＭＣ４が“１”を保持しかつメモリセルＭＣ４のゲートが０Ｖ, ソース／ドレインがＶＣＣ−Vtsgにある時にメモリセルＭＣ４がカットオフ状態にない場合(つまりＷＬのＶＰＰ，ＶＭへの充電開始直前にＭＣ４がカットオフ状態にない場合)には、比較例１を用いた場合でも、Ｖboost１レベルの（従来例のVboostレベルからの改善量が）十分に大きくできず、従って、従来例からの大幅な誤書込み不良に対する信頼性向上が困難となる。この理由は以下の通りである。
メモリセルＭＣ４がワード線へのＶＰＰ，ＶＭ充電開始時にオン状態にあれば、比較例１において、
ＭＣ１カットオフ前：ΔVboost1 ∝ α×（ΔＶＰＰ＋６×ΔＶＭ）／８
ＭＣ１カットオフ後：ΔVboost1 ∝ α×（ΔＶＰＰ＋２×ΔＶＭ）／３
となり、ＭＣ１がカットオフするまではVboost1の電圧上昇量が小さくなるため、ＭＣ１保持データが”0”の場合（常に、ΔVboost1 ∝ α×（ΔＶＰＰ＋２×ΔＶＭ）／３）よりもＷＬとの容量カップリングによるＭＣ３のチャネル領域電圧上昇量があまり大きくならない。したがって、最終的なVboost1の値もあまり高くならず、従来例からの大幅な信頼性向上が困難となる。
また、書込みパルス印加動作の従来例として、「従来の技術」にて記述した『特許文献１(特開平１０-２８３７８８号公報)中の図１０や図１１』を使用する場合でも、書込みパルス印加動作中のワード線充電開始タイミングとしては基本的には『本明細書中の図１３』と同様の動作であるため、Vboostの値や信頼性も『本明細書中の図１３』と同程度となり、結果として従来例からの大幅な信頼性向上の実現が困難となる。
［ＮＡＮＤセルの書込みパルス印加動作の比較例２］
図１５は、比較例２の書込みパルス印加動作を説明するためのタイミングチャートである。比較例２ではワード線ＷＬ３の充電開始（時刻ｔ３）を、残りのワード線の充電開始よりも遅くしている。この方法を用いると、ワード線へのＶＰＰ，ＶＭ充電開始時にメモリセルＭＣ４がオン状態にある場合に対して、比較例１よりも最終的なＶboost１の値を高くできる。次に詳細に説明する。
ここで、誤書込み不良に対して最も厳しい場合、つまりワード線の充電開始時にメモリセルＭＣ４がオン状態にある場合における図１３と図１５の動作の比較を考える。図１３の比較例１では、充電をする全てのワード線（ワード線ＷＬ１〜３，５〜８）の充電は同時に開始されるので、これらのワード線の充電途中でメモリセルＭＣ４がカットオフされることになる。これに対して、図１５の比較例２では、ワード線ＷＬ３の充電開始を遅らせているため、ワード線ＷＬ１，２，５〜８の充電途中でメモリセルＭＣ４がカットオフされる。その後に、ワード線ＷＬ３の充電が開始される。ＶＰＰはＶＭに比べて高く、またメモリセルＭＣ４がオフ状態となった後にＷＬ３を０Ｖ→ＶＰＰとできるため、ＷＬ３の充電による容量カップリングの効果をメモリセルＭＣ１−３のチャネル領域に限定でき(つまりＷＬ３充電効果をＭＣ４−８のチャネル領域に分散されることがなく)、従って比較例１の場合よりもＶboost１を高くできる。
上記した比較例１，比較例２を用いると、従来例の場合よりも誤書込みに対する信頼性向上を実現させることができる。しかしながら、以下に述べる本発明の実施形態を用いると、比較例１，比較例２を用いた場合よりもさらに、書込みパルス印加動作時の選択メモリセルのチャネル部の電圧を高くすることができる。
［本発明の実施形態に関する説明］
以下に説明する本発明に係る実施形態を用いると、ワード線の充電開始時にメモリセルＭＣ４がオン状態にある場合の選択メモリセルのチャネル部の電圧レベルを従来例や比較例１，比較例２よりも大幅に高くでき、従って誤書込み不良の危険を従来例や比較例１，比較例２よりも大幅に低下させることが可能である。以下の実施形態の説明では、誤書込み不良の危険が最も高い「ワード線の充電開始時にメモリセルＭＣ４がオン状態にある」場合に対する動作について主に説明する。なお、「ワード線の充電開始時にメモリセルＭＣ４がオフ状態にある」場合には、比較例を使用しても信頼性の高いデータ書込みを実現でき、また以下に述べる本発明の実施形態を使用した場合でも従来例や比較例使用時と同等以上の信頼性を持つ書込み動作が実現できる。
［本発明の第１実施形態に係る書込みパルス印加動作］
図１６に、本発明の第１実施形態に係る書込みパルス印加動作のタイミングチャートを示す。
図１６はＷＬ１，２，３，５−８の充電タイミングが図１５と異なり、ＷＬ５−８の充電完了後ＷＬ１，２の充電を開始し、さらにＷＬ１，２の充電完了後ＷＬ３の充電を開始している。この場合には、もしメモリセルＭＣ４がＷＬ充電開始前にオン状態にある場合でも、ＷＬ５−８の充電時に容量カップリングによりメモリセルＭＣ４のチャネル領域の電圧が上昇するため、ＷＬ１，２の充電開始前にメモリセルＭＣ４がオフ状態となり、従ってＷＬ１，２の０Ｖ→ＶＭ１の充電時やＷＬ３の０Ｖ→ＶＰＰの充電時には常にＭＣ４はオフ状態となるため、
Vboost1 ＝ Vboost0 ＋ α×（ＶＰＰ＋２×ＶＭ）／３
となる。ただし、Vboost0はメモリセルＭＣ４がオフ状態となる時のメモリセルＭＣ４のチャネル領域の電圧であり、Vboost0 ＞ ＶＣＣ−Vtsg である。このVboost1の値は従来例や比較例におけるVboostやVboost1の値よりも高い値となるため、図１６の動作方法を用いることにより従来例や比較例を用いる場合よりも誤書込みの危険を大幅に低下させることができる。
上記したように、図１６の動作では、ワード線ＷＬ１−３のＶＰＰ，ＶＭへの充電開始時にはメモリセルＭＣ４がオフ状態にあるため、ワード線ＷＬ１−３の０Ｖ→ＶＰＰ，ＶＭ時のワード線とメモリセルのチャネル領域の容量カップリングによるチャネル電圧上昇の効果が全てＭＣ１−３のメモリセルのチャネル領域のみに限定でき、従って上記したように従来例や比較例よりもVboost1の電圧を高くできる。
［本発明の第２実施形態に係る書込みパルス印加動作］
図１７に、本発明の第２実施形態に係る書込みパルス印加動作のタイミングチャートを示す。
図１７の書込みパルス印加動作は、ＷＬ１，ＷＬ２の０Ｖ→ＶＭ１への充電タイミングがＷＬ３の０Ｖ→ＶＰＰの充電タイミングと同じであることが図１６との違いである。図１７の動作の場合も図１６の動作の場合と同様に、メモリセルＭＣ４がＷＬ充電開始前にオン状態にある場合でも、ＷＬ５−８の充電時に容量カップリングによりメモリセルＭＣ４のチャネル領域の電圧が上昇するため、ＷＬ１−３の充電開始前にメモリセルＭＣ４がオフ状態となり、従ってＷＬ１，ＷＬ２の０Ｖ→ＶＭ１の充電時やＷＬ３の０Ｖ→ＶＰＰの充電時には常にメモリセルＭＣ４はオフ状態となる。従って、図１６の動作の場合と同様のVboost1の値を実現できるため、図１７の動作方法を用いることにより従来例や比較例を用いる場合よりも誤書込みの危険を大幅に低下させることができる。
ここで、図１７の動作を、『特許文献１(特開平１０-２８３７８８号公報)中の図１２や図１３』と比較する。
『特許文献１中の図１２や図１３』では、ワード線の０Ｖから３Ｖや６Ｖへの充電に対しては、選択ワード線及び非選択ワード線(選択ワード線のソース線側隣接ワード線を除く)は全て同じタイミングにて充電され、３Ｖや６ＶからＶＰＰやＶＭに充電するタイミングが、「選択ワード線のソース線側隣接ワード線よりもソース線寄りのワード線」の方が「選択ワード線及び選択ワード線よりもビット線コンタクト寄りのワード線」よりも早くなっている。この動作では、ワード線充電開始（０Ｖ→３Ｖ，６Ｖの充電動作の開始）時にメモリセルＭＣ４がオン状態にある場合には、メモリセルＭＣ４がオフ状態となる時には既にＷＬ１−３は正電圧まで充電されている状態にある。
一方、『本明細書中の図１６や図１７』の動作では、メモリセルＭＣ４がオフ状態となる時には、ＷＬ１−３はまだ０Ｖにあり、その後ＶＰＰ，ＶＭまで充電される。
この場合には、メモリセルＭＣ４がオフ状態となった後のＷＬ１−３の電圧増加量が『特許文献１中の図１２や図１３』よりも『本明細書中図１６や図１７』の動作の方が大きくなるため、メモリセルＭＣ４がオフ状態となった後のＷＬ１−３電圧増加によるメモリセルＭＣ３のチャネル領域電圧上昇量も『特許文献１中の図１２や図１３』よりも『本明細書中図１６や図１７』の動作の方が大きくなる。従って、『特許文献１中の図１２や図１３』よりも『本明細書中図１６や図１７の動作』の方が誤書込みに対する信頼性を向上できる。
［本発明の第３実施形態に係る書込みパルス印加動作］
図１８に、本発明の第３実施形態に係る書込みパルス印加動作のタイミングチャートを示す。
図１８の書込みパルス印加動作は、ＷＬ１，ＷＬ２の０Ｖ→ＶＭ１の充電タイミングよりもＷＬ３の０Ｖ→ＶＰＰへの充電タイミングの方が早いことが図１６，図１７との違いである。図１８の動作の場合も図１６，図１７の動作の場合と同様に、もしメモリセルＭＣ４がＷＬ充電開始前にオン状態にある場合でも、ＷＬ５−８の充電時に容量カップリングによりメモリセルＭＣ４のチャネル領域の電圧が上昇するため、ＷＬ３の充電開始直前にはメモリセルＭＣ４がオフ状態となり、従ってＷＬ３の０Ｖ→ＶＰＰの充電開始時やＷＬ１，ＷＬ２の０Ｖ→ＶＭ１の充電開始時にはメモリセルＭＣ４はオフ状態にある。従って、図１６，図１７の動作の場合と同様のVboost1の値を実現できるため、図１８の動作方法を用いることにより従来例や比較例を用いる場合よりも誤書込みの信頼性を大幅に向上させることができる。
［本発明の第４実施形態に係る書込みパルス印加動作］
図１９は、第４実施形態に係るＮＡＮＤセルの書込み動作を説明するためのタイミングチャートである。第４実施形態では、メモリセルＭＣ３に“１”書込みをする際に、ワード線ＷＬ５−８の充電完了後にワード線ＷＬ１−３の充電を開始する図１６の動作に加えて、ＷＬ５−８の充電時にＷＬ４を０Ｖ→ＶＨとし、ＷＬ１−３充電開始前にＷＬ４を０Ｖに戻す。これが、Ｖboost１を高くできる理由について説明する。
図１６の動作の場合には、ＷＬ１，ＷＬ２の充電開始時における選択メモリセルＭＣ３のチャネル部の電圧Vboost0は、メモリセルＭＣ４のしきい値電圧により決まる。メモリセルのＭＣ４のしきい値電圧が正の場合にはＭＣ４は書込みパルス印加動作の間ずっとオフ状態にあるため、Vboost0＝ＶＣＣ−Vtsg となり、一般にVboost0＝ＶＣＣ−Vtsg ＜ Vboost2となる。また、メモリセルＭＣ４のしきい電圧が負の場合には、「ＷＬ４＝０Ｖの状態にてＭＣ４が転送可能な電圧の最高値」と「ＶＣＣ−Vtsg」の高い方の電圧にVboost0が設定され、この時にはVboost0 ＜ Vboost2 となる。
図１９の動作の場合には、ＷＬ５−８の充電完了時にはＷＬ４がＶＨにあり、メモリセルＭＣ５−８のチャネル領域からＭＣ１−３のチャネル領域に向けて電流が流れる。
もし、ＶＨレベルが十分高い電圧ならば、ＷＬ４がＶＨ電圧にある時にはメモリセルＭＣ４のチャネル領域は常にオン状態となりメモリセルＭＣ１−８のチャネル領域は導通状態にあるためメモリセルＭＣ１−８のチャネル領域は平均化される。続いてＷＬ４がＶＨ→０Ｖとなった後にも、ＭＣ１−３のチャネル領域とＭＣ５−８のチャネル領域は同電位となり、Vboost3＝Vboost4となる。この場合には、Vboost3は（図１６中の）Vboost0と（図１６中の）Vboost2が平均化された電圧に相当する、一般にVboost0 ＜ Vboost3＝Vboost4 ＜ Vboost2となる。
また、ＶＨレベルが十分に高くない場合には、ＷＬ４がＶＨ電圧にある時にメモリセルＭＣ５−８のチャネル領域からＭＣ１−３のチャネル領域に向けて電流が流れた後、メモリセルＭＣ４がオフ状態となる。この場合も、ＷＬ４がＶＨ電圧にある時にメモリセルＭＣ５−８のチャネル領域からＭＣ１−３のチャネル領域に向けて電流が流れるため、ＷＬ４を０Ｖに固定する場合に比べて、ＷＬ１−３の充電開始直前のメモリセルＭＣ１−３のチャネル領域の電圧を高くできる。つまり、Vboost0 ＜ Vboost3となる。ただし、上記した「ＶＨレベルが十分に高い電圧」の場合の方が「ＶＨレベルが十分に高くない」場合よりも、Vboost3の電圧を高くでき、従って誤書込み不良の危険をさらに低下させることができる、という特徴がある。なぜならば、「ＶＨレベルが十分に高い電圧」の場合の方が、ＷＬ４がＶＨ電圧になる時にメモリセルＭＣ５−８のチャネル領域からＭＣ１−３のチャネル領域に向けて流れる電流量をより大きくできるためである。
上記したように、図１９と図１６を比較するとVboost0 ＜ Vboost3となるため、ＷＬ１−３充電開始直前のメモリセルＭＣ１−３のチャネル領域の電圧は、図１６の動作の場合よりも図１９の動作の場合の方が常に高くなり、従ってＷＬ１−３充電後のメモリセルＭＣ３のチャネル領域の電圧Vboost1も図１９の動作の場合の方が高くできる。従って、図１９の動作を用いることにより、さらに誤書き込みに対する信頼性を向上させることができる。
［本発明の第５実施形態に係る書込みパルス印加動作］
図２０は、第５実施形態に係るＮＡＮＤセルの書込み動作を説明するためのタイミングチャートである。図２０の動作における図１９の動作からの変更点はＷＬ１，ＷＬ２の０Ｖ→ＶＭ１への充電開始タイミングとＷＬ３の０Ｖ→ＶＰＰへの充電開始タイミングが同じであることである。図２０の動作の場合にも、図１９の場合と同様に、ＷＬ１−３の充電開始前にＷＬ５−８の充電開始及びＷＬ４の０Ｖ→ＶＨ→０Ｖが行われるため、ＷＬ１−３の充電開始直前の電圧を図１９の動作の場合と同じレベルに設定できる。従って、図２０の動作を用いることにより、図１９の動作を用いた場合と同程度に、誤書込み不良に対する信頼性を向上させることができる。
［本発明の第６実施形態に係る書込みパルス印加動作］
図２１は、第６実施形態に係るＮＡＮＤセルの書込み動作を説明するためのタイミングチャートである。図２１の動作における図１９の動作からの変更点は、ＷＬ１，ＷＬ２の０Ｖ→ＶＭ１への充電開始タイミングよりもＷＬ３の０Ｖ→ＶＰＰへの充電開始タイミングの方が早いことである。図２１の動作の場合にも、図１９，図２０の場合と同様に、ＷＬ１−３の充電開始前にＷＬ５−８の充電開始及びＷＬ４の０Ｖ→ＶＨ→０Ｖが行われるため、ＷＬ１−３の充電開始直前の電圧を図１９，図２０の動作の場合と同じレベルに設定できる。従って、図２１の動作を用いることにより、図１９，図２０の動作を用いた場合と同程度に、誤書込み不良に対する信頼性を向上させることができる。
［本発明の第７実施形態に係る書込みパルス印加動作］
図２２は、第７実施形態に係るＮＡＮＤセルの書込み動作を説明するためのタイミングチャートである。図２２の動作の図１９の動作との違いはＷＬ４の０Ｖ→ＶＨの充電開始タイミングのみである。図２２のように、ＷＬ４の０Ｖ→ＶＨの充電開始タイミングを図１９の動作よりも早くした場合にも、ＷＬ１−３の充電開始前にＷＬ５−８の充電開始及びＷＬ４の０Ｖ→ＶＨ→０Ｖが行われるため、ＷＬ１−３の充電開始直前の電圧を図１９−２１の動作と同じレベルに設定でき、従って誤書込み不良に対する信頼性を向上させることができる。
［本発明の第８実施形態に係る書込みパルス印加動作］
図２３は、第８実施形態に係るＮＡＮＤセルの書込み動作を説明するためのタイミングチャートである。図２３の動作における図２０の動作からの変更点はＷＬ４の０Ｖ→ＶＨの充電開始タイミングのみである。図２３のように、ＷＬ４の０Ｖ→ＶＨの充電開始タイミングを図２０の動作よりも早くした場合にも、ＷＬ１−３の充電開始前にＷＬ５−８の充電開始及びＷＬ４の０Ｖ→ＶＨ→０Ｖが行われるため、ＷＬ１−３の充電開始直前の電圧を図１９−２２の動作と同じレベルに設定でき、従って誤書込み不良に対する信頼性を向上させることができる。
［本発明の第９実施形態に係る書込みパルス印加動作］
図２４は、第９実施形態に係るＮＡＮＤセルの書込み動作を説明するためのタイミングチャートである。図２４の動作における図２１の動作との違いはＷＬ４の０Ｖ→ＶＨの充電開始タイミングのみである。図２４のように、ＷＬ４の０Ｖ→ＶＨの充電開始タイミングを図２１の動作よりも早くした場合にも、ＷＬ１−３の充電開始前にＷＬ５−８の充電開始及びＷＬ４の０Ｖ→ＶＨ→０Ｖが行われるため、ＷＬ１−３の充電開始直前の電圧を図１９−２３の動作と同じレベルに設定でき、従って誤書込み不良に対する信頼性を向上させることができる。
［上記実施形態の変形例］
以上、実施形態を用いて本発明の説明を行ったが、本発明は上記実施形態に限定されるものではなく、種々変更可能である。以下に、変形例（１）〜（１０）を説明する。
（１）上記した本発明の種々の実施形態の書込みパルス印加動作の中で、ＷＬ４が０Ｖ→ＶＨ→０Ｖとなる動作においては、ＶＨの電圧を発生させる回路の一例として読出し動作時の選択ＮＡＮＤセル内非選択ワード線電圧のＶＲＥＡＤ発生回路を用いることができる。この場合には、ＶＲＥＡＤ電圧発生回路をＶＨ電圧発生回路と兼用できるため、回路数を少なくでき、チップ面積縮小や回路設計の簡単化を実現できる。また、読出し動作時の選択ＮＡＮＤセル内の選択ゲート線ＳＧ１もしくはＳＧ２の電圧がＶＲＥＡＤと異なる電圧発生回路にて発生されている場合にＶＳＧ１，ＶＳＧ２電圧発生回路をＶＨ電圧発生回路と兼用することにより回路数を少なくしてチップ面積縮小や回路設計の簡単化を実現させることも有効である。また、ＶＨ＝電源電圧とすることにより、ＶＨ電圧発生回路を簡略化することも容易であり、この場合にも、回路数を少なくでき、チップ面積縮小や回路設計の簡単化を実現できる。
（２）上記した実施形態中の書込みパルス印加動作のタイミングチャートでは、ＷＬ１，ＷＬ２がＶＭ１に、ＷＬ５−８がＶＭ２に充電される場合を例にとって、本発明の説明を行ってきたが、本発明は上記実施形態に限定されるものではなく、種々変更可能である。
例えば、前記実施形態中のＶＭ１，ＶＭ２は（Ａ）ＶＭ１＝ＶＭ２，（Ｂ）ＶＭ１≠ＶＭ２の場合ともに、有効である。（Ａ）の場合は、ＶＭを発生する回路が1種類で良いため、（Ｂ）よりも回路面積縮小できるという長所がある。一方、（Ｂ）の場合には、電圧がＶＭ１，ＶＭ２の２種類自由に設定できるため、電圧が1種類の（Ａ）の場合よりも、誤書込みなどの不良に対する電圧調整の自由度が高く、従って（Ａ）の場合よりも書き込みパルス印加動作の信頼性を高めることができる。製品として、信頼性に対するマージンが大きい場合や信頼性要求が特別には高くない時には、（Ａ）を用い、信頼性に対するマージンが小さい場合や信頼性要求が高い場合には（Ｂ）を用いるという考え方が極めて有効となる。
（３）前記実施形態では、ＷＬ１，ＷＬ２が同じ電圧ＶＭ１に、かつＷＬ５−８が同じ電圧ＶＭ２に充電される場合（もしくはＷＬ１，２，５−８がともにＶＭに充電される場合）を例にとって本発明の説明を行ったが、例えばＷＬ１とＷＬ２が異なる電圧に充電される場合、あるいはＷＬ５−８の少なくとも１本が異なる電圧に充電される場合に対しても本発明を適用することは有効であり、この場合にも、上記した実施形態と同様に、従来例や比較例よりも信頼性の高い動作の実現が可能となる。さらに、ＷＬ１，２，５−８のうち、１本以上が書込み用中間電圧以外の電圧に充電される場合にも、本発明を用いることにより、上記実施形態の場合と同様に誤書込みに対する信頼性を従来例や比較例よりも向上させることができる。
（４）前記実施形態中では、ＷＬ１−３の充電開始タイミングをＷＬ５−８の充電完了後に行う場合のタイミングを示したが、例えばＷＬ１−３の充電開始タイミングがWL5-8の充電完了前である場合にも、ＷＬ５−８の充電開始タイミングよりも遅い場合には、ＷＬ１−３の充電開始時に既にＷＬ５−８充電によるメモリセルチャネル部の電圧上昇が起こっているため、ＷＬ１−３の充電開始時にメモリセルＭＣ４がオフ状態にある可能性を従来動作方式の場合よりも高くでき、従って従来例や比較例の動作方式を用いる場合よりも選択ワード線に接続されたメモリセルのＶＰＰ印加時のチャネル電圧を高くできるため、誤書込み不良に対する信頼性を従来例や比較例よりも大幅に向上させることができる。
（５）上記した書込みパルス印加動作は、動作中の選択ゲートＳＧ１への充電電圧レベルがＶＣＣであった。しかしながら本発明は他の場合にも有効であり、例えば動作中の選択ゲートＳＧ１の充電電圧レベルがＶＣＣ未満でかつ選択トランジスタＴｒ１（図１）のしきい値電圧Vtsg以上の場合でも本発明は有効となる。この場合、選択トランジスタＴｒ１のゲート電圧がこれまでよりも低くなるため、“１”データ書込みメモリセルを含むＮＡＮＤセルのチャネル領域における選択トランジスタＴｒ１を介したリーク電流を低減できる。よって、このリーク電流が起因となるＶboost１の電圧低下の危険性をより低く出来る。
（６）上記した書込みパルス印加動作では、“１”データ書込みを行うＮＡＮＤセルに接続されたビット線ＢＬの電圧がＶＣＣであった。しかしながら、例えばＶＣＣ未満でかつ０Ｖより高い場合でも、“１”データ書込みメモリセルを含むＮＡＮＤセルでのワード線の充電開始後の選択トランジスタＴｒ１を介したリーク電流が小さく制御できる範囲ならば、“１”書込み動作上問題ないため、“１”書込みをするＮＡＮＤセルに接続されたビット線ＢＬの電圧をＶＣＣ未満でかつ０Ｖより高くすることもできる。この場合、“１”書込みをするためにビット線ＢＬに印加する電圧をＶＣＣよりも低くすることにより、消費電力を低減することができる。
（７）上記選択ゲートＳＧ１の電圧がＶＣＣ未満でかつ選択トランジスタＴｒ１（図１）のしきい値電圧Vtsg以上の場合と、上記ビット線ＢＬの電圧がＶＣＣ未満でかつ０Ｖより高い場合と、を組み合わせてもよい。これにより、リーク電流および消費電力の低減を同時に実現できる。特にビット線電圧低減時に懸念されるリーク電流問題を容易に解決することができる。
（８）チャネル領域の電圧をＶboost１とすることにより、浮遊ゲートに電子が注入されない動作を“１”書込みとして説明したが、これを“０”書込みや消去と定義してもよい。
（９）上記実施形態中の書込みパルス印加動作では、選択ワード線のソース線側隣接ワード線ＷＬ４のみが、ワード線ＷＬ１−３の充電開始時及びＶＭ１，ＶＰＰ電圧印加時に接地電圧にある。しかしながら、必ずしもＷＬ４のみである必要はなく、ＷＬ４，ＷＬ５の２本のワード線が接地電圧にある場合など接地電圧が印加されるワード線本数が複数の場合にも本発明は有効である。例えば、ＷＬ４，ＷＬ５の２本のワード線が接地電圧にある場合（この場合にはＷＬ６−８がＶＭ２電圧となる）には、メモリセルＭＣ１−３のチャネル領域とＭＣ６−８のチャネル領域の非導通化が上記実施形態の場合よりも容易となり、従ってＷＬ１−３充電開始前にＭＣ１−３のチャネル領域とＭＣ６−８のチャネル領域が非導通状態にある可能性を高くできる。従って、この場合には上記実施形態の場合よりもさらに信頼性の高いデータ書込み動作を実現できる。
（１０）上記実施形態中の書込みパルス印加動作において、ＷＬ４は、ワード線ＷＬ１−３の充電開始時及びＶＭ１，ＶＰＰ電圧印加時に接地電圧である。しかしながら、必ずしも接地電圧である必要はなく、ＷＬ１−３の充電開始時にメモリセルＭＣ４がオフ状態となる電圧であれば、接地電圧より高い電圧に設定することも可能であり、この場合にも誤書込み不良の危険を従来よりも大幅に低下できるため本発明が有効となる。例えば、ＷＬ４が接地電圧以外の電圧、例えば「電源電圧」や「接地電圧と電源電圧の間の電圧」である場合にも本発明は有効であり、上記実施形態と同様の効果を得ることができる。また、（９）の場合と組合わせた例として、ＷＬ４，ＷＬ５がともに「電源電圧」や「接地電圧と電源電圧の間の電圧」である場合やＷＬ４が「電源電圧」や「接地電圧と電源電圧の間の電圧」であり、かつＷＬ５が接地電圧の場合にも本発明は有効であり、上記実施形態と同様の効果を得ることができる。
図２５−図３０にそれぞれ、本発明に係わる第１０−１５の実施形態を示す書込みパルス印加動作のタイミング図を示す。
図２５、図２６はそれぞれ図１６、図１７の変形例であり、図１６、図１７ではワード線の充電動作として０Ｖ→ＶＰＰ，０Ｖ→ＶＭ１，０Ｖ→ＶＭ２のように一度の充電動作にて接地電圧から高電圧や中間電圧に直接充電するが、図２５、図２６では一度０Ｖ→ＶＣＣの充電動作を行い、続いてＶＣＣ→ＶＰＰ，ＶＭ１，ＶＭ２の充電動作を行う。ただし、ＷＬ５−８のＶＭ２への充電完了後ＷＬ１−３の０ＶからＶＭ，ＶＰＰへの充電を開始する、という動作は図１６、図１７、図２５、図２６の全てで同様であり、この場合には、ＷＬ１−３の充電開始時にはメモリセルＭＣ４がオフ状態にある。従って、図２５や図２６の動作を用いた場合でも図１６や図１７の動作を用いた場合と同様に、従来例よりも大幅に信頼性の高いデータ書込み動作を実現できる。図２７の動作は図２５や図２６の動作の変形例であり、図２７の動作の場合もＷＬ５−８のＶＭ２への充電完了後ＷＬ１−３の０ＶからＶＭ，ＶＰＰへの充電を開始するため、図２５や図２６と同様に図２７を用いた場合でも従来例や比較例よりも大幅に信頼性の高いデータ書込み動作を実現できる。
図２８、図２９はそれぞれ図１９、図２０の変形例であり、図１９、図２０ではワード線の充電動作として０Ｖ→ＶＰＰ，０Ｖ→ＶＭ１，０Ｖ→ＶＭ２のように一度の充電動作にて接地電圧から高電圧・中間電圧に充電するが、図２８、図２９では一度０Ｖ→ＶＣＣの充電動作を行い、続いてＶＣＣ→ＶＰＰ，ＶＭ１，ＶＭ２の充電動作を行う。ただし、ＷＬ５−８のＶＭ２への充電完了後ＷＬ１−３の０ＶからＶＭ，ＶＰＰへの充電を開始する、という動作は図１９、図２０、図２８、図２９の全てで同様であり、従って図２８や図２９の動作を用いた場合でも図１９や図２０の動作を用いた場合と同様に、従来例や比較例よりも大幅に信頼性の高いデータ書込み動作を実現できる。図３０の動作は図２８や図２９の動作の変形例であり、図３０の動作の場合もＷＬ５−８のＶＭ２への充電完了後ＷＬ１−３の０ＶからＶＭ，ＶＰＰへの充電を開始するため、図２８や図２９と同様に図３０を用いた場合でも従来例や比較例よりも大幅に信頼性の高いデータ書込み動作を実現できる。
図２５−３０のように、書込みパルス印加動作において、ワード線への充電を一度ＶＣＣまで行いその後ＶＭ，ＶＰＰに充電するという方式を用いると、昇圧回路の面積を小さくできるという特長がある。通常、電源電圧より高い昇圧電圧をチップの中で使用する際には、昇圧回路によりこの昇圧電圧を発生する。ワード線への充電を０Ｖ→ＶＭ，ＶＰＰのように接地電圧から直接昇圧電圧に充電する際には、昇圧回路によるワード線電圧増加量がそれぞれＶＭ，ＶＰＰと大きくなるため、非常に高い昇圧回路能力が必要となり、結果として昇圧回路面積が大きくなる。一方、図２５−３０の方式を用いると、ワード線の０Ｖ→ＶＣＣへの充電においては昇圧回路を使用しないため、昇圧回路によるワード線電圧増加量がそれぞれ（ＶＭ−ＶＣＣ），（ＶＰＰ−ＶＣＣ）と小さくなり、従って高い昇圧回路能力が不要となるため、結果としてＶＭやＶＰＰ電圧発生用昇圧回路の面積を小さくできる。
一方、前記実施形態中の書込みパルス印加動作において、ワード線への充電として接地電圧から直接ＶＭ，ＶＰＰに充電するという方式を用いると、一度ＶＣＣに充電する動作を省略できるため動作が簡略化でき、従って回路設計が容易となる、ロジック回路面積を小さくできる、などの特長がある。
書込みパルス印加動作中のワード線充電動作として、接地電圧から直接ＶＭ，ＶＰＰに充電するか、それとも一度ＶＣＣに充電した後ＶＭ，ＶＰＰに充電するかに関しては、それぞれの方式における上記した特長を考慮した上で選択することが望ましい。
このように、ワード線の充電動作として、接地電圧→ＶＰＰ，ＶＭに一度の充電動作で充電する場合でも、また接地電圧→ＶＰＰ，ＶＭの充電動作の中で途中に一度電源電圧などの他の電圧に充電する場合でもともに、本発明は有効である。つまり、選択ワード線よりもソース線側のワード線の中のＶＭ充電対象のワード線へのＶＭ充電を完了した後に、選択ワード線よりもビット線コンタクト側のワード線のうちＶＭ充電対象のワード線へのＶＭ充電及び選択ワード線へのＶＰＰ充電を開始することにより、信頼性の高いデータ書込み動作の実現が可能となる。
上記実施形態中では、ＮＡＮＤセル内に含まれる（直列接続される）メモリセルの数が８個の場合を例にとって説明したが、他の場合、例えばNANDセル内メモリセル数が３，４，１６，３２，６４個の場合などでも上記実施形態と同様に本発明が有効であることは言うまでもない。
以上、実施形態を用いて本発明の説明を行なったが、本発明はその他、その要旨を逸脱しない範囲で種々変更可能である。
３．ＮＡＮＤ型ＥＥＰＲＯＭの全体構成、及び回路構成の説明
図３１は、本発明の実施形態に係わるＮＡＮＤ型ＥＥＰＲＯＭ３１の全体構成を示すブロック図である。ＮＡＮＤ型ＥＥＰＲＯＭ３１を構成する各ブロックについて説明する。メモリセルアレイ３３は、図４のＮＡＮＤセル１がマトリクス配置された構造を有する。ロウデコーダ３５は、メモリセルアレイ３３に配置されたワード線や選択ゲート線の選択制御をする。
ビット線制御回路３９は、データ読出し、書込みパルス印加、書込みベリファイ読出し及び消去ベリファイ読出しをするために、メモリセルアレイ３３のビット線を制御する。ビット線制御回路３９は、センスアンプ兼データラッチ回路の役割を持つセンスラッチ回路を含む。ビット線制御回路３９は、主にＣＭＯＳフリップフロップから成り、データ書込みのためのデータのラッチやビット線の電位を読むためのセンス動作、また書込みベリファイ時のセンス動作、さらに再書込みデータのラッチを行う。ビット線制御回路３９は、データ入出力バッファ４１を介してデータＩ／Ｏが入出力されると共にカラムデコーダ４３からの信号が入力する。
アドレスバッファ４５を介してカラムデコーダ４３、ロウデコーダ３５には、それぞれアドレス信号が入力される。基板電位制御回路４７は、メモリセルアレイ３３が形成されるｐ型基板(または、ｐ型ウェル)の電位を制御する。
書込み用高電圧発生回路５１、書込み用中間電圧発生回路５３、読出し用中間電圧発生回路５５は、それぞれ書込み用高電圧（ＶＰＰ）、書込み用中間電圧（ＶＭ）、読出し用中間電圧（ＶＲＥＡＤ）を発生させる。ワード線電圧制御回路５７は、これらの電圧を基にして、選択されたブロック２３（図５）のワード線や選択ゲート線に印加する電圧（ＶＰＰ、ＶＭ、ＶＲＥＡＤ、ＶＣＣ、接地電圧など）を出力する。書込みタイミング制御回路５９は、ワード線電圧制御回路５７から出力される電圧のタイミングを制御する。
ここで、隣接ワード線に印加する電圧ＶＨ（正電圧）について説明する。ＶＨの電圧の発生回路の一例として、電圧ＶＲＥＡＤの発生回路との兼用、つまりデータの読出しの際に読出しの選択がされていないワード線に印加する読出し用中間電圧発生回路との兼用があげられる。この場合は、回路数を少なくできるため、チップ面積縮小や回路設計の簡単化を実現できる。
データの読出しの際に選択ゲート線ＳＧ１（もしくはＳＧ２）に印加する電圧ＶＳＧ１（もしくはＶＳＧ２）がＶＲＥＡＤと異なる場合には、ＶＨの電圧の発生回路の他の例として、ＶＳＧ１（もしくはＶＳＧ２）の発生回路との兼用があげられる。この場合にも、回路数を少なくできるため、チップ面積縮小や回路設計の簡単化を実現できる。
ＶＨの電圧のさらに他の例としては、電源電圧があげられる。これによれば、ＶＨ電圧発生回路を簡略化することができる。この場合にも、回路数を少なくでき、チップ面積縮小や回路設計の簡単化を実現できる。
図３２に、図３１中のワード線電圧制御回路５７の構成例を、図３４に図３１中の書込みタイミング制御回路５９の構成例を示す。また、図３２中の”Local Pump”回路の構成例を図３３に示す。図３２中の”Local Pump”の長方形の”ＶＰＵＭＰ”, “ＶＩＮ”, “Ｏ”の各端子は、図３３に示されているように、それぞれ図３３の回路図中の”ＶＰＵＭＰ”, “ＶＩＮ”, “Ｏ”ノードに対応する。また、図３２中の信号Ai, Bi, Ci, Di は例えば図３４に示されるような回路によって発生される。
図３２や図３４の回路は、図６，１３，１５，１６，１７，１８，２５，２６，２７の動作を実現する回路の実施形態であり、信号Ai, Bi, Ci, Diのタイミングにより、ＷＬ線電圧が制御される。
図３２では、通常、書き込み動作中には、Ai, Bi, Ci, Diのいずれか1つの信号のみがhighレベルにある。信号Aiがhighレベルにある時には、Ｎ型ＭＯＳトランジスタＱＮＡのゲートに［ＶＰＰ＋Vtna］（ただし、VtnaはＱＮＡのしきい値電圧）以上の電圧が印加され、ワード線ＷＬｉ（ｉ＝１〜８）ノードにＶＰＰ電圧が転送される。同様に、信号Biがhighレベルにある時にはＮ型ＭＯＳトランジスタＱＮＢを介してＶＭ電圧がワード線ＷＬｉに転送され、Ciがhighレベルにある時にはＮ型ＭＯＳトランジスタＱＮＣを介してＶＲＥＡＤ電圧がワード線ＷＬｉに転送される。Diがhighレベルにある時にはＮ型ＭＯＳトランジスタＱＮＤを介してＶＬ電圧がワード線ＷＬｉに転送される。ここで、ＶＬ電圧は例えば０Ｖ以上ＶＣＣ以下の電圧に設定され、ワード線ＷＬｉへの０Ｖ以上ＶＣＣ以下電圧設定時に、トランジスタＱＮＤを介してＶＬ電圧がワード線ＷＬｉへ転送される。図３２の回路は、各ＷＬｉ毎に設けられるため、合計ＷＬ１−８用の８個の回路が設けられることになり、各ＷＬ線毎の電圧設定が可能となる。
図３３の回路は、信号ＶＩＮ、信号ＯＳＣ及び電圧ＶＰＵＭＰが入力され、出力ノード“Ｏ”に電圧が出力される回路である。信号ＯＳＣは回路動作時には発振信号となり、ＶＩＮがhighレベルの時には出力ノードにＶＣＣより高い電圧を出力する。ＶＩＮがlowレベル（例えば０Ｖ）にある時には、発振信号ＯＳＣの影響を受けずＶＩＮの電圧が出力ノード“Ｏ”にそのまま転送され、結果としてこの出力電圧を受けるＮＭＯＳトランジスタ(図３２中のＱＮＡ，ＱＮＢ，ＱＮＣに相当)はオフ状態となる。
図３４の回路は、図３２の信号Ai, Bi, Ci, Diを発生する回路の実施形態であり、[Delay-Ai], [Delay-Bi], [Delay-Ci], [Delay-Di]は遅延回路である。また、信号selectAi, selectBi, selectCi, selectDiは選択されたワード線ＷＬｉや動作モード(書込み・消去・読出しなど)によって「highレベルor lowレベル」が変わる信号である。動作開始（例えば書込み動作開始）時に信号Startがhighレベルになった後、それぞれの信号毎に設定された遅延時間が経過した時に信号Ai, Bi, Ci, Diのうち必要な信号が動作し、図６，１３，１５，１６，１７，１８の動作が実現される。図３４の回路も図３２の回路と同様に、各ＷＬｉ毎に設けられ、ＷＬｉ毎にタイミングや電圧を制御することが可能となる。
図３５は、図１９−２４，２８−３０の動作を実現するためのワード線電圧制御回路５７の実施形態、図３６は図１９−２４，２８−３０の動作を実現するための書込みタイミング制御回路５９の実施形態である。図３２と図３５の違いは図３５中の破線内の回路であり、図１９−２４ではＷＬｉ電圧に対してＶＨ電圧の充放電が必要となるため、破線内の回路の追加が必要となる。同様に、図３６の回路の図３４との違いは、信号Eiを発生する回路が図３６にて追加されていることのみであり、ＶＨ電圧のＷＬｉへの充放電の制御用信号が図３５において必要となるためである。図３５,図３６も図３２,図３４と同様に、各ＷＬｉ毎に設けられる必要があり、結果としてＷＬｉ毎にタイミングや電圧を制御することが可能となる。なお、図３２や図３５中では書込み用中間電圧としてＶＭのみが表記されているが、他の場合、例えばＶＭ１用の回路とＶＭ２用の回路を別々に設けた場合の回路構成も同様に有効である。また、図３２や図３５中のＶＭの部分にＷＬの位置に応じてＶＭ１あるいはＶＭ２が入力されるような動作となる場合も同様に有効となる。
次に、図３１中の書込み用高電圧発生回路及び書込み用中間電圧発生回路の回路構成例の具体例を用いた実施例の説明を行う。
図３７Ａ-Ｃに、図３１中の書込み用高電圧発生回路及び書込み用中間電圧発生回路の回路構成例を示す模式図を示す。図３７Ａは書込み用高電圧発生回路の構成例であり、また図３７Ｂ,Ｃはそれぞれ書込み用中間電圧発生回路の構成例に対応し、例えばVM1とVM2が異なる電圧である場合には図３７Ｂと図３７Ｃを合わせたものが図３１中の書込み用中間電圧発生回路を構成することになり、図３７ＢはＶＭ１発生回路、図３７ＣはＶＭ２発生回路となる。
図３７Ａの回路構成では、書込み用高電圧発生回路は、ＶＰＰ発生用昇圧回路・ＶＰＰレベル設定回路（ＶＰＰリミット回路）・ＶＰＰ発生用リングオシレータの３つの回路から構成される。ＶＰＰレベル設定回路はＶＰＰレベルに応じて(例えばＶＰＰがねらい目の電圧よりも高いか低いかに応じて)、出力信号ＶＰＰＧＥＮのレベルを変化させる(例えばＶＰＰが狙い目の電圧よりも高い場合には信号ＶＰＰＧＥＮがlowレベルとなり、ＶＰＰが狙い目の電圧よりも低い場合には信号ＶＰＰＧＥＮがhighレベルとなる)。ＶＰＰ発生用リングオシレータはＶＰＰレベル設定回路から出力される信号ＶＰＰＧＥＮにより動作を制御され(例えば、ＶＰＰ発生用リングオシレータから発振信号を出力するか否かを制御され)、結果として出力信号ＲＮＧ，／ＲＮＧが信号ＶＰＰＧＥＮに依存して変化する(例えば発振信号を出力するか否かのように変化する)。結果として、ＶＰＰ発生用昇圧回路・ＶＰＰレベル設定回路（ＶＰＰリミット回路）・ＶＰＰ発生用リングオシレータの３つの回路により、ＶＰＰが狙い目の電圧となるように制御されることになる。
図３８ＡにＶＰＰ発生用昇圧回路の構成例を、図３８ＢにＶＰＰ発生用リングオシレータの構成例を、図３８Ｃ,ＤにそれぞれＶＰＰが狙い目の電圧よりも低い場合と高い場合の信号RNG, /RNGの波形例を、また図３８Ｅ，ＦにＶＰＰレベル設定回路の２種類の構成例を示す。
図３８Ａ,Ｂ,Ｅを組合せて図３７Ａを構成した場合には、次のような回路動作となる。
図３８ＡのＶＰＰ発生用昇圧回路は、ドレイン・ゲート間接続の複数のトランジスタをＶＣＣとＶＰＰの間に直列接続し、接続点のそれぞれに容量素子を接続した回路構成となっている。ＶＰＰ発生用昇圧回路の動作中には信号ＲＮＧ、／ＲＮＧは例えば逆相の発振信号となり、ＶＣＣからＶＰＰに向かって正電荷が転送されるためＶＣＣよりも高い昇圧電圧がＶＰＰに出力されることになる。
図３８ＢのＶＰＰ発生用リングオシレータは入力信号ＶＰＰＧＥＮがhighレベルの時には出力信号ＲＮＧ，／ＲＮＧが互いに逆相の発振信号となるように制御し（図３８Ｃの波形に相当）、結果としてＶＰＰ発生用昇圧回路から昇圧電圧が出力されることによりＶＰＰレベルが上昇する。また入力信号ＶＰＰＧＥＮがlowレベルの時には出力信号ＲＮＧ，／ＲＮＧがそれぞれlowレベル, highレベルに固定されるように制御する(図３８Ｄの波形に相当)ため、結果としてＶＰＰ発生用昇圧回路による昇圧電圧出力が停止するためＶＰＰレベルの上昇が停止する。
図３８ＥのＶＰＰレベル設定回路は信号ＯＳＣＶＰＰ（通常の書込み動作中は通常highレベルにある）や基準電圧ＶＲＥＦ、電源電圧ＶＣＣが入力される。ＶＰＰＲＥＦレベルはＶＰＰレベルに対して、抵抗値ＲＶＰＰとＲＶＰＰ０の比率で決まる電圧レベルとなる（ＶＰＰＲＥＦ＝ＶＰＰ×ＲＶＰＰ０／(ＲＶＰＰ＋ＲＶＰＰ０)）。ＶＰＰレベルが狙い目の電圧よりも高い場合にはＶＰＰＲＥＦレベルはＶＲＥＦレベルよりも高くなり、ＶＰＰＣＭＯＵＴがlowレベルとなるため、信号ＶＰＰＧＥＮもlowレベルとなり、結果として上述したようにＶＰＰ発生用昇圧回路による昇圧電圧出力が停止するためＶＰＰレベルの上昇が停止する。ＶＰＰレベルが狙い目の電圧よりも低い場合にはＶＰＰＲＥＦレベルはＶＲＥＦレベルよりも低くなり、ＶＰＰＣＭＯＵＴがhighレベルとなるため、信号ＶＰＰＧＥＮもhighレベルとなり、結果として上述したようにＶＰＰ発生用昇圧回路から昇圧電圧が出力されることによりＶＰＰレベルが上昇する。このように、図３８Ｅの回路ではＶＰＰＲＥＦ＝ＶＲＥＦとなるように制御されるため、図３８Ａ,Ｂ,Ｅの回路を用いることにより、
ＶＰＰレベル＝［ＶＲＥＦ×(ＲＶＰＰ＋ＲＶＰＰ０)／ＲＶＰＰ０］
となるように制御することができる。
図３８Ｆでは、図３８Ｅの回路に７つの抵抗素子（抵抗値ＲＶＰＰ１〜ＲＶＰＰ７に相当）と７つのトランジスタ（ゲート入力信号がＳＶＰＰ１〜ＳＶＰＰ７のトランジスタに相当）が追加されている。図３８Ｅの代わりに図３８Ｆを用いることにより、信号ＳＶＰＰ１〜ＳＶＰＰ７の電圧レベルによってＶＰＰレベルの設定値を変更することができる。例えば、ＳＶＰＰ６がhighレベルかつＳＶＰＰ７がlowレベルの時はＳＶＰＰ６信号ゲート入力トランジスタによって抵抗値ＲＶＰＰ７の抵抗素子の下側の端子が接地電圧に短絡されるため、ＶＰＰＲＥＦと接地電圧の間には実質的に２つの抵抗素子（抵抗値ＲＶＰＰ０，ＲＶＰＰ７の抵抗素子）のみが接続される状態となり、ＶＰＰレベル設定値は
ＶＰＰレベル
＝［ＶＲＥＦ×(ＲＶＰＰ＋ＲＶＰＰ０＋ＲＶＰＰ７)
／（ＲＶＰＰ０＋ＲＶＰＰ７)］
となる。また、ＳＶＰＰ５がhighレベルかつＳＶＰＰ６,ＳＶＰＰ７がlowレベルの時はＳＶＰＰ５信号ゲート入力トランジスタによって抵抗値ＲＶＰＰ６の抵抗素子の下側の端子が接地電圧に短絡されるため、ＶＰＰＲＥＦと接地電圧の間には実質的に３つの抵抗素子（抵抗値ＲＶＰＰ０，ＲＶＰＰ７，ＲＶＰＰ６の抵抗素子）のみが接続される状態となり、ＶＰＰレベル設定値は
ＶＰＰレベル
＝［ＶＲＥＦ×(ＲＶＰＰ＋ＲＶＰＰ０＋ＲＶＰＰ７＋ＲＶＰＰ６)
／（ＲＶＰＰ０＋ＲＶＰＰ７＋ＲＶＰＰ６)］
となる。
図３７Ｂの回路構成では、ＶＭ１発生回路は、ＶＭ１発生用昇圧回路・ＶＭ１レベル設定回路（ＶＭ１リミット回路）・ＶＭ１発生用リングオシレータの３つの回路から構成される。ＶＭ１レベル設定回路はＶＭ１レベルに応じて(例えばＶＭ１がねらい目の電圧よりも高いか低いかに応じて)、出力信号ＶＭ１ＧＥＮのレベルを変化させる(例えばＶＭ１が狙い目の電圧よりも高い場合には信号ＶＭ１ＧＥＮがlowレベルとなり、ＶＭ１が狙い目の電圧よりも低い場合には信号ＶＭ１ＧＥＮがhighレベルとなる)。ＶＭ１発生用リングオシレータはＶＭ１レベル設定回路から出力される信号ＶＭ１ＧＥＮにより動作を制御され(例えば、ＶＭ１発生用リングオシレータから発振信号を出力するか否かを制御され)、結果として出力信号ＲＮＧ１，／ＲＮＧ１が信号ＶＭ１ＧＥＮに依存して変化する(例えば発振信号を出力するか否かのように変化する)。結果として、ＶＭ１発生用昇圧回路・ＶＭ１レベル設定回路（ＶＭ１リミット回路）・ＶＭ１発生用リングオシレータの３つの回路により、ＶＭ１が狙い目の電圧となるように制御されることになる。
図３９ＡにＶＭ１発生用昇圧回路の構成例を、図３９ＢにＶＭ１発生用リングオシレータの構成例を、図３９Ｃ,ＤにそれぞれＶＭ１が狙い目の電圧よりも低い場合と高い場合の信号RNG1, /RNG1の波形例を、また図３９Ｅ，ＦにＶＭ１レベル設定回路の２種類の構成例を示す。
図３９Ａ,Ｂ,Ｅを組合せて図３７Ｂを構成した場合には、次のような回路動作となる。
図３９ＡのＶＭ１発生用昇圧回路は、ドレイン・ゲート間接続の複数のトランジスタをＶＣＣとＶＭ１の間に直列接続し、接続点のそれぞれに容量素子を接続した回路構成となっている。ＶＭ１発生用昇圧回路の動作中には信号ＲＮＧ１、／ＲＮＧ１は例えば逆相の発振信号となり、ＶＣＣからＶＭ１に向かって正電荷が転送されるためＶＣＣよりも高い昇圧電圧がＶＭ１に出力されることになる。
図３９ＢのＶＭ１発生用リングオシレータは入力信号ＶＭ１ＧＥＮがhighレベルの時には出力信号ＲＮＧ１，／ＲＮＧ１が互いに逆相の発振信号となるように制御し（図３９Ｃの波形に相当）、結果としてＶＭ１発生用昇圧回路から昇圧電圧が出力されることによりＶＭ１レベルが上昇する。また入力信号ＶＭ１ＧＥＮがlowレベルの時には出力信号ＲＮＧ１，／ＲＮＧ１がそれぞれlowレベル, highレベルに固定されるように制御する(図３９Ｄの波形に相当)ため、結果としてＶＭ１発生用昇圧回路による昇圧電圧出力が停止するためＶＭ１レベルの上昇が停止する。
図３９ＥのＶＭ１レベル設定回路は信号ＯＳＣＶＭ１（通常の書込み動作中は通常highレベルにある）や基準電圧ＶＲＥＦ、電源電圧ＶＣＣが入力される。ＶＭ１ＲＥＦレベルはＶＭ１レベルに対して、抵抗値ＲＶＭ１とＲＶＭ１０の比率で決まる電圧レベルとなる（ＶＭ１ＲＥＦ＝ＶＭ１×ＲＶＭ１０／(ＲＶＭ１＋ＲＶＭ１０)）。ＶＭ１レベルが狙い目の電圧よりも高い場合にはＶＭ１ＲＥＦレベルはＶＲＥＦレベルよりも高くなり、ＶＭ１ＣＭＯＵＴがlowレベルとなるため、信号ＶＭ１ＧＥＮもlowレベルとなり、結果として上述したようにＶＭ１発生用昇圧回路による昇圧電圧出力が停止するためＶＭ１レベルの上昇が停止する。ＶＭ１レベルが狙い目の電圧よりも低い場合にはＶＭ１ＲＥＦレベルはＶＲＥＦレベルよりも低くなり、ＶＭ１ＣＭＯＵＴがhighレベルとなるため、信号ＶＭ１ＧＥＮもhighレベルとなり、結果として上述したようにＶＭ１発生用昇圧回路から昇圧電圧が出力されることによりＶＭ１レベルが上昇する。このように、図３９Ｅの回路ではＶＭ１ＲＥＦ＝ＶＲＥＦとなるように制御されるため、図３９Ａ,Ｂ,Ｅの回路を用いることにより、
ＶＭ１レベル＝［ＶＲＥＦ×(ＲＶＭ１＋ＲＶＭ１０)／ＲＶＭ１０］
となるように制御することができる。
図３９Ｆでは、図３９Ｅの回路に７つの抵抗素子（抵抗値ＲＶＭ１１〜ＲＶＭ１７に相当）と７つのトランジスタ（ゲート入力信号がＳＶＭ１１〜ＳＶＭ１７のトランジスタに相当）が追加されている。 図３９Ｅの代わりに図３９Ｆを用いることにより、信号ＳＶＭ１１〜ＳＶＭ１７の電圧レベルによってＶＭ１レベルの設定値を変更することができる。例えば、ＳＶＭ１６がhighレベルかつＳＶＭ１７がlowレベルの時はＳＶＭ１６信号ゲート入力トランジスタによって抵抗値ＲＶＭ１７の抵抗素子の下側の端子が接地電圧に短絡されるため、ＶＭ１ＲＥＦと接地電圧の間には実質的に２つの抵抗素子（抵抗値ＲＶＭ１０，ＲＶＭ１７の抵抗素子）のみが接続される状態となり、ＶＭ１レベル設定値は
ＶＭ１レベル
＝［ＶＲＥＦ×(ＲＶＭ１＋ＲＶＭ１０＋ＲＶＭ１７)
／（ＲＶＭ１０＋ＲＶＭ１７)］
となる。また、ＳＶＭ１５がhighレベルかつＳＶＭ１６,ＳＶＭ１７がlowレベルの時はＳＶＭ１５信号ゲート入力トランジスタによって抵抗値ＲＶＭ１６の抵抗素子の下側の端子が接地電圧に短絡されるため、ＶＭ１ＲＥＦと接地電圧の間には実質的に３つの抵抗素子（抵抗値ＲＶＭ１０，ＲＶＭ１７，ＲＶＭ１６の抵抗素子）のみが接続される状態となり、ＶＭ１レベル設定値は
ＶＭ１レベル
＝［ＶＲＥＦ×(ＲＶＭ１＋ＲＶＭ１０＋ＲＶＭ１７＋ＲＶＭ１６)
／（ＲＶＭ１０＋ＲＶＭ１７＋ＲＶＭ１６)］
となる。
図３７Ｃの回路構成では、ＶＭ２発生回路は、ＶＭ２発生用昇圧回路・ＶＭ２レベル設定回路（ＶＭ２リミット回路）・ＶＭ２発生用リングオシレータの３つの回路から構成される。ＶＭ２レベル設定回路はＶＭ２レベルに応じて(例えばＶＭ２がねらい目の電圧よりも高いか低いかに応じて)、出力信号ＶＭ２ＧＥＮのレベルを変化させる(例えばＶＭ２が狙い目の電圧よりも高い場合には信号ＶＭ２ＧＥＮがlowレベルとなり、ＶＭ２が狙い目の電圧よりも低い場合には信号ＶＭ２ＧＥＮがhighレベルとなる)。ＶＭ２発生用リングオシレータはＶＭ２レベル設定回路から出力される信号ＶＭ２ＧＥＮにより動作を制御され(例えば、ＶＭ２発生用リングオシレータから発振信号を出力するか否かを制御され)、結果として出力信号ＲＮＧ２，／ＲＮＧ２が信号ＶＭ２ＧＥＮに依存して変化する(例えば発振信号を出力するか否かのように変化する)。結果として、ＶＭ２発生用昇圧回路・ＶＭ２レベル設定回路（ＶＭ２リミット回路）・ＶＭ２発生用リングオシレータの３つの回路により、ＶＭ２が狙い目の電圧となるように制御されることになる。
図４０ＡにＶＭ２発生用昇圧回路の構成例を、図４０ＢにＶＭ２発生用リングオシレータの構成例を、図４０Ｃ,ＤにそれぞれＶＭ２が狙い目の電圧よりも低い場合と高い場合の信号RNG2, /RNG2の波形例を、また図４０Ｅ，ＦにＶＭ２レベル設定回路の２種類の構成例を示す。
図４０Ａ,Ｂ,Ｅを組合せて図３７Ｃを構成した場合には、次のような回路動作となる。
図４０ＡのＶＭ２発生用昇圧回路は、ドレイン・ゲート間接続の複数のトランジスタをＶＣＣとＶＭ２の間に直列接続し、接続点のそれぞれに容量素子を接続した回路構成となっている。ＶＭ２発生用昇圧回路の動作中には信号ＲＮＧ２、／ＲＮＧ２は例えば逆相の発振信号となり、ＶＣＣからＶＭ２に向かって正電荷が転送されるためＶＣＣよりも高い昇圧電圧がＶＭ２に出力されることになる。
図４０ＢのＶＭ２発生用リングオシレータは入力信号ＶＭ２ＧＥＮがhighレベルの時には出力信号ＲＮＧ２，／ＲＮＧ２が互いに逆相の発振信号となるように制御し（図４０Ｃの波形に相当）、結果としてＶＭ２発生用昇圧回路から昇圧電圧が出力されることによりＶＭ２レベルが上昇する。また入力信号ＶＭ２ＧＥＮがlowレベルの時には出力信号ＲＮＧ２，／ＲＮＧ２がそれぞれlowレベル, highレベルに固定されるように制御する(図４０Ｄの波形に相当)ため、結果としてＶＭ２発生用昇圧回路による昇圧電圧出力が停止するためＶＭ２レベルの上昇が停止する。
図４０ＥのＶＭ２レベル設定回路は信号ＯＳＣＶＭ２（通常の書込み動作中は通常highレベルにある）や基準電圧ＶＲＥＦ、電源電圧ＶＣＣが入力される。ＶＭ２ＲＥＦレベルはＶＭ２レベルに対して、抵抗値ＲＶＭ２とＲＶＭ２０の比率で決まる電圧レベルとなる（ＶＭ２ＲＥＦ＝ＶＭ２×ＲＶＭ２０／(ＲＶＭ２＋ＲＶＭ２０)）。ＶＭ２レベルが狙い目の電圧よりも高い場合にはＶＭ２ＲＥＦレベルはＶＲＥＦレベルよりも高くなり、ＶＭ２ＣＭＯＵＴがlowレベルとなるため、信号ＶＭ２ＧＥＮもlowレベルとなり、結果として上述したようにＶＭ２発生用昇圧回路による昇圧電圧出力が停止するためＶＭ２レベルの上昇が停止する。ＶＭ２レベルが狙い目の電圧よりも低い場合にはＶＭ２ＲＥＦレベルはＶＲＥＦレベルよりも低くなり、ＶＭ２ＣＭＯＵＴがhighレベルとなるため、信号ＶＭ２ＧＥＮもhighレベルとなり、結果として上述したようにＶＭ２発生用昇圧回路から昇圧電圧が出力されることによりＶＭ２レベルが上昇する。このように、図４０Ｅの回路ではＶＭ２ＲＥＦ＝ＶＲＥＦとなるように制御されるため、図４０Ａ,Ｂ,Ｅの回路を用いることにより、
ＶＭ２レベル＝［ＶＲＥＦ×(ＲＶＭ２＋ＲＶＭ２０)／ＲＶＭ２０］
となるように制御することができる。
図４０Ｆでは、図４０Ｅの回路に７つの抵抗素子（抵抗値ＲＶＭ２１〜ＲＶＭ２７に相当）と７つのトランジスタ（ゲート入力信号がＳＶＭ２１〜ＳＶＭ２７のトランジスタに相当）が追加されている。 図４０Ｅの代わりに図４０Ｆを用いることにより、信号ＳＶＭ２１〜ＳＶＭ２７の電圧レベルによってＶＭ２レベルの設定値を変更することができる。例えば、ＳＶＭ２６がhighレベルかつＳＶＭ２７がlowレベルの時はＳＶＭ２６信号ゲート入力トランジスタによって抵抗値ＲＶＭ２７の抵抗素子の下側の端子が接地電圧に短絡されるため、ＶＭ２ＲＥＦと接地電圧の間には実質的に２つの抵抗素子（抵抗値ＲＶＭ２０，ＲＶＭ２７の抵抗素子）のみが接続される状態となり、ＶＭ２レベル設定値は
ＶＭ２レベル
＝［ＶＲＥＦ×(ＲＶＭ２＋ＲＶＭ２０＋ＲＶＭ２７)
／（ＲＶＭ２０＋ＲＶＭ２７)］
となる。また、ＳＶＭ２５がhighレベルかつＳＶＭ２６,ＳＶＭ２７がlowレベルの時はＳＶＭ２５信号ゲート入力トランジスタによって抵抗値ＲＶＭ２６の抵抗素子の下側の端子が接地電圧に短絡されるため、ＶＭ２ＲＥＦと接地電圧の間には実質的に３つの抵抗素子（抵抗値ＲＶＭ２０，ＲＶＭ２７，ＲＶＭ２６の抵抗素子）のみが接続される状態となり、ＶＭ２レベル設定値は
ＶＭ２レベル
＝［ＶＲＥＦ×(ＲＶＭ２＋ＲＶＭ２０＋ＲＶＭ２７＋ＲＶＭ２６)
／（ＲＶＭ２０＋ＲＶＭ２７＋ＲＶＭ２６)］
となる。
次に、ＮＡＮＤセル型ＥＥＰＲＯＭの書込み動作について説明する。
図１２に示したように、ＮＡＮＤセル型ＥＥＰＲＯＭでは、書込みデータ入力後データ書込みが完了するまで書込みパルス印加動作と書込みベリファイ動作を交互に繰返す。この動作方式において、一般に図４１に示すように、書込みパルス印加動作と書込みベリファイ動作を交互に繰返す回数(以降では書込みループ回数と呼ぶことにする）が増える毎に書込み用高電圧ＶＰＰのレベルを高くする方式が用いられる。
図６のような書込み方式を用いる場合には、書込み用中間電圧ＶＭもＶＰＰと同様に書込みループ回数が増えるごとにレベルを高くする方法が一般に用いられており、この利点としては書込み用中間電圧が高いほど“１”データ書込みＮＡＮＤセル中のメモリセルのチャネル部の電圧Vboost,Vboost0〜2 が高くなるため、ＷＬ電圧ＶＰＰの“１”データ書込みメモリセルに対する誤書込み不良の危険を低下できるためである。この場合の書込み動作中の選択・非選択ワード線波形を図４１Ａに示す。図４１Ａでは、書込みパルス印加動作中だけでなく書込みベリファイ動作中の選択・非選択ワード線波形も合わせて示してある。一方、図１３や図１５のような書込み方式を用いる場合には、図４１Ｂに示したような方法、つまり書込み用中間電圧ＶＭは書込みループ回数に依存せず固定した値に設定される方法が一般的に用いられている。この理由としては、以下の通りである。
ＮＡＮＤの書込み動作の際に問題となるのは、上記したように、”１”データ書込みメモリセルが誤って“０”データに書かれてしまう誤書込み不良である。誤書込み不良の原因としては大きく２つあり、１つは図４２Ａ及び図４２Ｂに示したような「<I> ＷＬ電圧＝ＶＭ、メモリセルのチャネル電圧＝０Ｖの電圧ストレス」のメモリセルへの印加(例えば、図７のＷＬ１，ＷＬ２，ＷＬ４−８接続メモリセルに相当)であり、この電圧ストレスは”０”データ書込みＮＡＮＤセル中の非選択メモリセルに印加されることになる。もう１つの誤書込み不良原因は、図４３Ａ、図４３Ｂ及び図４４に示したような「<II> ＷＬ電圧＝ＶＰＰ、メモリセルのチャネル電圧＝Vboost(もしくはVboost1)の電圧ストレス」のメモリセルへの印加（例えば、図９のメモリセルＭＣ３や図１４のＭＣ３に相当）であり、この電圧ストレスは”１”データ書込みＮＡＮＤセル中の選択メモリセルに印加されることになる。上記したように、図６の書込み動作方式では、Vboostの電圧レベルが比較的低い(つまり”1”データ書込みメモリセルのチャネル部電圧レベルが比較的低い)ため、誤書込み不良に対しては、<I>よりも<II>に対して危険が高く、従って図４１Ａのような書込みループ毎に書込み用中間電圧レベルが増加する方式が用いられることが多い。一方、図１３や図１５の書込み動作方式では、同じ書込み用中間電圧レベルに対してVboost1電圧が図６中のVboost電圧よりも高くできるため、<II>よりも<I>に対して危険が高く、従って図４１Ｂのような書込みループ回数に依存せず書込み用中間電圧レベルを固定する方式が用いられることが多い。
しかしながら、図１３や図１５の書込み方式と図４１Ｂを組合せた動作方式においても、さらに信頼性を向上させることは非常に有効であり、将来的に信頼性がより高いチップが市場にて求められる可能性も高い。
図４５Ａ及び図４５Ｂに示した動作方式を用いることにより、図４１Ａや図４１Ｂの動作方式よりも信頼性が高い書込み動作を実現できる。なお、図４５Ａ及び図４５Ｂの動作方式を用いる場合には、２種類の書込み用中間電圧レベルとしてＶＭ１,ＶＭ２が使い分けられることになるため、図１３，図１５はそれぞれ図４６，図４７に示されるタイミングとなる。図４５と図４６,図４７を組合せた方式を用いた時の利点は次の通りである。
図４６や図４７の方式を用いるときに誤書込み不良を起こさないために重要なのは、上記したように、”１”書込みＮＡＮＤセル内にてＷＬが０Ｖに固定されているメモリセルＭＣ４をオフ状態とすることである。”１”書込みＮＡＮＤセル内にて、ＶＭ２をＷＬに印加することによりＭＣ５−８のチャネル電圧Vboost2を高めることの主目的は、メモリセルＭＣ４を確実にオフ状態とすることである。つまり、ＶＭ２レベルとしては、メモリセルＭＣ４を確実にオフ状態に設定可能な電圧レベルにあれば十分であり(つまり、さらに高い電圧レベルに設定する必要はなく、またこの電圧レベルは書込みループ回数にもほとんど依存せず一定の値である)、もしこの電圧レベルよりも高く設定された場合には上記<I>ストレスに対する危険性が高くなるという問題がある。従って、ＶＭ２電圧は書込みループ回数に依存せず一定の値であることが望ましい。一方、ＷＬ１、ＷＬ２へのＶＭ１印加の主目的は、”１”書込みＮＡＮＤセル内にてＶＰＰ電圧がＷＬに印加される選択メモリセルのチャネル部Vboost1の電圧を、高めることであり、図４５のように書込みループ毎にＶＰＰ電圧レベルが高くなる場合には上記<II>電圧ストレス低減のためＶＭ１電圧レベルも書込みループ回数が増える毎に高くすることが望ましい。従って、図４５ＡやＢのように、ＶＭ１電圧は書込みループ回数が増える毎に高くなる一方、ＶＭ２電圧は書込みループ回数に依存せず一定の値となることが望ましい。図４５ＡとＢの違いはＶＭ１レベルとＶＭ２レベルの関係のみであり、ＶＭ１は上記<II>電圧ストレスに対する最適化にて決まるレベル、ＶＭ２はメモリセルＭＣ４をオフ状態とできる電圧最低値にて決まるレベルであるため、メモリセル特性や書込みループ回数設定値により図４５Ａが最適となる場合や図４５Ｂが最適になる場合など、ＶＭ１レベルとＶＭ２レベルの間の関係としては色々な可能性がある。
上記実施例では、図４５Ａや図４５Ｂの波形を例にとって本発明の説明を行ったが、本発明は上記実施例に限定されるものではなく種々変更可能である。以下に、図４５の波形例に関係した実施例の詳細を説明する。なお、以下に説明する「選択ＷＬ波形」や「ＶＭが印加される非選択ＷＬ波形」（例えば、図４８Ａ〜図４８Ｄ、図４９Ａ〜図４９Ｄ、図５０Ａ〜図５０Ｘ、図５１Ａ〜図５１Ｘ、図５２Ａ〜図５２Ｘ）では、図面簡略化のため、書込みベリファイ動作中の波形は省略されているが、実際には、図４５中にあるように、書込みベリファイ動作中には選択ＷＬ・非選択ＷＬそれぞれに正の電圧が印加されることは言うまでもない。
図４８Ａにデータ書込み動作時のＶＰＰ波形例、図４８Ｂ−Ｄにデータ書込み動作時のＶＭ波形例を示す。図４８Ａでは、図４５の波形と同様に、ＶＰＰレベルが書込みループ回数増加とともに高くなるため、書込みパルス印加動作中の選択ワード線に印加されるＶＰＰレベルも書込みループ回数増加とともに高くなる。図４８Ｂでは、書込みループ回数増加とともにＶＭレベル（ＶＭ１やＶＭ２にも適用可能）が高くなる場合の波形例で、この時には書込みパルス印加動作中の非選択ワード線の少なくとも一部に印加されるＶＭレベルも書込みループ回数増加とともに高くなる。図４８Ｃでは、書込みループ回数毎のＶＭレベルの増加量が図４８Ｂよりも小さいことを除いては図４８Ｂと同様である。また、図４８Ｄには、書込みループ回数が増加してもＶＭレベルが一定である場合の波形例を示す。
図４９Ａ−Ｄに、図４８Ａ−Ｄの波形にＶＰＰ波形やＶＭ波形を重ねた場合の波形図を示す。図４９Ａでは、図４８Ａと同様の波形（図中の実線波形）とＶＰＰ波形（図中の破線波形）が重なっている。同様に、図４９Ｂ−Ｄでは、それぞれ図４８Ｂ−Ｄと同様の波形（図中の実線波形）とＶＭ波形（図中の破線波形）が重なっている。図４９Ａに示されているように、書込みループ回数が増加する毎にＶＰＰレベルを高くする場合には、選択ＷＬにＶＰＰが印加されている期間を除いた期間にＶＰＰレベルを変化させる（つまり高くする）方式を用いると、選択ＷＬにＶＰＰが印加されている期間のＶＰＰレベルを安定させることができるため、安定した書込み動作実現に対して有効となる。同様に、図４９Ｂ，Ｃにあるように、書込みループ回数が増加する毎にＶＭレベルを高くする場合には、非選択ＷＬの少なくとも一部にＶＭが印加されている期間を除いた期間にＶＭレベルを変化させる（つまり高くする）方式を用いると、非選択ＷＬにＶＭが印加されている期間のＶＭレベルを安定させることができるため、安定した書込み動作実現に対して有効となる。
図５０に、図４６の動作方式における書込みループ回数毎の書込みパルス印加動作における選択ＷＬ波形やＶＭ印加の非選択ＷＬ波形を示す。
図５０Ａは図４１Ａと同じ動作に対応し、ＶＭ１＝ＶＭ２＝ＶＭであるため、図６や図１３においても図４６の場合と同様に適用できる方式であり、従来から一般的に使用されている方式である。
図５０ＢはＶＭ１とＶＭ２のレベルが異なる上、ＶＭ１，ＶＭ２ともに書き込みループ回数増加とともに同程度レベルアップしている場合の波形であり、この場合には図５０Ａの場合に比べて、ＶＭ１とＶＭ２の電圧レベルを別々に最適化できるため電圧設定に対する自由度が高くなり、図５０Ａの場合よりも誤書込み不良に対する信頼性をさらに高くすることができる。
図５０Ｃ，図５０Ｄはそれぞれ図４５Ｂ，図４５Ａと同じ動作に対応し、両方の方式において、ＶＭ１レベルは書込みループ回数が増加するほど高くなるが、ＶＭ２レベルは書込みループ回数に依存せず一定の値となる、という共通点を持つ。図５０Ｃと図５０Ｄの違いとしては、ＶＭ１＝ＶＭ２となる書込みループ回数が図５０Ｃの動作では１回目であるのに対し、図５０Ｄの動作では４回目であることである。図５０Ｃ，Ｄの長所は図４５Ａ，Ｂの説明にて上記したように、ＶＭ２電圧は”１”データ書込みＮＡＮＤセル中のメモリセルＭＣ４をカットオフさせることが主目的なのでＶＭ２設定レベルの信頼性上最適な電圧は書込みループ回数に依らず一定となるが、ＶＭ１電圧は”１”データ書込みＮＡＮＤセル中の選択メモリセルＭＣ３のチャネル電圧を高く設定することが主目的なので書き込みループ回数が増えてＶＰＰレベルが高くなるほどＶＭ１レベルも高く設定する場合が信頼性上最適となる。従って、図５０Ｃ，Ｄの方式を用いることにより、図５０Ａの方式よりも信頼性をさらに高くすることができる。
図５０Ｃ，Ｄの方式と同様に、図５０Ｅ−Ｉの場合もＶＭ１はループ回数増加とともにレベルアップし、ＶＭ２はループ回数に依存せず一定の値となる方式を使用しており、図５０Ｃ，Ｄの場合と同様の利点を持つことになる。なお、図５０Ｃ−Ｉの動作としては、選択ＷＬやＶＰＰレベルに対して図４９Ａ波形を、またＶＭ１印加非選択ＷＬやＶＭ１レベルに対して図４９Ｂの波形を、ＶＭ２印加非選択ＷＬやＶＭ２レベルに対して図４９Ｄの波形を適用した場合に相当する。
図５０Ｊ−Ｌでは、ループ回数増加とともにＶＭ１，ＶＭ２の両方がレベルアップする場合の実施例を示している。図５０Ｊ−Ｌの動作としては、選択ＷＬやＶＰＰレベルに対して図４９Ａ波形を、またＶＭ１印加非選択ＷＬやＶＭ１レベルに対して図４９Ｂの波形を、ＶＭ２印加非選択ＷＬやＶＭ２レベルに対して図４９Ｃの波形を適用した場合に相当する。図５０Ｊ−Ｌの方式を用いた場合にも、ＶＭ１とＶＭ２の電圧レベルを別々に最適化可能である上、書込みループ回数毎の電圧レベルアップ量もＶＭ１とＶＭ２に対して別々に最適化できるため、図５０Ａの方式を用いる場合よりも信頼性をさらに高くすることが可能となる。特に、書込みループ回数毎の電圧レベルアップ量がＶＭ１よりもＶＭ２の方が小さい場合の方がＶＭ２印加メモリセルに不必要に大きな電圧ストレスを印加することなく、”１”データ書込みＮＡＮＤセル中の選択メモリセルのチャネル部電圧をループ回数毎に最適な値に設定可能(ＶＭ１のループ回数毎のレベルアップ量をＶＰＰに合わせて十分大きく設定可能)となり、信頼性の高いチップを実現できるという利点がある。
図５０Ｍには、ＶＭ１，ＶＭ２ともに書込みループ回数に依存せずＶＭ１，ＶＭ２レベルが一定の場合の波形例を示す。この場合でも、ＶＭ１とＶＭ２を別々に最適化できるため、ＶＭ１＝ＶＭ２かつ書込みループ回数に依存せず電圧レベル一定、の場合よりは信頼性を高くすることができる。
図５０Ｎ，Ｏには、ＶＭ１レベルは書込みループ回数が５回目まではレベルアップするとともに６回目以降は５回目のＶＭ１レベルと同じにし、ＶＭ２レベルは書込みループ回数に依存せず一定とする方式を示す。上記<I>電圧ストレスを考えると、ＶＭ１レベルやＶＭ２レベルはある値以上には高くできない上限値が存在する場合があり、もし書込みループ回数が５回目の時にＶＭ１レベルがこの上限値に達した場合には６回目以降はこの上限値を維持することが望ましく、このような場合には図５０Ｎ，Ｏの動作方式が最適となる。
図５０Ｐ，Ｑでは、図５０Ｋ，Ｌにおいて、ＶＰＰレベルを書込みループ５回目以降は一定の値に設定する場合の波形を示しており、この場合も図５０Ｎ，Ｏの場合と同様の利点を実現できる。
図５０Ｒ，Ｓでは、図５０Ｋ，Ｌにおいて、書込みループ５回目以降はＶＭ１だけでなくＶＭ２も一定値に設定される場合の波形を示している。また、図５０Ｔ，Ｕでは、図５０Ｋ，Ｌにおいて、ＶＭ１は書込みループ５回目以降一定値、ＶＭ２は書込みループ３回目以降一定ちとした場合の波形であり、この場合にも図５０Ｎ，Ｏの場合と同様の利点を実現できる。
図５０Ｖは、書込みループ回数に依存せず、ＶＰＰ，ＶＭ１，ＶＭ２ともに一定値の場合の波形例である。この場合も、ＶＭ１＝ＶＭ２となる場合に比べるとＶＭ１，ＶＭ２の値を別々に最適化できるため、ＶＭ１＝ＶＭ２の場合よりも信頼性の高いチップを実現できる。
図５０Ｗ，Ｘは、図５０Ｒ，Ｃにおいて、ＶＭ１，ＶＭ２レベルに加えて、ＶＰＰレベルも書込みループ５回目以降は一定値となる場合の波形である。一般的に、ＶＭ１，ＶＭ２（特にＶＭ１）レベルはＶＰＰレベルに対して電圧レベル最適化が行われるため、もしＶＰＰレベルが書込みループ５回目以降一定値となる場合には、ＶＭ１やＶＭ２も一定値とすることが信頼性上最適となり、この場合には図５０Ｗ，Ｘの方式が最適な方式となる。
以上説明したように、図５０では、図４６の書込み動作方式を使用する場合を例にとって、書込みパルス印加動作における書込みループ毎の選択ＷＬやＶＭ１，ＶＭ２印加非選択ＷＬの波形例を示した。図４７の書込み動作方式を使用する場合には、図５０Ａ−Ｘはそれぞれ図５１Ａ−Ｘのような波形となる。図５１Ａ−Ｘの動作は、それぞれ図５０Ａ−Ｘに対して説明した特徴を持つ上、図１５の動作（比較例２）が図１３（比較例１）の動作よりも信頼性上勝る効果（実質的に図１５と図１３の関係は図４７と図４６の関係と等価と考えられるため）も合わせて得ることができる。
図５０に対して、図４６の書込み動作方式の代わりに、図１６（本発明の第１の実施形態）や図１７（本発明の第２の実施形態）を使用した場合の波形例をそれぞれ図５２と図５３に示す。図５２Ａ−Ｘはそれぞれ図５０Ａ−Ｘの波形に対応するとともに、それぞれ図５０Ａ−Ｘの波形と同様の特徴を持つ。また、図５３Ａ−Ｘもそれぞれ図５０Ａ−Ｘの波形に対応するとともに、それぞれ図５０Ａ−Ｘの波形と同様の特徴を持つ。さらに、上記したように、図１６（本発明の第１の実施形態）や図１７（本発明の第２の実施形態）の書込み動作方式は図１３，図１５の動作方式よりも誤書込み不良に対する信頼性が高い（つまり、図４６や図４７の動作方式よりも誤書込み不良に対する信頼性が高い）ため、図５２，図５３の動作は図５０や図５１の動作よりもさらに誤書込み不良に対する信頼性を高めることができる。さらに、図５２の動作は図１６の書込み動作方式ばかりでなく、図１６の代わりに図１９や図２２の動作方式を用いた場合にも図５２の波形を実現でき、図１６の動作方式を用いた場合と同様の効果を得ることができる。同様に、図１７の代わりに図２０や図２３の動作方式を用いた場合にも図５３の波形を実現でき、図１７の動作方式を用いた場合と同様の効果を得ることができる。また、図５０の動作に対し、図４６の動作の代わりに図１８、図２１、図２４−図３０の動作を適用することもでき、この場合にも図５２や図５３と同様の効果を得ることができる。
上記実施例中では、ＶＰＰ，ＶＭ１，ＶＭ２，ＶＭなどの電圧レベルに対する説明を行ったが、実際のチップ中では電圧設定レベルが同一の場合においても電圧レベル自体は電源電圧・温度・プロセスばらつきなどにより、多少変動するものであり、実際の回路設計においてはＶＰＰ，ＶＭ１，ＶＭ２，ＶＭなどの電圧設定レベル（つまり、回路設計上の設定電圧のねらい目）の値が図４５や図５０−５３の波形中の選択ＷＬやＶＭ１，ＶＭ２印加非選択ＷＬのレベルとなるように回路を設計することが有効となる。
このようなＶＰＰ，ＶＭ１，ＶＭ２のレベルに対する電圧設定を実現する回路例としては、図３８Ｅ−Ｆ、図３９Ｅ−Ｆ、図４０Ｅ−Ｆに示されている。これらの回路例における電圧レベル制御信号、及び関連するＶＰＰ波形やワード線波形を図５４に示す。
図５４Ａは、書込みループ回数が増加する毎に、ＶＰＰ設定レベルや書込みパルス印加時の選択ワード線設定レベルが高くなる場合の波形例を示す。図５４Ａは図３８Ｆの回路を用いた場合の例であり、書込みループ回数が増加する毎に、図３８Ｆ中のＶＰＰＲＥＦと接地電圧の間の抵抗値が小さくなるため、書込みループ回数増加毎にＶＰＰレベルが高くなる。
図５４Ｂは、書込みループ回数が増加する毎にＶＭ１設定レベルや書込みパルス印加時のＶＭ１印加ワード線設定レベルが高くなる場合の波形例を示す。図５４Ｂは図３９Ｆの回路を用いた場合の例であり、書込みループ回数が増加する毎に、図３９Ｆ中のＶＭ１ＲＥＦと接地電圧の間の抵抗値が小さくなるため、書込みループ回数増加毎にＶＭ１レベルが高くなる。
図５４Ｃは、書込みループ回数が増加する毎にＶＭ２設定レベルや書込みパルス印加時のＶＭ２印加ワード線設定レベルが高くなる場合の波形例を示す。図５４Ｃは図４０Ｆの回路を用いた場合の例であり、書込みループ回数が増加する毎に、図４０Ｆ中のＶＭ２ＲＥＦと接地電圧の間の抵抗値が小さくなるため、書込みループ回数増加毎にＶＭ２レベルが高くなる。
図５４Ｄは、書込みループ回数に依存せずＶＭ２設定レベルや書込みパルス印加時のＶＭ２印加ワード線設定レベルが一定の場合の波形例を示す。図５４ＤのＶＭ２波形は、例えば図４０Ｅの回路により実現できる。図４０Ｅの回路では、ＶＰＰＲＥＦと接地電圧の間の抵抗値が常にＲＶＰＰ０なので、ＶＭ２レベルは一定値となる。また、図４０Ｆの回路を用いた場合でも、書込みパルス印加時の信号ＳＶＭ２１−ＳＶＭ２７のそれぞれのレベルがループ回数に依存せず固定されていれば、図５４Ｄの波形を実現できる。
同様に、図３８Ｅの回路を用いることにより、書込みループ回数に依然せずＶＰＰレベルが一定である波形を実現できる。また、図３８Ｆの回路を用いた場合でも、書込みパルス印加時の信号ＳＶＰＰ１−ＳＶＰＰ７のそれぞれのレベルがループ回数に依存せず固定されていれば、書込みループ回数に依存せずＶＰＰレベルが一定である波形を実現できる。
さらに同様に、図３９Ｅの回路を用いることにより、書込みループ回数に依然せずＶＭ１レベルが一定である波形を実現できる。また、図３９Ｆの回路を用いた場合でも、書込みパルス印加時の信号ＳＶＭ１１−ＳＶＭ１７のそれぞれのレベルがループ回数に依存せず固定されていれば、書込みループ回数に依存せずＶＭ１レベルが一定である波形を実現できる。
図５４Ｅに、書込みループ回数が５回以下の場合には書込みループ回数が増加する毎にＶＭ１設定レベルや書込みパルス印加時のＶＭ１印加ワード線設定レベルが高くなり、書込みループ回数が６回以上の場合にはＶＭ１設定レベルや書込みパルス印加時のＶＭ１印加ワード線設定レベルが一定値となる（つまり、書込みループ５回目のＶＭ１の値と同一となる）場合の波形例を示す。図５４Ｅは、図３９Ｆの回路を用いた場合の波形例に相当する。
図５４Ｆに、書込みループ回数が５回以下の場合には書込みループ回数が増加する毎にＶＭ２設定レベルや書込みパルス印加時のＶＭ２印加ワード線設定レベルが高くなり、書込みループ回数が６回以上の場合にはＶＭ２設定レベルや書込みパルス印加時のＶＭ２印加ワード線設定レベルが一定値となる（つまり、書込みループ５回目のＶＭ２の値と同一となる）場合の波形例を示す。図５４Ｆは、図４０Ｆの回路を用いた場合の波形例に相当する。
図５４Ｇ中のＶＭ１波形や書込みパルス印加時のＶＭ１印加ワード線波形は図５４Ｅと同一であり、これらのＶＭ１波形や書込みパルス印加時のＶＭ１印加ワード線波形は図３９Ｆの回路に対し、図５４Ｇ中のＳＶＭ１１−ＳＶＭ１７波形を適用することによっても実現可能である。
図５４Ｈ中のＶＭ２波形や書込みパルス印加時のＶＭ２印加ワード線波形は図５４Ｆと同一であり、これらのＶＭ２波形や書込みパルス印加時のＶＭ２印加ワード線波形は図４０Ｆの回路に対し、図５４Ｈ中のＳＶＭ２１−ＳＶＭ２７波形を適用することによっても実現可能である。
図５４Ｉ中のＶＭ１波形や書込みパルス印加時のＶＭ１印加ワード線波形は図５４Ｂと同一であり、これらのＶＭ１波形や書込みパルス印加時のＶＭ１印加ワード線波形は図３９Ｆの回路に対し、図５４Ｉ中のＳＶＭ１１−ＳＶＭ１７波形を適用することによっても実現可能である。
図５４Ｊ中のＶＭ２波形や書込みパルス印加時のＶＭ２印加ワード線波形は図５４Ｃと同一であり、これらのＶＭ２波形や書込みパルス印加時のＶＭ２印加ワード線波形は図４０Ｆの回路に対し、図５４Ｊ中のＳＶＭ２１−ＳＶＭ２７波形を適用することによっても実現可能である。
上記したように、図３８Ｅ−Ｆ、図３９Ｅ−Ｆ、図４０Ｅ−Ｆの回路を用いることにより、図５０−図５３中のＶＰＰ，ＶＭ１，ＶＭ２波形を実現させることができる。
図５５に、書込みループ回数が増加する毎にＶＰＰ、ＶＭ１もしくはＶＭ２のレベルを変更する場合の動作を示すフローチャートを示す。
図５５Ａ，Ｃ，Ｅは、書込み用中間電圧はＶＭレベルのみであり、かつ書込みループ回数が増加する毎にＶＰＰレベルは変わるが、ＶＭレベルは書込みループ回数に依存せず一定の場合の動作を表す。また、図５５Ａ，Ｃ，Ｅでは、ＶＰＰレベル変更の動作が行われるタイミングが互いに異なるが、どの動作を用いても同様の書込みパルス印加時の選択ワード線波形を実現できる。
図５５Ｂ，Ｄ，Ｆは、書込みループ回数が増加する毎にＶＰＰレベルは変わるが、ＶＭ１レベル及びＶＭ２レベルは書込みループ回数に依存せず一定の場合の動作を表す。また、図５５Ｂ，Ｄ，Ｆでは、ＶＰＰレベル変更の動作が行われるタイミングが互いに異なるが、どの動作を用いても同様の書込みパルス印加時の選択ワード線波形、例えば図５０Ｍのような波形を実現できる。
図５５Ｇ，Ｉ，Ｋは、書込みループ回数が増加する毎にＶＰＰレベル及びＶＭ１レベルは変わるが、ＶＭ２レベルは書込みループ回数に依存せず一定の場合の動作を表す。また、図５５Ｇ，Ｉ，Ｋでは、ＶＰＰレベルやＶＭ１レベルの変更が行われるタイミングが互いに異なるが、どの動作を用いても図５０Ｃのような波形を実現できる。
図５５Ｈ，Ｊ，Ｌは、書込みループ回数が増加する毎にＶＰＰレベル、ＶＭ１レベル、及びＶＭ２レベルが変わる場合の動作を表す。また、図５０Ｈ，Ｊ，Ｌでは、ＶＰＰレベル、ＶＭ１レベル及びＶＭ２レベルの変更が行われるタイミングが互いに異なるが、どの動作を用いても図５０Ｋのような波形を実現できる。
本発明は、上記実施例に限定されるものではなく、種々変更可能である。
４．他の不揮発性半導体記憶装置、電子カードおよび電子装置への適用
まず、他の不揮発性半導体記憶装置への適用から説明する。上記実施形態では、メモリセルユニットとしてＮＡＮＤセルが使用されたＮＡＮＤセル型ＥＥＰＲＯＭを例にして本発明の実施形態を説明したが、本発明はこれに限られるものではなく他のデバイス、例えばメモリセルユニットとしてＮＡＮＤセル以外が使用された場合、具体的にはＤＩＮＯＲセルやＡＮＤセルをそれぞれメモリセルユニットとして使用したＤＩＮＯＲセル型ＥＥＰＲＯＭ、ＡＮＤセル型ＥＥＰＲＯＭなどにおいても適用可能である。図５６にＤＩＮＯＲセル型ＥＥＰＲＯＭにおけるメモリセルアレイの等価回路図を示す。また、図５７にＡＮＤセル型ＥＥＰＲＯＭにおけるメモリセルアレイの等価回路図を示す。
なお、ＤＩＮＯＲセル型ＥＥＰＲＯＭに関しては、”H. Onoda et al., IEDM Tech. Digest, 1992, pp. 599-602”、ＡＮＤセル型ＥＥＰＲＯＭに関しては、”H. Kume et al., IEDM Tech. Digest, 1992, pp. 991-993”に、それぞれ詳細に説明されている。また、本発明の実施形態では電気的に書替えが可能な不揮発性半導体記憶装置を例にとって説明をしたが、本発明は他のデバイスでも使用可能であり、例えば他の半導体記憶装置のデバイスにておいても、同様に適用可能である。
次に、本発明の実施形態に係る電子カードおよびその電子カードを用いた電子装置について説明する。図５８は、本発明の実施形態に係る電子カードおよび電子装置の構成を示す。ここでは電子装置は、携帯電子機器の一例としてのディジタルスチルカメラ１０１を示す。電子カードは、ディジタルスチルカメラ１０１の記録媒体として用いられるメモリカード１１９である。メモリカード１１９は、本発明の実施形態で説明した不揮発性半導体記憶装置が集積化され封止されたＩＣパッケージＰＫ１を有する。
ディジタルスチルカメラ１０１のケースには、カードスロット１０２と、このカードスロット１０２に接続された、図示しない回路基板が収納されている。メモリカード１１９は、カードスロット１０２に取り外し可能に装着される。メモリカード１１９は、カードスロット１０２に装着されると、回路基板上の電気回路に電気的に接続される。
電子カードが例えば、非接触型のＩＣカードである場合、カードスロット１０２に収納し、或いは近づけることによって、回路基板上の電気回路に無線信号により接続される。
図５９は、ディジタルスチルカメラの基本的な構成を示す。被写体からの光は、レンズ１０３により集光されて撮像装置１０４に入力される。撮像装置１０４は例えばＣＭＯＳイメージセンサであり、入力された光を光電変換し、アナログ信号を出力する。このアナログ信号は、アナログ増幅器（ＡＭＰ）により増幅された後、Ａ／Ｄコンバータによりディジタル変換される。変換された信号は、カメラ信号処理回路１０５に入力され、例えば自動露出制御（ＡＥ）、自動ホワイトバランス制御（ＡＷＢ）、及び色分離処理を行った後、輝度信号と色差信号に変換される。
画像をモニターする場合、カメラ信号処理回路１０５から出力された信号はビデオ信号処理回路１０６に入力され、ビデオ信号に変換される。ビデオ信号の方式としては、例えばＮＴＳＣ（Ｎａｔｉｏｎａｌ Ｔｅｌｅｖｉｓｉｏｎ Ｓｙｓｔｅｍ Ｃｏｍｍｉｔｔｅｅ）を挙げることができる。ビデオ信号は、表示信号処理回路１０７を介して、ディジタルスチルカメラ１０１に取り付けられた表示部１０８に出力される。表示部１０８は例えば液晶モニターである。
ビデオ信号は、ビデオドライバ１０９を介してビデオ出力端子１１０に与えられる。ディジタルスチルカメラ１０１により撮像された画像は、ビデオ出力端子１１０を介して、例えばテレビジョン等の画像機器に出力することができる。これにより、撮像した画像を表示部１０８以外でも表示することができる。撮像装置１０４、アナログ増幅器（ＡＭＰ）、Ａ／Ｄコンバータ（Ａ／Ｄ）、カメラ信号処理回路１０５は、マイクロコンピュータ１１１により制御される。
画像をキャプチャする場合、操作ボタン例えばシャッタボタン１１２を操作者が押す。これにより、マイクロコンピュータ１１１が、メモリコントローラ１１３を制御し、カメラ信号処理回路１０５から出力された信号がフレーム画像としてビデオメモリ１１４に書き込まれる。ビデオメモリ１１４に書き込まれたフレーム画像は、圧縮／伸張処理回路１１５により、所定の圧縮フォーマットに基づいて圧縮され、カードインタフェース１１６を介してカードスロット１０２に装着されているメモリカード１１９に記録される。
記録した画像を再生する場合、メモリカード１１９に記録されている画像を、カードインタフェース１１６を介して読み出し、圧縮／伸張処理回路１１５により伸張した後、ビデオメモリ１１４に書き込む。書き込まれた画像はビデオ信号処理回路１０６に入力され、画像をモニターする場合と同様に、表示部１０８や画像機器に映し出される。
なおこの構成では、回路基板１００上に、カードスロット１０２、撮像装置１０４、アナログ増幅器（ＡＭＰ）、Ａ／Ｄコンバータ（Ａ／Ｄ）、カメラ信号処理回路１０５、ビデオ信号処理回路１０６、メモリコントローラ１１３、ビデオメモリ１１４、圧縮／伸張処理回路１１５、及びカードインタフェース１１６が実装される。
但しカードスロット１０２については、回路基板１００上に実装される必要はなく、コネクタケーブル等により回路基板１００に接続されるようにしてもよい。
回路基板１００上には更に、電源回路１１７が実装される。電源回路１１７は、外部電源、或いは電池からの電源の供給を受け、ディジタルスチルカメラの内部で使用する内部電源電圧を発生する。電源回路１１７として、ＤＣ−ＤＣコンバータを用いてもよい。内部電源電圧は、上述した各回路に供給される他、ストロボ１１８、表示部１０８にも供給される。
以上のように本発明の実施形態に係る電子カードは、ディジタルスチルカメラ等の携帯電子機器に用いることが可能である。更にこの電子カードは、携帯電子機器だけでなく、図６０Ａ−６０Ｊに示すような他の各種電子機器に適用することができる。即ち、図６０Ａに示すビデオカメラ、図６０Ｂに示すテレビジョン、図６０Ｃに示すオーディオ機器、図６０Ｄに示すゲーム機器、図６０Ｅに示す電子楽器、図６０Ｆに示す携帯電話、図６０Ｇに示すパーソナルコンピュータ、図６０Ｈに示すパーソナルディジタルアシスタント（ＰＤＡ）、図６０Ｉに示すヴォイスレコーダ、図６０Ｊに示すＰＣカード等に、上記電子カードを用いることができる。
以上説明した発明を実施するための最良の形態の構成について要約すると、次のようになる。
（１）データの書換えが可能な不揮発性のメモリセル、もしくは前記メモリセルを含むメモリセルユニットがアレイ上に配列されたメモリセルアレイと、
前記メモリセルアレイの同一行の前記メモリセルに共通に接続されたワード線と、
を備え、
データ書込み動作中の書込みパルス印加動作において、選択ワード線に書込み用高電圧、非選択ワード線のうち少なくとも２本の非選択ワード線に書込み用中間電圧が印加されるとともに、選択ワード線とソース線の間に位置する第１のワード線の第１の書込み用中間電圧への充電動作の開始よりも、前記選択ワード線とビット線コンタクトの間に位置する第２のワード線の第２の書込み用中間電圧への充電動作の開始の方が遅い、
ことを特徴とする不揮発性半導体記憶装置。
（２）データの書換えが可能な不揮発性のメモリセル、第１及び第２の選択トランジスタを含むメモリセルユニットがアレイ上に配列されたメモリセルアレイと、
前記メモリセルアレイの同一行の前記メモリセルに共通に接続されたワード線と、
前記メモリセルアレイの同一行の前記第１の選択トランジスタのゲートに共通に接続された第１の選択ゲート線と、
前記メモリセルアレイの同一行の前記第２の選択トランジスタのゲートに共通に接続された第２の選択ゲート線と、
を備え、
データ書込み動作中の書込みパルス印加動作において、選択ワード線に書込み用高電圧、非選択ワード線のうち少なくとも２本の非選択ワード線に書込み用中間電圧が印加されるとともに、前記選択ワード線と前記第１の選択ゲート線の間に位置する第１のワード線の第１の書込み用中間電圧への充電動作の開始よりも、前記ワード線と前記第２の選択ゲート線の間に位置する第２のワード線の第２の書込み用中間電圧への充電動作の開始の方が遅い、
ことを特徴とする不揮発性半導体記憶装置。
（３）前記第１の選択トランジスタはソース線と接続される、
ことを特徴とする（２）記載の不揮発性半導体記憶装置。
（４）前記第２の選択トランジスタはビット線と接続される、
ことを特徴とする（２）記載の不揮発性半導体記憶装置。
（５）前記第１の書込み用中間電圧と前記第２の書込み用中間電圧は電圧レベルが異なる、
ことを特徴とする（１）記載の不揮発性半導体記憶装置。
（６）前記第１の書込み用中間電圧と前記第２の書込み用中間電圧は電圧レベルが同じである、
ことを特徴とする（１）記載の不揮発性半導体記憶装置。
（７）前記第１のワード線の前記第１の書込み用中間電圧への充電動作において、前記第１のワード線は接地電圧から直接前記第１の書込み用中間電圧に充電される、
ことを特徴とする（１）記載の不揮発性半導体記憶装置。
（８）前記第１のワード線の前記第１の書込み用中間電圧への充電動作において、前記第１のワード線は接地電圧から一度第３の電圧に充電された後、前記第３の電圧から前記第１の書込み用中間電圧に充電される、
ことを特徴とする（１）記載の不揮発性半導体記憶装置。
（９）前記第２のワード線の前記第２の書込み用中間電圧への充電動作において、前記第２のワード線は接地電圧から直接前記第２の書込み用中間電圧に充電される、
ことを特徴とする（１）記載の不揮発性半導体記憶装置。
（１０）前記第２のワード線の前記第２の書込み用中間電圧への充電動作において、前記第２のワード線は接地電圧から一度第４の電圧に充電された後、前記第４の電圧から前記第２の書込み用中間電圧に充電される、
ことを特徴とする（１）記載の不揮発性半導体記憶装置。
（１１）前記選択ワード線の前記書込み用高電圧への充電動作において、前記選択ワード線は接地電圧から直接前記書込み用高電圧に充電される、
ことを特徴とする（１）記載の不揮発性半導体記憶装置。
（１２）前記選択ワード線の前記書込み用高電圧への充電動作において、前記選択ワード線は接地電圧から一度第５の電圧に充電された後、前記第５の電圧から前記書込み用高電圧に充電される、
ことを特徴とする（１）記載の不揮発性半導体記憶装置。
（１３）前記選択ワード線のソース線側隣接ワード線は、前記選択ワード線へのデータ書込み用電圧印加時に、電源電圧以下の第６の電圧に設定される、
ことを特徴とする（１）記載の不揮発性半導体記憶装置。
（１４）前記第６の電圧は接地電圧である、
ことを特徴とする（１３）記載の不揮発性半導体記憶装置。
（１５）前記第６の電圧は電源電圧である、
ことを特徴とする（１３）記載の不揮発性半導体記憶装置。
（１６）前記選択ワード線へのデータ書込み用高電圧印加時に、選択ワード線とビット線コンタクトの間にあるワード線の電圧設定レベルが前記第２の書込み用中間電圧である、
ことを特徴とする（１）記載の不揮発性半導体記憶装置。
（１７）前記選択ワード線へのデータ書込み用電圧印加時に、前記選択ワード線のソース線側隣接ワード線とソース線の間にあるワード線の電圧設定レベルが全て前記第１の書込み用中間電圧である、
ことを特徴とする（１）記載の不揮発性半導体記憶装置。
（１８）前記ワード線へのデータ書込みは、ソース線に近いワード線からビット線コンタクトに近いワード線へ順次行う、
ことを特徴とする（１）記載の不揮発性半導体記憶装置。
（１９）データ書換えの可能な不揮発性のメモリセル、もしくは前記メモリセルを含むメモリセルユニットがアレイ上に配列されたメモリセルアレイと、
前記メモリセルアレイの同一行のメモリセルに共通に接続されたワード線と、
を備え、
データ書込み動作中の書込みパルス印加動作時において、選択ワード線のソース線側隣接ワード線とソース線の間に位置するワード線への充電動作の開始よりも選択ワード線への充電動作の開始の方が遅く、また選択ワード線の充電開始前に前記ソース線側隣接ワード線が第１の電圧から第２の電圧に一度充電された後再び第１の電圧に戻る、
ことを特徴とする不揮発性半導体記憶装置。
（２０）データ書換えの可能な不揮発性のメモリセル、もしくは前記メモリセルを含むメモリセルユニットがアレイ上に配列されたメモリセルアレイと、
前記メモリセルアレイの同一行のメモリセルに共通に接続されたワード線と、
を備え、
データ書込み動作中の書込みパルス印加動作時において、選択ワード線のソース線側隣接ワード線とソース線の間に位置するワード線への充電動作の開始よりも選択ワード線とビット線コンタクトの間に位置するワード線への充電動作の開始の方が遅く、また選択ワード線の充電開始前に前記ソース線側隣接ワード線が第１の電圧から第２の電圧に一度充電された後再び第１の電圧に戻る、
ことを特徴とする不揮発性半導体記憶装置。
（２１）データ書換えの可能な不揮発性のメモリセル、もしくは前記メモリセルを含むメモリセルユニットがアレイ上に配列されたメモリセルアレイと、
前記メモリセルアレイの同一行のメモリセルに共通に接続されたワード線と、
を備え、
データ書込み動作中の書込みパルス印加動作時において、選択ワード線のソース線側隣接ワード線とソース線の間に位置するワード線への充電動作の開始よりも選択ワード線とビット線コンタクトの間に位置するワード線への充電動作の開始の方が遅く、また選択ワード線とビット線コンタクトの間に位置するワード線への充電開始前に前記ソース線側隣接ワード線が第１の電圧から第２の電圧に一度充電された後再び第１の電圧に戻る、
ことを特徴とする不揮発性半導体記憶装置。
（２２）前記第１の電圧は電源電圧よりも低い、
ことを特徴とする（１９）記載の不揮発性半導体記憶装置。
（２３）前記第１の電圧は接地電圧である、
ことを特徴とする（１９）記載の不揮発性半導体記憶装置。
（２４）前記第２の電圧は正の電圧である、
ことを特徴とする（１９）記載の不揮発性半導体記憶装置。
（２５）前記第２の電圧レベルは前記第１の電圧レベルより高い、
ことを特徴とする（１９）記載の不揮発性半導体記憶装置。
（２６）前記第２の電圧が、データ読出し動作時にワード線に充電される電圧の中の少なくとも１つの電圧と同じ回路により発生される、
ことを特徴とする（１９）記載の不揮発性半導体記憶装置。
（２７）前記メモリセルアレイ中に複数の選択ゲート線を備え、前記第２の電圧がデータ読出し動作時に前記選択ゲート線充電される電圧の中の少なくとも1つの電圧と同じ回路により発生される、
ことを特徴とする（１９）記載の不揮発性半導体記憶装置。
（２８）前記第２の電圧が電源電圧である、
ことを特徴とする（１９）記載の不揮発性半導体記憶装置。
（２９）前記選択ワード線のソース線側隣接ワード線は、前記選択ワード線へのデータ書込み用電圧印加中には、前記第1の電圧に設定されている、
ことを特徴とする（１９）記載の不揮発性半導体記憶装置。
（３０）前記選択ワード線へのデータ書込み用電圧印加時に、選択ワード線とビット線コンタクトの間にあるワード線の電圧設定レベルが全て第３の電圧にある、
ことを特徴とする（１９）記載の不揮発性半導体記憶装置。
（３１）前記選択ワード線へのデータ書込み用電圧印加時に、前記選択ワード線のソース線側隣接ワード線とソース線の間にあるワード線の電圧設定レベルが全て第４の電圧である、
ことを特徴とする（１９）記載の不揮発性半導体記憶装置。
（３２）前記第３の電圧は前記第４の電圧と異なる、
ことを特徴とする（３１）記載の不揮発性半導体記憶装置。
（３３）前記書込みパルス印加動作における選択ワード線への書込み用電圧の充電として、接地電圧から直接書込み用電圧に充電される、
ことを特徴とする（１９）記載の不揮発性半導体記憶装置。
（３４）前記ワード線へのデータ書込みは、ソース線に近いワード線からビット線コンタクトに近いワード線へ順次行う、
ことを特徴とする（１９）記載の不揮発性半導体記憶装置。
（３５）前記メモリセルもしくはメモリセルユニットがフラッシュEEPROMである、
ことを特徴とする（１）記載の不揮発性半導体記憶装置。
（３６）前記メモリセルもしくはメモリセルユニットがNAND型EEPROMである、
ことを特徴とする（１）記載の不揮発性半導体記憶装置。
（３７）前記ワード線の電圧を制御するワード線電圧制御回路を備えた、
ことを特徴とする（１）記載の不揮発性半導体記憶装置。
（３８） （１）記載の不揮発性半導体記憶装置が搭載された電子カード。
（３９）カードインタフェースと、
前記カードインタフェースに接続されたカードスロットと、
前記カードスロットに電気的に接続可能な（３８）に記載の前記電子カードと、
を備える、
ことを特徴とする電子装置。
（４０）前記電子装置はディジタルカメラである、
ことを特徴とする（３９）に記載の電子装置。
（４１）データの書換えが可能な不揮発性のメモリセル、もしくは前記メモリセルを含むメモリセルユニットがアレイ上に配列されたメモリセルアレイと、
前記メモリセルアレイの同一行の前記メモリセルに共通に接続されたワード線と、
を備え、
データ書込み動作中の書込みパルス印加動作において、選択ワード線とビット線コンタクトの間に位置する第１のワード線に第１の書込み用中間電圧が印加され、また選択ワード線とソース線の間に位置する第２のワード線に第２の書込み用中間電圧が印加され、前記第１の書込み用中間電圧と前記第２の書込み用中間電圧の充電タイミングが異なることを特徴とする不揮発性半導体記憶装置。
（４２）データの書換えが可能な不揮発性のメモリセル、もしくは前記メモリセルを含むメモリセルユニットがアレイ上に配列されたメモリセルアレイと、
前記メモリセルアレイの同一行の前記メモリセルに共通に接続されたワード線と、
を備え、
データ書込み動作中の書込みパルス印加動作において、選択ワード線とビット線コンタクトの間に位置する第１のワード線に第１の書込み用中間電圧が印加され、また選択ワード線とソース線の間に位置する第２のワード線に第２の書込み用中間電圧が印加され、データ書込み動作中に複数回行われる書込みパルス印加動作の少なくとも１回において前記第１の書込み用中間電圧の設定レベルと前記第２の書込み用中間電圧の設定レベルが異なることを特徴とする不揮発性半導体記憶装置。
（４３）データの書換えが可能な不揮発性のメモリセル、もしくは前記メモリセルを含むメモリセルユニットがアレイ上に配列されたメモリセルアレイと、
前記メモリセルアレイの同一行の前記メモリセルに共通に接続されたワード線と、
を備え、
データ書込み動作中の書込みパルス印加動作において、選択ワード線とビット線コンタクトの間に位置する第１のワード線に第１の書込み用中間電圧が印加され、また選択ワード線とソース線の間に位置する第２のワード線に第２の書込み用中間電圧が印加され、１回のデータ書込み動作中に複数回行われる書込みパルス印加動作の少なくとも１回において前記第１の書込み用中間電圧の設定レベルと前記第２の書込み用中間電圧の設定レベルが異なることを特徴とする不揮発性半導体記憶装置。
（４４）データの書換えが可能な不揮発性のメモリセル、もしくは前記メモリセルを含むメモリセルユニットがアレイ上に配列されたメモリセルアレイと、
前記メモリセルアレイの同一行の前記メモリセルに共通に接続されたワード線と、
を備え、
データ書込み動作中の書込みパルス印加動作において、選択ワード線とビット線コンタクトの間に位置する第１のワード線に第１の書込み用中間電圧が印加され、また選択ワード線とソース線の間に位置する第２のワード線に第２の書込み用中間電圧が印加され、１回のデータ書込み動作中に複数回行われる書込みパルス印加動作において書込みパルス印加動作の回数が増加する毎の電圧設定レベルの変化量が前記第１の書込み用中間電圧と前記第２の書込み用中間電圧にて異なることを特徴とする不揮発性半導体記憶装置。
（４５）書込みパルス印加動作の回数が増加する毎の電圧設定レベルの変化量が前記第１の書込み用中間電圧よりも前記第２の書込み用中間電圧の方が小さいことを特徴とする（４４）に記載の不揮発性半導体記憶装置。
（４６）データの書換えが可能な不揮発性のメモリセル、もしくは前記メモリセルを含むメモリセルユニットがアレイ上に配列されたメモリセルアレイと、
前記メモリセルアレイの同一行の前記メモリセルに共通に接続されたワード線と、
を備え、
データ書込み動作中の書込みパルス印加動作において、選択ワード線とビット線コンタクトの間に位置する第１のワード線に第１の書込み用中間電圧が印加され、また選択ワード線とソース線の間に位置する第２のワード線に第２の書込み用中間電圧が印加され、１回のデータ書込み動作中に複数回行われる書込みパルス印加動作において前記第１の書込み用中間電圧の電圧設定レベルが書込みパルス印加動作の回数が増加する毎に変わるとともに前記第２の書込み用中間電圧の電圧設定レベルは書込みパルス印加動作の回数に依らず一定値となることを特徴とする不揮発性半導体記憶装置。
（４７）前記第１及び第２の書込み用中間電圧は電源電圧よりも高い電圧であることを特徴とする（４１）〜（４６）のいずれか一項に記載の不揮発性半導体記憶装置。
（４８）データ書込み動作中の書込みパルス印加動作において、選択ワード線とソース線の間に位置する第３のワード線に前記第１及び第２の書込み用中間電圧よりも低い第１の電圧が印加されることを特徴とする（４１）〜（４７）のいずれか一項に記載の不揮発性半導体記憶装置。
（４９）前記第３のワード線が選択ワード線のソース線側隣接ワード線であることを特徴とする（４８）に記載の不揮発性半導体記憶装置。
（５０）前記第１の電圧が電源電圧以下の電圧であることを特徴とする（４９）に記載の不揮発性半導体記憶装置。
（５１）前記第１の電圧が接地電圧であることを特徴とする（４９）に記載の不揮発性半導体記憶装置。
（５２）前記第１の書込み用中間電圧と前記第２の書込み用中間電圧は異なる回路によって発生されることを特徴とする（４１）〜（５１）のいずれか一項に記載の不揮発性半導体記憶装置。
（５３）前記第１の書込み用中間電圧の電圧レベルのリミット回路と前記第２の書込み用中間電圧の電圧レベルのリミット回路が異なることを特徴とする（４１）〜（５１）のいずれか一項に記載の不揮発性半導体記憶装置。
本発明の実施形態に係るＮＡＮＤセルの断面の模式図。 図１のII(a)-II(b)断面の模式図。 図１のIII(a)-III(b)断面の模式図。 図１のＮＡＮＤセルの等価回路図。 図４のＮＡＮＤセルがマトリクス配置されたメモリセルアレイの一部の等価回路図。 ＮＡＮＤセルの書込みパルス印加動作の従来例を説明するためのタイミングチャート。 従来例において“０”データ書込みが行われるメモリセルを含むＮＡＮＤセルに対する書込みパルス印加時の印加電圧を示す図。 “０”データ書込みが行われるメモリセルに対する書込みパルス印加時の断面の模式図。 従来例において“１”データ書込みが行われるメモリセルを含むＮＡＮＤセルに対する書込みパルス印加時の印加電圧を示す図。 “１”データ書込みが行われるメモリセルに対する書込みパルス印加時の断面の模式図。 “１”データ書込みが行われるメモリセルにおけるチャネル領域とワード線の間の容量カップリングの説明図。 書込み動作のフローチャート。 第１の比較例に係る書込みパルス印加動作を説明するためのタイミングチャート。 第１の比較例において“１”データ書込みが行われるメモリセルを含むＮＡＮＤセルに対する書込みパルス印加時の印加電圧を示す図。 第２の比較例に係る書込みパルス印加動作を説明するためのタイミングチャート。 本発明の第１実施形態に係るＮＡＮＤセルの書込みパルス印加動作を説明するためのタイミングチャート。 本発明の第２実施形態に係るＮＡＮＤセルの書込みパルス印加動作を説明するためのタイミングチャート。 本発明の第３実施形態に係るＮＡＮＤセルの書込みパルス印加動作を説明するためのタイミングチャート。 本発明の第４実施形態に係るＮＡＮＤセルの書込みパルス印加動作を説明するためのタイミングチャート。 本発明の第５実施形態に係るＮＡＮＤセルの書込みパルス印加動作を説明するためのタイミングチャート。 本発明の第６実施形態に係るＮＡＮＤセルの書込みパルス印加動作を説明するためのタイミングチャート。 本発明の第７実施形態に係るＮＡＮＤセルの書込みパルス印加動作を説明するためのタイミングチャート。 本発明の第８実施形態に係るＮＡＮＤセルの書込みパルス印加動作を説明するためのタイミングチャート。 本発明の第９実施形態に係るＮＡＮＤセルの書込みパルス印加動作を説明するためのタイミングチャート。 本発明の第１０実施形態に係るＮＡＮＤセルの書込みパルス印加動作を説明するためのタイミングチャート。 本発明の第１１実施形態に係るＮＡＮＤセルの書込みパルス印加動作を説明するためのタイミングチャート。 本発明の第１２実施形態に係るＮＡＮＤセルの書込みパルス印加動作を説明するためのタイミングチャート。 本発明の第１３実施形態に係るＮＡＮＤセルの書込みパルス印加動作を説明するためのタイミングチャート。 本発明の第１４実施形態に係るＮＡＮＤセルの書込みパルス印加動作を説明するためのタイミングチャート。 本発明の第１５実施形態に係るＮＡＮＤセルの書込みパルス印加動作を説明するためのタイミングチャート。 本発明の実施形態に係わるＮＡＮＤ型ＥＥＰＲＯＭの全体構成を示すブロック図。 本発明の実施形態に係わるワード線電圧制御回路の構成例を示す図。 図３２中の”Local Pump”回路の構成例を示す図。 本発明の実施形態に係わる書込みタイミング制御回路の構成例を示す図。 本発明の実施形態に係わるワード線電圧制御回路の別の構成例を示す図。 本発明の実施形態に係わる書込みタイミング制御回路の別の構成例を示す図。 本発明の実施形態に係る書込み用高電圧発生回路の回路構成例を示す模式図。 本発明の実施形態に係る書込み用中間電圧発生回路の回路構成例（ＶＭ１発生回路）を示す模式図。 本発明の実施形態に係る書込み用中間電圧発生回路の回路構成例（ＶＭ２発生回路）を示す模式図。 本発明の実施形態に係る書込み用高電圧発生回路の説明図（その１）。 同説明図（その２）。 同説明図（その３）。 同説明図（その４）。 同説明図（その５）。 同説明図（その６）。 本発明の実施形態に係る書込み用中間電圧ＶＭ１発生回路の説明図（その１）。 同説明図（その２）。 同説明図（その３）。 同説明図（その４）。 同説明図（その５）。 同説明図（その６）。 本発明の実施形態に係る書込み用中間電圧ＶＭ２発生回路の説明図（その１）。 同説明図（その２）。 同説明図（その３）。 同説明図（その４）。 同説明図（その５）。 同説明図（その６）。 本発明の実施形態に係るデータ書込み動作時のワード線波形を示す図（その１）。 同ワード線波形を示す図（その２）。 第１の誤書込み不良原因の説明図（その１）。 同説明図（その２）。 第２の誤書込み不良原因の説明図（その１）。 同説明図（その２）。 第２の誤書込み不良原因の別の説明図。 本発明の実施形態に係るデータ書込み動作時の別のワード線波形を示す図（その１）。 同ワード線波形を示す図（その２）。 本発明の実施形態に係わるＮＡＮＤセルの書込みパルス印加動作を説明するためのタイミングチャート。 本発明の実施形態に係わるＮＡＮＤセルの別の書込みパルス印加動作を説明するためのタイミングチャート。 本発明の実施形態に係わるデータ書込み動作時の別のワード線波形を示す図（その１）。 同ワード線波形を示す図（その２）。 同ワード線波形を示す図（その３）。 同ワード線波形を示す図（その４）。 本発明の実施形態に係わるデータ書込み動作時の別のワード線波形、書込み用高電圧波形及び書込み用中間電圧波形を示す図（その１）。 同波形を示す図（その２）。 同波形を示す図（その３）。 同波形を示す図（その４）。 本発明の実施形態に係わるデータ書込み動作時のさらに別のワード線波形を示す図（その１）。 同ワード線波形を示す図（その２）。 同ワード線波形を示す図（その３）。 同ワード線波形を示す図（その４）。 同ワード線波形を示す図（その５）。 同ワード線波形を示す図（その６）。 同ワード線波形を示す図（その７）。 同ワード線波形を示す図（その８）。 同ワード線波形を示す図（その９）。 同ワード線波形を示す図（その１０）。 同ワード線波形を示す図（その１１）。 同ワード線波形を示す図（その１２）。 同ワード線波形を示す図（その１３）。 同ワード線波形を示す図（その１４）。 同ワード線波形を示す図（その１５）。 同ワード線波形を示す図（その１６）。 同ワード線波形を示す図（その１７）。 同ワード線波形を示す図（その１８）。 同ワード線波形を示す図（その１９）。 同ワード線波形を示す図（その２０）。 同ワード線波形を示す図（その２１）。 同ワード線波形を示す図（その２２）。 同ワード線波形を示す図（その２３）。 同ワード線波形を示す図（その２４）。 本発明の実施形態に係わるデータ書込み動作時のさらに別のワード線波形を示す図（その１）。 同ワード線波形を示す図（その２）。 同ワード線波形を示す図（その３）。 同ワード線波形を示す図（その４）。 同ワード線波形を示す図（その５）。 同ワード線波形を示す図（その６）。 同ワード線波形を示す図（その７）。 同ワード線波形を示す図（その８）。 同ワード線波形を示す図（その９）。 同ワード線波形を示す図（その１０）。 同ワード線波形を示す図（その１１）。 同ワード線波形を示す図（その１２）。 同ワード線波形を示す図（その１３）。 同ワード線波形を示す図（その１４）。 同ワード線波形を示す図（その１５）。 同ワード線波形を示す図（その１６）。 同ワード線波形を示す図（その１７）。 同ワード線波形を示す図（その１８）。 同ワード線波形を示す図（その１９）。 同ワード線波形を示す図（その２０）。 同ワード線波形を示す図（その２１）。 同ワード線波形を示す図（その２２）。 同ワード線波形を示す図（その２３）。 同ワード線波形を示す図（その２４）。 本発明の実施形態に係わるデータ書込み動作時のさらに別のワード線波形を示す図（その１）。 同ワード線波形を示す図（その２）。 同ワード線波形を示す図（その３）。 同ワード線波形を示す図（その４）。 同ワード線波形を示す図（その５）。 同ワード線波形を示す図（その６）。 同ワード線波形を示す図（その７）。 同ワード線波形を示す図（その８）。 同ワード線波形を示す図（その９）。 同ワード線波形を示す図（その１０）。 同ワード線波形を示す図（その１１）。 同ワード線波形を示す図（その１２）。 同ワード線波形を示す図（その１３）。 同ワード線波形を示す図（その１４）。 同ワード線波形を示す図（その１５）。 同ワード線波形を示す図（その１６）。 同ワード線波形を示す図（その１７）。 同ワード線波形を示す図（その１８）。 同ワード線波形を示す図（その１９）。 同ワード線波形を示す図（その２０）。 同ワード線波形を示す図（その２１）。 同ワード線波形を示す図（その２２）。 同ワード線波形を示す図（その２３）。 同ワード線波形を示す図（その２４）。 本発明の実施形態に係わるデータ書込み動作時のさらに別のワード線波形を示す図（その１）。 同ワード線波形を示す図（その２）。 同ワード線波形を示す図（その３）。 同ワード線波形を示す図（その４）。 同ワード線波形を示す図（その５）。 同ワード線波形を示す図（その６）。 同ワード線波形を示す図（その７）。 同ワード線波形を示す図（その８）。 同ワード線波形を示す図（その９）。 同ワード線波形を示す図（その１０）。 同ワード線波形を示す図（その１１）。 同ワード線波形を示す図（その１２）。 同ワード線波形を示す図（その１３）。 同ワード線波形を示す図（その１４）。 同ワード線波形を示す図（その１５）。 同ワード線波形を示す図（その１６）。 同ワード線波形を示す図（その１７）。 同ワード線波形を示す図（その１８）。 同ワード線波形を示す図（その１９）。 同ワード線波形を示す図（その２０）。 同ワード線波形を示す図（その２１）。 同ワード線波形を示す図（その２２）。 同ワード線波形を示す図（その２３）。 同ワード線波形を示す図（その２４）。 本発明の実施形態に係わるデータ書込み動作時の別のワード線波形、書込み用高電圧波形、書込み用中間電圧波形、及び書込み用高電圧・中間電圧レベル制御信号波形を示す図（その１）。 同波形を示す図（その２）。 同波形を示す図（その３）。 同波形を示す図（その４）。 同波形を示す図（その５）。 同波形を示す図（その６）。 同波形を示す図（その７）。 同波形を示す図（その８）。 同波形を示す図（その９）。 同波形を示す図（その１０）。 本発明の実施形態に係わるデータ書込み動作のフローチャートを示す図（その１）。 同フローチャートを示す図（その２）。 同フローチャートを示す図（その３）。 同フローチャートを示す図（その４）。 同フローチャートを示す図（その５）。 同フローチャートを示す図（その６）。 同フローチャートを示す図（その７）。 同フローチャートを示す図（その８）。 同フローチャートを示す図（その９）。 同フローチャートを示す図（その１０）。 同フローチャートを示す図（その１１）。 同フローチャートを示す図（その１２）。 本発明の実施形態を適用できるＤＩＮＯＲセル型ＥＥＰＲＯＭにおけるメモリセルアレイの等価回路図。 本発明の実施形態を適用できるＡＮＤセル型ＥＥＰＲＯＭにおけるメモリセルアレイの等価回路図。 本発明の実施形態に係る電子カードおよび電子装置の構成図。 本発明の実施形態に係る電子装置の第１例であるディジタルスチルカメラの基本的な構成図。 本発明の実施形態に係る電子装置の第２例であるビデオカメラを示す図。 本発明の実施形態に係る電子装置の第３例であるテレビジョンを示す図。 本発明の実施形態に係る電子装置の第４例であるオーディオ機器を示す図。 本発明の実施形態に係る電子装置の第５例であるゲーム機器を示す図。 本発明の実施形態に係る電子装置の第６例である電子楽器を示す図。 本発明の実施形態に係る電子装置の第７例である携帯電話を示す図。 本発明の実施形態に係る電子装置の第８例であるパーソナルコンピュータを示す図。 本発明の実施形態に係る電子装置の第９例であるパーソナルディジタルアシスタント（ＰＤＡ）を示す図。 本発明の実施形態に係る電子装置の第１０例であるヴォイスレコーダを示す図。 本発明の実施形態に係る電子装置の第１１例であるＰＣカードを示す図。
符号の説明
１・・・ＮＡＮＤセル、３・・・半導体基板もしくはウェル、５・・・不純物領域、７・・・チャネル領域、９・・・素子分離絶縁膜、１１・・・ゲート絶縁膜、１３・・・浮遊ゲート、１５・・・絶縁膜、１６・・・導電膜、１７・・・層間絶縁膜、１９・・・拡散層領域、２１・・・メモリセルアレイ、２３・・・ブロック、２５・・・空乏層端、３１・・・ＮＡＮＤ型ＥＥＰＲＯＭ

Claims (12)

  1. データの書換えが可能な不揮発性のメモリセルがソース線とビット線コンタクトとの間に直列接続されてなる複数のメモリセルユニットがアレイ状に配列されたメモリセルアレイと、
    前記メモリセルアレイの同一行の前記メモリセルに共通に接続されたワード線と、
    を備え、
    前記ワード線は、選択される選択ワード線、前記選択ワード線と前記ソース線との間に位置する第１のワード線、前記選択ワード線と前記ビット線コンタクトとの間に位置する第２のワード線及び前記選択ワード線と前記第１のワード線との間に位置する第３のワード線を有し、
    データ書込み動作中の書込みパルス印加動作の開始時には前記第１及び第２のワード線はそれぞれ第１及び第２の電圧にあり、前記書込みパルス印加動作中の第１のタイミングにおいて前記第１のワード線への充電が開始されて前記第１のワード線の電圧は前記第１の電圧から増加し、前記書込みパルス印加動作中の第２のタイミングにおいて前記第２のワード線への充電が開始されて前記第２のワード線の電圧は前記第２の電圧から増加し、前記書込みパルス印加動作中の前記選択ワード線に書込み用高電圧が印加され、且つ前記第２のワード線に第１の書込み用中間電圧が印加されている期間には前記第１のワード線に第２の書込み用中間電圧が印加されると共に前記第３のワード線に第３の電圧が印加され、前記第１乃至第３の電圧は前記第１及び第２の書込み用中間電圧よりも低く、また前記第１のタイミングよりも前記第２のタイミングの方が遅く、前記第１のワード線に第２の書き込み用中間電圧が印加されるタイミングが前記第３のワード線に第３の電圧が印加されるタイミングよりも早い、
    ことを特徴とする不揮発性半導体記憶装置。
  2. データの書換えが可能な不揮発性のメモリセルが直列接続されると共にその両端が第１及び第２の選択トランジスタをそれぞれ介してソース線及びビット線コンタクトに接続された複数のメモリセルユニットがアレイ状に配列されたメモリセルアレイと、
    前記メモリセルアレイの同一行の前記メモリセルに共通に接続されたワード線と、
    前記メモリセルアレイの同一行の前記第１の選択トランジスタのゲートに共通に接続された第１の選択ゲート線と、
    前記メモリセルアレイの同一行の前記第２の選択トランジスタのゲートに共通に接続された第２の選択ゲート線と、
    を備え、
    前記ワード線は、選択される選択ワード線、前記選択ワード線と前記第１の選択ゲート線との間に位置する第１のワード線、前記選択ワード線と前記第２の選択ゲート線との間に位置する第２のワード線及び前記選択ワード線と前記第１のワード線との間に位置する第３のワード線を有し、
    データ書込み動作中の書込みパルス印加動作の開始時には前記第１及び第２のワード線はそれぞれ第１及び第２の電圧にあり、前記書込みパルス印加動作中の第１のタイミングにおいて前記第１のワード線への充電が開始されて前記第１のワード線の電圧は前記第１の電圧から増加し、前記書込みパルス印加動作中の第２のタイミングにおいて前記第２のワード線への充電が開始されて前記第２のワード線の電圧は前記第２の電圧から増加し、前記書込みパルス印加動作中の前記選択ワード線に書込み用高電圧が印加され、且つ前記第２のワード線に第１の書込み用中間電圧が印加されている期間には前記第１のワード線に第２の書込み用中間電圧が印加されると共に前記第３のワード線に第３の電圧が印加され、前記第１乃至第３の電圧は前記第１及び前記第２の書込み用中間電圧よりも低く、また前記第１のタイミングよりも前記第２のタイミングの方が遅く、前記第１のワード線に第２の書き込み用中間電圧が印加されるタイミングが前記第３のワード線に第３の電圧が印加されるタイミングよりも早い、
    ことを特徴とする不揮発性半導体記憶装置。
  3. データ書換えの可能な不揮発性のメモリセルがソース線とビット線コンタクトとの間に直列接続されてなる複数のメモリセルユニットがアレイ状に配列されたメモリセルアレイと、
    前記メモリセルアレイの同一行のメモリセルに共通に接続されたワード線と、
    を備え、
    前記ワード線は、選択される選択ワード線、前記選択ワード線と前記ソース線との間に位置する第１のワード線及び前記選択ワード線と前記第１のワード線との間に位置する第２のワード線を有し、

    データ書込み動作中の書込みパルス印加動作の開始時には前記第１のワード線と前記選択ワード線と前記第２のワード線はそれぞれ第１の電圧と第２の電圧と第３の電圧にあり、前記書込みパルス印加動作中の第１のタイミングにおいて前記第１のワード線への充電が開始されて前記第１のワード線の電圧は前記第１の電圧から増加し、前記書込みパルス印加動作中の第２のタイミングにおいて前記選択ワード線への充電が開始されて前記選択ワード線の電圧は前記第２の電圧から増加し、前記第２のワード線が前記第３の電圧から第４の電圧に一度充電された後に第５の電圧が前記第２のワード線に印加され、前記書込みパルス印加動作中の前記選択ワード線に書込み用高電圧が印加されている期間には前記第１のワード線に書込み用中間電圧が印加されると共に前記第２のワード線には前記第５の電圧が印加され、前記期間には前記第５の電圧は、前記ビット線コンタクトと前記選択ワード線の間にあるワード線に印加される電圧よりも低く、前記第１のタイミングよりも前記第２のタイミングの方が遅く、また前記第３の電圧と前記第５の電圧はともに前記第４の電圧よりも低く、前記第１のワード線に書き込み用中間電圧が印加されるタイミングが前記第２のワード線に第５の電圧が印加されるタイミングよりも早い、
    ことを特徴とする不揮発性半導体記憶装置。
  4. データ書換えの可能な不揮発性のメモリセルがソース線とビット線コンタクトとの間に直列接続されてなる複数のメモリセルユニットがアレイ状に配列されたメモリセルアレイと、
    前記メモリセルアレイの同一行のメモリセルに共通に接続されたワード線と、
    を備え、
    前記ワード線は、選択される選択ワード線、前記選択ワード線と前記ソース線との間に位置する第１のワード線、前記選択ワード線と前記ビット線コンタクトとの間に位置する第２のワード線及び前記選択ワード線と前記第１のワード線との間に位置する第３のワード線を有し、
    データ書込み動作中の書込みパルス印加動作の開始時には前記第１乃至第３のワード線はそれぞれ第１乃至第３の電圧にあり、前記書込みパルス印加動作中の第１のタイミングにおいて前記第１のワード線への充電が開始されて前記第１のワード線の電圧は前記第１の電圧から増加し、前記書込みパルス印加動作中の第２のタイミングにおいて前記第２のワード線への充電が開始されて前記第２のワード線の電圧は前記第２の電圧から増加し、前記第３のワード線が前記第３の電圧から第４の電圧に一度充電された後に第５の電圧が前記第３のワード線に印加され、前記書込みパルス印加動作中の前記選択ワード線に書込み用高電圧が印加され、且つ前記第２のワード線に第１の書込み用中間電圧が印加されている期間には前記第１のワード線に第２の書込み用中間電圧が印加されると共に前記第３のワード線には前記第５の電圧が印加され、前記第１のタイミングよりも前記第２のタイミングの方が遅く、また前記第１乃至第３の電圧及び前記第５の電圧は前記第１及び第２の書込み用中間電圧よりも低く、前記第３の電圧と前記第５の電圧はともに前記第４の電圧よりも低く、前記第１のワード線に第２の書き込み用中間電圧が印加されるタイミングが前記第３のワード線に第５の電圧が印加されるタイミングよりも早い、
    ことを特徴とする不揮発性半導体記憶装置。
  5. データ書換えの可能な不揮発性のメモリセルがソース線とビット線コンタクトとの間に直列接続されてなる複数のメモリセルユニットがアレイ状に配列されたメモリセルアレイと、
    前記メモリセルアレイの同一行のメモリセルに共通に接続されたワード線と、
    を備え、
    前記ワード線は、選択される選択ワード線、前記選択ワード線と前記ソース線との間に位置する第１のワード線、前記選択ワード線と前記ビット線コンタクトとの間に位置する第２のワード線及び前記選択ワード線と前記第１のワード線との間に位置する第３のワード線を有し、
    データ書込み動作中の書込みパルス印加動作の開始時には前記第１乃至第３のワード線はそれぞれ第１乃至第３の電圧にあり、前記書込みパルス印加動作中の第１のタイミングにおいて前記第１のワード線への充電が開始されて前記第１のワード線の電圧は前記第１の電圧から増加し、前記書込みパルス印加動作中の第２のタイミングにおいて前記第２のワード線への充電が開始されて前記第２のワード線の電圧は前記第２の電圧から増加し、前記第３のワード線が前記第３の電圧から第４の電圧に一度充電された後に第５の電圧が前記第３のワード線に印加され、前記書込みパルス印加動作中の前記選択ワード線に書込み用高電圧が印加され、且つ前記第２のワード線に第１の書込み用中間電圧が印加されている期間には前記第１のワード線に第２の書込み用中間電圧が印加されると共に前記第３のワード線には前記第５の電圧が印加され、前記第１のタイミングよりも前記第２のタイミングの方が遅く、また前記第３のワード線が前記第５の電圧になった後に前記第２のワード線に前記第１の書込み用中間電圧が印加され、前記第１乃至第３の電圧及び第５の電圧は前記第１及び第２の書込み用中間電圧よりも低く、前記第３の電圧と前記第５の電圧はともに前記第４の電圧よりも低く、前記第１のワード線に第２の書き込み用中間電圧が印加されるタイミングが前記第３のワード線に第５の電圧が印加されるタイミングよりも早い、
    ことを特徴とする不揮発性半導体記憶装置。
  6. 前記第１のワード線に前記第２の書込み用中間電圧が印加されるタイミングは、前記第２のタイミングよりも早いことを特徴とする請求項１，２，４及び５のいずれか１項に記載の不揮発性半導体記憶装置。
  7. データの書換えが可能な不揮発性のメモリセルがソース線とビット線コンタクトとの間に直列接続されてなる複数のメモリセルユニットがアレイ状に配列されたメモリセルアレイと、
    前記メモリセルアレイの同一行の前記メモリセルに共通に接続されたワード線と、
    を備え、
    前記ワード線は、選択される選択ワード線、前記選択ワード線と前記ソース線との間に位置する第１のワード線、前記選択ワード線と前記ビット線コンタクトとの間に位置する第２のワード線及び前記選択ワード線と前記第１のワード線との間に位置する第３のワード線を有し、
    データ書込み動作中の書込みパルス印加動作の開始時には前記第１及び第２のワード線はそれぞれ第１及び第２の電圧にあり、前記書込みパルス印加動作中の第１のタイミングにおいて前記第１のワード線への充電が開始されて前記第１のワード線の電圧は前記第１の電圧から増加し、その後前記第１のワード線に第１の書込み用中間電圧が印加され、前記書込みパルス印加動作中の第２のタイミングにおいて前記第２のワード線への充電が開始されて前記第２のワード線の電圧は前記第２の電圧から増加し、その後前記第２のワード線に第２の書込み用中間電圧が印加され、前記書込みパルス印加動作中の前記選択ワード線に書込み用高電圧が印加され、且つ前記第２のワード線に前記第２の書込み用中間電圧が印加されている期間には前記第１のワード線に前記第１の書込み用中間電圧が印加されると共に前記第３のワード線には第３の電圧が印加され、前記第１乃至第３の電圧は前記第１及び第２の書込み用中間電圧よりも低く、前記第１のタイミングよりも前記第２のタイミングの方が遅く、前記第１のワード線に第１の書き込み用中間電圧が印加されるタイミングが前記第３のワード線に第３の電圧が印加されるタイミングよりも早い、
    ことを特徴とする不揮発性半導体記憶装置。
  8. 前記第１のワード線に前記第１の書込み用中間電圧が印加されるタイミングは前記第２のタイミングよりも早いことを特徴とする請求項７に記載の不揮発性半導体記憶装置。
  9. 前記第１の書込み用中間電圧と前記第２の書込み用中間電圧の電圧設定レベルが同じであることを特徴とする請求項１、２及び４〜８のいずれか１項に記載の不揮発性半導体記憶装置。
  10. 前記第１の書込み用中間電圧と前記第２の書込み用中間電圧の電圧設定レベルが異なることを特徴とする請求項１、２及び４〜８のいずれか１項に記載の不揮発性半導体記憶装置。
  11. データの書換えが可能な不揮発性のメモリセルがソース線とビット線コンタクトとの間に直列接続されてなる複数のメモリセルユニットがアレイ状に配列されたメモリセルアレイと、
    前記メモリセルアレイの同一行の前記メモリセルに共通に接続されたワード線と、
    を備え、
    前記ワード線は、選択される選択ワード線、前記選択ワード線と前記ソース線との間に位置する第１のワード線及び前記選択ワード線と前記ビット線コンタクトとの間に位置する第２のワード線を有し、
    データ書込み動作中の書込みパルス印加動作中の前記選択ワード線に書込み用高電圧が印加されている期間には前記第１のワード線と前記第２のワード線にそれぞれ第１の書込み用中間電圧と第２の書込み用中間電圧が印加され、１回のデータ書込み動作中にＮ回行われる書込みパルス印加動作において、ｋ回目（ｋは（Ｎ−１）以下の任意の自然数）の書込みパルス印加動作中の前記第１の書込み用中間電圧の設定電圧レベルに対する（ｋ＋１）回目の書込みパルス印加動作中の前記第１の書込み用中間電圧の設定電圧レベルの増加量は、ｋ回目の書込みパルス印加動作中の前記第２の書込み用中間電圧の設定電圧レベルに対する（ｋ＋１）回目の書込みパルス印加動作中の前記第２の書込み用中間電圧の設定電圧レベルの増加量と異なる、
    ことを特徴とする不揮発性半導体記憶装置。
  12. データの書換えが可能な不揮発性のメモリセルがソース線とビット線コンタクトとの間に直列接続されてなる複数のメモリセルユニットがアレイ状に配列されたメモリセルアレイと、
    前記メモリセルアレイの同一行の前記メモリセルに共通に接続されたワード線と、
    を備え、
    前記ワード線は、選択される選択ワード線、前記選択ワード線と前記ソース線との間に位置する第１のワード線及び前記選択ワード線と前記ビット線コンタクトとの間に位置する第２のワード線を有し、
    データ書込み動作中の書込みパルス印加動作中の前記選択ワード線に書込み用高電圧が印加されている期間には前記第１のワード線と前記第２のワード線にそれぞれ第１の書込み用中間電圧と第２の書込み用中間電圧が印加され、１回のデータ書込み動作中にＮ回行われる書込みパルス印加動作において、ｋ回目（ｋは（Ｎ−１）以下の任意の自然数）の書込みパルス印加動作中の前記第１の書き込み用中間電圧の設定電圧レベルよりも（ｋ＋１）回目の書込みパルス印加動作中の前記第１の書込み用中間電圧の設定電圧レベルの方が高く、前記第２の書込み用中間電圧の電圧設定レベルは書込みパルス印加動作の回数に依らず一定値となる、
    ことを特徴とする不揮発性半導体記憶装置。
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