JP2005285184A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】 アドレス管理を行わない簡易システムによる書き込みや読み出しが可能であり且つ、チップサイズの縮小を可能とした不揮発性半導体記憶装置を提供する。
【解決手段】 不揮発性半導体記憶装置は、それぞれに電気的書き換え可能な不揮発性メモリセルが配列された複数ブロックを有し、各ブロックが不良ブロックマーク記憶領域を有するセルアレイと、前記セルアレイのブロック及びその中のメモリセルの選択を行うアドレスを保持するアドレスレジスタと、前記セルアレイの読み出し及び書き込みの制御を行うコントローラとを備え、前記コントローラは、前記セルアレイの選択ブロックの不良ブロックマークのチェック読み出しに基づいてその選択ブロックの良否を判定し、その選択ブロックが不良ブロックである場合に前記アドレスレジスタが保持するアドレスをインクリメントする機能を有する。
【選択図】 図１

Description

この発明は、電気的書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に係り、特にその不良ブロック管理方式に関する。

従来のＥＥＰＲＯＭフラッシュメモリにおいては、不良ブロックを含むチップを有効利用するために一般に冗長回路方式が採用されている。即ち、チップ内に冗長ブロックを用意して、不良ブロックが選択されたときにこれを冗長ブロックで置き換える方式である。不良ブロック置換のためには通常、不良アドレスを記憶するヒューズ回路が用いられる。ヒューズ回路は、メモリ試験結果に基づいて、不良ブロックアドレスが入力されたときに自動的に冗長ブロックを選択するようにプログラミングされる。

しかしこの様な冗長回路方式は、メモリチップサイズの縮小を妨げる。チップサイズの縮小とコストダウンのためには、冗長回路を導入しないか、導入するとしてもその規模を小さくすることが望まれる。一方、冗長回路方式を用いないか、或いはその規模を小さくして、冗長ブロック数より不良ブロック数が多い場合にもチップ救済を可能とするためには、不良ブロックをユーザーシステム側で管理することが必要になる。

具体的に、ホストデバイスがフラッシュメモリの不良ブロックを認識してこれをアクセスしないように管理するには、セルアレイの各ブロックの冗長領域に“不良ブロックマーク”記憶領域を設け、不良ブロックがあるメモリはここに不良ブロックマークを書き込んで出荷する。この様なフラッシュメモリを搭載するシステムでは、ホストデバイスには、電源立ち上げ直後にフラッシュメモリの全ブロックをスキャン読み出しして不良ブロック番地を検索する機能及び、不良ブロックを除外したアドレスマップを作成する機能を持つことが要求される。

しかしこの方式では、ホストデバイスの負担が大きくなる。そして、その様な不良ブロック検索機能等をもたない簡易システムでは書き込み、消去、読み出しの各動作制御ができないという難点がある。

これに対して、フラッシュメモリ内部の回路工夫により、ホストデバイスからフラッシュメモリの不良ブロックが仮想的に見えなくなるようにすることも提案されている。例えば、フラッシュメモリ内にセルアレイとは別に、セルアレイのブロック毎に“不良ブロックフラグ”を記憶する回路を設けると共に、ホストデバイスが不良ブロックを選択したときには、不良ブロックフラグに基づいて内部アドレスがインクリメントされるようにデコード回路を工夫する（例えば、特許文献１参照）。
特開２００３−１０９３９６公報

以上のように、従来のフラッシュメモリでは、通常の冗長回路方式を採用するとチップサイズが大きくなり、また冗長回路方式を採用しない場合には、ホストデバイスにアドレス管理の負担がかかるという問題があった。

この発明は、アドレス管理を行わない簡易システムによる書き込みや読み出しが可能であり且つ、チップサイズの縮小が可能な不揮発性半導体記憶装置を提供することを目的とする。

この発明の一態様による不揮発性半導体記憶装置は、それぞれに電気的書き換え可能な不揮発性メモリセルが配列された複数ブロックを有し、各ブロックが不良ブロックマーク記憶領域を有するセルアレイと、前記セルアレイのブロック及びその中のメモリセルの選択を行うアドレスを保持するアドレスレジスタと、前記セルアレイの読み出し及び書き込みの制御を行うコントローラとを備え、前記コントローラは、前記セルアレイの選択ブロックの不良ブロックマークのチェック読み出しに基づいてその選択ブロックの良否を判定し、その選択ブロックが不良ブロックである場合に前記アドレスレジスタが保持するアドレスをインクリメントする機能を有する。

この発明によれば、アドレス管理を行わない簡易システムによる書き込みや読み出しが可能であり且つ、チップサイズの縮小を可能とした不揮発性半導体記憶装置を提供することができる。

以下、図面を参照して、この発明の実施の形態を説明する。

図１は、この発明の一実施の形態によるＮＡＮＤ型フラッシュメモリのブロック構成を示している。セルアレイ１１は、後に説明するように、ＮＡＮＤセルユニットを配列して構成される。ロウデコーダ１３は、セルアレイ１１のブロック及びワード線を選択駆動するもので、ワード線ドライバを含む。セルアレイ１１のビット線に接続されるセンスアンプ（兼データラッチ）回路１２は、１ページ分の読み出しデータをセンスし、書き込みデータを保持するページバッファを構成している。

ページバッファ１２は、カラムアドレスにより制御されるカラム選択ゲート回路を含む。このカラム選択ゲート回路により、ページバッファ１２に読み出された１ページ分のデータは、例えば１バイトずつデータバス２０を介し、Ｉ／Ｏバッファ１４を介して外部Ｉ／Ｏ端子にシリアル出力される。書き込みデータも同様に、１バイトずつデータバス２０をシリアル転送されて、ページバッファ１２にロードされる。

外部から供給されるコマンドは、コマンドデコーダ１６によりデコードされる。コントローラ１７は、書き込み、読み出し及び消去のシーケンサを含む。即ちコントローラ１７は、コマンドにより指示されて、書き込み及び消去のシーケンス制御を行い、読み出しの動作制御を行う。外部から入力されるアドレスはアドレスレジスタ１５に保持され、ロウ及びカラムアドレスがそれぞれロウデコーダ１３及びページバッファ１２に転送される。アドレスレジスタ１５は、カウンタ機能を有し、コントローラ１７の制御により内部的にアドレスインクリメントが可能である。

書き込み、読み出し及び消去には、電源電圧を昇圧した種々の電圧が必要になる。高電圧発生回路１８は、コントローラ１７により制御されて、動作モードに応じて必要な高電圧を発生する。

ステータスレジスタ１９は、チップ外部にチップの現在のビジー（Ｂ）／レディ（Ｒ）状態を知らせるために、設けられている。

図２は、セルアレイ１１の具体的な構成を示している。複数のメモリセル（図の場合３２個のメモリセル）ＭＣ０−ＭＣ３１は直列接続されて、ＮＡＮＤセルユニットＮＵを構成し、複数のＮＡＮＤセルユニットＮＵがマトリクス配列される。各メモリセルＭＣｉは、電荷蓄積層として例えばフローティングゲートを持つ、積層ゲート構造のＭＯＳトランジスタであって、フローティングゲートの電荷蓄積状態で決まるしきい値電圧をデータとして不揮発に記憶する。セルデータは、フローティングゲートへの電子注入動作とその蓄積電荷の放出動作により、電気的書き換えが可能である。

ＮＡＮＤセルユニットＮＵの一端は、選択ゲートトランジスタＳＧ１を介してビット線ＢＬに接続され、他端は選択ゲートトランジスタＳＧ２を介して共通ソース線ＣＥＬＳＲＣに接続される。ＮＡＮＤセルユニットＮＵ内の各メモリセルＭＣｉの制御ゲートは異なるワード線ＷＬｉに接続される。選択ゲートトランジスタＳＧ１，ＳＧ２のゲートはそれぞれ、ワード線ＷＬｉと並行する選択ゲート線ＳＧＤ，ＳＧＳに接続される。

１ワード線に沿って配列されるメモリセルの集合として定義される１ページが、データ読み出し及び書き込みの単位となる。また、ワード線を共有するＮＡＮＤセルユニットの集合として定義されるブロックがデータ消去の単位となる。通常、図示のように、ビット線ＢＬの方向に複数のブロックＢＬＫｊ（ｊ＝０，１，…）が配置される。１ページは、例えば図２に示すように、５１２Ｂｙｔｅのノーマルデータ領域１１ａと、１６Ｂｙｔｅの冗長領域１１ｂとからなる。

冗長領域１ｂ内には、ＥＣＣデータ記憶領域、データ管理情報記憶領域等の他、当該ブロックが不良であるか否かを示す“不良ブロックマーク”記憶領域１１ｃが用意されている。この不良ブロックマーク領域１１ｃには、製品試験において不良と判定されたときに不良ブロックマークが書き込まれて、出荷される。具体的に不良ブロックマークは、不良ブロックの少なくともあるページに、複数ビットからなる“０”データ列として書き込まれる。不良ブロック判定をより確実にするためには、その不良ブロック内の全ページの冗長領域の不良ブロックマーク記憶領域がオール“０”となる状態に書き込むことが好ましい。

図３は、この実施の形態のＮＡＮＤ型フラッシュメモリが二値記憶を行う場合のデータのしきい値分布を示している。しきい値が負の状態がデータ“１”（消去状態）であり、しきい値が正の状態がデータ“０”（狭義の書き込み状態）である。データ“０”書き込みは、選択されたメモリセルの浮遊ゲートにチャネルからＦＮトンネリングにより電子を注入する動作として行われる。

具体的に１ページ分のデータ書き込みは、ビット線から各ＮＡＮＤセルの選択セルのチャネルに書き込みデータ“０”，“１”に対応して、Ｖｓｓ，Ｖｄｄ−Ｖｔｈ（Ｖｔｈは選択ゲートトランジスタＳＧ１のしきい値）を転送し、選択されたワード線に書き込み電圧Ｖｐｇｍ（例えば２０Ｖ）を与えて行われる。このとき、“０”データが与えられたメモリセルでは、浮遊ゲートとチャネル間に大きな電界がかかって、浮遊ゲートに電子が注入される（“０”書き込み）。“１”データが与えられたメモリセルでは、チャネルが容量カップリングにより電位上昇して、浮遊ゲートに電子注入が生じない（書き込み禁止）。

次にこの実施の形態のフラッシュメモリの書き込み動作を、図４の動作フロー及び図５のコマンドシーケンスを参照して説明する。この実施の形態では、フラッシュメモリの複数のブロックを含む特定の領域（アドレス空間）へのデータ書き込みを、先頭アドレスのみを外部から指定して連続的に、かつ不良ブロックが選択された場合にこれを自動的にスキップして行うことを可能としている。具体的にその様な特定領域としては、一度データを書き込んだ後は殆ど書き換えを行わないプログラム等を記憶するＲＯＭ領域を想定している。

図５に示すように、コマンドＣＭ１に続いて、先頭アドレスＡｄｄ（ブロックアドレスＢＡとその中の先頭ページアドレスＰＡを含む）とデータＤａｔａを入力し、更に書き込み実行コマンドＣＭ２を入力すると、コントローラ１７内の書き込みシーケンサが起動される。これによりフラッシュメモリは書き込み状態になり、チップ外部には、ステータスレジスタ１９により、チップがビジー状態であることを示すＲ／Ｂ＝“Ｌ”が出力される。

図４の動作フローは、書き込みシーケンサによる１ページ分の書き込みサイクルのフローを示している。最初の書き込みサイクルでは、アドレス選択ステップＳ１において、コマンドＣＭ１と共に入力された先頭アドレスＡｄｄにより、ブロックアドレスＢＡ（＝Ｎ）とページアドレスＰＡ（＝Ｍ）に該当するページが選択される（ステップＳ１）。次に、選択されたブロックが正常であるか否かを判定するための不良ブロックチェック読み出し動作が行われる（ステップＳ２）。

このチェック読み出しは、図６にバイアス条件を示すように、選択ブロック内の全ワード線ＷＬ０−ＷＬ３１に０Ｖを与え、選択ゲート線ＳＧＤ，ＳＧＳに電源電圧Ｖｃｃを与えて行われる。前述のように、不良ブロックについては、その冗長領域に不良ブロックマーク（“０”データ列）が書き込まれている。従ってこのチェック読み出し動作では、正常ブロックの場合、初期消去状態であるオール“１”が読み出され、不良ブロックの場合、“０”データ列が読み出される。

この読み出しデータに基づいて、不良ブロック判定を行い（ステップＳ３）、不良と判定された場合には、ブロックアドレスＢＡをインクリメントして（ステップＳ４）、再度不良ブロックチェック読み出しが行われる（ステップＳ２）。選択ブロックが正常であれば、次の書き込みステップＳ５に移る。書き込みは、書き込みパルス電圧印加動作とその書き込み状態を確認するためのベリファイ読み出し動作を、１ページ分の書き込みデータが全て書き込まれるまで、繰り返すことにより行われる。

書き込み終了後、ページアドレスが最終アドレス（ＰＡ＝３２）になったか否かを判定し（ステップＳ６）、“ＹＥＳ”であれば、ページアドレスを初期化すると共に、ブロックアドレスをインクリメントし（ステップＳ７）、“ＮＯ”であれば、ページアドレスをインクリメントして（ステップＳ８）、先頭ページの書き込みサイクルを終了する。更新されたアドレス情報は、アドレスレジスタ１５が保持する。

ホストデバイスは、レディ／ビジー信号Ｒ／Ｂを監視して、チップがレディ状態になったことを検知して、図５に示すように、次のページの書き込みデータＤａｔａをデータ入力コマンドＣＭ３に引き続き入力し、更に書き込み実行コマンドＣＭ２を入力する。これによりチップでは、再度書き込みシーケンサが起動され、図４の動作フローで同様のページ書き込みが行われる。以下のページ書き込みでは、ステップＳ１のアドレス選択は、外部からのアドレス入力によらない。即ち、アドレスレジスタ１５が保持している、前書き込みサイクル終了時に更新されたアドレスを、データ入力コマンドＣＭ３を受けてコントローラ１７が各デコード回路に転送する。以下、図５に示すように、データ入力コマンドＣＭ３と書き込みデータＤａｔａ及び書き込み実行コマンドＣＭ２の入力を繰り返すことにより、フラッシュメモリの特定領域に連続したページ書き込みが可能になる。

以上のようにこの実施の形態によると、特定領域の先頭ページのみを指定すれば、その後はコマンドとデータの入力を繰り返すことにより、連続的なページデータ書き込みができる。しかも、不良ブロックチェック読み出しと判定によって、特定領域内の不良ブロックを自動的にスキップし、正常なブロックのみにデータ書き込みができる。

次に、上述のようにデータ書き込みが行われた特定領域のデータ読み出し動作を、図７の動作フローと図８のコマンドシーケンスを参照して説明する。ホストデバイスは、フラッシュメモリの不良ブロック情報を持たないから、データ書き込みの場合と同様に、チップ内部で自動的に不良ブロックをスキップする動作を行う。図８に示すように、コマンドＣＭ４に続いて先頭ページアドレスＡｄｄが入力され、更に読み出し実行コマンドＣＭ５が入力される。これによりメモリチップでは、コントローラ１７内の読み出しシーケンサが起動され、チップ外部には読み出しビジー信号が出力される。

図７に示すように、入力されたアドレスＡｄｄにより、ブロックアドレスＢＡ（＝Ｎ）とページアドレスＰＡ（＝Ｍ）に該当するページが選択される（ステップＳ１１）。次に、書き込みの場合と同様に、選択されたブロックが正常であるか否かを判定するための不良ブロックチェック読み出し動作（ステップＳ１２）及び判定動作（ステップＳ１３）が行われる。不良と判定された場合には、ブロックアドレスＢＡをインクリメントして（ステップＳ１４）、再度不良ブロックチェック読み出しが行われる（ステップＳ１２）。

選択ブロックが正常であれば、通常のページ読み出し動作が行われる（ステップＳ１５）。この通常読み出し時のバイアス条件は、図６に示されている。即ち選択ワード線（図６の場合、ＷＬ０）には０Ｖ、残りの非選択ワード線には、データによらずセルをオンさせるに必要なパス電圧Ｖｒｅａｄ（図３に示す）を与える。このバイアス条件で、ページバッファ１２によりビット線が放電されるか否かを検出することにより、データ読み出しができる。

読み出し終了後、ページアドレスが最終アドレス（ＰＡ＝３２）になったか否かを判定し（ステップＳ１６）、“ＹＥＳ”であれば、ページアドレスを初期化すると共に、ブロックアドレスをインクリメントし（ステップＳ１７）、“ＮＯ”であれば、ページアドレスをインクリメントして（ステップＳ１８）、先頭ページの読み出しを終了する。更新されたアドレス情報は、アドレスレジスタ１５が保持する。

ホストデバイスは、レディ／ビジー信号Ｒ／Ｂを監視して、チップがレディ状態になったことを検知して、データ出力Ｄｏｕｔを指示するクロックを入力する。これにより、ページバッファに読み出されたページデータは、１バイトずつシリアル出力される。更にクロックに続いて次の読み出し実行コマンドＣＭ５を入力すると、前回の読み出し動作終了時に更新されたブロックアドレス及びページアドレスに従って、図７の動作フローで同様のページ読み出しが行われる。以下、図８に示すように、データ出力のためのクロック入力と読み出し実行コマンドＣＭ５の入力を繰り返すことにより、フラッシュメモリの特定領域のデータ読み出しが可能になる。

図９は、読み出しシーケンサによる別の読み出し動作フローである。この動作フローでは、不良ブロックチェック読み出し動作を行うことなく、ページ読み出しが行われる（ステップＳ２１）。その読み出しデータに基づいて、不良ブロック判定が行われる（ステップＳ２２）。前述のように、不良ブロックマークをブロック内の全ページにわたってその冗長領域に記憶しておけば、ページ読み出しごとに選択ページの不良ブロックマークを読むことにより、そのブロック全体が不良であるか否かを判定できる。

この様に、ブロック内のワード線を全選択状態とした不良ブロック判定読み出し動作を省略する他、読み出し動作フローは図７と同様である。これにより、読み出し時間の短縮が可能である。

図１０は、上述した特定領域のデータ消去フローを示している。消去コマンドと共に先頭の消去ブロックアドレスＢＡが入力される（ステップＳ３１）。これを受けて、不良ブロックチェック読み出し動作（ステップＳ３２）、不良ブロック判定動作（ステップＳ３３）が行われる。選択ブロックが不良であれば、ブロックアドレスをインクリメントして（ステップＳ３４）、再度不良ブロックチェック読み出しが行われる（ステップＳ３２）。

選択ブロックが正常であることが判定されたら、データ消去が行われる（ステップＳ３５）。データ消去は、選択ブロックの全ワード線に０Ｖを与え、選択ゲート線ＳＧＤ，ＳＧＳ、全ビット線ＢＬ及び共通ソース線ＣＥＬＳＲＣをフローティングとして、セルアレイが形成されたｐ型ウェルに消去電圧Ｖｅｒａ（＝２０Ｖ）を与える。これにより、選択ブロックの全メモリセルの浮遊ゲートの電子がチャネルに放出され、しきい値が負の消去状態（データ“１”）が得られる。

ブロック消去後、ブロックアドレスＢＡをインクリメントして（ステップＳ３６）、１消去サイクルを終了する。更新されたアドレス情報は、アドレスレジスタ１５が保持する。以下、消去コマンドを入力すれば、更新されたブロックアドレスについて同様の消去動作が行われる。

以上のようにこの実施の形態のフラッシュメモリは、ユーザシステム側からは不良ブロックの有無にかかわらずある先頭アドレスから任意の連続したページにわたって書き込み、読み出しを行うことが可能となる。図１１は、以上の動作を可能とする論理アドレスと物理アドレスのマッピング例を示している。

フラッシュメモリの全アドレス空間は、ＲＯＭ領域と通常のデータ書き換え領域とに分けられている。ＲＯＭ領域は、このフラッシュメモリがユーザーシステムに組み込まれた後、プログラム等が書き込まれて、その後書き換えが行われない領域として予定されている。このＲＯＭ領域には、（ｎ＋１）個のブロックに対応する論理アドレスＢＡ０−ＢＡｎが割り付けられている。一方、実際のチップでは、上記論理アドレスに対応する物理アドレスとして、数個（ｘ個）以下の不良ブロックの存在を予定して、ｂａ０−ｂａｎ＋ｘが割り付けられたブロックがあるものとする。

このＲＯＭ領域に対するデータ書き込みが、先に図４及び図５を用いて説明したシーケンスに従って行われる。図１１はその書き込み動作でのアドレスマッピングを示している。ブロックが正常であれば、ＲＯＭ領域の先頭論理アドレスＢＡ０が指定されると、物理アドレスｂａ０のブロックにページ単位で順次書き込みが行われる。先頭ブロックの書き込みが終了すると、自動的にアドレスが更新されて、物理アドレスｂａ１のブロックにやはりページ単位で順次データ書き込みがなされる。

図１１では、論理アドレスＢＡｉ，ＢＡｊ（物理アドレスｂａｉ，ｂａｊ）のブロックが不良である場合を示している。従って、論理アドレスＢＡｉが選択されたとき、不良ブロックチェックの結果により物理アドレスｂａｉ＋１が選択されるように、チップ内でアドレスがインクリメントされる。また、論理アドレスＢＡｊ−１により物理アドレスｂａｊの不良ブロックが選択されたときは、更にアドレスがインクリメントされて、物理アドレスｂａｊ＋１のブロックが選択される。

以上のように、ＲＯＭ領域については、先頭アドレスから連続的な書き込みを行うことによって、ユーザーシステムが不良ブロックアドレスマップを持たなくても、自動的に不良ブロックを避けた書き込みが可能になる。但しユーザーシステムは、このＲＯＭ領域については不良ブロックアドレスマップを持たないので、このＲＯＭ領域の任意のブロックを選択してデータ書き換えを行うことはできない。例えば論理アドレスＢＡｊを選択して書き換えを行おうとすると、物理アドレスｂａｊ＋１のブロックが選択されるからである。

またユーザーシステムは、物理アドレスｂａｎ＋１〜ｂａｎ＋ｘを直接認識することはできない。これらの物理アドレス領域をアクセスしないようにするためには、ＲＯＭ領域の書き込み終了時のアドレスレジスタが保持する最終アドレス情報をチップ外部に出力して、これをホストデバイスが認識できるようにすればよい。あるいは製品出荷時には不良ブロック以外はすべて消去された状態であるので、このＲＯＭ領域に書き込みを行ったのち、先頭ブロックより順次アドレス入力して読み出しをおこないすべてのデータが１であるブロックを検索し、検索されたブロック以降のブロックを通常アクセス領域であると認識することも可能である。さらにもうひとつの方法として、ROM領域の書き込みの際、ROM領域の最終ページにあらかじめ決められた特定のデータを書き込み、ROM領域の最終ページであることを認識することも可能である。

通常の書き換え可能領域については、例えば通常の冗長回路方式を適用すればよい。これにより、チップ全体に冗長回路方式を適用した場合に比べて、チップサイズを縮小することができる。或いは、通常の書き換え領域については、システムに不良ブロックアドレスを管理する機能を持たせることにより、任意ブロックについてデータ書き換えを可能としてもよい。

上記実施の形態では、メモリチップ内にセルアレイ（プレーン）が１つである場合を説明したが、複数のプレーンがある場合にも、各プレーン毎にアドレスレジスタ、アドレスデコーダ及びセンスアンプ回路を設けることにより、同様にこの発明を適用することができる。この場合更に、あるプレーン内の連続したブロックのデータを読み出して、他のプレーンの連続したブロックにコピー書き込みする動作についても、上記実施の形態と同様のアクセスが可能である。

ここまでの実施の形態では、ＮＡＮＤ型フラッシュメモリを説明したが、この発明はこれに限られない。例えば、ＮＯＲ型、ＤＩＮＯＲ型、ＡＮＤ型等、他のフラッシュメモリにも同様にこの発明を適用することが可能である。

次に、上記各実施の形態による不揮発性半導体記憶装置或いはメモリシステムを搭載した電子カードと、その電子カードを用いた電子装置の実施の形態を説明する。

図１２は、この実施の形態による電子カードと、この電子カードを用いた電子装置の構成を示す。ここでは電子装置は、携帯電子機器の一例としてのディジタルスチルカメラ１０１を示す。電子カードは、ディジタルスチルカメラ１０１の記録媒体として用いられるメモリカード６１である。メモリカード６１は、先の各実施の形態で説明した不揮発性半導体装置或いはメモリシステムが集積化され封止されたＩＣパッケージＰＫ１を有する。

ディジタルスチルカメラ１０１のケースには、カードスロット１０２と、このカードスロット１０２に接続された、図示しない回路基板が収納されている。メモリカード６１は、カードスロット１０２に取り外し可能に装着される。メモリカード６１は、カードスロット１０２に装着されると、回路基板上の電気回路に電気的に接続される。

電子カードが例えば、非接触型のＩＣカードである場合、カードスロット１０２に収納し、或いは近づけることによって、回路基板上の電気回路に無線信号により接続される。

図１３は、ディジタルスチルカメラの基本的な構成を示す。被写体からの光は、レンズ１０３により集光されて撮像装置１０４に入力される。撮像装置１０４は例えばＣＭＯＳイメージセンサであり、入力された光を光電変換し、アナログ信号を出力する。このアナログ信号は、アナログ増幅器（ＡＭＰ）により増幅された後、Ａ／Ｄコンバータによりディジタル変換される。変換された信号は、カメラ信号処理回路１０５に入力され、例えば自動露出制御（ＡＥ）、自動ホワイトバランス制御（ＡＷＢ）、及び色分離処理を行った後、輝度信号と色差信号に変換される。

画像をモニターする場合、カメラ信号処理回路１０５から出力された信号はビデオ信号処理回路１０６に入力され、ビデオ信号に変換される。ビデオ信号の方式としては、例えばＮＴＳＣ（Ｎａｔｉｏｎａｌ Ｔｅｌｅｖｉｓｉｏｎ Ｓｙｓｔｅｍ Ｃｏｍｍｉｔｔｅｅ）を挙げることができる。ビデオ信号は、表示信号処理回路１０７を介して、ディジタルスチルカメラ１０１に取り付けられた表示部１０８に出力される。表示部１０８は例えば液晶モニターである。

ビデオ信号は、ビデオドライバ１０９を介してビデオ出力端子１１０に与えられる。ディジタルスチルカメラ１０１により撮像された画像は、ビデオ出力端子１１０を介して、例えばテレビジョン等の画像機器に出力することができる。これにより、撮像した画像を表示部１０８以外でも表示することができる。撮像装置１０４、アナログ増幅器（ＡＭＰ）、Ａ／Ｄコンバータ（Ａ／Ｄ）、カメラ信号処理回路１０５は、マイクロコンピュータ１１１により制御される。

画像をキャプチャする場合、操作ボタン例えばシャッタボタン１１２を操作者が押す。これにより、マイクロコンピュータ１１１が、メモリコントローラ１１３を制御し、カメラ信号処理回路１０５から出力された信号がフレーム画像としてビデオメモリ１１４に書き込まれる。ビデオメモリ１１４に書き込まれたフレーム画像は、圧縮／伸張処理回路１１５により、所定の圧縮フォーマットに基づいて圧縮され、カードインタフェース１１６を介してカードスロット１０２に装着されているメモリカード６１に記録される。

記録した画像を再生する場合、メモリカード６１に記録されている画像を、カードインタフェース１１６を介して読み出し、圧縮／伸張処理回路１１５により伸張した後、ビデオメモリ１１４に書き込む。書き込まれた画像はビデオ信号処理回路１０６に入力され、画像をモニターする場合と同様に、表示部１０８や画像機器に映し出される。

なおこの構成では、回路基板１００上に、カードスロット１０２、撮像装置１０４、アナログ増幅器（ＡＭＰ）、Ａ／Ｄコンバータ（Ａ／Ｄ）、カメラ信号処理回路１０５、ビデオ信号処理回路１０６、メモリコントローラ１１３、ビデオメモリ１１４、圧縮／伸張処理回路１１５、及びカードインタフェース１１６が実装される。

但しカードスロット１０２については、回路基板１００上に実装される必要はなく、コネクタケーブル等により回路基板１００に接続されるようにしてもよい。

回路基板１００上には更に、電源回路１１７が実装される。電源回路１１７は、外部電源、或いは電池からの電源の供給を受け、ディジタルスチルカメラの内部で使用する内部電源電圧を発生する。電源回路１１７として、ＤＣ−ＤＣコンバータを用いてもよい。内部電源電圧は、上述した各回路に供給される他、ストロボ１１８、表示部１０８にも供給される。

以上のようにこの実施の形態の電子カードは、ディジタルスチルカメラ等の携帯電子機器に用いることが可能である。更にこの電子カードは、携帯電子機器だけでなく、図１４Ａ−１４Ｊに示すような他の各種電子機器に適用することができる。即ち、図１４Ａに示すビデオカメラ、図１４Ｂに示すテレビジョン、図１４Ｃに示すオーディオ機器、図１４Ｄに示すゲーム機器、図１４Ｅに示す電子楽器、図１４Ｆに示す携帯電話、図１４Ｇに示すパーソナルコンピュータ、図１４Ｈに示すパーソナルディジタルアシスタント（ＰＤＡ）、図１４Ｉに示すヴォイスレコーダ、図１４Ｊに示すＰＣカード等に、上記電子カードを用いることができる。

この発明の実施の形態によるＮＡＮＤ型フラッシュメモリのブロック構成を示す図である。 同フラッシュメモリのセルアレイの構成を示す図である。 同フラッシュメモリのデータしきい値分布を示す図である。 同フラッシュメモリの書き込み動作フローを示す図である。 同フラッシュメモリの書き込みコマンドシーケンスを示す図である。 不良ブロックチェック読み出し及び通常読み出しのバイアス条件を示す図である。 同フラッシュメモリの読み出し動作フローを示す図である。 同フラッシュメモリの読み出しコマンドシーケンスを示す図である。 同フラッシュメモリの他の読み出し動作フローを示す図である。 同フラッシュメモリの消去動作フローを示す図である。 同フラッシュメモリのアドレスマッピング例を示す図である。 ディジタルスチルカメラに適用した実施の形態を示す図である。 同ディジタルスチルカメラの内部構成を示す図である。 ビデオカメラに適用した実施の形態を示す図である。 テレビジョンに適用した実施の形態を示す図である。 オーディオ機器に適用した実施の形態を示す図である。 ゲーム機器に適用した実施の形態を示す図である。 電子楽器に適用した実施の形態を示す図である。 携帯電話に適用した実施の形態を示す図である。 パーソナルコンピュータに適用した実施の形態を示す図である。 パーソナルディジタルアシスタント（ＰＤＡ）に適用した実施の形態を示す図である。 ヴォイスレコーダに適用した実施の形態を示す図である。 ＰＣカードに適用した実施の形態を示す図である。

符号の説明

１１…セルアレイ、１１ａ…ノーマルデータ領域、１１ｂ…冗長領域、１１ｃ…不良ブロックマーク記憶領域、１２…センスアンプ回路、１３…ロウデコーダ、１４…Ｉ／Ｏバッファ、１５…アドレスレジスタ、１６…コマンドデコーダ、１７…コントローラ、１８…高電圧発生回路、１９…ステータスレジスタ。

Claims (5)

1. それぞれに電気的書き換え可能な不揮発性メモリセルが配列された複数ブロックを有し、各ブロックが不良ブロックマーク記憶領域を有するセルアレイと、
   前記セルアレイのブロック及びその中のメモリセルの選択を行うアドレスを保持するアドレスレジスタと、
   前記セルアレイの読み出し及び書き込みの制御を行うコントローラとを備え、
   前記コントローラは、前記セルアレイの選択ブロックの不良ブロックマークのチェック読み出しに基づいてその選択ブロックの良否を判定し、その選択ブロックが不良ブロックである場合に前記アドレスレジスタが保持するアドレスをインクリメントする機能を有する
   ことを特徴とする不揮発性半導体記憶装置。
2. 前記コントローラは、前記アドレスレジスタに入力されたアドレスを順次更新して、前記セルアレイ内の連続するブロックアドレスが割り付けられた特定領域を連続的にアクセスする機能を有する
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. それぞれに電気的書き換え可能な不揮発性メモリセルが配列された複数ブロックを有し、各ブロックが不良ブロックマーク記憶領域を有するセルアレイと、
   入力されたアドレスを保持するアドレスレジスタと、
   前記アドレスレジスタに入力されたアドレスを順次更新して、前記セルアレイの連続するブロックアドレスが割り付けられた特定領域を連続的にアクセスするとともに、選択される各ブロックの不良ブロックマークのチェック読み出しに基づいてそのブロックの良否を判定して、選択ブロックが不良ブロックである場合にこれをスキップする機能を有するコントローラと、
   を有することを特徴とする不揮発性半導体記憶装置。
4. 前記コントローラにより制御される前記特定領域の書き込みはページ単位で行われるものであって、第１のコマンド、先頭アドレス、ページデータ及び第２のコマンドの入力により、先頭ブロックの先頭ページの書き込みサイクルが実行され、以下の書き込みサイクルは、第３のコマンドとページデータの入力を繰り返すことにより、順次連続するアドレスについて実行され、各書き込みサイクル内でブロックの良否判定と不良ブロックをスキップするアドレスインクリメント、及び次の書き込みサイクルのためのアドレス更新が行われる
   ことを特徴とする請求項３記載の不揮発性半導体記憶装置。
5. 前記セルアレイは、複数のメモリセルが直列接続されたＮＡＮＤセルユニットを配列して構成されている
   ことを特徴とする請求項１又は３に記載の不揮発性半導体記憶装置。

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