JP4287222B2 - 不揮発性半導体記憶装置 - Google Patents

Description

この発明は、電気的書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）とこれを用いた電子装置に関する。

現在知られているＥＥＰＲＯＭの多くは、浮遊ゲートに電荷を蓄積するタイプのメモリセルを用いている。その１つであるＮＡＮＤ型フラッシュメモリのセルアレイは、複数のメモリセルを直列接続したＭＡＮＤセルユニットを配列して構成される。ＮＡＮＤセルユニット内のメモリセルは、隣接するもの同士でソース，ドレイン拡散層を共有する。従って、ＮＡＮＤ型フラッシュメモリの大容量化のためには、ＮＡＮＤセルユニット内のメモリセル数を増やすことが有効である。これによって、ワード線を共有する複数のＮＡＮＤセルユニットからなるブロックの容量が増加する。

ＮＡＮＤ型フラッシュメモリのブロック内に、小さなデータ量しか書き込まれないとすると、ブロックの残りが無駄になってしまう。そこで実際には、ブロックを更にいくつかのファイル領域に分けて、それらのファイル単位でデータ管理することが行われる。しかし、ＮＡＮＤ型フラッシュメモリは通常、ブロック単位でデータ消去を行う。このデータ消去方式を用いながら、上述のようなデータ管理を行うと、データ書き換えに無駄な時間がかかる。

例えば、ブロック内にデータＡの領域とデータＢの領域を設定したとする。データＡをデータＡ’に書き換えるためには、データＢを他のブロックにコピー書き込みする動作が必要である。この後ブロック消去を行い、消去されたブロックにデータＡ’を書き込む。この様に、書き換えないデータＢのコピー書込みが必要となり、これがデータ書き換え処理時間のオーバーヘッドとなる。

この様なデータ書き換え動作のオーバーヘッドを解消するためには、データ消去動作をページ単位或いはサブブロック（連続する複数ページの集合）単位で行う方式が有効である（例えば、特許文献１，２，３参照）。ページ消去は、非選択ページのワード線をフローティングとし、選択ページのワード線に０Ｖを与え、セルアレイが形成されたｐ型ウェルに消去電圧を与えることにより可能である。

これにより、選択ページのメモリセルでは、浮遊ゲートとチャネル間でＦＮトンネリングによる電荷放電が起こり、しきい値の低い消去状態（データ“１”状態）が得られる。非選択ページでは、ワード線（制御ゲート）がフローティングであるから、ｐ型ウェルに印加される消去電圧の上昇に伴って、容量カップリングによりワード線が電圧上昇して、消去禁止状態となる。これにより、ブロック内においてデータ書き換えの必要のある領域のみデータの書き換えが可能になる。

特開平３−２９５０９７号公報 特開平８−１４３３９８号公報 特開平１１−１７６１７７号公報

しかし、ページ単位（或いはサブブロック単位）のデータ消去を行うと、非選択ページのセルに消去ストレスがかかるという問題がある。特に、非選択ページのうち、選択ページに隣接する非選択ワード線に沿ったセルでは、データ消去時に残りの非選択ワード線より大きな消去ストレスがかかる。これは、フローティング状態（例えばＶｄｄ）の非選択ワード線が、隣接する選択ワード線（例えば０Ｖ）との容量カップリングの影響で十分な消去禁止電圧まで上昇しないためである。特に、セルや配線の微細化により、ワード線間の容量が大きくなると、その影響が大きくなる。更に、消去したページへのデータ書き込み時には、非選択ページのワード線に中間電圧が与えられるが、非選択セルには書き込みストレスがかかる。
以上のように、ページ単位（或いはサブブロック単位）のデータ書き換えを繰り返すと、データデイスターブが大きくなり、データが破壊されるおそれがある。データ破壊を防止するためには、データ書き換え回数を制限する必要が生じる。
この発明は、データ消去回数を自動的に管理システムを内蔵する不揮発性半導体記憶装置とこれを用いた電子装置を提供することを目的とする。

この発明の一態様による不揮発性半導体記憶装置は、電気的書き換え可能な不揮発性メモリセルが配列されて、複数ページで構成される少なくとも一つのブロックを有するセルアレイと、前記セルアレイのページ単位或いは連続する複数ページからなるサブブロック単位でのデータ消去を制御するコントローラとを備え、前記セルアレイは、二値データ列で表されてその下位ビット側の”０”データの数が累積値を示すデータ消去回数を記憶する消去管理領域を各ページ毎に有し且つ、前記消去管理領域が記憶するデータ消去回数は、前記ブロック内の選択ページについてのデータ消去前に前記ブロックの複数ページを選択状態とするチェック読み出し動作で読み出され、データ消去後に更新されたデータ消去回数が前記選択ページの前記消去管理領域に書き込まれる。

この発明によると、データ消去回数をチップ内部で自動管理するようにした不揮発性半導体記憶装置を提供することができる。

以下、図面を参照して、この発明の実施の形態を説明する。
図１は一実施の形態によるＮＡＮＤ型フラッシュメモリの機能ブロック構成を示している。セルアレイ１は、複数の浮遊ゲート型メモリセルＭＣをマトリクス配列して構成される。ロウデコーダ（ワード線駆動回路を含む）２は、セルアレイ１のワード線及び選択ゲート線を駆動する。センスアンプ回路３は、１ページ分のセンスアンプとデータ保持回路を備えて、セルアレイ１のページ単位のデータ書き込み及び読み出しを行うページバッファを構成する。

センスアンプ回路３の１ページ分の読み出しデータは、カラムデコーダ（カラムゲート）４により選択されて、Ｉ／Ｏバッファ５を介して外部Ｉ／Ｏ端子に出力される。Ｉ／Ｏ端子から供給される書き込みデータは、カラムデコーダ４により選択されてセンスアンプ回路３にロードされる。センスアンプ回路３には１ページ分の書き込みデータがロードされ、これは書き込みサイクルが終了するまで保持される。アドレス信号はＩ／Ｏバッファ５を介して入力され、アドレス保持回路６を介してロウデコーダ２及びカラムデコーダ３に転送される。

コントローラ７は、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号／ＲＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ等の外部制御信号に基づいて、データ読み出し、書き込み及び消去のタイミング制御のための各種内部タイミング信号を出力する。更にこれらの内部タイミング信号に基づいて、コントローラ７は、データ書き込み及び消去のシーケンス制御、データ読み出しの動作制御を行う。高電圧発生回路８は、コントローラ７９により制御されて、データ書き込みや消去に用いられる種々の高電圧Ｖｐｐを発生する。

図２は、セルアレイ１の詳細な構成を示している。セルアレイ１は、複数個（図の例では３２個）の浮遊ゲート型メモリセルＭＣ０−ＭＣ３１を持つＮＡＮＤセルユニットＮＵを配列して構成される。具体的にＮＡＮＤセルユニットＮＵは、複数のメモリセルＭＣ０−ＭＣ３１が直列接続されたセルストリングと、その一端とビット線ＢＬとの間に配置された選択ゲートトランジスタＳＧ１と、他端とソース線ＣＥＬＳＲＣとの間に配置された選択ゲートトランジスタＳＧ２を有する。

各メモリセルＭＣ０−ＭＣ３１の制御ゲートは、ワード線ＷＬ０−ＷＬ３１に接続され、選択ゲートトランジスタＳＧ１，ＳＧ２のゲートは、ワード線ＷＬ０−ＷＬ３１と並行する選択ゲート線ＳＧＤ，ＳＧＳに接続される。一本のワード線に沿った複数のメモリセルの集合は１ページ又は２ページとなるが、以下では説明を簡単にするために、１ワード線のメモリセル集合を１ページとする場合のみ説明する。ワード線方向に並ぶ複数のＮＡＮＤセルユニットＮＵの集合が１ブロックとなる。図２のセルアレイ１は、ビット線方向に複数のブロックＢＬＫ０〜ＢＬＫｉを有する。

セルアレイ１の各ページは、通常のデータ記憶を行うノーマルデータ領域１ａと冗長領域１ｂに分けられている。例えば、ノーマルデータ領域１ａは５１２Ｂｙｔｅである。冗長領域１ｂは、ノーマルデータ領域１ａのデータのエラービット訂正を行うためのＥＣＣデータ、論理アドレス、ブロックの良否を示すフラグ及び、“データ消去回数”を記憶するために用いられる。但し以下では、冗長領域１ｂが、データ消去回数を管理するに必要な容量の“消去管理領域”のみを有するものとして説明する。またページ消去を前提とする以下の実施の形態では、データ消去回数は、ページ消去回数である。更に以下では、ページ消去回数を、ホットカウント（ＨＣ）値ともいう。具体的にＨＣ値の最大値（許容値）を３２として、これを記憶するに必要な冗長領域１ｂは、４Ｂｙｔｅ（＝３２ｂｉｔ）である。

この実施の形態のＮＡＮＤフラッシュメモリの書き込み、読み出し及び消去動作を説明する。二値データ記憶を行う場合、メモリセルＭＣは、図３に示すように、負のしきい値状態であるデータ“１”（消去状態）と、正のしきい値状態のデータ“０”を記憶する。データ書き込みは、ページ単位で行われる。具体的にセンスアンプ回路３にロードした書き込みデータに基づいて、ビット線ＢＬから選択セルのチャネルまでをＶｄｄ−Ｖｔｈ（“１”書き込み）又はＶｓｓ（“０”書き込み）にプリチャージする。Ｖｔｈは、選択ゲートトランジスタＳＧ１のしきい値である。

そして、選択ワード線に昇圧された書き込み電圧Ｖｐｇｍを印加する。“０”データが与えられたセルでは、チャネルから浮遊ゲートへのＦＮトンネリングによる電子注入が生じ、しきい値が正の“０”データ状態になる。“１”データが与えられたセルでは、チャネルが容量結合により電位上昇して、浮遊ゲートへの電子注入が生じない。これにより、“０”，“１”データが書かれる。なおこのデータ書き込み時、ブロック内の非選択ワード線には所定の中間電圧Ｖｐａｓｓを与えて、非選択セルで書き込みが行われないようにする。

実際のデータ書き込みでは、書き込み電圧Ｖｐｇｍ印加と、書き込み状態を確認するためのベリファイ読み出しとを含む書き込みサイクルを、全書き込みデータが書き込み完了するまで繰り返す。この様な書き込みシーケンス制御により、図３に示すようなデータしきい値分布を実現することができる。

データ読み出しは、選択ワード線に読み出し電圧である０Ｖを与え、非選択ワード線にはセルデータに依らずセルがオンするパス電圧Ｖｒｅａｄを与えて、セル電流を検出する。具体的にセンスアンプ回路３は例えば、ビット線ＢＬをＶｄｄにプリチャージし、これが選択セルにより放電されるか否かを検出することにより、データ“０”，“１”をセンスする。

データ消去はこの実施の形態では、ページ単位で行われる。この“ページ消去”は、選択ブロックＢＬＫｉ内の非選択ページのワード線（即ち非選択ワード線）を例えば電源電圧にプリチャージしてフローティング状態とし、選択ページのワード線（即ち選択ワード線）に０Ｖを与えた状態で、セルアレイ１が形成されたｐ型ウェルに昇圧された消去電圧Ｖｅｒａを与える。これにより、選択ページのセルは、浮遊ゲートの電子がチャネルに放出されて、データ“１”（消去状態）となる。非選択ページでは、チャネルからの容量結合により制御ゲート及び浮遊ゲートの電位が上昇し、データが保持される。

以上のようなＮＡＮＤフラッシュメモリにおいてこの実施の形態では、ページ消去回数（ＨＣ値）を管理するシステムがチップ内に構成されている。具体的に冗長領域１ｂがＨＣ値を記憶する消去管理領域である。この冗長領域１ｂが記憶するＨＣ値は、コントローラ７のタイミング制御により、ページ消去が実行される度に自動的に１加算されて、更新されたＨＣ値が選択ページに書き込まれる。以下では、ＨＣ値の最大値ＭＡＸを３２とした場合について、そのＨＣ値管理の手法を説明する。

図８Ａ−８Ｄは、３２ページ（Ｐ０−Ｐ３１）×３２ビット（Ｂ０−Ｂ３１）の冗長領域１ｂでのＨＣ値の書き込み及び更新の様子を示している。図８Ａは、冗長領域１ｂの初期化状態であり、図８Ｂは、１回目のページ消去後の状態、図８Ｃは２回目のページ消去後の状態、図８Ｄは、３２回目のページ消去後の状態をそれぞれ示している。この実施の形態において、冗長領域１ｂのＨＣ値は、３２ビットの二値データ列で表され、直前の選択消去ページにおける３２ビットＢ０−Ｂ３１のなかの最下位ビットからの“０”の数が累積ＨＣ値（合計値）を示す。

初期化状態は、図８Ａに示すように、冗長領域１ｂがオール“１”であり、これがＨＣ値＝０を示す。この状態から、例えば選択ページＰ０についてデータ消去が行われると、図８Ｂに示すように、その選択ページＰ０に、最下位ビットＢ０が“０”となる、更新されたＨＣ値（＝１）が書き込まれる。同じブロック内で２回目のページ消去がページＰ２について行われたとすると、図８Ｃに示すように、選択ページＰ２に、下位２ビットＢ０，Ｂ１が“０”となる、更新されたＨＣ値（＝２）が書き込まれる。

以下同様に、ページ消去がなされる毎に、その選択ページの冗長領域１ｂに更新されたＨＣ値が書かれる。ブロック内でＭＡＸ＝３２回のページ消去が行われると、その選択ページがＰ０であるとすると、図８Ｄに示すように、冗長領域１ｂのページＰ０には、３２ビットＢ０−Ｂ３１が全て“０”即ち、ＨＣ値が最大値ＭＡＸ＝３２に達したことを示す状態になる。

図４は、以上のようなＨＣ値管理を行うシステムの構成を示している。ページバッファを構成するセンスアンプ回路３は、ノーマルデータ領域１ａ対応のノーマルセンスアンプ回路３ａと、冗長領域１ｂ対応の冗長センスアンプ回路３ｂとから構成される。冗長センスアンプ回路３ｂは、冗長領域１ｂの３２ビットのＨＣ値を読み出し及び書き込みするために、３２個のセンスアンプＲＳＡ０−ＲＳＡ３１を有する。

冗長センスアンプ回路３ｂには、各データ消去サイクル毎に、データ消去前に冗長領域１ｂが保持するＨＣ値がチェックのために読み出され、データ消去後に更新されたＨＣ値が書き戻される。そのような動作を実現するために、冗長センスアンプ回路３ｂに読み出されたＨＣ値を保持するレジスタ回路１２が設けられている。冗長センスアンプ回路３ｂとレジスタ回路１２の間に配置されたデータ転送回路１１は、ＨＣ値データ転送を行うと共に、読み出されたＨＣ値に１を加算して更新する機能を有する。判定回路１３は、レジスタ回路１２に読み出されたＨＣ値が最大値に達したか否かを判定するために設けられている。

図５は、データ転送回路１１、レジスタ回路１２及び判定回路１３の具体的な構成を示している。データ転送回路１１は、３２ビットのＨＣ値が読み出される冗長センスアンプＲＳＡｊ（ｊ＝０〜３１）の各ノードＮｊの読み出しＨＣデータビットをレジスタ回路１２の対応するレジスタＲＥＧｉに並列転送するための読み出し転送バッファ２１ｊを有する。これらの読み出し転送バッファ２１ｊは、タイミング信号Ｒ（＝“Ｈ”），Ｒｎ（＝“Ｌ”）により活性化されるクロックトＣＭＯＳバッファである。但しここでは、冗長センスアンプＲＳＡｊのノードＮｊは、ビット線ＢＬ側のデータノードとは論理反転したデータとなる場合を示している。即ち各ノードＮｊの読み出し及び書き込みデータは、セルデータ“０”，“１”に対応してそれぞれ“Ｌ”（＝Ｖｓｓ），“Ｈ”（＝Ｖｄｄ）となる。

データ転送回路１１はまた、レジスタ回路１２に読み出されたＨＣ値をインクリメントして、冗長センスアンプＲＳＡｊに書き戻すための書き込み転送バッファ２２ｊを有する。これらの書き込み転送バッファ２２ｊは、タイミング信号Ｗ（＝“Ｈ”），Ｗｎ（＝“Ｌ”）により活性化されるクロックトＣＭＯＳバッファにより構成される。書き込み転送バッファ２２ｊは、レジスタＲＥＧｊのデータが、１ビットずつ上位側に順次シフトして、冗長センスアンプＲＳＡｊのノードＮｊに転送されるように構成されている。

具体的に、最下位ビット対応の書き込み転送バッファ２２_０の入力端はＶｓｓに固定され、その出力端は冗長センスアンプＲＳＡ０のノードＮ０に接続されている。以下、書き込み転送バッファ２２ｊ（ｊ＝１〜３１）の入力端は、レジスタＲＥＧｊ−１に接続され、出力端は冗長センスアンプＲＳＡｊのノードＮｊに接続されている。

このような書き込み転送バッファ２２ｊにより、最下位ビット対応の冗長センスアンプＲＳＡ０のノードＮ０には常に、Ｖｓｓ（即ち書き込みデータ“０”）が転送される。また、レジスタ回路１２に読み出されたＨＣ値の“０”データは、１ビット上位側にシフトされた状態で冗長センスアンプ回路３ｂに書き戻される。即ち、ページ消去前に冗長センスアンプＲＳＡｊに読み出された冗長領域１ｂのＨＣデータは、ページ消去後、“０”が一つ増えた状態に更新される。

判定回路１３は、冗長領域１ｂのＨＣデータの最上位ビットが“１”か“０”かを判定する一種のコンパレータである。判定回路１３は、レジスタＲＥＧ３１に読み出された最上位ビットを判定フラグ出力端子ＦＯＵＴに出力するための、判定タイミング信号Ｆ＝“Ｈ”，Ｆｎ＝“Ｌ”により活性化される転送バッファ２３と、これと相補的に活性化される転送バッファ２４とを有する。

転送バッファ２４の入力端は、Ｖｄｄ（＝“Ｈ”）固定である。ページ消去毎に、タイミング信号Ｆ＝“Ｈ”，Ｆｎ＝“Ｌ”とすると、ＨＣデータの最上位ビットが“１”（＝“Ｈ”）であれば、出力端子はＦＯＵＴは放電されず、ＦＯＵＴ＝“Ｈ”（パス）を保つ。ＨＣデータの最上位ビットが“０”になると、出力端子ＦＯＵＴは放電されて、ＦＯＵＴ＝“Ｌ”（フェイル）となる。この判定出力ＦＯＵＴは直接或いはコントローラ７内のステータスレジスタを介して、チップ外部にも“Ｐａｓｓ”或いは“Ｆａｉｌ”を示すステータスフラグとして出力される。

図６は、ページ消去の制御フローを示している。ページ消去のコマンドが発行されると、コントローラ７は、まず冗長領域１ｂのＨＣデータのチェック読み出しを実行する（ステップＳ１）。このＨＣデータ読み出しは、図７に示すように、選択ブロックＢＬＫｉの全ワード線ＷＬ０−ＷＬ３１にＶｓｓ、選択ゲート線ＳＧＤ，ＳＧＳにＶｄｄを与えた、全ワード線選択状態にて行われる。

冗長領域１ｂは、図８Ａ−８Ｄで説明したように、直前のページ消去が行われたページに“０”データ（オフセル）の数が最も多い状態として最新のＨＣ値を記憶している。従って、全ワード線を選択状態として冗長領域１ｂのデータ読み出しを行うと、ブロック内の最新のＨＣ値が冗長センスアンプ回路３ｂに読み出されることになる。この読み出しデータを、読み出しタイミング信号Ｒ＝“Ｈ”，Ｒｎ＝“Ｌ”で活性化される転送バッファ２１ｊを介してレジスタ回路１２に転送する（ステップＳ２）。そして、判定回路１３に判定タイミング信号Ｆ＝“Ｈ”，Ｆｎ＝“Ｌ”を与えることにより、累積ＨＣ値が最大値ＭＡＸに達したか否かの判定を行う（ステップＳ３）。

判定結果が“ＮＯ”（即ち、ＦＯＵＴ＝“Ｈ”）であれば、次に選択されたページのデータ消去を行う（ステップＳ４）。その後、ＨＣデータをインクリメントして、冗長センスアンプ回路３ｂに転送する（ステップＳ５）。具体的には、図５で説明したように、転送バッファ２２ｊにタイミング信号Ｗ＝“Ｈ”，Ｗｎ＝“Ｌ”を与えることにより、“０”データが一つ増えた、更新されたＨＣデータが冗長センスアンプ回路３ｂに書き込みデータとして転送される。この更新されたＨＣデータを、冗長領域１ｂの選択ページに書き込む（ステップＳ６）。これにより、ページ消去動作は終了する。

ステップＳ３での判定結果が“ＹＥＳ”（即ちＦＯＵＴ＝“Ｌ”）であれば、コントローラ７は消去動作を行うことなく、“フェイル”フラグをチップ外部に出力する（ステップＳ７）。このフェイルフラグを受けて、ユーザーは、ページ書き込み先を他のブロックに変更することができる。またユーザーは、選択ブロックのデータリフレッシュを行うことができる。

具体的にデータリフレッシュは、選択ブロックのノーマルデータ領域１ａの全データを読み出して例えばチップ外部のコントローラに一時待避させ、或いは他のブロックにコピー書き込みした後、選択ブロックの一括消去を行う。その後、待避させたデータを再度選択ブロックに書き込む。このとき、冗長領域１ｂは、オール“１”の消去状態（即ちＨＣデータの初期状態）を保つ。これにより、ＨＣ値を初期化すると同時に、ページ消去の繰り返しに伴う蓄積ストレスの影響を除去したデータを再書き込みすることができる。

以上のようにこの実施の形態によれば、ブロック内のページ消去回数をチップ内で管理して、それが規定値を超えないように、ブロック毎にデータ消去動作を制限することができる。また、ページ消去回数の自動更新は簡単な操作で行われる。即ち、累積ページ消去回数は、冗長領域１ｂのあるページの“０”データの数で表される。ある選択ページのデータ消去が行われた場合、その選択ページの冗長領域１ｂに自動更新されたページ消去回数が書き込まれる。ページ消去回数のチェック読み出しは、全ページを選択状態とする１回の読み出し動作で可能である。そして読み出されたページ消去回数データは、転送バッファを用いたビットシフト動作により更新されて、書き戻される。ページ消去回数が最大値ＭＡＸに達したか否かは、冗長領域１ｂの最上位ビットの“１”，“０”により簡単に判定される。

なおここまでの実施の形態では、ページ単位のデータ消去を行う場合を説明したが、複数の連続するページとして定義されるサブブロック単位でデータ消去を行う場合にも同様にサブブロック消去回数（ＨＣ値）の管理が可能である。このとき、ＨＣ値は、選択されたサブブロック内の冗長領域１ｂの適当なページに書き込まれるようにすればよい。ＨＣ値のチェック読み出し、判定及び更新した累積ＨＣ値の書き込みの方法は、上記実施の形態と同様である。

また実施の形態では、セルアレイが複数ブロックにより構成される。この場合、データ消去回数の制限は、ブロック毎に許容値（最大値）を設定して行われるから、データ書き換えがあるブロックに集中することが防止される。但しこの発明は、セルアレイが１ブロックの場合にも有効である。

更に実施の形態では、ＨＣ値のチェック読み出しをブロック内の全ページ選択（全ワード線選択）により行ったが、例えばサブブロック単位が固定されていれば、必ずしも全ページ選択でなくてもよい。例えば、４ワード線をサブブロックとして、１ブロックが８サブブロックで構成される場合に、ＨＣ値の書き込みを各サブブロックの先頭ページに行うようにする。この場合、ＨＣ値のチェック読み出しは、８サブブロックの先頭ページに対応する８ワード線を選択状態（０Ｖ）とし、残りのワード線はパス電圧Ｖｒｅａｄを与えた非選択状態として、行うことができる。

またこの発明は、消去ページ数（即ちサブブロック単位）が固定ではなく、変更される場合にも対応できる。例えばあるブロック内で、４ページ消去と４ページ書き込みを行い、次に６ページ消去と６ページ書き込みを行い、次には２ページ消去と２ページ書き込みを行う、といった書き換え制御を行う場合にも、この発明は有効である。この場合も、上記実施の形態と同様に、各データ消去毎に累積ＨＣ値を書き込めばよい。

次に、上記実施の形態による不揮発性半導体記憶装置を搭載したメモリシステムとしての電子カードと、その電子カードを用いた電子装置の実施の形態を説明する。
図９は、この実施の形態による電子カードと、この電子カードを用いた電子装置の構成を示す。ここでは電子装置は、携帯電子機器の一例としてのディジタルスチルカメラ１０１を示す。電子カードは、ディジタルスチルカメラ１０１の記録媒体として用いられるメモリカード６１である。メモリカード６１は、先の実施の形態で説明した不揮発性半導体装置或いはメモリシステムが集積化され封止されたＩＣパッケージＰＫ１を有する。

ディジタルスチルカメラ１０１のケースには、カードスロット１０２と、このカードスロット１０２に接続された、図示しない回路基板が収納されている。メモリカード６１は、カードスロット１０２に取り外し可能に装着される。メモリカード６１は、カードスロット１０２に装着されると、回路基板上の電気回路に電気的に接続される。
電子カードが例えば、非接触型のＩＣカードである場合、カードスロット１０２に収納し、或いは近づけることによって、回路基板上の電気回路に無線信号により接続される。

図１０は、ディジタルスチルカメラの基本的な構成を示す。被写体からの光は、レンズ１０３により集光されて撮像装置１０４に入力される。撮像装置１０４は例えばＣＭＯＳイメージセンサであり、入力された光を光電変換し、アナログ信号を出力する。このアナログ信号は、アナログ増幅器（ＡＭＰ）により増幅された後、Ａ／Ｄコンバータによりディジタル変換される。変換された信号は、カメラ信号処理回路１０５に入力され、例えば自動露出制御（ＡＥ）、自動ホワイトバランス制御（ＡＷＢ）、及び色分離処理を行った後、輝度信号と色差信号に変換される。

画像をモニターする場合、カメラ信号処理回路１０５から出力された信号はビデオ信号処理回路１０６に入力され、ビデオ信号に変換される。ビデオ信号の方式としては、例えばＮＴＳＣ（Ｎａｔｉｏｎａｌ Ｔｅｌｅｖｉｓｉｏｎ Ｓｙｓｔｅｍ Ｃｏｍｍｉｔｔｅｅ）を挙げることができる。ビデオ信号は、表示信号処理回路１０７を介して、ディジタルスチルカメラ１０１に取り付けられた表示部１０８に出力される。表示部１０８は例えば液晶モニターである。

ビデオ信号は、ビデオドライバ１０９を介してビデオ出力端子１１０に与えられる。ディジタルスチルカメラ１０１により撮像された画像は、ビデオ出力端子１１０を介して、例えばテレビジョン等の画像機器に出力することができる。これにより、撮像した画像を表示部１０８以外でも表示することができる。撮像装置１０４、アナログ増幅器（ＡＭＰ）、Ａ／Ｄコンバータ（Ａ／Ｄ）、カメラ信号処理回路１０５は、マイクロコンピュータ１１１により制御される。

画像をキャプチャする場合、操作ボタン例えばシャッタボタン１１２を操作者が押す。これにより、マイクロコンピュータ１１１が、メモリコントローラ１１３を制御し、カメラ信号処理回路１０５から出力された信号がフレーム画像としてビデオメモリ１１４に書き込まれる。ビデオメモリ１１４に書き込まれたフレーム画像は、圧縮／伸張処理回路１１５により、所定の圧縮フォーマットに基づいて圧縮され、カードインタフェース１１６を介してカードスロット１０２に装着されているメモリカード６１に記録される。

記録した画像を再生する場合、メモリカード６１に記録されている画像を、カードインタフェース１１６を介して読み出し、圧縮／伸張処理回路１１５により伸張した後、ビデオメモリ１１４に書き込む。書き込まれた画像はビデオ信号処理回路１０６に入力され、画像をモニターする場合と同様に、表示部１０８や画像機器に映し出される。

なおこの構成では、回路基板１００上に、カードスロット１０２、撮像装置１０４、アナログ増幅器（ＡＭＰ）、Ａ／Ｄコンバータ（Ａ／Ｄ）、カメラ信号処理回路１０５、ビデオ信号処理回路１０６、メモリコントローラ１１３、ビデオメモリ１１４、圧縮／伸張処理回路１１５、及びカードインタフェース１１６が実装される。
但しカードスロット１０２については、回路基板１００上に実装される必要はなく、コネクタケーブル等により回路基板１００に接続されるようにしてもよい。

回路基板１００上には更に、電源回路１１７が実装される。電源回路１１７は、外部電源、或いは電池からの電源の供給を受け、ディジタルスチルカメラの内部で使用する内部電源電圧を発生する。電源回路１１７として、ＤＣ−ＤＣコンバータを用いてもよい。内部電源電圧は、上述した各回路に供給される他、ストロボ１１８、表示部１０８にも供給される。

以上のようにこの実施の形態の電子カードは、ディジタルスチルカメラ等の携帯電子機器に用いることが可能である。更にこの電子カードは、携帯電子機器だけでなく、図１１Ａ−１１Ｊに示すような他の各種電子機器に適用することができる。即ち、図１１Ａに示すビデオカメラ、図１１Ｂに示すテレビジョン、図１１Ｃに示すオーディオ機器、図１１Ｄに示すゲーム機器、図１１Ｅに示す電子楽器、図１１Ｆに示す携帯電話、図１１Ｇに示すパーソナルコンピュータ、図１１Ｈに示すパーソナルディジタルアシスタント（ＰＤＡ）、図１１Ｉに示すヴォイスレコーダ、図１１Ｊに示すＰＣカード等に、上記電子カードを用いることができる。

この発明の実施の形態によるＮＡＮＤ型フラッシュメモリの機能ブロック構成を示す図である。 同フラッシュメモリのセルアレイ構成を示す図である。 同フラッシュメモリのデータのしきい値分布を示す図である。 同フラッシュメモリのセンスアンプ回路及びデータ消去回数管理システムの構成を示す図である。 同消去管理システムの具体構成を示す図である。 同フラッシュメモリのデータ消去の制御フローを示す図である。 同フラッシュメモリのデータ消去回数チェツク読み出し時のバイアス条件を示す図である。 データ消去回数を記憶する冗長領域の初期化状態を示す図である。 同冗長領域の第１回データ消去後のデータ消去回数記憶状態を示す図である。 同冗長領域の第２回データ消去後のデータ消去回数記憶状態を示す図である。 同冗長領域の第３２回データ消去後のデータ消去回数記憶状態を示す図である。 ディジタルスチルカメラに適用した実施の形態を示す図である。 同ディジタルスチルカメラの内部構成を示す図である。 ビデオカメラに適用した実施の形態を示す図である。 テレビジョンに適用した実施の形態を示す図である。 オーディオ機器に適用した実施の形態を示す図である。 ゲーム機器に適用した実施の形態を示す図である。 電子楽器に適用した実施の形態を示す図である。 携帯電話に適用した実施の形態を示す図である。 パーソナルコンピュータに適用した実施の形態を示す図である。 パーソナルディジタルアシスタント（ＰＤＡ）に適用した実施の形態を示す図である。 ヴォイスレコーダに適用した実施の形態を示す図である。 ＰＣカードに適用した実施の形態を示す図である。

符号の説明

１…セルアレイ、１ａ…ノーマルデータ領域、１ｂ…冗長領域（消去管理領域）、２…ロウデコーダ、３…センスアンプ回路、３ａ…ノーマルセンスアンプ回路、３ｂ…冗長センスアンプ回路、４…カラムデコーダ、５…Ｉ／Ｏバッファ、６…アドレス保持回路、７…コントローラ、８…高電圧発生回路、１１…データ転送回路、１２…レジスタ回路、１３…判定回路、２１ｊ…読み出しバッファ、２２ｊ…書き込みバッファ。

Claims (4)

1. 電気的書き換え可能な不揮発性メモリセルが配列されて、複数ページで構成される少なくとも一つのブロックを有するセルアレイと、
   前記セルアレイのページ単位或いは連続する複数ページからなるサブブロック単位でのデータ消去を制御するコントローラとを備え、
   前記セルアレイは、二値データ列で表されてその下位ビット側の”０”データの数が累積値を示すデータ消去回数を記憶する消去管理領域を各ページ毎に有し且つ、
   前記消去管理領域が記憶するデータ消去回数は、前記ブロック内の選択ページについてのデータ消去前に前記ブロックの複数ページを選択状態とするチェック読み出し動作で読み出され、データ消去後に更新されたデータ消去回数が前記選択ページの前記消去管理領域に書き込まれる
   ことを特徴とする不揮発性半導体記憶装置。
2. 前記セルアレイのページ単位のデータ読み出し及び書き込みを行うためのセンスアンプ回路と、
   データ消去前に前記消去管理領域から前記センスアンプ回路に読み出されたデータ消去回数を一時保持するためのレジスタ回路と、
   前記センスアンプ回路に読み出されたデータ消去回数を前記レジスタ回路に転送すると共に、データ消去後に前記レジスタ回路が保持するデータ消去回数に１を加算して更新されたデータ消去回数を前記センスアンプ回路に転送するように構成されたデータ転送回路と、
   前記レジスタ回路に転送されたデータ消去回数が許容最大値に達したか否かを判定する判定回路とを有する
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 前記データ転送回路は、
   第１のタイミング信号により活性化されて前記センスアンプ回路に読み出されたデータ消去回数を各ビット並列に前記レジスタ回路に転送する読み出し転送バッファと、
   第２のタイミング信号により活性化されて、データ消去回数データを１ビットずつ上位側にシフトすると共に、前記データ消去回数データの最下位ビットとなる“０”データを加算して更新された消去回数を前記センスアンプ回路に転送する書き込み転送バッファとを有する
   ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
4. 制御ゲートがそれぞれ異なるワード線に接続されて直列接続された複数の電気的書き換え可能な不揮発性メモリセルにより構成されるＮＡＮＤセルユニットを配列して構成され、１ワード線に接続される複数のメモリセルの集合が１ページ又は２ページとなり、ワード線方向に並ぶ複数のＮＡＮＤセルユニットの集合が１ブロックとなり、ワード線方向にノーマルデータ領域と冗長領域とに分けられ、前記冗長領域に、ブロック内の累積されたデータ消去回数がそのブロック内の最も最近にデータ消去のために選択されたページに書き込まれるセルアレイと、
   前記セルアレイのページ単位のデータ読み出し及び書き込みを行うための、前記ノーマルデータ領域と冗長領域にそれぞれ対応するノーマルセンスアンプ回路と冗長センスアンプ回路を有するセンスアンプ回路と、
   前記セルアレイのページ単位或いは連続する複数ページからなるサブブロック単位でのデータ消去を制御するコントローラと、
   データ消去前に前記セルアレイの冗長領域から前記冗長センスアンプ回路に読み出されたデータ消去回数を一時保持するためのレジスタ回路と、
   前記冗長センスアンプ回路に読み出されたデータ消去回数を前記レジスタ回路に転送すると共に、データ消去後に前記レジスタ回路が保持するデータ消去回数に１を加算して更新されたデータ消去回数を前記冗長センスアンプ回路に転送するように構成されたデータ転送回路と、
   前記レジスタ回路に転送されたデータ消去回数が最大値に達したか否かを判定する判定回路とを有し、
   前記冗長領域が記憶するデータ消去回数は、二値データ列で表されてその下位ビット側の”０”データの数が累積値を示すものであり、
   前記冗長領域が記憶するデータ消去回数は、前記ブロック内の選択ページについてのデータ消去前に前記ブロック内の複数ワード線を選択するチェック読み出し動作で前記冗長センスアンプ回路に読み出され、データ消去後に更新されたデータ消去回数が前記冗長センスアンプ回路に書き戻されて前記選択ページの冗長領域に書き込まれる
   ことを特徴とする不揮発性半導体記憶装置。

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