JP3549723B2 - 半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体記憶装置に係り、特に、不揮発性セルにデータを記憶する半導体記憶装置に関する。
近年、マイコンのプログラムメモリ用の半導体記憶装置として、電気的にデータの書き換えが可能なE2 PROM(Electrically Erasable and Progrmmable ROM)が用いられている。
【0002】
E2 PROMは、メモリセルがFLOTOX(Floating Gate Tunnel Oxide)型又はMNOS(Metal Nitride Oxide Semiconductor )型等の不揮発性のメモリセルで構成されている。FLOTOX(Floating Gate Tunnel Oxide)型セルは、周囲と電気的に絶縁されたフローティングゲートと有し、そこに電子を注入したり、そこから電子を放出させることにより「1」又は「0」論理のデータの記憶が行われる。
【0003】
このとき、メモリセルのデータの書き込みは、フローティングゲートの電子の注入、及び、電子の放出により行われる。フローティングゲートの電子の注入、及び、電子の放出は、フローティングゲートに印加される電圧を昇圧して、フローティングゲートにトンネル電流を注入又は放電することにより行われる。
フローティングゲートに電子を注入した状態では、メモリトランジスタの閾値が下がり、フローティングゲートに電子を放出した状態では、メモリトランジスタの閾値が上がり、この閾値を利用して「1」又は「0」論理のデータを出力する。
【0004】
【従来の技術】
図6に従来の一例のブロック図を示す。
半導体記憶装置1は、例えば、E2 PROM(Electrically Erasable and Progrmmable ROM)であり、複数の不揮発性セル2からなる不揮発性セルアレイ3、不揮発性セルアレイ3のアドレスに応じた行を選択するローデコーダ4、不揮発性セルアレイ3のアドレスに応じた列を選択するコラムデコーダ5、ローデコーダ4及びコラムデコーダ5により選択された不揮発性セル2に保持された信号を増幅するセンスアンプ6、センスアンプ6にレファレンス信号を供給するレファレンスセル7、センスアンプ6の出力結果を保持し、出力するとともに、入力データを保持する入出力バッファ8、外部から供給されたアドレスを保持し、ローデコーダ4、コラムデコーダ5に供給するアドレスバッファ9、データ書き換え時に不揮発性セルアレイ3を消去する消去回路10、データの書き込みを行う書き込み回路11、データ書き換え時の消去、データ書き込みを制御する制御回路12から構成される。
【0005】
図7に従来の一例の不揮発性セルの回路構成図を示す。
不揮発性セル2は、メモリトランジスタQm とセレクトトランジスタQs から構成される。メモリトランジスタQm には、コントロールゲートGcnt とチャネルCHとの間に周囲から絶縁されたフローティングゲートGf が配置されている。不揮発性セル2は、フローティングゲートGf に保持される電荷量に応じて出力データの論理が決定される。
【0006】
データ読み出し時には、アドレス端子Tadd に読み出しアドレスが供給され、アドレスバッファ8に保持される。アドレスバッファ8に保持されたアドレスは、ローデコーダ3及びコラムデコーダ4に供給される。ローデコーダ3及びコラムデコーダ4は、不揮発性セルアレイ2からアドレスバッファ8から供給されたアドレスに応じたセルを選択して、センスアンプ5に接続する。
【0007】
センスアンプ5は、選択されたセルからの信号を受信して、リファレンスセル6に保持された信号と比較して、その大小に応じたレベルに信号を増幅して、入出力バッファ7に供給する。入出力バッファ7は、センスアンプ7から供給された信号を保持して、入出力端子Tin−outから出力する。このとき、制御端子Tcnt にはデータ読み出し制御信号が供給される。データ読み出し制御信号は制御端子Tcnt を介して制御回路11に供給される。制御回路11は、データ読み出し制御信号に応じてアドレスバッファ8及び入出力バッファ7の信号の保持タイミングを制御する。
【0008】
また、データ書き換え時には、制御端子Tcnt にデータ書き換え制御信号が供給される。データ書き換え制御信号は、制御端子Tcnt を介して制御回路11に供給される。制御回路11は、データ書き換え制御信号に応じて、まず、消去回路9を制御する。
図8に従来の一例の消去回路のブロック図を示す。
【0009】
消去回路9は、不揮発性セルアレイ3の不揮発性セル2を構成するメモリトランジスタQm のコントロールゲートGcnt をフローティングゲートGf の電荷を消去可能なレベルまで昇圧するポンプ回路12、ポンプ回路12の動作タイミングを制御するパルス制御回路13、不揮発性セルアレイ2のうちのデータを消去すべきブロックに含まれるセルのメモリトランジスタQm のコントロールゲートGcnt に選択的にポンプ回路12で昇圧された電圧を供給する消去ブロックスイッチ14、不揮発性セルアレイ2を構成するセルのソース電圧を制御するソース電圧制御回路15から構成される。
【0010】
消去回路9は、不揮発性セルアレイ14の予め設定された消去ブロック毎に昇圧された消去用電圧を供給して、ブロック毎にデータの消去を行う。
制御回路11は、消去回路9による消去が終了すると、書き込み回路10を制御して、不揮発性セルアレイ2を制御して、アドレスバッファ8に保持されたアドレスに入出力バッファ7に供給されたデータを書き込む。
【0011】
【発明が解決しようとする課題】
しかるに、従来のこの種の半導体記憶装置では、消去回数を管理していなかったため、実際の装置の消去回数を使用者や設計者が認識することができなかった。このため、実際に使用している半導体記憶装置の劣化の状態や故障などが発生した装置の劣化の状態を認識することができなかった。
【0012】
本発明は上記の点に鑑みてなされたもので、消去回数を簡単な構成で、容易に認識できる半導体記憶装置を提供することを目的とする。
【0013】
【課題を解決するための手段】
本発明の請求項1は、電気的に不揮発性セルアレイへのデータの消去、及び、データの書き込みを制御する半導体記憶装置において、不揮発性セルアレイのデータ消去回数を記憶するデータ消去回数記憶手段を有しており、データ消去回数記憶手段は、不揮発性セルアレイのデータ消去に応じて所定電荷が放電されるデータ消去回数記憶セルと、消去回数記憶セルに保持された電荷に応じてデータ消去回数を検出する消去回数検出手段とを有することを特徴とする。
【0014】
請求項1によれば、不揮発性セルアレイのデータ消去回数をデータ消去回数記憶手段に記憶するとにより、データ消去回数記憶手段に記憶されたデータ消去回数を検出することにより、半導体記憶装置の劣化等の状態を容易に認識することができる。また、データ消去回数記憶セルを設け、不揮発性セルアレイのデータ消去毎にデータ消去回数記憶セルから所定電荷量が放電される。このため、データ消去回数記憶セルに保持された電荷により生じる電位が不揮発性セルアレイの消去に応じて次第に低下することになるので、この電位を検出することにより消去回数を検出できる。
【0015】
請求項2は、請求項1において、データ消去回数がデータ消去回数記憶セルに保持された電荷により生じる電位に応じて段階的に設定されたことを特徴とする。
【0016】
請求項2によれば、データ消去回数をデータ消去回数記憶セルに保持された電荷により生じる電位に応じて段階的に設定することにより、必要な消去回数を検出できる。
請求項3は、請求項1又は2において、データ消去回数記憶セルが、不揮発性セルアレイの消去ブロック毎に設けられたことを特徴とする。
請求項3によれば、データ消去回数記憶セルを不揮発性セルアレイの消去ブロック毎に設けることにより、不揮発性セルアレイの消去ブロック毎にデータ消去回数を認識できる。
【0017】
請求項4は、請求項1乃至3において、消去回数検出手段に、消去回数に応じた所定の電位を発生するリファレンス手段と、リファレンス手段で発生された電位とデータ消去回数記憶セルに保持された電荷により生じる電位とを比較し、リファレンス手段で発生された電位とデータ消去回数記憶セルに保持された電荷により生じる電位との大小関係に応じた出力電圧を出力する比較手段とを有することを特徴とする。
【0018】
請求項4によれば、リファレンス電位とデータ消去回数記憶セルに保持された電荷により生じる電位との大小関係に応じて消去回数を検出できる。
請求項5は、請求項4において、リファレンス手段は、不揮発性セルアレイを構成する不揮発性セルと同様の不揮発性セルから構成され、比較手段は、不揮発性セルアレイにデータを読み書きするセンスアンプと同様のセンスアンプから構成されたことを特徴とする。
【0019】
請求項6によれば、不揮発性セルアレイと同一構成の不揮発性セル及びセンスアンプで構成できるので、設計などの変更が不要となる。
【0020】
【発明の実施の形態】
図1に本発明の一実施例のブロック構成図を示す。同図中、図6と同一構成部分には同一符号を付し、その説明は省略する。
本実施例の半導体記憶装置100は、図6に示す半導体記憶装置1に消去回数を検出するための消去回数検出回路101を設けてなる。
【0021】
消去回数検出回路101は、不揮発性セルアレイ2を消去するときに、同時に微小電荷が放電される消去回数記憶セル部102、消去回数記憶セル部102に保持された電荷を放電する消去回数記憶用消去回路103、消去回数記憶セル102に保持された保持電位Vthを検出し、保持電位Vthから消去回数を判定する消去回数判定回路104から構成される。
【0022】
図2に本発明の一実施例の消去回数記憶用消去回路のブロック構成図を示す。同図中、図8と同一構成部分には同一符号を付し、その説明は省略する。
消去回数記憶用消去回路103は、図8に示す消去回路9と略同一の構成とされており、消去回数記憶セル部103に消去用電圧を印加する。消去回数記憶セル部103は、不揮発性セルアレイ2を分割するブロックB1 〜Bn に対応して消去回数記憶セルSEL1 〜SELn が設定されている。消去回数記憶セルSEL1 〜SELn は、不揮発性セルアレイ2を構成する不揮発性セルと同じ構成とされている。
【0023】
図3に本発明の一実施例の消去回数記憶セルの回路構成図を示す。
消去回数記憶セルSEL1 〜SELn は、不揮発性セルアレイ2を構成する不揮発性セルと同様に、メモリトランジスタQmem 及びセレクトトランジスタQsel から構成される。メモリトランジスタQmem には、コントロールゲートGcnt とチャネルCHとの間に絶縁状態で、電荷を蓄積するフローティングゲートGf が形成されている。フローティングゲートGf には、予め所定の電荷が保持され、不揮発性セルアレイ2のうち対応するブロックのデータが消去される毎に微小電荷が放電される。
【0024】
このとき、メモリトランジスタQmem のコントロールゲートGcnt には、消去回数記憶用消去回路102から消去に必要な電圧まで昇圧されたゲート電圧が供給され、メモリトランジスタQmem のソースには消去回数記憶用消去回路102から消去用のソース電圧が供給される。
消去回数記憶用消去回路102は、消去回数記憶セル部103のメモリトランジスタQmem のコントロールゲートGcnt に供給するゲート電圧を消去に必要な電圧まで昇圧するポンプ回路105、ポンプ回路105から消去回数記憶セル部103を構成するメモリトランジスタQmem のコントロールゲートGcnt に供給するゲート電圧の供給時間を制御するパルス制御回路106、消去回数記憶セル部103を構成するメモリトランジスタQmem のソース電圧を制御するソース電圧制御回路107、不揮発性セルアレイ2のうちデータを消去するブロックに対応する消去回数記憶セルSEL1 〜SELn を選択する消去ブロックスイッチ部108から構成される。
【0025】
ポンプ回路105は、制御回路11から消去時に供給される制御信号を20〔V〕程度まで昇圧して消去ブロックスイッチ部108に供給する。消去ブロックスイッチ部108は、制御回路11に接続され、制御回路11から供給される制御信号に応じて消去回数記憶セル部103のうち不揮発性セルアレイ2の消去しようとするブロックに対応した消去回数記憶セルSEL1 〜SELn のメモリトランジスタQ mem のコントロールゲートGntにポンプ回路105で昇圧された電圧を選択的に供給する。
【0026】
パルス制御回路106の設定時間は、不揮発性セルアレイ2を消去するときの時間に比べて十分に短い時間、例えば、1μsecに設定されている。このため、1回の消去動作で、消去回数記憶セルSEL1 〜SELn に保持された電荷が少しずつ放出される。
図4に本発明の一実施例の消去回数記憶セルの消去回数に対するセル保持電位の特性図を示す。
【0027】
図4では、消去時間Erase timeに対するセルの保持電位Vthの特性を示しており、横軸の下の段には、1回の消去時間を1μsecとしたときの消去回数を示している。図4からセルの保持電位Vthに応じて消去回数を検出できることがわかる。消去回数判定回路104では、図4に示す特性により消去回数を判定する。消去回数記憶セルSEL1 〜SELn に保持された電荷は、アドレスを指定することにより消去回数記憶セルSEL1 〜SELn のうち一つの消去回数記憶セルSELが選択され、選択された消去回数記憶セルSELのセレクトトランジスタQsel がオンし、セレクトトランジスタQsel の出力端子Tout からメモリトランジスタQmem のフローティングゲートGf に保持された電荷の電位が消去回数判定回路104に供給される。
【0028】
消去判定回路104では、選択された消去回数記憶セルSELのフローティングゲートGf に保持された電荷により生じる電位に応じて消去回数を判定する。
図5に本発明の一実施例の消去回数判定回路のブロック構成図を示す。
消去回数判定回路104は、図6に示す従来のセンスアンプ5と同様な構成のセンスアンプ109−1〜109−m、センスアンプ109−1〜109−mに消去回数に応じて予め設定されたリファレンス電位Vref1〜Vrefmを供給するリファレンスセル110−1〜110−mから構成される。
【0029】
リファレンスセル110−1には、消去を100回繰り返したときに、メモリトランジスタQmem のフローティングゲートGf に保持された電荷が放出された後に保持されているであろう電位に対応した電位がリファレンス電位Vref1として予め保持されている。また、リファレンスセル110−2には、消去を1000回繰り返したときに、メモリトランジスタQmem のフローティングゲートGf に保持された電荷が放出された後に保持されているであろう電位に対応した電位がリファレンス電位Vref2として予め保持されている。
【0030】
同様にして、順次、リファレンス電位Vref が小さくされ、リファレンスセル110−mには、消去を100万回繰り返したときに、メモリトランジスタQmem のフローティングゲートGf に保持された電荷が放出された後に保持されているであろう電位に対応した電位がリファレンス電位Vrefmとして予め保持されている。リファレンスセル110−1〜110−mは、図6に示す周知のレファレンスセル6と同一の構成とされており、保持される電荷が消去回数に応じて設定されたものである。
【0031】
センスアンプ109−1〜109−mは、消去回数記憶セルSEL1 〜SELn にいずれかから供給される保持電位Vthとリファレンス電位Vref1〜Vrefmとの大小関係に応じてハイ又はローレベルとなる信号を出力する。例えば、センスアンプ109−1〜109−mの出力信号が全て「0」であれば、消去回数記憶セルSEL1 〜SELn の保持電位Vthが消去回数100回で到達するであろうレファレンス電位Vref1まで低下していないので、消去回数が100回以下であることがわかる。
【0032】
また、センスアンプ109−1〜109−mの出力信号が全て「100・・・000」であれば、消去回数記憶セルSEL1 〜SELn の保持電位Vthが消去回数100回で到達するであろうレファレンス電位Vref1より低く、かつ、消去回数記憶セルSEL1 〜SELn の保持電位Vthが消去回数1000回で到達するであろうレファレンス電位Vref2より大きいことが認識できるので、消去回数が100回以上1000回以下であることがわかる。同様に、センスアンプ109−1〜109−mの出力信号が全て「111・・・111」であれば、消去回数記憶セルSEL1 〜SELn の保持電位Vthが消去回数100万回で到達するであろうレファレンス電位Vrefmより低いことが認識できるので、消去回数が100万回以上であることがわかる。
【0033】
以上のようにセンスアンプ109−1〜109−mの出力信号は、入出力バッファ7に保持され、外部回路に出力される。外部回路では、このとき、入出力バッファ7から出力される出力信号を検出することにより消去回数を認識できる。
また、消去回数記憶用消去回路103は、周知の消去回路9、消去回数記憶セル部102は、周知の不揮発性セルアレイ2、消去回数判定回路104は、周知のセンスアンプ5及びレファレンスセル6により実現でき、新たに回路を設計し直す必要がないので、容易に実現できる。
【0034】
なお、回路構成は、実施例で示したものに限られるものではなく、要は、不揮発性セルアレイ2の消去回数を認識できる構成であればよい。
【0035】
【発明の効果】
上述の如く、本発明の請求項1によれば、データ消去回数記憶セルを設け、不揮発性セルアレイのデータ消去毎にデータ消去回数記憶セルを放電し、データ消去回数記憶セルに保持された電荷により生じる電位を検出することにより消去回数を検出でき、これによって、半導体記憶装置の劣化等の状態を容易に認識することができる等の特長を有する。
【0036】
請求項2によれば、データ消去回数をデータ消去回数記憶セルに保持された電荷により生じる電位に応じて段階的に設定することにより、必要な消去回数を検出できる等の特長を有する。
【0037】
請求項3によれば、データ消去回数記憶セルを不揮発性セルアレイの消去ブロック毎に設けることにより、不揮発性セルアレイの消去ブロック毎にデータ消去回数を認識できる等の特長を有する。
請求項4によれば、リファレンス電位とデータ消去回数記憶セルに保持された電荷により生じる電位との大小関係に応じて消去回数を検出できるので、一般のセンスアンプとリファレンスセルを用いることができるので、新たな回路設計が不要となる等の特長を有する。
【0038】
請求項5によれば、不揮発性セルアレイと同一構成の不揮発性セル及びセンスアンプで構成できるので、新たな設計などが不要となる等の特長を有する。
【図面の簡単な説明】
【図1】本発明の一実施例のブロック構成図である。
【図2】本発明の一実施例の消去回数検出用消去回路のブロック構成図である。
【図3】本発明の一実施例の消去回数記憶セルの回路構成図である。
【図4】本発明の一実施例の消去回数記憶セルの消去回数に対するセル保持電位の特性図である。
【図5】本発明の一実施例の消去回路判定回路のブロック構成図である。
【図6】従来の一例のブロック構成図である。
【図7】従来の一例の不揮発性セルの回路構成図である。
【図8】従来の一例の消去回路のブロック構成図である。
【符号の説明】
100 半導体記憶装置
2 不揮発性セルアレイ
3 ローデコーダ
4 コラムデコーダ
5 センスアンプ
6 リファレンスセル
7 入出力バッファ
8 アドレスバッファ
9 消去回路
10 書き込み回路
11 制御回路
101 消去回数検出回路
102 消去回数記憶セル部
103 消去回数検出用消去回路
104 消去回数判定回路
105 ポンプ回路
106 パルス制御回路
107 ソース電圧制御回路
108 消去ブロックスイッチ部
109−1〜109−m センスアンプ
110−1〜110−m リファレンスセル
Claims (5)
- 電気的に不揮発性セルアレイへのデータの消去、及び、データの書き込みを制御する半導体記憶装置において、
前記不揮発性セルアレイのデータ消去回数を記憶するデータ消去回数記憶手段を有し、
前記データ消去回数記憶手段は、前記不揮発性セルアレイの前記データ消去に応じて所定電荷が放出されるデータ消去回数記憶セルと、
前記消去回数記憶セルに保持された電荷に応じて前記データ消去回数を検出する消去回数検出手段とを有することを特徴とする半導体記憶装置。 - 前記消去回数検出手段は、前記データ消去回数が前記データ消去回数記憶セルに保持された電荷に応じて段階的に設定されたことを特徴とする請求項1記載の半導体記憶装置。
- 前記データ消去回数記憶セルは、前記不揮発性セルアレイの消去ブロック毎に設けられたことを特徴とする請求項1又は2記載の半導体記憶装置。
- 前記消去回数検出手段は、前記消去回数に応じた所定の電位を発生するリファレンス手段と、
前記リファレンス手段で発生された電位と前記データ消去回数記憶セルに保持された電荷により生じる電位とを比較し、前記リファレンス手段で発生された電位と前記データ消去回数記憶セルに保持された電荷により生じる電位との大小関係に応じた出力電圧を出力する比較手段とを有することを特徴とする請求項1乃至3のいずれか一項記載の半導体記憶装置。 - 前記リファレンス手段は、前記不揮発性セルアレイを構成する不揮発性セルと同様の不揮発性セルから構成され、
前記比較手段は、前記不揮発性セルアレイにデータを読み書きするセンスアンプと同様のセンスアンプから構成されたことを特徴とする請求項4記載の半導体記憶装置。
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