JP2004046991A - 不揮発性半導体記憶装置の閾値電圧調整方法、および不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置の閾値電圧調整方法、および不揮発性半導体記憶装置 Download PDFInfo
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Abstract
【課題】記憶セルのゲート電圧を連続的に制御して消去後の閾値電圧調整の際に導通する過消去記憶セル数を最大限に維持し、短時間で閾値電圧の調整を行なうことができる不揮発性半導体記憶装置とその閾値電圧調整方法を提供すること
【解決手段】ドレイン端子から差動増幅器２を介してゲート電圧発生回路を制御して記憶セル群１において導通する記憶セル数を制御するフィードバックループが構成され、差動増幅器２によりドレイン印加電圧が所定ドレイン電圧ＶＲＦに維持されるようにゲート電圧発生回路３が制御される。ドレイン印加電圧と所定ドレイン電圧との差電圧に基づき可変ゲート印加電圧を制御するフィードバックループにより、可変ゲート印加電圧を連続的に制御することができるので、ドレイン電圧発生回路４の電流供給能力に関わらず、電流供給能力に適合して効率よく閾値電圧の調整動作を行なうことができる。
【選択図】 図１
【解決手段】ドレイン端子から差動増幅器２を介してゲート電圧発生回路を制御して記憶セル群１において導通する記憶セル数を制御するフィードバックループが構成され、差動増幅器２によりドレイン印加電圧が所定ドレイン電圧ＶＲＦに維持されるようにゲート電圧発生回路３が制御される。ドレイン印加電圧と所定ドレイン電圧との差電圧に基づき可変ゲート印加電圧を制御するフィードバックループにより、可変ゲート印加電圧を連続的に制御することができるので、ドレイン電圧発生回路４の電流供給能力に関わらず、電流供給能力に適合して効率よく閾値電圧の調整動作を行なうことができる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、記憶データを電気的に書き換えることができる不揮発性半導体記憶装置の閾値電圧調整方法、および不揮発性半導体記憶装置に関するものであり、特に、データ消去後の記憶セルの閾値電圧の調整に関するものである。
【０００２】
【従来の技術】
フラッシュメモリに代表される不揮発性半導体記憶装置では、図１１にＮ型の記憶セルについて示すように、ソース領域Ｓとドレイン領域Ｄとの間のチャネル形成領域上に、絶縁膜を介したフローティングゲートＦＧと、更にその上に絶縁膜を介した制御ゲートＣＧとが備えられて記憶セルが構成されている。データは、フローティングゲートＦＧに蓄積される電子ｅの有無による記憶セルの閾値電圧の違いにより記憶される。フローティングゲートＦＧから電子ｅが放出され閾値電圧が低くなっている状態をデータ“１”の記憶状態とし、電子ｅが蓄積され閾値電圧が高くなっている状態をデータ“０”の記憶状態とする。
【０００３】
記憶セルへのデータの書き込みは、全記憶セルのフローティングゲートＦＧから電子ｅが放出されている状態（“１”データの記憶状態）を初期状態として、書き込み対象となる記憶セルのフローティングゲートＦＧに電子ｅを注入することにより行なわれる。書き込み動作とは、記憶セルに“０”データを書き込むことでありこの動作をプログラム動作という。
【０００４】
プログラム動作に先立ち、全記憶セルを初期状態にするためには、フローティングゲートから電子ｅを放出させてデータ“１”の記憶状態にする、いわゆる消去動作が必要となる。消去動作はＦＮトンネリング現象を利用して電子ｅを放出させることにより行なわれる。図１１に示すように、制御ゲートＣＧを負電圧（＝−Ｖ）とし、チャネル領域を構成するバックゲートを正電圧（＝＋Ｖ）として行なわれる（チャネル消去の場合）。ここで、図示はされていないがソース領域Ｓを正電圧（＝＋Ｖ）にバイアスする方法もある（ソース消去の場合）。また、セクタ等の単位ごとに一括して消去動作を行なうフラッシュメモリ等では、電子ｅの放出に先立ち、セクタ内の全記億セルの状態を“０”データの記憶状態、すなわちフローティングゲートＦＧに電子ｅが蓄積されている状態にしておくことが必要である。これにより、全記憶セルのフローティングゲートＦＧから一括して電子ｅを放出することができる。図１２（Ａ）には、消去動作における記憶セルの閾値電圧の分布を示している。消去動作により、“１”データの記憶状態である高閾値電圧の分布から低閾値電圧の分布に移行する。
【０００５】
消去動作後、記憶データは“１”データの記憶状態となるが、データの読み出し余裕から閾値電圧の最大値は低く設定されることが好ましい。これに対して、製造ばらつきやチップレイアウト・印加電圧等の非対称性等に起因する個々の記憶セルの特性ばらつきにより、一括の消去動作を行なった場合には消去動作後の閾値電圧の分布が所定の広がりを有することとなる。そのため、図１２の（Ｉ）領域に示すように、閾値電圧が０Ｖを下回ってデプレッション特性を示す記憶セルが存在する場合がある。いわゆる過消去の状態である。このような過消去状態の記憶セルに対しては、プログラム動作に似た電圧バイアスを印加してホットエレクトロンによりフローティングゲートＦＧに電子ｅを注入して閾値電圧を上昇させる、閾値電圧の調整が行なわれる（図１２（Ｂ））。いわゆるＡＰＤＥ（Ａｕｔｏ−Ｐｒｏｇｒａｍ Ｄｉｓｔｕｒｂ ａｆｔｅｒ Ｅｒａｓｅ）動作である。ＡＰＤＥ動作時の電圧ストレスは、ソース領域Ｓに対してドレイン領域Ｄに正電圧を印加しながら制御ゲートＣＧには後述のゲート電圧を印加する。ゲート電圧以下の閾値電圧を有する過消去の記憶セルを導通してフローティングゲートＦＧに電子ｅの注入をすることにより閾値電圧を上昇させる調整を行なう。
【０００６】
ＡＰＤＥ動作を行なう際の基本的な回路ブロック図を図１３に示す。記憶セル群１００はドレイン端子が共通のビット線ＢＬに接続され、ビット線ＢＬがドレイン電圧発生回路４００に接続されている。ＡＰＤＥ動作においては、ドレイン電圧発生回路４００からビット線ＢＬに正電圧ＶＰＰが印加され記憶セル群１００のドレイン端子に供給される。ゲート端子は共通に接続されソース端子との電圧差が０Ｖに維持される（ＶＧ＝ＶＳ＝０Ｖ）。ドレイン電圧ＶＤは、ドレイン電圧発生回路４００の電圧供給能力の範囲内で正電圧ＶＰＰとなる（ＶＤ＝ＶＰＰ）。従って、デプレッション特性を有する記憶セル（図１２の（Ｉ）領域）の数が多い場合には、閾値電圧の調整のために多くの電流が必要とされ、ドレイン電圧発生回路４００の能力によってはドレイン端子に印加される正電圧が低下して調整効率が低下し、ＡＰＤＥ動作に多くの時間を要することとなる。ここで、正電圧ＶＰＰとして、電源電圧ＶＣＣに対して昇圧された電圧を使用することも考えられる。この場合のドレイン電圧発生回路４００としては、チャージポンプ回路等が考えられる。
【０００７】
ＡＰＤＥ動作時間の短縮を考慮した従来技術として、特開平８−５５４８７号公報では、図１３のゲート電圧ＶＧに代えて、負電圧のゲート電圧ＶＧ（例えばＶＧ＝−１．０Ｖ）で過消去記憶セルの閾値電圧の修正を開始して、記憶セルが所望される最小の閾値電圧に達するまでゲート電圧ＶＧを段階的に増大させる方法が記載されている。例えば、図１４に示すように、ソース電圧ＶＳ＝０Ｖ、ドレイン電圧ＶＤ＝６．０Ｖの状態で、段階的なゲート電圧ＶＧ＝−１．０Ｖ、−０．７５Ｖ、−０．５Ｖ、−０．２５Ｖが印加される。これにより、過消去された記憶セルであっても負電圧のゲート電圧ＶＧより閾値電圧が高い記憶セルは導通せず、調整動作に必要とされる電流が低減され、正電圧ＶＰＰを出力するドレイン電圧発生回路４００の回路規模を小さくすることが可能となる。
【０００８】
【発明が解決しようとする課題】
しかしながら、図１３のゲート電圧ＶＧ＝０Ｖのバイアス条件では、閾値電圧が負電圧であるデプレッション特性を有する全ての過消去記憶セルが導通状態となる。そのため、消去動作により閾値電圧が負電圧となる過消去の記憶セルの分布（図１２の（Ｉ）領域）が多い条件では、ＡＰＤＥ動作において、（Ｉ）領域に属する全ての記憶セルが導通してしまい多大なドレイン電流が流れることとなる。このドレイン電流がドレイン電圧発生回路４００の供給能力を越えて増加すると、ドレイン電圧ＶＤは正電圧ＶＰＰから低下してしまう。ドレイン端子への電圧ストレスが低下することによりホットエレクトロンが減少してフローティングゲートＦＧへの電子の注入効率が悪化してしまう。ＡＰＤＥ動作時間が長くなってしまい、場合によっては閾値電圧の調整自体ができなくなってしまうおそれがあり問題である。
【０００９】
また、図１４に示す負電圧から開始して段階的にゲート電圧ＶＧを上昇させていく方法では、ステップごとの印加電圧と印加時間とが予め定められている。一方、記憶セルの動作特性は、製造等に起因する記憶セルごとの特性ばらつきに周囲温度や動作電圧等の使用条件の違いに伴う特性変化が加わり所定の広がりを有している。そのため、ＡＰＤＥ動作において、ドレイン電流の総和がドレイン電圧発生回路４００の電流供給能力の限界に達しないように、充分な余裕度を確保してゲート電圧ＶＧの設定を行なう必要がある。各ステップにおいては、導通する過消去の記憶セル数を制限してドレイン電流の総和がドレイン電圧発生回路４００の電流供給能力内に確実に収まるようにゲート電圧ＶＧが設定される。ドレイン電圧発生回路４００の最大能力でＡＰＤＥ動作を行なうことができず、ＡＰＤＥ動作に多大な時間を要してしまうおそれがあり問題である。
【００１０】
本発明は前記従来技術の問題点を解消するためになされたものであり、記憶データを電気的に書き換えることができる不揮発性半導体記憶装置に対して、消去動作により過消去の記憶セルが多数存在する場合にも、消去後の閾値電圧の調整のために導通する過消去の記憶セル数を最大限に維持するように記憶セルのゲート電圧が連続的に制御され、短時間で閾値電圧の調整を行なうことができる不揮発性半導体記憶装置の閾値電圧調整方法、および不揮発性半導体記憶装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
前記目的を達成するために、請求項１に係る不揮発性半導体記憶装置の閾値電圧調整方法は、電気的バイアスで閾値電圧を変化させることによりデータ消去が行なわれる記憶セルに対して、データ消去後に閾値電圧の調整が、記憶セルのドレイン端子にドレイン印加電圧を印加するドレイン電圧印加ステップと、ドレイン端子に印加されるドレイン印加電圧と所定ドレイン電圧との比較をする比較ステップと、記憶セルのゲート端子に比較ステップの比較結果に応じた可変ゲート印加電圧を印加することによりドレイン電圧印加ステップを制御する、ゲート電圧印加ステップとを有して行なわれることを特徴とする。
【００１２】
請求項１の不揮発性半導体記憶装置の閾値電圧調整方法では、ドレイン電圧印加ステップにより記憶セルのドレイン端子に印加されるドレイン印加電圧が、比較ステップにおいて所定ドレイン電圧と比較される。ゲート電圧印加ステップにより、比較結果に応じた可変ゲート印加電圧がゲート端子に印加されることにより、ドレイン電圧印加ステップが制御される。
【００１３】
また、請求項６の不揮発性半導体記憶装置は、電気的バイアスで閾値電圧を変化させることにより記憶セルのデータ消去が行なわれる際、データ消去後に記憶セルの閾値電圧の調整を行なうにあたり、閾値電圧調整信号に基づき活性化され、記憶セルのドレイン端子にドレイン印加電圧を供給するドレイン電圧発生部と、ドレイン印加電圧を検出するドレイン電圧検出部と、閾値電圧調整信号に基づき活性化され、ドレイン電圧検出部からのドレイン電圧検出信号に応じて、記憶セルのゲート端子に印加される可変ゲート印加電圧を制御するゲート電圧発生部とを備えることを特徴とする。
【００１４】
請求項６の不揮発性半導体記憶装置では、データ消去後に記憶セルの閾値電圧の調整を行なう閾値電圧調整信号に基づき、ドレイン電圧発生部とゲート電圧発生部とが活性化される。ドレイン電圧発生部から出力され記憶セルのドレイン端子に印加されるドレイン印加電圧はドレイン電圧検出部により検出され、ドレイン電圧検出部からのドレイン電圧検出信号に応じて可変ゲート印加電圧が制御される。
【００１５】
これにより、データ消去後に、閾値電圧が０Ｖ以下のデプレッション領域に分布した過消去についての記憶セルの閾値電圧を調整する場合、ドレイン電圧検出部から出力されるドレイン電圧検出信号に応じた可変ゲート印加電圧がゲート端子に印加されることにより、ドレイン印加電圧が制御される。
【００１６】
また、請求項２に係る不揮発性半導体記憶装置の閾値電圧調整方法は、請求項１に記載の不揮発性半導体記憶装置の閾値電圧調整方法において、ゲート電圧印加ステップにおいて可変ゲート印加電圧が連続的に変化されることにより、ドレイン電圧印加ステップにおいてドレイン印加電圧が所定ドレイン電圧に維持されることを特徴とする。
【００１７】
これにより、データ消去後に、閾値電圧が０Ｖ以下のデプレッション領域に分布した過消去についての記憶セルの閾値電圧を調整する場合、ドレイン電圧印加ステップにおける駆動能力またはドレイン電圧発生部の駆動能力に応じて、ドレイン印加電圧が過負荷状態に到る前の所定ドレイン電圧に維持されるように、ゲート端子に印加されるゲート印加電圧が連続的に制御されるので、ドレイン電圧印加ステップにおける駆動能力またはドレイン電圧発生部の駆動能力に関わらず、常時、その駆動能力を最大限に発揮できるバイアス条件で閾値電圧の調整動作を行なうことができる。
【００１８】
また、請求項３に係る不揮発性半導体記憶装置の閾値電圧調整方法は、請求項１に記載の不揮発性半導体記憶装置の閾値電圧調整方法において、可変ゲート印加電圧の初期電圧は、記憶セルのソース端子への印加電圧に対して負電圧であることを特徴とする。
【００１９】
これにより、データ消去後に、デプレッション領域である０Ｖ以下の負電圧の領域に閾値電圧が分布した過消去の記憶セルに対して閾値電圧を調整する際、初期電圧としてゲート端子に印加される負電圧以下の閾値電圧の記憶セルのみを導通させることができ、ドレイン電圧発生部の駆動能力に応じて閾値電圧の調整動作を開始することができる。
【００２０】
また、請求項４に係る不揮発性半導体記憶装置の閾値電圧調整方法は、請求項１に記載の不揮発性半導体記憶装置の閾値電圧調整方法において、可変ゲート印加電圧を常時監視し所定ゲート電圧に達したことを検出することにより、閾値電圧の調整の停止指示を行なう調整動作停止指示ステップを有することを特徴とする。
【００２１】
請求項４の不揮発性半導体記憶装置の閾値電圧調整方法では、調整動作停止指示ステップにより、常時監視されている可変ゲート印加電圧が所定ゲート電圧に達したことが検出され、それにより閾値電圧の調整の停止指示が行なわれる。
【００２２】
また、請求項９に係る不揮発性半導体記憶装置は、請求項６に記載の不揮発性半導体記憶装置において、可変ゲート印加電圧が所定ゲート電圧であることを検出するゲート電圧検出部を備え、ゲート電圧検出部からのゲート電圧検出信号に基づき、ドレイン電圧発生部またはゲート電圧発生部の少なくとも何れか一方が非活性化されることを特徴とする。
【００２３】
請求項９に係る不揮発性半導体記憶装置では、ゲート電圧検出部により可変ゲート印加電圧が所定ゲート電圧であることが検出されると、ゲート電圧検出部からはゲート電圧検出信号が出力され、ドレイン電圧発生部またはゲート電圧発生部の少なくとも何れか一方が非活性化される。
【００２４】
これにより、０Ｖ以下の閾値電圧に分布する記憶セルは、負の閾値電圧側から順次調整されてゲート印加電圧の閾値電圧付近に調整されるが、負の閾値電圧側の記憶セルが調整されるに伴い、可変ゲート印加電圧は連続的に上昇するので、記憶セルの閾値電圧も順次上昇して最終的には所定ゲート電圧付近に調整される。所定ゲート電圧に応じて実効的な閾値電圧分布の下限を設定することができ、調整後の閾値電圧の分布を設定することができる。データ消去動作による記憶セルの閾値電圧の特性分布を設定することができる。
【００２５】
また、ゲート印加電圧が実効的な閾値電圧分布の下限となるので、可変ゲート印加電圧が所定ゲート電圧であることが検出されるにより閾値電圧の調整が完了したこととすれば、調整動作の後に閾値電圧の確認を行なう必要はない。データ消去後の閾値電圧の調整期間の短縮をすることができる。
【００２６】
また、請求項５に係る不揮発性半導体記憶装置の閾値電圧調整方法は、請求項４に記載の不揮発性半導体記憶装置の閾値電圧調整方法において、所定ゲート電圧を可変する検出電圧調整ステップを有することを特徴とする。
【００２７】
請求項５の不揮発性半導体記憶装置の閾値電圧調整方法では、検出電圧調整ステップにより所定ゲート電圧が可変とされ調整される。
【００２８】
また、請求項１０に係る不揮発性半導体記憶装置は、請求項９に記載の不揮発性半導体記憶装置において、ゲート電圧検出部は、所定ゲート電圧を設定する所定ゲート電圧設定部を備えることを特徴とする。
【００２９】
請求項１０に係る不揮発性半導体記憶装置では、ゲート電圧検出部に備えられた所定ゲート電圧設定部により、所定ゲート電圧が設定される。
【００３０】
これにより、調整された閾値電圧の分布の下限値を設定することができ、データ消去動作での記憶セルの閾値電圧の特性分布を設定することができる。
【００３１】
また、請求項７に係る不揮発性半導体記憶装置は、請求項６に記載の不揮発性半導体記憶装置において、ドレイン電圧検出部は、所定ドレイン電圧に基づき入力される基準入力信号と、ドレイン印加電圧に基づき入力される入力信号とにより、ドレイン電圧検出信号を出力する差動増幅器を備えることを特徴とする。更に、請求項８に係る不揮発性半導体記憶装置は、請求項６に記載の不揮発性半導体記憶装置において、ゲート電圧発生部は、ドレイン電圧検出信号により制御される電圧補正部を備え、電圧補正部は、所定ドレイン電圧に対してドレイン印加電圧が高い電圧であることを示すドレイン電圧検出信号に対しては、正の電圧補正を行ない、所定ドレイン電圧に対してドレイン印加電圧が低い電圧であることを示すドレイン電圧検出信号に対しては、負の電圧補正を行なうことを特徴とする。
【００３２】
請求項７の不揮発性半導体記憶装置では、ドレイン電圧検出部に備えられている差動増幅器により、所定ドレイン電圧に対してドレイン印加電圧が差動増幅されて、ドレイン電圧検出信号が出力される。ここで、基準入力信号および入力信号としては、所定ドレイン電圧およびドレイン印加電圧をそのまま入力する構成とすることが可能である他、各々の電圧について所定比率の分圧または所定量のレベルシフトを施した上で入力することもできる。また、請求項８の不揮発性半導体記憶装置では、ゲート電圧発生部に備えられている電圧補正部により、所定ドレイン電圧に対してドレイン印加電圧が高い電圧であることを示すドレイン電圧検出信号に対しては、正の電圧補正が行なわれ、所定ドレイン電圧に対してドレイン印加電圧が低い電圧であることを示すドレイン電圧検出信号に対しては、負の電圧補正が行なわれる。
【００３３】
これにより、ゲート印加電圧が、ドレイン印加電圧と所定ドレイン電圧との差電圧に応じて連続的に制御されるので、閾値電圧の調整期間中は、ドレイン電圧発生部の駆動能力に関わらず、常時、駆動能力が最大限に発揮されるバイアス条件で閾値電圧の調整動作を行なうことができる。このため、効率のよい調整動作を行なうことができ、データ消去後の過消去記憶セルに対する閾値電圧の調整期間を短縮することができる。
【００３４】
図１に本発明の原理図を示す。複数の記憶セルを含む記憶セル群１のドレイン端子はドレイン電圧発生回路４に接続されている。ドレイン端子に印加されるドレイン印加電圧は差動増幅器２に入力され、所定ドレイン電圧ＶＲＦとの間で差動増幅された出力信号がゲート電圧発生回路３に入力される。ゲート電圧発生回路３からは、負電圧を初期電圧とした可変ゲート印加電圧が記憶セル群１のゲート端子に入力される。ドレイン端子から差動増幅器２を介してゲート電圧発生回路３を制御して記憶セル群１において導通する記憶セル数を制御するフィードバックループが構成される。
【００３５】
差動増幅器２により、ドレイン印加電圧が所定ドレイン電圧ＶＲＦに維持されるようにゲート電圧発生回路３が制御される。すなわち、ドレイン電圧発生回路４の電流供給能力以上に記憶セル群１内の各記憶セルが導通してドレイン電圧発生回路４が過負荷状態となる場合にはドレイン印加電圧が低下する。低下したドレイン印加電圧に対しては、差動増幅器２を含むフィードバックループが作用して可変ゲート印加電圧が低下して導通する記憶セルの数が減少する。これにより記憶セル群１のドレイン端子に入力される電流が減少してドレイン電圧発生回路４は過負荷状態を脱し、ドレイン印加電圧は回復し所定ドレイン電圧に維持される。
【００３６】
逆に、記憶セル群１内で導通する記憶セル数が少なくドレイン電圧発生回路４からの電流供給が少ない場合には、ドレイン印加電圧が上昇する。上昇したドレイン印加電圧に対しては、差動増幅器２を含むフィードバックループが作用して可変ゲート印加電圧が上昇して導通する記憶セルの数が増加する。これにより記憶セル群１のドレイン端子に入力される電流が増大してドレイン電圧発生回路４からの電流供給が増え、ドレイン印加電圧は所定ドレイン電圧に維持される。
【００３７】
ドレイン印加電圧と所定ドレイン電圧との差電圧に基づき可変ゲート印加電圧を制御するフィードバックループにより、可変ゲート印加電圧を連続的に制御することができるので、ドレイン電圧発生回路４の電流供給能力に関わらず、電流供給能力に適合して効率よく閾値電圧の調整動作を行なうことができる。
【００３８】
【発明の実施の形態】
以下、本発明の不揮発性半導体記憶装置の閾値電圧調整方法、および不揮発性半導体記憶装置について具体化した実施形態を図２乃至図１０に基づき図面を参照しつつ詳細に説明する。
【００３９】
図２に本発明の第１実施形態の回路図を示す。図示しない制御回路から正論理のＡＰＤＥ開始信号ＳＴＡＴが状態ラッチ回路６１に入力される。更に、状態ラッチ回路６１には負論理のＡＰＤＥ終了信号ＥＮＤ／が入力され、ナンドゲートで構成されたフリップフロップ回路により、ＡＰＤＥ動作状態であるか否かの状態がラッチされる。状態ラッチ回路６１からは、ＡＰＤＥ動作状態であることを示す正論理の状態信号ＡＣＴおよび負論理の状態信号ＡＣＴ／が出力される。ここで、正論理とは伝播したい情報をハイレベルとして示す信号であり、負論理とは伝播したい情報をローレベルとして示す信号である。
【００４０】
ビット線電圧発生回路４１のイネーブル端子ＥＮには状態信号ＡＣＴが入力されており、状態信号ＡＣＴの活性化に応じて電源電圧ＶＣＣに対してビット線バイアス電圧ＢＬＤを出力する。ここで、ビット線バイアス電圧ＢＬＤは、ＡＰＤＥ動作の際、後述する記憶セルＭＣ０乃至ＭＣ２のドレイン端子に印加される電圧であり、効率的なＡＰＤＥ動作を行なうために電源電圧ＶＣＣから昇圧される場合がある。この場合、ビット線電圧発生回路４１にはチャージポンプ回路が使用される場合がある。チャージポンプ回路では、ポンピング動作を決定する動作周波数や、ポンピングされた昇圧電圧を蓄積しておくキャパシタ素子の容量値から供給できる電流容量が決定されており、この駆動能力の範囲内で記憶セルＭＣ０乃至ＭＣ２をバイアスすることが必要となる。
【００４１】
ビット線バイアス電圧ＢＬＤの出力端子は、状態信号ＡＣＴ／により導通制御されるＰＭＯＳトランジスタＭＰ４を介して、記憶セルアレイ内のセクタ７１からのデータ入出力線であるデータ線ＤＢに接続制御される。また、状態信号ＡＣＴ／により導通制御されるＮＭＯＳトランジスタＭＮ２により接地電圧に接続制御される。ＡＰＤＥ動作状態では、状態信号ＡＣＴがハイレベルとなりビット線電圧発生回路４１が活性化されると同時に、状態信号ＡＣＴ／がローレベルとなり、ＮＭＯＳトランジスタＭＮ２が非導通となると共にＰＭＯＳトランジスタＭＰ４が導通して、ビット線バイアス電圧ＢＬＤをセクタ７１のデータ線ＤＢに供給する。ＡＰＤＥ動作状態が終了すると、状態信号ＡＣＴ、ＡＣＴ／の論理レベルが反転して、ビット線電圧発生回路４１をデータ線ＤＢから切り離すと共に、ビット線バイアス電圧ＢＬＤの出力端子は接地電圧に保持される。
【００４２】
また、ビット線バイアス電圧ＢＬＤは分圧抵抗Ｒ１、Ｒ２により分圧されて、差動増幅器２１の反転入力端子に入力される。非反転入力端子には基準電圧Ｖｒｅｆが入力されており、入力端子間の差電圧が差動増幅されて差動増幅信号ＶＦＢが出力される。なお、第１実施形態では、差動増幅器２１の反転入力端子に分圧抵抗Ｒ１、Ｒ２を備え、ビット線バイアス電圧ＢＬＤを分圧して供給する場合を示しているが、ビット線バイアス電圧ＢＬＤをそのまま入力する構成とすることの他、所定の電圧レベルをシフトして入力する構成とすることもできる。
【００４３】
セクタ７１において、データ線ＤＢはＹパスゲート５１に接続される。Ｙパスゲート５１は、上位ビットの列アドレスＹＤｘｕと、状態信号ＡＣＴとの間でビットごとに論理和演算された下位ビットの列アドレスＹＤｘｌとにより選択されて、通常のデータアクセスの際には複数のビット線１１のうち１本のビット線１１が、ＡＰＤＥ動作の際には複数のビット線１１のうち少なくとも１本のビット線１１が、データ線ＤＢに接続される。通常のデータアクセスの際には、データ線ＤＢを介してデータの入出力動作をするため、１本のビット線１１が選択されることが必要であるのに対して、ＡＰＤＥ動作の際には、ビット線電圧発生回路４１から出力されるビット線バイアス電圧ＢＬＤの供給能力の範囲内で、同時に所定数のビット線１１に電圧供給をすることができる。１本のビット線に接続されている記憶セルＭＣ０乃至ＭＣ２のうち過消去記憶セルの数が多い場合には、少数のビット線１１を同時接続し、過消去記憶セルの数が少ない場合には、多数のビット線１１を同時接続することができる。
【００４４】
尚、データ線ＤＢを、Ｙパスゲート５１とビット線電圧発生回路４１との間に備えることに代えて、ビット線電圧発生回路４１とは反対方向に備える構成とすることもできる。この場合、データ線ＤＢと複数のビット線１１とを通常のデータアクセスの際に接続するパスゲートを新たに備えてやればよい。これにより、ビット線電圧発生回路４１から出力されるビット線バイアス電圧ＢＬＤをデータバスＤＢに供給する必要がなくなり、ビット線電圧発生回路４１が駆動すべき負荷を低減することができる。
【００４５】
各ビット線１１には、ソース端子が接地電圧に接続された複数の記憶セルＭＣ０乃至ＭＣ２のドレイン端子が接続されている。各ビット線１１の記憶セルＭＣ０乃至ＭＣ２のゲート端子には、ワード線ドライバＷＤ０乃至ＷＤ２からワード線ＷＬ０乃至ＷＬ２が共通に接続されている。各ワード線ドライバＷＤ０乃至ＷＤ２は、通常のデータアクセスの際には図示しない行アドレスにより択一に選択されて、記憶セルＭＣ０乃至ＭＣ２のうちのいずれか１つの記憶セルをバイアスする。選択されたワード線が接続されている、各ビット線１１の記憶セルに対してデータの入出力が行なわれる。ＡＰＤＥ動作の際には、全てのワード線ＷＬ０乃至ＷＬ２は、ワード線ドライバＷＤ０乃至ＷＤ２を非活性状態にしてローレベルがバイアスされる。ＡＰＤＥ動作は、０Ｖ以下となった過消去記憶セルの閾値電圧を０Ｖまたは０Ｖ以上の調整電圧に調整することを目的としており、調整電圧以上の正常な閾値電圧を有する記憶セルは閾値電圧が調整されることのないようにバイアスされる必要がある。そのため、上記のローレベルの電圧値は適宜に設定されたワード線バイアス電圧とすることが必要となる。
【００４６】
ＡＰＤＥ動作の際、ワード線バイアス電圧はワード線電圧発生回路３１で生成され可変基準電圧端子ＸＤＳを介してワード線ドライバＷＤ０乃至ＷＤ２から各ワード線ＷＬ０乃至ＷＬ２に供給される。ワード線電圧発生回路３１内の負電圧発生回路３２のイネーブル端子には状態信号ＡＣＴが入力され、状態信号ＡＣＴがハイレベルで活性化される。負電圧発生回路３２の出力端子は可変基準電圧端子ＸＤＳに接続されると共に、電圧補正部３３の出力端子に接続されている。
【００４７】
電圧補正部３３は、ソース端子が電源電圧ＶＣＣに接続され、ゲート端子が差動増幅信号ＶＦＢで制御されるＰＭＯＳトランジスタＭＰ１と、ＰＭＯＳトランジスタＭＰ１のドレイン端子にソース端子が接続され、ゲート端子とドレイン端子とが接続されたダイオード接続のＰＭＯＳトランジスタＭＰ２を備えており、ＰＭＯＳトランジスタＭＰ２のドレイン端子が出力端子を構成している。
【００４８】
ＰＭＯＳトランジスタＭＰ１は、電圧制御電流源あるいは電圧制御抵抗として機能しており、差動増幅信号ＶＦＢの電圧に応じてオン抵抗が可変されて導通する。電源電圧ＶＣＣからオン抵抗により降圧され、更にダイオード接続されたＰＭＯＳトランジスタＭＰ２により降圧される正電圧は、負電圧発生回路３２から出力される負電圧を補正する。すなわち、負電圧発生回路３２から出力される負電圧に対して、ＰＭＯＳトランジスタＭＰ１のゲート端子における差動増幅信号ＶＦＢによる電流制御、および電流制御されたＰＭＯＳトランジスタＭＰ１のオン抵抗とダイオード接続されたＰＭＯＳトランジスタＭＰ２とによる電源電圧ＶＣＣからの電圧降下により、可変基準電圧端子ＸＤＳに供給されるワード線バイアス電圧が補正されて出力される。
【００４９】
ここで、負電圧発生回路３２からの負電圧、およびＰＭＯＳトランジスタＭＰ２での電圧降下は固定であるところ、ＰＭＯＳトランジスタＭＰ１の電流制御が差動増幅信号ＶＦＢにより可変制御される。差動増幅信号ＶＦＢは、差動増幅器２１の出力信号であり、基準電圧Ｖｒｅｆに対するビット線バイアス電圧ＢＬＤの分圧電圧の差電圧が反転増幅される。すなわち、基準電圧Ｖｒｅｆに比して分圧電圧が高電圧となるビット線バイアス電圧ＢＬＤの状態では、差動増幅信号ＶＦＢの電圧値が降下してＰＭＯＳトランジスタＭＰ１のオン抵抗を低下させる。これにより、電源電圧ＶＣＣの供給能力が増大して可変基準電圧端子ＸＤＳへの電圧は上昇する。逆に、基準電圧Ｖｒｅｆに比して分圧電圧が低電圧となるビット線バイアス電圧ＢＬＤの状態では、差動増幅信号ＶＦＢの電圧値が上昇してＰＭＯＳトランジスタＭＰ１のオン抵抗を増大させる。これにより、電源電圧ＶＣＣの供給能力が低下して可変基準電圧端子ＸＤＳへの電圧は降下する。
【００５０】
可変基準電圧端子ＸＤＳに供給されるワード線バイアス電圧がワード線ＷＬ０乃至ＷＬ２に印加される。そのため、可変基準電圧端子ＸＤＳが電圧降下すれば同時にワード線ＷＬ０乃至ＷＬ２も電圧降下し、過消去記憶セルＭＣ０乃至ＭＣ２のうち導通する記憶セルの数が減少する。その結果、ドレイン電流の総和が減少してビット線電圧発生回路４１の駆動能力に対して動作余裕が確保されるため、ビット線バイアス電圧ＢＬＤが上昇する。可変基準電圧端子ＸＤＳの電圧上昇によりワード線ＷＬ０乃至ＷＬ２が電圧上昇すれば、過消去記憶セルＭＣ０乃至ＭＣ２のうち導通する記憶セルの数が増加する。ドレイン電流の総和が増加してビット線バイアス電圧ＢＬＤが降下する。
【００５１】
ワード線電圧発生回路３１からのバイアス条件に応じて導通する記憶セルＭＣ０乃至ＭＣ２の数が変化することにより、記憶セルのドレイン電流の総和が変化してビット線電圧発生回路４１から出力されるビット線バイアス電圧ＢＬＤが変化する。このビット線バイアス電圧ＢＬＤの変化を差動増幅器２１で常時検出しながら、検出結果に応じた差動増幅信号ＶＦＢによりワード線電圧発生回路３１からの出力電圧を補正して導通する記憶セル数を制御する。このフィードバックループにより構成されるフィードバック制御により、ワード線電圧発生回路３１の駆動能力を最大限に利用するようにビット線バイアス電圧ＢＬＤが維持される。
【００５２】
ワード線バイアス電圧検出部６２は、ソース端子が電源電圧ＶＣＣに接続され、ゲート端子が接地電圧に接続されて電流源を構成するＰＭＯＳトランジスタＭＰ３と、ソース端子が接地電圧に接続され、ゲート端子が可変基準電圧端子ＸＤＳに接続されたＮＭＯＳトランジスタＭＮ１とを備えており、両トランジスタのドレイン端子が接続されてＡＰＤＥ終了信号ＥＮＤ／が出力される。ワード線電圧発生回路３１から可変基準電圧端子ＸＤＳに出力されるワード線バイアス電圧が所定電圧に達したことを検出して、ＡＰＤＥ動作を終了させる信号ＥＮＤ／を出力する。
【００５３】
データ消去後の過消去記憶セルの閾値電圧は、データ消去状態における最大閾値電圧から負電圧領域に分布している。図２のフィードバックループによりＡＰＤＥ動作を行なうことにより、負電圧側の閾値電圧を有する記憶セルから閾値電圧の調整が行なわれ、ワード線バイアス電圧の閾値電圧に調整される。調整されるに応じて順次ワード線バイアス電圧は上昇していくので、所定電圧に達した時点をＡＰＤＥ動作の終了状態と設定することができる。
【００５４】
図２では、所定電圧をＮＭＯＳトランジスタＭＮ１の閾値電圧と同等の電圧に設定する構成である。所定電圧が入力されてＮＭＯＳトランジスタＭＮ１が導通しＰＭＯＳトランジスタＭＰ３のオン抵抗を下回ることにより、ＡＰＤＥ終了信号ＥＮＤ／をローレベルに反転させる。所定電圧を閾値電圧に設定することにより、データ消去状態における記憶セルの閾値電圧の分布の下限値を、０Ｖに比して高い正電圧とすることができ、データ消去状態における記憶セルの閾値電圧の分布の広がりを抑えることができる。
【００５５】
図３は、ワード線ドライバＷＤ０乃至ＷＤ２の具体例を示す回路図である。ＰＭＯＳトランジスタとＮＭＯＳトランジスタで構成されるインバータゲート構成を有している。ＰＭＯＳトランジスタのバックゲート端子には昇圧電圧ＶＰＰが接続されると共に、ソース端子には可変電源電圧端子ＶＰＸｊに接続されている。ＮＭＯＳトランジスタのソース端子には可変基準電圧端子ＸＤＳが接続されている。両トランジスタのドレイン端子は接続され、ワード線ＷＬｊに接続されている。ゲート端子には負論理のワード線選択信号ＷＬｊ／が入力される。
【００５６】
通常のリード動作の際には、可変電源電圧端子ＶＰＸｊには昇圧電圧ＶＰＰが印加され可変基準電圧端子ＸＤＳには基準電圧が印加された上で、選択されたワード線に対してワード線選択信号ＷＬｊ／がローレベルに遷移することにより、ワード線ＷＬｊが昇圧電圧ＶＰＰに印加される。非選択のワード線については、ワード線選択信号ＷＬｊ／がハイレベルを維持することにより、ワード線ＷＬｊが基準電圧に印加される。
【００５７】
ＡＰＤＥ動作の際には、可変電源電圧端子ＶＰＸｊには電源電圧ＶＣＣが印加され可変基準電圧端子ＸＤＳにはワード線バイアス電圧が印加された上で、ワード線の非選択状態であるワード線選択信号ＷＬｊ／がハイレベルを維持することにより、ワード線ＷＬｊがワード線バイアス電圧に印加される。ＡＰＤＥ動作ではワード線を非選択状態に維持してＮＭＯＳトランジスタを導通しておけば、フィードバックループにより可変基準電圧端子ＸＤＳに印加されるワード線バイアス電圧ＷＬｊをそのままワード線ＷＬｊに印加することができる。
【００５８】
図４は、Ｙパスゲート５１の具体例を示す回路図である。図４のＹパスゲート５１は、通常のデータアクセス時とＡＰＤＥ動作時とに共用のパスゲートの回路例を示している。データ線ＤＢと各ビット線ＢＬｉ乃至ＢＬｌとの間には、２段構成のＮＭＯＳトランジスタスイッチが備えられている。データ線側に備えられているＮＭＯＳトランジスタは、上位ビットの列アドレスＹＤ１ｕにより導通制御される。ビット線側に備えられているＮＭＯＳトランジスタは、下位ビットの列アドレスＹＤ１ｊ乃至ＹＤ１ｌにより導通制御される。
【００５９】
通常のデータアクセス時には、上位ビットの列アドレスＹＤ１ｕにより選択されたビット線ＢＬｉ乃至ＢＬｌのうちから、下位ビットの列アドレスＹＤ１ｉ乃至ＹＤ１ｌにより１本のビット線が選択されてデータ線ＤＢと接続することによりデータアクセスが行なわれる。ＡＰＤＥ動作時には、状態信号ＡＣＴとの論理和演算により下位ビットの列アドレスＹＤ１ｉ乃至ＹＤ１ｌが同時に選択され、ビット線ＢＬｉ乃至ＢＬｌがデータ線ＤＢに接続される。ビット線電圧発生回路４１から出力されるビット線バイアス電圧ＢＬＤがビット線ＢＬｉ乃至ＢＬｌに同時に供給される。
【００６０】
図４では、下位ビットの列アドレスＹＤ１ｉ乃至ＹＤ１ｌが状態信号ＡＣＴとの間で論理和演算が行なわれる結果、４本の列アドレスＹＤ１ｉ乃至ＹＤ１ｌが同時に選択される場合を例にとり説明したが、状態信号ＡＣＴとの間で論理和演算を行なう列アドレスは、上位ビットの列アドレスも含め適宜に組み合わせることができる。同時にＡＰＤＥ動作を行なうビット線の数は適宜に設定することができる。
【００６１】
データ消去動作が複数のビット線１１が選択されて行なわれた場合でも、同様のビット線１１を選択してＡＰＤＥ動作を一括して行なうことができる。また、一連のデータ消去動作が行なわれた後に、データ消去動作が行なわれたビット線１１を纏めて選択して一括してＡＰＤＥ動作を行なうことができる。ビット線電圧発生回路４１の駆動能力に合わせて同時にＡＰＤＥ動作を行なうビット線１１の数を調整することができる。
【００６２】
ＡＰＤＥ動作の開始から終了までの動作を図５に示す。ＡＰＤＥ開始信号ＳＴＡＴがハイレベルのパルス信号として入力されると、状態ラッチ回路６１にＡＰＤＥ状態がラッチされ、ハイレベルの状態信号ＡＣＴおよびローレベルの状態信号ＡＣＴ／が出力される。状態信号ＡＣＴをイネーブル端子ＥＮに受けたビット線電発生回路４１と負電圧発生回路３２とが起動し、ビット線バイアス電圧ＢＬＤが上昇すると共に、負電圧発生回路３２からワード線電圧発生回路３１を介して可変基準電圧端子ＸＤＳに負電圧が印加される。このとき状態信号ＡＣＴ／によりＮＭＯＳトランジスタＭＮ２が非導通となると共にＰＭＯＳトランジスタＭＰ４が導通してビット線バイアス電圧ＢＬＤを記憶セルＭＣ０乃至ＭＣ２のドレイン端子に印加する。ここで、起動直後のビット線バイアス電圧ＢＬＤの上昇過程においては、差動増幅器２１の反転入力端子の電圧が基準電圧Ｖｒｅｆに比して低い状態であり、差動増幅信号ＶＦＢとしてハイレベルが出力されているため、ワード線電圧発生回路３１の電圧補正部３３は起動していない。そのため、可変基準電圧端子ＸＤＳには負電圧発生回路３２から出力される負電圧がそのまま出力される。フィードバックループによる制御がかからない状態である。
【００６３】
起動後、ビット線バイアス電圧ＢＬＤが上昇し、差動増幅器２１の反転入力端子への入力電圧が基準電圧Ｖｒｅｆと同程度に到ると、フィードバックループによる制御が開始される。フィードバックループにより連続して制御がかかる結果、ビット線バイアス電圧ＢＬＤが高い場合には差動増幅信号ＶＦＢの電圧レベルが低下して可変基準電圧端子ＸＤＳの電圧レベルを上昇させビット線バイアス電圧ＢＬＤを低下させる方向に制御がかかり、ビット線バイアス電圧ＢＬＤが低い場合にはビット線バイアス電圧ＢＬＤを上昇させる方向に制御がかかり、図５に示すようにビット線バイアス電圧ＢＬＤは所定電圧に維持される。
【００６４】
この間、継続して過消去記憶セルについての閾値電圧の調整が行なわれ、負の閾値電圧を有する記憶セルが減少していくので、可変基準電圧端子ＸＤＳの電圧レベルは徐々に上昇していく。この電圧レベルがＮＭＯＳトランジスタＭＮ１の閾値電圧レベルに達するとワード線バイアス電圧検出部６２により検出される。ワード線バイアス電圧検出部６２からローレベルのパルス信号としてＡＰＤＥ終了信号ＥＮＤ／が出力され、状態ラッチ回路６１のＡＰＤＥ状態がリセットされる。状態信号ＡＣＴおよびＡＣＴ／がリセットされ、ビット線電発生回路４１と負電圧発生回路３２とが非活性化されると共に、ＰＭＯＳトランジスタＭＰ４が非導通となる。加えて、ＮＭＯＳトランジスタＭＮ２が導通してビット線電発生回路４１の出力端子を接地電圧に固定する。
【００６５】
第１実施形態によれば、データ消去後に、閾値電圧が０Ｖ以下のデプレッション領域に分布した過消去の記憶セルＭＣ０乃至ＭＣ２の閾値電圧を調整する場合、ドレイン電圧発生部であるビット線電圧発生回路４１の駆動能力に応じて、ドレイン印加電圧であるビット線バイアス電圧ＢＬＤが過負荷状態に到る前の所定ドレイン電圧に維持されるように、ゲート端子に印加されるゲート印加電圧であるワードバイアス電圧が制御されるので、ビット線電圧発生回路４１の駆動能力に関わらず、常時、その駆動能力を最大限に発揮できるバイアス条件で閾値電圧の調整動作を行なうことができる。
【００６６】
また、データ消去後に、デプレッション領域である０Ｖ以下の負電圧の領域に閾値電圧が分布した過消去の記憶セルＭＣ０乃至ＭＣ２に対して閾値電圧を調整する際、初期電圧としてゲート端子に印加される負電圧以下の閾値電圧を有する記憶セルのみを導通させることができ、ビット線電圧発生回路４１の駆動能力に応じて閾値電圧の調整動作を開始することができる。
【００６７】
また、０Ｖ以下の閾値電圧に分布する記憶セルＭＣ０乃至ＭＣ２は、負の閾値電圧側から順次調整されてワード線バイアス電圧の閾値電圧付近に調整される。負の閾値電圧側の記憶セルが調整されるに伴い、ワード線バイアス電圧は連続的に上昇するので、記憶セルの閾値電圧も順次上昇して最終的には所定ゲート電圧であるＮＭＯＳトランジスタＭＮ１の閾値電圧付近に調整される。所定ゲート電圧に応じて、記憶セルＭＣ０乃至ＭＣ２の実効的な閾値電圧分布の下限を設定することができ、調整後の閾値電圧の分布を設定することができる。データ消去動作による記憶セルの閾値電圧の特性分布を設定することができる。
【００６８】
また、ワード線バイアス電圧が実効的な閾値電圧分布の下限となるので、ワードバイアス電圧がＮＭＯＳトランジスタＭＮ１の閾値電圧であることが検出されるにより閾値電圧の調整が完了したこととすれば、調整動作の後に閾値電圧の確認を行なう必要はない。データ消去後の閾値電圧の調整期間の短縮をすることができる。
【００６９】
また、調整された閾値電圧の分布の下限値を設定することができ、データ消去動作での記憶セルＭＣ０乃至ＭＣ２の閾値電圧の特性分布を設定することができる。
【００７０】
また、ゲート印加電圧であるワードバイアス電圧が、ビット線バイアス電圧ＢＬＤと所定ドレイン電圧である基準電圧Ｖｒｅｆとの差電圧に応じて連続的に制御されるので、閾値電圧の調整期間中は、ビット線電圧発生回路４１の駆動能力に関わらず、常時、駆動能力が最大限に発揮されるバイアス条件で閾値電圧の調整動作を行なうことができる。このため、効率のよい調整動作を行なうことができ、データ消去後の過消去記憶セルＭＣ０乃至ＭＣ２に対する閾値電圧の調整期間を短縮することができる。
【００７１】
図６には、ワード線電圧発生回路の第１変形例３１Ａを示す。負電圧発生回路３２の出力端子と電源電圧ＶＣＣとの間に電圧補正部として可変抵抗回路３３Ａを含んだ抵抗分割回路３４を備える。抵抗分割回路３４から出力される分圧電圧を、バッファ回路３５を介して可変基準電圧端子ＸＤＳに供給する構成である。抵抗分割回路３４に備えられる可変抵抗回路３３Ａは、差動増幅信号ＶＦＢにより制御される。電圧補正部３３（図２）に示したようなＭＯＳトランジスタのオン抵抗を利用する構成の他、複数の抵抗素子をＭＯＳトランジスタスイッチで切り替える構成等で実現することができる。ワード線電圧発生回路３１（図２）が駆動能力を有する負電圧の出力端子について電圧補正を行なうのに対して、負荷が接続されないバッファ回路３５のリファレンス電圧について電圧補正を行なうことができ、消費電流が低減されたワード線電圧発生回路３１Ａを実現することができる。
【００７２】
図７には、ワード線電圧発生回路の第２変形例３１Ｂを示す。電圧補正部として差動増幅信号ＶＦＢで発振周波数が制御される発振器３３Ｂを備える構成である。負電圧発生回路３２がチャージポンプ回路方式で構成されている場合に、負電圧発生回路３２に供給されるポンピング用の周波数信号ｆＯＳＣを可変することにより、可変基準電圧端子ＸＤＳに供給される負電圧の電圧レベルを調整することができる。電圧値を抵抗分圧する際に必要となる分圧のための電流経路を備える必要がなく、消費電流が低減されたワード線電圧発生回路３１Ｂを実現することができる。
【００７３】
図８には、ワード線バイアス電圧検出部の第１変形例を示す。ワード線バイアス電圧検出部６２（図２）に加えて、ＭＯＳトランジスタＭＮ１のソース端子と接地電圧との間に、可変抵抗回路６３を備える構成である。可変抵抗回路６３は、図６に示した可変抵抗回路３３Ａと同様に、アナログ電圧値で調整されるＭＯＳトランジスタのオン抵抗を利用する構成の他、複数の抵抗素子をＭＯＳトランジスタスイッチで切り替える構成等で実現することができる。ＡＰＤＥ終了信号ＥＮＤ／を出力する可変基準電圧端子ＸＤＳの所定電圧を、ＮＭＯＳトランジスタＭＮ１以上の電圧値に調整する場合に適用することができる。
【００７４】
図９には、ワード線バイアス電圧検出部の第２変形例を示す。可変基準電圧端子ＸＤＳの電圧レベルを所定電圧と比較する比較器６６を備えている。所定電圧は、少なくともいずれか一方が抵抗可変機能を有する抵抗回路６４、６５により分圧されて構成されている。抵抗可変機能は、可変抵抗回路６３（図８）と同様な回路構成とすることができる。抵抗回路６５に接続されている低レベル電圧ＶＬは接地電圧または負電圧とすることができる。所定電圧を任意の電圧値に設定することができる。
【００７５】
図１０に本発明の第２実施形態の回路図を示す。第２実施形態では、複数のセクタ７１を備える場合のＡＰＤＥ動作時のバイアス印加構成について示している。ビット線電圧発生回路４１からのビット線バイアス電圧ＢＬＤの供給は、セクタゲート８１により選択されたセクタ７１に対して行なわれる。セクタゲート８１によるセクタ７１の選択は、第１実施形態におけるＹパスゲート５１の場合と同様である。すなわち、上位ビットのセクタアドレスＳＥＣｕと、状態信号ＡＣＴとの間でビットごとに論理和演算された下位ビットのセクタアドレスＳＥＣｌとにより選択される。通常のデータアクセスの際には複数のセクタ７１のうち１つのセクタ７１が選択される。ＡＰＤＥ動作の際には複数のセクタ７１のうち少なくとも１つのセクタ７１が選択される。尚、セクタ７１ごとにワード線バイアス電圧を供給する構成とすることもできる。
【００７６】
セクタゲート８１によるセクタ７１以外の回路構成、作用、効果については第１実施形態の場合と同様でありここでの説明は省略する。
【００７７】
第２実施形態によれば、データ消去動作が複数のセクタ７１が選択されて行なわれた場合でも、同様のセクタ７１を選択してＡＰＤＥ動作を一括して行なうことができる。また、一連のデータ消去動作が行なわれた後に、データ消去動作が行なわれたセクタ７１を纏めて選択して一括してＡＰＤＥ動作を行なうことができる。ビット線電圧発生回路４１の駆動能力に合わせて同時にＡＰＤＥ動作を行なうセクタ７１の数を調整することができる。
【００７８】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、本実施形態は、Ｙパスゲート５１によりＡＰＤＥ動作が行なわれるビット線１１を選択する場合を例に設定したが、これに加えてまたはこれに代えて、可変基準電圧端子ＸＤＳに印加されたワード線バイアス電圧をワード線に供給するワード線ドライバを選択する構成とすることもできる。
また、ワード線電圧発生回路３１、ビット線電圧発生回路４１を半導体記憶装置内に１つ備える場合について示したが、本発明はこれに限定されるものではなく、所定領域ごとに備える構成とすることもできる。
また、差動増幅器２１については、常に活性化されている構成について示したが、状態信号ＡＣＴまたはＡＣＴ／等の信号によりＡＰＤＥ動作の終了後に回路動作を停止する構成とすることもできる。
また、各回路の活性化・非活性化は、状態信号ＡＣＴまたはＡＣＴ／により行なわれる場合について説明したが、各回路に状態のラッチ機能を備える構成とすれば状態ラッチ回路６１は不要であり、各回路にはＡＰＤＥ開始信号ＳＴＡＴおよびＡＰＤＥ終了信号ＥＮＤ／が直接入力されるように構成することもできる。
【００７９】
（付記１） 電気的バイアスで閾値電圧を変化させることによりデータ消去が行なわれる記憶セルに対して、前記データ消去の後に閾値電圧の調整を行なう不揮発性半導体記憶装置の閾値電圧調整方法において、
前記記憶セルのドレイン端子にドレイン印加電圧を印加するドレイン電圧印加ステップと、
前記ドレイン端子に印加される前記ドレイン印加電圧と所定ドレイン電圧との比較をする比較ステップと、
前記記憶セルのゲート端子に前記比較ステップの比較結果に応じた可変ゲート印加電圧を印加することにより前記ドレイン電圧印加ステップを制御する、ゲート電圧印加ステップとを有することを特徴とする不揮発性半導体記憶装置の閾値電圧調整方法。
（付記２） 前記ゲート電圧印加ステップにおいて前記可変ゲート印加電圧が連続的に変化されることにより、前記ドレイン電圧印加ステップにおいて前記ドレイン印加電圧が所定ドレイン電圧に維持されることを特徴とする付記１に記載の不揮発性半導体記憶装置の閾値電圧調整方法。
（付記３） 前記ゲート電圧印加ステップでは、前記比較ステップにおける前記所定ドレイン電圧に対する前記ドレイン印加電圧の差電圧に応じて、前記可変ゲート印加電圧が制御されることを特徴とする付記２に記載の不揮発性半導体記憶装置の閾値電圧調整方法。
（付記４） 前記可変ゲート印加電圧は、正の前記差電圧に応じて電圧値が上昇し、負の前記差電圧に応じて電圧値が降下するように制御されることを特徴とする付記３に記載の不揮発性半導体記憶装置の閾値電圧調整方法。
（付記５） 前記可変ゲート印加電圧は、初期電圧から最終電圧に向けて連続的に増加することを特徴とする付記１に記載の不揮発性半導体記憶装置の閾値電圧調整方法。
（付記６） 前記可変ゲート印加電圧の初期電圧は、前記記憶セルのソース端子への印加電圧に対して負電圧であることを特徴とする付記１に記載の不揮発性半導体記憶装置の閾値電圧調整方法。
（付記７） 前記可変ゲート印加電圧の最終電圧は、前記データ消去の状態を示す前記記憶セルのうちの最大閾値電圧以下の所定ゲート電圧であることを特徴とする付記１に記載の不揮発性半導体記憶装置の閾値電圧調整方法。
（付記８） 前記可変ゲート印加電圧を常時監視し所定ゲート電圧に達したことを検出することにより、前記閾値電圧の調整の停止指示を行なう調整動作停止指示ステップを有することを特徴とする付記１に記載の不揮発性半導体記憶装置の閾値電圧調整方法。
（付記９） 前記所定ゲート電圧を可変する検出電圧調整ステップを有することを特徴とする付記８に記載の不揮発性半導体記憶装置の閾値電圧調整方法。
（付記１０） 前記所定ドレイン電圧は、昇圧された電圧であることを特徴とする付記１に記載の不揮発性半導体記憶装置の閾値電圧調整方法。
（付記１１） 前記閾値電圧の調整は、記憶セルアレイ内の前記データ消去が行なわれた消去領域に対して、一括して行なわれることを特徴とする付記１に記載の不揮発性半導体記憶装置の閾値電圧調整方法。
（付記１２） 前記閾値電圧の調整は、記憶セルアレイ内の前記データ消去が行なわれた消去領域に含まれる複数のビット線のうち所定数の前記ビット線に対して、一括して行なわれることを特徴とする付記１に記載の不揮発性半導体記憶装置の閾値電圧調整方法。
（付記１３） 電気的バイアスで閾値電圧を変化させることにより記憶セルのデータ消去が行なわれる不揮発性半導体記憶装置において、
前記データ消去の後に前記記憶セルの閾値電圧の調整を行なうにあたり、
閾値電圧調整信号に基づき活性化され、前記記憶セルのドレイン端子にドレイン印加電圧を供給するドレイン電圧発生部と、
前記ドレイン印加電圧を検出するドレイン電圧検出部と、
前記閾値電圧調整信号に基づき活性化され、前記ドレイン電圧検出部からのドレイン電圧検出信号に応じて、前記記憶セルのゲート端子に印加される可変ゲート印加電圧を制御するゲート電圧発生部とを備えることを特徴とする不揮発性半導体記憶装置。
（付記１４） 前記ゲート電圧発生部において前記可変ゲート印加電圧を連続的に変化させることにより、前記ドレイン印加電圧が所定ドレイン電圧に維持されることを特徴とする付記１３に記載の不揮発性半導体記憶装置。
（付記１５） 前記ドレイン電圧検出部は、前記所定ドレイン電圧に基づき入力される基準入力信号と、前記ドレイン印加電圧に基づき入力される入力信号とにより、前記ドレイン電圧検出信号を出力する差動増幅器を備えることを特徴とする付記１３に記載の不揮発性半導体記憶装置。
（付記１６） 前記ゲート電圧発生部は、前記ドレイン電圧検出信号により制御される電圧補正部を備え、
前記電圧補正部は、
前記所定ドレイン電圧に対して前記ドレイン印加電圧が高い電圧であることを示す前記ドレイン電圧検出信号に対しては、正の電圧補正を行ない、
前記所定ドレイン電圧に対して前記ドレイン印加電圧が低い電圧であることを示す前記ドレイン電圧検出信号に対しては、負の電圧補正を行なうことを特徴とする付記１３に記載の不揮発性半導体記憶装置。
（付記１７） 前記可変ゲート印加電圧が所定ゲート電圧であることを検出するゲート電圧検出部を備え、
前記ゲート電圧検出部からのゲート電圧検出信号に基づき、前記ドレイン電圧発生部または前記ゲート電圧発生部の少なくとも何れか一方が非活性化されることを特徴とする付記１３に記載の不揮発性半導体記憶装置。
（付記１８） 前記ゲート電圧検出部は、前記所定ゲート電圧を設定する所定ゲート電圧設定部を備えることを特徴とする付記１７に記載の不揮発性半導体記憶装置。
（付記１９） 記憶セルアレイが所定領域ごとに区画されるセクタを少なくとも１つ選択して消去セクタとして前記データ消去が行なわれる場合、
前記ドレイン電圧発生部または前記ゲート電圧発生部の少なくとも何れか一方を、前記消去セクタに接続するセクタゲート部を備え、
前記消去セクタに対して一括して前記閾値電圧の調整が行なわれることを特徴とする付記１３に記載の不揮発性半導体記憶装置。
（付記２０） 前記ドレイン電圧発生部または前記ゲート電圧発生部の少なくとも何れか一方を、前記データ消去が行なわれる消去セクタに含まれる複数のビット線のうちの所定数のビット線に接続するパスゲート部を備え、
前記所定数のビット線に対して一括して前記閾値電圧の調整が行なわれることを特徴とする付記１３に記載の不揮発性半導体記憶装置。
【００８０】
【発明の効果】
本発明によれば、記憶データを電気的に書き換えることができる不揮発性半導体記憶装置において、消去動作により過消去の記憶セルが多数存在する場合にも、消去後の閾値電圧調整のために導通する過消去の記憶セル数を最大限に維持するように記憶セルのゲート電圧が連続的に制御され、短時間で閾値電圧の調整を行なうことができる不揮発性半導体記憶装置の閾値電圧調整方法、および不揮発性半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の原理図である。
【図２】第１実施形態の回路図である。
【図３】ワード線ドライバの具体例を示す回路図である。
【図４】Ｙパスゲートの具体例を示す回路図である。
【図５】第１実施形態の動作波形を示す波形図である。
【図６】ワード線電圧発生回路の第１変形例を示す回路図である。
【図７】ワード線電圧発生回路の第２変形例を示す回路図である。
【図８】ワード線バイアス電圧検出部の第１変形例を示す回路図である。
【図９】ワード線バイアス電圧検出部の第２変形例を示す回路図である。
【図１０】第２実施形態の回路図である。
【図１１】消去動作状態にバイアスされた記憶セルの断面図である。
【図１２】消去動作およびＡＰＤＥ動作における記憶セルの閾値電圧の分布図である。
【図１３】従来技術におけるＡＰＤＥ動作時のバイアス関係を示す回路ブロック図である。
【図１４】他の従来技術におけるＡＰＤＥ動作時のゲート電圧波形を示す波形図である。
【符号の説明】
１１ ビット線
２１ 差動増幅器
３１ ワード線電圧発生回路
３２ 負電圧発生回路
３３ 電圧補正部
４１ ビット線電圧発生回路
５１ Ｙパスゲート
６１ 状態ラッチ回路
６２ ワード線バイアス電圧検出部
７１ セクタ
８１ セクタゲート
ＢＬＤ ビット線バイアス電圧
ＤＢ データ線
ＥＮＤ／ ＡＰＤＥ終了信号
ＭＣ０乃至ＭＣ２ 記憶セル
Ｒ１、Ｒ２ 分圧抵抗
ＳＥＣｌ 下位ビットのセクタアドレス
ＳＥＣｕ 上位ビットのセクタアドレス
ＳＴＡＴ ＡＰＤＥ開始信号
ＶＦＢ 差動増幅信号
Ｖｒｅｆ 基準電圧
ＷＬ０乃至ＷＬ２ ワード線
ＹＤｘｌ 下位ビットの列アドレス
ＹＤｘｕ 上位ビットの列アドレス
ＸＤＳ 可変基準電圧端子
【発明の属する技術分野】
本発明は、記憶データを電気的に書き換えることができる不揮発性半導体記憶装置の閾値電圧調整方法、および不揮発性半導体記憶装置に関するものであり、特に、データ消去後の記憶セルの閾値電圧の調整に関するものである。
【０００２】
【従来の技術】
フラッシュメモリに代表される不揮発性半導体記憶装置では、図１１にＮ型の記憶セルについて示すように、ソース領域Ｓとドレイン領域Ｄとの間のチャネル形成領域上に、絶縁膜を介したフローティングゲートＦＧと、更にその上に絶縁膜を介した制御ゲートＣＧとが備えられて記憶セルが構成されている。データは、フローティングゲートＦＧに蓄積される電子ｅの有無による記憶セルの閾値電圧の違いにより記憶される。フローティングゲートＦＧから電子ｅが放出され閾値電圧が低くなっている状態をデータ“１”の記憶状態とし、電子ｅが蓄積され閾値電圧が高くなっている状態をデータ“０”の記憶状態とする。
【０００３】
記憶セルへのデータの書き込みは、全記憶セルのフローティングゲートＦＧから電子ｅが放出されている状態（“１”データの記憶状態）を初期状態として、書き込み対象となる記憶セルのフローティングゲートＦＧに電子ｅを注入することにより行なわれる。書き込み動作とは、記憶セルに“０”データを書き込むことでありこの動作をプログラム動作という。
【０００４】
プログラム動作に先立ち、全記憶セルを初期状態にするためには、フローティングゲートから電子ｅを放出させてデータ“１”の記憶状態にする、いわゆる消去動作が必要となる。消去動作はＦＮトンネリング現象を利用して電子ｅを放出させることにより行なわれる。図１１に示すように、制御ゲートＣＧを負電圧（＝−Ｖ）とし、チャネル領域を構成するバックゲートを正電圧（＝＋Ｖ）として行なわれる（チャネル消去の場合）。ここで、図示はされていないがソース領域Ｓを正電圧（＝＋Ｖ）にバイアスする方法もある（ソース消去の場合）。また、セクタ等の単位ごとに一括して消去動作を行なうフラッシュメモリ等では、電子ｅの放出に先立ち、セクタ内の全記億セルの状態を“０”データの記憶状態、すなわちフローティングゲートＦＧに電子ｅが蓄積されている状態にしておくことが必要である。これにより、全記憶セルのフローティングゲートＦＧから一括して電子ｅを放出することができる。図１２（Ａ）には、消去動作における記憶セルの閾値電圧の分布を示している。消去動作により、“１”データの記憶状態である高閾値電圧の分布から低閾値電圧の分布に移行する。
【０００５】
消去動作後、記憶データは“１”データの記憶状態となるが、データの読み出し余裕から閾値電圧の最大値は低く設定されることが好ましい。これに対して、製造ばらつきやチップレイアウト・印加電圧等の非対称性等に起因する個々の記憶セルの特性ばらつきにより、一括の消去動作を行なった場合には消去動作後の閾値電圧の分布が所定の広がりを有することとなる。そのため、図１２の（Ｉ）領域に示すように、閾値電圧が０Ｖを下回ってデプレッション特性を示す記憶セルが存在する場合がある。いわゆる過消去の状態である。このような過消去状態の記憶セルに対しては、プログラム動作に似た電圧バイアスを印加してホットエレクトロンによりフローティングゲートＦＧに電子ｅを注入して閾値電圧を上昇させる、閾値電圧の調整が行なわれる（図１２（Ｂ））。いわゆるＡＰＤＥ（Ａｕｔｏ−Ｐｒｏｇｒａｍ Ｄｉｓｔｕｒｂ ａｆｔｅｒ Ｅｒａｓｅ）動作である。ＡＰＤＥ動作時の電圧ストレスは、ソース領域Ｓに対してドレイン領域Ｄに正電圧を印加しながら制御ゲートＣＧには後述のゲート電圧を印加する。ゲート電圧以下の閾値電圧を有する過消去の記憶セルを導通してフローティングゲートＦＧに電子ｅの注入をすることにより閾値電圧を上昇させる調整を行なう。
【０００６】
ＡＰＤＥ動作を行なう際の基本的な回路ブロック図を図１３に示す。記憶セル群１００はドレイン端子が共通のビット線ＢＬに接続され、ビット線ＢＬがドレイン電圧発生回路４００に接続されている。ＡＰＤＥ動作においては、ドレイン電圧発生回路４００からビット線ＢＬに正電圧ＶＰＰが印加され記憶セル群１００のドレイン端子に供給される。ゲート端子は共通に接続されソース端子との電圧差が０Ｖに維持される（ＶＧ＝ＶＳ＝０Ｖ）。ドレイン電圧ＶＤは、ドレイン電圧発生回路４００の電圧供給能力の範囲内で正電圧ＶＰＰとなる（ＶＤ＝ＶＰＰ）。従って、デプレッション特性を有する記憶セル（図１２の（Ｉ）領域）の数が多い場合には、閾値電圧の調整のために多くの電流が必要とされ、ドレイン電圧発生回路４００の能力によってはドレイン端子に印加される正電圧が低下して調整効率が低下し、ＡＰＤＥ動作に多くの時間を要することとなる。ここで、正電圧ＶＰＰとして、電源電圧ＶＣＣに対して昇圧された電圧を使用することも考えられる。この場合のドレイン電圧発生回路４００としては、チャージポンプ回路等が考えられる。
【０００７】
ＡＰＤＥ動作時間の短縮を考慮した従来技術として、特開平８−５５４８７号公報では、図１３のゲート電圧ＶＧに代えて、負電圧のゲート電圧ＶＧ（例えばＶＧ＝−１．０Ｖ）で過消去記憶セルの閾値電圧の修正を開始して、記憶セルが所望される最小の閾値電圧に達するまでゲート電圧ＶＧを段階的に増大させる方法が記載されている。例えば、図１４に示すように、ソース電圧ＶＳ＝０Ｖ、ドレイン電圧ＶＤ＝６．０Ｖの状態で、段階的なゲート電圧ＶＧ＝−１．０Ｖ、−０．７５Ｖ、−０．５Ｖ、−０．２５Ｖが印加される。これにより、過消去された記憶セルであっても負電圧のゲート電圧ＶＧより閾値電圧が高い記憶セルは導通せず、調整動作に必要とされる電流が低減され、正電圧ＶＰＰを出力するドレイン電圧発生回路４００の回路規模を小さくすることが可能となる。
【０００８】
【発明が解決しようとする課題】
しかしながら、図１３のゲート電圧ＶＧ＝０Ｖのバイアス条件では、閾値電圧が負電圧であるデプレッション特性を有する全ての過消去記憶セルが導通状態となる。そのため、消去動作により閾値電圧が負電圧となる過消去の記憶セルの分布（図１２の（Ｉ）領域）が多い条件では、ＡＰＤＥ動作において、（Ｉ）領域に属する全ての記憶セルが導通してしまい多大なドレイン電流が流れることとなる。このドレイン電流がドレイン電圧発生回路４００の供給能力を越えて増加すると、ドレイン電圧ＶＤは正電圧ＶＰＰから低下してしまう。ドレイン端子への電圧ストレスが低下することによりホットエレクトロンが減少してフローティングゲートＦＧへの電子の注入効率が悪化してしまう。ＡＰＤＥ動作時間が長くなってしまい、場合によっては閾値電圧の調整自体ができなくなってしまうおそれがあり問題である。
【０００９】
また、図１４に示す負電圧から開始して段階的にゲート電圧ＶＧを上昇させていく方法では、ステップごとの印加電圧と印加時間とが予め定められている。一方、記憶セルの動作特性は、製造等に起因する記憶セルごとの特性ばらつきに周囲温度や動作電圧等の使用条件の違いに伴う特性変化が加わり所定の広がりを有している。そのため、ＡＰＤＥ動作において、ドレイン電流の総和がドレイン電圧発生回路４００の電流供給能力の限界に達しないように、充分な余裕度を確保してゲート電圧ＶＧの設定を行なう必要がある。各ステップにおいては、導通する過消去の記憶セル数を制限してドレイン電流の総和がドレイン電圧発生回路４００の電流供給能力内に確実に収まるようにゲート電圧ＶＧが設定される。ドレイン電圧発生回路４００の最大能力でＡＰＤＥ動作を行なうことができず、ＡＰＤＥ動作に多大な時間を要してしまうおそれがあり問題である。
【００１０】
本発明は前記従来技術の問題点を解消するためになされたものであり、記憶データを電気的に書き換えることができる不揮発性半導体記憶装置に対して、消去動作により過消去の記憶セルが多数存在する場合にも、消去後の閾値電圧の調整のために導通する過消去の記憶セル数を最大限に維持するように記憶セルのゲート電圧が連続的に制御され、短時間で閾値電圧の調整を行なうことができる不揮発性半導体記憶装置の閾値電圧調整方法、および不揮発性半導体記憶装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
前記目的を達成するために、請求項１に係る不揮発性半導体記憶装置の閾値電圧調整方法は、電気的バイアスで閾値電圧を変化させることによりデータ消去が行なわれる記憶セルに対して、データ消去後に閾値電圧の調整が、記憶セルのドレイン端子にドレイン印加電圧を印加するドレイン電圧印加ステップと、ドレイン端子に印加されるドレイン印加電圧と所定ドレイン電圧との比較をする比較ステップと、記憶セルのゲート端子に比較ステップの比較結果に応じた可変ゲート印加電圧を印加することによりドレイン電圧印加ステップを制御する、ゲート電圧印加ステップとを有して行なわれることを特徴とする。
【００１２】
請求項１の不揮発性半導体記憶装置の閾値電圧調整方法では、ドレイン電圧印加ステップにより記憶セルのドレイン端子に印加されるドレイン印加電圧が、比較ステップにおいて所定ドレイン電圧と比較される。ゲート電圧印加ステップにより、比較結果に応じた可変ゲート印加電圧がゲート端子に印加されることにより、ドレイン電圧印加ステップが制御される。
【００１３】
また、請求項６の不揮発性半導体記憶装置は、電気的バイアスで閾値電圧を変化させることにより記憶セルのデータ消去が行なわれる際、データ消去後に記憶セルの閾値電圧の調整を行なうにあたり、閾値電圧調整信号に基づき活性化され、記憶セルのドレイン端子にドレイン印加電圧を供給するドレイン電圧発生部と、ドレイン印加電圧を検出するドレイン電圧検出部と、閾値電圧調整信号に基づき活性化され、ドレイン電圧検出部からのドレイン電圧検出信号に応じて、記憶セルのゲート端子に印加される可変ゲート印加電圧を制御するゲート電圧発生部とを備えることを特徴とする。
【００１４】
請求項６の不揮発性半導体記憶装置では、データ消去後に記憶セルの閾値電圧の調整を行なう閾値電圧調整信号に基づき、ドレイン電圧発生部とゲート電圧発生部とが活性化される。ドレイン電圧発生部から出力され記憶セルのドレイン端子に印加されるドレイン印加電圧はドレイン電圧検出部により検出され、ドレイン電圧検出部からのドレイン電圧検出信号に応じて可変ゲート印加電圧が制御される。
【００１５】
これにより、データ消去後に、閾値電圧が０Ｖ以下のデプレッション領域に分布した過消去についての記憶セルの閾値電圧を調整する場合、ドレイン電圧検出部から出力されるドレイン電圧検出信号に応じた可変ゲート印加電圧がゲート端子に印加されることにより、ドレイン印加電圧が制御される。
【００１６】
また、請求項２に係る不揮発性半導体記憶装置の閾値電圧調整方法は、請求項１に記載の不揮発性半導体記憶装置の閾値電圧調整方法において、ゲート電圧印加ステップにおいて可変ゲート印加電圧が連続的に変化されることにより、ドレイン電圧印加ステップにおいてドレイン印加電圧が所定ドレイン電圧に維持されることを特徴とする。
【００１７】
これにより、データ消去後に、閾値電圧が０Ｖ以下のデプレッション領域に分布した過消去についての記憶セルの閾値電圧を調整する場合、ドレイン電圧印加ステップにおける駆動能力またはドレイン電圧発生部の駆動能力に応じて、ドレイン印加電圧が過負荷状態に到る前の所定ドレイン電圧に維持されるように、ゲート端子に印加されるゲート印加電圧が連続的に制御されるので、ドレイン電圧印加ステップにおける駆動能力またはドレイン電圧発生部の駆動能力に関わらず、常時、その駆動能力を最大限に発揮できるバイアス条件で閾値電圧の調整動作を行なうことができる。
【００１８】
また、請求項３に係る不揮発性半導体記憶装置の閾値電圧調整方法は、請求項１に記載の不揮発性半導体記憶装置の閾値電圧調整方法において、可変ゲート印加電圧の初期電圧は、記憶セルのソース端子への印加電圧に対して負電圧であることを特徴とする。
【００１９】
これにより、データ消去後に、デプレッション領域である０Ｖ以下の負電圧の領域に閾値電圧が分布した過消去の記憶セルに対して閾値電圧を調整する際、初期電圧としてゲート端子に印加される負電圧以下の閾値電圧の記憶セルのみを導通させることができ、ドレイン電圧発生部の駆動能力に応じて閾値電圧の調整動作を開始することができる。
【００２０】
また、請求項４に係る不揮発性半導体記憶装置の閾値電圧調整方法は、請求項１に記載の不揮発性半導体記憶装置の閾値電圧調整方法において、可変ゲート印加電圧を常時監視し所定ゲート電圧に達したことを検出することにより、閾値電圧の調整の停止指示を行なう調整動作停止指示ステップを有することを特徴とする。
【００２１】
請求項４の不揮発性半導体記憶装置の閾値電圧調整方法では、調整動作停止指示ステップにより、常時監視されている可変ゲート印加電圧が所定ゲート電圧に達したことが検出され、それにより閾値電圧の調整の停止指示が行なわれる。
【００２２】
また、請求項９に係る不揮発性半導体記憶装置は、請求項６に記載の不揮発性半導体記憶装置において、可変ゲート印加電圧が所定ゲート電圧であることを検出するゲート電圧検出部を備え、ゲート電圧検出部からのゲート電圧検出信号に基づき、ドレイン電圧発生部またはゲート電圧発生部の少なくとも何れか一方が非活性化されることを特徴とする。
【００２３】
請求項９に係る不揮発性半導体記憶装置では、ゲート電圧検出部により可変ゲート印加電圧が所定ゲート電圧であることが検出されると、ゲート電圧検出部からはゲート電圧検出信号が出力され、ドレイン電圧発生部またはゲート電圧発生部の少なくとも何れか一方が非活性化される。
【００２４】
これにより、０Ｖ以下の閾値電圧に分布する記憶セルは、負の閾値電圧側から順次調整されてゲート印加電圧の閾値電圧付近に調整されるが、負の閾値電圧側の記憶セルが調整されるに伴い、可変ゲート印加電圧は連続的に上昇するので、記憶セルの閾値電圧も順次上昇して最終的には所定ゲート電圧付近に調整される。所定ゲート電圧に応じて実効的な閾値電圧分布の下限を設定することができ、調整後の閾値電圧の分布を設定することができる。データ消去動作による記憶セルの閾値電圧の特性分布を設定することができる。
【００２５】
また、ゲート印加電圧が実効的な閾値電圧分布の下限となるので、可変ゲート印加電圧が所定ゲート電圧であることが検出されるにより閾値電圧の調整が完了したこととすれば、調整動作の後に閾値電圧の確認を行なう必要はない。データ消去後の閾値電圧の調整期間の短縮をすることができる。
【００２６】
また、請求項５に係る不揮発性半導体記憶装置の閾値電圧調整方法は、請求項４に記載の不揮発性半導体記憶装置の閾値電圧調整方法において、所定ゲート電圧を可変する検出電圧調整ステップを有することを特徴とする。
【００２７】
請求項５の不揮発性半導体記憶装置の閾値電圧調整方法では、検出電圧調整ステップにより所定ゲート電圧が可変とされ調整される。
【００２８】
また、請求項１０に係る不揮発性半導体記憶装置は、請求項９に記載の不揮発性半導体記憶装置において、ゲート電圧検出部は、所定ゲート電圧を設定する所定ゲート電圧設定部を備えることを特徴とする。
【００２９】
請求項１０に係る不揮発性半導体記憶装置では、ゲート電圧検出部に備えられた所定ゲート電圧設定部により、所定ゲート電圧が設定される。
【００３０】
これにより、調整された閾値電圧の分布の下限値を設定することができ、データ消去動作での記憶セルの閾値電圧の特性分布を設定することができる。
【００３１】
また、請求項７に係る不揮発性半導体記憶装置は、請求項６に記載の不揮発性半導体記憶装置において、ドレイン電圧検出部は、所定ドレイン電圧に基づき入力される基準入力信号と、ドレイン印加電圧に基づき入力される入力信号とにより、ドレイン電圧検出信号を出力する差動増幅器を備えることを特徴とする。更に、請求項８に係る不揮発性半導体記憶装置は、請求項６に記載の不揮発性半導体記憶装置において、ゲート電圧発生部は、ドレイン電圧検出信号により制御される電圧補正部を備え、電圧補正部は、所定ドレイン電圧に対してドレイン印加電圧が高い電圧であることを示すドレイン電圧検出信号に対しては、正の電圧補正を行ない、所定ドレイン電圧に対してドレイン印加電圧が低い電圧であることを示すドレイン電圧検出信号に対しては、負の電圧補正を行なうことを特徴とする。
【００３２】
請求項７の不揮発性半導体記憶装置では、ドレイン電圧検出部に備えられている差動増幅器により、所定ドレイン電圧に対してドレイン印加電圧が差動増幅されて、ドレイン電圧検出信号が出力される。ここで、基準入力信号および入力信号としては、所定ドレイン電圧およびドレイン印加電圧をそのまま入力する構成とすることが可能である他、各々の電圧について所定比率の分圧または所定量のレベルシフトを施した上で入力することもできる。また、請求項８の不揮発性半導体記憶装置では、ゲート電圧発生部に備えられている電圧補正部により、所定ドレイン電圧に対してドレイン印加電圧が高い電圧であることを示すドレイン電圧検出信号に対しては、正の電圧補正が行なわれ、所定ドレイン電圧に対してドレイン印加電圧が低い電圧であることを示すドレイン電圧検出信号に対しては、負の電圧補正が行なわれる。
【００３３】
これにより、ゲート印加電圧が、ドレイン印加電圧と所定ドレイン電圧との差電圧に応じて連続的に制御されるので、閾値電圧の調整期間中は、ドレイン電圧発生部の駆動能力に関わらず、常時、駆動能力が最大限に発揮されるバイアス条件で閾値電圧の調整動作を行なうことができる。このため、効率のよい調整動作を行なうことができ、データ消去後の過消去記憶セルに対する閾値電圧の調整期間を短縮することができる。
【００３４】
図１に本発明の原理図を示す。複数の記憶セルを含む記憶セル群１のドレイン端子はドレイン電圧発生回路４に接続されている。ドレイン端子に印加されるドレイン印加電圧は差動増幅器２に入力され、所定ドレイン電圧ＶＲＦとの間で差動増幅された出力信号がゲート電圧発生回路３に入力される。ゲート電圧発生回路３からは、負電圧を初期電圧とした可変ゲート印加電圧が記憶セル群１のゲート端子に入力される。ドレイン端子から差動増幅器２を介してゲート電圧発生回路３を制御して記憶セル群１において導通する記憶セル数を制御するフィードバックループが構成される。
【００３５】
差動増幅器２により、ドレイン印加電圧が所定ドレイン電圧ＶＲＦに維持されるようにゲート電圧発生回路３が制御される。すなわち、ドレイン電圧発生回路４の電流供給能力以上に記憶セル群１内の各記憶セルが導通してドレイン電圧発生回路４が過負荷状態となる場合にはドレイン印加電圧が低下する。低下したドレイン印加電圧に対しては、差動増幅器２を含むフィードバックループが作用して可変ゲート印加電圧が低下して導通する記憶セルの数が減少する。これにより記憶セル群１のドレイン端子に入力される電流が減少してドレイン電圧発生回路４は過負荷状態を脱し、ドレイン印加電圧は回復し所定ドレイン電圧に維持される。
【００３６】
逆に、記憶セル群１内で導通する記憶セル数が少なくドレイン電圧発生回路４からの電流供給が少ない場合には、ドレイン印加電圧が上昇する。上昇したドレイン印加電圧に対しては、差動増幅器２を含むフィードバックループが作用して可変ゲート印加電圧が上昇して導通する記憶セルの数が増加する。これにより記憶セル群１のドレイン端子に入力される電流が増大してドレイン電圧発生回路４からの電流供給が増え、ドレイン印加電圧は所定ドレイン電圧に維持される。
【００３７】
ドレイン印加電圧と所定ドレイン電圧との差電圧に基づき可変ゲート印加電圧を制御するフィードバックループにより、可変ゲート印加電圧を連続的に制御することができるので、ドレイン電圧発生回路４の電流供給能力に関わらず、電流供給能力に適合して効率よく閾値電圧の調整動作を行なうことができる。
【００３８】
【発明の実施の形態】
以下、本発明の不揮発性半導体記憶装置の閾値電圧調整方法、および不揮発性半導体記憶装置について具体化した実施形態を図２乃至図１０に基づき図面を参照しつつ詳細に説明する。
【００３９】
図２に本発明の第１実施形態の回路図を示す。図示しない制御回路から正論理のＡＰＤＥ開始信号ＳＴＡＴが状態ラッチ回路６１に入力される。更に、状態ラッチ回路６１には負論理のＡＰＤＥ終了信号ＥＮＤ／が入力され、ナンドゲートで構成されたフリップフロップ回路により、ＡＰＤＥ動作状態であるか否かの状態がラッチされる。状態ラッチ回路６１からは、ＡＰＤＥ動作状態であることを示す正論理の状態信号ＡＣＴおよび負論理の状態信号ＡＣＴ／が出力される。ここで、正論理とは伝播したい情報をハイレベルとして示す信号であり、負論理とは伝播したい情報をローレベルとして示す信号である。
【００４０】
ビット線電圧発生回路４１のイネーブル端子ＥＮには状態信号ＡＣＴが入力されており、状態信号ＡＣＴの活性化に応じて電源電圧ＶＣＣに対してビット線バイアス電圧ＢＬＤを出力する。ここで、ビット線バイアス電圧ＢＬＤは、ＡＰＤＥ動作の際、後述する記憶セルＭＣ０乃至ＭＣ２のドレイン端子に印加される電圧であり、効率的なＡＰＤＥ動作を行なうために電源電圧ＶＣＣから昇圧される場合がある。この場合、ビット線電圧発生回路４１にはチャージポンプ回路が使用される場合がある。チャージポンプ回路では、ポンピング動作を決定する動作周波数や、ポンピングされた昇圧電圧を蓄積しておくキャパシタ素子の容量値から供給できる電流容量が決定されており、この駆動能力の範囲内で記憶セルＭＣ０乃至ＭＣ２をバイアスすることが必要となる。
【００４１】
ビット線バイアス電圧ＢＬＤの出力端子は、状態信号ＡＣＴ／により導通制御されるＰＭＯＳトランジスタＭＰ４を介して、記憶セルアレイ内のセクタ７１からのデータ入出力線であるデータ線ＤＢに接続制御される。また、状態信号ＡＣＴ／により導通制御されるＮＭＯＳトランジスタＭＮ２により接地電圧に接続制御される。ＡＰＤＥ動作状態では、状態信号ＡＣＴがハイレベルとなりビット線電圧発生回路４１が活性化されると同時に、状態信号ＡＣＴ／がローレベルとなり、ＮＭＯＳトランジスタＭＮ２が非導通となると共にＰＭＯＳトランジスタＭＰ４が導通して、ビット線バイアス電圧ＢＬＤをセクタ７１のデータ線ＤＢに供給する。ＡＰＤＥ動作状態が終了すると、状態信号ＡＣＴ、ＡＣＴ／の論理レベルが反転して、ビット線電圧発生回路４１をデータ線ＤＢから切り離すと共に、ビット線バイアス電圧ＢＬＤの出力端子は接地電圧に保持される。
【００４２】
また、ビット線バイアス電圧ＢＬＤは分圧抵抗Ｒ１、Ｒ２により分圧されて、差動増幅器２１の反転入力端子に入力される。非反転入力端子には基準電圧Ｖｒｅｆが入力されており、入力端子間の差電圧が差動増幅されて差動増幅信号ＶＦＢが出力される。なお、第１実施形態では、差動増幅器２１の反転入力端子に分圧抵抗Ｒ１、Ｒ２を備え、ビット線バイアス電圧ＢＬＤを分圧して供給する場合を示しているが、ビット線バイアス電圧ＢＬＤをそのまま入力する構成とすることの他、所定の電圧レベルをシフトして入力する構成とすることもできる。
【００４３】
セクタ７１において、データ線ＤＢはＹパスゲート５１に接続される。Ｙパスゲート５１は、上位ビットの列アドレスＹＤｘｕと、状態信号ＡＣＴとの間でビットごとに論理和演算された下位ビットの列アドレスＹＤｘｌとにより選択されて、通常のデータアクセスの際には複数のビット線１１のうち１本のビット線１１が、ＡＰＤＥ動作の際には複数のビット線１１のうち少なくとも１本のビット線１１が、データ線ＤＢに接続される。通常のデータアクセスの際には、データ線ＤＢを介してデータの入出力動作をするため、１本のビット線１１が選択されることが必要であるのに対して、ＡＰＤＥ動作の際には、ビット線電圧発生回路４１から出力されるビット線バイアス電圧ＢＬＤの供給能力の範囲内で、同時に所定数のビット線１１に電圧供給をすることができる。１本のビット線に接続されている記憶セルＭＣ０乃至ＭＣ２のうち過消去記憶セルの数が多い場合には、少数のビット線１１を同時接続し、過消去記憶セルの数が少ない場合には、多数のビット線１１を同時接続することができる。
【００４４】
尚、データ線ＤＢを、Ｙパスゲート５１とビット線電圧発生回路４１との間に備えることに代えて、ビット線電圧発生回路４１とは反対方向に備える構成とすることもできる。この場合、データ線ＤＢと複数のビット線１１とを通常のデータアクセスの際に接続するパスゲートを新たに備えてやればよい。これにより、ビット線電圧発生回路４１から出力されるビット線バイアス電圧ＢＬＤをデータバスＤＢに供給する必要がなくなり、ビット線電圧発生回路４１が駆動すべき負荷を低減することができる。
【００４５】
各ビット線１１には、ソース端子が接地電圧に接続された複数の記憶セルＭＣ０乃至ＭＣ２のドレイン端子が接続されている。各ビット線１１の記憶セルＭＣ０乃至ＭＣ２のゲート端子には、ワード線ドライバＷＤ０乃至ＷＤ２からワード線ＷＬ０乃至ＷＬ２が共通に接続されている。各ワード線ドライバＷＤ０乃至ＷＤ２は、通常のデータアクセスの際には図示しない行アドレスにより択一に選択されて、記憶セルＭＣ０乃至ＭＣ２のうちのいずれか１つの記憶セルをバイアスする。選択されたワード線が接続されている、各ビット線１１の記憶セルに対してデータの入出力が行なわれる。ＡＰＤＥ動作の際には、全てのワード線ＷＬ０乃至ＷＬ２は、ワード線ドライバＷＤ０乃至ＷＤ２を非活性状態にしてローレベルがバイアスされる。ＡＰＤＥ動作は、０Ｖ以下となった過消去記憶セルの閾値電圧を０Ｖまたは０Ｖ以上の調整電圧に調整することを目的としており、調整電圧以上の正常な閾値電圧を有する記憶セルは閾値電圧が調整されることのないようにバイアスされる必要がある。そのため、上記のローレベルの電圧値は適宜に設定されたワード線バイアス電圧とすることが必要となる。
【００４６】
ＡＰＤＥ動作の際、ワード線バイアス電圧はワード線電圧発生回路３１で生成され可変基準電圧端子ＸＤＳを介してワード線ドライバＷＤ０乃至ＷＤ２から各ワード線ＷＬ０乃至ＷＬ２に供給される。ワード線電圧発生回路３１内の負電圧発生回路３２のイネーブル端子には状態信号ＡＣＴが入力され、状態信号ＡＣＴがハイレベルで活性化される。負電圧発生回路３２の出力端子は可変基準電圧端子ＸＤＳに接続されると共に、電圧補正部３３の出力端子に接続されている。
【００４７】
電圧補正部３３は、ソース端子が電源電圧ＶＣＣに接続され、ゲート端子が差動増幅信号ＶＦＢで制御されるＰＭＯＳトランジスタＭＰ１と、ＰＭＯＳトランジスタＭＰ１のドレイン端子にソース端子が接続され、ゲート端子とドレイン端子とが接続されたダイオード接続のＰＭＯＳトランジスタＭＰ２を備えており、ＰＭＯＳトランジスタＭＰ２のドレイン端子が出力端子を構成している。
【００４８】
ＰＭＯＳトランジスタＭＰ１は、電圧制御電流源あるいは電圧制御抵抗として機能しており、差動増幅信号ＶＦＢの電圧に応じてオン抵抗が可変されて導通する。電源電圧ＶＣＣからオン抵抗により降圧され、更にダイオード接続されたＰＭＯＳトランジスタＭＰ２により降圧される正電圧は、負電圧発生回路３２から出力される負電圧を補正する。すなわち、負電圧発生回路３２から出力される負電圧に対して、ＰＭＯＳトランジスタＭＰ１のゲート端子における差動増幅信号ＶＦＢによる電流制御、および電流制御されたＰＭＯＳトランジスタＭＰ１のオン抵抗とダイオード接続されたＰＭＯＳトランジスタＭＰ２とによる電源電圧ＶＣＣからの電圧降下により、可変基準電圧端子ＸＤＳに供給されるワード線バイアス電圧が補正されて出力される。
【００４９】
ここで、負電圧発生回路３２からの負電圧、およびＰＭＯＳトランジスタＭＰ２での電圧降下は固定であるところ、ＰＭＯＳトランジスタＭＰ１の電流制御が差動増幅信号ＶＦＢにより可変制御される。差動増幅信号ＶＦＢは、差動増幅器２１の出力信号であり、基準電圧Ｖｒｅｆに対するビット線バイアス電圧ＢＬＤの分圧電圧の差電圧が反転増幅される。すなわち、基準電圧Ｖｒｅｆに比して分圧電圧が高電圧となるビット線バイアス電圧ＢＬＤの状態では、差動増幅信号ＶＦＢの電圧値が降下してＰＭＯＳトランジスタＭＰ１のオン抵抗を低下させる。これにより、電源電圧ＶＣＣの供給能力が増大して可変基準電圧端子ＸＤＳへの電圧は上昇する。逆に、基準電圧Ｖｒｅｆに比して分圧電圧が低電圧となるビット線バイアス電圧ＢＬＤの状態では、差動増幅信号ＶＦＢの電圧値が上昇してＰＭＯＳトランジスタＭＰ１のオン抵抗を増大させる。これにより、電源電圧ＶＣＣの供給能力が低下して可変基準電圧端子ＸＤＳへの電圧は降下する。
【００５０】
可変基準電圧端子ＸＤＳに供給されるワード線バイアス電圧がワード線ＷＬ０乃至ＷＬ２に印加される。そのため、可変基準電圧端子ＸＤＳが電圧降下すれば同時にワード線ＷＬ０乃至ＷＬ２も電圧降下し、過消去記憶セルＭＣ０乃至ＭＣ２のうち導通する記憶セルの数が減少する。その結果、ドレイン電流の総和が減少してビット線電圧発生回路４１の駆動能力に対して動作余裕が確保されるため、ビット線バイアス電圧ＢＬＤが上昇する。可変基準電圧端子ＸＤＳの電圧上昇によりワード線ＷＬ０乃至ＷＬ２が電圧上昇すれば、過消去記憶セルＭＣ０乃至ＭＣ２のうち導通する記憶セルの数が増加する。ドレイン電流の総和が増加してビット線バイアス電圧ＢＬＤが降下する。
【００５１】
ワード線電圧発生回路３１からのバイアス条件に応じて導通する記憶セルＭＣ０乃至ＭＣ２の数が変化することにより、記憶セルのドレイン電流の総和が変化してビット線電圧発生回路４１から出力されるビット線バイアス電圧ＢＬＤが変化する。このビット線バイアス電圧ＢＬＤの変化を差動増幅器２１で常時検出しながら、検出結果に応じた差動増幅信号ＶＦＢによりワード線電圧発生回路３１からの出力電圧を補正して導通する記憶セル数を制御する。このフィードバックループにより構成されるフィードバック制御により、ワード線電圧発生回路３１の駆動能力を最大限に利用するようにビット線バイアス電圧ＢＬＤが維持される。
【００５２】
ワード線バイアス電圧検出部６２は、ソース端子が電源電圧ＶＣＣに接続され、ゲート端子が接地電圧に接続されて電流源を構成するＰＭＯＳトランジスタＭＰ３と、ソース端子が接地電圧に接続され、ゲート端子が可変基準電圧端子ＸＤＳに接続されたＮＭＯＳトランジスタＭＮ１とを備えており、両トランジスタのドレイン端子が接続されてＡＰＤＥ終了信号ＥＮＤ／が出力される。ワード線電圧発生回路３１から可変基準電圧端子ＸＤＳに出力されるワード線バイアス電圧が所定電圧に達したことを検出して、ＡＰＤＥ動作を終了させる信号ＥＮＤ／を出力する。
【００５３】
データ消去後の過消去記憶セルの閾値電圧は、データ消去状態における最大閾値電圧から負電圧領域に分布している。図２のフィードバックループによりＡＰＤＥ動作を行なうことにより、負電圧側の閾値電圧を有する記憶セルから閾値電圧の調整が行なわれ、ワード線バイアス電圧の閾値電圧に調整される。調整されるに応じて順次ワード線バイアス電圧は上昇していくので、所定電圧に達した時点をＡＰＤＥ動作の終了状態と設定することができる。
【００５４】
図２では、所定電圧をＮＭＯＳトランジスタＭＮ１の閾値電圧と同等の電圧に設定する構成である。所定電圧が入力されてＮＭＯＳトランジスタＭＮ１が導通しＰＭＯＳトランジスタＭＰ３のオン抵抗を下回ることにより、ＡＰＤＥ終了信号ＥＮＤ／をローレベルに反転させる。所定電圧を閾値電圧に設定することにより、データ消去状態における記憶セルの閾値電圧の分布の下限値を、０Ｖに比して高い正電圧とすることができ、データ消去状態における記憶セルの閾値電圧の分布の広がりを抑えることができる。
【００５５】
図３は、ワード線ドライバＷＤ０乃至ＷＤ２の具体例を示す回路図である。ＰＭＯＳトランジスタとＮＭＯＳトランジスタで構成されるインバータゲート構成を有している。ＰＭＯＳトランジスタのバックゲート端子には昇圧電圧ＶＰＰが接続されると共に、ソース端子には可変電源電圧端子ＶＰＸｊに接続されている。ＮＭＯＳトランジスタのソース端子には可変基準電圧端子ＸＤＳが接続されている。両トランジスタのドレイン端子は接続され、ワード線ＷＬｊに接続されている。ゲート端子には負論理のワード線選択信号ＷＬｊ／が入力される。
【００５６】
通常のリード動作の際には、可変電源電圧端子ＶＰＸｊには昇圧電圧ＶＰＰが印加され可変基準電圧端子ＸＤＳには基準電圧が印加された上で、選択されたワード線に対してワード線選択信号ＷＬｊ／がローレベルに遷移することにより、ワード線ＷＬｊが昇圧電圧ＶＰＰに印加される。非選択のワード線については、ワード線選択信号ＷＬｊ／がハイレベルを維持することにより、ワード線ＷＬｊが基準電圧に印加される。
【００５７】
ＡＰＤＥ動作の際には、可変電源電圧端子ＶＰＸｊには電源電圧ＶＣＣが印加され可変基準電圧端子ＸＤＳにはワード線バイアス電圧が印加された上で、ワード線の非選択状態であるワード線選択信号ＷＬｊ／がハイレベルを維持することにより、ワード線ＷＬｊがワード線バイアス電圧に印加される。ＡＰＤＥ動作ではワード線を非選択状態に維持してＮＭＯＳトランジスタを導通しておけば、フィードバックループにより可変基準電圧端子ＸＤＳに印加されるワード線バイアス電圧ＷＬｊをそのままワード線ＷＬｊに印加することができる。
【００５８】
図４は、Ｙパスゲート５１の具体例を示す回路図である。図４のＹパスゲート５１は、通常のデータアクセス時とＡＰＤＥ動作時とに共用のパスゲートの回路例を示している。データ線ＤＢと各ビット線ＢＬｉ乃至ＢＬｌとの間には、２段構成のＮＭＯＳトランジスタスイッチが備えられている。データ線側に備えられているＮＭＯＳトランジスタは、上位ビットの列アドレスＹＤ１ｕにより導通制御される。ビット線側に備えられているＮＭＯＳトランジスタは、下位ビットの列アドレスＹＤ１ｊ乃至ＹＤ１ｌにより導通制御される。
【００５９】
通常のデータアクセス時には、上位ビットの列アドレスＹＤ１ｕにより選択されたビット線ＢＬｉ乃至ＢＬｌのうちから、下位ビットの列アドレスＹＤ１ｉ乃至ＹＤ１ｌにより１本のビット線が選択されてデータ線ＤＢと接続することによりデータアクセスが行なわれる。ＡＰＤＥ動作時には、状態信号ＡＣＴとの論理和演算により下位ビットの列アドレスＹＤ１ｉ乃至ＹＤ１ｌが同時に選択され、ビット線ＢＬｉ乃至ＢＬｌがデータ線ＤＢに接続される。ビット線電圧発生回路４１から出力されるビット線バイアス電圧ＢＬＤがビット線ＢＬｉ乃至ＢＬｌに同時に供給される。
【００６０】
図４では、下位ビットの列アドレスＹＤ１ｉ乃至ＹＤ１ｌが状態信号ＡＣＴとの間で論理和演算が行なわれる結果、４本の列アドレスＹＤ１ｉ乃至ＹＤ１ｌが同時に選択される場合を例にとり説明したが、状態信号ＡＣＴとの間で論理和演算を行なう列アドレスは、上位ビットの列アドレスも含め適宜に組み合わせることができる。同時にＡＰＤＥ動作を行なうビット線の数は適宜に設定することができる。
【００６１】
データ消去動作が複数のビット線１１が選択されて行なわれた場合でも、同様のビット線１１を選択してＡＰＤＥ動作を一括して行なうことができる。また、一連のデータ消去動作が行なわれた後に、データ消去動作が行なわれたビット線１１を纏めて選択して一括してＡＰＤＥ動作を行なうことができる。ビット線電圧発生回路４１の駆動能力に合わせて同時にＡＰＤＥ動作を行なうビット線１１の数を調整することができる。
【００６２】
ＡＰＤＥ動作の開始から終了までの動作を図５に示す。ＡＰＤＥ開始信号ＳＴＡＴがハイレベルのパルス信号として入力されると、状態ラッチ回路６１にＡＰＤＥ状態がラッチされ、ハイレベルの状態信号ＡＣＴおよびローレベルの状態信号ＡＣＴ／が出力される。状態信号ＡＣＴをイネーブル端子ＥＮに受けたビット線電発生回路４１と負電圧発生回路３２とが起動し、ビット線バイアス電圧ＢＬＤが上昇すると共に、負電圧発生回路３２からワード線電圧発生回路３１を介して可変基準電圧端子ＸＤＳに負電圧が印加される。このとき状態信号ＡＣＴ／によりＮＭＯＳトランジスタＭＮ２が非導通となると共にＰＭＯＳトランジスタＭＰ４が導通してビット線バイアス電圧ＢＬＤを記憶セルＭＣ０乃至ＭＣ２のドレイン端子に印加する。ここで、起動直後のビット線バイアス電圧ＢＬＤの上昇過程においては、差動増幅器２１の反転入力端子の電圧が基準電圧Ｖｒｅｆに比して低い状態であり、差動増幅信号ＶＦＢとしてハイレベルが出力されているため、ワード線電圧発生回路３１の電圧補正部３３は起動していない。そのため、可変基準電圧端子ＸＤＳには負電圧発生回路３２から出力される負電圧がそのまま出力される。フィードバックループによる制御がかからない状態である。
【００６３】
起動後、ビット線バイアス電圧ＢＬＤが上昇し、差動増幅器２１の反転入力端子への入力電圧が基準電圧Ｖｒｅｆと同程度に到ると、フィードバックループによる制御が開始される。フィードバックループにより連続して制御がかかる結果、ビット線バイアス電圧ＢＬＤが高い場合には差動増幅信号ＶＦＢの電圧レベルが低下して可変基準電圧端子ＸＤＳの電圧レベルを上昇させビット線バイアス電圧ＢＬＤを低下させる方向に制御がかかり、ビット線バイアス電圧ＢＬＤが低い場合にはビット線バイアス電圧ＢＬＤを上昇させる方向に制御がかかり、図５に示すようにビット線バイアス電圧ＢＬＤは所定電圧に維持される。
【００６４】
この間、継続して過消去記憶セルについての閾値電圧の調整が行なわれ、負の閾値電圧を有する記憶セルが減少していくので、可変基準電圧端子ＸＤＳの電圧レベルは徐々に上昇していく。この電圧レベルがＮＭＯＳトランジスタＭＮ１の閾値電圧レベルに達するとワード線バイアス電圧検出部６２により検出される。ワード線バイアス電圧検出部６２からローレベルのパルス信号としてＡＰＤＥ終了信号ＥＮＤ／が出力され、状態ラッチ回路６１のＡＰＤＥ状態がリセットされる。状態信号ＡＣＴおよびＡＣＴ／がリセットされ、ビット線電発生回路４１と負電圧発生回路３２とが非活性化されると共に、ＰＭＯＳトランジスタＭＰ４が非導通となる。加えて、ＮＭＯＳトランジスタＭＮ２が導通してビット線電発生回路４１の出力端子を接地電圧に固定する。
【００６５】
第１実施形態によれば、データ消去後に、閾値電圧が０Ｖ以下のデプレッション領域に分布した過消去の記憶セルＭＣ０乃至ＭＣ２の閾値電圧を調整する場合、ドレイン電圧発生部であるビット線電圧発生回路４１の駆動能力に応じて、ドレイン印加電圧であるビット線バイアス電圧ＢＬＤが過負荷状態に到る前の所定ドレイン電圧に維持されるように、ゲート端子に印加されるゲート印加電圧であるワードバイアス電圧が制御されるので、ビット線電圧発生回路４１の駆動能力に関わらず、常時、その駆動能力を最大限に発揮できるバイアス条件で閾値電圧の調整動作を行なうことができる。
【００６６】
また、データ消去後に、デプレッション領域である０Ｖ以下の負電圧の領域に閾値電圧が分布した過消去の記憶セルＭＣ０乃至ＭＣ２に対して閾値電圧を調整する際、初期電圧としてゲート端子に印加される負電圧以下の閾値電圧を有する記憶セルのみを導通させることができ、ビット線電圧発生回路４１の駆動能力に応じて閾値電圧の調整動作を開始することができる。
【００６７】
また、０Ｖ以下の閾値電圧に分布する記憶セルＭＣ０乃至ＭＣ２は、負の閾値電圧側から順次調整されてワード線バイアス電圧の閾値電圧付近に調整される。負の閾値電圧側の記憶セルが調整されるに伴い、ワード線バイアス電圧は連続的に上昇するので、記憶セルの閾値電圧も順次上昇して最終的には所定ゲート電圧であるＮＭＯＳトランジスタＭＮ１の閾値電圧付近に調整される。所定ゲート電圧に応じて、記憶セルＭＣ０乃至ＭＣ２の実効的な閾値電圧分布の下限を設定することができ、調整後の閾値電圧の分布を設定することができる。データ消去動作による記憶セルの閾値電圧の特性分布を設定することができる。
【００６８】
また、ワード線バイアス電圧が実効的な閾値電圧分布の下限となるので、ワードバイアス電圧がＮＭＯＳトランジスタＭＮ１の閾値電圧であることが検出されるにより閾値電圧の調整が完了したこととすれば、調整動作の後に閾値電圧の確認を行なう必要はない。データ消去後の閾値電圧の調整期間の短縮をすることができる。
【００６９】
また、調整された閾値電圧の分布の下限値を設定することができ、データ消去動作での記憶セルＭＣ０乃至ＭＣ２の閾値電圧の特性分布を設定することができる。
【００７０】
また、ゲート印加電圧であるワードバイアス電圧が、ビット線バイアス電圧ＢＬＤと所定ドレイン電圧である基準電圧Ｖｒｅｆとの差電圧に応じて連続的に制御されるので、閾値電圧の調整期間中は、ビット線電圧発生回路４１の駆動能力に関わらず、常時、駆動能力が最大限に発揮されるバイアス条件で閾値電圧の調整動作を行なうことができる。このため、効率のよい調整動作を行なうことができ、データ消去後の過消去記憶セルＭＣ０乃至ＭＣ２に対する閾値電圧の調整期間を短縮することができる。
【００７１】
図６には、ワード線電圧発生回路の第１変形例３１Ａを示す。負電圧発生回路３２の出力端子と電源電圧ＶＣＣとの間に電圧補正部として可変抵抗回路３３Ａを含んだ抵抗分割回路３４を備える。抵抗分割回路３４から出力される分圧電圧を、バッファ回路３５を介して可変基準電圧端子ＸＤＳに供給する構成である。抵抗分割回路３４に備えられる可変抵抗回路３３Ａは、差動増幅信号ＶＦＢにより制御される。電圧補正部３３（図２）に示したようなＭＯＳトランジスタのオン抵抗を利用する構成の他、複数の抵抗素子をＭＯＳトランジスタスイッチで切り替える構成等で実現することができる。ワード線電圧発生回路３１（図２）が駆動能力を有する負電圧の出力端子について電圧補正を行なうのに対して、負荷が接続されないバッファ回路３５のリファレンス電圧について電圧補正を行なうことができ、消費電流が低減されたワード線電圧発生回路３１Ａを実現することができる。
【００７２】
図７には、ワード線電圧発生回路の第２変形例３１Ｂを示す。電圧補正部として差動増幅信号ＶＦＢで発振周波数が制御される発振器３３Ｂを備える構成である。負電圧発生回路３２がチャージポンプ回路方式で構成されている場合に、負電圧発生回路３２に供給されるポンピング用の周波数信号ｆＯＳＣを可変することにより、可変基準電圧端子ＸＤＳに供給される負電圧の電圧レベルを調整することができる。電圧値を抵抗分圧する際に必要となる分圧のための電流経路を備える必要がなく、消費電流が低減されたワード線電圧発生回路３１Ｂを実現することができる。
【００７３】
図８には、ワード線バイアス電圧検出部の第１変形例を示す。ワード線バイアス電圧検出部６２（図２）に加えて、ＭＯＳトランジスタＭＮ１のソース端子と接地電圧との間に、可変抵抗回路６３を備える構成である。可変抵抗回路６３は、図６に示した可変抵抗回路３３Ａと同様に、アナログ電圧値で調整されるＭＯＳトランジスタのオン抵抗を利用する構成の他、複数の抵抗素子をＭＯＳトランジスタスイッチで切り替える構成等で実現することができる。ＡＰＤＥ終了信号ＥＮＤ／を出力する可変基準電圧端子ＸＤＳの所定電圧を、ＮＭＯＳトランジスタＭＮ１以上の電圧値に調整する場合に適用することができる。
【００７４】
図９には、ワード線バイアス電圧検出部の第２変形例を示す。可変基準電圧端子ＸＤＳの電圧レベルを所定電圧と比較する比較器６６を備えている。所定電圧は、少なくともいずれか一方が抵抗可変機能を有する抵抗回路６４、６５により分圧されて構成されている。抵抗可変機能は、可変抵抗回路６３（図８）と同様な回路構成とすることができる。抵抗回路６５に接続されている低レベル電圧ＶＬは接地電圧または負電圧とすることができる。所定電圧を任意の電圧値に設定することができる。
【００７５】
図１０に本発明の第２実施形態の回路図を示す。第２実施形態では、複数のセクタ７１を備える場合のＡＰＤＥ動作時のバイアス印加構成について示している。ビット線電圧発生回路４１からのビット線バイアス電圧ＢＬＤの供給は、セクタゲート８１により選択されたセクタ７１に対して行なわれる。セクタゲート８１によるセクタ７１の選択は、第１実施形態におけるＹパスゲート５１の場合と同様である。すなわち、上位ビットのセクタアドレスＳＥＣｕと、状態信号ＡＣＴとの間でビットごとに論理和演算された下位ビットのセクタアドレスＳＥＣｌとにより選択される。通常のデータアクセスの際には複数のセクタ７１のうち１つのセクタ７１が選択される。ＡＰＤＥ動作の際には複数のセクタ７１のうち少なくとも１つのセクタ７１が選択される。尚、セクタ７１ごとにワード線バイアス電圧を供給する構成とすることもできる。
【００７６】
セクタゲート８１によるセクタ７１以外の回路構成、作用、効果については第１実施形態の場合と同様でありここでの説明は省略する。
【００７７】
第２実施形態によれば、データ消去動作が複数のセクタ７１が選択されて行なわれた場合でも、同様のセクタ７１を選択してＡＰＤＥ動作を一括して行なうことができる。また、一連のデータ消去動作が行なわれた後に、データ消去動作が行なわれたセクタ７１を纏めて選択して一括してＡＰＤＥ動作を行なうことができる。ビット線電圧発生回路４１の駆動能力に合わせて同時にＡＰＤＥ動作を行なうセクタ７１の数を調整することができる。
【００７８】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、本実施形態は、Ｙパスゲート５１によりＡＰＤＥ動作が行なわれるビット線１１を選択する場合を例に設定したが、これに加えてまたはこれに代えて、可変基準電圧端子ＸＤＳに印加されたワード線バイアス電圧をワード線に供給するワード線ドライバを選択する構成とすることもできる。
また、ワード線電圧発生回路３１、ビット線電圧発生回路４１を半導体記憶装置内に１つ備える場合について示したが、本発明はこれに限定されるものではなく、所定領域ごとに備える構成とすることもできる。
また、差動増幅器２１については、常に活性化されている構成について示したが、状態信号ＡＣＴまたはＡＣＴ／等の信号によりＡＰＤＥ動作の終了後に回路動作を停止する構成とすることもできる。
また、各回路の活性化・非活性化は、状態信号ＡＣＴまたはＡＣＴ／により行なわれる場合について説明したが、各回路に状態のラッチ機能を備える構成とすれば状態ラッチ回路６１は不要であり、各回路にはＡＰＤＥ開始信号ＳＴＡＴおよびＡＰＤＥ終了信号ＥＮＤ／が直接入力されるように構成することもできる。
【００７９】
（付記１） 電気的バイアスで閾値電圧を変化させることによりデータ消去が行なわれる記憶セルに対して、前記データ消去の後に閾値電圧の調整を行なう不揮発性半導体記憶装置の閾値電圧調整方法において、
前記記憶セルのドレイン端子にドレイン印加電圧を印加するドレイン電圧印加ステップと、
前記ドレイン端子に印加される前記ドレイン印加電圧と所定ドレイン電圧との比較をする比較ステップと、
前記記憶セルのゲート端子に前記比較ステップの比較結果に応じた可変ゲート印加電圧を印加することにより前記ドレイン電圧印加ステップを制御する、ゲート電圧印加ステップとを有することを特徴とする不揮発性半導体記憶装置の閾値電圧調整方法。
（付記２） 前記ゲート電圧印加ステップにおいて前記可変ゲート印加電圧が連続的に変化されることにより、前記ドレイン電圧印加ステップにおいて前記ドレイン印加電圧が所定ドレイン電圧に維持されることを特徴とする付記１に記載の不揮発性半導体記憶装置の閾値電圧調整方法。
（付記３） 前記ゲート電圧印加ステップでは、前記比較ステップにおける前記所定ドレイン電圧に対する前記ドレイン印加電圧の差電圧に応じて、前記可変ゲート印加電圧が制御されることを特徴とする付記２に記載の不揮発性半導体記憶装置の閾値電圧調整方法。
（付記４） 前記可変ゲート印加電圧は、正の前記差電圧に応じて電圧値が上昇し、負の前記差電圧に応じて電圧値が降下するように制御されることを特徴とする付記３に記載の不揮発性半導体記憶装置の閾値電圧調整方法。
（付記５） 前記可変ゲート印加電圧は、初期電圧から最終電圧に向けて連続的に増加することを特徴とする付記１に記載の不揮発性半導体記憶装置の閾値電圧調整方法。
（付記６） 前記可変ゲート印加電圧の初期電圧は、前記記憶セルのソース端子への印加電圧に対して負電圧であることを特徴とする付記１に記載の不揮発性半導体記憶装置の閾値電圧調整方法。
（付記７） 前記可変ゲート印加電圧の最終電圧は、前記データ消去の状態を示す前記記憶セルのうちの最大閾値電圧以下の所定ゲート電圧であることを特徴とする付記１に記載の不揮発性半導体記憶装置の閾値電圧調整方法。
（付記８） 前記可変ゲート印加電圧を常時監視し所定ゲート電圧に達したことを検出することにより、前記閾値電圧の調整の停止指示を行なう調整動作停止指示ステップを有することを特徴とする付記１に記載の不揮発性半導体記憶装置の閾値電圧調整方法。
（付記９） 前記所定ゲート電圧を可変する検出電圧調整ステップを有することを特徴とする付記８に記載の不揮発性半導体記憶装置の閾値電圧調整方法。
（付記１０） 前記所定ドレイン電圧は、昇圧された電圧であることを特徴とする付記１に記載の不揮発性半導体記憶装置の閾値電圧調整方法。
（付記１１） 前記閾値電圧の調整は、記憶セルアレイ内の前記データ消去が行なわれた消去領域に対して、一括して行なわれることを特徴とする付記１に記載の不揮発性半導体記憶装置の閾値電圧調整方法。
（付記１２） 前記閾値電圧の調整は、記憶セルアレイ内の前記データ消去が行なわれた消去領域に含まれる複数のビット線のうち所定数の前記ビット線に対して、一括して行なわれることを特徴とする付記１に記載の不揮発性半導体記憶装置の閾値電圧調整方法。
（付記１３） 電気的バイアスで閾値電圧を変化させることにより記憶セルのデータ消去が行なわれる不揮発性半導体記憶装置において、
前記データ消去の後に前記記憶セルの閾値電圧の調整を行なうにあたり、
閾値電圧調整信号に基づき活性化され、前記記憶セルのドレイン端子にドレイン印加電圧を供給するドレイン電圧発生部と、
前記ドレイン印加電圧を検出するドレイン電圧検出部と、
前記閾値電圧調整信号に基づき活性化され、前記ドレイン電圧検出部からのドレイン電圧検出信号に応じて、前記記憶セルのゲート端子に印加される可変ゲート印加電圧を制御するゲート電圧発生部とを備えることを特徴とする不揮発性半導体記憶装置。
（付記１４） 前記ゲート電圧発生部において前記可変ゲート印加電圧を連続的に変化させることにより、前記ドレイン印加電圧が所定ドレイン電圧に維持されることを特徴とする付記１３に記載の不揮発性半導体記憶装置。
（付記１５） 前記ドレイン電圧検出部は、前記所定ドレイン電圧に基づき入力される基準入力信号と、前記ドレイン印加電圧に基づき入力される入力信号とにより、前記ドレイン電圧検出信号を出力する差動増幅器を備えることを特徴とする付記１３に記載の不揮発性半導体記憶装置。
（付記１６） 前記ゲート電圧発生部は、前記ドレイン電圧検出信号により制御される電圧補正部を備え、
前記電圧補正部は、
前記所定ドレイン電圧に対して前記ドレイン印加電圧が高い電圧であることを示す前記ドレイン電圧検出信号に対しては、正の電圧補正を行ない、
前記所定ドレイン電圧に対して前記ドレイン印加電圧が低い電圧であることを示す前記ドレイン電圧検出信号に対しては、負の電圧補正を行なうことを特徴とする付記１３に記載の不揮発性半導体記憶装置。
（付記１７） 前記可変ゲート印加電圧が所定ゲート電圧であることを検出するゲート電圧検出部を備え、
前記ゲート電圧検出部からのゲート電圧検出信号に基づき、前記ドレイン電圧発生部または前記ゲート電圧発生部の少なくとも何れか一方が非活性化されることを特徴とする付記１３に記載の不揮発性半導体記憶装置。
（付記１８） 前記ゲート電圧検出部は、前記所定ゲート電圧を設定する所定ゲート電圧設定部を備えることを特徴とする付記１７に記載の不揮発性半導体記憶装置。
（付記１９） 記憶セルアレイが所定領域ごとに区画されるセクタを少なくとも１つ選択して消去セクタとして前記データ消去が行なわれる場合、
前記ドレイン電圧発生部または前記ゲート電圧発生部の少なくとも何れか一方を、前記消去セクタに接続するセクタゲート部を備え、
前記消去セクタに対して一括して前記閾値電圧の調整が行なわれることを特徴とする付記１３に記載の不揮発性半導体記憶装置。
（付記２０） 前記ドレイン電圧発生部または前記ゲート電圧発生部の少なくとも何れか一方を、前記データ消去が行なわれる消去セクタに含まれる複数のビット線のうちの所定数のビット線に接続するパスゲート部を備え、
前記所定数のビット線に対して一括して前記閾値電圧の調整が行なわれることを特徴とする付記１３に記載の不揮発性半導体記憶装置。
【００８０】
【発明の効果】
本発明によれば、記憶データを電気的に書き換えることができる不揮発性半導体記憶装置において、消去動作により過消去の記憶セルが多数存在する場合にも、消去後の閾値電圧調整のために導通する過消去の記憶セル数を最大限に維持するように記憶セルのゲート電圧が連続的に制御され、短時間で閾値電圧の調整を行なうことができる不揮発性半導体記憶装置の閾値電圧調整方法、および不揮発性半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の原理図である。
【図２】第１実施形態の回路図である。
【図３】ワード線ドライバの具体例を示す回路図である。
【図４】Ｙパスゲートの具体例を示す回路図である。
【図５】第１実施形態の動作波形を示す波形図である。
【図６】ワード線電圧発生回路の第１変形例を示す回路図である。
【図７】ワード線電圧発生回路の第２変形例を示す回路図である。
【図８】ワード線バイアス電圧検出部の第１変形例を示す回路図である。
【図９】ワード線バイアス電圧検出部の第２変形例を示す回路図である。
【図１０】第２実施形態の回路図である。
【図１１】消去動作状態にバイアスされた記憶セルの断面図である。
【図１２】消去動作およびＡＰＤＥ動作における記憶セルの閾値電圧の分布図である。
【図１３】従来技術におけるＡＰＤＥ動作時のバイアス関係を示す回路ブロック図である。
【図１４】他の従来技術におけるＡＰＤＥ動作時のゲート電圧波形を示す波形図である。
【符号の説明】
１１ ビット線
２１ 差動増幅器
３１ ワード線電圧発生回路
３２ 負電圧発生回路
３３ 電圧補正部
４１ ビット線電圧発生回路
５１ Ｙパスゲート
６１ 状態ラッチ回路
６２ ワード線バイアス電圧検出部
７１ セクタ
８１ セクタゲート
ＢＬＤ ビット線バイアス電圧
ＤＢ データ線
ＥＮＤ／ ＡＰＤＥ終了信号
ＭＣ０乃至ＭＣ２ 記憶セル
Ｒ１、Ｒ２ 分圧抵抗
ＳＥＣｌ 下位ビットのセクタアドレス
ＳＥＣｕ 上位ビットのセクタアドレス
ＳＴＡＴ ＡＰＤＥ開始信号
ＶＦＢ 差動増幅信号
Ｖｒｅｆ 基準電圧
ＷＬ０乃至ＷＬ２ ワード線
ＹＤｘｌ 下位ビットの列アドレス
ＹＤｘｕ 上位ビットの列アドレス
ＸＤＳ 可変基準電圧端子
Claims (10)
- 電気的バイアスで閾値電圧を変化させることによりデータ消去が行なわれる記憶セルに対して、前記データ消去の後に閾値電圧の調整を行なう不揮発性半導体記憶装置の閾値電圧調整方法において、
前記記憶セルのドレイン端子にドレイン印加電圧を印加するドレイン電圧印加ステップと、
前記ドレイン端子に印加される前記ドレイン印加電圧と所定ドレイン電圧との比較をする比較ステップと、
前記記憶セルのゲート端子に前記比較ステップの比較結果に応じた可変ゲート印加電圧を印加することにより前記ドレイン電圧印加ステップを制御する、ゲート電圧印加ステップとを有することを特徴とする不揮発性半導体記憶装置の閾値電圧調整方法。 - 前記ゲート電圧印加ステップにおいて前記可変ゲート印加電圧が連続的に変化されることにより、前記ドレイン電圧印加ステップにおいて前記ドレイン印加電圧が所定ドレイン電圧に維持されることを特徴とする請求項１に記載の不揮発性半導体記憶装置の閾値電圧調整方法。
- 前記可変ゲート印加電圧の初期電圧は、前記記憶セルのソース端子への印加電圧に対して負電圧であることを特徴とする請求項１に記載の不揮発性半導体記憶装置の閾値電圧調整方法。
- 前記可変ゲート印加電圧を常時監視し所定ゲート電圧に達したことを検出することにより、前記閾値電圧の調整の停止指示を行なう調整動作停止指示ステップを有することを特徴とする請求項１に記載の不揮発性半導体記憶装置の閾値電圧調整方法。
- 前記所定ゲート電圧を可変する検出電圧調整ステップを有することを特徴とする請求項４に記載の不揮発性半導体記憶装置の閾値電圧調整方法。
- 電気的バイアスで閾値電圧を変化させることにより記憶セルのデータ消去が行なわれる不揮発性半導体記憶装置において、
前記データ消去の後に前記記憶セルの閾値電圧の調整を行なうにあたり、
閾値電圧調整信号に基づき活性化され、前記記憶セルのドレイン端子にドレイン印加電圧を供給するドレイン電圧発生部と、
前記ドレイン印加電圧を検出するドレイン電圧検出部と、
前記閾値電圧調整信号に基づき活性化され、前記ドレイン電圧検出部からのドレイン電圧検出信号に応じて、前記記憶セルのゲート端子に印加される可変ゲート印加電圧を制御するゲート電圧発生部とを備えることを特徴とする不揮発性半導体記憶装置。 - 前記ドレイン電圧検出部は、前記所定ドレイン電圧に基づき入力される基準入力信号と、前記ドレイン印加電圧に基づき入力される入力信号とにより、前記ドレイン電圧検出信号を出力する差動増幅器を備えることを特徴とする請求項６に記載の不揮発性半導体記憶装置。
- 前記ゲート電圧発生部は、前記ドレイン電圧検出信号により制御される電圧補正部を備え、
前記電圧補正部は、
前記所定ドレイン電圧に対して前記ドレイン印加電圧が高い電圧であることを示す前記ドレイン電圧検出信号に対しては、正の電圧補正を行ない、
前記所定ドレイン電圧に対して前記ドレイン印加電圧が低い電圧であることを示す前記ドレイン電圧検出信号に対しては、負の電圧補正を行なうことを特徴とする請求項６に記載の不揮発性半導体記憶装置。 - 前記可変ゲート印加電圧が所定ゲート電圧であることを検出するゲート電圧検出部を備え、
前記ゲート電圧検出部からのゲート電圧検出信号に基づき、前記ドレイン電圧発生部または前記ゲート電圧発生部の少なくとも何れか一方が非活性化されることを特徴とする請求項６に記載の不揮発性半導体記憶装置。 - 前記ゲート電圧検出部は、前記所定ゲート電圧を設定する所定ゲート電圧設定部を備えることを特徴とする請求項９に記載の不揮発性半導体記憶装置。
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