KR0172831B1 - 비휘발성 메모리를 프로그램하는 방법 - Google Patents

비휘발성 메모리를 프로그램하는 방법 Download PDF

Info

Publication number
KR0172831B1
KR0172831B1 KR1019950030440A KR19950030440A KR0172831B1 KR 0172831 B1 KR0172831 B1 KR 0172831B1 KR 1019950030440 A KR1019950030440 A KR 1019950030440A KR 19950030440 A KR19950030440 A KR 19950030440A KR 0172831 B1 KR0172831 B1 KR 0172831B1
Authority
KR
South Korea
Prior art keywords
programming
voltage
drain
source
level
Prior art date
Application number
KR1019950030440A
Other languages
English (en)
Other versions
KR970016941A (ko
Inventor
최웅림
Original Assignee
문정환
엘지반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 문정환, 엘지반도체주식회사 filed Critical 문정환
Priority to KR1019950030440A priority Critical patent/KR0172831B1/ko
Priority to US08/542,651 priority patent/US5566111A/en
Priority to TW084111580A priority patent/TW284884B/zh
Priority to MYPI96000171A priority patent/MY115787A/en
Priority to RU96101895A priority patent/RU2111555C1/ru
Priority to JP6518996A priority patent/JP3211146B2/ja
Priority to CN96102818A priority patent/CN1104010C/zh
Priority to DE69636063T priority patent/DE69636063T2/de
Priority to EP96113461A priority patent/EP0763829B1/en
Priority to SG1996010550A priority patent/SG68590A1/en
Publication of KR970016941A publication Critical patent/KR970016941A/ko
Application granted granted Critical
Publication of KR0172831B1 publication Critical patent/KR0172831B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3468—Prevention of overerasure or overprogramming, e.g. by verifying whilst erasing or writing
    • G11C16/3486—Circuits or methods to prevent overprogramming of nonvolatile memory cells, e.g. by detecting onset or cessation of current flow in cells and using the detector output to terminate programming
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G11C11/5635—Erasing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3468—Prevention of overerasure or overprogramming, e.g. by verifying whilst erasing or writing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/562—Multilevel memory programming aspects
    • G11C2211/5624—Concurrent multilevel programming and programming verification

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)
  • Non-Volatile Memory (AREA)

Abstract

본 발명은 콘트롤 게이트, 플로팅 게이트, 드레인, 소오스 그리고 상기 드레인과 상기 소오스 사이에 위치된 채널영역으로 구성된 반도체 비휘발성 메모리셀(EEPROM cell)에 있어서, 멀티레벨의 프로그래밍시에 프로그래밍과 동시에 자동으로 조회(auto-verify)를 수행하고 상기 각 레벨의 문턱전압 시프트(threshold voltage shift)를 상기 콘트롤 게이트에 인가되는 전압으로 조절(adjust)하는 프로그래밍 방법을 제공한다.
상기 각 문턱레벨의 프로그래밍중에 상기 드레인과 상기 소오스 사이에 흐르는 전류를 모니터링하고 그 전류가 설정된 기준전류(reference current)에 도달할 때 프로그래밍 중지신호를 발생시킨다.
상기 기준전류는 상기 각 레벨의 프로그래밍에 대해 고정된 값으로 두고 상기 콘트롤 게이트에 인가된 전압으로 상기 각 문턱전압을 콘트롤 함으로써 상기 콘트롤 게이트 전압과 상기 각 레벨의 문턱전압은 서로 선형적인(linear)관계에 있다.

Description

비휘발성 메모리를 프로그램하는 방법
제1도 (a)는 가장 일반적인 비휘발성 메모리셀의 회로도.
제1도 (b)는 제1도 (a)에 따른 비휘발성 메모리셀의 오토 조회 프로그래밍 원리를 설명하기 위한 그래프.
제2도는 본 발명의 실시예에 따른 전류검출을 이용한 프로그래밍 방법을 설명하는 다이어그램.
제3도 (a)내지 제3도 (g)는 제2도의 각 노드들에서의 파형을 나타내는 파형도.
제4도는 본 발명의 실시예에 따른 2단레벨 또는 멀티레벨 프로그래밍 과정을 보여주는 플로우챠트.
제5도 (a)는 제1도 (a)에 나타낸 비휘발성 메모리셀의 커패시턴스 등가회로도.
제5도 (b)는 프로그램하고자 하는 문턱레벨들과 그에 상응하여 인가되는 콘트롤 게이트의 전압들의 관계를 보여주는 그래프.
제5도 (c)는 각 레벨의 프로그래밍 시작에서 종료까지의 드레인 전류변화를 보여주는 그래프.
* 도면의 주요부분에 대한 부호의 설명
1 : 콘트롤게이트 2 : 플로우팅 게이트
3 : 소오소 4 : 채널영역
5 : 드레인 6 : 제 1 전압원
7 : 제 2 전압원 8 : 제 3 전압원
9 : 전류검출부 10 : 비휘발성 메모리셀
본 발명은 비휘발성 메모리를 프로그램하는 방법에 관한 것이다.
일반적으로 EEPROM, Flash EEPROM 등의 비휘발성 반도체 메모리를 데이터 저장미디어(mass storage media)로 사용하고자 할 때 가장 큰 문제점은 상기 메모리의 비트당 가격(cost-per bit)이 너무 비싸다는 것이다.
이러한 문제점을 해결하기 위한 방안으로 최근 멀티 비트셀(multibit-cell)에 관한 연구가 진행되고 있다.
종래의 비휘발성 메모리의 집적도는 메모리셀의 갯수와 일대일 대응관계에 있다.
반면에 멀티 비트셀은 메모리셀 하나에 2비트 이상의 데이터(data)를 저장함으로써 메모리셀의 사이즈를 줄이지 않고도 동일 칩 면적에 데이터의 저장집적도를 크게 높일 수 있다.
멀티 비트셀(multibit-cell)을 구현하기 위해서는 각 메모리셀에 3개 이상의 문턱전압 레벨(threshold voltage level)을 프로그램 해야 한다.
예를들면 셀당 2비트(two bits)의 데이터(data)를 저장하기 위해서는 22=4, 즉 4단계의 문턱레벨로 각 셀을 프로그램(program) 할 수 있어야 한다.
이때, 4단계의 문턱레벨(threshold level)은 논리적으로 00, 01, 10, 11의 각 로직상태로 대응시킨다.
이와 같은 멀티레벨(multilevel) 프로그램에 있어서 가장 큰 과제는 각 문턱전압 레벨이 통계적인 분포를 갖는다는 점이고 이 값은 약 0.5V에 이른다.
따라서 각각의 문턱레벨을 정확하게 조절(adjust)하여 분포를 줄일수록 보다 많은 레벨을 프로그램할 수 있게 되고, 셀당 비트수도 증가시킬 수 있게 된다.
상기의 전압분포를 줄이기 위한 한 방법으로서 일반적으로 프로그램과 조회를 반복하여 프로그래밍을 수행하는 기법을 사용하고 있다.
이 기법에서는 원하는 문턱레벨로 비휘발성 메모리셀을 프로그램하기 위해 일련의 프로그램 전압펄스(a series of voltage pulses)를 셀에 인가한다.
셀이 원하는 문턱레벨에 도달했는지를 조회(verify)하기 위해 각 전압펄스들 사이에서 읽기(reading) 과정이 수행되어진다.
각 조회중에, 조회된 문턱레벨값이 원하는 문턱레벨값에 도달하면 프로그래밍 과정은 스톱된다.
이러한 프로그램과 조회를 반복 수행하는 방식에서는 유한한 프로그램 전압펄스 폭으로 인한 문턱레벨의 에러분포를 줄이기 어렵다.
또한 상기 프로그램과 조회를 반복하는 엘고리듬을 회로로 구현하게 되므로 칩의 주변회로 면적이 증가된다.
또한, 상기의 반복적인 방법은 프로그램 시간이 길어지는 단점이 있다.
이와 같은 단점을 제거하기 위해서 SunDisk사의 R.Cernea는 1996. 6. 6에 등록된 U.S. Pat. No.5,422,842에서 프로그래밍과 동시에 조회하는 기법을 소개하였다.
제1도 (a)는 위 특허에 기술된 전기적으로 쓰기 가능한 반도체 비휘발성 메모리셀(EEPROM)의 심볼이며 동시에 회로도를 나타낸 것이다.
제1도 (a)에 나타낸 바와 같이, 그 비휘발성 메모리셀은, 콘트롤 게이트(1), 플로팅 게이트(2), 소오스(3), 채널영역(4) 및 드레인(5)으로 구성된다.
프로그래밍이 일어날 만큼 충분한 전압을 콘트롤 게이트(1) 및 드레인(5)에 인가하면 드레인(5)과 소오스(3) 사이에 전류가 흐른다.
이 전류를 주어진 기준전류(Reference Current)와 비교하여 기준전류 보다 같거나 작은 값에 도달하면 프로그램 중지신호(programming completion signal)를 발생시킨다.
이러한 과정은 그림 제1도 (b)에 잘 나타나 있다.
이 선행기술에서는 프로그래밍과 동시에 자동으로 프로그램 상태를 조회(auto verify)함으로써 프로그램과 조회를 반복하는 반복기법의 단점을 어느 정도 보완할 수 있다.
그러나 상기 R.Cernea의 기법에서는 상기 메모리셀의 콘트롤 게이트(b)에 인가되는 전압을 문턱레벨을 조절하지 않는다.
또한 1991. 8. 27에 등록된 U.S. Pat. No.5,043,940의 미국특허에서는 각 레벨에 해당하는 기준전류들을 변화시키는 방법으로 멀티레벨 프로그래밍을 수행하였다.
이러한 기법에서는 그림 제1도 (b)에서 보여 주듯이 검침의 기준전류(Reference Current)들은 일반적으로 셀의 문턱전압들과 명백한(explicit) 관계에 있지 않고, 또한 선형(linear)적인 관계에 있지 않다.
따라서 상기 선행기술과 같은 전류제어(current controlled)방식에서는 직접적이고 효과적으로 멀티레벨을 콘트롤하기 어려운 단점이 있다.
따라서 상기 선행기술과 같은 전류제어(current controlled) 방식에서는 직접적이고 효과적으로 멀티레벨을 콘트롤하기 어려운 단점이 있다.
본 발명은 상기 문제점을 제거키 위한 것이고, 2단레벨 또는 멀티레벨의 프로그래밍중에 문턱레벨의 동시 조회가 가능한 비휘발성 메모리를 프로그래밍하는 방법을 제공하는데 그 목적이 있다.
본 발명의 또 다른 목적은 2단레벨 또는 멀티레벨의 프로그래밍시 각 문턱레벨을 콘트롤 게이트에 인가되는 전압으로 조절하고, 각 문턱벨과 그에 상응하는 콘트롤게이트의 인가전압은 서로 선형적인 관계에 있는 비휘발성 메모리를 프로그래밍하는 방법을 제공하는데 있다.
위의 목적을 달성하기 위하여, 본 발명은 콘트롤 게이트, 플로팅 게이트, 드레인, 소오스, 그리고 상기 드레인과 상기 소오스 사이에 위치된 채널영역으로 구성된 비휘발성 메모리셀(EEPROM cell)에 있어서, 상기 비휘발성 메모리셀이 프로그램되고 상기 채널영역에서 인버젼층이 형성되도록 상기 콘트롤 게이트에는 두개 이상의 문턱레벨의 프로그래밍시 각 문턱레벨의 프로그래밍 마다 상응하여 변화되는 제 1 전압을, 상기 드레인과 상기 소오스에는 상기 드레인에 인가되는(apply) 전압이 상기 소오스에 인가되는 전압보다 높도록 각각 제 2 전압과 제 3 전압을 인가하는(apply) 스텝; 그리고 상기 비휘발성 메모리셀의 상기 각 문턱레벨의 프로그래밍중에 상기 드레인과 상기 소오스 사이에 흐르는 전류를 모니터링하고 그 전류가 설정된 기준전류(reference current)에 도달할 때 프로그래밍이 중지되도록 상기 콘트롤 게이트와 상기 드레인과 상기 소오스에 각각 인가된 제 1 전압과 제 2 전압과 제 3 전압중 적어도 하나의 인가를 중단하는 스텝을 구비함을 특징으로 하는 비휘발성 메모리를 프로그래밍하는 방법을 제공한다.
[실시예]
제2도는 본 발명의 프로그래밍 방법을 설명하기 위한 비휘발성 메모리 장치의 구성 다이어그램이다.
제2도의 구성 다이어그램은 제 1 전압원(6), 제2 전압원(7), 제 3 전압원(8), 전류검출부(9) 및 제1도 (a)에 나타낸 비휘발성 메모리셀(1)로 구성된다.
여기서 제1도 (a)에 표시된 비휘발성 메모리셀의 심볼은 가장 일반적인 구조이다.
다시 말하면 기존의 다양한 형태의 단순적층구조(simple stacted-gate), 채널분리형구조(split-channel structure) 등의 비휘발성 메모리셀을 프로그래밍 동작 모드에서의 구조로 단순화 시키면 제1도 (a)와 같은 구조로 된다.
미설명 부호(symbol) PS는 외부에서 공급되는 프로그래밍 스타트 신호를 지시하며, VST는 프로그래밍 스톱(stop)신호를 지시한다.
제 1 전압원(6)은 멀티레벨 프로그래밍중 I번째 문턱레벨의 프로그래밍을 위해 비휘발성 메모리셀(10)의 콘트롤 게이트(1)에 전압 VC,i(i = 0, 1, 2, n-1)을 제공한다.
따라서, 전압VC,i는 각 레벨마다 변화되는 값을 갖는다.
제 2 전압원(7)은 드레인(5)에 전압 VD를 인가시킨다.
제 3 전압원(8)은 소오스(3)에 전압 VS를 인가시킨다.
여기서 VS는 임의의 값이 가능하지만 설명의 편의를 위해 그라운드 전압(GND voltage)으로 가정한다.
여기서, 미설명 부호 ID,i(t)는 드레인에 전류를 지시한다.
전류검출부는 기준전류값 IREF을 갖으며 I번째 문턱레벨의 프로그래밍중 드레인에 흐르는 전류 ID,i(t)가 기준전류 IREF에 도달할 때 프로그래밍 스톱신호 VST를 발생시킨다.
이때의 시간 TP,i는 i번째 문턱레벨의 프로그래밍이 완료된 시간을 의미한다.
여기서, 전류검출부(9)의 기준전류 IREF는 본 발명의 프로그래밍 방법을 이용하는 비휘발성 메모리셀(10)의 전기적 특성에 의해 결정된다.
드레인(5)의 전류 ID,i(t)를 다시 정의하면, 드레인 전류 ID,i(t)는 시간에 종속적인 전류값이다.
이 전류값 ID,i(t)는 I번째 레벨의 프로그래밍중에 플로팅 게이트(2)에서의 전압 VF,i(t)에 의해 트리거된(triggered) 드레인(5)에서의 전류값을 의미하며 프로그래밍의 초기에 가장 큰 값을 갖으며, 프로그래밍이 진행되는 동안 감소한다.
그리고 그 감소된 값이 전류검출부(9)의 기준전류 IREF에 도달하는 시점에서 전류검출부(9)에서 프로그램 스톱신호 VST를 발생시킨다.
상술한 바와 같은 조건하에서, 2단레벨 또는 멀티레벨의 프로그래밍 과정을 제2도와, 제3도 및 제4도를 참조하여 설명하기로 한다.
제3도 (a) 내지 제3도 (g)는 제2도의 각 노드들(nodes)에서의 파형을 나타낸 것이고, 제4도는 본 발명에 따른 2단레벨 또는 멀티레벨 프로그래밍 과정을 보여주는 플로우챠트이다.
이하에서, 제4도의 플로우챠트를 참조하여 본 발명에 따른 비휘발성 메모리셀의 프로그래밍 방법을 상세히 설명하기로 한다.
먼저, 본 발명에 따른 프로그래밍 방법은 이미 전술한 바와 같이 크게, 콘트롤 게이트(1), 플로팅 게이트(2), 드레인(5), 소오스(3) 그리고 상기 드레인(5)과 상기 소오스(3) 사이에 위치된 채널영역(4)으로 구성된 비휘발성 메모리셀(EEPROM cell)에 있어서, 상기 비휘발성 메모리셀(10)이 프로그램되고 상기 채널영역(4)에는 인버젼층이 형성되도록 상기 콘트롤 게이트(1)에는 두 개 이상의 문턱레벨의 프로그래밍시 각 문턱레벨의 프로그래밍 마다 상응하여 변화되는 제 1 전압을, 상기 드레인(5)과 상기 소오스(3)에는 상기 드레인(5)에 인가되는(apply) 전압이 상기 소오스(3)에 인가되는 전압보다 높도록 각각 제 2 전압과 제 3 전압을 인가하는(apply) 스텝; 그리고 상기 비휘발성 메모리셀(10)의 상기 각 문턱레벨의 프로그래밍중에 상기 드레인(5)과 상기 소오스(3) 사이에 흐르는 전류를 모니터링하고 그 전류가 설정된 기준전류(reference current)에 도달할 때 프로그래밍이 중지되도록 상기 콘트롤 게이트(1)와 상기 드레인(5)과 상기 소오스(3)에 각각 인가된 제 1 전압과 제 2 전압과 제 3 전압중 하나의 인가를 중단하는 스텝을 구비한다.
이를 상세히 설명하면 다음과 같다.
프로그래밍을 수행하기 전에 해당 셀이 소거상태에 있다고 가정한다.
여기서 소거상태는 곧 최하위 레벨인 레벨제로를 의미한다.
여기서, P형 기판(제3도에서 도시되지 않았음)위의 n형 채널이 형성되는 구조의 플로팅 게이트 EFT(Field Effect Transistor)라고 가정한다.
먼저, 외부로부터 2단레벨 또는 멀티레벨 프로그래밍을 위해 제3도 (a)와 같이 프로그래밍 스타트 신호(PS)가 제공되면, i번째 레벨의 프로그래밍을 위해 콘트롤 게이트(1)에 인가되기 위한 전압 VC,i가 셋팅된다.
그리고 제3도 (a)의 프로그래밍 스타트 신호(PS)가 제공됨과 동시에 제 1 전압원(6)과 제 2 전압원(7)으로 부터는 제3도 (b)에 나타낸 전압 VC,i와 VD가 콘트롤 게이트(1)와 드레인(5)에 각각 공급된다.
이에 따라, 플로팅 게이트(2)에는 i번째 문턱레벨의 프로그래밍을 위해 전자(electron)가 공급된다.
여기서 플로팅 게이트(2)에 전하를 공급하는 프로그래밍 방법(mechanism)은 어떤 것이라도 상관없다.
일방적으로 핫 캐리어 주입(Hot Carrier Injection) 또는 터너링(tunneling) 메카니즘중 하나를 이용한다.
전압 VC,i와 VD가 콘트롤 게이트(1)와 드레인(5)에 인가된 후, 플로팅 게이트(2)의 전압변화를 모니터링 하기 위해 전류검출부(9)가 작동된다(turned-on).
또한 전압 VC,i와 VD가 콘트롤 게이트(1)와 드레인(5)에 인가되면, 플로팅 게이트(2)에는 제3도 (c)에 나타낸 바와 같이, i번째 문턱레벨 프로그래밍을 위한 전압 VF,i(t)가 플로팅 게이트(2)에 걸리게 되고 상기 FET의 채널영역에서 인버젼층(inversion layer)이 형성된다.
실제로 소오스(3)와 드레인(5) 및 채널영역(4)은 반도체 기판(도시되지 않음)에 위치되므로, 인버젼층이 형성되면 전류가 드레인(5)으로부터 채널영역(4)을 거쳐 소오스(3)로 흐르게 된다.
이때, 드레인(5)에는 전류 ID,i(t)가 흐르게 되고, 제3도 (d)에 나타낸 바와 같이 이 전류 ID,i(t)는 초기에 가장 큰 값을 갖고, 프로그래밍이 진행됨에 따라 전자들이 플로팅 게이트(2)로 주입되어 플로팅 게이트 전압이 작아지므로 ID,i(t)도 감소하게 된다.
이와 같이 i번째 문턱레벨의 프로그래밍중에 전류검출부(9)는 이 드레인 전류 ID,i(t)를 모니터링( monitoring) 한다.
그리고 그 값이 제3도 (d)에 나타낸 바와 같이 기준전류 IREF에 도달하면 i번째 문턱레벨 프로그래밍이 완료된 것으로 간주하여 제3도 (e)에 나타낸 바와 같이 프로그래밍 스톱신호(VST)를 출력한다.
여기서, 전류검출부(9)는 드레인(5)에서 전류 ID,i(t)를 모니터링하는 것으로 설명하였으나, 실질적으로 제3도 (c)와 (g)에 나타낸 바와 같이 프로그래밍중에 플로팅 게이트(2)에서의 전압 또는 전하량 변화를 모니터링하는 것으로 설명될 수도 있다.
즉, 제3도 (c)에 나타낸 바와 같이 드레인 전류가 기준전류 IREF에 도달할 때 플로팅 게이트 전압은 기준전류 IREF에 상응하는 플로팅 게이트(2)에서의 기준전압 VF REF값에 도달한다.
또한, 전류 ID,i(t)의 모니터링은 채널영역(4)에 형성된 그 인버젼(inversion)층의 도전도(conductivity)를 모니터링하는 것으로 설명될 수도 있다.
제2도에서 프로그래밍 스톱신호 VST는 제 1 전압원과 제 2 전압원에 인가되고 제 1 전압원 및/또는(and/or) 제 2 전압원은 이 프로그래밍 스톱신호 VST에 응답하여 제3도 (b)에 나타낸 바와 같이 전압 VC,i와 전압 VD를 각각 콘트롤 게이트(1)와 드레인(5)에 공급하는 것을 중단한다.
즉, t = tP,i인 지점에서 전류 ID,i(t)가 기준전류 IREF이하인 것으로 검출되면 i번째 문턱레벨 프로그래밍이 완료된다.
그러므로, 시간 tP,i는 i번째 문턱레벨이 프로그램된 시간을 의미한다.
제3도 (f)는 i번째 문턱레벨 프로그래밍이 1과 2인 경우에 있어서, 콘트롤 게이트(1)에서의 문턱전압들 VC TH,1, VC TH,2의 시간에 대한 변화를 보여주는 그래프이다.
제3도 (f)는 또한 멀티레벨 프로그래밍중 레벨의 차수가 증가됨에 따라 콘트롤게이트(1)에서의 문턱전압 VC TH,1또한 증가됨을 보여주며, 이것은 VC,1를 증가시켜 프로그래밍 하면 된다.
여기서 첫 번째 레벨과 두 번째 레벨의 프로그램 시간(각각 tP,1, tP,2)이 서로 다른 것을 각 레벨에 해당하는 콘트롤 게이트 전압과 문턱전압 변화량이 다르기 때문이다.
한편, 제3도 (g)는 i번째 문턱레벨이 첫 번째와, 두 번째 문턱레벨인 경우에 있어서 초기 플로팅 게이트(2)에서의 전하량 QF,0(0)로부터 첫 번째 문턱레벨 프로그래밍이 완료되는 QF,1(tP,1)과 두 번째 문턱레벨 프로그래밍이 완료되는 QF,2(tP,2)까지의 플로팅 게이트(2)에서의 전하변화량을 보여주는 그래프이다.
제3도 (g)에 따르면 플로팅 게이트(2)에서의 전압 VF,1(t)와 VF,2(t)가 기준전류 IREF에 상응하는 플로팅 게이트(2)에서의 기준전압 VF REF에 도달할 때(t = t,P,1, t = tP,2).
플로팅 게이트(2)에서의 전하량은 초기치 QF,0(0)로부터 각각 QF,1(t,P,1)과 QF,2(t,P,2)까지 증가됨을 알 수 있다.
제5도 (a)를 참조하여, 본 발명의 중요한 결과인 콘트롤 게이트(1)에 인가되는 전압 Vc,1와 해당 레벨의 문턱전압과의 관계에 대해 설명하기로 한다.
제5도(a)는 제1도의 비휘발성 메모리를 커패시턴스 등가회로도로 나타낸 것이다.
제5도 (a)에서, CC는 콘트롤 게이트(1)와 플로팅 게이트(2) 사이의 커패시턴스를 CD는 드레인(5)과 플로팅 게이트(2) 사이의 커패시턴스를, CS는 소오스와(기판을 포함) 플로팅 게이트(2) 사이의 커패시턴스를 나타낸 것이다.
CT= CD+ CD+ CS…… (1)
또한 위 각 커패시턴스의 커플링 계수(coupling coefficient)는 아래의 식(2)로 정의된다.
또한, 제5도 (a)에서 프로그래밍 중의 플로팅 게이트(2)에서의 전압은 일반적으로 아래의 식(3)으로 나타낼 수 있다.
식(3)에서, QF(t)는 시간 t에서의 플로팅 게이트(2)에서의 전하량을 지시한다.
프로그래밍시의 콘트롤 게이트(1)에서의 문턱전압 VC TH(t)는 아래의 식(4)로 정의된다.
즉, 식(4)의 VC TH(t)는 시간 t에서의 콘트롤 게이트(1)에서 측정된 문턱전압 시프트(shift)를 지시한다.
상기 문턱전압 시프트란 플로팅 게이트(12)에 축적된 전하에 의해 야기되는(caused) 콘트롤 게이트(1)에서 측정된 문턱전압을 말한다.
또한, 플로팅 게이트(3)에서의 문턱전압 VF TH는 제1도의 플로팅 게이트(2), 드레인(5) 및 소오스(3)로 구성된(consisting) FET의 주어진(inherent) 문턱전압으로서, 그것은 제1도에 나타낸 비휘발성 메모리의 제조시 채널이온 주입과 게이트 절연막의 두 번째 같은 제조공정 조건에 의해서 결정된다.
따라서, 플로팅 게이트(2)이 문턱전압 VF TH는 항상 일정하다(constant).
그러나, 콘트롤 게이트(1)의 문턱전압 VC TH는 플로팅 게이트(2)에서의 전하 QF의 량(amount)에 의해서 결정된다.
각 문턱레벨의 프로그래밍은 플로팅 게이트(2)에서의 전압 VF(t)가 플로팅 게이트 (2)에서의 기준전압 VF REF에 도달할 때 스톱되어진다(is forced to stop).
즉, 이 시점은 드레인(5)의 전류 ID(t)가 기준전류 IREF에 도달하는 시점에 해당되고 또한 프로그래밍이 완료되는 시점 tP에 해당된다.
그래서, 각 문턱레벨 프로그래밍시 프로그램 종료시의 플로팅 게이트(2)의 전압 VF(tP)는 아래의 식 (5)와 같이 표현할 수 있다.
위의 식(5)를 제 1 전압원으로부터 콘트롤 게이트(1)에 인가되는 전압 Vc에 의해 재정리(Rearranging)하면 아래의 식(6)으로 나타낼 수 있다.
여기서 V1은 아래의 식(7)로 정의된다.
여기서 각 레벨의 프로그래밍 종료시점에서 V1이 고정된 상수값이 되도록 드레인 전압 VD와 소오스 전압 VS와 기준전압 VF REF의 세 개의 파라미터를 조절하면(adjust) 콘트롤 게이트 전압 VC와 문턱전압 시프트 VC TH는 서로 선형적인 관계에 있게 된다.
V1이 고정된 상수값이 되도록 하는 가장 간단한 방법은 각각의 드레인 전압 VD와 소오스 전압 VS와 기준전압 VF REF를 각 레벨의 프로그래밍에 대해 고정된 상수값으로 인가하는 것이다.
그러나 식(5)에서 볼 수 있듯이 드레인 전압 VD및 소오스 전압 VS는 각 레벨의 프로그래밍의 종료시점에서의 값만 같으면 된다는 것을 알 수 있다.
다시 말하면 드레인 전압 VD및 소오스 전압 VS는 프로그래밍중에 시간에 따라 변하는 변수일 수도 있으나 다만 각 레벨의 프로그래밍 종료시점에서의 값들이 동일하기만 하면 된다는 것이다.
또한 식(7)에서 커플링 계수 αD와 αS의 값이 αC값보다 매우 작을 경우에는 αD와 αS를 포함하는 두 항은 무시될 수도 있다.
또한 식(5)에서 각 레벨의 콘트롤 게이트 전압 VC도 시간에 따라 변하는 값일 수도 있다.
이 경우에는 식(5)의 VC값은 각 레벨의 프로그래밍 종료시점의 값이 된다.
위에서 설명한 바와 같이 각 레벨의 프로그래밍에 대해 V1이 일정한 값이 되도록 함으로써, i번째 문턱레벨 프로그래밍을 위해 요구되는 콘트롤 게이트의 전압 VC,i은 식(7)에 의해 아래의 식(8)으로 표현할 수 있다.
VC,i= VTH,i+ V1(where i = 0, 1, 2, 3 , n-1)…… (8)
이 식으로부터, 프로그램 하고자 하는 문턱레벨들과 그에 상응하여 인가되는 콘트롤 게이트 전압은 기울기가 1인 선형(linear)적인 관계에 있음을 알 수 있다.
제5도 (b)는 이러한 결과를 나타낸 그림이다.
여기서, 식(4)에 의해 플로팅 게이트(2)의 전하량도 마찬가지로 콘트롤 게이트 전압들과 선형적인 관계에 있음을 알 수 있다.
또한, 상술한 바와 같이 V1은 일정값이므로, 멀티레벨의 프로그래밍시 콘트롤 게이트(1)에 인가되는 전압의 i번째 시프트값 △VC,i는 아래의 식(9)로 바로 표현될 수 있다.
△VC,i= △VC TH,i…… (9)
식(8)과 식(9)로부터, 2단레벨 또는 멀티레벨의 프로그래밍시 최하위 레벨인 소거상태로부터 각 문턱레벨까지의 시프트값 △VC TH,i가 결정되면 해당 레벨의 프로그래밍은 이미 알고 있는 최하위 레벨 프로그램에 사용했던 VC,O값에 원하는 문턱레벨 시프트값(△VC TH,i)을 더한 값을 콘트롤 게이트 전압에 인가하고 프로그래밍이 자동으로 완료되기를 기다리면 된다.
여기서, 각 레벨의 프로그래밍에 대해 VF REF은 일정값이고 VC,i는 상위 레벨로 갈수록 증가하는 값이므로 드레인 전류의 초기값 ID,i(0)도 상위 레벨로 갈수록 증가한다.
이러한 과정은 도면 제5도 (c)에 잘 나타나 있다.
그런데, 각 레벨의 프로그래밍 종료시점은 메모리셀의 전기적 특성과 각 노드에 인가되는 전압에 따라 달라질 수 있다.
여기서 최하위 레벨의 프로그래밍을 위한 콘트롤 게이트 전압 VC,O과 기준전류값 IREF을 결정하는 방법에 대하여 설명하기로 한다.
먼저 주어진 메모리셀의 원하는 최하위 레벨값 VC TH,O과 드레인 전압 VD및 소오스 전압 VS가 결정되면 식(7)과 식(8)로부터 VC,O과 플로팅 게이트(2)에서의 기준전압 VF REF의 두 개의 파라미터가 남게 된다.
여기서 드레인 전압 VD및 소오스 전압 VS는 고정된 값이므로 VF REF은 기준전류값 IREF에 일대일로 대응한다.
다음에 메모리셀을 VC TH,O로 조절한 후 VC,O와 VD및 VS를 메모리셀에 인가한 후 초기 드레인 전류값 ID,O(0)를 측정한다.
이때의 ID,O(0)값이 바로 IREF값이 된다.
여기서 VC,O는 프로그램 시간과 최대 콘트롤 게이트 전압 VC,N-1을 고려하여 결정한다.
VC,O가 결정되면 위에서 설명한 방법으로 IREF값을 구할 수 있다.
IREF값은 그 외에도 여러 가지 방법으로 측정할 수 있다.
지금까지의 설명에서의 식(7)로 표현되는 V1값을 각 레벨의 프로그래밍에 대해 고정된 상수값으로 두는 경우에 대하여 설명하였다.
만약 V1값이 각 레벨의 프로그래밍 마다 달라지도록 식(7)의 파라미터들을 조절하면 식(8)로 부터 알 수 있듯이 콘트롤 게이트 전압 VC,i와 그에 상응하는 문턱전압 VC TH,i는 비선형적인(nonlinear) 관계를 갖게 된다.
따라서 콘트롤 게이트 전압의 시프트값과 그에 상응하는 문턱전압의 시프트값은 서로 다른 값이 된다.
이 경우에는 각 레벨마다 기준전류 IREF값을 적절히 조절하여 각 레벨에 해당하는 문턱전압을 원하는 값으로 프로그램 할 수 있다.
다만 이 경우에는 콘트롤 게이트 전압 VC,i와 그에 상응하는 문턱전압 VC TH,i는 비선형적인(nonlinear) 관계에 있으므로 이들 사이의 관계를 실험적으로 찾아야 한다.
또한 지금까지 설명된 본 발명의 개념은 프로그래밍 메카니즘과는 무관하게 설명되었으므로 본 발명의 개념은 식(3)으로 표현되는 어떤 방식의 프로그래밍 메카니즘에도 적용될 수 있다는 것을 알 수 있다.
만약 핫 캐리어 주입(hot carrier injection)방식을 이용할 경우에는 소오스 전압은 그라운드 시키고 드레인 전압과 콘트롤 게이트 전압은 핫 캐리어 주입에 의한 프로그래밍이 일어날 수 있도록 충분히 높은 포지티브 전압을 인가한다.
이때 드레인과 소오스 사이에 전류가 흐르게 되고 이 프로그래밍 전류를 모니터링하여 IREF값에 도달할 때 프로그래밍을 중지한다.
터널링 방식을 이용할 경우에는 콘트롤 게이트(1)에는 포지티브 전압을 인가하고 드레인(5)과 소오스(3)에는 영보다 작거나 같은 전압을 인가하여 플로팅 게이트(2)와 드레인(5), 소오스(3), 또는 채널영역(4) 사이에 터널링이 일어날 수 있을 정도로 충분히 전계가 걸리게 된다.
이때 드레인 전압은 소오스 전압보다 큰 값으로 인가하여 드레인(5)과 소오스(3) 사이에 전류가 흐르게 하고 이 전류를 모니터링하여 IREF값에 도달할 때 프로그래밍을 중지한다.
또한 드레인(5) 또는 소오스(3)에 네거티브 전압을 인가하는 경우에 있어서, 상기 드레인(5)과 소오스(3)가 n형의 반도체 불순물 영역이고 기판은 p형의 반도체일 경우에는 기판에 드레인(5)과 소오스(3)에 인가되는 전압과 같거나 낮은 전압을 인가해야 한다.
지금까지는 2단레벨 또는 멀티레벨의 프로그래밍 방법을 기술하였다.
이하에서, 상기 프로그래밍 방식을 이용한 소거(erasure)방법에 관해 설명하기로 한다.
소거는 플로팅 게이트와 소오스(3), 드레인(5), 또는 채널영역(4) 사이에 플로팅 게이트(2)에 축적된 전하반송자들을 소거할 만큼 강한 전계가 걸리도록 각 단자에 전압을 인가하여 터널링에 의해 상기 소오스(3), 드레인(5), 또는 채널영역(4)으로 전하반송자들이 소거되도록 할 수 있다.
본 발명에 따르면, 소거상태(erased state)란 최하위 문턱레벨, 즉 VC TH,O인 경우를 의미한다.
즉, 주어진 소거블럭내의 모든 비휘발성 메모리셀들은 가장 낮은 레벨에서 프로그램(programmed)된다.
그러므로, 소거과정은 다음의 스텝들(steps)에 의해 쉽게 얻어진다.
먼저, 선택된 블록(selected block)내의 모든 셀들의 문턱레벨들을 레벨제로(level-0), 즉 VC TH,O의 이하가 되도록 삭제한다(erase).
이어, 콘트롤 게이트(1)의 전압이 VC,O인 레벨제로값을 가지고 그 선택된 모든 셀들을 프로그램한다.
여기서 VC,O값은 이미 설명된 바와 같이 적절한 값으로 정해줄 수 있다.
이와 같이 소거상태는 사실상 상술한 프로그래밍 기법에 의해 이루어지므로 과잉소거 문제를 제거할 수 있다.
상술한 바와 같이 본 발명에 따르면 다음과 같은 이점들을 얻을 수 있다.
첫째, 각 문턱레벨의 프로그래밍 마다 콘트롤 게이트(1)의 전압만을 바꾸어 주면 되므로 손쉽게 멀티레벨의 프로그래밍을 수행할 수 있다.
둘째, 각 문턱전압 레벨과 그에 상응하는 각 콘트롤 게이트 전압은 서로 선형적(linear)인 관계에 있고, 문턱전압의 시프트값은 콘트롤 게이트 전압의 시프트값과 일치하므로 각 레벨의 문턱전압의 시프트를 정확하게 조절(adjust)할 수 있다.
셋째, 소거상태는 임의의 콘트롤 게이트 전압으로 최하위 레벨의 프로그래밍으로 조절하므로 기본적으로 과잉소거 문제가 없다.
넷째, 비휘발성 메모리셀 자체에서 프로그래밍 및 리딩을 동시에 수행하기 때문에 프로그램된 내용을 조회(verifying)하기 위한 회로가 별도로 요구되지 않고, 프로그래밍 속도가 빨라진다.
다섯째, 소거전에 사전 프로그래밍이 요구되지 않는다.
여섯째, 본 발명에 따르면, 멀티-레벨 프로그래밍의 정확도(accuracy), 즉 프로그램된(programmed) 문턱전압들의 에러분포가(distribution) 단지 비휘발성 메모리의 제조공정시 고정되는 파라메타들과 인가된 바이어스 전압들에 의해 정확히 결정된다.
따라서, 본 발명에 따른 비휘발성 메모리의 각 레벨의 문턱전압 에러분포는 많은 횟수의 프로그램/삭제 싸이클들에 의해 종속적이지 않다.
또한 프로그래밍 중일지라도 산화막으로 전하의 트랩(trap), 채널이동도(mobility), 그리고 비트라인 저항등과 불안정(unstable)하거나 예측불가능한(unpredictable) 전기적인 요소들에 대해 종속적이지 않다(not dependent on).
일곱째, 본 발명에 따른 비휘발성 메모리의 프로그래밍 방식은 콘트롤 게이트 전압에 의한 전압제어방식(voltage controlled method)이기 때문에 전류제어방식(current controlled method) 방식에 비해 훨씬 더 용이하고 정확하게 멀티레벨 프로그래밍을 수행할 수 있다.

Claims (2)

  1. 콘트롤 게이트(1), 플로팅 게이트(2), 드레인(5), 소오스(3) 그리고 상기 드레인(5)과 상기 소오스(3) 사이에 위치한 채널영역(4)으로 구성된 비휘발성 메모리셀(EEPROM cell)에 있어서, 상기 비휘발성 메모리셀(10)이 프로그램되고 상기 채널영역(4)에는 인버젼층이 형성되도록 상기 콘트롤 게이트(1)에는 두 개 이상의 문턱레벨의 프로그래밍시 각 문턱레벨의 프로그래밍 마다 상응하여 변화되는 제 1 전압을, 상기 드레인(5)과 상기 소오스(3)에는 상기 드레인(5)에 인가되는(apply) 전압이 상기 소오스(3)에 인가되는 전압보다 높도록 각각 제 2 전압과 제 3 전압을 인가하는(apply) 스텝; 그리고 상기 비휘발성 메모리셀(10)의 상기 각 문턱레벨의 프로그래밍중에 상기 드레인(5)과 상기 소오스(3) 사이에 흐르는 전류를 모니터링하고 그 전류가 설정된 기준전류(reference current)에 도달할 때 프로그래밍이 중지되도록 상기 콘트롤 게이트(1)와 상기 드레인(5)과 상기 소오스(2)에 각각 인가된 제 1 전압과 제 2 전압과 제 3 전압중 하나의 인가를 중단하는 스텝을 구비함을 특징으로 하는 비 휘발성 메모리를 프로그램하는 방법.
  2. 제1항에 있어서, 상기 기준전류는 상기 각 문턱레벨의 프로그래밍시 고정된 전류값임을 특징으로 하는 비휘발성 메모리를 프로그램하는 방법.
KR1019950030440A 1995-09-18 1995-09-18 비휘발성 메모리를 프로그램하는 방법 KR0172831B1 (ko)

Priority Applications (10)

Application Number Priority Date Filing Date Title
KR1019950030440A KR0172831B1 (ko) 1995-09-18 1995-09-18 비휘발성 메모리를 프로그램하는 방법
US08/542,651 US5566111A (en) 1995-09-18 1995-10-13 Method for programming a nonvolatile memory
TW084111580A TW284884B (en) 1995-09-18 1995-11-02 Method for programming a nonvolatile memory
MYPI96000171A MY115787A (en) 1995-09-18 1996-01-17 Method for programming a nonvolatile memory
RU96101895A RU2111555C1 (ru) 1995-09-18 1996-01-24 Способ программирования ячейки энергонезависимой памяти
JP6518996A JP3211146B2 (ja) 1995-09-18 1996-02-28 不揮発性メモリをプログラムする方法
CN96102818A CN1104010C (zh) 1995-09-18 1996-04-11 一种用来对非易失存储单元编程的方法
DE69636063T DE69636063T2 (de) 1995-09-18 1996-08-22 Verfahren zum Programmieren eines nichtflüchtigen Speichers
EP96113461A EP0763829B1 (en) 1995-09-18 1996-08-22 Method for programming a nonvolatile memory
SG1996010550A SG68590A1 (en) 1995-09-18 1996-09-03 Method for programming a nonvolatile memory

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950030440A KR0172831B1 (ko) 1995-09-18 1995-09-18 비휘발성 메모리를 프로그램하는 방법

Publications (2)

Publication Number Publication Date
KR970016941A KR970016941A (ko) 1997-04-28
KR0172831B1 true KR0172831B1 (ko) 1999-03-30

Family

ID=19427071

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950030440A KR0172831B1 (ko) 1995-09-18 1995-09-18 비휘발성 메모리를 프로그램하는 방법

Country Status (10)

Country Link
US (1) US5566111A (ko)
EP (1) EP0763829B1 (ko)
JP (1) JP3211146B2 (ko)
KR (1) KR0172831B1 (ko)
CN (1) CN1104010C (ko)
DE (1) DE69636063T2 (ko)
MY (1) MY115787A (ko)
RU (1) RU2111555C1 (ko)
SG (1) SG68590A1 (ko)
TW (1) TW284884B (ko)

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6222762B1 (en) 1992-01-14 2001-04-24 Sandisk Corporation Multi-state memory
US5440505A (en) * 1994-01-21 1995-08-08 Intel Corporation Method and circuitry for storing discrete amounts of charge in a single memory element
US5687114A (en) 1995-10-06 1997-11-11 Agate Semiconductor, Inc. Integrated circuit for storage and retrieval of multiple digital bits per nonvolatile memory cell
KR0172401B1 (ko) * 1995-12-07 1999-03-30 김광호 다수상태 불휘발성 반도체 메모리 장치
KR100217917B1 (ko) * 1995-12-20 1999-09-01 김영환 플래쉬 메모리셀의 문턱전압 조정회로
TW338158B (en) * 1996-02-29 1998-08-11 Sanyo Electric Co Non volatile semiconductor memory device
KR100205309B1 (ko) * 1996-07-23 1999-07-01 구본준 비휘발성 메모리셀 및 이 비휘발성 메모리셀을 프로그래밍하는 방법
JPH1055690A (ja) * 1996-08-07 1998-02-24 Nec Corp 電気的書込可能な不揮発性半導体記憶装置
KR100232190B1 (ko) * 1996-10-01 1999-12-01 김영환 비휘발성 메모리장치
US5907855A (en) * 1996-10-15 1999-05-25 Micron Technology, Inc. Apparatus and method for reducing programming cycles for multistate memory system
US6728825B1 (en) * 1996-10-15 2004-04-27 Micron Technology, Inc. Apparatus and method for reducing programming cycles for multistate memory system
KR100226769B1 (ko) * 1996-11-19 1999-10-15 김영환 다중 비트 셀의 데이타 센싱장치 및 방법
US6487116B2 (en) 1997-03-06 2002-11-26 Silicon Storage Technology, Inc. Precision programming of nonvolatile memory cells
US5870335A (en) 1997-03-06 1999-02-09 Agate Semiconductor, Inc. Precision programming of nonvolatile memory cells
US5852578A (en) * 1997-06-17 1998-12-22 Hoang; Loc B. Flash cell having self-timed programming
US6046934A (en) * 1999-01-12 2000-04-04 Macronix International Co., Ltd. Method and device for multi-level programming of a memory cell
US5959892A (en) * 1997-08-26 1999-09-28 Macronix International Co., Ltd. Apparatus and method for programming virtual ground EPROM array cell without disturbing adjacent cells
US6178118B1 (en) 1997-08-26 2001-01-23 Macronix International Co., Ltd. Electrically programmable semiconductor device with multi-level wordline voltages for programming multi-level threshold voltages
DE69726136T2 (de) * 1997-08-29 2004-08-26 Stmicroelectronics S.R.L., Agrate Brianza Verfahren und Schaltung zur Erzeugung einer Gatterspannung für nichtfluchtige Speicheranordnungen
US5877984A (en) * 1997-09-05 1999-03-02 Information Storage Devices, Inc. Method and apparatus for adjustment and control of an iterative method of recording analog signals with on chip selection of a voltage ramp amplitude
KR100521320B1 (ko) * 1997-11-25 2006-01-12 삼성전자주식회사 불 휘발성 메모리 장치 및 그것의 프로그램 방법
KR100327421B1 (ko) * 1997-12-31 2002-07-27 주식회사 하이닉스반도체 비휘발성 메모리 소자의 프로그램 시스템 및 그의 프로그램 방법
US6038166A (en) * 1998-04-01 2000-03-14 Invox Technology High resolution multi-bit-per-cell memory
JPH11306775A (ja) * 1998-04-17 1999-11-05 Tadahiro Omi 半導体メモリ装置
US5909394A (en) * 1998-08-24 1999-06-01 Taiwan Semiconductor Manufacturing Co., Ltd. Precharge circuit for preventing invalid output pulses caused by current sensing circuits in flash memory devices
US6282145B1 (en) 1999-01-14 2001-08-28 Silicon Storage Technology, Inc. Array architecture and operating methods for digital multilevel nonvolatile memory integrated circuit system
KR100301817B1 (ko) * 1999-06-29 2001-11-01 김영환 레퍼런스 메모리셀의 초기화 회로 및 그를 이용한 초기화 방법
US6396742B1 (en) 2000-07-28 2002-05-28 Silicon Storage Technology, Inc. Testing of multilevel semiconductor memory
JP3848064B2 (ja) 2000-08-07 2006-11-22 シャープ株式会社 半導体不揮発性メモリの試験方法
KR100386296B1 (ko) * 2000-12-30 2003-06-02 주식회사 하이닉스반도체 멀티레벨을 가지는 플래쉬 메모리를 프로그램/리드하기위한 회로 및 그 방법
US7345791B2 (en) * 2002-02-13 2008-03-18 Konica Corporation Image processing device and image processing method
JP2004046991A (ja) * 2002-07-12 2004-02-12 Fujitsu Ltd 不揮発性半導体記憶装置の閾値電圧調整方法、および不揮発性半導体記憶装置
US6903979B1 (en) * 2003-09-17 2005-06-07 National Semiconductor Corporation Efficient method of PMOS stacked-gate memory cell programming utilizing feedback control of substrate current
US7366030B2 (en) * 2004-01-29 2008-04-29 Micron Technology, Inc. Simultaneous read circuit for multiple memory cells
WO2006046300A1 (ja) * 2004-10-29 2006-05-04 Spansion Llc 半導体装置及び半導体装置の制御方法
US7085168B2 (en) * 2004-12-30 2006-08-01 Macronix International Co., Ltd. Programming method for controlling memory threshold voltage distribution
KR100780773B1 (ko) * 2006-11-03 2007-11-30 주식회사 하이닉스반도체 플래시 메모리소자의 프로그램 시작 바이어스 설정방법 및이를 이용한 프로그램 방법
CN101373584B (zh) * 2007-08-21 2011-07-06 联咏科技股份有限公司 源极驱动装置
KR101311499B1 (ko) 2007-08-23 2013-09-25 삼성전자주식회사 가변 저항 메모리 장치 및 그것의 프로그램 방법
US8369154B2 (en) 2010-03-24 2013-02-05 Ememory Technology Inc. Channel hot electron injection programming method and related device
US8467245B2 (en) 2010-03-24 2013-06-18 Ememory Technology Inc. Non-volatile memory device with program current clamp and related method
JP2014049151A (ja) * 2012-08-30 2014-03-17 Ememory Technology Inc フラッシュメモリ
KR102535414B1 (ko) * 2016-05-17 2023-05-24 에스케이하이닉스 주식회사 균일한 프로그램 특성을 갖도록 하는 이피롬 메모리 장치 및 그 이피롬 메모리 장치의 프로그램 방법

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4331968A (en) * 1980-03-17 1982-05-25 Mostek Corporation Three layer floating gate memory transistor with erase gate over field oxide region
JPS60236195A (ja) * 1984-05-08 1985-11-22 Nec Corp 不揮発性半導体メモリ
JPS626493A (ja) * 1985-06-29 1987-01-13 Ricoh Co Ltd 書込みと消去が可能な半導体メモリ装置
JPS6478494A (en) * 1987-09-19 1989-03-23 Mitsubishi Electric Corp Nonvolatile semiconductor memory
US5043940A (en) * 1988-06-08 1991-08-27 Eliyahou Harari Flash EEPROM memory systems having multistate storage cells
US5268318A (en) * 1988-06-08 1993-12-07 Eliyahou Harari Highly compact EPROM and flash EEPROM devices
FR2635410B1 (fr) * 1988-08-11 1991-08-02 Sgs Thomson Microelectronics Memoire de type eprom a haute densite d'integration avec une organisation en damier et un facteur de couplage ameliore et procede de fabrication
JPH02260298A (ja) * 1989-03-31 1990-10-23 Oki Electric Ind Co Ltd 不揮発性多値メモリ装置
US5163021A (en) * 1989-04-13 1992-11-10 Sundisk Corporation Multi-state EEprom read and write circuits and techniques
US5258949A (en) * 1990-12-03 1993-11-02 Motorola, Inc. Nonvolatile memory with enhanced carrier generation and method for programming the same
US5218569A (en) * 1991-02-08 1993-06-08 Banks Gerald J Electrically alterable non-volatile memory with n-bits per memory cell
KR960002006B1 (ko) * 1991-03-12 1996-02-09 가부시끼가이샤 도시바 2개의 기준 레벨을 사용하는 기록 검증 제어기를 갖는 전기적으로 소거 가능하고 프로그램 가능한 불휘발성 메모리 장치
US5386132A (en) * 1992-11-02 1995-01-31 Wong; Chun C. D. Multimedia storage system with highly compact memory device
US5422842A (en) * 1993-07-08 1995-06-06 Sundisk Corporation Method and circuit for simultaneously programming and verifying the programming of selected EEPROM cells

Also Published As

Publication number Publication date
EP0763829A3 (en) 1998-10-21
TW284884B (en) 1996-09-01
JP3211146B2 (ja) 2001-09-25
DE69636063D1 (de) 2006-06-01
DE69636063T2 (de) 2006-11-23
EP0763829B1 (en) 2006-04-26
KR970016941A (ko) 1997-04-28
US5566111A (en) 1996-10-15
CN1146052A (zh) 1997-03-26
JPH0991980A (ja) 1997-04-04
SG68590A1 (en) 1999-11-16
RU2111555C1 (ru) 1998-05-20
MY115787A (en) 2003-09-30
CN1104010C (zh) 2003-03-26
EP0763829A2 (en) 1997-03-19

Similar Documents

Publication Publication Date Title
KR0172831B1 (ko) 비휘발성 메모리를 프로그램하는 방법
KR100223868B1 (ko) 비휘발성 메모리를 프로그램하는 방법
KR100327421B1 (ko) 비휘발성 메모리 소자의 프로그램 시스템 및 그의 프로그램 방법
US5801993A (en) Nonvolatile memory device
KR100205309B1 (ko) 비휘발성 메모리셀 및 이 비휘발성 메모리셀을 프로그래밍하는 방법
KR100192430B1 (ko) 비휘발성 메모리 및 이 비휘발성 메모리를 프로그램하는 방법
US5696717A (en) Nonvolatile integrated circuit memory devices having adjustable erase/program threshold voltage verification capability
US8223553B2 (en) Systems and methods for programming a memory device
US6522584B1 (en) Programming methods for multi-level flash EEPROMs
KR100281812B1 (ko) 아날로그및디지탈저장을위한비휘발성전기적변환기능반도체메모리
KR20080088493A (ko) 자기-적응 및 자기-조정 다중 레벨 비휘발성 메모리
US20060274581A1 (en) Reference scheme for a non-volatile semiconductor memory device
KR100501962B1 (ko) 전기적으로프로그램가능한메모리및프로그래밍방법
US20060250855A1 (en) Erase and read schemes for charge trapping non-volatile memories
US6724662B2 (en) Method of recovering overerased bits in a memory device
US5488586A (en) Method and apparatus for erasing an array of electrically erasable programmable read only memory cells
US5949709A (en) Electrically programmable memory, method of programming and method of reading
US20040066692A1 (en) Multi-valued nonvolatile semiconductor storage
US6937518B1 (en) Programming of a flash memory cell
KR20000016640A (ko) 멀티-레벨 전하저장 장치 및 방법과 이 장치의 독출 장치 및방법
JPH0237597A (ja) 不揮発性半導体メモリ

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120921

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20131007

Year of fee payment: 16

FPAY Annual fee payment

Payment date: 20141006

Year of fee payment: 17

EXPY Expiration of term