JPH0237597A - 不揮発性半導体メモリ - Google Patents
不揮発性半導体メモリInfo
- Publication number
- JPH0237597A JPH0237597A JP63188734A JP18873488A JPH0237597A JP H0237597 A JPH0237597 A JP H0237597A JP 63188734 A JP63188734 A JP 63188734A JP 18873488 A JP18873488 A JP 18873488A JP H0237597 A JPH0237597 A JP H0237597A
- Authority
- JP
- Japan
- Prior art keywords
- write
- memory cell
- voltage
- gate
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 15
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims abstract description 11
- 230000005669 field effect Effects 0.000 claims description 19
- 230000004044 response Effects 0.000 claims description 2
- 230000003111 delayed effect Effects 0.000 abstract description 3
- 230000002542 deteriorative effect Effects 0.000 abstract 2
- 239000006185 dispersion Substances 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 15
- 239000000758 substrate Substances 0.000 description 7
- 239000003990 capacitor Substances 0.000 description 5
- 230000006866 deterioration Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 239000002784 hot electron Substances 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 210000003127 knee Anatomy 0.000 description 1
- 230000006386 memory function Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は不揮発性半導体メモリに関し、特に電荷を蓄積
する浮遊ゲートを有するＭＩＳ電界効果トランジスタを
含んで構成される不揮発性半導体メモリに関する。
する浮遊ゲートを有するＭＩＳ電界効果トランジスタを
含んで構成される不揮発性半導体メモリに関する。
不揮発性メモリの中に電気的に書込み可能なＦＲＯＭ、
いわゆるＦＬＡＳＩ（ＥＥＦＲＯＭがある。第５図はＦ
ＬＡＳＨＥＥＰＲＯＭの断面構造図である。同図に示す
ように、１３はＰ型半導体基板、１４はドレイン、１５
はソース、１６は第１のゲート酸化膜、１７は浮遊ゲー
ト、１８は第２のゲート酸化膜、１９は第３のゲート酸
化膜、２０は制御ゲートである。Ｐ型半導体基板１３、
第１のゲート酸化膜１６、浮遊ゲート１７、第２のゲー
ト酸化膜１８、制御ゲート２０からなるＭＩＳ構造がメ
モリ機能を有するメモリトランジスタ部となり、Ｐ型半
導体基板１３、第３のゲート酸化膜１９、制御ゲート２
０からなるＭＩＳ構造部がＸ−セレクト機能を有するＭ
ＩＳ電界効果トランジスタ部となる。かかるメモリセル
への書込へは例えば、制御ゲート２０に約２０Ｖ、ドレ
イン１４に約１０ｖを印加し、ソース１５及びＰ型半導
体基板１３を接地することによりメモリセルをオンさせ
、インパクトアイオナイゼーションにより発生するホッ
トエレクトロンを浮遊ゲート１７へ注入することにより
なされる。消去は例えば、アイニスニスシーシー・ダイ
ジェスト・オン・テクニカル・ペイバーズ（ＩＳＳＣＣ
ＤＩＧＥＳＴ ０ＦＴＥＣＨＮＩＣＡＬ ＰＡＰＥＲ５
，Ｐ７６−Ｐ７８ 、１９８７）に示される様に、制御
ゲート２０、ソース１５、Ｐ型半導体基板１３を接地し
、ドレイン１４に約１５Ｖの電圧を印加してホワーノル
ドハイムトネル（ＦｏｗｌｅｒＮｏｒｄｈｅｉｍ Ｔｕ
ｎｎｅｌ）効果により浮遊ゲート１７からドレイン１４
ヘエレクトロンを放出ことによってなされる。あるいは
例えば、アイニスニスシーシー・ダイジェスト・オン・
テクニカル・ペイバーズ（Ｉｓｓｃｃ ＤＩＧＥＳＴ
ＯＦ ＴＥＣＨＮＩＣＡＬ ＰＡＰＡＥＲＳ Ｐ２Ｓ５
−Ｐ１６９．１９８５）に示される様に、浮遊ゲート１
７と酸化膜を介して対向する消去ゲートを設け、消去ゲ
ートに約１５Ｖの電圧を印加してホワーノルドハイムト
ネル（Ｆｏｗｌｅｒ Ｎｏｒｄｈｅｉｍ Ｔｕｎｎｅｌ
）効果により浮遊ゲートから消去ゲートへエレクトロン
を放出することによってなされていた。
いわゆるＦＬＡＳＩ（ＥＥＦＲＯＭがある。第５図はＦ
ＬＡＳＨＥＥＰＲＯＭの断面構造図である。同図に示す
ように、１３はＰ型半導体基板、１４はドレイン、１５
はソース、１６は第１のゲート酸化膜、１７は浮遊ゲー
ト、１８は第２のゲート酸化膜、１９は第３のゲート酸
化膜、２０は制御ゲートである。Ｐ型半導体基板１３、
第１のゲート酸化膜１６、浮遊ゲート１７、第２のゲー
ト酸化膜１８、制御ゲート２０からなるＭＩＳ構造がメ
モリ機能を有するメモリトランジスタ部となり、Ｐ型半
導体基板１３、第３のゲート酸化膜１９、制御ゲート２
０からなるＭＩＳ構造部がＸ−セレクト機能を有するＭ
ＩＳ電界効果トランジスタ部となる。かかるメモリセル
への書込へは例えば、制御ゲート２０に約２０Ｖ、ドレ
イン１４に約１０ｖを印加し、ソース１５及びＰ型半導
体基板１３を接地することによりメモリセルをオンさせ
、インパクトアイオナイゼーションにより発生するホッ
トエレクトロンを浮遊ゲート１７へ注入することにより
なされる。消去は例えば、アイニスニスシーシー・ダイ
ジェスト・オン・テクニカル・ペイバーズ（ＩＳＳＣＣ
ＤＩＧＥＳＴ ０ＦＴＥＣＨＮＩＣＡＬ ＰＡＰＥＲ５
，Ｐ７６−Ｐ７８ 、１９８７）に示される様に、制御
ゲート２０、ソース１５、Ｐ型半導体基板１３を接地し
、ドレイン１４に約１５Ｖの電圧を印加してホワーノル
ドハイムトネル（ＦｏｗｌｅｒＮｏｒｄｈｅｉｍ Ｔｕ
ｎｎｅｌ）効果により浮遊ゲート１７からドレイン１４
ヘエレクトロンを放出ことによってなされる。あるいは
例えば、アイニスニスシーシー・ダイジェスト・オン・
テクニカル・ペイバーズ（Ｉｓｓｃｃ ＤＩＧＥＳＴ
ＯＦ ＴＥＣＨＮＩＣＡＬ ＰＡＰＡＥＲＳ Ｐ２Ｓ５
−Ｐ１６９．１９８５）に示される様に、浮遊ゲート１
７と酸化膜を介して対向する消去ゲートを設け、消去ゲ
ートに約１５Ｖの電圧を印加してホワーノルドハイムト
ネル（Ｆｏｗｌｅｒ Ｎｏｒｄｈｅｉｍ Ｔｕｎｎｅｌ
）効果により浮遊ゲートから消去ゲートへエレクトロン
を放出することによってなされていた。
第６図はＦＬＡＳＨＥＥＰＲＯＭの書込に必要な回路の
構成図である。同図に示すようにＱｌはメモリセル、５
はＹ−セレクタ、４は書込制御回路、６はＸ−デコーダ
、２はビット線、３はワード線である。メモリセルのド
レインはビット線２に接続され、制御ゲートはワード線
３に接続されている。
構成図である。同図に示すようにＱｌはメモリセル、５
はＹ−セレクタ、４は書込制御回路、６はＸ−デコーダ
、２はビット線、３はワード線である。メモリセルのド
レインはビット線２に接続され、制御ゲートはワード線
３に接続されている。
第７図は書込時ワード線３とビット線２の出力波形を示
す図である。同図に示すように書込時間ｔ、の間ワード
線３には一定の約２０Ｖの出力電圧ＶＰＰが印加され、
ビット線２には約１０Ｖの書込電圧ＶＤが印加され、メ
モリセルへ書込みがなされている。
す図である。同図に示すように書込時間ｔ、の間ワード
線３には一定の約２０Ｖの出力電圧ＶＰＰが印加され、
ビット線２には約１０Ｖの書込電圧ＶＤが印加され、メ
モリセルへ書込みがなされている。
上述した従来のＦＬＡＳＨＥＥＰＲＯＭでは、消去され
たメモリセルの浮遊ゲート内の電荷は紫外線消去型のＥ
ＰＲＯＭの様に電荷をすべて放出した状態で安定するも
のではなく、消去時間、消去電圧に依存して変化する。
たメモリセルの浮遊ゲート内の電荷は紫外線消去型のＥ
ＰＲＯＭの様に電荷をすべて放出した状態で安定するも
のではなく、消去時間、消去電圧に依存して変化する。
したがって消去後の浮遊ゲート内の電荷は、消去時間の
バラツキ、消去電圧のバラツキ、温度変化、メモリセル
特性のバラツキ等に依り大きくバラついてしまい、この
浮遊ゲート内の電荷のバラツキは書込特性に大きな影響
を与えてしまう。第８図はメモリセルＩ−■特性と負荷
曲線及び書込開始点軌跡を示す相関図である。同図に示
すようにメモリセルのＩ−Ｖ特性と曲線Ａ、Ｂと、書込
制御回路及びＹ−セレクタとで決定される負荷曲線Ｃ，
Ｄ及び書込開始点軌跡Ｅを示している。浮遊ゲート内の
電荷のバラツキは実効的なゲート電位のバラツキであり
ニー７曲線のバラツキとなる。書込はインパクトアイオ
ナイゼーションによるホットエレクトロン注入であるか
ら、ゲート電位とドレイン電位によって書込の可否が決
まる。点ａ、ｂは、Ｉ−Ｖ曲線Ａ、Ｂのそれぞれの場合
の書込可否の臨界点（以下書込開始点と呼ぶ）を示し、
この点により高電圧がドレインに印加されれば適切な書
込がなされる。これらの点は曲線Ｅにそって変化する。
バラツキ、消去電圧のバラツキ、温度変化、メモリセル
特性のバラツキ等に依り大きくバラついてしまい、この
浮遊ゲート内の電荷のバラツキは書込特性に大きな影響
を与えてしまう。第８図はメモリセルＩ−■特性と負荷
曲線及び書込開始点軌跡を示す相関図である。同図に示
すようにメモリセルのＩ−Ｖ特性と曲線Ａ、Ｂと、書込
制御回路及びＹ−セレクタとで決定される負荷曲線Ｃ，
Ｄ及び書込開始点軌跡Ｅを示している。浮遊ゲート内の
電荷のバラツキは実効的なゲート電位のバラツキであり
ニー７曲線のバラツキとなる。書込はインパクトアイオ
ナイゼーションによるホットエレクトロン注入であるか
ら、ゲート電位とドレイン電位によって書込の可否が決
まる。点ａ、ｂは、Ｉ−Ｖ曲線Ａ、Ｂのそれぞれの場合
の書込可否の臨界点（以下書込開始点と呼ぶ）を示し、
この点により高電圧がドレインに印加されれば適切な書
込がなされる。これらの点は曲線Ｅにそって変化する。
メモリセルの消去時に、適度のエレクトロン放出により
浮遊ゲートに多数の正電荷が蓄積された場合、曲線Ａに
示すように、制御ゲート電位が高い状態にあるため、書
込開始点ａにより負荷曲線Ｃが低電圧側になってしまい
、書込ができなくなる。そこで制御ゲート電位を低く設
定すると、曲線Ｂに示すように、書込開始点すは負荷曲
線Ｃより高電圧側になり書込は可能となるが、浮遊ゲー
トに蓄積されるエレクトロン量は制御ゲート電位に依存
するため十分なエレクトロン量が蓄積できず、適性なし
きい電圧のシフトが得られなくなってしまう。これらの
対策として負荷曲線をＤの様に低抵抗化して書込可能と
すると、メモリセルのスナップバック発生点ｆが負荷曲
線りより低電圧側になりスナップバックが発生してしま
う。スナップバックが発生すると、第５図に示すメモリ
セルの第３のゲート酸化膜１９へも多数のホットエレク
トロンが注入されてしまい、Ｘ−セレクトトランジスタ
部のしきい電圧の劣化や、チャネルコンダクタンスの劣
化等を引き起こし、さらには多量のゲート電流ストレス
により第３のゲート酸化膜１９の絶縁破壊を引き起こし
てしまう欠点があった。この様にスナップバックを起こ
すことなく消去レベルのバラついたメモリセルな安定に
書込む様に負荷曲線を設定することは非常に困難であっ
た。
浮遊ゲートに多数の正電荷が蓄積された場合、曲線Ａに
示すように、制御ゲート電位が高い状態にあるため、書
込開始点ａにより負荷曲線Ｃが低電圧側になってしまい
、書込ができなくなる。そこで制御ゲート電位を低く設
定すると、曲線Ｂに示すように、書込開始点すは負荷曲
線Ｃより高電圧側になり書込は可能となるが、浮遊ゲー
トに蓄積されるエレクトロン量は制御ゲート電位に依存
するため十分なエレクトロン量が蓄積できず、適性なし
きい電圧のシフトが得られなくなってしまう。これらの
対策として負荷曲線をＤの様に低抵抗化して書込可能と
すると、メモリセルのスナップバック発生点ｆが負荷曲
線りより低電圧側になりスナップバックが発生してしま
う。スナップバックが発生すると、第５図に示すメモリ
セルの第３のゲート酸化膜１９へも多数のホットエレク
トロンが注入されてしまい、Ｘ−セレクトトランジスタ
部のしきい電圧の劣化や、チャネルコンダクタンスの劣
化等を引き起こし、さらには多量のゲート電流ストレス
により第３のゲート酸化膜１９の絶縁破壊を引き起こし
てしまう欠点があった。この様にスナップバックを起こ
すことなく消去レベルのバラついたメモリセルな安定に
書込む様に負荷曲線を設定することは非常に困難であっ
た。
本発明の目的は、消去レベルのバラついたメモリセルに
スナップバック発生によるメモリセルの特性劣化を引き
起こすことなく、安定でかつ十分なしきい電圧シフトが
得られる書込特性を実現できる不揮発性半導体メモリを
提供することにある。
スナップバック発生によるメモリセルの特性劣化を引き
起こすことなく、安定でかつ十分なしきい電圧シフトが
得られる書込特性を実現できる不揮発性半導体メモリを
提供することにある。
本発明の不揮発性半導体メモリは、ドレインがビット線
に接続され制御ゲートがワード線に接続され浮遊ゲート
を有するメモリトランジスタを含んで構成される不揮発
性半導体メモリにおいてソース・ドレイン路が前記ワー
ド線に直列接続された電界効果トランジスタと、書込信
号に応答して時間の経過とともに電圧が上昇する信号を
出力する信号発生回路とを設け、この回路の出力を前記
電界効果トランジスタのゲートに供給したことを特徴と
する不揮発性半導体メモリ。
に接続され制御ゲートがワード線に接続され浮遊ゲート
を有するメモリトランジスタを含んで構成される不揮発
性半導体メモリにおいてソース・ドレイン路が前記ワー
ド線に直列接続された電界効果トランジスタと、書込信
号に応答して時間の経過とともに電圧が上昇する信号を
出力する信号発生回路とを設け、この回路の出力を前記
電界効果トランジスタのゲートに供給したことを特徴と
する不揮発性半導体メモリ。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例を説明するための回路図
である。Ｑｌはメモリセルである第１のＭＩＳ電界効果
トランジスタ、２はビット線、３はワード線で、メモリ
セルＱ１のドレインはビット線２に接続されソースはワ
ード線３に接続されている。４は書込制御回路でＹ−セ
レクタ５を介してビット線２に接続されている。６はＸ
デコーダで第２のＭＩＳ電界電界効果トランジスタ全２
してワード線３に接続されている。７は信号発生回路で
出力が第２のＭＩＳ電界トランジスタＱ２のゲートへ接
続されている。信号発生回路７は、書込信号と書込信号
を入力とする遅延回路８の出力を入力とするＮＡＮＤ回
路９と、その出力をゲート入力とする第３のＭＩＳ電界
効果トランジスタＱ、と、抵抗Ｒ＋と抵抗Ｒ２とからな
り、第３のＭＩＳ電界効果トランジスタＱ、のソースは
接地されドレインは抵抗Ｒｔと抵抗Ｒ１を介して電源電
圧ｖ１．へ接続され、抵抗Ｒ１と抵抗Ｒ２の接続点から
信号を出力する。
である。Ｑｌはメモリセルである第１のＭＩＳ電界効果
トランジスタ、２はビット線、３はワード線で、メモリ
セルＱ１のドレインはビット線２に接続されソースはワ
ード線３に接続されている。４は書込制御回路でＹ−セ
レクタ５を介してビット線２に接続されている。６はＸ
デコーダで第２のＭＩＳ電界電界効果トランジスタ全２
してワード線３に接続されている。７は信号発生回路で
出力が第２のＭＩＳ電界トランジスタＱ２のゲートへ接
続されている。信号発生回路７は、書込信号と書込信号
を入力とする遅延回路８の出力を入力とするＮＡＮＤ回
路９と、その出力をゲート入力とする第３のＭＩＳ電界
効果トランジスタＱ、と、抵抗Ｒ＋と抵抗Ｒ２とからな
り、第３のＭＩＳ電界効果トランジスタＱ、のソースは
接地されドレインは抵抗Ｒｔと抵抗Ｒ１を介して電源電
圧ｖ１．へ接続され、抵抗Ｒ１と抵抗Ｒ２の接続点から
信号を出力する。
第２図は書込動作時の各部の出力電圧波形を示す図であ
る。書込制御信号は信号発生回路７内の遅延回路８でｔ
、だけ遅れるため、ＮＡＮＤ回路９の出力は書込制御信
号の立ち上りからｔ、たけ遅れた時点からｔｐ ｔａ
の間“Ｌ″を出力する。
る。書込制御信号は信号発生回路７内の遅延回路８でｔ
、だけ遅れるため、ＮＡＮＤ回路９の出力は書込制御信
号の立ち上りからｔ、たけ遅れた時点からｔｐ ｔａ
の間“Ｌ″を出力する。
したがって信号発生回路７は書込時間ｔ、のうち最初の
ｔ、の間は電源電圧■ＰＰを抵抗Ｒ１とＲ２で抵抗分割
した低い電圧ＶＰＰ’を出力し、続＜１．−ｔ、の間は
第３のＭＩＳ電界効果トランジスタＱ。
ｔ、の間は電源電圧■ＰＰを抵抗Ｒ１とＲ２で抵抗分割
した低い電圧ＶＰＰ’を出力し、続＜１．−ｔ、の間は
第３のＭＩＳ電界効果トランジスタＱ。
がオフするためＶＰＰを出力する。Ｘ−デコーダ６は、
書込時間ｔ、の間はｖＰＰを出力するから、ワード線３
の電位は書込時間の最初のｔ、の間Ｖｐｐ’−ｖＴとな
り、続＜ｔｐ ｔａｃｖ間はＶｐｐ ＶＴとなる。
書込時間ｔ、の間はｖＰＰを出力するから、ワード線３
の電位は書込時間の最初のｔ、の間Ｖｐｐ’−ｖＴとな
り、続＜ｔｐ ｔａｃｖ間はＶｐｐ ＶＴとなる。
なお、ＶＴは第２のＭＩＳ電界電界効果トランジスタ全
２きい電圧である。例えば、ｖｐｐを２０Ｖとし、抵抗
Ｒ１とＲ２の比を１：３とし、第２のＭＩＳ電界電界効
果トランジスタ全２きい電圧ｖＴをＯｖとすると、ワー
ド線３の電位は書込時間ｔ。
２きい電圧である。例えば、ｖｐｐを２０Ｖとし、抵抗
Ｒ１とＲ２の比を１：３とし、第２のＭＩＳ電界電界効
果トランジスタ全２きい電圧ｖＴをＯｖとすると、ワー
ド線３の電位は書込時間ｔ。
の最初のｔ、の間は約１５Ｖとなり、続＜１゜ｔ、の間
は約２０Ｖとなる。
は約２０Ｖとなる。
この様にワード線電圧を書込時間の最初のｔｄの間低い
電圧にすることにより、過度のエレクトロン放出により
多数の正電荷を蓄積したメモリセルの場合でも、書込開
始点は負荷曲線により低電圧側となるため、書込みが進
行する。次にワード線電位が高い電位となってもメモリ
セルの浮遊ゲートにはｔ４の間にエレクトロンが注入さ
れており、実効的にゲート電位を下げるため書込開始点
より負荷曲線が低電圧側になって書込めないという問題
は生じない、さらに、十分に高い制御ゲート電位で書込
むため十分な量のエレクトロンが注入され、十分なしき
い電圧のシフトが安定に得られる。
電圧にすることにより、過度のエレクトロン放出により
多数の正電荷を蓄積したメモリセルの場合でも、書込開
始点は負荷曲線により低電圧側となるため、書込みが進
行する。次にワード線電位が高い電位となってもメモリ
セルの浮遊ゲートにはｔ４の間にエレクトロンが注入さ
れており、実効的にゲート電位を下げるため書込開始点
より負荷曲線が低電圧側になって書込めないという問題
は生じない、さらに、十分に高い制御ゲート電位で書込
むため十分な量のエレクトロンが注入され、十分なしき
い電圧のシフトが安定に得られる。
第３図は本発明の第２の実施例を説明する回路図である
。７は信号発生回路で、第４のＭＩＳ電界電界効果トラ
ンジスタム４電流源１０と容量１１とからなる。第４の
ＭＩＳ電界電界効果トランジスタボ４込信号をゲート入
力としドレインを電源電圧ＶＰＰに接続しソースを定電
流源１０に接続し、定電流源１０は容量１１に接続され
、容量１１は接地されている。信号発生回路７は定電流
源ＩＯと容量１１との接点から出力する。
。７は信号発生回路で、第４のＭＩＳ電界電界効果トラ
ンジスタム４電流源１０と容量１１とからなる。第４の
ＭＩＳ電界電界効果トランジスタボ４込信号をゲート入
力としドレインを電源電圧ＶＰＰに接続しソースを定電
流源１０に接続し、定電流源１０は容量１１に接続され
、容量１１は接地されている。信号発生回路７は定電流
源ＩＯと容量１１との接点から出力する。
第４図は各部の出力電圧波形を示す図である。
書込信号“Ｈｎとなると第４のＭＩＳ電界電界効果トラ
ンジスタボ４ンし定電流源１０は一層電流ｉで容量１１
を充電し、信号発生回路７の出力はＣは容量１１の値、
■１′は第４のＭＩＳ電界効果トランジスタのしきい電
圧である。Ｘ−デコーダの出力は書込時間ｔ、の間Ｖｐ
ｐを出力するため、ワード線は書込時間の最初のｔ−＝
（ＶＰＰ ＶＴ’）の間一定速度で上昇続けＶ
ＰＰ Ｖア’−ｖＴとなる。
ンジスタボ４ンし定電流源１０は一層電流ｉで容量１１
を充電し、信号発生回路７の出力はＣは容量１１の値、
■１′は第４のＭＩＳ電界効果トランジスタのしきい電
圧である。Ｘ−デコーダの出力は書込時間ｔ、の間Ｖｐ
ｐを出力するため、ワード線は書込時間の最初のｔ−＝
（ＶＰＰ ＶＴ’）の間一定速度で上昇続けＶ
ＰＰ Ｖア’−ｖＴとなる。
■７は第２のＭＩＳ電界効果トランジスタＱ２のしきい
電圧である。
電圧である。
この様にワード線電位は書込時間の最初から一定速度で
所定の時間をかけて上昇するため、高電圧が印加される
までにエレクトロンが注入され実効的にゲート電位を低
下させているので負荷曲線が書込開始点より低電圧側に
くることはなく、浮遊ゲートに多数の正電荷が蓄積され
たメモリセルでも安定にかつ十分なしきい電圧のシフト
が得られる。
所定の時間をかけて上昇するため、高電圧が印加される
までにエレクトロンが注入され実効的にゲート電位を低
下させているので負荷曲線が書込開始点より低電圧側に
くることはなく、浮遊ゲートに多数の正電荷が蓄積され
たメモリセルでも安定にかつ十分なしきい電圧のシフト
が得られる。
以上説明したように本発明は、ワード線電位すなわち制
御ゲート電位な書込時間初期では低い電圧に設定し、し
かる後に所定の高電圧へ上昇させる制御回路を含んで構
成することにより、電荷を蓄積したメモリセルの場合で
も、始め制御ゲート電位が低いため、書込開始点は負荷
曲線より低電位相になり書込がなされ、更に制御ゲート
電位を高くすることにより十分な書込電荷が浮遊ゲート
に注入される。従って消去時間、消去電圧、温度変化、
メモリセル特性のバラツキ等により大きくバラついてい
る消去後の浮遊ゲート中の電荷量の影響を受けることな
く、しかもスナップバック発生によるメモリセルの特性
劣化を引き起こすことなく、安定でかつ十分なしきい電
圧シフトが得られる書込特性を実現することができる。
御ゲート電位な書込時間初期では低い電圧に設定し、し
かる後に所定の高電圧へ上昇させる制御回路を含んで構
成することにより、電荷を蓄積したメモリセルの場合で
も、始め制御ゲート電位が低いため、書込開始点は負荷
曲線より低電位相になり書込がなされ、更に制御ゲート
電位を高くすることにより十分な書込電荷が浮遊ゲート
に注入される。従って消去時間、消去電圧、温度変化、
メモリセル特性のバラツキ等により大きくバラついてい
る消去後の浮遊ゲート中の電荷量の影響を受けることな
く、しかもスナップバック発生によるメモリセルの特性
劣化を引き起こすことなく、安定でかつ十分なしきい電
圧シフトが得られる書込特性を実現することができる。
第１図は本発明の第１の実施例を説明するための回路図
、第２図は第１の実施例の各部の出力電圧波形図、第３
図は第２の実施例を説明するための回路図、第４図は第
２の実施例の各部の出力電圧波形図、第５図はＦＬＡＳ
ＨＥＥＰＲＯＭの断面構造図、第６図は従来技術の回路
図、第７図は従来技術の各部の出力電圧波形図、第８図
はメモリセルＩ−Ｖ曲線と負荷曲線及び書込開始点軌跡
を示す相関図である。 Ｑｌ・・・・・・メモリセル、 Ｑ２． Ｑ３． Ｑ
４・・・・・・ＭＩＳ電界効果トランジスタ、２・・・
・・・ビット線、３・・・・・・ワード線、４・・・・
・・書込制御回路、５・・・・・・Ｙ−セレクタ、６・
・・・・・Ｘ−デコーダ、７・・・・・・信号発生回路
、８・・・・・・遅延回路、９・・・・・・ＮＡＮＤ回
路、１０・・・・・・定電流源、１１・・・・・・容量
、１３・・・・・・Ｐ型半導体基板、１４・・・・・・
ドレイン、１５・・・・・・ソース、１６・・・・・・
第１のゲート酸化膜、１７・・・・・・浮遊ゲート、１
８・・・・・・第２のゲート酸化膜、１９・・・・・・
第３のゲート酸化膜、２０・・・・・・制御ゲート、Ｒ
＋ 、 Ｒ２・・・・・抵抗。 代理人 弁理士 内 原 晋 第 図 第 図 猶 フ 第 図
、第２図は第１の実施例の各部の出力電圧波形図、第３
図は第２の実施例を説明するための回路図、第４図は第
２の実施例の各部の出力電圧波形図、第５図はＦＬＡＳ
ＨＥＥＰＲＯＭの断面構造図、第６図は従来技術の回路
図、第７図は従来技術の各部の出力電圧波形図、第８図
はメモリセルＩ−Ｖ曲線と負荷曲線及び書込開始点軌跡
を示す相関図である。 Ｑｌ・・・・・・メモリセル、 Ｑ２． Ｑ３． Ｑ
４・・・・・・ＭＩＳ電界効果トランジスタ、２・・・
・・・ビット線、３・・・・・・ワード線、４・・・・
・・書込制御回路、５・・・・・・Ｙ−セレクタ、６・
・・・・・Ｘ−デコーダ、７・・・・・・信号発生回路
、８・・・・・・遅延回路、９・・・・・・ＮＡＮＤ回
路、１０・・・・・・定電流源、１１・・・・・・容量
、１３・・・・・・Ｐ型半導体基板、１４・・・・・・
ドレイン、１５・・・・・・ソース、１６・・・・・・
第１のゲート酸化膜、１７・・・・・・浮遊ゲート、１
８・・・・・・第２のゲート酸化膜、１９・・・・・・
第３のゲート酸化膜、２０・・・・・・制御ゲート、Ｒ
＋ 、 Ｒ２・・・・・抵抗。 代理人 弁理士 内 原 晋 第 図 第 図 猶 フ 第 図
Claims (1)
- ドレインがビット線に接続され制御ゲートがワード線に
接続され浮遊ゲートを有するメモリトランジスタを含ん
で構成される不揮発性半導体メモリにおいて、ソース・
ドレイン路が前記ワード線に直列接続された電界効果ト
ランジスタと、書込信号に応答して時間の経過とともに
電圧が上昇する信号を出力する信号発生回路とを設け、
この回路の出力を前記電界効果トランジスタのゲートに
供給したことを特徴とする不揮発性半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63188734A JPH0237597A (ja) | 1988-07-27 | 1988-07-27 | 不揮発性半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63188734A JPH0237597A (ja) | 1988-07-27 | 1988-07-27 | 不揮発性半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0237597A true JPH0237597A (ja) | 1990-02-07 |
Family
ID=16228841
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63188734A Pending JPH0237597A (ja) | 1988-07-27 | 1988-07-27 | 不揮発性半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0237597A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0702833A1 (en) * | 1993-05-28 | 1996-03-27 | Macronix International Co., Ltd. | Fast flash eprom programming and pre-programming circuit design |
| JPH08124391A (ja) * | 1994-10-20 | 1996-05-17 | Nec Corp | 半導体記憶装置の書き込み方法 |
| US5821909A (en) * | 1993-08-31 | 1998-10-13 | Macronix International Co., Ltd. | Fast flash EPROM programming and pre-programming circuit design |
| JP2007115359A (ja) * | 2005-10-21 | 2007-05-10 | Oki Electric Ind Co Ltd | 半導体メモリのデータ書込方法 |
-
1988
- 1988-07-27 JP JP63188734A patent/JPH0237597A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0702833A1 (en) * | 1993-05-28 | 1996-03-27 | Macronix International Co., Ltd. | Fast flash eprom programming and pre-programming circuit design |
| JP2892501B2 (ja) * | 1993-05-28 | 1999-05-17 | マクロニクス インターナショナル カンパニイ リミテッド | 高速フラッシュｅｐｒｏｍプログラミング、プリプログラミング回路構造 |
| EP0702833B1 (en) * | 1993-05-28 | 1999-07-14 | Macronix International Co., Ltd. | Fast flash eprom programming and pre-programming circuit design |
| US5821909A (en) * | 1993-08-31 | 1998-10-13 | Macronix International Co., Ltd. | Fast flash EPROM programming and pre-programming circuit design |
| US5956273A (en) * | 1993-08-31 | 1999-09-21 | Macronix International Co., Ltd. | Fast flash EPROM programming and pre-programming circuit design |
| US6166956A (en) * | 1993-08-31 | 2000-12-26 | Macronix International Co., Ltd. | Fast flash EPROM programming and pre-programming circuit design |
| JPH08124391A (ja) * | 1994-10-20 | 1996-05-17 | Nec Corp | 半導体記憶装置の書き込み方法 |
| JP2007115359A (ja) * | 2005-10-21 | 2007-05-10 | Oki Electric Ind Co Ltd | 半導体メモリのデータ書込方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100650088B1 (ko) | 플래쉬 메모리 소거 방법 및 장치 | |
| US6222770B1 (en) | Method for an erase operation of flash memory using a source regulation circuit | |
| KR100343110B1 (ko) | 조정가능한문턱전압변환회로 | |
| JP3856694B2 (ja) | フラッシュメモリ素子及びその消去方法 | |
| JPH07169284A (ja) | 不揮発性半導体記憶装置 | |
| US6301177B1 (en) | Internal power supply voltage generating circuit and the method for controlling thereof | |
| KR980011498A (ko) | 비휘발성 메모리를 프로그램하는 방법 | |
| JP3914340B2 (ja) | フラッシュメモリ装置 | |
| US5838618A (en) | Bi-modal erase method for eliminating cycling-induced flash EEPROM cell write/erase threshold closure | |
| US6269026B1 (en) | Charge sharing to help boost the wordlines during APDE verify | |
| US6760270B2 (en) | Erase of a non-volatile memory | |
| US6049484A (en) | Erase method to improve flash EEPROM endurance by combining high voltage source erase and negative gate erase | |
| US6711062B1 (en) | Erase method of split gate flash memory reference cells | |
| JP2953196B2 (ja) | 不揮発性半導体記憶装置 | |
| JPH0237597A (ja) | 不揮発性半導体メモリ | |
| KR100449864B1 (ko) | 부스팅 회로 | |
| US6529417B2 (en) | Source regulation circuit for flash memory erasure | |
| KR100614237B1 (ko) | 음의 고전압 비교 회로를 구비한 플래시 메모리 장치 | |
| US6970384B2 (en) | Programming method of flash memory device | |
| US20210166763A1 (en) | Logic compatible flash memory programming with a pulse width control scheme | |
| JPH09265787A (ja) | 不揮発性半導体記憶装置 | |
| JP2850655B2 (ja) | 不揮発性半導体記憶装置 | |
| KR100496794B1 (ko) | 전기적으로소거및프로그램가능한셀을가지는반도체장치 | |
| JPH03252994A (ja) | 不揮発性半導体記憶装置 | |
| JPH0845286A (ja) | 不揮発性半導体メモリ装置およびそのデータ消去方法 |