JPH0845286A

JPH0845286A - 不揮発性半導体メモリ装置およびそのデータ消去方法

Info

Publication number: JPH0845286A
Application number: JP17787094A
Authority: JP
Inventors: Shinichi Wakita; 伸一脇田
Original assignee: NEC Kyushu Ltd
Current assignee: NEC Kyushu Ltd
Priority date: 1994-07-29
Filing date: 1994-07-29
Publication date: 1996-02-16
Anticipated expiration: 2012-08-27
Also published as: JP2648099B2

Abstract

(57)【要約】【目的】電気的に消去可能な不揮発性半導体メモリの消
去時のメモリセルトランジスタのしきい値を制御し、過
剰消去セルの発生を防止する。【構成】コントロールゲートの電位を接地電位よりも高
い正電位とする正電位印加回路を有し、消去時のメモリ
セルのしきい値の分布をしきい値の高い方向へ制御し、
過剰消去セル２７の発生を防止することが可能となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、不揮発性半導体メモリ
装置およびそのデータ消去方法に関し、特に、電荷蓄積
層と制御ゲートを有する電気的書替え可能なメモリセル
を備える不揮発性半導体メモリ装置およびそのデータ消
去方法に関する。

【０００２】

【従来の技術】不揮発性半導体メモリ装置に関する従来
技術は、例えば、特開平２−２２３０９７号公報に開示
されている。

【０００３】この従来の不揮発性半導体メモリ装置の構
成例を示す図５を参照すると、この不揮発性半導体メモ
リ装置は、Ｘデコーダ７１から出力しているワード線６
２にはメモリセル５８および６０のコントロールゲート
電極を接続し、ワード線６３にはメモリセル５９および
６１のコントロールゲート電極を接続している。メモリ
セル５８および５９のそれぞれのドレイン電極をデジッ
ト線６４に接続し、メモリセル６０および６１のそれぞ
れのドレイン電極をデジット線６５に接続し、デジット
線６４および６５のそれぞれをＹデコーダ７２とトラン
ジスタ６６、６７によって構成される選択回路を介して
データ読み出し回路７４および書き込み電圧印加回路７
３に接続している。メモリセル５８、５９、６０および
６１のソース電極のそれぞれをソース電圧印加回路７０
に接続している。

【０００４】Ｘデコーダ７１およびＹデコーダ７２はア
ドレス信号７６により動作させるメモリセルトランジス
タを選択し、データ読み出し回路７４は選択されたメモ
リセルのデータの内容を判別しデータバス７５にデータ
を出力する。

【０００５】書き込み電圧印加回路７３は、選択された
メモリセルにデータを書き込む時、ドレイン電極に印加
する高電圧を供給する回路であり、データ書き込み時以
外は開放される。

【０００６】また、ソース電圧印加回路７０はメモリセ
ルの各動作モードでのソース電極の電位を与える回路で
あり、データの読み出し時および書き込み時は接地電位
を、データの消去時には高電圧を供給する。尚、本例で
はメモリセルトランジスタ５８、５９、６０および６１
ならびに選択回路用トランジスタ６６および６７はＮ型
ＭＯＳトランジスタで構成されるものとする。

【０００７】次に、この不揮発性半導体メモリ装置の動
作について説明する。

【０００８】データ読み出しの場合、例えばメモリセル
５８のデータを読み出す場合では、ワード線６２は電源
電位に、ワード線６３は接地電位にＸデコーダ７１によ
って設定される。また、Ｙデコーダ７２の出力６８を電
源電位に、出力６９を接地電位にすることによりトラン
ジスタ６６がオンし、トランジスタ６７がオフするの
で、デジット線６４がデータ読み出し回路７４に接続さ
れ、デジット線６５は開放される。この時、書き込み電
圧印加回路７３は開放され、ソース電圧印加回路７０は
接地電位をメモリセル５８、５９、６０および６１のソ
ース電極のそれぞれに供給する。ここで、データ読み出
し回路７４の０レベル（以下、「０」と略記する）およ
び１レベル（以下「１」と略記する）判別電圧が読み出
すメモリセルのしきい値Ｖｔに換算して５Ｖであるとす
れば、メモリセル５８のしきい値Ｖｔが１Ｖであった場
合は「１」が、逆に７Ｖであった場合は「０」がデータ
読み出し回路７４からデータバス７５に出力される。

【０００９】この様に、メモリセルのしきい値Ｖｔがデ
ータ読み出し回路の判別電圧より低く、データ読み出し
回路７４から「１」が出力される場合を消去状態と呼
び、逆にメモリセルのしきい値Ｖｔが高く、データ読み
出し回路７４から「０」が出力される状態を書き込み状
態と呼ぶ。また、メモリセルのしきい値Ｖｔを消去状態
から書き込み状態へ移動させる事をデータの書き込みと
呼び、書き込み状態から消去状態へ移動させる事をデー
タの消去と呼ぶ。

【００１０】次に、メモリセルにデータを書き込む場合
の動作を説明する。

【００１１】メモリセル５８にデータを書き込む場合、
ソース電圧印加回路７０により各メモリセル（５８〜６
１）のソース電極には接地電位が印加される。データ読
み出し回路７４は開放し、Ｙデコーダ７２からの出力６
８を電源電位に、出力６９を接地電位にすることにより
書き込み電圧印加回路７３をデジット線６４に接続し
て、メモリセル５８のドレイン電極に高電圧（１２Ｖ）
を印加する。デジット線６５はトランジスタ６７がオフ
しているため開放される。そして、Ｘデコーダ７１から
の出力で選択されているワード線６２は高電圧（１２
Ｖ）が出力され、非選択のワード線６３は接地電位とな
る。

【００１２】この状態でのメモリセル５８の断面図の電
位分布を模式的に表した図６を参照すると、半導体基板
８２およびソース電極７７を接地電位とし、コントロー
ルゲート７８にトランジスタのしきい値電圧Ｖｔより高
い正電圧を印加しているため、メモリセルトランジスタ
のチャネル領域にはチャネル８３が形成され、ソース電
極７７とドレイン電極８１は導通する。ここで、ドレイ
ン電位が高電位であるので、ドレイン電極８１の近傍の
空乏層８６におけるキャリアの移動は加速され、インパ
クトイオナゼイションによる高いエネルギーをもつキャ
リア（以下ホットキャリアと称す）８４および８５が発
生する。このホットキャリアの中で電子８４は、コント
ロールゲート７８の電位によって制御されるフローティ
ングゲート７９とドレイン電極８１の近傍空乏層８６間
の電界によりフローティングゲート７９に注入され、蓄
積される。

【００１３】しかし、この電子８５の蓄積により、フロ
ーティングゲート７９とドレイン電極空乏層８６間の電
位差が「０」になった時点で、電子８５の注入は終了す
る。以上の様な動作でメモリセルのしきい値Ｖｔを高く
（７Ｖ程度になる）しデータの書き込みを行う。

【００１４】次に、メモリセルのデータを消去する場合
の動作を説明する。

【００１５】メモリセル５８のデータを消去する場合、
Ｙデコーダ７２の出力６８および６９によりトランジス
タ６６および６７のそれぞれをオフすればデジット線６
４および６５のそれぞれはデータ読み出し回路７４およ
び書き込み電圧印加回路７３から開放され、各メモリセ
ル５８、５９、６０および６１のソース電極のそれぞれ
には高電圧（１２Ｖ）を印加する。そして、Ｘデコーダ
７１から出力しているワード線６２、６３は接地電位と
する。

【００１６】この状態でのメモリセルの断面図の電位分
布を模式的に表した図７を参照すると、メモリセルトラ
ンジスタの各電極は、ドレイン電極９１を開放し、半導
体基板９２およびコントロールゲート８８のそれぞれを
接地電位とし、ソース電極８７を高電位（１２Ｖ）とし
ているため、半導体基板９２とソース電極８７間のＰＮ
接合ダイオードではアバランシェブレークダウンが発生
し、ソース近傍空乏層９３においてホットキャリア９４
および９５が発生する。

【００１７】この時発生したホットキャリアの中で，正
孔９５をコントロールゲート８８の電位により制御され
るフローティングゲート８９とソース電極近傍空乏層９
３間の電界によってフローティングゲート８９に注入す
る。フローティングゲート８９とソース近傍空乏層９３
間の電界は正孔９５の注入によって緩和されるため、正
孔９５の注入の終了点はこの電界が「０」になった時
点、すなわち、フローティングゲートウ８９とソース近
傍空乏層９３間の電位差が「０」になった時点である。

【００１８】以上のような動作でメモリセルのしきい値
Ｖｔを低い状態（０．５Ｖ程度）に移動させ、データの
消去を行う。

【００１９】

【発明が解決しようとする課題】しかしながら、上述し
た不揮発性半導体メモリ装置の動作の中で「データの消
去」時では以下の様な問題がある。

【００２０】この問題を図２を参照して説明すると、
「データの消去」、つまりメモリセルトランジスタのし
きい値Ｖｔを負の方向へ移動させる場合、消去後のメモ
リセルのしきい値Ｖｔの分布２８はフローティングゲー
トに蓄積される電荷（正孔の量）に依存するが、この蓄
積量はコントロールゲート電位によって制御されるフロ
ーティングゲートとソース近傍空乏層間の電界によって
決定される。

【００２１】したがって、メモリセル領域に多数個配列
された各々のセルトランジスタのフローティングゲート
とソース近傍空乏層間電界に差異が存在した場合（例え
ばゲート酸化膜厚に差がある場合とか）、正孔の蓄積量
によりメモリセルトランジスタの消去時のしきい値Ｖｔ
はバラツキ２３が生じてしまう。具体的には、消去時の
メモリセルトランジスタのコントロールゲートの電位が
接地電位であった場合、消去時のしきい値Ｖｔの分布２
８は（−１．０Ｖ）から（−１．５Ｖ）までばらつき、
デプレッション型メモリセル（しきい値Ｖｔが接地電位
以下であるセル、すなわち過剰消去セル２７）を発生さ
せる。

【００２２】この過剰消去セル２７はメモリデータの読
み出し時において、アドレスの選択、非選択にかかわら
ず常にオンしているため、正常なメモリセルとして機能
せず、回路の誤動作を引き起こしてしまう。

【００２３】例えば、図５に示すメモリセル５９が過剰
消去セルであった場合、ワード線６３が非選択（接地電
位）であった場合でもＹデコーダ７２によりトランジス
タ６６がオンすればデジット線６４には電流が流れ、デ
ータバス７５には常に「１」のデータが出力されてしま
い、正常なメモリ装置として動作しなくなる問題点があ
った。

【００２４】すなわち、従来行われている不揮発性メモ
リ装置の消去方法では、しきい値Ｖｔ移動量のバラツキ
が大きくなった場合、過剰消去セルが発生し、正常なメ
モリセルとしての機能を損ねてしまうという問題点があ
った。

【００２５】

【課題を解決するための手段】本発明の不揮発性半導体
メモリ装置は、一導電型の半導体基板上に前記半導体基
板とは逆導電型の拡散層からなるドレインおよびソース
と前記半導体基板と第１の絶縁膜を介して形成された電
荷蓄積層と前記電荷蓄積層と第２の絶縁膜を介して形成
された制御ゲートとから成るメモリセルトランジスタを
備え、前記メモリセルトランジスタのソースまたはドレ
インに印加する消去電圧を前記半導体基板と前記メモリ
セルトランジスタのソースまたはドレインのＰＮ接合部
分に印加しアバランシェ・ブレークダウンを発生させて
消去を行う不揮発性半導体メモリ装置において、前記消
去時に前記制御ゲートに前記半導体基板の電位より高い
制御電圧を印加する正電位印加回路を有する構成であ
る。

【００２６】また、本発明の不揮発性半導体メモリ装置
のデータ消去方法は、一導電型の半導体基板上に前記半
導体基板とは逆導電型の拡散層からなるドレインおよび
ソースと前記半導体基板と第１の絶縁膜を介して形成さ
れた電荷蓄積層と前記電荷蓄積層と第２の絶縁膜を介し
て形成された制御ゲートとから成るメモリセルトランジ
スタの動作時に、前記メモリセルトランジスタのソース
またはドレインに印加する消去電圧を前記半導体基板と
前記メモリセルトランジスタのソースまたはドレインの
ＰＮ接合部分に印加しアバランシェ・ブレークダウンを
発生させて消去を行う不揮発性半導体メモリ装置のデー
タ消去方法において、前記消去時に前記制御ゲートに前
記半導体基板の電位より高い制御電圧を印加する方法で
ある。

【００２７】

【実施例】本発明の第１の実施例の不揮発性半導体メモ
リ装置を図面を参照して説明する。

【００２８】図１に本発明の第１の実施例の不揮発性半
導体メモリ装置の構成を示す図１を参照すると、この不
揮発性半導体メモリ装置は、メモリセル１、２、３およ
び４と、ワード線５および６と、デジット線７および８
と、Ｘデコーダ１２と、Ｙデコーダ１５およびトランジ
スタ９、１０で構成される選択回路と、書き込み電圧印
加回路１６と、データ読み出し回路１７と、データバス
１１と、ソース電圧印加回路１４とを有する構成であ
る。

【００２９】さらに、この不揮発性半導体メモリ装置
は、メモリセルデータの消去時において各メモリセルト
ランジスタ（１〜４）のコントロール電極に接地電位よ
り高い正の任意電位を与え、その他の動作時にはＸデコ
ーダ１２の出力をそのままワード線５および６に伝達す
る正電位印加装置１３を有し、ワード線５、６はそれぞ
れ正電位印加装置１３を介してＸデコーダ１２に接続す
る構成である。

【００３０】次に、本発明の第１の実施例の不揮発性半
導体メモリ装置の動作について説明する。

【００３１】まずメモリセルデータの消去を行う場合に
ついて説明する。

【００３２】メモリセル１の消去を行う場合、Ｙデコー
ダ１５およびトランジスタ９、１０によってデジット線
７および８のそれぞれはデータ読み出し回路１７および
書き込み電圧印加回路１６のそれぞれから開放される。
また、ワード線５は正電位印加回路１３により接地電位
より高い電位（３Ｖ）に設定される。ソース電圧印加回
路１４は高電位（１２Ｖ）をメモリセルトランジスタの
ソース電極に供給する。

【００３３】この状態で従来例の不揮発性半導体メモリ
装置同様、本発明の不揮発性半導体メモリ装置は、ソー
ス電極と基板との間にアバランシェ・ブレークダウンを
発生させ、コントロールゲート電位によって制御される
フローティングゲートとソース近傍空乏層間電界により
正孔をフローティングゲートに注入し消去を行う。

【００３４】ここで従来例において説明した通りフロー
ティングゲートに蓄積される正孔の量、すなわち消去後
のメモリセルのしきい値Ｖｔは、コントロールゲート電
位によって制御されるフローティングゲート−ソース近
傍空乏層間の電界により決定されるので、コントロール
ゲートの電位を高くし、フローティングゲート−ソース
近傍空乏層間電界を緩和する事で、メモリセルしきい値
をＶｔの移動量を小さくし過剰消去セルを消滅させる事
が出来る。

【００３５】図３は１メモリセルのしきい値Ｖｔの消去
時ゲート電圧に対する依存性を示す特性図で、図の横軸
は消去時間を、縦軸はメモリセルのしきい値Ｖｔを示
し、実線１００、１０１および１０２のそれぞれは消去
時のゲート電圧が０Ｖ（接地電位）、１Ｖ、２Ｖの時の
特性を示している。

【００３６】測定したメモリセルの構造は、ゲート長が
０．８μｍ、ゲート幅が１．６８μｍ、フローティング
ゲート間酸化膜厚が２２ｎｍのＮ型ＭＯＳトランジスタ
の構造のものである。このメモリセルの構造では消去時
のコントロールゲート電位を１Ｖ高く設定するとしきい
値Ｖｔの収束値も１Ｖ上昇している事がわかる（図３参
照）。この構造のメモリセルを多数個配列した従来の不
揮発性半導体メモリ装置においては、図２に示す様に、
消去時のコントロールゲートの電位を接地電位に設定し
た時の消去後のしきい値Ｖｔの分布２８が（−１．０
Ｖ）から１．５Ｖまでのばらつき２８を持ち、過剰消去
セル２７が発生するのに対して、本発明の不揮発性半導
体メモリ装置は、消去時のコントロールゲートの電位を
２Ｖに設定して消去を行った場合では、消去によるしき
い値Ｖｔの移動量はその値２２から値２１に減少し、消
去後しきい値Ｖｔの分布２９は相対的に２Ｖ上昇し、ば
らつき２４は１．０Ｖから３．５Ｖの間になり過剰消去
セルは消滅する。

【００３７】また、読み出し回路の「１」、「０」デー
タの判別電圧２６が５Ｖであれば問題なくデータの読み
出しもできる事になる。

【００３８】次に、本発明の第２の実施例の不揮発性半
導体メモリ装置について説明する。本発明の第２の実施
例の不揮発性半導体メモリ装置の正電位印加回路１３お
よびＸデコーダ１２の回路構成を示す図４を参照する
と、この実施例の不揮発性半導体メモリ装置のＸデコー
ダ１２は、アドレス信号３１、３２を受けるインバータ
３３および３４とＮＡＮＤゲート３５、３６、３７およ
び３８とで構成される。

【００３９】また、この実施例の不揮発性半導体メモリ
装置の正電位印加回路１３は、Ｘデコーダ１２の出力を
受けＣＭＯＳトランスファー５３、５４、５５および５
６を介してワード線４９、５０、５１および５２に接続
する構成である。また、ワード線４９、５０、５１およ
び５２にはそれぞれＣＭＯＳトランスファー４１、４
２、４３、４４を介して電圧フォロワ回路４８の出力が
接続され、電圧フォロワ回路４８の非反転入力端子には
基準電圧源４５ならびに抵抗４６および４７の抵抗比で
設定される電圧が印加される構成である。トランスファ
ーゲート４１、４２、４３、４４、５３、５４、５５お
よび５６のそれぞれのオン、オフは制御信号３９および
インバータ４０により制御される。

【００４０】次に、このＸデコーダ１２および正電位印
加回路１３の消去モードでの動作を説明する。

【００４１】消去モードでは制御信号３９を電源電位に
設定する。これにより、ＣＭＯＳトランスファー５３、
５４、５５および５６のそれぞれはオフしＣＭＯＳトラ
ンスファー４１、４２、４３および４４のそれぞれはオ
ンする。電圧フォロワ回路４８の非反転入力端子には基
準電圧４５ならびに抵抗４６および４７によって設定さ
れる電圧が入力され、この入力電圧と同レベルの電位が
ワード線４９、５０、５１および５２のそれぞれに供給
される。

【００４２】つまり、基準電圧４５ならびに抵抗４６お
よび４７を任意に選択し電圧フォロワ回路４８の非反転
入力端子の電位を任意に設定する事により、消去時にワ
ード線４９、５０、５２および５３の電位のそれぞれを
任意の正電位にする事ができ、このためメモリセルのコ
ントロールゲート電位が上昇するので消去でのしきい値
Ｖｔの移動量を制限できることになる。

【００４３】また、消去以外の動作モードにおいては、
制御信号３９を接地電位にすることによりＣＭＯＳトラ
ンスファー４１、４２、４３および４４のそれぞれはオ
フし、電圧フォロワ回路４８がワード線４９、５０、５
１および５２のそれぞれから切り離され、またＣＭＯＳ
トランスファー５３、５４、５５および５６がオンする
のでワード線４９、５０、５１および５２がＸデコーダ
に接続し通常のアドレス選択を行う。

【００４４】本実施例の電圧フォロワ回路４８の非反転
入力端子の入力電圧の設定方法の構成では、抵抗４６お
よび４７の構成素子を同一製造工程内で形成すれば、製
造バラツキにより抵抗値が変化してもその相対比特性は
変化しないので、安定した入力電圧を得ることが出来
る。

【００４５】また、電圧フォロワ回路４８の非反転入力
端子の入力電圧の設定方法は、トランジスタのしきい値
電圧を利用する回路や、メモリセルの積層されたコント
ロールゲートとフローティングゲートを形成する工程と
同一工程で形成した容量の容量比を利用する回路でも実
現することが出来る。

【００４６】

【発明の効果】以上説明したように、本発明の不揮発性
半導体メモリ装置およびその消去方法は、メモリセルト
ランジスタの消去後のしきい値Ｖｔをコントロールゲー
トに接続した正電位印加装置で制御することにより、過
剰消去セルの発生を防止することができ、不揮発性メモ
リの記憶データ読み出し時に非選択アドレスのメモリセ
ルがオンし、正常なデータ読み出しができなくなること
を、防止することができる効果がある。

【００４７】コントロールゲートの印加電圧は、不揮発
性メモリを構成するデバイスの構造、消去時における目
標のしきい値Ｖｔにより電源電圧としての５Ｖ、書き込
み電圧としての１２Ｖを含み任意に決定することが出来
る。

【図面の簡単な説明】

【図１】本発明の第１の実施例の不揮発性半導体メモリ
装置の講成図である。

【図２】本発明および従来の不揮発性半導体メモリ装置
の消去方法でのメモリセルのしきい値Ｖｔの分布を説明
する図である。

【図３】メモリセルの消去時にしきい値Ｖｔの消去時ゲ
ート電圧依存性を示す図である。

【図４】本発明の第２の実施例不揮発性半導体メモリ装
置の構成の詳細図である。

【図５】従来例の不揮発性半導体メモリ装置の構成図で
ある。

【図６】メモリセルトランジスタのデータ書き込み時の
電位分布を模式的に表した断面図である。

【図７】メモリセルトランジスタのデータの消去時の電
位分布を模式的に表した断面図である。

【符号の説明】

１、２、３、４、５８、５９、６０、６１メモリセ
ルトランジスタ５、６、４９、５０、５１、５２、６２、６３ワー
ド線７、８、６４、６５デジット線９、１０、６６、６７選択用トランジスタ１１、７５データバス１２、７１Ｘデコーダ１３正電位印加回路１４、７０ソース電圧印加回路１５、７２Ｙデコーダ１６、７３書き込み電圧印加回路１７デーダ読み出し回路１８、１９Ｙデコーダ出力選択用信号２０、３１、３２、７６アドレス信号２１従来の消去方法でのメモリセルのＶｔの移動量２２本発明での消去方法でのメモリセルのＶｔの移
動量２３、２４、２５メモリセルのＶｔのばらつき量２６データ読み出し回路の「０」、「１」判別点２７過剰消去セル２８、２９従来及び本発明での消去時のメモリセル
のＶｔの分布３０データ書き込み時のメモリセルのＶｔの分布３３、３４、４０インバータ３５、３６、３７、３８Ｘデコーダ用ＮＡＮＤゲー
ト３９制御信号４１、４２、４３、４４、５３、５４、５５、５５、５
６ＣＭＯＳトランスファー４５基準電圧４６、４７抵抗素子４８電圧フォロワ回路６８、６９Ｙデコーダ出力選択信号７４データ読み出し回路７７、８７ソース電極７８、８８コントロールゲート７９、８９フローティングゲート８０絶縁酸化膜８１、９１ドレイン電極８２、９２半導体基板８３チャネル８４、８５、９４、９５ホットキャリア８６ドレイン近傍空乏層１００、１０１、１０２消去時ゲート電圧が０Ｖ、
２Ｖ、３Ｖの時のメモリセルのしきい値Ｖｔの変化

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 29/788 29/792 Ｈ０１Ｌ 29/78 ３７１

Claims

【特許請求の範囲】

【請求項１】一導電型の半導体基板上に前記半導体基
板とは逆導電型の拡散層からなるドレインおよびソース
と前記半導体基板と第１の絶縁膜を介して形成された電
荷蓄積層と前記電荷蓄積層と第２の絶縁膜を介して形成
された制御ゲートとから成るメモリセルトランジスタを
備え、前記メモリセルトランジスタのソースまたはドレ
インに印加する消去電圧を前記半導体基板と前記メモリ
セルトランジスタのソースまたはドレインのＰＮ接合部
分に印加しアバランシェ・ブレークダウンを発生させて
消去を行う不揮発性半導体メモリ装置において、前記消
去時に前記制御ゲートに前記半導体基板の電位より高い
制御電圧を印加する正電位印加回路を有することを特徴
とする不揮発性半導体メモリ装置。
【請求項２】一導電型の半導体基板上に前記半導体基
板とは逆導電型の拡散層からなるドレインおよびソース
と前記半導体基板と第１の絶縁膜を介して形成された電
荷蓄積層と前記電荷蓄積層と第２の絶縁膜を介して形成
された制御ゲートとから成るメモリセルトランジスタの
動作時に、前記メモリセルトランジスタのソースまたは
ドレインに印加する消去電圧を前記半導体基板と前記メ
モリセルトランジスタのソースまたはドレインのＰＮ接
合部分に印加しアバランシェ・ブレークダウンを発生さ
せて消去を行う不揮発性半導体メモリ装置のデータ消去
方法において、前記消去時に前記制御ゲートに前記半導
体基板の電位より高い制御電圧を印加することを特徴と
する不揮発性半導体メモリ装置のデータ消去方法。
【請求項３】前記制御電圧は、前記半導体基板の電位
と前記メモリセルトランジスタのソースまたはドレイン
の前記消去電圧の電位との間の中間電位にあることを特
徴とする請求項１記載の不揮発性半導体メモリ装置。
【請求項４】前記制御電圧は、前記半導体基板の電位
と前記メモリセルトランジスタのソースまたはドレイン
の前記消去電圧の電位との間の中間電位にあることを特
徴とする請求項２記載の不揮発性半導体メモリ装置のデ
ータ消去方法。