JPH0729382A - 不揮発性半導体メモリ及びそのデータ書込み方法 - Google Patents
不揮発性半導体メモリ及びそのデータ書込み方法Info
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- JPH0729382A JPH0729382A JP17578193A JP17578193A JPH0729382A JP H0729382 A JPH0729382 A JP H0729382A JP 17578193 A JP17578193 A JP 17578193A JP 17578193 A JP17578193 A JP 17578193A JP H0729382 A JPH0729382 A JP H0729382A
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- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
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- Computer Hardware Design (AREA)
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Abstract
(57)【要約】 （修正有）
【目的】 情報記憶の多値化、トランジスタ数の低減及
び書込み時間の高速化を図る。 【構成】 不揮発性半導体メモリに関し、メモリトラン
ジスタの閾値を３種類以上設定する。第１の導電型の半
導体基板１１に設けられた第２の導電型のソース領域Ｓ
及びドレイン領域Ｄ並びに、ソース領域Ｓ及びドレイン
領域Ｄとを跨ぐ領域上に、絶縁膜１２を介して順次設け
られた浮遊ゲート電極ＦＧ及びコントロールゲート電極
ＣＧから成るメモリトランジスタＭＴを具備し、メモリ
トランジスタＭＴの閾値Ｖthが浮遊ゲート電極ＦＧ及び
コントロールゲート電極ＣＧの電位により制御される不
揮発性半導体メモリでおいて、浮遊ゲート電極ＦＧに注
入する電荷の量を制御する電荷注入制御手段１３を設け
る。電荷注入制御手段１３は、書込み動作時において浮
遊ゲート電極ＦＧに対し２種類以上の電荷量の注入制御
を行なう。
び書込み時間の高速化を図る。 【構成】 不揮発性半導体メモリに関し、メモリトラン
ジスタの閾値を３種類以上設定する。第１の導電型の半
導体基板１１に設けられた第２の導電型のソース領域Ｓ
及びドレイン領域Ｄ並びに、ソース領域Ｓ及びドレイン
領域Ｄとを跨ぐ領域上に、絶縁膜１２を介して順次設け
られた浮遊ゲート電極ＦＧ及びコントロールゲート電極
ＣＧから成るメモリトランジスタＭＴを具備し、メモリ
トランジスタＭＴの閾値Ｖthが浮遊ゲート電極ＦＧ及び
コントロールゲート電極ＣＧの電位により制御される不
揮発性半導体メモリでおいて、浮遊ゲート電極ＦＧに注
入する電荷の量を制御する電荷注入制御手段１３を設け
る。電荷注入制御手段１３は、書込み動作時において浮
遊ゲート電極ＦＧに対し２種類以上の電荷量の注入制御
を行なう。
Description
【０００１】
【産業上の利用分野】本発明は、不揮発性半導体メモリ
及びそのデータ書込み方法に関するものであり、更に詳
しく言えば、多値入力可能な不揮発性の半導体メモリ及
びその書込み時の電圧制御方法に関するものである。
及びそのデータ書込み方法に関するものであり、更に詳
しく言えば、多値入力可能な不揮発性の半導体メモリ及
びその書込み時の電圧制御方法に関するものである。
【０００２】
【従来の技術】図４は、従来例に係る説明図である。ま
た、図４（Ａ）は、その不揮発性半導体メモリの断面構
成図であり、図４（Ｂ）は、そのデータ書込み方法の説
明する回路図をそれぞれ示している。
た、図４（Ａ）は、その不揮発性半導体メモリの断面構
成図であり、図４（Ｂ）は、そのデータ書込み方法の説
明する回路図をそれぞれ示している。
【０００３】例えば、消去可能なプログラマブルＲＯＭ
（ＥＰＲＯＭ，読出し専用メモリ）を構成する１ビット
のメモリトランジスタＭＴは、図４において、ｎ+ 型の
ソース領域Ｓ，ｎ+ 型のドレイン領域Ｄ，浮遊ゲート電
極ＦＧ及びコントロールゲート電極（以下単にゲート電
極という）ＣＧから成る。ｎ+ 型のソース領域Ｓ及びｎ
+ 型のドレイン領域Ｄはｐ型の半導体基板１に設けら
れ、浮遊ゲート電極ＦＧ及びゲート電極ＣＧは両領域
Ｓ，Ｄを跨ぐ領域上に絶縁膜２を介して順次設けられ
る。また、当該メモリトランジスタＭＴの閾値Ｖthは浮
遊ゲート電極ＦＧ及びゲート電極ＣＧの電位により制御
される。
（ＥＰＲＯＭ，読出し専用メモリ）を構成する１ビット
のメモリトランジスタＭＴは、図４において、ｎ+ 型の
ソース領域Ｓ，ｎ+ 型のドレイン領域Ｄ，浮遊ゲート電
極ＦＧ及びコントロールゲート電極（以下単にゲート電
極という）ＣＧから成る。ｎ+ 型のソース領域Ｓ及びｎ
+ 型のドレイン領域Ｄはｐ型の半導体基板１に設けら
れ、浮遊ゲート電極ＦＧ及びゲート電極ＣＧは両領域
Ｓ，Ｄを跨ぐ領域上に絶縁膜２を介して順次設けられ
る。また、当該メモリトランジスタＭＴの閾値Ｖthは浮
遊ゲート電極ＦＧ及びゲート電極ＣＧの電位により制御
される。
【０００４】ここで、図４（Ｂ）を参照しながら従来例
に係るデータ書込み方法を説明する。図４（Ｂ）は１ビ
ットのメモリトランジスタ回路を示している。図４
（Ｂ）において、ｐ型ＭＯＳトランジスタＴＰとメモリ
トランジスタＭＴとが直列接続され、その回路が電源線
ＶDDと接地線ＧNDとの間に接続される。当該回路のデー
タ書込み時の動作は、まず、トランジスタＴＰをＯＮ動
作させて、トランジスタＭＴのソース層Ｓに対するドレ
イン層Ｄに、通常使用電圧（5 Ｖ）よりも高い８Ｖ前後
の正の電圧が印加される。そして、浮遊ゲート電極ＦＧ
に同程度の電圧（８Ｖ）が印加されるように、ゲート電
極ＣＧに高いゲート電圧Ｖcgを印加する。これにより、
チャネル電流の内、ドレイン層Ｄの近傍で加速された電
子（チャネルホットエレクトロン）の一部が浮遊ゲート
電極ＦＧに注入され、データの書込みが完了する。この
書き込みの結果、メモリトランジスタＭＴの閾値Ｖth
は、例えば、１Ｖから３Ｖへと変化する。
に係るデータ書込み方法を説明する。図４（Ｂ）は１ビ
ットのメモリトランジスタ回路を示している。図４
（Ｂ）において、ｐ型ＭＯＳトランジスタＴＰとメモリ
トランジスタＭＴとが直列接続され、その回路が電源線
ＶDDと接地線ＧNDとの間に接続される。当該回路のデー
タ書込み時の動作は、まず、トランジスタＴＰをＯＮ動
作させて、トランジスタＭＴのソース層Ｓに対するドレ
イン層Ｄに、通常使用電圧（5 Ｖ）よりも高い８Ｖ前後
の正の電圧が印加される。そして、浮遊ゲート電極ＦＧ
に同程度の電圧（８Ｖ）が印加されるように、ゲート電
極ＣＧに高いゲート電圧Ｖcgを印加する。これにより、
チャネル電流の内、ドレイン層Ｄの近傍で加速された電
子（チャネルホットエレクトロン）の一部が浮遊ゲート
電極ＦＧに注入され、データの書込みが完了する。この
書き込みの結果、メモリトランジスタＭＴの閾値Ｖth
は、例えば、１Ｖから３Ｖへと変化する。
【０００５】このことで、トランジスタＴＰをＯFF動作
からＯＮ動作させて、ゲート電極ＣＧに３Ｖ未満の電圧
を印加すると、当該トランジスタＭＴがＯＮからＯFF動
作をし、例えば、「Ｈ」（ハイ）レベルのデータを読み
出すことができる。なお、３Ｖ以上のゲート電圧をゲー
ト電極ＣＧに印加し、トランジスタＴＰをＯFF動作させ
た場合には、当該トランジスタＭＴがＯＮ動作を継続す
ることから、データは読み出されない。これにより、電
荷注入によってデータが書き込まれたことがわかる。
からＯＮ動作させて、ゲート電極ＣＧに３Ｖ未満の電圧
を印加すると、当該トランジスタＭＴがＯＮからＯFF動
作をし、例えば、「Ｈ」（ハイ）レベルのデータを読み
出すことができる。なお、３Ｖ以上のゲート電圧をゲー
ト電極ＣＧに印加し、トランジスタＴＰをＯFF動作させ
た場合には、当該トランジスタＭＴがＯＮ動作を継続す
ることから、データは読み出されない。これにより、電
荷注入によってデータが書き込まれたことがわかる。
【０００６】
【発明が解決しようとする課題】ところで、上記従来例
に係る不揮発性半導体メモリのデータ書込み方法によれ
ば、メモリトランジスタＭＴのソース層Ｓに対するドレ
イン層Ｄに、通常使用電圧よりも高い８Ｖ前後の正の電
圧を印加し、また、ゲート電極ＣＧに、それよりも高い
ゲート電圧Ｖcgを印加することにより、浮遊ゲート電極
ＦＧに同程度の電圧を印加している。このため、メモリ
トランジスタＭＴに２値，すなわち、「０」又は「１」
の情報を書き込むことができる。しかし、情報処理の高
速化，高性能化に伴い、２値のメモリセルを半導体チッ
プに多数配置する要求があった場合、セル数の増大によ
り書込み時の消費電流が増大したり、その書込み時間が
長くなるという問題がある。
に係る不揮発性半導体メモリのデータ書込み方法によれ
ば、メモリトランジスタＭＴのソース層Ｓに対するドレ
イン層Ｄに、通常使用電圧よりも高い８Ｖ前後の正の電
圧を印加し、また、ゲート電極ＣＧに、それよりも高い
ゲート電圧Ｖcgを印加することにより、浮遊ゲート電極
ＦＧに同程度の電圧を印加している。このため、メモリ
トランジスタＭＴに２値，すなわち、「０」又は「１」
の情報を書き込むことができる。しかし、情報処理の高
速化，高性能化に伴い、２値のメモリセルを半導体チッ
プに多数配置する要求があった場合、セル数の増大によ
り書込み時の消費電流が増大したり、その書込み時間が
長くなるという問題がある。
【０００７】また、情報処理の高密度化に伴い多値のメ
モリセルが要求された場合に、従来例のデータ書込み方
法では十分に対処できない。さらに、メモリセル数の増
加が余儀無くされるという問題がある。
モリセルが要求された場合に、従来例のデータ書込み方
法では十分に対処できない。さらに、メモリセル数の増
加が余儀無くされるという問題がある。
【０００８】本発明は、上記の問題点を解決するもので
あり、メモリトランジスタの閾値を３種類以上設定する
ことにより、情報記憶の多値化を図ること、トランジス
タ数を低減すること、及び、書込み時の消費電流や書込
み時間を削減することが可能となる不揮発性半導体メモ
リ及びそのデータ書込み方法を提供することにある。
あり、メモリトランジスタの閾値を３種類以上設定する
ことにより、情報記憶の多値化を図ること、トランジス
タ数を低減すること、及び、書込み時の消費電流や書込
み時間を削減することが可能となる不揮発性半導体メモ
リ及びそのデータ書込み方法を提供することにある。
【０００９】
【課題を解決するための手段】上記問題点を解決するた
めに、本発明が講じた手段は、図１（Ａ）に示すよう
に、第１の導電型の半導体基板１１に設けられた第２の
導電型のソース領域Ｓとドレイン領域Ｄと、前記ソース
領域Ｓとドレイン領域Ｄとを跨ぐ領域上に、絶縁膜１２
を介して順次設けられた浮遊ゲート電極ＦＧ及びコント
ロールゲート電極ＣＧから成るメモリトランジスタＭＴ
を具備する不揮発性半導体メモリにおいて、前記浮遊ゲ
ート電極ＦＧに注入する電荷の量を制御する電荷注入制
御手段１３が設けられ、この電荷注入制御手段１３は３
種類の電荷量の注入制御することを特徴とする。
めに、本発明が講じた手段は、図１（Ａ）に示すよう
に、第１の導電型の半導体基板１１に設けられた第２の
導電型のソース領域Ｓとドレイン領域Ｄと、前記ソース
領域Ｓとドレイン領域Ｄとを跨ぐ領域上に、絶縁膜１２
を介して順次設けられた浮遊ゲート電極ＦＧ及びコント
ロールゲート電極ＣＧから成るメモリトランジスタＭＴ
を具備する不揮発性半導体メモリにおいて、前記浮遊ゲ
ート電極ＦＧに注入する電荷の量を制御する電荷注入制
御手段１３が設けられ、この電荷注入制御手段１３は３
種類の電荷量の注入制御することを特徴とする。
【００１０】ここで、電荷注入制御手段１３としては、
図１（Ｂ）に示すように、データ書込み動作時において
ソース領域Ｓ及び半導体基板１１の電位を基準にしてコ
ントロールゲート電極ＣＧに対し２種類以上のゲート電
圧を印加可能のコントロールゲート電圧印加手段１３ａ
であっても良いし、また、図１（Ｃ）に示すように、デ
ータ書込み動作時においてソース領域Ｓ及び半導体基板
１１の電位を基準にしてドレイン領域Ｄに対し２種類以
上のドレイン電圧を印加可能のドレイン電圧印加手段１
３ｂであっても良い。
図１（Ｂ）に示すように、データ書込み動作時において
ソース領域Ｓ及び半導体基板１１の電位を基準にしてコ
ントロールゲート電極ＣＧに対し２種類以上のゲート電
圧を印加可能のコントロールゲート電圧印加手段１３ａ
であっても良いし、また、図１（Ｃ）に示すように、デ
ータ書込み動作時においてソース領域Ｓ及び半導体基板
１１の電位を基準にしてドレイン領域Ｄに対し２種類以
上のドレイン電圧を印加可能のドレイン電圧印加手段１
３ｂであっても良い。
【００１１】また、本発明の不揮発性半導体メモリの第
１のデータ書込み方法は、メモリトランジスタＭＴが出
力特性の線形領域又は飽和領域で動作する範囲の電圧で
あって、データ書込み動作時において予め設定された２
種類以上のゲート電圧Ｖcgのいずれかをコントロールゲ
ート電極ＣＧに印加することを特徴とする。
１のデータ書込み方法は、メモリトランジスタＭＴが出
力特性の線形領域又は飽和領域で動作する範囲の電圧で
あって、データ書込み動作時において予め設定された２
種類以上のゲート電圧Ｖcgのいずれかをコントロールゲ
ート電極ＣＧに印加することを特徴とする。
【００１２】さらに、本発明の不揮発性半導体メモリの
第２のデータ書込み方法は、メモリトランジスタＭＴが
出力特性の線形領域で動作する範囲の電圧であって、デ
ータ書込み動作時において予め設定された２種類以上の
ドレイン電圧Ｖｄのいずれかをドレイン領域Ｄに印加す
ることを特徴とする。
第２のデータ書込み方法は、メモリトランジスタＭＴが
出力特性の線形領域で動作する範囲の電圧であって、デ
ータ書込み動作時において予め設定された２種類以上の
ドレイン電圧Ｖｄのいずれかをドレイン領域Ｄに印加す
ることを特徴とする。
【００１３】
【作用】本発明の不揮発性半導体メモリによれば、電荷
注入制御手段１３が設けられ、メモリトランジスタＭＴ
の浮遊ゲート電極ＦＧに注入する電荷の量がデータ書込
み時に離散的に選択される。このため、電荷注入量に基
づいてメモリトランジスタＭＴの閾値Ｖthの値を可変制
御することが可能となる。例えば、コントロールゲート
電圧印加手段１３ａにより、データ書込み時に、ソース
領域Ｓ及び半導体基板１１の電位を基準にして、コント
ロールゲート電極ＣＧに２種類以上のゲート電圧Ｖcgを
印加する。なお、ドレイン電圧は一定にする。これによ
って、浮遊ゲート電極ＦＧに注入された電荷量の値を変
えることができるのでメモリトランジスタＭＴの閾値Ｖ
thの値を制御することができる。これにより、書込み前
のメモリトランジスタＭＴの初期の閾値Ｖth（無電荷
時）と合わせて、３値以上の情報を容易に記憶すること
が可能となり、当該不揮発半導体メモリの多値化を図る
ことが可能となる。
注入制御手段１３が設けられ、メモリトランジスタＭＴ
の浮遊ゲート電極ＦＧに注入する電荷の量がデータ書込
み時に離散的に選択される。このため、電荷注入量に基
づいてメモリトランジスタＭＴの閾値Ｖthの値を可変制
御することが可能となる。例えば、コントロールゲート
電圧印加手段１３ａにより、データ書込み時に、ソース
領域Ｓ及び半導体基板１１の電位を基準にして、コント
ロールゲート電極ＣＧに２種類以上のゲート電圧Ｖcgを
印加する。なお、ドレイン電圧は一定にする。これによ
って、浮遊ゲート電極ＦＧに注入された電荷量の値を変
えることができるのでメモリトランジスタＭＴの閾値Ｖ
thの値を制御することができる。これにより、書込み前
のメモリトランジスタＭＴの初期の閾値Ｖth（無電荷
時）と合わせて、３値以上の情報を容易に記憶すること
が可能となり、当該不揮発半導体メモリの多値化を図る
ことが可能となる。
【００１４】また、ドレイン電圧印加手段１３ｂにより
ソース領域Ｓ及び半導体基板１１の電位を基準にして、
ドレイン領域Ｄにドレイン電圧Ｖｄが印加される。この
ため、第１の不揮発性半導体メモリと同様に電荷注入量
に基づいてメモリトランジスタＭＴの閾値Ｖthを制御す
ることが可能となる。例えば、メモリトランジスタＭＴ
のドレイン領域Ｄに２種類以上のドレイン電圧Ｖｄが印
加される。なお、コントロールゲート電圧は一定にす
る。このことで、第１の不揮発性半導体メモリと同様に
浮遊ゲート電極ＦＧに注入された電荷及びコントロール
ゲート電極ＣＧに供給される制御電位により、メモリト
ランジスタＭＴの閾値Ｖthを制御することができる。こ
れにより、３値以上の情報を容易に記憶することが可能
となり、当該不揮発半導体メモリの多値化を図ることが
可能となる。
ソース領域Ｓ及び半導体基板１１の電位を基準にして、
ドレイン領域Ｄにドレイン電圧Ｖｄが印加される。この
ため、第１の不揮発性半導体メモリと同様に電荷注入量
に基づいてメモリトランジスタＭＴの閾値Ｖthを制御す
ることが可能となる。例えば、メモリトランジスタＭＴ
のドレイン領域Ｄに２種類以上のドレイン電圧Ｖｄが印
加される。なお、コントロールゲート電圧は一定にす
る。このことで、第１の不揮発性半導体メモリと同様に
浮遊ゲート電極ＦＧに注入された電荷及びコントロール
ゲート電極ＣＧに供給される制御電位により、メモリト
ランジスタＭＴの閾値Ｖthを制御することができる。こ
れにより、３値以上の情報を容易に記憶することが可能
となり、当該不揮発半導体メモリの多値化を図ることが
可能となる。
【００１５】また、本発明ののデータ書込み方法によれ
ば、データ書込み時に、メモリトランジスタＭＴが出力
特性の線形領域又は飽和領域で動作する範囲の電圧であ
って、予め設定された２種類以上のゲート電圧Ｖcgのい
ずれかがコントロールゲート電極ＣＧに印加される。こ
のため、一定のドレイン電圧Ｖｄおいて、メモリトラン
ジスタＭＴに多値，すなわち、「０」，「１」，「１／
２」，「１／３」等…の各種情報を容易に書き込むこと
が可能となる。これにより、情報処理の高密度化に伴い
多値機能のメモリセルが要求された場合に、従来例のよ
うな２値のメモリトランジスタに比べてメモリセル数を
低減することが可能となる。また、情報処理の高速化，
高性能化に伴い、当該トランジスタＭＴを半導体チップ
に多数配置する要求があった場合であっても、書込み時
の消費電流を極力低減すること、及び、その書込み時間
の短縮化を図ることが可能となる。
ば、データ書込み時に、メモリトランジスタＭＴが出力
特性の線形領域又は飽和領域で動作する範囲の電圧であ
って、予め設定された２種類以上のゲート電圧Ｖcgのい
ずれかがコントロールゲート電極ＣＧに印加される。こ
のため、一定のドレイン電圧Ｖｄおいて、メモリトラン
ジスタＭＴに多値，すなわち、「０」，「１」，「１／
２」，「１／３」等…の各種情報を容易に書き込むこと
が可能となる。これにより、情報処理の高密度化に伴い
多値機能のメモリセルが要求された場合に、従来例のよ
うな２値のメモリトランジスタに比べてメモリセル数を
低減することが可能となる。また、情報処理の高速化，
高性能化に伴い、当該トランジスタＭＴを半導体チップ
に多数配置する要求があった場合であっても、書込み時
の消費電流を極力低減すること、及び、その書込み時間
の短縮化を図ることが可能となる。
【００１６】さらに、本発明の別のデータ書込み方法に
よれば、データ書込み時に、メモリトランジスタＭＴが
出力特性の線形領域で動作する範囲の電圧であって、予
め設定された２種類以上のドレイン電圧Ｖｄのいずれか
がドレイン領域Ｄに印加される。このため、一定のコン
トロールゲート電圧Ｖcgおいて、第１のデータ書込み方
法と同様に、メモリトランジスタＭＴに多値情報を書き
込むことが可能となる。これにより、第１のデータ書込
み方法と同様に、メモリセル数を低減することが可能と
なる。また、書込み時の消費電流を極力低減すること、
及び、その書込み時間の短縮化を図ることが可能とな
る。
よれば、データ書込み時に、メモリトランジスタＭＴが
出力特性の線形領域で動作する範囲の電圧であって、予
め設定された２種類以上のドレイン電圧Ｖｄのいずれか
がドレイン領域Ｄに印加される。このため、一定のコン
トロールゲート電圧Ｖcgおいて、第１のデータ書込み方
法と同様に、メモリトランジスタＭＴに多値情報を書き
込むことが可能となる。これにより、第１のデータ書込
み方法と同様に、メモリセル数を低減することが可能と
なる。また、書込み時の消費電流を極力低減すること、
及び、その書込み時間の短縮化を図ることが可能とな
る。
【００１７】
【実施例】次に、図を参照しながら本発明の実施例につ
いて説明をする。図２，３は、本発明の実施例に係る不
揮発性半導体メモリ及びそのデータ書込み方法を説明す
る図である。
いて説明をする。図２，３は、本発明の実施例に係る不
揮発性半導体メモリ及びそのデータ書込み方法を説明す
る図である。
【００１８】〔第１の実施例〕図２は、本発明の第１の
実施例に係る多値化不揮発性半導体メモリの１ビットの
構成図である。図２（Ａ）はそのメモリトランジスタの
断面図であり、図２（Ｂ）はそのメモリトランジスタ回
路図をそれぞれ示している。
実施例に係る多値化不揮発性半導体メモリの１ビットの
構成図である。図２（Ａ）はそのメモリトランジスタの
断面図であり、図２（Ｂ）はそのメモリトランジスタ回
路図をそれぞれ示している。
【００１９】例えば、消去可能なプログラマブルＲＯＭ
（ＥＰＲＯＭ，読出し専用メモリ）を構成する１ビット
のメモリトランジスタＭＴは、図２（Ａ）において、ｎ
+ 型のソース領域Ｓ，ｎ+ 型のドレイン領域Ｄ，浮遊ゲ
ート電極ＦＧ及びコントロールゲート電極（以下単にゲ
ート電極という）ＣＧから成る。ｎ+ 型のソース領域Ｓ
及びｎ+ 型のドレイン領域Ｄはｐ型の半導体基板２１に
設けられる。さらに、両領域Ｓ，Ｄを跨ぐ領域上にゲー
ト酸化膜22Ａが設けられる。また、ゲート酸化膜22Ａ上
には、浮遊ゲート電極ＦＧが設置され、この浮遊ゲート
電極ＦＧの上に、ゲート酸化膜22Ｂを介してコントロー
ルゲート電極ＣＧが設置される。なお、メモリトランジ
スタＭＴの閾値Ｖthはコントロールゲート電圧印加回路
（以下単に電圧印加回路という）23Ａにより制御され、
当該該トランジスタは、浮遊ゲート電極ＦＧの電荷注入
量及びコントロールゲート電極ＣＧの電位により動作す
る。
（ＥＰＲＯＭ，読出し専用メモリ）を構成する１ビット
のメモリトランジスタＭＴは、図２（Ａ）において、ｎ
+ 型のソース領域Ｓ，ｎ+ 型のドレイン領域Ｄ，浮遊ゲ
ート電極ＦＧ及びコントロールゲート電極（以下単にゲ
ート電極という）ＣＧから成る。ｎ+ 型のソース領域Ｓ
及びｎ+ 型のドレイン領域Ｄはｐ型の半導体基板２１に
設けられる。さらに、両領域Ｓ，Ｄを跨ぐ領域上にゲー
ト酸化膜22Ａが設けられる。また、ゲート酸化膜22Ａ上
には、浮遊ゲート電極ＦＧが設置され、この浮遊ゲート
電極ＦＧの上に、ゲート酸化膜22Ｂを介してコントロー
ルゲート電極ＣＧが設置される。なお、メモリトランジ
スタＭＴの閾値Ｖthはコントロールゲート電圧印加回路
（以下単に電圧印加回路という）23Ａにより制御され、
当該該トランジスタは、浮遊ゲート電極ＦＧの電荷注入
量及びコントロールゲート電極ＣＧの電位により動作す
る。
【００２０】図２（Ｂ）は１ビットのメモリトランジス
タ回路図を示している。図２（Ｂ）において、１ビット
のメモリトランジスタ回路は、ｐ型ＭＯＳトランジスタ
ＴＰ，メモリトランジスタＭＴ及び電圧印加回路23Ａか
ら成る。トランジスタＴＰとメモリトランジスタＭＴと
は直列に接続され、その回路が電源線ＶDDと接地線ＧND
との間に接続される。両トランジスタＴＰ，ＭＴのドレ
インはセンスアンプに接続され、トランジスタＭＴのゲ
ート電極ＣＧが電圧印加回路23Ａに接続される。電圧印
加回路23Ａは浮遊ゲート電極ＦＧに注入する電荷の量を
制御する回路である。電圧印加回路23Ａはレベルシフタ
２０，分圧抵抗器Ｒ，スイッチング素子ＳW1〜ＳW3から
成る。レベルシフタ２０は電源線ＶPPと接地線ＧNDとの
間に接続され、クロック信号ＣＫに基づいて高電圧１６
Ｖ程度を発生する。分圧抵抗器Ｒはレベルシフタ２０の
出力端を接地線ＧNDとの間に接続され、出力タップが設
けられている。これにより、電圧１６Ｖを分割して，例
えば、１４Ｖ，１２Ｖのタップ電圧を当該抵抗器Ｒから
スイッチング素子ＳW1〜ＳW3に印加することができる。
スイッチング素子ＳW1〜ＳW3はタップ電圧を選択する回
路であり、例えば、ＳW1＝ＯＮ，ＳW2, ＳW3＝ＯFF動作
により電圧１６Ｖがゲート電極ＣＧに印加される。ま
た、ＳW1，ＳW3＝ＯFF, ＳW2＝ＯＮ動作により電圧１４
Ｖがゲート電極ＣＧに印加される。これにより、メモリ
トランジスタＭＴの出力特性の線形領域又は飽和領域で
動作する範囲の３種類の電圧をゲート電圧Ｖcgとして、
電圧印加回路23Ａからゲート電極ＣＧに印加することが
できる。なお、ゲート電圧Ｖcgはソース領域Ｓ及びｐ型
半導体基板２１の電位を基準にした電圧であり、電圧印
加回路23Ａにより３種類の電荷量の注入制御することが
できる。
タ回路図を示している。図２（Ｂ）において、１ビット
のメモリトランジスタ回路は、ｐ型ＭＯＳトランジスタ
ＴＰ，メモリトランジスタＭＴ及び電圧印加回路23Ａか
ら成る。トランジスタＴＰとメモリトランジスタＭＴと
は直列に接続され、その回路が電源線ＶDDと接地線ＧND
との間に接続される。両トランジスタＴＰ，ＭＴのドレ
インはセンスアンプに接続され、トランジスタＭＴのゲ
ート電極ＣＧが電圧印加回路23Ａに接続される。電圧印
加回路23Ａは浮遊ゲート電極ＦＧに注入する電荷の量を
制御する回路である。電圧印加回路23Ａはレベルシフタ
２０，分圧抵抗器Ｒ，スイッチング素子ＳW1〜ＳW3から
成る。レベルシフタ２０は電源線ＶPPと接地線ＧNDとの
間に接続され、クロック信号ＣＫに基づいて高電圧１６
Ｖ程度を発生する。分圧抵抗器Ｒはレベルシフタ２０の
出力端を接地線ＧNDとの間に接続され、出力タップが設
けられている。これにより、電圧１６Ｖを分割して，例
えば、１４Ｖ，１２Ｖのタップ電圧を当該抵抗器Ｒから
スイッチング素子ＳW1〜ＳW3に印加することができる。
スイッチング素子ＳW1〜ＳW3はタップ電圧を選択する回
路であり、例えば、ＳW1＝ＯＮ，ＳW2, ＳW3＝ＯFF動作
により電圧１６Ｖがゲート電極ＣＧに印加される。ま
た、ＳW1，ＳW3＝ＯFF, ＳW2＝ＯＮ動作により電圧１４
Ｖがゲート電極ＣＧに印加される。これにより、メモリ
トランジスタＭＴの出力特性の線形領域又は飽和領域で
動作する範囲の３種類の電圧をゲート電圧Ｖcgとして、
電圧印加回路23Ａからゲート電極ＣＧに印加することが
できる。なお、ゲート電圧Ｖcgはソース領域Ｓ及びｐ型
半導体基板２１の電位を基準にした電圧であり、電圧印
加回路23Ａにより３種類の電荷量の注入制御することが
できる。
【００２１】次に、図２（Ｂ）を参照しながらデータ書
込み方法を説明する。図２（Ｂ）において、まず、トラ
ンジスタＴＰをＯＮ動作させて、トランジスタＭＴのド
レイン層Ｄに必要な電圧を供給して置く。次に、スイッ
チＳW1をＯＮ動作してトランジスタＭＴのゲート電極Ｃ
Ｇに，例えば、スイッチング素子ＳW1を選択して電圧Ｖ
cg＝１６Ｖをゲート電極ＣＧに印加する。
込み方法を説明する。図２（Ｂ）において、まず、トラ
ンジスタＴＰをＯＮ動作させて、トランジスタＭＴのド
レイン層Ｄに必要な電圧を供給して置く。次に、スイッ
チＳW1をＯＮ動作してトランジスタＭＴのゲート電極Ｃ
Ｇに，例えば、スイッチング素子ＳW1を選択して電圧Ｖ
cg＝１６Ｖをゲート電極ＣＧに印加する。
【００２２】このゲート電圧Ｖcgを十分な時間印加する
と、従来例で述べたように、チャネル電流の内、ドレイ
ン層Ｄの近傍で加速された電子（チャネルホットエレク
トロン）の一部が浮遊ゲート電極ＦＧに注入され、デー
タが書き込まれる。ここで、トランジスタＭＴの初期閾
値Ｖthが，例えば、 0.5Ｖであった場合、この書込みに
よって、閾値Ｖthが５Ｖに変化する。同じ条件で、スイ
ッチング素子ＳW2を選択して電圧Ｖcg＝１４Ｖをゲート
電極ＣＧに印加し、データを書き込むと、閾値Ｖthは
3.5Ｖになる。さらに、スイッチング素子ＳW3を選択し
て電圧Ｖcg＝１２Ｖにしてデータを書き込むと、閾値Ｖ
thは２Ｖになる。このように、トランジスタＭＴの閾値
Ｖthとして 0.5Ｖ，２Ｖ， 3.5Ｖ，５Ｖの４つの状態を
採り得るので、４値のデータを記憶することができる。
と、従来例で述べたように、チャネル電流の内、ドレイ
ン層Ｄの近傍で加速された電子（チャネルホットエレク
トロン）の一部が浮遊ゲート電極ＦＧに注入され、デー
タが書き込まれる。ここで、トランジスタＭＴの初期閾
値Ｖthが，例えば、 0.5Ｖであった場合、この書込みに
よって、閾値Ｖthが５Ｖに変化する。同じ条件で、スイ
ッチング素子ＳW2を選択して電圧Ｖcg＝１４Ｖをゲート
電極ＣＧに印加し、データを書き込むと、閾値Ｖthは
3.5Ｖになる。さらに、スイッチング素子ＳW3を選択し
て電圧Ｖcg＝１２Ｖにしてデータを書き込むと、閾値Ｖ
thは２Ｖになる。このように、トランジスタＭＴの閾値
Ｖthとして 0.5Ｖ，２Ｖ， 3.5Ｖ，５Ｖの４つの状態を
採り得るので、４値のデータを記憶することができる。
【００２３】また、反対にトランジスタＭＴから４つの
状態を読み出す場合には、トランジスタＴＰ及びトラン
ジスタＭＴにそれぞれ適当なゲート電圧Ｖcgを印加し、
両トランジスタＴＰ，ＭＴのＯＮ抵抗比で決まるＡ点の
電位をセンスアンプにより判断することにより、データ
を読み出すことができる。
状態を読み出す場合には、トランジスタＴＰ及びトラン
ジスタＭＴにそれぞれ適当なゲート電圧Ｖcgを印加し、
両トランジスタＴＰ，ＭＴのＯＮ抵抗比で決まるＡ点の
電位をセンスアンプにより判断することにより、データ
を読み出すことができる。
【００２４】このようにして、多値化不揮発性半導体メ
モリによれば、電圧印加回路23Ａが設けられ、メモリト
ランジスタＭＴの浮遊ゲート電極ＦＧに注入する電荷の
量が制御される。このため、電荷注入量に基づいてメモ
リトランジスタＭＴの閾値Ｖthを制御することが可能と
なる。これによって、浮遊ゲート電極ＦＧに注入された
電荷及びゲート電極ＣＧに供給される制御電位により、
メモリトランジスタＭＴの閾値Ｖthを制御することがで
きる。書込み前のメモリトランジスタＭＴの初期の閾値
Ｖthと合わせて、３値以上の情報を容易に記憶すること
が可能となり、当該不揮発半導体メモリの多値化を図る
ことが可能となる。例えば、メモリトランジスタＭＴに
多値，すなわち、「０」，「１」，「１／２」，「１／
３」等…の各種情報を容易に書き込むことが可能とな
る。
モリによれば、電圧印加回路23Ａが設けられ、メモリト
ランジスタＭＴの浮遊ゲート電極ＦＧに注入する電荷の
量が制御される。このため、電荷注入量に基づいてメモ
リトランジスタＭＴの閾値Ｖthを制御することが可能と
なる。これによって、浮遊ゲート電極ＦＧに注入された
電荷及びゲート電極ＣＧに供給される制御電位により、
メモリトランジスタＭＴの閾値Ｖthを制御することがで
きる。書込み前のメモリトランジスタＭＴの初期の閾値
Ｖthと合わせて、３値以上の情報を容易に記憶すること
が可能となり、当該不揮発半導体メモリの多値化を図る
ことが可能となる。例えば、メモリトランジスタＭＴに
多値，すなわち、「０」，「１」，「１／２」，「１／
３」等…の各種情報を容易に書き込むことが可能とな
る。
【００２５】これにより、情報処理の高密度化に伴い多
値機能のメモリセルが要求された場合に、従来例のよう
な２値のメモリトランジスタに比べてメモリセル数を低
減することが可能となる。また、情報処理の高速化，高
性能化に伴い、当該トランジスタＭＴを半導体チップに
多数配置する要求があった場合であっても、書込み時の
消費電流を極力低減すること、及び、その書込み時間の
短縮化を図ることが可能となる。
値機能のメモリセルが要求された場合に、従来例のよう
な２値のメモリトランジスタに比べてメモリセル数を低
減することが可能となる。また、情報処理の高速化，高
性能化に伴い、当該トランジスタＭＴを半導体チップに
多数配置する要求があった場合であっても、書込み時の
消費電流を極力低減すること、及び、その書込み時間の
短縮化を図ることが可能となる。
【００２６】〔第２の実施例〕図３は、本発明の第２の
実施例に係る多値化不揮発性半導体メモリの１ビットの
メモリトランジスタ回路図を示している。第２の実施例
では第１の実施例と異なり、ドレイン電圧印加回路（以
下単に電圧印加回路という）23Ｂが設けられる。すなわ
ち、図３において、１ビットのメモリトランジスタ回路
は、ｐ型ＭＯＳトランジスタＴＰ，メモリトランジスタ
ＭＴ及び電圧印加回路23Ｂから成る。電圧印加回路23Ｂ
は電荷注入制御手段１３の他の一例であり、図２（Ａ）
に示すようなトランジスタＭＴのソース領域Ｓ及びｐ型
半導体基板２１の電位を基準にして、ドレイン領域Ｄに
ドレイン電圧Ｖｄを印加する回路である。これにより、
浮遊ゲート電極ＦＧに注入する電荷の量を制御すること
ができる。なお、電圧印加回路23Ａの内部構成は第１の
実施例と同様であるためその説明を省略する。これによ
り、メモリトランジスタＭＴの出力特性の飽和領域で動
作する範囲の２種類の電圧をドレイン電圧Ｖｄとして、
電圧印加回路23ＢからトランジスタＴＰを介してドレイ
ン電極Ｄに印加することができ、２種類の電荷量の注入
制御することができる。
実施例に係る多値化不揮発性半導体メモリの１ビットの
メモリトランジスタ回路図を示している。第２の実施例
では第１の実施例と異なり、ドレイン電圧印加回路（以
下単に電圧印加回路という）23Ｂが設けられる。すなわ
ち、図３において、１ビットのメモリトランジスタ回路
は、ｐ型ＭＯＳトランジスタＴＰ，メモリトランジスタ
ＭＴ及び電圧印加回路23Ｂから成る。電圧印加回路23Ｂ
は電荷注入制御手段１３の他の一例であり、図２（Ａ）
に示すようなトランジスタＭＴのソース領域Ｓ及びｐ型
半導体基板２１の電位を基準にして、ドレイン領域Ｄに
ドレイン電圧Ｖｄを印加する回路である。これにより、
浮遊ゲート電極ＦＧに注入する電荷の量を制御すること
ができる。なお、電圧印加回路23Ａの内部構成は第１の
実施例と同様であるためその説明を省略する。これによ
り、メモリトランジスタＭＴの出力特性の飽和領域で動
作する範囲の２種類の電圧をドレイン電圧Ｖｄとして、
電圧印加回路23ＢからトランジスタＴＰを介してドレイ
ン電極Ｄに印加することができ、２種類の電荷量の注入
制御することができる。
【００２７】このようにして、電圧印加回路23Ｂにより
ソース領域Ｓ及びｐ型半導体基板２１の電位を基準にし
て、ドレイン領域Ｄにドレイン電圧Ｖｄが印加される。
このため、第１の実施例と同様に電荷注入量に基づいて
トランジスタＭＴの閾値Ｖthを制御することが可能とな
る。ここで、上記のようにゲート電圧を高電圧に維持せ
ずに、例えば、ゲート電極ＣＧへの印加電圧を低くして
（３〜６Ｖ程度），トランジスタＭＴを飽和領域で動作
させると、ドレインアンバランシェホットキャリヤが発
生し、浮遊ゲート電極ＦＧに電子やホールの注入が起き
る。これを利用することにより、初期閾値Ｖthが 0.5Ｖ
のメモリトランジスタＭＴの閾値Ｖthが電子の注入後
に，例えば、1.0 Ｖ，ホール注入後に０Ｖとなり、３値
の記憶が可能となる。この場合、閾値Ｖthの変化が比較
的小さい欠点が有るが、ゲート電極ＣＧに高電圧を印加
しなくて済むという利点がある。このことで、第１の実
施例と同様に浮遊ゲート電極ＦＧに注入された電荷及び
ゲート電極ＣＧに供給される制御電位により、トランジ
スタＭＴの閾値Ｖthを制御することができる。
ソース領域Ｓ及びｐ型半導体基板２１の電位を基準にし
て、ドレイン領域Ｄにドレイン電圧Ｖｄが印加される。
このため、第１の実施例と同様に電荷注入量に基づいて
トランジスタＭＴの閾値Ｖthを制御することが可能とな
る。ここで、上記のようにゲート電圧を高電圧に維持せ
ずに、例えば、ゲート電極ＣＧへの印加電圧を低くして
（３〜６Ｖ程度），トランジスタＭＴを飽和領域で動作
させると、ドレインアンバランシェホットキャリヤが発
生し、浮遊ゲート電極ＦＧに電子やホールの注入が起き
る。これを利用することにより、初期閾値Ｖthが 0.5Ｖ
のメモリトランジスタＭＴの閾値Ｖthが電子の注入後
に，例えば、1.0 Ｖ，ホール注入後に０Ｖとなり、３値
の記憶が可能となる。この場合、閾値Ｖthの変化が比較
的小さい欠点が有るが、ゲート電極ＣＧに高電圧を印加
しなくて済むという利点がある。このことで、第１の実
施例と同様に浮遊ゲート電極ＦＧに注入された電荷及び
ゲート電極ＣＧに供給される制御電位により、トランジ
スタＭＴの閾値Ｖthを制御することができる。
【００２８】ドレイン電圧印加回路23Ｂにより、第１の
実施例と同様に、トランジスタＭＴに多値，すなわち、
「０」，「１」，「１／２」，「１／３」等…の各種情
報を書き込むことが可能となる。このことで、メモリセ
ル数を低減すること、書込み時の消費電流を極力低減す
ること、及び、その書込み時間の短縮化を図ることが可
能となる。
実施例と同様に、トランジスタＭＴに多値，すなわち、
「０」，「１」，「１／２」，「１／３」等…の各種情
報を書き込むことが可能となる。このことで、メモリセ
ル数を低減すること、書込み時の消費電流を極力低減す
ること、及び、その書込み時間の短縮化を図ることが可
能となる。
【００２９】
【発明の効果】以上説明したように、本発明の不揮発性
半導体メモリ及びそのデータ書込み方法は、電荷注入制
御手段が設けられ、データ書き込み時においてメモリト
ランジスタの浮遊ゲート電極に注入する電荷の量を制御
する点に特徴を有する。従って、次の効果を奏する。す
なわち、メモリトランジスタの閾値を変えることができ
るので、多値化不揮発半導体メモリを構成できる。これ
はメモリセル数の低減や書込み時の消費電流の低減を実
現できる。また、書込み時間の高速化を図ることが可能
となる。従って、情報処理の高速化，高性能化に寄与す
る。
半導体メモリ及びそのデータ書込み方法は、電荷注入制
御手段が設けられ、データ書き込み時においてメモリト
ランジスタの浮遊ゲート電極に注入する電荷の量を制御
する点に特徴を有する。従って、次の効果を奏する。す
なわち、メモリトランジスタの閾値を変えることができ
るので、多値化不揮発半導体メモリを構成できる。これ
はメモリセル数の低減や書込み時の消費電流の低減を実
現できる。また、書込み時間の高速化を図ることが可能
となる。従って、情報処理の高速化，高性能化に寄与す
る。
【図１】本発明に係る不揮発性半導体メモリ及びデータ
書込み方法の原理図である。
書込み方法の原理図である。
【図２】本発明の第１の実施例に係る多値化不揮発性半
導体メモリの１ビットの構成図である。
導体メモリの１ビットの構成図である。
【図３】本発明の第２の実施例に係る多値化不揮発性半
導体メモリの１ビットのメモリトランジスタ回路図であ
る。
導体メモリの１ビットのメモリトランジスタ回路図であ
る。
【図４】従来例に係る不揮発性半導体メモリの１ビット
のメモリトランジスタ回路の構成図である。
のメモリトランジスタ回路の構成図である。
１１…半導体基板 １２…絶縁膜 １３…電荷注入制御手段 １３ａ…コントロールゲート電圧印加手段 １３ｂ…ドレイン電圧印加手段 ２０…レベルシフタ ２３Ａ…コントロールゲート電圧印加回路 ２３ｂ…ドレイン電圧印加手段 ＭＴ…メモリトランジスタ ＣＧ…コントロールゲート電極 ＦＧ…浮遊ゲート電極 Ｓ…ソース領域 Ｄ…ドレイン領域 Ｖcg…コントロールゲート電圧 Ｖｄ…ドレイン電圧 Ｒ…分圧抵抗 ＳＷ１〜ＳＷ３…スイチング素子
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792
Claims (5)
- 【請求項１】 第１の導電型の半導体基板に設けられた
第２の導電型のソース領域及びドレイン領域と、前記ソ
ース領域及びドレイン領域を跨ぐ領域上に、絶縁膜を介
して順次設けられた浮遊ゲート電極及びコントロールゲ
ート電極から成るメモリトランジスタを具備する不揮発
性半導体メモリであって、 前記浮遊ゲート電極に注入される電荷量を３種類以上制
御可能な電荷注入制御手段を有することを特徴とする不
揮発性半導体メモリ。 - 【請求項２】 請求項１記載の不揮発性半導体メモリに
おいて、前記電荷注入制御手段は、データ書込み動作時
において前記ソース領域及び前記半導体基板の電位を基
準にして前記コントロールゲート電極に対し２種類以上
のゲート電圧を印加可能のコントロールゲート電圧印加
手段であることを特徴とする不揮発性半導体メモリ。 - 【請求項３】 請求項１記載の不揮発性半導体メモリに
おいて、前記電荷注入制御手段は、データ書込み動作時
において前記ソース領域及び前記半導体基板の電位を基
準にして前記ドレイン領域に対し２種類以上のドレイン
電圧を印加可能のドレイン電圧印加手段であることを特
徴とする不揮発性半導体メモリ。 - 【請求項４】 第１の導電型の半導体基板に設けられた
第２の導電型のソース領域及びドレイン領域と、前記ソ
ース領域及びドレイン領域を跨ぐ領域上に、絶縁膜を介
して順次設けられた浮遊ゲート電極及びコントロールゲ
ート電極から成るメモリトランジスタを具備する不揮発
性半導体メモリにおけるデータ書込み方法であって、 前記メモリトランジスタが出力特性の線形領域又は飽和
領域で動作する範囲の電圧であって、データ書込み動作
時において予め設定された２種類以上のゲート電圧のい
ずれかを前記コントロールゲート電極に印加することを
特徴とする不揮発性半導体メモリのデータ書込み方法。 - 【請求項５】 第１の導電型の半導体基板に設けられた
第２の導電型のソース領域及びドレイン領域と、前記ソ
ース領域及びドレイン領域を跨ぐ領域上に、絶縁膜を介
して順次設けられた浮遊ゲート電極及びコントロールゲ
ート電極から成るメモリトランジスタを具備する不揮発
性半導体メモリにおけるデータ書込み方法であって、 前記メモリトランジスタが出力特性の線形領域で動作す
る範囲の電圧であって、データ書込み動作時において予
め設定された２種類以上のドレイン電圧のいずれかを前
記ドレイン領域に印加することを特徴とする不揮発性半
導体メモリのデータ書込み方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17578193A JPH0729382A (ja) | 1993-07-16 | 1993-07-16 | 不揮発性半導体メモリ及びそのデータ書込み方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17578193A JPH0729382A (ja) | 1993-07-16 | 1993-07-16 | 不揮発性半導体メモリ及びそのデータ書込み方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0729382A true JPH0729382A (ja) | 1995-01-31 |
Family
ID=16002146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17578193A Pending JPH0729382A (ja) | 1993-07-16 | 1993-07-16 | 不揮発性半導体メモリ及びそのデータ書込み方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0729382A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5796652A (en) * | 1995-12-27 | 1998-08-18 | Nec Corporation | Non-volatile semiconductor memory capable of writing multi-value information |
| KR100440561B1 (ko) * | 1996-05-01 | 2004-10-12 | 가부시끼가이샤 히다치 세이사꾸쇼 | 불휘발성 반도체 기억장치 |
| JP2008027566A (ja) * | 2006-07-20 | 2008-02-07 | Winbond Electron Corp | 窒化メモリセルのマルチレベル操作 |
| US7444563B2 (en) | 1996-09-18 | 2008-10-28 | Pegre Semiconductors Llc | Multilevel semiconductor memory, write/read method thereto/therefrom and storage medium storing write/read program |
-
1993
- 1993-07-16 JP JP17578193A patent/JPH0729382A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5796652A (en) * | 1995-12-27 | 1998-08-18 | Nec Corporation | Non-volatile semiconductor memory capable of writing multi-value information |
| KR100440561B1 (ko) * | 1996-05-01 | 2004-10-12 | 가부시끼가이샤 히다치 세이사꾸쇼 | 불휘발성 반도체 기억장치 |
| US7444563B2 (en) | 1996-09-18 | 2008-10-28 | Pegre Semiconductors Llc | Multilevel semiconductor memory, write/read method thereto/therefrom and storage medium storing write/read program |
| US7577880B2 (en) | 1996-09-18 | 2009-08-18 | Pegre Semiconductors Llc | Multilevel semiconductor memory, write/read method thereto/therefrom and storage medium storing write/read program |
| US7805660B2 (en) | 1996-09-18 | 2010-09-28 | Katsuki Hazama | Multilevel semiconductor memory, write/read method thereto/therefrom and storage medium storing write/read program |
| JP2008027566A (ja) * | 2006-07-20 | 2008-02-07 | Winbond Electron Corp | 窒化メモリセルのマルチレベル操作 |
| US7656704B2 (en) | 2006-07-20 | 2010-02-02 | Winbond Electronics Corp. | Multi-level operation in nitride storage memory cell |
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