JPH01125860A - 不揮発性ランダム・アクセス半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、不揮発性ランダム・アクセス半導体記憶装置
に関し、特に長時間データの保持可能で、かつデータの
書換え可能なコンピュータ用メモリとして用いられる不
揮発性ランダム・アクセス半導体記憶装置に関する。

〔従来の技術〕

従来仁の種の不揮発性ランダム・アクセス半導体記憶装
置は、スタティックＲＡＭセルと不揮発性記憶セルを組
み合せ、前者の内容を後者に格納する形式のものが知ら
れている。

具体的には双安定回路からなるスタティック几ＡＭセル
に、３層多結晶シリコン構造セル、薄膜構造セル又はＭ
ＮＭＯ８構造セルを組合せるのであるが、いずれも双安
定回路の外に不揮発性記憶セルと若干のトランジスタを
必要とする。

〔発明が解決しようとする問題点〕

上述した従来の不揮発性ランダム・アクセス半導体記憶
装置は、双安定回路の外に不揮発性記憶セルと若干のト
ランジスタとを有しているので、メモリセルの素子数が
多く構成が複雑であシ、スタティックＲＡＭセルと不揮
発性記憶セル間の情報の転送過程が複雑で使い難い欠点
がある。

〔問題点を解決するための手段〕

本発明の不揮発性ランダム・アクセス半導体記憶装置は
、第１の電源端子にそれぞれ一端を接続した第１．第２
の高抵抗素子、ソースを第２の電源端子に接続しドレイ
ンを前記第１の高抵抗素子の他端に接続した第１のＭＩ
Ｓトランジスタ、ソースを第３の電源端子に接続しドレ
インを前記第２の高抵抗素子の他端に接続した、コント
ロール・ゲートとドレインとの間に電界により前記コン
トロール・ゲート下部の絶縁膜中に設けられた電荷蓄積
領域内の電荷量を調整してしきい電圧を制御する不揮発
性半導体記憶素子、前記第１のＭＩＳトランジスタのゲ
ートを前記第２の高抵抗素子の他端に接続する第１の配
線及び前記不揮発性半導体記憶素子のゲートを前記第１
の高抵抗素子の他端に接続する第２の配線からなる双安
定回路と、前記双安定回路の第１．第２の出力端である
前記第１．第２の抵抗素子の他端にそれぞれソースを接
続した第２．第３のＭＩＳトランジスタと、前記第２．
第３のＭＩＳトランジスタのそれぞれのゲート及びドレ
インにそれぞれ接続された第１゜第２のワード線及び一
対のディジット線とを含んで構成される。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の第１の実施例の主要部を示す回路図、
第２図及び第３図はそれぞれ第１の実施例に使用する不
揮発性半導体記憶素子の断面図及び特性図である。

この実施例は、第１の電源端子ＶＤＤにそれぞれ一端を
接続した第１．第２の高抵抗素子Ｒ，１，Ｒ２、ソース
を第２の電源端子ＶＳＺに接続しドレインを第１の高抵
抗素子Ｒ１の他端に接続した第１のＭＯＳトランジスタ
Ｔ１１　ソースを第３の電源端子Ｖｓ３に接続しドレイ
ンを第２の高抵抗素子Ｒ２の他端に接続した、コントロ
ール・ゲート６とドレイン２との間の電界によりコント
ロール・ゲート６下部の絶縁膜（４）中に設けられた電
荷蓄積領域（フローティング・ゲート５）内の電荷量を
調整してしきい電圧を制御する不揮発性半導体記憶素子
Ｍ！、第１のＭＯＳ　トランジスタＴｌのゲートを第２
の高抵抗素子Ｒ２の他端に接続する第１の配線Ｓ１及び
不揮発性半導体記憶素子Ｍ１のゲートを第１の高抵抗素
子几１の他端に接続する第２の配線Ｓ２からなる双安定
回路と、前述の双安定回路の第１．第２の出力端０１，
０２である第１゜第２の抵抗素子Ｒ１，Ｒ２の他端にそ
れぞれソースを接続した第２．第３のＭＯＳトランジス
タ’１２　ｒＴ３と、第２．第３のＭＯＳトランジスタ
Ｔ、、Ｔ３のそれぞれのゲート及びドレインにそれぞれ
接続された第１．第２のワード線ｗ１．ｗ２及び一対の
ディジット線り、Ｄとを含んでいる。

を不揮発性半導体記憶素子に格納し、読み戻し時にアド
レス選択用の第２．第３のＭＯＳトランジスタを介して
第１の出力端と接続されているデジット線に正電圧を印
加し、不揮発性半導体記憶素子のソースに正電圧を印加
する手段が備えられている。すなわち、より具体的には
、読出し／書込みイネーブル信号（図示しない）、情報
格納イネーブル信号（図示しない）、情報読戻し準備イ
ネーブル信号（図示しない）及び情報読戻しイネーブル
信号（図示しない）のそれぞれに応じて、第１の電源端
子ＶＤＤに電源電圧Ｖｃｃ、この電源電圧ＶＣＣよシ高
い書込電圧■Ｐ、接地電位及び電源電圧ＶＣＣを印加す
る第１の電圧発生手段（図示しない）、情報格納イネー
ブル信号に応じて接地電位から電源電圧ＶＣＣ側へ所定
電位だけシフトした電圧ｖ１を第２の電源端子■８−に
印加する第２の電圧発生手段（図示しない）及び情報読
戻し準備イネーブル信号に応じて接地電位から電源電圧
ＶＣＣに遷移する信号を第３の電源端子Ｖｓｓに印加す
る第３の電圧発生手段（図示しない）を備えている。

そうして、これらの第１〜第３の電圧発生手段は。

それぞれ前述の各イネーブル信号がアクティブになると
オンするＭＯＳトランジスタと適当な抵抗を直列接続し
た電圧分圧回路を用いて実現できるので図示しない。

第２図は不揮発性記憶素子の断面図であシ、１は半導体
基板、２はＮｆｉドレイン領域、３はＮＷソース領域で
ある。５はシリコン酸化膜４中に設けられ九電荷蓄積用
の７０−ティング・ゲートであり、６はコントロール・
ゲートである。７はドレイン領域２と７０−ティング・
ゲート５が重なる部分において、特に薄く形成されたシ
リコン酸化膜である。

第３図は第２図に示した不揮発性記憶素子の特性を示す
図であシ、横軸はコントロール・ゲート６の電位ＶＣＧ
を示し、縦軸は不揮発性記憶素子のソース３を接地して
ドレイン２に定電圧を印加した場合のドレイン、ソース
間に流れる電流ＩＤ８を示している。第２図においてコ
ントロールケート６を接地し、ドレイン２に電電圧を印
加した時、薄い酸化膜部分７にはドレイン２から７０−
ティング・ゲート５に向かって強い電界が生じ、正孔が
７０−ティング・ゲート５に注入される。その結果シリ
コン基板１の表面に反転層が出来やすくなシ、第３図の
曲線２１に示すようにコントロール・ゲート電位ＶＣＣ
が零よシ少し大きくなっても電流が流れる状態、すなわ
ちしきい電圧が零になる。これを例えば消去と称するこ
ととする。それに対して消去と逆の状態、すなわち書込
みはコントロール・ゲート６に高電圧を印加しドレイン
２を接地することにより実現できる。すなわち上述した
電位関係をとることにより薄い酸化膜部分７においてフ
ローティング・ゲート５からドレイン２に向かう強い電
界が生じてフローティング・ゲート中に電子が注入され
、その結果シリコン基板１の表面ｉ才反転しにくい状態
となシ、第３図の曲線２２に示すようにしきい電圧が正
の高い値となる。不揮発性記憶素子の記憶された情報を
読み出す時には、第３図に示すようにコントロール・ゲ
ートに書込み後しきい電圧よシ低い正の読出電圧■Ｒを
印加する。不揮発性記憶素子が消去された状態ならば、
導通して工Ｒの電流を得ることができ、書込まれた状態
にあるならば非導通の状態となる。

以上に述べた不揮発性記憶素子は、例えばエレクトロニ
クス（Ｅｌｅｃｔｒｏｎｉｃｓ）誌１８８０年、２月２
８日号、第１１３頁〜１１７頁にＥＥＰＲＯＭ　（電気
的消去可能プログラマブル・リードオンリ・メモリー）
に応用した例などがあり公知となっている。

次にこの実施例回路の動作について説明する。

第４図（ａ）〜（ｈ）は第１の実施例の動作を説明する
ための電圧供給源Ｖｃｃ、第工〜第３の電源端子■ＤＤ
　ｐ　■８２　＊　ｖ８３及び各接点り、ＯＩ、０２の
電位変化を示す信号波形図である。ｔｌはスタティック
ＲＡＭセルの読出し／書込み状態期間であシ読出し／書
込みイネーブル信号がアクティブ（例えば５Ｖ）となる
期間である。ｔ２はスタティックＲＡＭセルから不揮発
性記憶素子Ｍ１への情報の格納期間であシ情報格納イネ
ーブル信号がアクティブ（例えば５■）となる期間であ
る。ｔ３は電圧供給手段の遮断期間、１４．ｔ、は不揮
発性記憶素子に格納された情報をスタティックＲＡＭセ
ルに読戻す期間で６’）ｓ　　！４＊ｔＳにおいてそれ
ぞれ情報読戻し準備イネーブル信号、情報読戻しイネー
ブル信号がアクティブ（例えば５ｖ）となる。

まずスタティックＲＡＭセルの読出し／書込み状態期間
ｔ１ではｖｃｃ＝５ｖに設定され、通常のスタティック
ＲＡＭの読出し・書込みを行なう。

このとき”８２　＊　■８３ともにＯ■に設定される　
ｒ１＋　ｌ〜Ｔ３のしきい値電圧は０．７Ｖ、Ｍ、は格
納された情報によｆｉ４Ｖ〜α２■の間に設定される。

この時のスタティックＲＡＭセルの読出し・書込み動作
は高抵抗素子と４トランジスタ構造では周知であるので
、ここで説明社しない。次にスタティックＲＡＭセルか
ら不揮発性記憶素子への情報の格納期間ｔ２では、スタ
ティックＲＡＭセル部以外の論理回路部（不記載）の電
源であるＶＣＣは５■のままでＶＤＤは５ｖから高電圧
（書込電圧ＶＰ＝２０■）に移行し、その状態をおる期
間保持する。また■ｓ２はＯＶからＱ、２Ｖ　Ｋ移行す
る。とのＶＤＤに高電圧が印加された状態でスタティッ
クＲＡＭセルのそれぞれの情報に対応して不揮発性記憶
素子Ｍ１にそれぞれ　書込み／Ｉまたは　消去　を行な
う。たとえば読出し状態期間ｔ１でスタティックＲＡＭ
セルのそれぞれの出力点０１，０２　がそれぞれ″Ｈ”
、＠Ｌ”である場合スタティックＲＡＭセルから不揮発
性記憶素子Ｍｌへの情報の格納期間ｔ２ではそれぞれの
出力点０！、０雪は次のように移行する。出力点Ｏ１は
５ｖから２０ＶＩＣ移行し、出力点０２はＯＶを保持す
る。この時の不揮発性記憶素子Ｍｌの状態を考えると、
コントロール・ゲートは２０■、ドレインはＯｖに設定
されＭｌの書込みが行なわれる。書込みが行なわれ、Ｍ
ｌのしきい電圧Ｖ、が大きくなって行くとＲ，とＭｌと
の抵抗比で決定される０２の電圧は上昇し続けＭｌのＶ
Ｔが４■になるとＭｌのドレイン、コントロール・ゲー
ト間の電位差が、書込みに必要な電位差よシも小さくな
るため書込みは停止する。

このように７丁は４Ｖ以上にならないように設定される
。このようにスタティックＲＡＭセルのそれぞれの出力
点０１　＋　０２がそれぞれ１Ｈ”、”Ｌ”である場合
、ｔ８の期間では′書込み、が行なわれｖ？、　＝＝４
　ｖになシ情報の格納が実行される。

次に読出し状態期間ｔ１でスタティックＲＡＭセルのそ
れぞれの出力点０．．０．がそれぞれ１Ｌ”。

＠Ｈ＃の場合スタティックＲＡＭセルから不揮発性記憶
素子Ｍ１への情報の格納期間ｔ−ではそれぞれｏｌ、　
０．の電圧は次のように移行する。出力点０１はｖｓ２
と同電位であシＯｖからα２■（＝Ｖｌ）Ｋ移行し、０
２は５■から２０Ｖに移行する。

この時の不揮発性記憶素子Ｍ！の状態を考えると、コン
トロール・ゲートハα２ｖｌドレインは２０Ｖに設定さ
れ不揮発性記憶素子Ｍｌの′消去。が行なわれる。消去
が゛続き７丁が小さくなｌ’ｔ＝ｏ、ｚＶになるとＭｌ
がオンするがこのＭｌの導通抵抗Ｒ２よシ充分小さいた
め出力点０２は２０ＶからＯＶに移行する。これにより
消去を停止され、Ｍｌのしきい電圧はα２ｖよシ低くは
ならない。このようなり丁が負にならないような防止回
路動作をする。すなわちスタティックＲＡＭセルのそれ
ぞれの出力点０１，０２がそれぞれ＠Ｌ″、′Ｈ＃でお
る場合ｔ２の期間では不揮発性記憶素子Ｍ１の消去が行
なわれＭｌのＶＴ　＝　０．２　Ｖという情報の格納が
実行される。このようにスタティックＲＡＭセルのそれ
ぞれの情報に対応して不揮発性記憶素子の“書込み、ま
たは′消去、が行なわれ、情報の格納が行なわれる。不
揮発性記憶素子への情報の格納が終了後、電圧供給手段
を降下遮断しても不揮発性記憶素子に情報が格納保持さ
れる。この状態期間を電圧供給手段の遮断期間ｔ３とい
う。

次に不揮発性記憶素子に格納された情報をスタティック
ＲＡＭセルに読み戻す期間ｔ４　、　ｉｓについて述べ
る。まず基本電源であるＶＣＣがＯｖから５■に回復す
ると同時にｖＢ３及びＷｌもＯｖから５Ｖに立上る。こ
の時デジット線りはＯＶから２■に立上Ｄ、Ｖｌｏｏは
開放状態にする。まず不揮発性記憶素子Ｍ１が“書込み
、状態である場合（第４図（ｇ）　）　ＫツＩｎテ述ベ
ル、　Ｄカ２　Ｖ　、　Ｗｌ　カ５　ＶＫ段設定れるこ
とにより出力点Ｏ！は２ｖに設定され、　Ｍｌ　のコン
トロール・ゲートには２ｖが印加されるが、Ｍｌのしき
い電圧は５ｖであるためＭｌはオフ、０２はＯｖを保持
する。このようにｔ４期間では０１＝　２　Ｖ　、　０
２　＝　ＯＶで安定する。次にｔ５期間は■８３を５■
からＯＶに立下げＷｌ。

Ｗ２ともにＯＶＫ設定しＶＤＤを開放から５ＶＫ移行す
ると０１＝５ｖ　、０２＝ＤＶになる。ここで几１＜１
２に設計しておく事によりＯ１の立上力が０２の立下シ
よシ早くなり、Ｍｌが先にオンしテ０２　＝　ＯＶ　、
　０１＝　５　Ｖ　Ｋ決定スル。ｔりｔ４期間のＤの設
定電圧は２ｖである必要はな（、Ｍｌの書込み特性によ
って決定する電圧であシ、たとえば４■でもよい。

次に不揮発性記憶素子Ｍｌが′消去、状態にある場合（
第４図（ｈ）　）Ｋついて述べる。出力点０２は２■に
設定されＭｌのコントロール・ゲートに印加されるが、
Ｍｌのしきい電圧が０．２　Ｖであるため０２はＭｌを
介してＶＳＳよシ充電され１ｖ以上になる。０２をゲー
トとするＴｌのしきい電圧がα７ｖであるためｌ１１１
はオンして０１は２ｖから０■に移行する。このように
Ｏｌはθ■、０２は１ｖ以上の状態で安定しｔ４期間を
終了する。

次にｔ５ではＶＤＤが開放状態から５■に移行し、これ
により０１はＯＶを保持し、０−　は１ｖから５■まで
上昇し、読み戻しを完了させる。以上のように出力点０
１　＊　０２はそれぞれ“Ｌ”、１Ｈ″の情報を読み戻
し、スタティックＲＡＭセルは動作状態になる。このよ
うに不揮発性記憶素子のそれぞれの状態（書込、消去）
に対応してスタティックＲＡＭセルに情報は読み戻され
る。以上のようにＬ）ｅＶｓ２−■ａ３ＩｖＤＤを上述
のように設定するととＫよシネ揮発性記憶素子の情報を
容易にスタティックＲＡＭセルに読み戻すことが可能に
なる。

第５図は本発明の第２の実施例の回路図である。

ｖＢ３とＭｌのソースとの間にＲを挿入することにより
、情報の格納期間ｔ２での書込み中の０２点の電位上昇
と書込後のＭｌのしきい電圧を制御でき゛るという利点
がある。

〔発明の効果〕

以上説明したように本発明は、双安定回路に不揮発性半
導体記憶素子を用いることにおり、スタティックＲＡＭ
セルと不揮発性記憶セルとをいわば一体化できるので、
メモリセルの構成素子数を少なくすることができるとと
もに情報の格納および読み戻しの操作も容易にできる効
果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例の主要部を示す回路図、
第２図及び第３図はそれぞれ第１の実施例に使用される
不揮発性半導体記憶素子の断面図及び特性図、第４図は
第１の実施例の動作を説明するための信号波形図、第５
図は本発明の第２の実施例の回路図である。 １・・・シリコン基板、２・・・ドレイン、３・・・ソ
ース、４・・・シリコン酸化膜、５・・・７０−　ティ
ング・ゲート、６・・・コントロール・ゲート、７・・
・薄い酸化膜、Ｄ、Ｄ・・・ディジット線、Ｍｌ・・・
不揮発性記憶素子、０１・・・第１の出力端、０２・・
・第２の出力端、几・・・抵抗、Ｒ１・・・第１の高抵
抗素子、几２・・・第２の高抵抗素子、Ｓｌ・・・第１
の配線、Ｓ２・・・第２の配線、Ｔ１・・・第１のＭＯ
Ｓトランジスタｓ　Ｔ２・・・第２のＭＯＳ）う／ジス
タ、Ｔｓ・・・第３のＭＯＳト２ンジスタ、ＶＤＤ・・
・第１の電源端子、■８２・・・第２の電源端子、ＶＳ
Ｓ・・・第３の電源端子。 代理人　弁理士　　内　原　　　音 振　１　回 第　２　目 ＄３１５！Ｊ 箒　４　回

Claims (1)

【特許請求の範囲】
1. 第１の電源端子にそれぞれ一端を接続した第１、第２の
   高抵抗素子、ソースを第２の電源端子に接続しドレイン
   を前記第１の高抵抗素子の他端に接続した第１のＭＩＳ
   トランジスタ、ソースを第３の電源端子に接続しドレイ
   ンを前記第２の高抵抗素子の他端に接続した、コントロ
   ール・ゲートとドレインとの間の電界により前記コント
   ロール・ゲート下部の絶縁膜中に設けられた電荷蓄積領
   域内の電荷量を調整してしきい電圧を制御する不揮発性
   半導体記憶素子、前記第１のＭＩＳトランジスタのゲー
   トを前記第２の高抵抗素子の他端に接続する第１の配線
   及び前記不揮発性半導体記憶素子のゲートを前記第１の
   高抵抗素子の他端に接続する第２の配線からなる双安定
   回路と、前記双安定回路の第１、第２の出力端である前
   記第１、第２の抵抗素子の他端にそれぞれソースを接続
   した第２、第３のＭＩＳトランジスタと、前記第２、第
   ３のＭＩＳトランジスタのそれぞれのゲート及びドレイ
   ンにそれぞれ接続された第１、第２のワード線及び一対
   のディジット線とを含むことを特徴とする不揮発性ラン
   ダムアクセス半導体記憶装置。