JP3155821B2 - 不揮発性半導体メモリ - Google Patents
不揮発性半導体メモリInfo
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Description
【０００１】
【産業上の利用分野】本発明は、不揮発性半導体メモリ
に係わり、特にＥＥＰＲＯＭのメモリセル制御回路を改
良した不揮発性半導体メモリに関する。
に係わり、特にＥＥＰＲＯＭのメモリセル制御回路を改
良した不揮発性半導体メモリに関する。
【０００２】
【従来の技術】従来のＥＥＰＲＯＭの概略的な回路構成
を図８に示す。説明を簡単にするためにメモリセル１０
は１個のみ示されている。図中１１は第１の選択用トラ
ンジスタ、１２はメモリ用トランジスタ、１３は第２の
選択用トランジスタ、２０はデコーダ、４０は負荷回
路、５０はセンスアンプ回路、６０はレベルシフタを示
している。なお、レベルシフタ６０はデコーダ２０の出
力及び制御信号（/VPPEN）によってＶpp（20Ｖ），Ｖcc
（５Ｖ），０Ｖの電位を選択して出力するものである
（特開平２−１７２００９号公報）。
を図８に示す。説明を簡単にするためにメモリセル１０
は１個のみ示されている。図中１１は第１の選択用トラ
ンジスタ、１２はメモリ用トランジスタ、１３は第２の
選択用トランジスタ、２０はデコーダ、４０は負荷回
路、５０はセンスアンプ回路、６０はレベルシフタを示
している。なお、レベルシフタ６０はデコーダ２０の出
力及び制御信号（/VPPEN）によってＶpp（20Ｖ），Ｖcc
（５Ｖ），０Ｖの電位を選択して出力するものである
（特開平２−１７２００９号公報）。
【０００３】メモリセルの断面構造は、図９に示すよう
にｐ型基板の表面層にｎチャネルのＭＯＳトランジスタ
１１〜１３を形成したものとなっている。このような構
成におけるデータの消去，書込み及び読出しの各モード
について、下記の（表１）を用いて説明する。なお、Ｅ
ＥＰＲＯＭを内蔵した集積回路で使用される電源電圧は
ＧＮＤ，Ｖcc，Ｖppの３種類であり、通常の場合は、Ｇ
ＮＤ＝０Ｖ，Ｖcc＝５Ｖ，Ｖpp＝２０Ｖである。
にｐ型基板の表面層にｎチャネルのＭＯＳトランジスタ
１１〜１３を形成したものとなっている。このような構
成におけるデータの消去，書込み及び読出しの各モード
について、下記の（表１）を用いて説明する。なお、Ｅ
ＥＰＲＯＭを内蔵した集積回路で使用される電源電圧は
ＧＮＤ，Ｖcc，Ｖppの３種類であり、通常の場合は、Ｇ
ＮＤ＝０Ｖ，Ｖcc＝５Ｖ，Ｖpp＝２０Ｖである。
【０００４】
【表１】
【０００５】まず、データ消去（電子注入）を行う場合
には、／RGEN＝５Ｖ，／VPPEN ＝０Ｖ，ＰＬ＝２０Ｖ，
Ｖpp＝２０Ｖ，ＷＬ＝０Ｖ、デコーダ出力は選択の場合
５Ｖとなる。なお、［／Ｘ］はＸの反転出力を意味して
いる。このとき、読出し線ＲＬの電圧はどのように設定
してもよい。これらにより、ＷＧ＝２０Ｖ，ＣＧ＝２０
Ｖ，ＲＧ＝０Ｖとなり、選択用トランジスタ１１が導通
し、ＷＬの０Ｖをメモリ用トランジスタ１２側（ノード
ａ）へ伝える。これにより、メモリ用トランジスタ１２
のフローティングゲートとノードａの間のトンネル酸化
膜に高電界が加わり、フローティングゲートからノード
ａに向かってトンネル電流が流れてフローティングゲー
トに電子が注入される。この結果、メモリ用トランジス
タ１２のしきい値電圧Ｖthが上昇する。
には、／RGEN＝５Ｖ，／VPPEN ＝０Ｖ，ＰＬ＝２０Ｖ，
Ｖpp＝２０Ｖ，ＷＬ＝０Ｖ、デコーダ出力は選択の場合
５Ｖとなる。なお、［／Ｘ］はＸの反転出力を意味して
いる。このとき、読出し線ＲＬの電圧はどのように設定
してもよい。これらにより、ＷＧ＝２０Ｖ，ＣＧ＝２０
Ｖ，ＲＧ＝０Ｖとなり、選択用トランジスタ１１が導通
し、ＷＬの０Ｖをメモリ用トランジスタ１２側（ノード
ａ）へ伝える。これにより、メモリ用トランジスタ１２
のフローティングゲートとノードａの間のトンネル酸化
膜に高電界が加わり、フローティングゲートからノード
ａに向かってトンネル電流が流れてフローティングゲー
トに電子が注入される。この結果、メモリ用トランジス
タ１２のしきい値電圧Ｖthが上昇する。
【０００６】データ書込み（電子放出）を行う場合に
は、／RGEN＝５Ｖ，／VPPEN ＝０Ｖ，ＰＬ＝０Ｖ，Ｖpp
＝２０Ｖ，ＷＬ＝２０Ｖ、デコーダ出力は選択の場合５
Ｖとなる。このときも、読出し線ＲＬの電圧はどのよう
に設定してもよい。これらにより、ＷＧ＝２０Ｖ，ＣＧ
＝０Ｖ，ＲＧ＝０Ｖとなり、選択用トランジスタ１１が
導通し、ノードａはＷＬの２０Ｖとなる。これにより、
消去の場合とは反対方向でトンネル酸化膜に高電界が加
わり、ノードａからフローティングゲートに向かってト
ンネル電流が流れて、フローティングゲートから電子が
放出される。この結果、メモリ用トランジスタ１２のし
きい値電圧Ｖthが下降する。
は、／RGEN＝５Ｖ，／VPPEN ＝０Ｖ，ＰＬ＝０Ｖ，Ｖpp
＝２０Ｖ，ＷＬ＝２０Ｖ、デコーダ出力は選択の場合５
Ｖとなる。このときも、読出し線ＲＬの電圧はどのよう
に設定してもよい。これらにより、ＷＧ＝２０Ｖ，ＣＧ
＝０Ｖ，ＲＧ＝０Ｖとなり、選択用トランジスタ１１が
導通し、ノードａはＷＬの２０Ｖとなる。これにより、
消去の場合とは反対方向でトンネル酸化膜に高電界が加
わり、ノードａからフローティングゲートに向かってト
ンネル電流が流れて、フローティングゲートから電子が
放出される。この結果、メモリ用トランジスタ１２のし
きい値電圧Ｖthが下降する。
【０００７】データ読出しの場合には、／RGEN＝０Ｖ，
／VPPEN ＝５Ｖ，ＰＬ＝０Ｖ，Ｖpp＝５Ｖ，ＷＬ＝０
Ｖ、さらに選択の場合デコーダ出力は５Ｖ，Ｃｏｌ．＝
５Ｖとなる。これにより、ＷＧ＝５Ｖ，ＣＧ＝０Ｖ，Ｒ
Ｇ＝５Ｖとなり、選択用トランジスタ１１，１３が共に
導通する。
／VPPEN ＝５Ｖ，ＰＬ＝０Ｖ，Ｖpp＝５Ｖ，ＷＬ＝０
Ｖ、さらに選択の場合デコーダ出力は５Ｖ，Ｃｏｌ．＝
５Ｖとなる。これにより、ＷＧ＝５Ｖ，ＣＧ＝０Ｖ，Ｒ
Ｇ＝５Ｖとなり、選択用トランジスタ１１，１３が共に
導通する。
【０００８】このとき、メモリ用トランジスタ１２のフ
ローティングゲートに電子が注入されている場合にはそ
のしきい値電圧Ｖthが上昇しているため、このメモリ用
トランジスタ１２は導通せず、ＲＬとＷＬとの間には電
流が流れない。従って、ＲＬは５Ｖのまま保持される。
これに対し、フローティングゲートから電子が放出され
ている場合には、しきい値電圧が下降しているためメモ
リ用トランジスタ１２は導通する。このときは、ＲＬと
ＷＬとの間に電流が流れＲＬはほぼＷＬの０Ｖとなる。
これらの場合のＲＬの５Ｖと０Ｖの電位差をセンスアン
プ回路５０で増幅することにより、論理的な“１”，
“０”の判定が行われる。
ローティングゲートに電子が注入されている場合にはそ
のしきい値電圧Ｖthが上昇しているため、このメモリ用
トランジスタ１２は導通せず、ＲＬとＷＬとの間には電
流が流れない。従って、ＲＬは５Ｖのまま保持される。
これに対し、フローティングゲートから電子が放出され
ている場合には、しきい値電圧が下降しているためメモ
リ用トランジスタ１２は導通する。このときは、ＲＬと
ＷＬとの間に電流が流れＲＬはほぼＷＬの０Ｖとなる。
これらの場合のＲＬの５Ｖと０Ｖの電位差をセンスアン
プ回路５０で増幅することにより、論理的な“１”，
“０”の判定が行われる。
【０００９】次に、図８の回路において待機時について
考えてみる。待機時には／RGEN＝５Ｖ，／VPPEN ＝５
Ｖ，ＰＬ＝０Ｖ，ＷＬ＝０Ｖ，Ｖpp＝５Ｖとされ、さら
に選択されたアドレスの場合、デコーダ出力は５Ｖ、Co
l.＝５Ｖとされる。このとき、メモリセル１０の各ノー
ドの電圧は、ＷＧ＝５Ｖ，ＣＧ＝０Ｖ，ＲＧ＝０Ｖ，Ｗ
Ｌ＝０Ｖとなり、選択用トランジスタ１１が導通し、ノ
ードａはＷＬの０Ｖとなる。ＣＧ＝０Ｖであり、ノード
ａも０Ｖであるため、フローティングゲートとノードａ
との間のトンネル酸化膜にはフローティングゲートの電
荷による自己電界以外には電界が印加されない。従っ
て、トンネル効果による電子の注入も放出も行われな
い。
考えてみる。待機時には／RGEN＝５Ｖ，／VPPEN ＝５
Ｖ，ＰＬ＝０Ｖ，ＷＬ＝０Ｖ，Ｖpp＝５Ｖとされ、さら
に選択されたアドレスの場合、デコーダ出力は５Ｖ、Co
l.＝５Ｖとされる。このとき、メモリセル１０の各ノー
ドの電圧は、ＷＧ＝５Ｖ，ＣＧ＝０Ｖ，ＲＧ＝０Ｖ，Ｗ
Ｌ＝０Ｖとなり、選択用トランジスタ１１が導通し、ノ
ードａはＷＬの０Ｖとなる。ＣＧ＝０Ｖであり、ノード
ａも０Ｖであるため、フローティングゲートとノードａ
との間のトンネル酸化膜にはフローティングゲートの電
荷による自己電界以外には電界が印加されない。従っ
て、トンネル効果による電子の注入も放出も行われな
い。
【００１０】ところが、非選択の場合にはデコーダ出力
が０Ｖ、Col.＝０Ｖとなり、メモリセル１０の各ノード
の電圧は、ＷＧ＝０Ｖ，ＣＧ＝０Ｖ，ＲＧ＝０Ｖ，ＷＬ
＝０Ｖとなる。この場合、選択用トランジスタ１１，１
３は共に非導通であるが、各トランジスタにはオフリー
ク電流が存在するため、充分に時間が経過するとメモリ
セル１０の等価回路は図１０に示すようになる。つま
り、ノードａ，ノードｂの電圧は抵抗１１′，１２′，
１３′及び負荷回路４０の０Ｖ〜５Ｖ間の抵抗分割によ
り決定される電圧まで上昇することになる。ＣＧ＝０Ｖ
であるため前記書込み（電子放出）モードにおける電界
の加わり方と電界の方向が同じであり、異なる点は電界
の強さが書込みモード時よりも低いだけである。
が０Ｖ、Col.＝０Ｖとなり、メモリセル１０の各ノード
の電圧は、ＷＧ＝０Ｖ，ＣＧ＝０Ｖ，ＲＧ＝０Ｖ，ＷＬ
＝０Ｖとなる。この場合、選択用トランジスタ１１，１
３は共に非導通であるが、各トランジスタにはオフリー
ク電流が存在するため、充分に時間が経過するとメモリ
セル１０の等価回路は図１０に示すようになる。つま
り、ノードａ，ノードｂの電圧は抵抗１１′，１２′，
１３′及び負荷回路４０の０Ｖ〜５Ｖ間の抵抗分割によ
り決定される電圧まで上昇することになる。ＣＧ＝０Ｖ
であるため前記書込み（電子放出）モードにおける電界
の加わり方と電界の方向が同じであり、異なる点は電界
の強さが書込みモード時よりも低いだけである。
【００１１】従って、このときにメモリ用トランジスタ
１２が消去（電子注入）状態であったならば、長時間に
わたり非選択の待機状態にされていると、既にフローテ
ィングゲートに注入されている電子がトンネル効果によ
り徐々に放出されてしまい、しきい値電圧Ｖthが僅かず
つ下降し、ある時間が経過したときには論理的誤動作を
引き起こすことになる。このような現象は、ソフトライ
ト（弱い書込み）現象と呼ばれる。
１２が消去（電子注入）状態であったならば、長時間に
わたり非選択の待機状態にされていると、既にフローテ
ィングゲートに注入されている電子がトンネル効果によ
り徐々に放出されてしまい、しきい値電圧Ｖthが僅かず
つ下降し、ある時間が経過したときには論理的誤動作を
引き起こすことになる。このような現象は、ソフトライ
ト（弱い書込み）現象と呼ばれる。
【００１２】
【発明が解決しようとする課題】このように従来の不揮
発性半導体メモリでは、待機時においてソフトライト現
象によりデータ保持特性が悪化するという問題があっ
た。
発性半導体メモリでは、待機時においてソフトライト現
象によりデータ保持特性が悪化するという問題があっ
た。
【００１３】本発明はこのような事情を考慮してなされ
たものであり、その目的とするところは、待機時のソフ
トライト現象を抑えて、データ保持特性を向上させるこ
とのできる不揮発性半導体メモリを提供することにあ
る。
たものであり、その目的とするところは、待機時のソフ
トライト現象を抑えて、データ保持特性を向上させるこ
とのできる不揮発性半導体メモリを提供することにあ
る。
【００１４】
【課題を解決するための手段】本発明は上記課題を解決
するために、次のような構成を採用している。即ち本発
明は、ソースが書込み線に接続され、ゲートが書込みゲ
ート線に接続された第１のＭＯＳトランジスタと、ソー
スが第１のＭＯＳトランジスタのドレインに接続され、
制御ゲートが制御ゲート線に接続され、制御ゲートとチ
ャネルの間にトンネル効果を利用するための薄い絶縁膜
を介してソースと一部が重なり合った浮遊ゲートを有す
る第２のＭＯＳトランジスタと、ソースが第２のＭＯＳ
トランジスタのドレインに接続され、ゲートが読出しゲ
ート線に接続され、ドレインが読出し線に接続された第
３のＭＯＳトランジスタとからなるメモリセルを備えた
不揮発性半導体メモリにおいて、待機時において書込み
線及び制御ゲート線に同じ電圧を供給し、かつ書込みゲ
ート線に所定の電圧を供給することによって、第２のＭ
ＯＳトランジスタの制御ゲートとソースを同電位にする
ようにしたものである。
するために、次のような構成を採用している。即ち本発
明は、ソースが書込み線に接続され、ゲートが書込みゲ
ート線に接続された第１のＭＯＳトランジスタと、ソー
スが第１のＭＯＳトランジスタのドレインに接続され、
制御ゲートが制御ゲート線に接続され、制御ゲートとチ
ャネルの間にトンネル効果を利用するための薄い絶縁膜
を介してソースと一部が重なり合った浮遊ゲートを有す
る第２のＭＯＳトランジスタと、ソースが第２のＭＯＳ
トランジスタのドレインに接続され、ゲートが読出しゲ
ート線に接続され、ドレインが読出し線に接続された第
３のＭＯＳトランジスタとからなるメモリセルを備えた
不揮発性半導体メモリにおいて、待機時において書込み
線及び制御ゲート線に同じ電圧を供給し、かつ書込みゲ
ート線に所定の電圧を供給することによって、第２のＭ
ＯＳトランジスタの制御ゲートとソースを同電位にする
ようにしたものである。
【００１５】
【作用】本発明によれば、待機時にメモリセルの書込み
線及び制御ゲート線を同じ電圧（例えばＧＮＤ）とし、
書込みゲート線を所定の電圧（例えばＶcc）とすること
によって、第２のＭＯＳトランジスタの薄い絶縁膜に消
去（電子注入），書込み（電子放出）時以外には、フロ
ーティングゲートの電荷による自己電界以外の電界が印
加されない。このため、待機時におけるデータ保持特性
の向上が可能となる。また、待機時に読出し線にＶccレ
ベルをプリチャージしておくことが可能となり、これに
よりアクセスタイムの短縮も実現可能となる。
線及び制御ゲート線を同じ電圧（例えばＧＮＤ）とし、
書込みゲート線を所定の電圧（例えばＶcc）とすること
によって、第２のＭＯＳトランジスタの薄い絶縁膜に消
去（電子注入），書込み（電子放出）時以外には、フロ
ーティングゲートの電荷による自己電界以外の電界が印
加されない。このため、待機時におけるデータ保持特性
の向上が可能となる。また、待機時に読出し線にＶccレ
ベルをプリチャージしておくことが可能となり、これに
よりアクセスタイムの短縮も実現可能となる。
【００１６】
【実施例】以下、本発明の実施例を図面を参照して説明
する。
する。
【００１７】図１は、本発明をＥＥＰＲＯＭに適用した
第１の実施例の概略的な回路構成を示す図である。この
図では、説明を簡単にするためにメモリセルは１個のみ
示している。また、図１の回路の読出し動作のタイミン
グチャートを、図２に示す。この実施例の基本的な構成
は図８に示した従来例と同様であり、従来例と異なる点
は、デコーダ２０の出力部にチップイネーブル（／Ｃ
Ｅ）との論理和をとるためのゲート（ＮＯＲゲート３
１）を設けたことである。
第１の実施例の概略的な回路構成を示す図である。この
図では、説明を簡単にするためにメモリセルは１個のみ
示している。また、図１の回路の読出し動作のタイミン
グチャートを、図２に示す。この実施例の基本的な構成
は図８に示した従来例と同様であり、従来例と異なる点
は、デコーダ２０の出力部にチップイネーブル（／Ｃ
Ｅ）との論理和をとるためのゲート（ＮＯＲゲート３
１）を設けたことである。
【００１８】図１において、メモリセル１０は、第１の
選択用トランジスタ（第１のＭＯＳトランジスタ）１
１，メモリ用トランジスタ（第２のＭＯＳトランジス
タ）１２及び第２の選択用トランジスタ（第３のＭＯＳ
トランジスタ）１３を直列に接続して構成される。選択
用トランジスタ１１のドレインは書込み線（ＷＬ）に接
続され、ゲートは書込みゲート線（ＷＧ）に接続され
る。メモリ用トランジスタ１２は、制御ゲートとチャネ
ルの間にトンネル効果を利用するための薄い絶縁膜を介
してソースと一部が重なり合った浮遊ゲートを有するも
ので、その制御ゲートは制御ゲート線（ＣＧ）に接続さ
れる。選択用トランジスタ１３のゲートは読出しゲート
線（ＲＧ）に接続され、ソースは読出し線（ＲＬ）に接
続される。
選択用トランジスタ（第１のＭＯＳトランジスタ）１
１，メモリ用トランジスタ（第２のＭＯＳトランジス
タ）１２及び第２の選択用トランジスタ（第３のＭＯＳ
トランジスタ）１３を直列に接続して構成される。選択
用トランジスタ１１のドレインは書込み線（ＷＬ）に接
続され、ゲートは書込みゲート線（ＷＧ）に接続され
る。メモリ用トランジスタ１２は、制御ゲートとチャネ
ルの間にトンネル効果を利用するための薄い絶縁膜を介
してソースと一部が重なり合った浮遊ゲートを有するも
ので、その制御ゲートは制御ゲート線（ＣＧ）に接続さ
れる。選択用トランジスタ１３のゲートは読出しゲート
線（ＲＧ）に接続され、ソースは読出し線（ＲＬ）に接
続される。
【００１９】一方、デコーダ２０の出力は／ＣＥと共
に、ＮＯＲゲート３１を介してレベルシフタ６０及びＮ
ＯＲゲート３２に供給される。／RGENはＮＯＲゲート３
１の出力と共に、ＮＯＲゲート３２を介してＲＧに供給
される。レベルシフタ６０の出力はＷＧに供給されると
共に、ｎチャネル，ＤタイプのＭＯＳトランジスタ３３
のゲートに供給される。そして、ＰＬはトランジスタ３
３を介してＣＧに供給される。また、メモリセル１０の
読出し線ＲＬは、ゲートにCol.を入力するｎチャネル，
ＥタイプのＭＯＳトランジスタ３４を介して負荷回路４
０及びセンスアンプ回路５０に接続される。次に、本実
施例における動作を、下記の（表２）を参照して説明す
る。
に、ＮＯＲゲート３１を介してレベルシフタ６０及びＮ
ＯＲゲート３２に供給される。／RGENはＮＯＲゲート３
１の出力と共に、ＮＯＲゲート３２を介してＲＧに供給
される。レベルシフタ６０の出力はＷＧに供給されると
共に、ｎチャネル，ＤタイプのＭＯＳトランジスタ３３
のゲートに供給される。そして、ＰＬはトランジスタ３
３を介してＣＧに供給される。また、メモリセル１０の
読出し線ＲＬは、ゲートにCol.を入力するｎチャネル，
ＥタイプのＭＯＳトランジスタ３４を介して負荷回路４
０及びセンスアンプ回路５０に接続される。次に、本実
施例における動作を、下記の（表２）を参照して説明す
る。
【００２０】
【表２】
【００２１】図１において、／ＣＥは待機時のみ５Ｖ、
その他の動作時は０Ｖである。本回路におけるデータ消
去（電子注入），書込み（電子放出）及び読出しの動作
は前記従来例（図８）の回路と全く同じである。
その他の動作時は０Ｖである。本回路におけるデータ消
去（電子注入），書込み（電子放出）及び読出しの動作
は前記従来例（図８）の回路と全く同じである。
【００２２】即ち、データ消去の際には、ＷＬ＝０Ｖ，
ＷＧ＝２０Ｖ，ＣＧ＝２０Ｖ，ＲＧ＝０Ｖとなり、選択
用トランジスタ１１が導通してノードａが０Ｖとなるこ
とから、メモリ用トランジスタ１２のフローティングゲ
ートに電子が注入され、メモリ用トランジスタ１２のし
きい値電圧Ｖthが上昇する。データ書込の際には、ＷＬ
＝２０Ｖ，ＷＧ＝２０Ｖ，ＣＧ＝０Ｖ，ＲＧ＝０Ｖとな
り、選択用トランジスタ１１が導通しノードａがＷＬの
２０Ｖとなることから、メモリ用トランジスタ１２のフ
ローティングゲートから電子が放出され、メモリ用トラ
ンジスタ１２のしきい値電圧Ｖthが下降する。また、デ
ータ読出しの際には、ＷＬ＝０Ｖ，ＷＧ＝５Ｖ，ＣＧ＝
０Ｖ，ＲＧ＝５Ｖとなり、選択用トランジスタ１１，１
３が共に導通し、メモリ用トランジスタ１２のしきい値
電圧ＶthによりＲＬは５Ｖのまま保持されるか０Ｖとな
り、これがセンスアンプ回路５０で検出される。
ＷＧ＝２０Ｖ，ＣＧ＝２０Ｖ，ＲＧ＝０Ｖとなり、選択
用トランジスタ１１が導通してノードａが０Ｖとなるこ
とから、メモリ用トランジスタ１２のフローティングゲ
ートに電子が注入され、メモリ用トランジスタ１２のし
きい値電圧Ｖthが上昇する。データ書込の際には、ＷＬ
＝２０Ｖ，ＷＧ＝２０Ｖ，ＣＧ＝０Ｖ，ＲＧ＝０Ｖとな
り、選択用トランジスタ１１が導通しノードａがＷＬの
２０Ｖとなることから、メモリ用トランジスタ１２のフ
ローティングゲートから電子が放出され、メモリ用トラ
ンジスタ１２のしきい値電圧Ｖthが下降する。また、デ
ータ読出しの際には、ＷＬ＝０Ｖ，ＷＧ＝５Ｖ，ＣＧ＝
０Ｖ，ＲＧ＝５Ｖとなり、選択用トランジスタ１１，１
３が共に導通し、メモリ用トランジスタ１２のしきい値
電圧ＶthによりＲＬは５Ｖのまま保持されるか０Ｖとな
り、これがセンスアンプ回路５０で検出される。
【００２３】一方、待機時においては／ＣＥ＝５Ｖであ
るのでＷＧはデコーダ２０の出力に拘らず、つまり選
択，非選択に拘らず５Ｖとなる。このとき、ＣＧ＝０
Ｖ，ＷＬ＝０Ｖであり、ノードａはＷＬの０Ｖとなりメ
モリ用トランジスタ１２のフローティングゲートとノー
ドａの間のトンネル酸化膜には、フローティングゲート
の電荷による自己電界以外には電界が印加されない。従
って、トンネル効果による電子の注入も放出も行われな
い。
るのでＷＧはデコーダ２０の出力に拘らず、つまり選
択，非選択に拘らず５Ｖとなる。このとき、ＣＧ＝０
Ｖ，ＷＬ＝０Ｖであり、ノードａはＷＬの０Ｖとなりメ
モリ用トランジスタ１２のフローティングゲートとノー
ドａの間のトンネル酸化膜には、フローティングゲート
の電荷による自己電界以外には電界が印加されない。従
って、トンネル効果による電子の注入も放出も行われな
い。
【００２４】このように本実施例によれば、デコーダ出
力部に／ＣＥ信号とのゲートを追加するだけで、待機時
においても全メモリセルのトンネル酸化膜にフローティ
ングゲートの電荷による自己電界以外には電界が印加さ
れないようにすることが可能となるため、データ保持特
性が大幅に向上する。さらに、待機時の読出し線へのＶ
ccレベルのプリチャージが可能（選択用トランジスタ１
１，１３，メモリ用トランジスタ１２のオフリークによ
るソフトライトの心配が無くなる。）となり、アクセス
タイムが短くかつソフトライト耐性の良い動作電圧範囲
の広い不揮発性半導体メモリが実現可能となる。
力部に／ＣＥ信号とのゲートを追加するだけで、待機時
においても全メモリセルのトンネル酸化膜にフローティ
ングゲートの電荷による自己電界以外には電界が印加さ
れないようにすることが可能となるため、データ保持特
性が大幅に向上する。さらに、待機時の読出し線へのＶ
ccレベルのプリチャージが可能（選択用トランジスタ１
１，１３，メモリ用トランジスタ１２のオフリークによ
るソフトライトの心配が無くなる。）となり、アクセス
タイムが短くかつソフトライト耐性の良い動作電圧範囲
の広い不揮発性半導体メモリが実現可能となる。
【００２５】図３は、本発明の第２の実施例の要部構成
を示す図である。この実施例が先に説明した第１の実施
例と異なる点は、メモリセルの構成にある。この実施例
のメモリセルは、２つのＭＯＳトランジスタ７１，７２
からなる。選択用トランジスタ（第１のＭＯＳトランジ
スタ）７１のソースはビット線（ＢＬ）に接続され、ゲ
ートは選択ゲート線（ＳＧ）に接続されている。メモリ
用トランジスタ（第２のＭＯＳトランジスタ）７２は、
制御ゲートとチャネルの間にトンネル効果を利用するた
めの薄い絶縁膜を介してソースと一部が重なり合った浮
遊ゲートを有するもので、ソースは選択用トランジスタ
７１のドレインに接続され、制御ゲートは制御ゲート線
（ＣＧ）に接続され、ドレインはソース線（ＳＬ）に接
続されている。
を示す図である。この実施例が先に説明した第１の実施
例と異なる点は、メモリセルの構成にある。この実施例
のメモリセルは、２つのＭＯＳトランジスタ７１，７２
からなる。選択用トランジスタ（第１のＭＯＳトランジ
スタ）７１のソースはビット線（ＢＬ）に接続され、ゲ
ートは選択ゲート線（ＳＧ）に接続されている。メモリ
用トランジスタ（第２のＭＯＳトランジスタ）７２は、
制御ゲートとチャネルの間にトンネル効果を利用するた
めの薄い絶縁膜を介してソースと一部が重なり合った浮
遊ゲートを有するもので、ソースは選択用トランジスタ
７１のドレインに接続され、制御ゲートは制御ゲート線
（ＣＧ）に接続され、ドレインはソース線（ＳＬ）に接
続されている。
【００２６】このような構成においては、データ消去時
には、ＣＧ＝20Ｖ，ＳＧ＝20Ｖ，ＢＬ＝０Ｖとして、メ
モリ用トランジスタ７２のフローティングゲートに電子
を注入してしきい値電圧Ｖthを上昇させる。データ書込
み時には、ＣＧ＝０Ｖ，ＳＧ＝20Ｖ，ＢＬ＝20Ｖ，ＳＬ
＝５Ｖとして、メモリ用トランジスタ７２のフローティ
ングゲートから電子を放出させてしきい値電圧Ｖthを下
降させる。そして、データ読出し時には、ＣＧ＝０Ｖ
（又は５Ｖ），ＳＧ＝５Ｖ，ＢＬ＝２Ｖ，ＳＬ＝０Ｖと
して、メモリ用トランジスタ１２のしきい値電圧Ｖthに
応じた“１”又は“０”の情報をＢＬに読出す。
には、ＣＧ＝20Ｖ，ＳＧ＝20Ｖ，ＢＬ＝０Ｖとして、メ
モリ用トランジスタ７２のフローティングゲートに電子
を注入してしきい値電圧Ｖthを上昇させる。データ書込
み時には、ＣＧ＝０Ｖ，ＳＧ＝20Ｖ，ＢＬ＝20Ｖ，ＳＬ
＝５Ｖとして、メモリ用トランジスタ７２のフローティ
ングゲートから電子を放出させてしきい値電圧Ｖthを下
降させる。そして、データ読出し時には、ＣＧ＝０Ｖ
（又は５Ｖ），ＳＧ＝５Ｖ，ＢＬ＝２Ｖ，ＳＬ＝０Ｖと
して、メモリ用トランジスタ１２のしきい値電圧Ｖthに
応じた“１”又は“０”の情報をＢＬに読出す。
【００２７】そして、待機時には、ＣＧ＝０Ｖ，ＳＧ＝
５Ｖ，ＢＬ＝０Ｖとして、メモリ用トランジスタ７２の
制御ゲートとソースを同電位にして、メモリセルトラン
ジスタ７２のフローティングゲートに電子の注入も放出
も行われないようにする。これにより、第１の実施例と
同様に、待機時におけるソフトライト現象を抑えて、デ
ータ保持特性を大幅に向上させることができる。
５Ｖ，ＢＬ＝０Ｖとして、メモリ用トランジスタ７２の
制御ゲートとソースを同電位にして、メモリセルトラン
ジスタ７２のフローティングゲートに電子の注入も放出
も行われないようにする。これにより、第１の実施例と
同様に、待機時におけるソフトライト現象を抑えて、デ
ータ保持特性を大幅に向上させることができる。
【００２８】なお、本発明は上述した各実施例に限定さ
れるものではない。実施例においてはデコーダの出力部
に／ＣＥとのゲートを追加したが、さらにデコーダ部、
或いはデコーダ手前にて同様の実施方法が可能であるこ
とは言うまでもない。
れるものではない。実施例においてはデコーダの出力部
に／ＣＥとのゲートを追加したが、さらにデコーダ部、
或いはデコーダ手前にて同様の実施方法が可能であるこ
とは言うまでもない。
【００２９】図４は、負荷回路４０を常時導通している
ＭＯＳトランジスタで構成した例である。図５は、貫通
電流を低減するために負荷回路４０をクロックφに基づ
き一時的に導通状態に制御されるＭＯＳトランジスタで
構成した例で、例えばクロックφは図１において／ＣＥ
の反転信号としてもよい。このときのタイミングチャー
トを図６に示す。
ＭＯＳトランジスタで構成した例である。図５は、貫通
電流を低減するために負荷回路４０をクロックφに基づ
き一時的に導通状態に制御されるＭＯＳトランジスタで
構成した例で、例えばクロックφは図１において／ＣＥ
の反転信号としてもよい。このときのタイミングチャー
トを図６に示す。
【００３０】／ＣＥ＝５Ｖ、つまり待機時にはφ＝０Ｖ
となり負荷回路４０のＭＯＳトランジスタが導通しプリ
チャージ状態となる。このときも前記の如くトンネル酸
化膜にはフローティングゲートの電荷による自己電界以
外には電界が印加されないため、ソフトライトの心配が
無い。／ＣＥ＝０Ｖとなり読出しを行うときは、負荷回
路４０のＭＯＳトランジスタが非導通となると共にＲＧ
が５Ｖとなるため、貫通電流を大幅に削減することが可
能となる。以上のようにリテンション特性を悪化させる
ことなく、アクセスタイムが短く低電力の不揮発性半導
体メモリが実現可能となる。
となり負荷回路４０のＭＯＳトランジスタが導通しプリ
チャージ状態となる。このときも前記の如くトンネル酸
化膜にはフローティングゲートの電荷による自己電界以
外には電界が印加されないため、ソフトライトの心配が
無い。／ＣＥ＝０Ｖとなり読出しを行うときは、負荷回
路４０のＭＯＳトランジスタが非導通となると共にＲＧ
が５Ｖとなるため、貫通電流を大幅に削減することが可
能となる。以上のようにリテンション特性を悪化させる
ことなく、アクセスタイムが短く低電力の不揮発性半導
体メモリが実現可能となる。
【００３１】図７は、センスアンプ回路５０をインバー
タで構成した例で、低電圧動作が可能なセンスアンプの
実現が容易である。ここで、インバータのかわりにクロ
ックドインバータを使用してもよい。その他、本発明の
要旨を逸脱しない範囲で、種々変形して実施することが
できる。
タで構成した例で、低電圧動作が可能なセンスアンプの
実現が容易である。ここで、インバータのかわりにクロ
ックドインバータを使用してもよい。その他、本発明の
要旨を逸脱しない範囲で、種々変形して実施することが
できる。
【００３２】
【発明の効果】以上詳述したように本発明によれば、待
機時においてもメモリセルのトンネル絶縁膜にフローテ
ィングゲートの電荷による自己電界以外には電界が印加
されないように構成し、かつ待機時の読出し線へのＶcc
レベルのプリチャージが可能としているので、待機時の
ソフトライト現象を抑えて、データ保持特性を大幅に向
上させると共に、アクセスタイム短縮をも可能とする不
揮発性半導体メモリを実現することが可能となる。
機時においてもメモリセルのトンネル絶縁膜にフローテ
ィングゲートの電荷による自己電界以外には電界が印加
されないように構成し、かつ待機時の読出し線へのＶcc
レベルのプリチャージが可能としているので、待機時の
ソフトライト現象を抑えて、データ保持特性を大幅に向
上させると共に、アクセスタイム短縮をも可能とする不
揮発性半導体メモリを実現することが可能となる。
【図面の簡単な説明】
【図１】第１の実施例に係わるＥＥＰＲＯＭの概略的な
回路構成を示す図、
回路構成を示す図、
【図２】第１の実施例における読出し時の動作を示すタ
イミングチャート、
イミングチャート、
【図３】第２の実施例に係わるＥＥＰＲＯＭのメモリセ
ル構成を示す図、
ル構成を示す図、
【図４】実施例に用いた負荷回路の構成例を示す図、
【図５】実施例に用いた負荷回路の別の構成例を示す
図、
図、
【図６】図５の構成の場合の読出し時の動作を示すタイ
ミングチャート、
ミングチャート、
【図７】実施例に用いたセンスアンプ回路の構成例を示
す図、
す図、
【図８】従来の不揮発性半導体メモリの概略的な回路構
成を示す図、
成を示す図、
【図９】従来例のメモリセル構造を示す断面図、
【図１０】従来例での待機時における非選択のメモリセ
ルの等価回路図。
ルの等価回路図。
１０…メモリセル、 １１，７１…選択用トランジスタ（第１のＭＯＳトラン
ジスタ）、 １２，７２…メモリ用トランジスタ（第２のＭＯＳトラ
ンジスタ）、 １３…選択用トランジスタ（第３のＭＯＳトランジス
タ）、 ２０…デコーダ、 ３１，３２…ＮＯＲゲート、 ３３…ｎチャネルＤタイプのＭＯＳトランジスタ、 ３４…ｎチャネルＥタイプのＭＯＳトランジスタ、 ４０…負荷回路、 ５０…センスアンプ回路、 ６０…レベルシフタ。
ジスタ）、 １２，７２…メモリ用トランジスタ（第２のＭＯＳトラ
ンジスタ）、 １３…選択用トランジスタ（第３のＭＯＳトランジス
タ）、 ２０…デコーダ、 ３１，３２…ＮＯＲゲート、 ３３…ｎチャネルＤタイプのＭＯＳトランジスタ、 ３４…ｎチャネルＥタイプのＭＯＳトランジスタ、 ４０…負荷回路、 ５０…センスアンプ回路、 ６０…レベルシフタ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/792 (56)参考文献 特開 平４−350968（ＪＰ，Ａ) 特開 平４−291963（ＪＰ，Ａ) 特開 平３−272095（ＪＰ，Ａ) 特開 平５−267685（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 G11C 16/04 G11C 16/06 H01L 27/115 H01L 29/788 H01L 29/792
Claims (8)
- 【請求項１】ソースが書込み線に接続され、ゲートが書
込みゲート線に接続された第１のＭＯＳトランジスタ
と、ソースが第１のＭＯＳトランジスタのドレインに接
続され、制御ゲートが制御ゲート線に接続され、制御ゲ
ートとチャネルの間にトンネル効果を利用するための薄
い絶縁膜を介してソースと一部が重なり合った浮遊ゲー
トを有する第２のＭＯＳトランジスタと、ソースが第２
のＭＯＳトランジスタのドレインに接続され、ゲートが
読出しゲート線に接続され、ドレインが読出し線に接続
された第３のＭＯＳトランジスタとからなるメモリセル
と、 待機時において前記書込み線及び制御ゲート線に同じ電
圧を供給し、かつ前記書込みゲート線に所定の電圧を供
給することによって第２のＭＯＳトランジスタの制御ゲ
ートとソースを同電位にする手段と、 を具備してなることを特徴とする不揮発性半導体メモ
リ。 - 【請求項２】前記書込み線は、データの書込み時には第
１の電圧を、消去時及び読出し時には第１の電圧よりも
低い第２の電圧を、第１のＭＯＳトランジスタのソース
に供給し、 前記書込みゲート線はデータの消去時及び書込み時には
第１の電圧を、読出し時には第１の電圧よりも低く第２
の電圧より高い第３の電圧を第１のＭＯＳトランジスタ
のゲートに供給し、 前記制御ゲート線は、データの消去時には第１の電圧
を、書込み時及び読出し時には第２の電圧を、第２のＭ
ＯＳトランジスタのゲートに供給し、 前記読出しゲート線は、データの消去時及び書込み時に
は第２の電圧を、読出し時には第３の電圧を、第３のＭ
ＯＳトランジスタのゲートに供給し、 前記読出し線は、データの読出し時に第３の電圧を第３
のＭＯＳトランジスタのドレインに供給し、 かつ待機時には、前記書込み線は第２の電圧を第１のＭ
ＯＳトランジスタのソースに供給し、前記制御ゲート線
は第２の電圧を第２のＭＯＳトランジスタのゲートに供
給し、前記書込みゲート線は第３の電圧を第１のＭＯＳ
トランジスタのゲートに供給するように構成されている
ことを特徴とする請求項１記載の不揮発性半導体メモ
リ。 - 【請求項３】前記読出し線は負荷回路を介して電源に接
続されており、この読出し線の信号がセンスアンプ回路
に供給されていることを特徴とする請求項２記載の不揮
発性半導体メモリ。 - 【請求項４】前記負荷回路は、常時導通しているＭＯＳ
トランジスタで構成されてなることを特徴とする請求項
３記載の不揮発性半導体メモリ。 - 【請求項５】前記負荷回路は、クロック信号に基づき一
時的に導通状態に制御されるＭＯＳトランジスタで構成
されてなることを特徴とする請求項３記載の不揮発性半
導体メモリ。 - 【請求項６】前記センスアンプ回路は、インバータ回路
で構成されてなることを特徴とする請求項３記載の不揮
発性半導体メモリ。 - 【請求項７】ソースがビット線に接続され、ゲートが選
択ゲート線に接続された第１のＭＯＳトランジスタと、
ソースが第１のＭＯＳトランジスタのドレインに接続さ
れ、制御ゲートが制御ゲート線に接続され、制御ゲート
とチャネルの間にトンネル効果を利用するための薄い絶
縁膜を介してソースと一部が重なり合った浮遊ゲートを
有し、ドレインがソース線に接続された第２のＭＯＳト
ランジスタとからなるメモリセルと、 待機時において前記ビット線及び制御ゲート線に同じ電
圧を供給し、かつ前記選択ゲート線に所定の電圧を供給
することによって第２のＭＯＳトランジスタの制御ゲー
トとソースを同電位にする手段と、 を具備してなることを特徴とする不揮発性半導体メモ
リ。 - 【請求項８】前記制御ゲート線は、データの消去時には
第１の電圧を、書込み時には第１の電圧より低い第２の
電圧を、読出し時には第２の電圧か又は第１の電圧より
も低く第２の電圧よりも高い第３の電圧を、第２のＭＯ
Ｓトランジスタのゲートに供給し、 前記選択ゲート線は、データの消去及び書込み時には第
１の電圧を、読出し時には第３の電圧を、第１のＭＯＳ
トランジスタのゲートに供給し、 前記ビット線は、データの消去時には第２の電圧を、書
込み時には第１の電圧を、読出し時には第２の電圧より
も高く第３の電圧よりも低い第４の電圧を、第１のＭＯ
Ｓトランジスタのソースに供給し、 前記ソース線は、データの読出し時には第２の電圧を、
書込み時にはハイインピーダンスか又は第３の電圧を第
２のＭＯＳトランジスタのドレインに供給し、 かつ待機時には、前記制御ゲート線は第２の電圧を第２
のＭＯＳトランジスタのゲートに供給し、前記選択ゲー
ト線は第３の電圧を第１のＭＯＳトランジスタのゲート
に供給し、前記ビット線は第２の電圧を第１のＭＯＳト
ランジスタのソースに供給するように構成されているこ
とを特徴とする請求項７記載の不揮発性半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19516392A JP3155821B2 (ja) | 1992-07-22 | 1992-07-22 | 不揮発性半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19516392A JP3155821B2 (ja) | 1992-07-22 | 1992-07-22 | 不揮発性半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0645564A JPH0645564A (ja) | 1994-02-18 |
| JP3155821B2 true JP3155821B2 (ja) | 2001-04-16 |
Family
ID=16336480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19516392A Expired - Fee Related JP3155821B2 (ja) | 1992-07-22 | 1992-07-22 | 不揮発性半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3155821B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3600052A1 (de) * | 1986-01-03 | 1987-07-09 | Merck Patent Gmbh | Heterocyclische verbindungen |
| JP5668905B2 (ja) * | 2009-09-07 | 2015-02-12 | セイコーＮｐｃ株式会社 | 不揮発性半導体メモリ |
-
1992
- 1992-07-22 JP JP19516392A patent/JP3155821B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0645564A (ja) | 1994-02-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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