JP3476866B2

JP3476866B2 - 半導体記憶装置

Info

Publication number: JP3476866B2
Application number: JP19206593A
Authority: JP
Inventors: 和佳志波
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 1993-07-06
Filing date: 1993-07-06
Publication date: 2003-12-10
Anticipated expiration: 2018-12-10
Also published as: JPH0722596A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置に関
し、例えば、ＮＡＮＤ型ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉ
ｃａｌｌｙＥｒａｓａｂｌｅａｎｄＰｒｏｇｒａ
ｍａｂｌｅＲｅａｄＯｎｌｙＭｅｍｏｒｙ：電気
的に消去・書き込み可能なリードオンリーメモリ）に利
用して特に有効な技術に関するものである。

【０００２】

【従来の技術】プログラム可能な不揮発性のＭＯＳＦＥ
Ｔ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔ
ｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏ
ｒ：金属酸化物半導体型電界効果トランジスタ。この明
細書では、ＭＯＳＦＥＴをして絶縁ゲート型電界効果ト
ランジスタの総称とする）メモリセルが直列結合されて
なるいわゆるＮＡＮＤ型メモリアレイを備え、記憶デー
タを電気的に消去・書き換え可能なＮＡＮＤ型ＥＥＰＲ
ＯＭがある。

【０００３】ＮＡＮＤ型ＥＥＰＲＯＭについては、例え
ば、１９９０年度『アイ・イー・ディー・エム（ＩＥＤ
Ｍ：ＩｎｔｅｒｎａｔｉｏｎａｌＥｌｅｃｔｒｏｎ
ＤｅｖｉｃｅｓＭｅｅｔｉｎｇ）テクニカルダイジ
ェスト（ＴｅｃｈｎｉｃａｌＤｉｇｅｓｔ）』第１０３
頁〜第１０６頁に記載されている。

【０００４】

【発明が解決しようとする課題】近年、半導体集積回路
の低消費電力化及び高集積化等を推進するために電源電
圧の低電圧化が進みつつあるが、本願発明者等は、同様
にＮＡＮＤ型ＥＥＰＲＯＭの低電圧化を図ろうとして次
のような問題点に直面した。すなわち、従来のＮＡＮＤ
型ＥＥＰＲＯＭでは、図８に例示されるように、ＭＯＳ
ＦＥＴメモリセルのしきい値電圧が、例えば消去後にお
いて−２．５Ｖ（ボルト）のような負電位とされ、書き
込み後において＋２．５Ｖのような正電位とされる。し
たがって、読み出しモードにおけるワード線の選択レベ
ルは、図９のワード線Ｗ００に代表されるように、接地
電位ＶＳＳつまり０Ｖとされ、その非選択レベルは、ワ
ード線Ｗ０１に代表されるように、すべて電源電圧ＶＣ
Ｃつまり＋５Ｖとされる。これにより、非選択ワード線
Ｗ０１等に結合されるメモリセルは、そのしきい値電圧
つまりその保持データの論理レベルに関係なくすべてオ
ン状態となる。また、選択ワード線Ｗ００に結合される
メモリセルは、それが消去状態にあることを条件に、言
い換えるならばそのしきい値電圧が−２．５Ｖつまり接
地電位ＶＳＳより低いことを条件に選択的にオン状態な
って、対応するビット線Ｂ００等に所定の読み出し電流
を選択的に流すものとなる。

【０００５】ところが、ＮＡＮＤ型ＥＥＰＲＯＭの低電
圧化が進みその電源電圧ＶＣＣが例えば＋３Ｖとされた
場合、電源電圧ＶＣＣには±１０％の変動が許されるた
めにワード線Ｗ０１等の非選択レベルの最低電位は＋
２．７Ｖとなり、書き込み状態にあるメモリセルのしき
い値電圧＋２．５Ｖとのレベル差が僅かなものとなる。
この結果、充分な読み出し電流を得ることができず、Ｎ
ＡＮＤ型ＥＥＰＲＯＭの読み出し動作が不安定となっ
て、その低電圧化が制約を受けるものである。

【０００６】この発明の目的は、低電圧条件下における
ＮＡＮＤ型ＥＥＰＲＯＭ等の読み出し動作を安定化し、
その低電圧化を推進することにある。

【０００７】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、その電源電圧が例えば＋３Ｖ
に低電圧化されたＮＡＮＤ型ＥＥＰＲＯＭ等において、
メモリアレイを構成するＭＯＳＦＥＴメモリセルの消去
後におけるしきい値電圧を例えば−４．５Ｖとし、書き
込み後におけるしきい値電圧を例えば＋０．５Ｖとし
て、その中心値を−２Ｖのような負電位とするととも
に、読み出しモードにおけるワード線の選択レベルを上
記中心値つまり−２Ｖとし、その非選択レベルを電源電
圧つまり＋３Ｖとする。

【０００９】

【作用】上記手段によれば、電源電圧に許容範囲内の電
位変動が生じた場合でも、ワード線の非選択レベルと書
き込み状態にあるＭＯＳＦＥＴメモリセルのしきい値電
圧との間に比較的大きなレベル差を確保できるため、非
選択ワード線に結合されかつ書き込み状態にあるメモリ
セルを充分なオン状態とし、充分な読み出し電流を得る
ことができる。これにより、低電圧条件下におけるＮＡ
ＮＤ型ＥＥＰＲＯＭ等の読み出し動作を安定化し、その
低電圧化を推進することができる。

【００１０】

【実施例】図１には、この発明が適用されたＮＡＮＤ型
ＥＥＰＲＯＭの一実施例のブロック図が示されている。
また、図２には、図１のＥＥＰＲＯＭに含まれるメモリ
アレイＭＡＲＹの一実施例の回路図が示されている。さ
らに、図３には、図２のメモリアレイＭＡＲＹの一実施
例の部分的な断面構造図が示され、図４には、図２のメ
モリアレイＭＡＲＹを構成するＭＯＳＦＥＴメモリセル
のしきい値電圧とプログラム時間との関係を説明するた
めの一実施例の特性図が示されている。これらの図をも
とに、この実施例のＮＡＮＤ型ＥＥＰＲＯＭの構成及び
動作の概要について説明する。なお、図２の各回路素子
ならびに図１の各ブロックを構成する回路素子は、公知
のＭＯＳＦＥＴ集積回路の製造技術により、単結晶シリ
コンのような１個の半導体基板上に形成される。また、
以下の回路図及び接続図において、図示されるＭＯＳＦ
ＥＴはすべてＮチャンネル型である。

【００１１】図１において、この実施例のＥＥＰＲＯＭ
は、半導体基板面の大半を占めて配置されるＮＡＮＤ型
のメモリアレイＭＡＲＹをその基本構成要素とする。メ
モリアレイＭＡＲＹは、特に制限されないが、合計（ｐ
＋１）×（ｑ＋１）個のメモリブロックＭＢ００〜ＭＢ
０ｑないしＭＢｐ０〜ＭＢｐｑを備え、これらのメモリ
ブロックのそれぞれは、同図のメモリブロックＭＢ００
に代表して示されるように、それぞれ８個ずつ直列結合
される合計６４個のＭＯＳＦＥＴメモリセルＭＣと、直
列結合された８個のメモリセルＭＣの両端にそれぞれ設
けられる合計１６個のブロック選択ＭＯＳＦＥＴＱＵ
（第１のブロック選択ＭＯＳＦＥＴ）及びＱＬ（第２の
ブロック選択ＭＯＳＦＥＴ）とを含む。

【００１２】ｐ＋１個のメモリブロックＭＢ００〜ＭＢ
ｐ０ないしＭＢｑ０〜ＭＢｐｑの同一の列に配置された
ｐ＋１個のブロック選択ＭＯＳＦＥＴＱＵのドレイン
は、対応するビット線Ｂ００〜Ｂ０７ないしＢｑ０〜Ｂ
ｑ７にそれぞれ共通結合され、すべてのブロック選択Ｍ
ＯＳＦＥＴＱＬのソースは、共通ソース線ＳＬに共通結
合される。また、ｑ＋１個のメモリブロックＭＢ００〜
ＭＢ０ｑないしＭＢｐ０〜ＭＢｐｑを構成する８×（ｑ
＋１）個のブロック選択ＭＯＳＦＥＴＱＵのゲートは、
対応するブロック選択線Ｓ０Ｕ〜ＳｐＵにそれぞれ共通
結合され、８×（ｑ＋１）個のブロック選択ＭＯＳＦＥ
ＴＱＬのゲートは、対応するブロック選択線Ｓ０Ｌ〜Ｓ
ｐＬにそれぞれ共通結合される。さらに、ｑ＋１個のメ
モリブロックＭＢ００〜ＭＢ０ｑないしＭＢｐ０〜ＭＢ
ｐｑの同一の行に配置された８×（ｑ＋１）個のメモリ
セルＭＣのコントロールゲートは、対応するワード線Ｗ
００〜Ｗ０７ないしＷｐ０〜Ｗｐ７にそれぞれ共通結合
される。

【００１３】ここで、メモリセルＭＣは、不揮発性の浮
遊ゲート型のＭＯＳＦＥＴメモリセルによって構成さ
れ、図３に例示されるように、Ｎ型半導体基板ＮＳＵＢ
面上のＰ型ウェル領域ＰＷＥＬＬに形成された１１個の
Ｎ型拡散層ＮＤのうち、両端を除く９個をそのソース及
びドレインとする。隣接する２個の拡散層ＮＤの間つま
りチャネルの上層には、所定の絶縁膜をはさんでフロー
ティングゲートＦＧが形成され、その上層には、さらに
所定の絶縁膜をはさんでワード線Ｗ００〜Ｗ０７等とな
るコントロールゲートが形成される。左端に配置された
拡散層ＮＤは、ブロック選択ＭＯＳＦＥＴＱＵのドレイ
ンとなり、対応するビット線Ｂ００等に結合される。ま
た、右端に配置された拡散層ＮＤは、ブロック選択ＭＯ
ＳＦＥＴＱＬのソースとなり、共通ソース線ＳＬに結合
される。これらの拡散層ＮＤと隣接する拡散層ＮＤとの
間つまりチャネルの上層には、所定の絶縁膜をはさんで
ブロック選択線Ｓ０Ｕ又はＳ０Ｌ等となるゲートが形成
される。

【００１４】この実施例において、ＮＡＮＤ型ＥＥＰＲ
ＯＭは、＋３Ｖのような比較的絶対値の小さな正電位の
電源電圧ＶＣＣと０Ｖつまり接地電位ＶＳＳをその動作
電源とする。また、メモリアレイＭＡＲＹを構成するＭ
ＯＳＦＥＴメモリセルＭＣのしきい値電圧は、図４に示
されるように、消去後において−４．５Ｖ（第１のしき
い値電圧）のような負電位とされ、書き込み後において
＋０．５（第２のしきい値電圧）のような正電位とされ
る。したがって、両しきい値電圧の中心値は、同図に点
線で示されるように、−２Ｖのような負電位となる。な
お、メモリセルＭＣは、消去後つまりそのしきい値電圧
が−４．５Ｖとされるとき、論理“１”のデータを保持
するものとされ、書き込み後つまりそのしきい値電圧が
＋０．５Ｖとされるとき、論理“０”のデータを保持す
るものとされる。

【００１５】メモリアレイＭＡＲＹを構成するブロック
選択線Ｓ０Ｕ〜ＳｐＵ及びＳ０Ｌ〜ＳｐＬならびにワー
ド線Ｗ００〜Ｗ０７ないしＷｐ０〜Ｗｐ７は、その右側
においてＸアドレスデコーダＸＤに結合され、ＥＥＰＲ
ＯＭの動作モードに応じた所定の選択又は非選択レベル
とされる。ＸアドレスデコーダＸＤには、Ｘアドレスバ
ッファＸＢからｉ＋１ビットの内部アドレス信号Ｘ０〜
Ｘｉが供給され、内部電圧発生回路ＶＧから所定の内部
電圧ＶＰ１，ＶＰ２，ＶＧ１及びＶＧ２が供給される。
また、ＸアドレスバッファＸＢには、アドレス入力端子
ＡＸ０〜ＡＸｉを介してＸアドレス信号ＡＸ０〜ＡＸｉ
が供給される。内部電圧発生回路ＶＧには、外部端子Ｖ
ＣＣを介して電源電圧ＶＣＣが供給される。

【００１６】この実施例において、電源電圧ＶＣＣは、
前述のように、＋３Ｖのような比較的小さな絶対値の正
電位とされる。また、内部電圧ＶＰ１は、＋２０Ｖのよ
うな比較的大きな絶対値の正電位とされ、内部電圧ＶＰ
２は、＋１０Ｖのような中間電位の正電位とされる。さ
らに、内部電圧ＶＧ１は、−２Ｖのような比較的小さな
絶対値の負電位とされ、内部電圧ＶＧ２は、−２０Ｖの
ような比較的大きな絶対値の負電位とされる。一方、ブ
ロック選択線ＳＯ０〜ＳｐＵの選択レベルは、表１に示
されるように、消去モード及び書き込みモードにおいて
内部電圧ＶＰ１つまり＋２０Ｖとされ、読み出しモード
において電源電圧ＶＣＣつまり＋３Ｖとされる。また、
ブロック選択線Ｓ０Ｌ〜ＳｐＬの選択レベルは、消去モ
ードにおいて内部電圧ＶＰ１つまり＋２０Ｖとされ、読
み出しモードにおいて電源電圧ＶＣＣつまり＋３Ｖとさ
れる。ブロック選択線ＳＯ０〜ＳｐＵならびにＳ０Ｌ〜
ＳｐＬの非選択レベルは、接地電位ＶＳＳつまり０Ｖと
される。

【００１７】さらに、ワード線Ｗ００〜Ｗ０７ないしＷ
ｐ０〜Ｗｐ７の選択レベルは、消去モードにおいて内部
電圧ＶＧ２つまり−２０Ｖ、書き込みモードにおいて内
部電圧ＶＰ１つまり＋２０Ｖ、読み出しモードにおいて
電源電圧ＶＣＣつまり＋３Ｖとされる。また、その非選
択レベルは、消去モードにおいて接地電位ＶＳＳつまり
０Ｖ、書き込みモードにおいて内部電圧ＶＰ２つまり＋
１０Ｖ、読み出しモードにおいて電源電圧ＶＣＣつまり
＋３Ｖとされる。なお、共通ソース線ＳＬは、ＥＥＰＲ
ＯＭが消去モードとされるとき開放状態ＯＰＥＮとさ
れ、ＥＥＰＲＯＭが書き込みモード又は読み出しモード
とされるとき、接地電位ＶＳＳとされる。各動作モード
におけるメモリアレイＭＡＲＹの接続状態と、各動作モ
ードの具体的な内容については、後で詳細に説明する。

【００１８】

【表１】ブロック選択線及びワード線の選択レベル及び
非選択レベル

【００１９】ＸアドレスバッファＸＢは、ＮＡＮＤ型Ｅ
ＥＰＲＯＭが各動作モードで選択状態とされるとき、外
部端子ＡＸ０〜ＡＸｉを介して供給されるＸアドレス信
号ＡＸ０〜ＡＸｉを取り込み、保持するとともに、これ
らのＸアドレス信号をもとに内部アドレス信号Ｘ０〜Ｘ
ｉを形成し、ＸアドレスデコーダＸＤに供給する。Ｘア
ドレスデコーダＸＤは、内部アドレス信号信号Ｘ０〜Ｘ
ｉをデコードして、メモリアレイＭＡＲＹの対応するブ
ロック選択線Ｓ０Ｕ〜ＳｐＵ及びＳ０Ｌ〜ＳｐＬならび
にワード線Ｗ００〜Ｗ０７ないしＷｐ０〜Ｗｐ７を選択
的に上記選択レベル又は非選択レベルとする。ソースス
イッチＳＳは、共通ソース線ＳＬをＥＥＰＲＯＭの動作
モードに応じた上記所定のレベルとする。

【００２０】次に、メモリアレイＭＡＲＹを構成するビ
ット線Ｂ００〜Ｂ０７ないしＢｑ０〜Ｂｑ７は、その上
方においてＹスイッチＹＳに結合され、共通ソース線Ｓ
Ｌはその下方においてソーススイッチＳＳに結合され
る。ＹスイッチＹＳには、ＹアドレスデコーダＹＤから
ｑ＋１ビットのビット線選択信号が供給される。また、
ＹアドレスデコーダＹＤには、ＹアドレスバッファＹＢ
からｊ＋１ビットの内部アドレス信号Ｙ０〜Ｙｊが供給
され、ＹアドレスバッファＹＢには、外部端子ＡＹ０〜
ＡＹｊを介してＹアドレス信号ＡＹ０〜ＡＹｊが供給さ
れる。

【００２１】ＹアドレスバッファＹＢは、ＮＡＮＤ型Ｅ
ＥＰＲＯＭが各動作モードで選択状態とされるとき、外
部端子ＡＹ０〜ＡＹｊを介して供給されるＹアドレス信
号ＡＹ０〜ＡＹｊを取り込み、保持するとともに、これ
らのＹアドレス信号をもとに内部アドレス信号Ｙ０〜Ｙ
ｊを形成し、ＹアドレスデコーダＹＤに供給する。Ｙア
ドレスデコーダＹＤは、内部アドレス信号Ｙ０〜Ｙｊを
デコードして、対応するビット線選択信号を択一的に所
定の選択レベルとする。

【００２２】一方、ＹスイッチＹＳは、ビット線Ｂ００
〜Ｂ０７ないしＢｑ０〜Ｂｑ７に対応して設けられる８
×（ｑ＋１）個のスイッチＭＯＳＦＥＴを含む。これら
のスイッチＭＯＳＦＥＴのゲートは、順次８個おきに共
通結合され、ＹアドレスデコーダＹＤから対応するビッ
ト線選択信号ＹＳ０〜ＹＳｑがそれぞれ共通に供給され
る。これにより、ＹスイッチＹＳを構成するスイッチＭ
ＯＳＦＥＴは、対応するビット線選択信号ＹＳ０〜ＹＳ
ｑが択一的に所定の選択レベルとされることで８個ずつ
選択的にオン状態となり、メモリアレイＭＡＲＹの対応
する８本のビットＢ００〜Ｂ０７ないしＢｑ０〜Ｂｑ７
と共通データ線ＣＤ０〜ＣＤ７との間を選択的に接続状
態とする。

【００２３】８本のビット線が選択的に接続状態とされ
る共通データ線ＣＤ０〜ＣＤ７は、リードライト回路Ｒ
Ｗの対応する単位回路に結合される。リードライト回路
ＲＷには、内部電圧発生回路ＶＧから上記内部電圧ＶＰ
２が供給される。

【００２４】リードライト回路ＲＷは、共通データ線Ｃ
Ｄ０〜ＣＤ７に対応して設けられる８個の単位回路を備
え、これらの単位回路のそれぞれは、それぞれ１個のデ
ータ入力バッファ，ライトアンプ，リードアンプ及びデ
ータ出力バッファを含む。このうち、各データ入力バッ
ファの入力端子は、対応するデータ入出力端子Ｄ０〜Ｄ
７に結合され、その出力端子は、対応するライトアンプ
の入力端子に結合される。これらのライトアンプの出力
端子は、対応する共通データ線ＣＤ０〜ＣＤ７に結合さ
れる。８個のライトアンプには、上記内部電圧ＶＰ２が
共通に供給される。一方、リードライト回路ＲＷの各リ
ードアンプの入力端子は、対応する共通データ線ＣＤ０
〜ＣＤ７に結合され、その出力端子は、対応するデータ
出力バッファの入力端子に結合される。これらのデータ
出力バッファの出力端子は、対応するデータ入出力端子
Ｄ０〜Ｄ７に結合される。

【００２５】リードライト回路ＲＷの各データ入力バッ
ファは、ＥＥＰＲＯＭが書き込みモードで選択状態とさ
れるとき、データ入出力端子Ｄ０〜Ｄ７を介して供給さ
れる書き込みデータを取り込み、対応するライトアンプ
に伝達する。これらの書き込みデータは、対応するライ
トアンプによって所定の書き込み信号とされ、共通デー
タ線ＣＤ０〜ＣＤ７からＹスイッチＹＳを介してメモリ
アレイＭＡＲＹの選択された８個のメモリセルに書き込
まれる。なお、リードライト回路ＲＷの各ライトアンプ
から出力される書き込み信号のレベルは、対応する書き
込みデータが論理“０”とされるとき接地電位ＶＳＳと
され、対応する書き込みデータが論理“１”とされると
き内部電圧ＶＰ２つまり＋１０Ｖとされる。

【００２６】一方、リードライト回路ＲＷの各リードア
ンプは、メモリアレイＭＡＲＹの選択された８個のメモ
リセルＭＣから対応する共通データ線ＣＤ０〜ＣＤ７を
介して出力される読み出し電流を電圧信号に変換して増
幅し、対応するデータ出力バッファに伝達する。これら
の読み出し信号は、各データ出力バッファから対応する
データ入出力端子Ｄ０〜Ｄ７を介してＥＥＰＲＯＭの外
部に出力される。前述のように、メモリアレイＭＡＲＹ
を構成するメモリセルＭＣは、そのしきい値電圧が−
４．５Ｖとされる消去状態において論理“１”のデータ
を保持するものとされ、そのしきい値電圧が＋０．５Ｖ
とされる書き込み状態において論理“０”のデータを保
持するものとされる。また、ワード線Ｗ００〜Ｗ０７な
いしＷｐ０〜Ｗｐ７は、選択状態において−２Ｖのよう
な内部電圧ＶＧ１とされ、非選択状態において＋３Ｖの
ような電源電圧ＶＣＣとされる。したがって、共通デー
タ線ＣＤ０〜ＣＤ７には、選択されたメモリセルＭＣが
論理“１”のデータを保持しそのしきい値電圧がワード
線の選択レベルつまり内部電圧ＶＧ１より低い−４．５
Ｖとされるとき、比較的大きな読み出し電流が流れ、選
択されたメモリセルＭＣが論理“０”のデータを保持し
そのしきい値電圧がワード線の選択レベルより高い＋
０．５Ｖとされるとき、読み出し電流はほとんど流れな
い。

【００２７】タイミング発生回路ＴＧは、外部から起動
制御信号として供給されるチップイネーブル信号ＣＥ
Ｂ，ライトイネーブル信号ＷＥＢ及び出力イネーブル信
号ＯＥＢをもとに、図示されない各種の内部制御信号を
選択的に形成して、ＥＥＰＲＯＭの各回路に供給する。

【００２８】図５には、図２のメモリアレイＭＡＲＹの
消去モードにおける接続図が示されている。また、図６
には、図２のメモリアレイＭＡＲＹの書き込みモードに
おける接続図が示され、図７には、その読み出しモード
における接続図が示されている。これらの図をもとに、
この実施例のＥＥＰＲＯＭの各動作モードにおけるメモ
リアレイＭＡＲＹの接続状態と具体的な動作ならびにそ
の特徴について説明する。なお、以下の接続図では、メ
モリアレイＭＡＲＹのメモリブロックＭＢ００を構成す
る４個のメモリセルＭＣ００，ＭＣ０１，ＭＣ１０及び
ＭＣ１１と対応するブロック選択ＭＯＳＦＥＴＱＵ０，
ＱＵ１，ＱＬ０及びＱＬ１ならびにその関連部分が例示
的に示されている。また、ワード線Ｗ００は、選択状態
とされるワード線の代表例として示され、ワード線Ｗ０
１は、非選択状態とされるワード線の代表例として示さ
れる。さらに、図６及び図７では、論理“１”のデータ
を保持するメモリセルＭＣ００に対して点線の丸印が付
され、論理“０”のデータを保持するメモリセルＭＣ０
１に対して実線の丸印が付される。

【００２９】図５において、この実施例のＥＥＰＲＯＭ
の消去モードは、特に制限されないが、ブロック選択線
及びワード線を共有するｑ＋１個のメモリブロックＭＢ
００〜ＭＢ０ｑないしＭＢｐ０〜ＭＢｐｑを単位として
行われる。このため、例えば消去対象となるメモリブロ
ックＭＢ００〜ＭＢ０ｑのブロック選択線Ｓ０Ｕ及びＳ
ＯＬは、ＸアドレスデコーダＸＤによって内部電圧ＶＰ
１つまり＋２０Ｖの選択レベルとされ、ワード線Ｗ００
〜Ｗ０７はやはりＸアドレスデコーダＸＤによって内部
電圧ＶＧ２つまり−２０Ｖのような選択レベルとされ
る。このとき、共通ソース線ＳＬならびにビット線Ｂ０
０〜Ｂ０７ないしＢｑ０〜Ｂｑ７は開放状態とされ、Ｐ
型ウェル領域ＰＷＥＬＬには接地電位ＶＳＳが供給され
る。

【００３０】これらのことから、消去対象となるｑ＋１
個のメモリブロックＭＢ００〜ＭＢ０ｑを構成するすべ
てのメモリセルＭＣでは、ゲートとＰ型ウェル領域ＰＷ
ＥＬＬとの間の電位差が大きくなり、そのフローティン
グゲートに蓄積された電子がＦＮ（ＦｏｗｌｅｒＮｏ
ｒｄｈｅｉｍ：ファウラー・ノルトハイム）トンネル現
象により半導体基板に引き抜かれる。この結果、これら
のメモリセルＭＣは、そのしきい値電圧が−４．５Ｖの
ような負電位とされて深いデプレッション型となり、論
理“１”のデータを保持するものとなる。

【００３１】次に、ＥＥＰＲＯＭの書き込みモードは、
ＹスイッチＹＳから共通データ線ＣＤ０〜ＣＤ７を介し
てリードライト回路ＲＷに接続された８個の選択メモリ
セルＭＣを単位として行われる。このとき、書き込み対
象となるワード線Ｗ００は、図６に示されるように、Ｘ
アドレスデコーダＸＤによって内部電圧ＶＰ１つまり＋
２０Ｖの選択レベルとされ、対象外のワード線Ｗ０１等
は、内部電圧ＶＰ２つまり＋１０Ｖのような非選択レベ
ルとされる。また、対応するブロック選択線Ｓ０Ｕは、
内部電圧ＶＰ１つまり＋２０Ｖの選択レベルとされ、ブ
ロック選択線Ｓ０Ｌは接地電位ＶＳＳとされる。共通ソ
ース線ＳＬには、ソーススイッチＳＳを介して接地電位
ＶＳＳが供給される。対応する書き込みデータが論理
“１”であるビット線Ｂ００等には、リードライト回路
ＲＷの対応するライトアンプから内部電圧ＶＰ２つまり
＋１０Ｖが供給され、対応する書き込みデータが論理
“０”であるビット線Ｂ０１には、接地電位ＶＳＳが供
給される。

【００３２】これらのことから、メモリセルＭＣ０１で
は、そのゲート及びチャネル間の電位差が大きくなり、
半導体基板からそのフローティングゲートに対してＦＮ
トンネル現象による電子の注入が行われる。この結果、
メモリセルＭＣ０１は、そのしきい値電圧が＋０．５Ｖ
のような正電位とされてエンハンスメント型となり、論
理“０”のデータを保持するものとなる。このとき、メ
モリセルＭＣ００等では、そのゲート及びチャネル間の
電位差が小さいためにＦＮトンネル電流が発生せず、そ
のしきい値電圧は−４．５Ｖのままとされる。なお、こ
の実施例のＥＥＰＲＯＭにおける書き込み動作は、書き
込み後のメモリセルのしきい値電圧による書き込み信号
のレベル低下を防止するため、共通ソース線ＳＬに近い
ワード線に結合されるメモリセルＭＣから順に行う必要
がある。

【００３３】一方、ＥＥＰＲＯＭの読み出しモードは、
書き込みモードと同様に、ＹスイッチＹＳから共通デー
タ線ＣＤ０〜ＣＤ７を介してリードライト回路ＲＷに接
続された８個の選択メモリセルＭＣを単位として行われ
る。このとき、読み出し対象となるワード線Ｗ００は、
図７に示されるように、ＸアドレスデコーダＸＤによっ
て内部電圧ＶＧ１つまり−２Ｖの選択レベルとされ、対
象外のワード線Ｗ０１等は、電源電圧ＶＣＣつまり＋３
Ｖの非選択レベルとされる。また、対応するブロック選
択線Ｓ０Ｕ及びＳ０Ｌは、ともに電源電圧ＶＣＣつまり
＋３Ｖの選択レベルとされ、共通ソース線ＳＬには、ソ
ーススイッチＳＳを介して接地電位ＶＳＳが供給され
る。さらに、選択されたビット線Ｂ００〜Ｂ０７には、
リードライト回路ＲＷの対応するリードアンプから共通
データ線ＣＤ０〜ＣＤ７を介して電源電圧ＶＣＣつまり
＋３Ｖの読み出し電圧が供給される。

【００３４】これらのことから、メモリアレイＭＡＲＹ
では、ブロック選択ＭＯＳＦＥＴＱＵ０〜ＱＵ７及びＱ
Ｌ０〜ＱＬ７がオン状態なり、非選択ワード線Ｗ０１等
に結合される非選択メモリセルＭＣ１０及びＭＣ１１等
が一斉にオン状態となる。また、論理“１”のデータを
保持するメモリセルＭＣ００等は、そのしきい値電圧が
−４．５Ｖのような負電位とされるために完全なオン状
態となり、論理“０”のデータを保持するメモリセルＭ
Ｃ０１等は、そのしきい値電圧が＋０．５Ｖのような正
電位とされるためにオン状態とはならない。この結果、
ビット線Ｂ００つまり共通データ線ＣＤ０等には、比較
的大きな読み出し電流が流されるが、ビット線Ｂ０１つ
まり共通データ線ＣＤ１等には、読み出し電流がほとん
ど流されない。これらの読み出し電流は、前述のよう
に、リードライト回路ＲＷの対応するリードアンプによ
って電圧信号に変換された後、増幅される。

【００３５】ところで、この実施例のＥＥＰＲＯＭは、
前述のように、＋３Ｖのような比較的小さな絶対値の電
源電圧ＶＣＣをその動作電源とする。また、電源電圧Ｖ
ＣＣには、周知のように、±１０％の電位変動が許さ
れ、その電位は、最悪の場合、＋２．７Ｖまで低下す
る。しかし、この実施例のＥＥＰＲＯＭでは、メモリア
レイＭＡＲＹを構成するＭＯＳＦＥＴメモリセルのしき
い値電圧が、消去後において−４．５Ｖとされ、書き込
み後において＋０．５Ｖとされるとともに、ワード線Ｗ
００〜Ｗ０７ないしＷｐ０〜Ｗｐ７の選択レベルが、こ
れらのしきい値電圧間の中心値つまり−２Ｖとされ、そ
の非選択レベルが電源電圧ＶＣＣとされる。このため、
電源電圧ＶＣＣが変動して最低電位つまり＋２．７Ｖと
される場合でも、書き込み状態にあるメモリセルのしき
い値電圧つまり＋０．５Ｖとワード線の非選択レベルつ
まり＋２．７Ｖとの間には２．２Ｖのレベル差が確保さ
れ、非選択ワード線に結合されるすべてのメモリセルは
完全なオン状態となって、充分な読み出し電流を得るこ
とができる。この結果、ＮＡＮＤ型ＥＥＰＲＯＭの読み
出し動作を安定化し、その低電圧化を推進することがで
きるものである。

【００３６】以上の実施例に示されるように、この発明
をＮＡＮＤ型ＥＥＰＲＯＭ等の半導体記憶装置に適用す
ることで、次のような作用効果が得られる。すなわち、（１）その電源電圧が例えば＋３Ｖに低電圧化されたＮ
ＡＮＤ型ＥＥＰＲＯＭ等において、メモリアレイを構成
するＭＯＳＦＥＴメモリセルの消去後におけるしきい値
電圧を例えば−４．５Ｖとし、書き込み後におけるしき
い値電圧を例えば＋０．５Ｖとして、その中心値を−２
Ｖのような負電位とするとともに、読み出しモードにお
けるワード線の選択レベルを上記中心値つまり−２Ｖと
し、その非選択レベルを電源電圧つまり＋３Ｖとするこ
とで、電源電圧に許容範囲内の電位変動が生じた場合で
も、ワード線の非選択レベルと書き込み状態にあるＭＯ
ＳＦＥＴメモリセルのしきい値電圧との間に比較的大き
なレベル差を確保することができるという効果が得られ
る。

【００３７】（２）上記（１）項により、非選択ワード
線に結合されかつ書き込み状態にあるメモリセルを充分
なオン状態とし、対応するビット線に充分な読み出し電
流を得ることができるという効果が得られる。（３）上記（１）項及び（２）項により、低電圧条件下
におけるＮＡＮＤ型ＥＥＰＲＯＭ等の読み出し動作を安
定化し、その低電圧化を推進することができるという効
果が得られる。

【００３８】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、ＥＥＰＲＯＭのメモリアレイＭＡＲＹを構成するメ
モリセルＭＣは、浮遊ゲート型以外の不揮発性メモリセ
ルを用いることができる。また、メモリアレイＭＡＲＹ
は、任意数のメモリブロックに分割できるし、各メモリ
ブロックを構成するワード線及びビット線の数も任意に
設定できる。電源電圧や各内部電圧の絶対値は、この実
施例による制約を受けないし、その極性やＭＯＳＦＥＴ
の導電型等も任意に設定できる。ＥＥＰＲＯＭは、×１
ビット又は×１６ビット等のように任意のビット構成を
採りうるし、そのブロック構成やワード線及びブロック
選択線等の選択及び非選択レベルならびにしきい値電圧
の具体値等は、種々の実施形態を採りうる。

【００３９】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるＮＡ
ＮＤ型ＥＥＰＲＯＭに適用した場合について説明した
が、それに限定されるものではなく、例えば、ＮＡＮＤ
型マスクＲＯＭ等の各種メモリ集積回路装置やこのよう
なメモリ集積回路装置を内蔵するシングルチップマイク
ロコンピュータ等のディジタル集積回路装置にも適用で
きる。この発明は、少なくともそのしきい値電圧が保持
データの論理レベルに従って選択的に変化されるメモリ
セルを基本構成とするＮＡＮＤ型の半導体記憶装置なら
びにこのような半導体記憶装置を内蔵するシステム等に
広く適用できる。

【００４０】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、その電源電圧が例えば＋３
Ｖに低電圧化されたＮＡＮＤ型ＥＥＰＲＯＭ等におい
て、メモリアレイを構成するＭＯＳＦＥＴメモリセルの
消去後におけるしきい値電圧を例えば−４．５Ｖとし、
書き込み後におけるしきい値電圧を例えば＋０．５Ｖと
して、その中心値を−２Ｖのような負電位とするととも
に、読み出しモードにおけるワード線の選択レベルを上
記中心値つまり−２Ｖとし、その非選択レベルを電源電
圧つまり＋３Ｖとすることで、電源電圧に許容範囲内の
電位変動が生じた場合でも、ワード線の非選択レベルと
書き込み状態にあるＭＯＳＦＥＴメモリセルのしきい値
電圧との間に比較的大きなレベル差を確保することがで
きるため、非選択ワード線に結合されかつ書き込み状態
にあるメモリセルを充分なオン状態とし、充分な読み出
し電流を得ることができる。これにより、低電圧条件下
におけるＮＡＮＤ型ＥＥＰＲＯＭ等の読み出し動作を安
定化し、その低電圧化を推進することができる。

【図面の簡単な説明】

【図１】この発明が適用されたＮＡＮＤ型ＥＥＰＲＯＭ
の一実施例を示すブロック図である。

【図２】図１のＥＥＰＲＯＭに含まれるメモリアレイの
一実施例を示す回路図である。

【図３】図２のメモリアレイの一実施例を示す部分的な
断面構造図である。

【図４】図２のメモリアレイを構成するメモリセルのし
きい値電圧とプログラム時間との関係を説明するための
一実施例を示す特性図である。

【図５】図２のメモリアレイの消去モードにおける接続
図である。

【図６】図２のメモリアレイの書き込みモードにおける
接続図である。

【図７】図２のメモリアレイの読み出しモードにおける
接続図である。

【図８】従来のＮＡＮＤ型ＥＥＰＲＯＭのメモリアレイ
を構成するメモリセルのしきい値電圧とプログラム時間
との関係を説明するための一例を示す特性図である。

【図９】図８のメモリアレイの読み出しモードにおける
接続図である。

【符号の説明】

ＭＡＲＹ・・・メモリアレイ、ＸＤ・・・Ｘアドレスデ
コーダ、ＸＢ・・・Ｘアドレスバッファ、ＹＳ・・・Ｙ
スイッチ、ＹＤ・・・Ｙアドレスデコーダ、ＹＢ・・・
Ｙアドレスバッファ、ＳＳ・・・ソーススイッチ、ＲＷ
・・・リードライト回路、ＶＧ・・・内部電圧発生回
路、ＴＧ・・・タイミング発生回路。ＭＢ００〜ＭＢ０
ｑないしＭＢｐ０〜ＭＢｐｑ・・メモリブロック、Ｍ
Ｃ、ＭＣ００〜ＭＣ０１，ＭＣ１０〜ＭＣ１１・・・浮
遊ゲート型メモリセル、ＱＵ，ＱＵ０〜ＱＵ１，ＱＬ，
ＱＬ０〜ＱＬ１・・・ブロック選択ＭＯＳＦＥＴ、Ｓ０
Ｕ〜ＳｐＵ，Ｓ０Ｌ〜ＳｐＬ・・・ブロック選択線、Ｗ
００〜Ｗ０７ないしＷｐ０〜Ｗｐ７・・・ワード線、Ｂ
００〜Ｂ０７ないしＢｑ０〜Ｂｑ７・・・ビット線、Ｓ
Ｌ・・・共通ソース線、ＣＤ０〜ＣＤ７・・・共通デー
タ線。ＮＳＵＢ・・・Ｎ型半導体基板、ＰＷＥＬＬ・・
・Ｐ型ウェル領域、ＮＤ・・・Ｎ型拡散層、ＦＧ・・・
フローティングゲート。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 G11C 16/06

Claims

(57)【特許請求の範囲】

【請求項１】しきい値電圧が保持データの論理レベル
に従って選択的に第１又は第２のしきい値電圧とされか
つそのゲートが対応するワード線に結合される複数のＭ
ＯＳＦＥＴメモリセルが直列結合されてなるＮＡＮＤ型
メモリアレイを具備し、上記ワード線の読み出しモード
における選択及び非選択レベルが互いに逆極性の電位と
されることを特徴とする半導体記憶装置。
【請求項２】上記半導体記憶装置は、正電位の電源電
圧をその動作電源とするものであり、上記第１及び第２
のしきい値電圧間の中心値は、負電位とされるものであ
って、上記ワード線の読み出しモードにおける選択レベ
ルは、上記負電位とされ、その非選択レベルは、上記正
電位とされるものであることを特徴とする請求項１の半
導体記憶装置。
【請求項３】上記半導体記憶装置は、ＥＥＰＲＯＭで
あり、上記直列結合された複数のＭＯＳＦＥＴメモリセ
ルは、その一方において対応する第１のブロック選択Ｍ
ＯＳＦＥＴを介して対応するビット線に結合され、その
他方において対応する第２のブロック選択ＭＯＳＦＥＴ
を介して共通ソース線に結合されるものであることを特
徴とする請求項１又は請求項２の半導体記憶装置。