JPH0519239B2 - - Google Patents
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- JPH0519239B2 JPH0519239B2 JP17958083A JP17958083A JPH0519239B2 JP H0519239 B2 JPH0519239 B2 JP H0519239B2 JP 17958083 A JP17958083 A JP 17958083A JP 17958083 A JP17958083 A JP 17958083A JP H0519239 B2 JPH0519239 B2 JP H0519239B2
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- 238000010586 diagram Methods 0.000 description 13
- 230000007423 decrease Effects 0.000 description 7
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- 230000000694 effects Effects 0.000 description 2
- 230000001419 dependent effect Effects 0.000 description 1
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- G—PHYSICS
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- G11C—STATIC STORES
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Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、データ書き込み回路を有する不揮
発性半導体記憶装置に関する。
発性半導体記憶装置に関する。
不揮発性半導体記憶装置、特に浮遊ゲート構造
のMOSトランジスタをメモリセルとして用いた
記憶装置では、メモリセルの浮遊ゲートに電子が
注入されているか、注入されていず中性状態のま
までいるかによりデータの“０”，“１”が記憶さ
れている。そしてメモリセルに“０”，“１”のデ
ータを記憶させる際のデータプログラム時に、電
子が注入された状態に対応するデータを書き込む
には、そのメモリセルのゲートおよびドレインに
高電圧が選択的に印加される。
のMOSトランジスタをメモリセルとして用いた
記憶装置では、メモリセルの浮遊ゲートに電子が
注入されているか、注入されていず中性状態のま
までいるかによりデータの“０”，“１”が記憶さ
れている。そしてメモリセルに“０”，“１”のデ
ータを記憶させる際のデータプログラム時に、電
子が注入された状態に対応するデータを書き込む
には、そのメモリセルのゲートおよびドレインに
高電圧が選択的に印加される。
第１図は従来の不揮発性半導体記憶装置のデー
タ書き込み回路部分の構成を模式的に示す回路図
である。第１図において、１１はたとえば行デコ
ーダからのデコード出力Ｘがゲートに入力され、
浮遊ゲート構造を有するメモリセルである。この
メモリセル１１のソースはアース電位点に接続さ
れている。１２は列選択用のMOSトランジスタ
であり、そのゲートにはたとえば列デコーダから
のデコード出力Ｙが入力されている。１３は書き
込み制御用のMOSトランジスタであり、そのゲ
ートには入力回路１４からの出力データＤが入力
されている。そして上記２個のMOSトランジス
タ１２，１３のドレイン、ソース間は、データ書
き込み用の高電圧VPの印加点と上記メモリセル
１１のドレインとの間に直列挿入されている。上
記入力回路１４は、上記電圧VPよりも小さな電
圧VCによつて駆動され、入力データDioを順次反
転するように設けられたＥ／Ｄ形のインバータ１
５，１６、上記電圧VPにより駆動され、上記イ
ンバータ１６の出力を反転するように設けられた
Ｅ／Ｄ形のインバータ１７およびこのインバータ
１７の出力端とアース電位点との間に接続されプ
ログラム信号によつて制御されるMOSトラ
ンジスタ１８から構成されている。そして上記イ
ンバータ１７の出力が前記データＤとしてMOS
トランジスタ１３のゲートに入力される。さらに
前記MOSトランジスタ１２，１３の直列接続点
１９は図示しないセンスアツプの入力端に接続さ
れている。
タ書き込み回路部分の構成を模式的に示す回路図
である。第１図において、１１はたとえば行デコ
ーダからのデコード出力Ｘがゲートに入力され、
浮遊ゲート構造を有するメモリセルである。この
メモリセル１１のソースはアース電位点に接続さ
れている。１２は列選択用のMOSトランジスタ
であり、そのゲートにはたとえば列デコーダから
のデコード出力Ｙが入力されている。１３は書き
込み制御用のMOSトランジスタであり、そのゲ
ートには入力回路１４からの出力データＤが入力
されている。そして上記２個のMOSトランジス
タ１２，１３のドレイン、ソース間は、データ書
き込み用の高電圧VPの印加点と上記メモリセル
１１のドレインとの間に直列挿入されている。上
記入力回路１４は、上記電圧VPよりも小さな電
圧VCによつて駆動され、入力データDioを順次反
転するように設けられたＥ／Ｄ形のインバータ１
５，１６、上記電圧VPにより駆動され、上記イ
ンバータ１６の出力を反転するように設けられた
Ｅ／Ｄ形のインバータ１７およびこのインバータ
１７の出力端とアース電位点との間に接続されプ
ログラム信号によつて制御されるMOSトラ
ンジスタ１８から構成されている。そして上記イ
ンバータ１７の出力が前記データＤとしてMOS
トランジスタ１３のゲートに入力される。さらに
前記MOSトランジスタ１２，１３の直列接続点
１９は図示しないセンスアツプの入力端に接続さ
れている。
このような構成において、入力回路１４に
“０”レベルの入力データDioが供給されるときに
はプログラム信号は“０”レベルに設定さ
れる。このとき、信号によつてMOSトラン
ジスタ１８がオフ状態にされ、出力データＤは
“１”レベルすなわち電圧VPに設定される。い
ま、第１図中のメモリセル１１にデータが書き込
まれる場合、デコード出力Ｘ，Ｙはともに高電圧
VPに設定される。入力回路１４からの出力デー
タＤおよびデコード出力ＹがVPに設定されるこ
とによつて書き込み制御用のMOSトランジスタ
１３と列選択用のMOSトランジスタ１２がオン
状態にされ、これによつてメモリセル１１のドレ
インには高電圧VPが印加される。この結果、こ
のメモリセル１１のゲートおよびドレインの両方
に高電圧VPが印加されることになるので、この
メモリセル１１にはインパクトアイオニゼーシヨ
ンによる電子、正孔対が発生し、このうちの電子
が浮遊ゲートに注入されてデータの書き込みが行
なわれる。すなわち、このデータ書き込みの際
に、メモリセル１１には２個のMOSトランジス
タ１３，１２を負荷回路として大きな電流が流れ
る。
“０”レベルの入力データDioが供給されるときに
はプログラム信号は“０”レベルに設定さ
れる。このとき、信号によつてMOSトラン
ジスタ１８がオフ状態にされ、出力データＤは
“１”レベルすなわち電圧VPに設定される。い
ま、第１図中のメモリセル１１にデータが書き込
まれる場合、デコード出力Ｘ，Ｙはともに高電圧
VPに設定される。入力回路１４からの出力デー
タＤおよびデコード出力ＹがVPに設定されるこ
とによつて書き込み制御用のMOSトランジスタ
１３と列選択用のMOSトランジスタ１２がオン
状態にされ、これによつてメモリセル１１のドレ
インには高電圧VPが印加される。この結果、こ
のメモリセル１１のゲートおよびドレインの両方
に高電圧VPが印加されることになるので、この
メモリセル１１にはインパクトアイオニゼーシヨ
ンによる電子、正孔対が発生し、このうちの電子
が浮遊ゲートに注入されてデータの書き込みが行
なわれる。すなわち、このデータ書き込みの際
に、メモリセル１１には２個のMOSトランジス
タ１３，１２を負荷回路として大きな電流が流れ
る。
第２図は上記第１図の回路におけるメモリセル
１１、MOSトランジスタ１３および１２からな
る負荷回路それぞれの電圧電流特性を示す曲線図
である。第２図中の曲線イはメモリセル１１のも
のであり、曲線ロは負荷回路のものである。そし
て上記２つの曲線イ，ロの交点における電圧がメ
モリセル１１のドレイン電圧VDであり、電流が
ドレイン電流IDとなる。
１１、MOSトランジスタ１３および１２からな
る負荷回路それぞれの電圧電流特性を示す曲線図
である。第２図中の曲線イはメモリセル１１のも
のであり、曲線ロは負荷回路のものである。そし
て上記２つの曲線イ，ロの交点における電圧がメ
モリセル１１のドレイン電圧VDであり、電流が
ドレイン電流IDとなる。
ところで、このような従来回路にあつては、メ
モリセルのチヤネル長のバラツキにより、メモリ
セルに流れる電流の値が変化する。つまり、メモ
リセルのチヤネル長が短かくなると、その電圧電
流特性曲線は第２図中のイからハに変化する。す
なわち、チヤネル長が短かくなると、より小さな
ドレイン電圧でも大きな電流が流れ、負荷回路の
特性曲線ロとの交点はよりIDの大きい方へ移動す
る。チヤネル長が変化したときのメモリセルのド
レイン電流IDの差をΔIとすれば、１ビツトのメモ
リセルではΔIだけ書き込み電流が増加すること
になる。記憶装置では複数ビツトからなる１ワー
ド単位でデータの書き込みや読み出しが行なわれ
ており、たとえば１ワードが８ビツトで構成され
ている場合には、８・ΔIもの電流増加が生じる。
メモリセルのチヤネル長は、その長さが短かい
程、短時間で書き込みが行なえることが知られて
いる。しかしながら、チヤネル長が短かいと、上
記のように書き込み電流が急激に増加するので、
チヤネル長をあまり短かくすることはできない。
このように書き込み電流がメモリセルのチヤネル
長に大きく依存しているため、従来の記憶装置で
はメモリセルのチヤネル長を注意深く制御する必
要があり、このことがプロセスマージンをせまく
しているという欠点がある。
モリセルのチヤネル長のバラツキにより、メモリ
セルに流れる電流の値が変化する。つまり、メモ
リセルのチヤネル長が短かくなると、その電圧電
流特性曲線は第２図中のイからハに変化する。す
なわち、チヤネル長が短かくなると、より小さな
ドレイン電圧でも大きな電流が流れ、負荷回路の
特性曲線ロとの交点はよりIDの大きい方へ移動す
る。チヤネル長が変化したときのメモリセルのド
レイン電流IDの差をΔIとすれば、１ビツトのメモ
リセルではΔIだけ書き込み電流が増加すること
になる。記憶装置では複数ビツトからなる１ワー
ド単位でデータの書き込みや読み出しが行なわれ
ており、たとえば１ワードが８ビツトで構成され
ている場合には、８・ΔIもの電流増加が生じる。
メモリセルのチヤネル長は、その長さが短かい
程、短時間で書き込みが行なえることが知られて
いる。しかしながら、チヤネル長が短かいと、上
記のように書き込み電流が急激に増加するので、
チヤネル長をあまり短かくすることはできない。
このように書き込み電流がメモリセルのチヤネル
長に大きく依存しているため、従来の記憶装置で
はメモリセルのチヤネル長を注意深く制御する必
要があり、このことがプロセスマージンをせまく
しているという欠点がある。
この発明は上記のような事情を考慮してなされ
たものであり、その目的は、メモリセルのチヤネ
ル長にかかわらずほぼ一定の書き込み電流を流す
ことができ、もつてプロセスマージンを広くする
ことが可能な不揮発性半導体記憶装置を提供する
ことにある。
たものであり、その目的は、メモリセルのチヤネ
ル長にかかわらずほぼ一定の書き込み電流を流す
ことができ、もつてプロセスマージンを広くする
ことが可能な不揮発性半導体記憶装置を提供する
ことにある。
この発明による不揮発性半導体記憶装置では、
メモリセルの負荷回路となる書き込み制御用の
MOSトランジスタあるいは列選択用のMOSトラ
ンジスタのゲート電圧を、メモリセルに流れる書
き込み電流の値に応じて変化させることにより、
書き込み電流の値をほぼ一定に保つようにしたも
のである。
メモリセルの負荷回路となる書き込み制御用の
MOSトランジスタあるいは列選択用のMOSトラ
ンジスタのゲート電圧を、メモリセルに流れる書
き込み電流の値に応じて変化させることにより、
書き込み電流の値をほぼ一定に保つようにしたも
のである。
〔発明の実施例〕
以下、図面を参照してこの発明を実施例により
説明する。第３図はこの発明の途中で考えられた
不揮発性半導体記憶装置のデータ書き込み回路部
分の構成を模式的に示す回路図である。なお、説
明を明確にするため、第１図の従来回路と対応す
る箇所には第１図で用いた符号と同一符号を付し
て説明する。第３図において１１はメモリセル、
１２は列選択用のMOSトランジスタ、１３は書
き込み制御用のMOSトランジスタ、１４は入力
回路である。この実施例回路では、上記MOSト
ランジスタ１３と書き込み用の高電圧VP印加点
との間に、新たに抵抗２１が挿入されている。
説明する。第３図はこの発明の途中で考えられた
不揮発性半導体記憶装置のデータ書き込み回路部
分の構成を模式的に示す回路図である。なお、説
明を明確にするため、第１図の従来回路と対応す
る箇所には第１図で用いた符号と同一符号を付し
て説明する。第３図において１１はメモリセル、
１２は列選択用のMOSトランジスタ、１３は書
き込み制御用のMOSトランジスタ、１４は入力
回路である。この実施例回路では、上記MOSト
ランジスタ１３と書き込み用の高電圧VP印加点
との間に、新たに抵抗２１が挿入されている。
さらにこの実施例回路では制御回路３０が新た
に設けられている。この制御回路３０は上記抵抗
２１と前記MOSトランジスタ１３との直列接続
点２２における電圧VAを検出し、この電圧VAに
応じた電圧VBを前記MOSトランジスタ１３のゲ
ートに供給するためのものであり、この回路３０
は次のように構成されている。高電圧VP印加点
とアース電位点との間には、そのしきい値電圧
Vthがほぼ0V近傍に設定されているMOSトラン
ジスタ３１と、もう１個のMOSトランジスタ３
２とが直列接続され、上記MOSトランジスタ３
１のゲートは前記直列接続点２２に接続されてい
る。同様に高電圧VP印加点とアース電位点との
間には２個のMOSトランジスタ３３，３４が直
列接続され、上記MOSトランジスタ３３のゲー
トは高電圧VP印加点に接続されている。さらに
上記MOSトランジスタ３４のゲートは上記２個
のMOSトランジスタ３１，３２の直列接続点３
５に接続され、上記MOSトランジスタ３２のゲ
ートは上記２個のMOSトランジスタ３３，３４
の直列接続点３６に接続されている。また高電圧
VP印加点とアース電位点との間にはデイプレツ
シヨン型のMOSトランジスタ３７ともう１個の
MOSトランジスタ３８とが、およびデイプレツ
シヨン型のMOSトランジスタ３９ともう１個の
MOSトランジスタ４０とがそれぞれ直列接続さ
れ、上記MOSトランジスタ３７のゲートは上記
直列接続点３５に、上記MOSトランジスタ３９
のゲートは上記直列接続点３６にそれぞれ直列接
続されている。上記MOSトランジスタ４０のゲ
ートは上記２個のMOSトランジスタ３７，３８
の直列接続点４１に、上記MOSトランジスタ３
８のゲートは上記２個のMOSトランジスタ３９，
４０の直列接続点４２にそれぞれ接続されてい
る。そして上記直列接続点４１における電圧が前
記電圧VBとして前記MOSトランジスタ１３のゲ
ートに供給されている。一方、入力回路１４から
の出力データＤは、デイプレツシヨン型のMOS
トランジスタ４３とエンハンスメント型のMOS
トランジスタ４４とからなるＥ／Ｄ型のインバー
タ４５で反転され、その反転データは上記制御
回路３０の電圧VBの出力端である直列接続点４
１とアース電位点との間に接続されているMOS
トランジスタ４６のゲートに供給される。なお、
第３図の実施例において、特に型を指定していな
いMOSトランジスタはすべてエンハンスメント
型である。
に設けられている。この制御回路３０は上記抵抗
２１と前記MOSトランジスタ１３との直列接続
点２２における電圧VAを検出し、この電圧VAに
応じた電圧VBを前記MOSトランジスタ１３のゲ
ートに供給するためのものであり、この回路３０
は次のように構成されている。高電圧VP印加点
とアース電位点との間には、そのしきい値電圧
Vthがほぼ0V近傍に設定されているMOSトラン
ジスタ３１と、もう１個のMOSトランジスタ３
２とが直列接続され、上記MOSトランジスタ３
１のゲートは前記直列接続点２２に接続されてい
る。同様に高電圧VP印加点とアース電位点との
間には２個のMOSトランジスタ３３，３４が直
列接続され、上記MOSトランジスタ３３のゲー
トは高電圧VP印加点に接続されている。さらに
上記MOSトランジスタ３４のゲートは上記２個
のMOSトランジスタ３１，３２の直列接続点３
５に接続され、上記MOSトランジスタ３２のゲ
ートは上記２個のMOSトランジスタ３３，３４
の直列接続点３６に接続されている。また高電圧
VP印加点とアース電位点との間にはデイプレツ
シヨン型のMOSトランジスタ３７ともう１個の
MOSトランジスタ３８とが、およびデイプレツ
シヨン型のMOSトランジスタ３９ともう１個の
MOSトランジスタ４０とがそれぞれ直列接続さ
れ、上記MOSトランジスタ３７のゲートは上記
直列接続点３５に、上記MOSトランジスタ３９
のゲートは上記直列接続点３６にそれぞれ直列接
続されている。上記MOSトランジスタ４０のゲ
ートは上記２個のMOSトランジスタ３７，３８
の直列接続点４１に、上記MOSトランジスタ３
８のゲートは上記２個のMOSトランジスタ３９，
４０の直列接続点４２にそれぞれ接続されてい
る。そして上記直列接続点４１における電圧が前
記電圧VBとして前記MOSトランジスタ１３のゲ
ートに供給されている。一方、入力回路１４から
の出力データＤは、デイプレツシヨン型のMOS
トランジスタ４３とエンハンスメント型のMOS
トランジスタ４４とからなるＥ／Ｄ型のインバー
タ４５で反転され、その反転データは上記制御
回路３０の電圧VBの出力端である直列接続点４
１とアース電位点との間に接続されているMOS
トランジスタ４６のゲートに供給される。なお、
第３図の実施例において、特に型を指定していな
いMOSトランジスタはすべてエンハンスメント
型である。
次に作用を説明する。いま、第３図中のメモリ
セル１１にデータが書き込まれる場合、デコード
出力Ｘ，Ｙはともに高電圧VPに設定される。ま
たこのときに入力回路１４には“０”レベルの入
力データDioが供給され、プログラム信号は
“０”レベルに設定されるので、この入力回路１
４からの出力データＤは“１”レベルされ、これ
によりインバータ４５の出力データは“０”レ
ベルにされてMOSトランジスタ４６はオフ状態
にされる。すなわち、このときにMOSトランジ
スタ１３は制御回路３０からの出力電圧VBによ
つて制御される。いまこのMOSトランジスタ１
３が電圧VBによつてそのオン抵抗値が比較的小
さく設定されている場合、メモリセル１１のドレ
インにはVPよりもわずかに小さな値の高電圧が
印加される。このメモリセル１１のゲートにはデ
コード出力Ｘによる高電圧VPが印加されている
ので、前記したようなインパクトアイオニゼーシ
ヨンの発生によつて電子がその浮遊ゲートに注入
されデータ書き込みが行なわれる。そして、この
データ書き込みの際には、抵抗２１のMOSトラ
ンジスタ１３，１２およびメモリセル１１の径路
で大きな電流が流れる。このときの電流の値は次
のような理由で一定に保持されている。すなわ
ち、いま抵抗２１に上記電流が流れることによつ
てこの両端間には電位差が生じるので、直列接続
点２２にはVPよりも小さな電圧VAが得られる。
この抵抗２１に流れている電流が一定であれば上
記電圧VAも一定であり、制御回路３０からの出
力電圧VBも一定となり、これによりMOSトラン
ジスタ１３のオン抵抗値も一定となるので、上記
一定の電流はそのまま保持される。
セル１１にデータが書き込まれる場合、デコード
出力Ｘ，Ｙはともに高電圧VPに設定される。ま
たこのときに入力回路１４には“０”レベルの入
力データDioが供給され、プログラム信号は
“０”レベルに設定されるので、この入力回路１
４からの出力データＤは“１”レベルされ、これ
によりインバータ４５の出力データは“０”レ
ベルにされてMOSトランジスタ４６はオフ状態
にされる。すなわち、このときにMOSトランジ
スタ１３は制御回路３０からの出力電圧VBによ
つて制御される。いまこのMOSトランジスタ１
３が電圧VBによつてそのオン抵抗値が比較的小
さく設定されている場合、メモリセル１１のドレ
インにはVPよりもわずかに小さな値の高電圧が
印加される。このメモリセル１１のゲートにはデ
コード出力Ｘによる高電圧VPが印加されている
ので、前記したようなインパクトアイオニゼーシ
ヨンの発生によつて電子がその浮遊ゲートに注入
されデータ書き込みが行なわれる。そして、この
データ書き込みの際には、抵抗２１のMOSトラ
ンジスタ１３，１２およびメモリセル１１の径路
で大きな電流が流れる。このときの電流の値は次
のような理由で一定に保持されている。すなわ
ち、いま抵抗２１に上記電流が流れることによつ
てこの両端間には電位差が生じるので、直列接続
点２２にはVPよりも小さな電圧VAが得られる。
この抵抗２１に流れている電流が一定であれば上
記電圧VAも一定であり、制御回路３０からの出
力電圧VBも一定となり、これによりMOSトラン
ジスタ１３のオン抵抗値も一定となるので、上記
一定の電流はそのまま保持される。
ここでメモリセル１１のチヤネル長にバラツキ
が生じ、たとえばチヤネル長が短かくなつたとす
ると、このメモリセル１１には以前よりも大きな
書き込み電流が流れることになる。メモリセル１
１における書き込み電流の増加は、上記抵抗２１
における電流増加をもたらし、これにより電圧
VAは以前よりも小さくなる。いま、制御回路３
０において、MOSトランジスタ３１，３３の各
ゲート電圧の差が両MOSトランジスタのしきい
値電圧の差以上に広がると、直列接続点３５にお
ける電圧VEが以前よりも小さくなる。この電圧
VEが小さくなることによつてMOSトランジスタ
３７の抵抗値が大きくなり、これによつて電圧
VBは以前よりも小さくなる。すると、この電圧
VBをゲート入力とするMOSトランジスタ１３の
オン抵抗値が大きくなり、抵抗２１における電流
の増加分がMOSトランジスタ１３のオン抵抗値
の増大によつて相殺される。すなわち、メモリセ
ル１１のチヤネル長が短縮されても、抵抗２１に
流れる電流は短縮される前とほぼ同じ値に保持さ
れる。いいかえれば、メモリセル１１に流れる書
き込み電流の値は、そのチヤネル長の短縮前後で
変化せずほぼ一定に保たれる。
が生じ、たとえばチヤネル長が短かくなつたとす
ると、このメモリセル１１には以前よりも大きな
書き込み電流が流れることになる。メモリセル１
１における書き込み電流の増加は、上記抵抗２１
における電流増加をもたらし、これにより電圧
VAは以前よりも小さくなる。いま、制御回路３
０において、MOSトランジスタ３１，３３の各
ゲート電圧の差が両MOSトランジスタのしきい
値電圧の差以上に広がると、直列接続点３５にお
ける電圧VEが以前よりも小さくなる。この電圧
VEが小さくなることによつてMOSトランジスタ
３７の抵抗値が大きくなり、これによつて電圧
VBは以前よりも小さくなる。すると、この電圧
VBをゲート入力とするMOSトランジスタ１３の
オン抵抗値が大きくなり、抵抗２１における電流
の増加分がMOSトランジスタ１３のオン抵抗値
の増大によつて相殺される。すなわち、メモリセ
ル１１のチヤネル長が短縮されても、抵抗２１に
流れる電流は短縮される前とほぼ同じ値に保持さ
れる。いいかえれば、メモリセル１１に流れる書
き込み電流の値は、そのチヤネル長の短縮前後で
変化せずほぼ一定に保たれる。
一方、メモリセル１１のチヤネル長が長くなつ
た場合には、上記とは反対にメモリセル１１にお
ける書き込み電流は減少し、電圧VAはチヤネル
長が長くなる前にくらべて大きくなる。これによ
り、制御回路３０では前記とは反対に電圧VEが
以前よりも大きくなり、さらに出力電圧VBも以
前より大きくなる。これにより、MOSトランジ
スタ１３のオン抵抗値が小さくなつて、メモリセ
ル１１における書き込み電流の増加分は相殺され
る。すなわち、メモリセル１１のチヤネル長が長
くなつても、メモリセル１１に流れる書き込み電
流の値は、チヤネル長が長くなる以前と後とで変
化せずほぼ一定に保たれる。そして、メモリセル
１１の書き込み電流の値は抵抗２１の値やMOS
トランジスタ３１，３３のしきい値電圧の値等に
よつて決定され、メモリセル１１のチヤネル長の
バラツキには影響されない。このように、メモリ
セル１１のチヤネル長に影響されずに書き込み電
流をほぼ一定に保つことができるので、メモリセ
ル１１のチヤネル１１のチヤネル長を注意深く制
御する必要はなく、これによつてプロセスマージ
ンを広くすることができる。
た場合には、上記とは反対にメモリセル１１にお
ける書き込み電流は減少し、電圧VAはチヤネル
長が長くなる前にくらべて大きくなる。これによ
り、制御回路３０では前記とは反対に電圧VEが
以前よりも大きくなり、さらに出力電圧VBも以
前より大きくなる。これにより、MOSトランジ
スタ１３のオン抵抗値が小さくなつて、メモリセ
ル１１における書き込み電流の増加分は相殺され
る。すなわち、メモリセル１１のチヤネル長が長
くなつても、メモリセル１１に流れる書き込み電
流の値は、チヤネル長が長くなる以前と後とで変
化せずほぼ一定に保たれる。そして、メモリセル
１１の書き込み電流の値は抵抗２１の値やMOS
トランジスタ３１，３３のしきい値電圧の値等に
よつて決定され、メモリセル１１のチヤネル長の
バラツキには影響されない。このように、メモリ
セル１１のチヤネル長に影響されずに書き込み電
流をほぼ一定に保つことができるので、メモリセ
ル１１のチヤネル１１のチヤネル長を注意深く制
御する必要はなく、これによつてプロセスマージ
ンを広くすることができる。
第４図もこの発明の途中で考えられた不揮発性
半導体記憶装置のデータ書き込み回路部分の構成
を模式的に示す回路図である。この第４図回路が
第３図と異なるところは、前記制御回路３０の代
りに新たな制御回路５０が設けられているところ
にある。この制御回路５０は、高電圧VP印加点
とアース電位点との間に直列接続された２個のデ
イプレツシヨン型のMOSトランジスタ５１，５
２を備えており、一方のMOSトランジスタ５１
のゲートは前記電圧VAが得られる前記直列接続
点２２に接続され、他方のMOSトランジスタ５
２のゲートはアース電位点に接続され、両MOS
トランジスタ５１，５２の直列接続点５３は前記
MOSトランジスタ１３のゲートに接続されてい
る。また上記直列接続点５３とアース電位点との
間には、前記入力回路１４からの出力データＤの
反転データがそのゲートに入力される前記
MOSトランジスタ４６が接続されている。
半導体記憶装置のデータ書き込み回路部分の構成
を模式的に示す回路図である。この第４図回路が
第３図と異なるところは、前記制御回路３０の代
りに新たな制御回路５０が設けられているところ
にある。この制御回路５０は、高電圧VP印加点
とアース電位点との間に直列接続された２個のデ
イプレツシヨン型のMOSトランジスタ５１，５
２を備えており、一方のMOSトランジスタ５１
のゲートは前記電圧VAが得られる前記直列接続
点２２に接続され、他方のMOSトランジスタ５
２のゲートはアース電位点に接続され、両MOS
トランジスタ５１，５２の直列接続点５３は前記
MOSトランジスタ１３のゲートに接続されてい
る。また上記直列接続点５３とアース電位点との
間には、前記入力回路１４からの出力データＤの
反転データがそのゲートに入力される前記
MOSトランジスタ４６が接続されている。
このような構成でなる回路では、メモリセル１
１の書き込み電流が増加して電圧VAが小さくな
れば、接続回路５０内のMOSトランジスタ５１
の抵抗値が大きくなり、これにより直列接続点５
３の電圧VFは以前よりも小さくなる。すると、
MOSトランジスタ１３のオン抵抗値が大きくな
り、メモリセル１１の書き込み電流は減少する。
次に上記とは反対に、メモリセル１１における書
き込み電流が減少して電圧VAが大きくなれば、
MOSトランジスタ５１の抵抗値が小さくなり、
これにより電圧VFは以前よりも大きくなり、さ
らにMOSトランジスタ１３のオン抵抗値が小さ
くなるので、メモリセル１１の書き込み電流は増
加する。すなわち、この実施例の場合にも、メモ
リセル１１のチヤネル長に影響されずに書き込み
電流をほぼ一定に保つことができる。
１の書き込み電流が増加して電圧VAが小さくな
れば、接続回路５０内のMOSトランジスタ５１
の抵抗値が大きくなり、これにより直列接続点５
３の電圧VFは以前よりも小さくなる。すると、
MOSトランジスタ１３のオン抵抗値が大きくな
り、メモリセル１１の書き込み電流は減少する。
次に上記とは反対に、メモリセル１１における書
き込み電流が減少して電圧VAが大きくなれば、
MOSトランジスタ５１の抵抗値が小さくなり、
これにより電圧VFは以前よりも大きくなり、さ
らにMOSトランジスタ１３のオン抵抗値が小さ
くなるので、メモリセル１１の書き込み電流は増
加する。すなわち、この実施例の場合にも、メモ
リセル１１のチヤネル長に影響されずに書き込み
電流をほぼ一定に保つことができる。
次にこの発明の実施例回路について説明する。
第５図はこの発明の一実施例に係る不揮発性半導
体記憶装置のデータ書き込み回路部分の構成を模
式的に示す回路図である。この実施例回路では、
前記第３図の回路から抵抗２１が取り除かれ、さ
らに制御回路３０の代りに新たな制御回路６０が
設けられている。この制御回路６０は、高電圧
VP印加点と、メモリセル１１のドレインすなわ
ちこのメモリセル１１と列選択用のMOSトラン
ジスタ１２との直列接続点２３との間に直列接続
されているデイプレツシヨン型のMOSトランジ
スタ６１および２個のエンハンスメント型の
MOSトランジスタ６２，６３で構成されている。
そして上記２個のMOSトランジスタ６１と６２
の直列接続６４は前記書き込み制御用のMOSト
ランジスタ１３のゲートに接続され、この直列接
続点６４とアース電位点との間には、データ書き
込み時に前記反転データによつてオフ状態に設
定される前記MOSトランジスタ４６が接続され
ている。また、上記２個のMOSトランジスタ６
１と６２は、それぞれゲート、ドレイン間が短絡
されている。
第５図はこの発明の一実施例に係る不揮発性半導
体記憶装置のデータ書き込み回路部分の構成を模
式的に示す回路図である。この実施例回路では、
前記第３図の回路から抵抗２１が取り除かれ、さ
らに制御回路３０の代りに新たな制御回路６０が
設けられている。この制御回路６０は、高電圧
VP印加点と、メモリセル１１のドレインすなわ
ちこのメモリセル１１と列選択用のMOSトラン
ジスタ１２との直列接続点２３との間に直列接続
されているデイプレツシヨン型のMOSトランジ
スタ６１および２個のエンハンスメント型の
MOSトランジスタ６２，６３で構成されている。
そして上記２個のMOSトランジスタ６１と６２
の直列接続６４は前記書き込み制御用のMOSト
ランジスタ１３のゲートに接続され、この直列接
続点６４とアース電位点との間には、データ書き
込み時に前記反転データによつてオフ状態に設
定される前記MOSトランジスタ４６が接続され
ている。また、上記２個のMOSトランジスタ６
１と６２は、それぞれゲート、ドレイン間が短絡
されている。
このような構成でなる回路では、メモリセル１
１およびMOSトランジスタ１２がデコード出力
Ｘ，Ｙによつてオン状態に設定されるとき、制御
回路６０ではメモリセル１１を介してMOSトラ
ンジスタ６１，６２，６３の径路で電流が流れ
る。このため、メモリセル１１のドレインMOS
トランジスタ１３のゲートとの間には、MOSト
ランジスタ６２，６３の各しきい値電圧の和の電
圧が印加される。ところで、MOSトランジスタ
のしきい値電圧は一定であるために、メモリセル
１１のチヤネル長にバラツキが生じても、メモリ
セル１１のドレインとMOSトランジスタ１３の
ゲートとの間の電圧はほぼ一定に保たれる。した
がつて、いまメモリセル１１のチヤネル長が短か
くなり、このメモリセル１１の流れる書き込み電
流が増加すると、そのドレインの電圧が小さくな
る。しかし、メモリセル１１のドレインと、
MOSトランジスタ１３のゲートとの間の電位差
は、一定に保たれ電流の増加が抑制される。一
方、上記とは反対に書き込み電流が減少すると、
メモリセル１１のドレイン電圧が大きくなる。し
かし、メモリセル１１のドレインとMOSトラン
ジスタ１３のゲートとの間の電位差は、一定に保
たれるため書き込み電流の減少が抑制される。す
なわち、この実施例の場合にもメモリセル１１の
書き込み電流をほぼ一定に保つことができる。
１およびMOSトランジスタ１２がデコード出力
Ｘ，Ｙによつてオン状態に設定されるとき、制御
回路６０ではメモリセル１１を介してMOSトラ
ンジスタ６１，６２，６３の径路で電流が流れ
る。このため、メモリセル１１のドレインMOS
トランジスタ１３のゲートとの間には、MOSト
ランジスタ６２，６３の各しきい値電圧の和の電
圧が印加される。ところで、MOSトランジスタ
のしきい値電圧は一定であるために、メモリセル
１１のチヤネル長にバラツキが生じても、メモリ
セル１１のドレインとMOSトランジスタ１３の
ゲートとの間の電圧はほぼ一定に保たれる。した
がつて、いまメモリセル１１のチヤネル長が短か
くなり、このメモリセル１１の流れる書き込み電
流が増加すると、そのドレインの電圧が小さくな
る。しかし、メモリセル１１のドレインと、
MOSトランジスタ１３のゲートとの間の電位差
は、一定に保たれ電流の増加が抑制される。一
方、上記とは反対に書き込み電流が減少すると、
メモリセル１１のドレイン電圧が大きくなる。し
かし、メモリセル１１のドレインとMOSトラン
ジスタ１３のゲートとの間の電位差は、一定に保
たれるため書き込み電流の減少が抑制される。す
なわち、この実施例の場合にもメモリセル１１の
書き込み電流をほぼ一定に保つことができる。
第６図は第５図の実施例の変形例を示す回路図
である。この変形例回路が第５図のものと異なる
ところは、前記MOSトランジスタ６３の一端を
メモリセル１１のドレインに接続する代りに
MOSトランジスタ１３と１２の直列接続点１９
に接続するようにしたものである。このように構
成しても第５図の場合と同様に、メモリセル１１
の書き込み電流をほぼ一定に保つことができる。
である。この変形例回路が第５図のものと異なる
ところは、前記MOSトランジスタ６３の一端を
メモリセル１１のドレインに接続する代りに
MOSトランジスタ１３と１２の直列接続点１９
に接続するようにしたものである。このように構
成しても第５図の場合と同様に、メモリセル１１
の書き込み電流をほぼ一定に保つことができる。
第７図はこの発明の途中で考えられた不揮発性
半導体記憶装置のデータ書き込み回路部分の構成
を模式的に示す回路図である。前記第３図に示す
回路では、抵抗２１とMOSトランジスタ１３と
の直列接続点２２における電圧VAに応じてMOS
トランジスタ１３のゲート電圧を制御し、これに
よつてこのMOSトランジスタ１３のオン抵抗値
を変えてメモリセル１１の書き込み電流を一定化
するようにしているが、この第７図回路では列選
択用のMOSトランジスタ１２のオン抵抗値を変
えることによつてメモリセル１１の書き込み電流
を一定化するようにしたものである。すなわち、
この回路では、書き込み制御用のMOSトランジ
スタ１３のゲートには前記第１図の入力回路１４
からの出力データＤをそのまま入力し、列選択用
のMOSトランジスタ１２のゲートには負荷MOS
トランジスタ７１および列アドレスA0，0，…
Aoそれぞれをゲート入力とする複数の駆動MOS
トランジスタ７２からなる列デコーダ７０の出力
端をリードライト制御信号Ｒ／がゲートに入力
されたデイプレツシヨン型のMOSトランジスタ
７３を介して接続するようにしたものである。さ
らに高電圧VP印加点とMOSトランジスタ１２の
ゲートとの間には、エンハンスメント型のMOS
トランジスタ７４とデイプレツシヨン型のMOS
トランジスタ７５とを直列接続してなる制御回路
７６が挿入され、この回路７６内のMOSトラン
ジスタ７４のゲートは前記直列接続点２２に接続
され、MOSトランジスタ７５のゲートはMOSト
ランジスタ１２のゲートに接続されている。
半導体記憶装置のデータ書き込み回路部分の構成
を模式的に示す回路図である。前記第３図に示す
回路では、抵抗２１とMOSトランジスタ１３と
の直列接続点２２における電圧VAに応じてMOS
トランジスタ１３のゲート電圧を制御し、これに
よつてこのMOSトランジスタ１３のオン抵抗値
を変えてメモリセル１１の書き込み電流を一定化
するようにしているが、この第７図回路では列選
択用のMOSトランジスタ１２のオン抵抗値を変
えることによつてメモリセル１１の書き込み電流
を一定化するようにしたものである。すなわち、
この回路では、書き込み制御用のMOSトランジ
スタ１３のゲートには前記第１図の入力回路１４
からの出力データＤをそのまま入力し、列選択用
のMOSトランジスタ１２のゲートには負荷MOS
トランジスタ７１および列アドレスA0，0，…
Aoそれぞれをゲート入力とする複数の駆動MOS
トランジスタ７２からなる列デコーダ７０の出力
端をリードライト制御信号Ｒ／がゲートに入力
されたデイプレツシヨン型のMOSトランジスタ
７３を介して接続するようにしたものである。さ
らに高電圧VP印加点とMOSトランジスタ１２の
ゲートとの間には、エンハンスメント型のMOS
トランジスタ７４とデイプレツシヨン型のMOS
トランジスタ７５とを直列接続してなる制御回路
７６が挿入され、この回路７６内のMOSトラン
ジスタ７４のゲートは前記直列接続点２２に接続
され、MOSトランジスタ７５のゲートはMOSト
ランジスタ１２のゲートに接続されている。
このような構成でなる回路では、リードライト
制御信号Ｒ／が“０”レベルに設定されかつ列
デコーダ７０が成立したときにのみ、制御回路７
６を介してMOSトランジスタ１２のゲートに高
電圧VPが供給される。ここで制御回路７６内の
MOSトランジスタ７４は、抵抗２１とMOSトラ
ンジスタ１３の直列接続点２２の電圧VAによつ
てゲート制御されている。したがつて、MOSト
ランジスタ１２のゲートに供給されるデコード出
力Ｙの電圧は、前記第４図の回路の場合と同様
に、メモリセル１１に流れる書き込み電流が一定
となる方向にMOSトランジスタ１２のオン抵抗
値が変化するように制御される。
制御信号Ｒ／が“０”レベルに設定されかつ列
デコーダ７０が成立したときにのみ、制御回路７
６を介してMOSトランジスタ１２のゲートに高
電圧VPが供給される。ここで制御回路７６内の
MOSトランジスタ７４は、抵抗２１とMOSトラ
ンジスタ１３の直列接続点２２の電圧VAによつ
てゲート制御されている。したがつて、MOSト
ランジスタ１２のゲートに供給されるデコード出
力Ｙの電圧は、前記第４図の回路の場合と同様
に、メモリセル１１に流れる書き込み電流が一定
となる方向にMOSトランジスタ１２のオン抵抗
値が変化するように制御される。
このように上記実施例回路及び変形例回路で
は、メモリセル１１のチヤネル長に影響されずに
書き込み電流をほぼ一定にすることができるの
で、プロセスマージンをより広くすることができ
る。
は、メモリセル１１のチヤネル長に影響されずに
書き込み電流をほぼ一定にすることができるの
で、プロセスマージンをより広くすることができ
る。
また、上記実施例回路では書き込み電流を一定
に保つことができるために、メモリセル１１のチ
ヤネル長を短かく設計しても書き込み電流を増加
させることなしにデータ書き込み時間の短縮化を
図ることもできる。
に保つことができるために、メモリセル１１のチ
ヤネル長を短かく設計しても書き込み電流を増加
させることなしにデータ書き込み時間の短縮化を
図ることもできる。
なお、第３図、第４図および第７図の各回路に
おける抵抗２１は、各ビツト毎に設けるようにし
てもよいが、高電圧VPの外部供給端子と各ビツ
トの書き込み制御用のMOSトランジスタの共通
接続点との間にのみ設けるようにしてもよい。
おける抵抗２１は、各ビツト毎に設けるようにし
てもよいが、高電圧VPの外部供給端子と各ビツ
トの書き込み制御用のMOSトランジスタの共通
接続点との間にのみ設けるようにしてもよい。
以上説明したようにこの発明によれば、メモリ
セルに流れる書き込み電流の値に応じて、このメ
モリセルの負荷回路となる書き込み制御用の
MOSトランジスタおよび列選択用のMOSトラン
ジスタのいずれか一方のゲート電圧を変化させる
ようにしたので、メモリセルのチヤネル長にかか
わらずほぼ一定の書き込み電流を流すことがで
き、これによつてプロセスマージンを広くするこ
とが可能な不揮発性半導体記憶装置を提供するこ
とができる。
セルに流れる書き込み電流の値に応じて、このメ
モリセルの負荷回路となる書き込み制御用の
MOSトランジスタおよび列選択用のMOSトラン
ジスタのいずれか一方のゲート電圧を変化させる
ようにしたので、メモリセルのチヤネル長にかか
わらずほぼ一定の書き込み電流を流すことがで
き、これによつてプロセスマージンを広くするこ
とが可能な不揮発性半導体記憶装置を提供するこ
とができる。
第１図は従来回路の回路図、第２図は第１図回
路を説明するための曲線図、第３図はこの発明の
途中で考えられた回路の構成を示す回路図、第４
図もこの発明の途中で考えられた回路の構成を示
す回路図、第５図はこの発明の一実施例の構成を
示す回路図、第６図は第５図の実施例回路の変形
例の構成を示す回路図、第７図はこの発明の途中
で考えられた回路の構成を示す回路図である。 １１……メモリセル、１２……列選択用の
MOSトランジスタ、１３……書き込み制御用の
MOSトランジスタ、１４……入力回路、２１…
…抵抗、３０，５０，６０，７６……制御回路。
路を説明するための曲線図、第３図はこの発明の
途中で考えられた回路の構成を示す回路図、第４
図もこの発明の途中で考えられた回路の構成を示
す回路図、第５図はこの発明の一実施例の構成を
示す回路図、第６図は第５図の実施例回路の変形
例の構成を示す回路図、第７図はこの発明の途中
で考えられた回路の構成を示す回路図である。 １１……メモリセル、１２……列選択用の
MOSトランジスタ、１３……書き込み制御用の
MOSトランジスタ、１４……入力回路、２１…
…抵抗、３０，５０，６０，７６……制御回路。
Claims (1)
- 【特許請求の範囲】 １ ソースが接地電位に接続され、プログラムさ
れたデータを不揮発的に保持するメモリセルと、 上記メモリセルのドレインとデータプログラム
用電源との間にソース、ドレイン電流通路が挿入
されたエンハンスメント型の第１のMOSトラジ
スタと、 一端が上記データプログラム用電源に接続さ
れ、他端が上記第１のMOSトランジスタのゲー
トに接続された負荷素子と、 上記負荷素子の他端と接地電位との間にソー
ス、ドレイン電流通路が挿入され、プログラム用
のデータに応じて導通制御される第２のMOSト
ランジスタと、 上記負荷素子の他端と上記メモリセルのドレイ
ンとの間にソース、ドレイン電流通路が挿入さ
れ、ゲート、ドレイン間が短絡された少なくとも
１個のエンハンスメント型の第３のMOSトラン
ジスタと を具備したことを特徴とする不揮発性半導体記憶
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58179580A JPS6070597A (ja) | 1983-09-28 | 1983-09-28 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58179580A JPS6070597A (ja) | 1983-09-28 | 1983-09-28 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6070597A JPS6070597A (ja) | 1985-04-22 |
| JPH0519239B2 true JPH0519239B2 (ja) | 1993-03-16 |
Family
ID=16068208
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58179580A Granted JPS6070597A (ja) | 1983-09-28 | 1983-09-28 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6070597A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61258394A (ja) * | 1985-05-10 | 1986-11-15 | Seiko Instr & Electronics Ltd | 半導体集積回路装置 |
| DE69628908D1 (de) | 1996-04-05 | 2003-08-07 | St Microelectronics Srl | Spannungsregler zum Programmieren nichtflüchtiger Speicherzellen |
| JP4727273B2 (ja) * | 2005-03-31 | 2011-07-20 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体記憶装置 |
| JP5191834B2 (ja) * | 2008-08-12 | 2013-05-08 | セイコーインスツル株式会社 | 半導体不揮発性記憶装置 |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4893995A (ja) * | 1972-03-14 | 1973-12-04 | ||
| JPS5573991A (en) * | 1978-11-27 | 1980-06-04 | Nec Corp | Integrated circuit |
| JPS55132590A (en) * | 1979-04-04 | 1980-10-15 | Nec Corp | Semiconductor device |
| JPS55142489A (en) * | 1979-04-25 | 1980-11-07 | Fujitsu Ltd | Write-in circuit for semiconductor memory unit |
| JPS55163689A (en) * | 1979-06-07 | 1980-12-19 | Nec Corp | Integrated circuit |
| JPS56153416A (en) * | 1980-04-30 | 1981-11-27 | Nec Corp | High accuracy constant current power source |
| JPS5729917B2 (ja) * | 1973-05-30 | 1982-06-25 | ||
| JPS57176595A (en) * | 1981-04-24 | 1982-10-29 | Hitachi Ltd | E-prom write-in circuit |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51157834U (ja) * | 1975-06-10 | 1976-12-15 | ||
| JPS5729917U (ja) * | 1980-07-29 | 1982-02-17 |
-
1983
- 1983-09-28 JP JP58179580A patent/JPS6070597A/ja active Granted
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4893995A (ja) * | 1972-03-14 | 1973-12-04 | ||
| JPS5729917B2 (ja) * | 1973-05-30 | 1982-06-25 | ||
| JPS5573991A (en) * | 1978-11-27 | 1980-06-04 | Nec Corp | Integrated circuit |
| JPS55132590A (en) * | 1979-04-04 | 1980-10-15 | Nec Corp | Semiconductor device |
| JPS55142489A (en) * | 1979-04-25 | 1980-11-07 | Fujitsu Ltd | Write-in circuit for semiconductor memory unit |
| JPS55163689A (en) * | 1979-06-07 | 1980-12-19 | Nec Corp | Integrated circuit |
| JPS56153416A (en) * | 1980-04-30 | 1981-11-27 | Nec Corp | High accuracy constant current power source |
| JPS57176595A (en) * | 1981-04-24 | 1982-10-29 | Hitachi Ltd | E-prom write-in circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6070597A (ja) | 1985-04-22 |
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