JP3098012B2 - 多数回のプログラムサイクルに対して耐久性を有する不揮発性メモリデバイス - Google Patents
多数回のプログラムサイクルに対して耐久性を有する不揮発性メモリデバイスInfo
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Description
【発明の詳細な説明】 （発明の背景） 書き込み及び消去のために単結晶シリコン上で成長し
た極薄酸化物層を通るフォウラー−ノルトハイム（Fowl
er−Nordheim）のトンネル機構を利用するEEPROM型の不
揮発性メモリにおける主要な欠点の一つは、数百万回の
書き込み及び消去サイクル（以下、「プログラムサイク
ル」という）によって、徐々に記憶させたデータの修正
を確実に行うことが困難になってくるという点があげら
れる。
た極薄酸化物層を通るフォウラー−ノルトハイム（Fowl
er−Nordheim）のトンネル機構を利用するEEPROM型の不
揮発性メモリにおける主要な欠点の一つは、数百万回の
書き込み及び消去サイクル（以下、「プログラムサイク
ル」という）によって、徐々に記憶させたデータの修正
を確実に行うことが困難になってくるという点があげら
れる。
好適にバイアスされたメモリセルの集積構造は、数百
万回のプログラムサイクルを超える固有の耐久性を有し
ている。しかしながら、極小領域のメモリデバイス中に
非常に多数のメモリセルが集積されていることを考慮す
ると、このメモリセルのうち１つが約100,000回のプロ
グラムサイクルに達しない可能性は非常に大きい。さら
に、一定の公称プログラムサイクル回数に達する前にそ
の機能を失ってしまう１又は２以上の損傷メモリセルを
含むメモリデバイスを検出し、かつ、可能ならば除去
し、あるいは損傷メモリセルを冗長技術により置換でき
るスクリーニング法はない。
万回のプログラムサイクルを超える固有の耐久性を有し
ている。しかしながら、極小領域のメモリデバイス中に
非常に多数のメモリセルが集積されていることを考慮す
ると、このメモリセルのうち１つが約100,000回のプロ
グラムサイクルに達しない可能性は非常に大きい。さら
に、一定の公称プログラムサイクル回数に達する前にそ
の機能を失ってしまう１又は２以上の損傷メモリセルを
含むメモリデバイスを検出し、かつ、可能ならば除去
し、あるいは損傷メモリセルを冗長技術により置換でき
るスクリーニング法はない。
また、不揮発性メモリデバイスの一部に損傷メモリセ
ルが存在すると、不揮発性メモリデバイス全体が正常に
動作をしなくなる。この正常に動作しないメモリセル
（従って不正確なビット）が存在する場合であっても、
データの完全性を保証する冗長技術は存在するが、その
ためには広いメモリエリアを必要とし、ソフトウェア及
び／又はハードウェアが複雑となり、データフロー中に
導入される付加的な遅れを除去する等の必要性が生じる
ことから、デバイス自体が高価になる。
ルが存在すると、不揮発性メモリデバイス全体が正常に
動作をしなくなる。この正常に動作しないメモリセル
（従って不正確なビット）が存在する場合であっても、
データの完全性を保証する冗長技術は存在するが、その
ためには広いメモリエリアを必要とし、ソフトウェア及
び／又はハードウェアが複雑となり、データフロー中に
導入される付加的な遅れを除去する等の必要性が生じる
ことから、デバイス自体が高価になる。
1,000ビットの不揮発性メモリデバイスにおけるメモ
リセルの殆どが1,000,000回を遙かに超えて動作するに
もかかわらず、１つの損傷メモリセルの存在によってメ
モリデバイス自体が正常に動作しなくなるため、その動
作保証は最大約10,000回のプログラムサイクルとされて
いる。
リセルの殆どが1,000,000回を遙かに超えて動作するに
もかかわらず、１つの損傷メモリセルの存在によってメ
モリデバイス自体が正常に動作しなくなるため、その動
作保証は最大約10,000回のプログラムサイクルとされて
いる。
最近ではプログラムサイクル数を向上させるための試
みが行われている。この試みは、ビット当たり２つのメ
モリセル、つまりダブルメモリセルで記憶・保持すると
いうものである。この原理によれば、データをサポート
する２つのメモリセルのうちいずれか一方が損傷した場
合でもメモリビットの動作が保証される。この原理にお
いてメモリデバイスが正常に動作しなくなるのは、サポ
ートし合うメモリセルの両方が偶発的に損傷した場合の
みである。
みが行われている。この試みは、ビット当たり２つのメ
モリセル、つまりダブルメモリセルで記憶・保持すると
いうものである。この原理によれば、データをサポート
する２つのメモリセルのうちいずれか一方が損傷した場
合でもメモリビットの動作が保証される。この原理にお
いてメモリデバイスが正常に動作しなくなるのは、サポ
ートし合うメモリセルの両方が偶発的に損傷した場合の
みである。
これによると高密度に集積されたメモリデバイスにお
いて、１メモリセルに固有のプログラムサイクルとほぼ
同等のプログラムサイクルを保証することができる。各
ビットの２つのメモリセルのうち、いずれか一方が損傷
してもメモリデバイスが正常に動作しなくなるという非
動作状態は起こらず、両メモリセルが損傷した場合にの
み非動作状態が起こる。このように両メモリセルが損傷
した状態は、多くのセルが損傷した後、つまりメモリセ
ルの耐久数を越えた場合にのみ起こるという意味のある
可能性を有している。
いて、１メモリセルに固有のプログラムサイクルとほぼ
同等のプログラムサイクルを保証することができる。各
ビットの２つのメモリセルのうち、いずれか一方が損傷
してもメモリデバイスが正常に動作しなくなるという非
動作状態は起こらず、両メモリセルが損傷した場合にの
み非動作状態が起こる。このように両メモリセルが損傷
した状態は、多くのセルが損傷した後、つまりメモリセ
ルの耐久数を越えた場合にのみ起こるという意味のある
可能性を有している。
この技術的アプローチの第１の例は1984年２月23日に
1984年インターナショナル・ソリッド・ステート・サー
キッツ・コンフェランス（ISSCC）のＸセクションでＲ
・ゼーマン等により提示された「A55ns CMOS EEPRO
M」で述べられている。これよると、各ビットは一対のE
EPROM型メモリセルにより記憶され、各セルはそれぞれ
セレクトトランジスタを有し、一方のセルはビット値を
含む他方のセルはその否定値を含んでいる。しかし、基
本的な技術的問題を解決してはいるが、一方で、一般的
なEEPROM回路が必要とするシリコンエリアの２倍を必要
とし、カラム（ビット）ラインとカラムセレクトライン
を二重に必要とする。また、一対のセルにビット値とそ
の否定値を書き込む複雑な回路を備えることを要するた
め付加的なシリコンエリアを必要とする。
1984年インターナショナル・ソリッド・ステート・サー
キッツ・コンフェランス（ISSCC）のＸセクションでＲ
・ゼーマン等により提示された「A55ns CMOS EEPRO
M」で述べられている。これよると、各ビットは一対のE
EPROM型メモリセルにより記憶され、各セルはそれぞれ
セレクトトランジスタを有し、一方のセルはビット値を
含む他方のセルはその否定値を含んでいる。しかし、基
本的な技術的問題を解決してはいるが、一方で、一般的
なEEPROM回路が必要とするシリコンエリアの２倍を必要
とし、カラム（ビット）ラインとカラムセレクトライン
を二重に必要とする。また、一対のセルにビット値とそ
の否定値を書き込む複雑な回路を備えることを要するた
め付加的なシリコンエリアを必要とする。
第２の提案は、1987年２月25日に1987年ISSCCのVIIセ
クションで発表された「百万サイクル CMOS 256 Ｋ
EEPROM」の技術文献中でＤ・シオアカ等により提示さ
れている。これによると、各ビットは２つのセルにより
サポートされ、各セルはそれぞれのセレクトトランジス
タと２本のカラムライン（ビットライン）を必要とす
る。このため、カラムセレクトラインとセンスアンプを
二重に必要とするだけでなく、それぞれのカラムライン
のコンタクトエリアも２倍に必要とする。この技術の特
徴的な点は２つのセンスアンプの出力データがORゲート
に入力されて最終データを作りだすという点である。両
セルは共にビット値を含み、いずれか一方が損傷した場
合は読み出し動作において２つのセルがバイアスされる
方法であるため、センスアンプは損傷セルを「０」レベ
ルとして読み出し、その結果、２つのセンスアンプの出
力によってORゲートは、両セルのうちいずれか一方が損
傷した場合でも正確なビットを作り出す。
クションで発表された「百万サイクル CMOS 256 Ｋ
EEPROM」の技術文献中でＤ・シオアカ等により提示さ
れている。これによると、各ビットは２つのセルにより
サポートされ、各セルはそれぞれのセレクトトランジス
タと２本のカラムライン（ビットライン）を必要とす
る。このため、カラムセレクトラインとセンスアンプを
二重に必要とするだけでなく、それぞれのカラムライン
のコンタクトエリアも２倍に必要とする。この技術の特
徴的な点は２つのセンスアンプの出力データがORゲート
に入力されて最終データを作りだすという点である。両
セルは共にビット値を含み、いずれか一方が損傷した場
合は読み出し動作において２つのセルがバイアスされる
方法であるため、センスアンプは損傷セルを「０」レベ
ルとして読み出し、その結果、２つのセンスアンプの出
力によってORゲートは、両セルのうちいずれか一方が損
傷した場合でも正確なビットを作り出す。
上述した第１の提案と比較してこの第２の提案は利点
を有しているが、この第２の提案も、やはり２倍のシリ
コンエリアを必要とするため、デバイス自体が非常に高
価になる。
を有しているが、この第２の提案も、やはり２倍のシリ
コンエリアを必要とするため、デバイス自体が非常に高
価になる。
（発明の概要） 本発明の目的は、数百万回を越えるプログラムサイク
ルに対して耐久性を有すると共に、従来技術のダブルメ
モリセルよりも部品点数を減少し、さらに、シリコンエ
リア上で保持される単一ビットを二重にサポートをする
EEPROM型の不揮発性メモリデバイスを提供することにあ
る。
ルに対して耐久性を有すると共に、従来技術のダブルメ
モリセルよりも部品点数を減少し、さらに、シリコンエ
リア上で保持される単一ビットを二重にサポートをする
EEPROM型の不揮発性メモリデバイスを提供することにあ
る。
本発明の電気的書換可能な不揮発性メモリデバイス
は、フローティングゲートトランジスタを単位セルとし
て、１セレクトトランジスタにつき一対の単位セルを並
列接続し、これを基本のメモリセルとしてEEPROM型ｎ−
チャンネルメモリセルを構成する。本発明が従来技術と
異なる点は、一対のメモリトランジスタが単一のセレク
トトランジスタのソースに接続されるドレインを共有し
ていることである。このため、各メモリセルは実質的
に、メモリトランジスタだけを２つ必要とするのみで、
各メモリセルの活性エリア中に共通して用いられるセレ
クトトランジスタは１つでよいため、占有したエリアに
関して「セミダブル」のメモリセルと考えることができ
る。
は、フローティングゲートトランジスタを単位セルとし
て、１セレクトトランジスタにつき一対の単位セルを並
列接続し、これを基本のメモリセルとしてEEPROM型ｎ−
チャンネルメモリセルを構成する。本発明が従来技術と
異なる点は、一対のメモリトランジスタが単一のセレク
トトランジスタのソースに接続されるドレインを共有し
ていることである。このため、各メモリセルは実質的
に、メモリトランジスタだけを２つ必要とするのみで、
各メモリセルの活性エリア中に共通して用いられるセレ
クトトランジスタは１つでよいため、占有したエリアに
関して「セミダブル」のメモリセルと考えることができ
る。
本発明では記憶されたデータ（ビット）値が一対の単
位セルによって保持され、この単位セルのうちいずれか
一方が損傷した場合（例えば、ドレイン領域がフローテ
ィングゲートと短絡した場合）でもビットを正確に読み
出すことができる。これは、読み出しフェーズ間に、プ
ログラムラインを通じて好適なバイアス電圧（VCG）を
各メモリセルにおけるコントロールゲートへ加えること
で達成される。そして、出力されるデータレベルは、こ
のバイアス手段とセンスアンプによって決定され、セン
スアンプはアドレスされたメモリセル（以下「配列セ
ル」という）に流れる電流レベルと参照セルに流れる電
流レベルとを比較する。なお、参照セルとは、センス回
路と読み出し出力回路で用いられるいわゆるダミーセル
であって、未使用の書き込み状態におけるメモリトラン
ジスタ（以下「バージンセル」をいう）を用いた配列セ
ルと回路構成が同一のセルである。また、参照セルは単
一のセレクトトンランジスタと一対のバージンセルから
構成され、この両バージンセルのフローティングゲート
は、常に電荷が存在しない状態である。
位セルによって保持され、この単位セルのうちいずれか
一方が損傷した場合（例えば、ドレイン領域がフローテ
ィングゲートと短絡した場合）でもビットを正確に読み
出すことができる。これは、読み出しフェーズ間に、プ
ログラムラインを通じて好適なバイアス電圧（VCG）を
各メモリセルにおけるコントロールゲートへ加えること
で達成される。そして、出力されるデータレベルは、こ
のバイアス手段とセンスアンプによって決定され、セン
スアンプはアドレスされたメモリセル（以下「配列セ
ル」という）に流れる電流レベルと参照セルに流れる電
流レベルとを比較する。なお、参照セルとは、センス回
路と読み出し出力回路で用いられるいわゆるダミーセル
であって、未使用の書き込み状態におけるメモリトラン
ジスタ（以下「バージンセル」をいう）を用いた配列セ
ルと回路構成が同一のセルである。また、参照セルは単
一のセレクトトンランジスタと一対のバージンセルから
構成され、この両バージンセルのフローティングゲート
は、常に電荷が存在しない状態である。
本発明の特に好ましい態様によると、プログラムライ
ンバイアス回路（つまりメモリセルのコントロールゲー
トのためのバイアス手段）は、任意の損傷したエレメン
タリEEPROMセル構造（つまりドレンインがそれぞれのフ
ローティングゲートと短絡している）だけでなく任意の
チャージされていないエレメンタリEEPROMセル構造を流
れる電流と同じ電流の流れを決定できるようなバイアス
電圧VCGを与えるようなものである。
ンバイアス回路（つまりメモリセルのコントロールゲー
トのためのバイアス手段）は、任意の損傷したエレメン
タリEEPROMセル構造（つまりドレンインがそれぞれのフ
ローティングゲートと短絡している）だけでなく任意の
チャージされていないエレメンタリEEPROMセル構造を流
れる電流と同じ電流の流れを決定できるようなバイアス
電圧VCGを与えるようなものである。
本発明の特に好ましい態様によると、バイアス回路
（メモリセルのコントロールゲートに電圧を加えるバイ
アス手段）は、配列セルが正常に動作する場合はもちろ
ん、配列セルが消去セルで損傷単位セルを含む場合であ
っても、一方の損傷単位セルと他方の消去単位セルに流
れる電流を等しくするバイアス電圧VGGを与える。ここ
で、損傷単位セルとは、例えばドレインがフローティン
グゲートに短絡しているセルである。
（メモリセルのコントロールゲートに電圧を加えるバイ
アス手段）は、配列セルが正常に動作する場合はもちろ
ん、配列セルが消去セルで損傷単位セルを含む場合であ
っても、一方の損傷単位セルと他方の消去単位セルに流
れる電流を等しくするバイアス電圧VGGを与える。ここ
で、損傷単位セルとは、例えばドレインがフローティン
グゲートに短絡しているセルである。
但し、いずれの場合にもドレインは同電圧でバイアス
されていることを条件とする。
されていることを条件とする。
一般的なEEPROMのセンス回路と読み出し出力回路で
は、アドレスされたメモリセルとダミーセルに流れる電
流は、次の関係を満足する。
は、アドレスされたメモリセルとダミーセルに流れる電
流は、次の関係を満足する。
Icerased＜＜Icvirgin＜＜Icwritten Icerasedはメモリセルが消去セルの場合に流れる電流
であり、Icwrittenはメモリセルが書き込みセルの場合
に流れる電流である。また、Icvirginはダミーセルに流
れる電流である。この場合、数百万回を越えるメモリセ
ルへの書き込み及び消去を経てEEPROMセルが損傷する
と、この損傷メモリセルを流れる電流（以下「I
cbroken」という）とダミーセルに流れる電流との間に
は次の関係が与えられる（なお、以下の関係は、プルア
ップされた後の状態ではなく、セルに流れる電流そのも
のの状態を示したものである）。
であり、Icwrittenはメモリセルが書き込みセルの場合
に流れる電流である。また、Icvirginはダミーセルに流
れる電流である。この場合、数百万回を越えるメモリセ
ルへの書き込み及び消去を経てEEPROMセルが損傷する
と、この損傷メモリセルを流れる電流（以下「I
cbroken」という）とダミーセルに流れる電流との間に
は次の関係が与えられる（なお、以下の関係は、プルア
ップされた後の状態ではなく、セルに流れる電流そのも
のの状態を示したものである）。
Icbroken＝Icvirsin 損傷したメモリセルは、その消去動作において電荷を
保持することができなくなるため書き込みセル（データ
“0"レベル）として読み出されてしまう状態である。
保持することができなくなるため書き込みセル（データ
“0"レベル）として読み出されてしまう状態である。
本発明では、従来のメモリセルに一対の単位セルを用
いてセミダブルメモリセルとすることで上記の問題を解
決する。ここで、一般的なメモリセルに変えて本発明に
よるセミダブルメモリセルを適用すると、配列セルの両
単位セルが正常に動作している場合又はいずれか一方が
損傷し他方が正常に動作している場合に、その配列セル
に流れる電流と参照セルに流れる電流との関係は下表に
示す通りとなる。
いてセミダブルメモリセルとすることで上記の問題を解
決する。ここで、一般的なメモリセルに変えて本発明に
よるセミダブルメモリセルを適用すると、配列セルの両
単位セルが正常に動作している場合又はいずれか一方が
損傷し他方が正常に動作している場合に、その配列セル
に流れる電流と参照セルに流れる電流との関係は下表に
示す通りとなる。
セミダブルメモリセルのうちいずれか一方が損傷した
場合、センス回路と読み出し出力回路の電流に関するし
きい値は以下に示すとおりになる。なお、センシングし
きい値Isensing（＝2Icvirgin）は常に下記の範囲内に
位置することになる。
場合、センス回路と読み出し出力回路の電流に関するし
きい値は以下に示すとおりになる。なお、センシングし
きい値Isensing（＝2Icvirgin）は常に下記の範囲内に
位置することになる。
Icerased＋Icvirgin＜Isensing＜Icwritten＋Icvirgin 一度上記関係を満足すると、本発明の不揮発性メモリ
デバイスのセミダブルメモリセルは比較的良好な動作の
自由度、すなわち、上式のセンシングしきい値の範囲内
であれば、一方の単位セルが損傷した場合でもデータ
（ビット）を正確に読み出すことができる。
デバイスのセミダブルメモリセルは比較的良好な動作の
自由度、すなわち、上式のセンシングしきい値の範囲内
であれば、一方の単位セルが損傷した場合でもデータ
（ビット）を正確に読み出すことができる。
本発明の不揮発性メモリデバイスでは、カラム（ビッ
ト）ライン、カラムセレクトライン及びセンスアンプを
単一のものとすることで、セミダブルメモリセルにより
占有されるシリコンエリアを必要最小限に押さえること
ができる。
ト）ライン、カラムセレクトライン及びセンスアンプを
単一のものとすることで、セミダブルメモリセルにより
占有されるシリコンエリアを必要最小限に押さえること
ができる。
（図面の簡単な説明） 本発明のその他の態様と利点は、その特に好ましい実
施例の詳細な説明と添付図面を参照することにより明ら
かになるであろう。
施例の詳細な説明と添付図面を参照することにより明ら
かになるであろう。
第１図は、本発明の実施例におけるセミダブルメモリ
セルの回路図であり； 第２図は、本発明の実施例におけるプログラムライン
への特に好ましいバイアス回路の回路図を示し； 第３図は、本発明の実施例におけるセンス回路と読み
出し出力回路の回路図であり； 第４図は、本発明の実施例におけるセミダブルメモリ
セルを利用した特に好ましいEEPROMの回路構成図であ
る。
セルの回路図であり； 第２図は、本発明の実施例におけるプログラムライン
への特に好ましいバイアス回路の回路図を示し； 第３図は、本発明の実施例におけるセンス回路と読み
出し出力回路の回路図であり； 第４図は、本発明の実施例におけるセミダブルメモリ
セルを利用した特に好ましいEEPROMの回路構成図であ
る。
（好適な実施例の説明） 第１図に示すように、本発明の実施例におけるメモリ
デバイスの各メモリセルは、一対の単位セルM1及びM2か
ら構成される。この単位セルM1及びM2のソースは、全て
のメモリセルに共通のポテンシャルノードVGMに接続さ
れており、通常、VGMは読み出し動作で0Vに設定され
る。また、単位セルM1及びM2のコントロールゲートはプ
ログラムラインに接続され、そのドレインはセレクトト
ランジスタN3のソースに共通に接続される。セレクトト
ランジスタN3は、セレクトゲートがセレクトラインに接
続され、そのドレインは対応するカラム（ビット）ライ
ンのノード４に接続される。なお、本実施例では、単位
セルM1及びM2と単一のセレクトトランジスタN3はｎ−チ
ャンネルMOS構造である。
デバイスの各メモリセルは、一対の単位セルM1及びM2か
ら構成される。この単位セルM1及びM2のソースは、全て
のメモリセルに共通のポテンシャルノードVGMに接続さ
れており、通常、VGMは読み出し動作で0Vに設定され
る。また、単位セルM1及びM2のコントロールゲートはプ
ログラムラインに接続され、そのドレインはセレクトト
ランジスタN3のソースに共通に接続される。セレクトト
ランジスタN3は、セレクトゲートがセレクトラインに接
続され、そのドレインは対応するカラム（ビット）ライ
ンのノード４に接続される。なお、本実施例では、単位
セルM1及びM2と単一のセレクトトランジスタN3はｎ−チ
ャンネルMOS構造である。
このように構成されたメモリセルはセミダブルメモリ
セルと定義され、EEPROM型のセルとしてメモリトランジ
スタのみが２つ存在し、それに伴うセレクトトランジス
タは単独のままである。
セルと定義され、EEPROM型のセルとしてメモリトランジ
スタのみが２つ存在し、それに伴うセレクトトランジス
タは単独のままである。
注目すべきことは、数百万回を越えるプログラムサイ
クル後のメモリセルの動作不良はトンネル酸化物のブレ
ークダウン（EEPROM型セルのフローティングゲートとド
レイン領域間の短絡又は多少抵抗のある電気的接続）か
ら始まることである。この状態になると消去動作（電子
注入）をすることができなくなり、また、ブレークダウ
ンの程度によっては電荷の保持寿命が比較的短くなる
（一定時間経過後に記憶データを失うことになる）。
クル後のメモリセルの動作不良はトンネル酸化物のブレ
ークダウン（EEPROM型セルのフローティングゲートとド
レイン領域間の短絡又は多少抵抗のある電気的接続）か
ら始まることである。この状態になると消去動作（電子
注入）をすることができなくなり、また、ブレークダウ
ンの程度によっては電荷の保持寿命が比較的短くなる
（一定時間経過後に記憶データを失うことになる）。
第１図のセミダブルメモリセルにおいて、一対の単位
セルのうちいずれか一方が損傷した場合、他方が正常に
書き込み及び消去動作すれば、そこでのセミダブルメモ
リセルの内容は、一方の損傷した単位セルを流れる電流
によって影響を受けることなく、センスアンプにより正
確に読み出し動作が行われる。これは、第１図に示すセ
ミダブルメモリセルから完全に信頼できる方法で得るこ
とができる。また、消去動作（電子注入）において、一
対の単位セルのうちいずれか一方の損傷は他方に対し何
の影響も与えず、書き込み動作（電子放出）においても
同様である。なお、書き込み動作において、損傷単位セ
ルが存在すると、共通のソース電圧はドレイン電圧のポ
テンシャルによって多少変動するが、これは正常に動作
する単位セルの書き込み条件を変更するものではなく、
無視できる程度である。
セルのうちいずれか一方が損傷した場合、他方が正常に
書き込み及び消去動作すれば、そこでのセミダブルメモ
リセルの内容は、一方の損傷した単位セルを流れる電流
によって影響を受けることなく、センスアンプにより正
確に読み出し動作が行われる。これは、第１図に示すセ
ミダブルメモリセルから完全に信頼できる方法で得るこ
とができる。また、消去動作（電子注入）において、一
対の単位セルのうちいずれか一方の損傷は他方に対し何
の影響も与えず、書き込み動作（電子放出）においても
同様である。なお、書き込み動作において、損傷単位セ
ルが存在すると、共通のソース電圧はドレイン電圧のポ
テンシャルによって多少変動するが、これは正常に動作
する単位セルの書き込み条件を変更するものではなく、
無視できる程度である。
少なくとも本発明の好ましい態様においては、記憶さ
れたデータの読み出しは、セミダブルメモリセルの構成
をもつ配列セルとダミーセルである参照セルとをバイア
スすることにより行われる。より詳細には、配列セルの
一対の単位セルと参照セルの一対のバージンセルとのコ
ントロールゲートをバイアスすることで、４つのメモリ
トランジスタに同一の電流を流すようにする。これによ
り、配列セルのうち損傷した単位セルが存在する場合で
あっても、他方の正常な単位セルには、参照セルのバー
ジンセル（電荷を保持していないフローティングゲート
を有するチャージされていない１つのメモリトランジス
タ）に流れる電流と同じ電流が流れるので正確な読み出
し動作を行わせることができる。
れたデータの読み出しは、セミダブルメモリセルの構成
をもつ配列セルとダミーセルである参照セルとをバイア
スすることにより行われる。より詳細には、配列セルの
一対の単位セルと参照セルの一対のバージンセルとのコ
ントロールゲートをバイアスすることで、４つのメモリ
トランジスタに同一の電流を流すようにする。これによ
り、配列セルのうち損傷した単位セルが存在する場合で
あっても、他方の正常な単位セルには、参照セルのバー
ジンセル（電荷を保持していないフローティングゲート
を有するチャージされていない１つのメモリトランジス
タ）に流れる電流と同じ電流が流れるので正確な読み出
し動作を行わせることができる。
このような条件を満足するバイアス回路の１例を第２
図に示す。このバイアス回路は、ｐ−チャンネルトラン
ジスタP1及びP2のソースを共通のポテンシャル供給ノー
ドVccに接続し、且つそれぞれのゲートをｐ−チャネル
トランジスタP2のドレインに共通に接続することで、実
質的に同一トランジスタであるｐ−チャンネルトランジ
スタP1及びP2によりカレントミラーが形成されている。
このｐ−チャンネルトランジスタP1及びP2のドレインは
それぞれ第１のｎ−チャンネルトランジスタN1及びN2の
ドレインに接続され、第１のｎ−チャンネルトランジス
タN1及びN2のゲートは定バイアス電圧VREFに接続され
る。また、第１のｎ−チャンネルトランジスタN1及びN2
のソースはそれぞれ第２のｎ−チャンネルトランジスタ
N3及びN4のドレンインに接続され、第２のｎ−チャンネ
ルトランジスタN3及びN4のゲートは供給電圧VCCに接続
される。また、第２のｎ−チャンネルトランジスタN3及
びN4のソースは、メモリセルアレイの共通のポテンシャ
ルノードVGMに接続されたソースを有するメモリトラン
ジスタM3及びM4のドレインにそれぞれ接続される。メモ
リトランジスタM4は、フローティングゲートがドレイン
に短絡している損傷単位セルをシミュレートしている。
一方、メモリトランジスタM3のコントロールゲートは正
常な単位セルをシミュレートしｐ−チャンネルトランジ
スタP1のドレインと共にバイアス回路の出力ノードに接
続される。
図に示す。このバイアス回路は、ｐ−チャンネルトラン
ジスタP1及びP2のソースを共通のポテンシャル供給ノー
ドVccに接続し、且つそれぞれのゲートをｐ−チャネル
トランジスタP2のドレインに共通に接続することで、実
質的に同一トランジスタであるｐ−チャンネルトランジ
スタP1及びP2によりカレントミラーが形成されている。
このｐ−チャンネルトランジスタP1及びP2のドレインは
それぞれ第１のｎ−チャンネルトランジスタN1及びN2の
ドレインに接続され、第１のｎ−チャンネルトランジス
タN1及びN2のゲートは定バイアス電圧VREFに接続され
る。また、第１のｎ−チャンネルトランジスタN1及びN2
のソースはそれぞれ第２のｎ−チャンネルトランジスタ
N3及びN4のドレンインに接続され、第２のｎ−チャンネ
ルトランジスタN3及びN4のゲートは供給電圧VCCに接続
される。また、第２のｎ−チャンネルトランジスタN3及
びN4のソースは、メモリセルアレイの共通のポテンシャ
ルノードVGMに接続されたソースを有するメモリトラン
ジスタM3及びM4のドレインにそれぞれ接続される。メモ
リトランジスタM4は、フローティングゲートがドレイン
に短絡している損傷単位セルをシミュレートしている。
一方、メモリトランジスタM3のコントロールゲートは正
常な単位セルをシミュレートしｐ−チャンネルトランジ
スタP1のドレインと共にバイアス回路の出力ノードに接
続される。
Vccに接続されたｐ−チャンネルトランジスタP1及びP
2は実質的に同一のトランジスタであり、両ソース電極
に同一電圧Vccが加えられるため飽和条件下で同一電流
（IV＝IR）が流れるように動作する。一方、出力電圧VC
Gは飽和条件下で動作するｐ−チャンネルトランジスタP
1及びP2に流れる一様性が課された電流（IV＝IR）によ
ってその電圧値が設定される。記憶されたデータの読み
出し動作において、本発明の実施例における配列セルを
バイアスするバイアス電圧VCGは、損傷単位セルが存在
する場合であっても、その損傷単位セルを含む配列セル
に流れる電流と、一対のバージンセルからなる参照セル
に流れる電流とを等しくする電圧値を有している。これ
は、メモリトランジスタM3及びM4のドレインに同じ電圧
を加える限り当てはまる。
2は実質的に同一のトランジスタであり、両ソース電極
に同一電圧Vccが加えられるため飽和条件下で同一電流
（IV＝IR）が流れるように動作する。一方、出力電圧VC
Gは飽和条件下で動作するｐ−チャンネルトランジスタP
1及びP2に流れる一様性が課された電流（IV＝IR）によ
ってその電圧値が設定される。記憶されたデータの読み
出し動作において、本発明の実施例における配列セルを
バイアスするバイアス電圧VCGは、損傷単位セルが存在
する場合であっても、その損傷単位セルを含む配列セル
に流れる電流と、一対のバージンセルからなる参照セル
に流れる電流とを等しくする電圧値を有している。これ
は、メモリトランジスタM3及びM4のドレインに同じ電圧
を加える限り当てはまる。
ゲートがVCCに接続されたｎ−チャンネルトランジス
タN3及びN4は、セミダブルメモリセルのセレクトトラン
ジスタをシミュレートしている。なお、ここでのドレイ
ン−ソース電圧VDSの電圧降下は無視することができ
る。一方、ゲートにVREFが加えられるｎ−チャンネルト
ランジスタN1及びN2はVREF にほとんど等しい同じバイアスをメモリトランジスタM3
及びM4のドレインに課している（ここで、 はゲート電極にVREFが加えられたｎ−チャンネルトラン
ジスタN1及びN2のしきい値電圧の電圧降下である）。こ
のため、セミダブルメモリセルの配列セルをシミュレー
トするメモリトランジスタM3及びM4のドレインは、同じ
ポテンシャルにバイアスされる。
タN3及びN4は、セミダブルメモリセルのセレクトトラン
ジスタをシミュレートしている。なお、ここでのドレイ
ン−ソース電圧VDSの電圧降下は無視することができ
る。一方、ゲートにVREFが加えられるｎ−チャンネルト
ランジスタN1及びN2はVREF にほとんど等しい同じバイアスをメモリトランジスタM3
及びM4のドレインに課している（ここで、 はゲート電極にVREFが加えられたｎ−チャンネルトラン
ジスタN1及びN2のしきい値電圧の電圧降下である）。こ
のため、セミダブルメモリセルの配列セルをシミュレー
トするメモリトランジスタM3及びM4のドレインは、同じ
ポテンシャルにバイアスされる。
上述したセンシングしきい値の関係を本発明の不揮発
性メモリデバイスに適用すると、しきい値の関係は、 Icerased＋Icvirgin＜Isensing＜Icwritten＋Icvirgin の範囲内に位置することになる。
性メモリデバイスに適用すると、しきい値の関係は、 Icerased＋Icvirgin＜Isensing＜Icwritten＋Icvirgin の範囲内に位置することになる。
好適な本発明によるセミダブルメモリセルのセンス回
路と読み出し出力回路を第３図に示す。センスアンプ５
の２つの入力には、配列セルのポテンシャルVINleftと
参照セルのポテンシャルVINrightが加えられる。このVI
Nleftは配列セル６の一対の単位セルを流れる電流によ
って決定され、VINrightは参照セル７の一対のバージン
セルを流れる電流によって決定される。参照セル７は配
列セル６と同一の回路御構成（VCCのゲートを有する２
つのトランジスタが、配列セル６のセレクトトランジス
タとカラムセレクトトランジスタをシミュレートしてい
る）で、常にバージン（未使用）の電荷が存在しない状
態である。そして、そのコントロールゲートには配列セ
ル６をバイアスする第２図のバイアス回路のバイアス電
圧VCGが加えられる。また、参照セル７のドレイン電圧
は配列セル６と同様にVREF となる。
路と読み出し出力回路を第３図に示す。センスアンプ５
の２つの入力には、配列セルのポテンシャルVINleftと
参照セルのポテンシャルVINrightが加えられる。このVI
Nleftは配列セル６の一対の単位セルを流れる電流によ
って決定され、VINrightは参照セル７の一対のバージン
セルを流れる電流によって決定される。参照セル７は配
列セル６と同一の回路御構成（VCCのゲートを有する２
つのトランジスタが、配列セル６のセレクトトランジス
タとカラムセレクトトランジスタをシミュレートしてい
る）で、常にバージン（未使用）の電荷が存在しない状
態である。そして、そのコントロールゲートには配列セ
ル６をバイアスする第２図のバイアス回路のバイアス電
圧VCGが加えられる。また、参照セル７のドレイン電圧
は配列セル６と同様にVREF となる。
センス回路と読みだし出力回路の動作は次の通りであ
る。
る。
配列セル６の一対の単位セルが共に書き込みセル（バ
ージン）であると、配列セル６と参照セル７のトランジ
スタ性能が同一であるため、プルアップされる前におい
ては、第３図の右側枝路と左側枝路（センスアンプ５の
２つの入力にそれぞれ接続された２本の枝路）の電流及
び電圧条件が完全に同一となる。
ージン）であると、配列セル６と参照セル７のトランジ
スタ性能が同一であるため、プルアップされる前におい
ては、第３図の右側枝路と左側枝路（センスアンプ５の
２つの入力にそれぞれ接続された２本の枝路）の電流及
び電圧条件が完全に同一となる。
VIN LEFT＝VIN RIGHT ここで、参照セル７のVINrightの電圧レベルをプルア
ップする力は、配列セル６のVINleftの電圧レベルをプ
ルアップする力と異なる値で設定されているため、結局
はVINleftとVINrightの電圧レベルに差が生じ、センス
アンプ５における出力が決定される。また、配列セル６
の一対の単位セルが共に消去セルであると、プルアップ
される前においてもVINleftの電圧レベルが高いため、V
INrightの電圧レベルと差が生じセンスアンプ５の出力
が決定される。実際に参照セルの電流に関するしきい値
は、 Isensing＝2Ivirgin である。
ップする力は、配列セル６のVINleftの電圧レベルをプ
ルアップする力と異なる値で設定されているため、結局
はVINleftとVINrightの電圧レベルに差が生じ、センス
アンプ５における出力が決定される。また、配列セル６
の一対の単位セルが共に消去セルであると、プルアップ
される前においてもVINleftの電圧レベルが高いため、V
INrightの電圧レベルと差が生じセンスアンプ５の出力
が決定される。実際に参照セルの電流に関するしきい値
は、 Isensing＝2Ivirgin である。
センス機能は、配列セル６の一対の単位セルのうち少
なくとも一方を流れる電流が変化することでセンスアン
プ５により正確に検知される。
なくとも一方を流れる電流が変化することでセンスアン
プ５により正確に検知される。
本発明によるセンス回路と読み出し出力回路は、配列
セル６の一対の単位セルのうちいずれか一方が実際に損
傷しているか否かをテストモードで検出することができ
る。この機能は、センシングしきい値Isensingに負荷を
与え、その値をIcvirgin値未満にシフトさせることで可
能となる。第３図中に示す単位負荷８はテストモードで
付加される単位負荷W/Lを発生する。この単位負荷W/Lを
Isensingに加え、必要に応じて「テスト」ターミナルに
Vcc電圧を加えてIcvirgin値未満にシフトさせることが
できる。
セル６の一対の単位セルのうちいずれか一方が実際に損
傷しているか否かをテストモードで検出することができ
る。この機能は、センシングしきい値Isensingに負荷を
与え、その値をIcvirgin値未満にシフトさせることで可
能となる。第３図中に示す単位負荷８はテストモードで
付加される単位負荷W/Lを発生する。この単位負荷W/Lを
Isensingに加え、必要に応じて「テスト」ターミナルに
Vcc電圧を加えてIcvirgin値未満にシフトさせることが
できる。
このテストモード、つまりセンシングしきい値I
sensingがIsensing＜Ivirginである条件下では、損傷し
た単位セルを含む配列セルの電流に関するしきい値は、 Isensing＜Icerased＋Icvirgin＜Icwritten＋Icvirgin となる。従って、配列セルを実際の読み出し動作で消去
セルとして認識することができず、常に「書き込みセ
ル」として認識される。単位負荷８の３つの負荷は並列
接続されており、そこでのセンシングしきい値は、 Isensing＝1/2Icvirgin にシフトする。
sensingがIsensing＜Ivirginである条件下では、損傷し
た単位セルを含む配列セルの電流に関するしきい値は、 Isensing＜Icerased＋Icvirgin＜Icwritten＋Icvirgin となる。従って、配列セルを実際の読み出し動作で消去
セルとして認識することができず、常に「書き込みセ
ル」として認識される。単位負荷８の３つの負荷は並列
接続されており、そこでのセンシングしきい値は、 Isensing＝1/2Icvirgin にシフトする。
本発明の特に好ましい回路構成を第４図に概略的に示
す。このような回路構成は当業者に周知であり、広く使
用されている。
す。このような回路構成は当業者に周知であり、広く使
用されている。
第４図に示した通り、正確な書き込み動作を保証する
ため、配列セルの共通ポテンシャルノードVGMは回路の
接地ノードから絶縁されて４〜5Vに設定され、結果的に
フローティングにされなければならない。これは第４図
に示す２つの大きなキャパシティスイッチ、つまりWRIT
E及び▲▼により達成される。
ため、配列セルの共通ポテンシャルノードVGMは回路の
接地ノードから絶縁されて４〜5Vに設定され、結果的に
フローティングにされなければならない。これは第４図
に示す２つの大きなキャパシティスイッチ、つまりWRIT
E及び▲▼により達成される。
この回路構成では、各バイトが例えば８ビット、つま
り８個のセミダブルメモリセルから成る幾つかのバイト
を含むロー（行）から成っている。
り８個のセミダブルメモリセルから成る幾つかのバイト
を含むロー（行）から成っている。
それぞれカラム（列）デコーダ及びロー（行）デコー
ダは、配列セルのそれぞれのセレクトトランジスタによ
り、メモリセルであるセミダブルメモリセルをアドレス
する。
ダは、配列セルのそれぞれのセレクトトランジスタによ
り、メモリセルであるセミダブルメモリセルをアドレス
する。
８本のカラムラインを通して、メモリセル中に記憶さ
れたデータがデータライン（０、１、２、・・・７）に
移動し、８個の比較器であるセンスアンプ（０、１、
２、・・・７）により読み出される。
れたデータがデータライン（０、１、２、・・・７）に
移動し、８個の比較器であるセンスアンプ（０、１、
２、・・・７）により読み出される。
容易に理解できるように、この回路構成は、カラムデ
コーダとローデコーダを通してセレクトトランジスタの
動作が制御され、単一のプログラムラインによって各セ
ミダブルメモリの全コントロールゲートがバイアス電圧
VCGでバイアスされる。第４図におけるバイアス回路
は、第２図で説明した単一のバイアス回路を利用してい
る。
コーダとローデコーダを通してセレクトトランジスタの
動作が制御され、単一のプログラムラインによって各セ
ミダブルメモリの全コントロールゲートがバイアス電圧
VCGでバイアスされる。第４図におけるバイアス回路
は、第２図で説明した単一のバイアス回路を利用してい
る。
なお、セミダブルメモリセルの使用により特徴付けら
れる本発明の不揮発性メモリデバイスは、アドレスされ
た配列セルの読み出しをするに際し、前述した条件、つ
まり Icbroken＝Icvirgin を与えるバイアス回路を使用しなくても動作することが
できる。この好ましいアプローチは、読み出しフェーズ
間に単位セルのトンネル酸化物を横切る電圧を最小若し
くは０（零）Ｖにすることで行われ、損傷した単位セル
が存在する場合にもに電荷保持能力を更に増加させるこ
とが可能となる。
れる本発明の不揮発性メモリデバイスは、アドレスされ
た配列セルの読み出しをするに際し、前述した条件、つ
まり Icbroken＝Icvirgin を与えるバイアス回路を使用しなくても動作することが
できる。この好ましいアプローチは、読み出しフェーズ
間に単位セルのトンネル酸化物を横切る電圧を最小若し
くは０（零）Ｖにすることで行われ、損傷した単位セル
が存在する場合にもに電荷保持能力を更に増加させるこ
とが可能となる。
本発明の不揮発性メモリデバイスを実施に移す場合に
は、セミダブルメモリセルにより占有される活性エリア
は、一般的なEEPROMのセル占有エリアより1.6倍大きい
エリアを必要とする。他方、セレクトトランジスタは一
般的なEEPROMデバイス中の占有エリアと等しくてよく、
更にセンス回路及びバイアス回路は一般的なEEPROMデバ
イス中の回路構成と同一でよいため、従来技術のダブル
メモリセルと比べて本発明のセミダブルメモリセルは占
有エリアが少ない。。
は、セミダブルメモリセルにより占有される活性エリア
は、一般的なEEPROMのセル占有エリアより1.6倍大きい
エリアを必要とする。他方、セレクトトランジスタは一
般的なEEPROMデバイス中の占有エリアと等しくてよく、
更にセンス回路及びバイアス回路は一般的なEEPROMデバ
イス中の回路構成と同一でよいため、従来技術のダブル
メモリセルと比べて本発明のセミダブルメモリセルは占
有エリアが少ない。。
また、従来のダブルメモリセルのメモリデバイスは、
単一セルで製造されたコンパラブルメモリデバイスに必
要なエリアの少なくとも２倍のエリアを必要とし、更に
それらはカラムセレクションやセンス回路を二重に形成
する必要があるが、それらを二重に必要としない本発明
によれば、部品点数を減少することができるとともに、
耐久性を向上させることができる。
単一セルで製造されたコンパラブルメモリデバイスに必
要なエリアの少なくとも２倍のエリアを必要とし、更に
それらはカラムセレクションやセンス回路を二重に形成
する必要があるが、それらを二重に必要としない本発明
によれば、部品点数を減少することができるとともに、
耐久性を向上させることができる。
第１図は、本発明の実施例におけるセミダブルメモリセ
ルの回路図であり、第２図は、本発明の実施例における
プログラムラインへの特に好ましいバイアス回路の回路
図を示し、第３図は、本発明の実施例におけるセンス回
路と読み出し出力回路の回路図であり、第４図は、本発
明の実施例におけるセミダブルメモリセルを利用した特
に好ましいEEPROMの回路構成図である。
ルの回路図であり、第２図は、本発明の実施例における
プログラムラインへの特に好ましいバイアス回路の回路
図を示し、第３図は、本発明の実施例におけるセンス回
路と読み出し出力回路の回路図であり、第４図は、本発
明の実施例におけるセミダブルメモリセルを利用した特
に好ましいEEPROMの回路構成図である。
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 27/04 27/112 29/788 29/792
Claims (3)
- 【請求項１】フローティングゲートトランジスタを単位
セルとしてメモリセルアレイに使用した不揮発性メモリ
デバイスにおいて、 １セレクトトランジスタにつき一対の単位セルを並列接
続してメモリセルとすると共に、 該メモリセルのコントロールゲートを、バージンセルと
損傷セルによるカレントミラーから構成されてそのバー
ジンセル側からバイアス電圧を発生するバイアス回路に
よりバイアスし、 そして、一対のバージンセルを用いて前記メモリセルと
同構造とした参照セルに一方の入力が接続され且つ前記
メモリセルに他方の入力が接続された比較器から構成さ
れたセンスアンプによりデータを読み出すようになって
おり、 前記センスアンプと参照セルのしきい値電流が、 Isensing＝2Ivirgin により与えられ、 いずれか一方が損傷した一対の単位セルと参照セルの一
対のバージンセルとの読み出し動作におけるしきい値電
流が、 Icell erased＋Icell virgin＜Isensing＜Icell written＋Icell virgin により与えられることを特徴とする不揮発性メモリデバ
イス。 - 【請求項２】センスアンプを構成する比較器のセンシン
グしきい値を低下させる手段を有する請求項１に記載の
不揮発性メモリデバイス。 - 【請求項３】センシングしきい値を低下させる手段は、
参照セルへ接続された比較器の一方の入力に対する入力
負荷と並列に接続した単位負荷である請求項２に記載の
不揮発性メモリデバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT83629A/87 | 1987-05-27 | ||
| IT8783629A IT1214246B (it) | 1987-05-27 | 1987-05-27 | Dispositivo di memoria non volatile ad elevato numero di cicli di modifica. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63306600A JPS63306600A (ja) | 1988-12-14 |
| JP3098012B2 true JP3098012B2 (ja) | 2000-10-10 |
Family
ID=11323385
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13005288A Expired - Fee Related JP3098012B2 (ja) | 1987-05-27 | 1988-05-27 | 多数回のプログラムサイクルに対して耐久性を有する不揮発性メモリデバイス |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4807188A (ja) |
| EP (1) | EP0293339B1 (ja) |
| JP (1) | JP3098012B2 (ja) |
| KR (1) | KR950008401B1 (ja) |
| DE (1) | DE3864449D1 (ja) |
| IT (1) | IT1214246B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7978515B2 (en) | 2007-03-23 | 2011-07-12 | Sharp Kabushiki Kaisha | Semiconductor storage device and electronic equipment therefor |
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