JP3336813B2 - 不揮発性半導体メモリ装置 - Google Patents
不揮発性半導体メモリ装置Info
- Publication number
- JP3336813B2 JP3336813B2 JP10667995A JP10667995A JP3336813B2 JP 3336813 B2 JP3336813 B2 JP 3336813B2 JP 10667995 A JP10667995 A JP 10667995A JP 10667995 A JP10667995 A JP 10667995A JP 3336813 B2 JP3336813 B2 JP 3336813B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- current
- memory device
- semiconductor memory
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 41
- 210000004027 cell Anatomy 0.000 claims description 152
- 210000000352 storage cell Anatomy 0.000 claims description 22
- 238000006243 chemical reaction Methods 0.000 claims description 20
- 238000003860 storage Methods 0.000 claims description 13
- 230000006870 function Effects 0.000 claims description 5
- 238000000034 method Methods 0.000 claims description 5
- 230000003247 decreasing effect Effects 0.000 claims description 2
- 230000004044 response Effects 0.000 claims 1
- 239000010408 film Substances 0.000 description 41
- 238000007792 addition Methods 0.000 description 15
- 238000004519 manufacturing process Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 8
- 239000000758 substrate Substances 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 238000009826 distribution Methods 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 101000622427 Homo sapiens Vang-like protein 1 Proteins 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 102100023517 Vang-like protein 1 Human genes 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 4
- 230000014759 maintenance of location Effects 0.000 description 4
- 230000007257 malfunction Effects 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 230000001771 impaired effect Effects 0.000 description 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 3
- 230000002123 temporal effect Effects 0.000 description 3
- 101000622430 Homo sapiens Vang-like protein 2 Proteins 0.000 description 2
- 102100023520 Vang-like protein 2 Human genes 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 101100279953 Arabidopsis thaliana ERECTA gene Proteins 0.000 description 1
- 101100044879 Schizosaccharomyces pombe (strain 972 / ATCC 24843) qrs1 gene Proteins 0.000 description 1
- LPQOADBMXVRBNX-UHFFFAOYSA-N ac1ldcw0 Chemical compound Cl.C1CN(C)CCN1C1=C(F)C=C2C(=O)C(C(O)=O)=CN3CCSC1=C32 LPQOADBMXVRBNX-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000006386 memory function Effects 0.000 description 1
- 239000004576 sand Substances 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
- G11C11/5642—Sensing or reading circuits; Data output circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
- G11C2211/563—Multilevel memory reading aspects
- G11C2211/5631—Concurrent multilevel reading of more than one cell
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
- G11C2211/563—Multilevel memory reading aspects
- G11C2211/5634—Reference cells
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、書換え可能な不揮発性
半導体メモリ装置に係り、さらに詳しくは、特にウィン
ドウの小さい不揮発性多値メモリの記憶保持特性、書換
え回数、および収率を実質的に向上させることが可能な
不揮発性半導体メモリ装置に関する。
半導体メモリ装置に係り、さらに詳しくは、特にウィン
ドウの小さい不揮発性多値メモリの記憶保持特性、書換
え回数、および収率を実質的に向上させることが可能な
不揮発性半導体メモリ装置に関する。
【０００２】
【従来の技術】不揮発性半導体メモリ装置では、選択さ
れたメモリセルを構成するトランジスタのデータを読み
取るために、差動アンプが用いられている。差動アンプ
では、選択されたメモリセルからの電位信号データまた
は電流信号データ（以下、総称して、「信号データ」と
も称する）を、基準電位または基準電流（以下、総称し
て、「基準データ」とも称する）と比較し、信号データ
の０，１判定を行っている。たとえば、信号データが、
基準データよりも小さい場合には、信号データを０デー
タと判定し、その逆の場合には、１データと判定する。
れたメモリセルを構成するトランジスタのデータを読み
取るために、差動アンプが用いられている。差動アンプ
では、選択されたメモリセルからの電位信号データまた
は電流信号データ（以下、総称して、「信号データ」と
も称する）を、基準電位または基準電流（以下、総称し
て、「基準データ」とも称する）と比較し、信号データ
の０，１判定を行っている。たとえば、信号データが、
基準データよりも小さい場合には、信号データを０デー
タと判定し、その逆の場合には、１データと判定する。
【０００３】基準データの作成方法の一例として、メモ
リセルと同じ回路構成のレファレンスセルを用いること
がある。
リセルと同じ回路構成のレファレンスセルを用いること
がある。
【０００４】
【発明が解決しようとする課題】ところが、従来の不揮
発性半導体メモリ装置では、図１１（Ａ）に示すよう
に、０データ（読み出し時にオフ）が記憶してあるメモ
リセルのしきい値電圧Ｖth0 は、トランジスタの書換え
特性の劣化、記憶保持の劣化、製造ばらつきなどによ
り、時間の経過（グラフの横軸，ｌｏｇｔ）と共に低下
してしまう場合がある。この場合、データ読み出し時の
ゲート電圧Ｖr よりも低下し、誤作動を生じるおそれが
ある。なお、図１１（Ａ）中において、Ｖth1 は、１デ
ータ（読み出し時にオン）が記憶してあるメモリセルの
しきい値電圧変化を示す。
発性半導体メモリ装置では、図１１（Ａ）に示すよう
に、０データ（読み出し時にオフ）が記憶してあるメモ
リセルのしきい値電圧Ｖth0 は、トランジスタの書換え
特性の劣化、記憶保持の劣化、製造ばらつきなどによ
り、時間の経過（グラフの横軸，ｌｏｇｔ）と共に低下
してしまう場合がある。この場合、データ読み出し時の
ゲート電圧Ｖr よりも低下し、誤作動を生じるおそれが
ある。なお、図１１（Ａ）中において、Ｖth1 は、１デ
ータ（読み出し時にオン）が記憶してあるメモリセルの
しきい値電圧変化を示す。
【０００５】この状態を、メモリセルからの電流につい
て観察すれば、図１１（Ｂ）に示すようになる。０デー
タが記憶してあるメモリセルから読み出される電流ｉr0
は、時間の経過と共に、増大する。なお、１データが記
憶してあるメモリセルから読み出される電流ｉr1は、こ
の例の場合には、時間の経過によらずほとんど一定であ
る。メモリセルを構成するトランジスタが、フローティ
ングゲートを有するトランジスタである場合に、１デー
タが記憶してあるメモリセルのフローティングゲートに
は、電子が注入されていない状態であるからである。
て観察すれば、図１１（Ｂ）に示すようになる。０デー
タが記憶してあるメモリセルから読み出される電流ｉr0
は、時間の経過と共に、増大する。なお、１データが記
憶してあるメモリセルから読み出される電流ｉr1は、こ
の例の場合には、時間の経過によらずほとんど一定であ
る。メモリセルを構成するトランジスタが、フローティ
ングゲートを有するトランジスタである場合に、１デー
タが記憶してあるメモリセルのフローティングゲートに
は、電子が注入されていない状態であるからである。
【０００６】一方、基準データを作成するためのレファ
レンスセルとしては、従来では、読み出し時にオンとな
る（１データが記憶してある）トランジスタを用い、読
み出し時の基準電流ｉrpが、ｉr1の一定割合、たとえば
約１／４程度になるように設定しているため、時間の経
過と共に、たとえｉr1が変化したとしても、基準電流ｉ
rpはｉr1の一定割合で変化するので、１データ検出時に
は、誤作動は回避される。一方、０データが記憶してあ
るメモリセルから読み出される電流ｉr0が変化し出し
て、ある時点で、基準電流ｉrpを追い越してしまうと、
誤作動するおそれがある。
レンスセルとしては、従来では、読み出し時にオンとな
る（１データが記憶してある）トランジスタを用い、読
み出し時の基準電流ｉrpが、ｉr1の一定割合、たとえば
約１／４程度になるように設定しているため、時間の経
過と共に、たとえｉr1が変化したとしても、基準電流ｉ
rpはｉr1の一定割合で変化するので、１データ検出時に
は、誤作動は回避される。一方、０データが記憶してあ
るメモリセルから読み出される電流ｉr0が変化し出し
て、ある時点で、基準電流ｉrpを追い越してしまうと、
誤作動するおそれがある。
【０００７】特に、近年、不揮発性半導体メモリ装置の
多値化の動きが活発化してきているが、この多値記憶に
あっては上述した問題はさらに深刻である。多値メモリ
セルとしては、２値の場合と同様に、たとえばフローテ
ィングゲートを有するトランジスタが用いられるが、こ
の場合、しきい値電圧をさらに細かいレベルで制御する
必要があるからである。
多値化の動きが活発化してきているが、この多値記憶に
あっては上述した問題はさらに深刻である。多値メモリ
セルとしては、２値の場合と同様に、たとえばフローテ
ィングゲートを有するトランジスタが用いられるが、こ
の場合、しきい値電圧をさらに細かいレベルで制御する
必要があるからである。
【０００８】ここで、Ｖ（０，０）、Ｖ（０，１）、Ｖ
（１，０）、Ｖ（１，１）の４値を記憶可能なメモリセ
ルの１例を用いて考察すると、レベル０〜レベル３のし
きい値電圧分布は、図１２に示すように、レベル３
（１，１）が１．５Ｖ〜３Ｖ、レベル２（１，０）が
３．７Ｖ〜４Ｖ、レベル１（０，１）が４．６Ｖ〜４．
９Ｖ、レベル０（０，０）が５．６〜５．９Ｖである。
そして、多値メモリセルに書き込んだ直後のしきい値電
圧の分布は、図１２に示すように急峻である。
（１，０）、Ｖ（１，１）の４値を記憶可能なメモリセ
ルの１例を用いて考察すると、レベル０〜レベル３のし
きい値電圧分布は、図１２に示すように、レベル３
（１，１）が１．５Ｖ〜３Ｖ、レベル２（１，０）が
３．７Ｖ〜４Ｖ、レベル１（０，１）が４．６Ｖ〜４．
９Ｖ、レベル０（０，０）が５．６〜５．９Ｖである。
そして、多値メモリセルに書き込んだ直後のしきい値電
圧の分布は、図１２に示すように急峻である。
【０００９】この４レベルにわたってデータが記憶され
る多値メモリセルからのデータ読み出しは、従来、たと
えば読み出すセルのしきい値電圧とレベル１〜レベル３
とを比較することにより記憶値の判定を行う。すなわち
電圧レベルでの比較によりデータの判定を行う。
る多値メモリセルからのデータ読み出しは、従来、たと
えば読み出すセルのしきい値電圧とレベル１〜レベル３
とを比較することにより記憶値の判定を行う。すなわち
電圧レベルでの比較によりデータの判定を行う。
【００１０】ところが、製造した直後は急峻だったしき
い値電圧分布も、書き込みを繰り返すうちにしきい値電
圧のバラツキも大きくなり、しかも保持特性が劣化し、
しきい値電圧にずれが生じることから、たとえば図１３
に示すように、一定読出電圧Ｖr11 、Ｖr10 、Ｖr00 で
センスした場合、図中矢印で示す時間より長い記憶時間
で誤動作となる。
い値電圧分布も、書き込みを繰り返すうちにしきい値電
圧のバラツキも大きくなり、しかも保持特性が劣化し、
しきい値電圧にずれが生じることから、たとえば図１３
に示すように、一定読出電圧Ｖr11 、Ｖr10 、Ｖr00 で
センスした場合、図中矢印で示す時間より長い記憶時間
で誤動作となる。
【００１１】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、特にウィンドウの小さい不揮発
性多値メモリの記憶保持特性、書換え回数、および収率
を実質的に向上させることが可能な不揮発性半導体メモ
リ装置を提供することにある。
のであり、その目的は、特にウィンドウの小さい不揮発
性多値メモリの記憶保持特性、書換え回数、および収率
を実質的に向上させることが可能な不揮発性半導体メモ
リ装置を提供することにある。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る不揮発性半導体メモリ装置は、少なく
とも３値を記憶可能な多値記憶セルと、それぞれが前記
多値記憶セルの異なる記憶値を記憶可能な当該多値記憶
セルの記憶多値数に応じた数のレファレンスセルと、前
記多値記憶セルのデータ読み出し時に、前記複数のレフ
ァレンスセルのうちの少なくとも２セルからの電流出力
の中間値またはそのｋ倍を発生させる中間値発生回路
と、前記中間値発生回路の出力と前記多値記憶セルの出
力またはそのｋ倍とを比較することにより、当該多値記
憶セルに記憶されている値を判定する比較判定回路とを
有する。ここでｋは正の数であり、中間値のｋ倍の出力
は多値記憶セルの出力のｋ倍と比較するものとする。
に、本発明に係る不揮発性半導体メモリ装置は、少なく
とも３値を記憶可能な多値記憶セルと、それぞれが前記
多値記憶セルの異なる記憶値を記憶可能な当該多値記憶
セルの記憶多値数に応じた数のレファレンスセルと、前
記多値記憶セルのデータ読み出し時に、前記複数のレフ
ァレンスセルのうちの少なくとも２セルからの電流出力
の中間値またはそのｋ倍を発生させる中間値発生回路
と、前記中間値発生回路の出力と前記多値記憶セルの出
力またはそのｋ倍とを比較することにより、当該多値記
憶セルに記憶されている値を判定する比較判定回路とを
有する。ここでｋは正の数であり、中間値のｋ倍の出力
は多値記憶セルの出力のｋ倍と比較するものとする。
【００１３】前記複数のレファレンスセルは、所定数の
多値記憶セル毎に設けられる。また、前記所定数のメモ
リセルと複数のレファレンスセルとは、同一のワード線
により接続することにより、これらを同時に駆動（書き
込み、ないし読み出し）することができる。ただし、ほ
ぼ同時に駆動できれば、必ずしも同一のワード線で接続
する必要はない。
多値記憶セル毎に設けられる。また、前記所定数のメモ
リセルと複数のレファレンスセルとは、同一のワード線
により接続することにより、これらを同時に駆動（書き
込み、ないし読み出し）することができる。ただし、ほ
ぼ同時に駆動できれば、必ずしも同一のワード線で接続
する必要はない。
【００１４】前記メモリセルおよびレファレンスセル
は、電荷の蓄積量の増減ないしは極性の反転などにより
データを保持する機能を有するトランジスタであれば、
特に限定されることはなく、たとえば電荷の蓄積が可能
なフローティングゲートを有するトランジスタ、電荷ト
ラップ機能を持つ絶縁膜を有するトランジスタ、強誘電
体膜を有するトランジスタなどで構成することができ
る。
は、電荷の蓄積量の増減ないしは極性の反転などにより
データを保持する機能を有するトランジスタであれば、
特に限定されることはなく、たとえば電荷の蓄積が可能
なフローティングゲートを有するトランジスタ、電荷ト
ラップ機能を持つ絶縁膜を有するトランジスタ、強誘電
体膜を有するトランジスタなどで構成することができ
る。
【００１５】本発明では、前記中間値発生回路は、前記
複数のレファレンスセルの出力線のうちの少なくとも２
つを選択して出力線に流れる各電流値を単純加算または
重み付け加算（加重加算）する加算回路と、前記加算回
路の加算値の電流を受けて、加算される複数の電流値の
中間値またはそのｋ倍の値の電流を発生するようにチャ
ネル幅をチャネル長で除した値相互の関係を、所定の比
率としてあるトランジスタにより構成されている。
複数のレファレンスセルの出力線のうちの少なくとも２
つを選択して出力線に流れる各電流値を単純加算または
重み付け加算（加重加算）する加算回路と、前記加算回
路の加算値の電流を受けて、加算される複数の電流値の
中間値またはそのｋ倍の値の電流を発生するようにチャ
ネル幅をチャネル長で除した値相互の関係を、所定の比
率としてあるトランジスタにより構成されている。
【００１６】また、本発明では、前記中間値発生回路と
前記比較判定回路とが一体となり、前記中間値発生回路
の一部を構成するトランジスタが、前記比較判定回路を
構成する差動アンプの一部のトランジスタを兼ねている
ように構成することができる。この場合において、本発
明では、前記加算回路の出力電流を電圧に変換する第１
の電流−電圧変換トランジスタと、前記第１の電流−電
圧変換トランジスタの出力線が接続され、前記差動アン
プの一部のトランジスタを構成する差動アンプ用第１ト
ランジスタと、前記多値記憶セルの出力線の信号電流を
電圧に変換する第２の電流−電圧変換トランジスタと、
前記第２の電流−電圧変換トランジスタの出力線が接続
され、前記差動アンプの一部のトランジスタを構成する
差動アンプ用第２トランジスタと、を少なくとも有し、
これら第１の電流−電圧変換トランジスタ、第２の電流
−電圧変換トランジスタ、差動アンプ用第１トランジス
タ、差動アンプ用第２トランジスタにおける各チャネル
幅を各チャネル長で除した値相互の関係を、所定の比率
とすることにより、前記中間値またはそのｋ倍の値と多
値記憶セルの信号電流またはそのｋ倍の値との比較判定
を可能とする。
前記比較判定回路とが一体となり、前記中間値発生回路
の一部を構成するトランジスタが、前記比較判定回路を
構成する差動アンプの一部のトランジスタを兼ねている
ように構成することができる。この場合において、本発
明では、前記加算回路の出力電流を電圧に変換する第１
の電流−電圧変換トランジスタと、前記第１の電流−電
圧変換トランジスタの出力線が接続され、前記差動アン
プの一部のトランジスタを構成する差動アンプ用第１ト
ランジスタと、前記多値記憶セルの出力線の信号電流を
電圧に変換する第２の電流−電圧変換トランジスタと、
前記第２の電流−電圧変換トランジスタの出力線が接続
され、前記差動アンプの一部のトランジスタを構成する
差動アンプ用第２トランジスタと、を少なくとも有し、
これら第１の電流−電圧変換トランジスタ、第２の電流
−電圧変換トランジスタ、差動アンプ用第１トランジス
タ、差動アンプ用第２トランジスタにおける各チャネル
幅を各チャネル長で除した値相互の関係を、所定の比率
とすることにより、前記中間値またはそのｋ倍の値と多
値記憶セルの信号電流またはそのｋ倍の値との比較判定
を可能とする。
【００１７】また、本発明では、前記第１の電流−電圧
変換トランジスタと第２の電流−電圧変換トランジスタ
との電圧変換動作を安定させると共に、前記差動アンプ
の初期状態を設定するためのトランジスタが付加してあ
ることが好ましい。
変換トランジスタと第２の電流−電圧変換トランジスタ
との電圧変換動作を安定させると共に、前記差動アンプ
の初期状態を設定するためのトランジスタが付加してあ
ることが好ましい。
【００１８】
【作用】本発明に係る不揮発性半導体メモリ装置では、
レファレンスセルとして、複数配置され、これらのう
ち、多値記憶セルの記憶値に対応付けされたセルにその
記憶値が記憶される。そして、選択された多値記憶セル
の読み出し時には、基準データとして、複数のレファレ
ンスセルのうちの少なくとも２セルからの電流出力の中
間値またはそのｋ倍が発生されて用いられる。このた
め、この中間値またはそのｋ倍の電流は、時間の経過と
共に、多値記憶セルの読み出し時の２データまたはその
ｋ倍の間（ウィンドウ）を通るように変化する。したが
って、書換え特性の劣化あるいは記憶保持特性の劣化な
どによらず、多値記憶セルに記憶してあるデータの判定
を正確に行うことができる。また、多値記憶セルを構成
するトランジスタに製造ばらつきがあったとしても、レ
ファレンスセルを構成するトランジスタにも同様な製造
ばらつきがあると考えられ、また、比較判定回路の基準
となる基準データは、上述した理由により、ウィンドウ
間に位置するので、結果としては、データの読み出しの
正確性が損なわれることはない。したがって、不揮発性
半導体メモリ装置の収率も向上する。
レファレンスセルとして、複数配置され、これらのう
ち、多値記憶セルの記憶値に対応付けされたセルにその
記憶値が記憶される。そして、選択された多値記憶セル
の読み出し時には、基準データとして、複数のレファレ
ンスセルのうちの少なくとも２セルからの電流出力の中
間値またはそのｋ倍が発生されて用いられる。このた
め、この中間値またはそのｋ倍の電流は、時間の経過と
共に、多値記憶セルの読み出し時の２データまたはその
ｋ倍の間（ウィンドウ）を通るように変化する。したが
って、書換え特性の劣化あるいは記憶保持特性の劣化な
どによらず、多値記憶セルに記憶してあるデータの判定
を正確に行うことができる。また、多値記憶セルを構成
するトランジスタに製造ばらつきがあったとしても、レ
ファレンスセルを構成するトランジスタにも同様な製造
ばらつきがあると考えられ、また、比較判定回路の基準
となる基準データは、上述した理由により、ウィンドウ
間に位置するので、結果としては、データの読み出しの
正確性が損なわれることはない。したがって、不揮発性
半導体メモリ装置の収率も向上する。
【００１９】
【実施例】以下、本発明に係る不揮発性半導体メモリ装
置を、図面に示す実施例に基づき、詳細に説明する。図
１は本発明の一実施例に係る不揮発性半導体メモリ装置
の概略構成図である。
置を、図面に示す実施例に基づき、詳細に説明する。図
１は本発明の一実施例に係る不揮発性半導体メモリ装置
の概略構成図である。
【００２０】図１に示すように、本実施例の不揮発性半
導体メモリ装置は、ＮＯＲ型のメモリであり、多値メモ
リセル２が、マトリックス状に配置してある。各多値メ
モリセル２は、本実施例では、フローティングゲートを
有するトランジスタで構成される。フローティングゲー
トを有するトランジスタでは、図２（Ａ）に示すよう
に、半導体基板３の表面領域あるいはウェルに形成され
たソース・ドレイン領域４，４間のチャネル形成領域６
上に、ゲート絶縁膜８を介して、フローティングゲート
１０、中間絶縁膜１２およびコントロールゲート１４が
積層してある。このトランジスタでは、コントロールゲ
ート１４（ワード線）とソース・ドレイン領域４，４
（ビット線およびソース）とに印加される電圧を制御す
ることにより、ＦＮ(Fowler Nordheim) 効果などを利用
して、フローティングゲート１０に電子を注入または引
き抜きすることにより、トランジスタのしきい値電圧を
変化させ、３値以上のデータ、たとえばＶ（０，０）、
Ｖ（０，１）、Ｖ（１，０）、Ｖ（１，１）の４値のデ
ータの書き込み消去を行うことができる。Ｖ（０，
０）、Ｖ（０，１）、Ｖ（１，０）、Ｖ（１，１）の４
値を記憶可能なメモリセルの場合、レベル０〜レベル３
のしきい値電圧分布は、図１２に示すように、レベル３
（１，１）が１．５Ｖ〜３Ｖ、レベル２（１，０）が
３．７Ｖ〜４Ｖ、レベル１（０，１）が４．６Ｖ〜４．
９Ｖ、レベル０（０，０）が５．６〜５．９Ｖである。
そして、多値メモリセルに書き込んだ直後のしきい値電
圧の分布は、図１２に示すように急峻である。
導体メモリ装置は、ＮＯＲ型のメモリであり、多値メモ
リセル２が、マトリックス状に配置してある。各多値メ
モリセル２は、本実施例では、フローティングゲートを
有するトランジスタで構成される。フローティングゲー
トを有するトランジスタでは、図２（Ａ）に示すよう
に、半導体基板３の表面領域あるいはウェルに形成され
たソース・ドレイン領域４，４間のチャネル形成領域６
上に、ゲート絶縁膜８を介して、フローティングゲート
１０、中間絶縁膜１２およびコントロールゲート１４が
積層してある。このトランジスタでは、コントロールゲ
ート１４（ワード線）とソース・ドレイン領域４，４
（ビット線およびソース）とに印加される電圧を制御す
ることにより、ＦＮ(Fowler Nordheim) 効果などを利用
して、フローティングゲート１０に電子を注入または引
き抜きすることにより、トランジスタのしきい値電圧を
変化させ、３値以上のデータ、たとえばＶ（０，０）、
Ｖ（０，１）、Ｖ（１，０）、Ｖ（１，１）の４値のデ
ータの書き込み消去を行うことができる。Ｖ（０，
０）、Ｖ（０，１）、Ｖ（１，０）、Ｖ（１，１）の４
値を記憶可能なメモリセルの場合、レベル０〜レベル３
のしきい値電圧分布は、図１２に示すように、レベル３
（１，１）が１．５Ｖ〜３Ｖ、レベル２（１，０）が
３．７Ｖ〜４Ｖ、レベル１（０，１）が４．６Ｖ〜４．
９Ｖ、レベル０（０，０）が５．６〜５．９Ｖである。
そして、多値メモリセルに書き込んだ直後のしきい値電
圧の分布は、図１２に示すように急峻である。
【００２１】４値の書き込みは、たとえば、まず消去に
よってしきい値電圧をレベル０以上に動かし、次に書き
込みバイアス電圧を印加しながらフローティングゲート
に電子を注入し、書き込み動作を中止しては書き込まれ
た状態を読み出すことを繰り返すベリファイによって上
述した所望のしきい値電圧になった時点で終了する。
よってしきい値電圧をレベル０以上に動かし、次に書き
込みバイアス電圧を印加しながらフローティングゲート
に電子を注入し、書き込み動作を中止しては書き込まれ
た状態を読み出すことを繰り返すベリファイによって上
述した所望のしきい値電圧になった時点で終了する。
【００２２】半導体基板３として、たとえばＰ型の単結
晶シリコンウェーハが用いられたときは、その表面領域
に、Ｎ型の単結晶シリコンウェーハが用いられたときに
は、その表面に形成されたＰ型ウェルに多値メモリセル
用トランジスタ２が形成される。ソース・ドレイン領域
４，４は、たとえばＮ型の不純物領域であり、フローテ
ィングゲート１０およびコントロールゲート１４の作製
後に、イオン注入を行うことにより形成される。ソース
・ドレイン領域４，４は、ＬＤＤ構造を有していてもよ
い。ゲート絶縁膜８は、たとえば膜厚８ｎｍ程度の酸化
シリコン膜で構成される。フローティングゲート１０
は、たとえばポリシリコン層で構成される。なお、図示
省略してあるが、フローティングゲート１０の側面は、
絶縁性サイドウォールで覆われている。中間絶縁膜１２
は、たとえば酸化シリコン膜、あるいはＯＮＯ膜（酸化
シリコン膜と窒化シリコン膜と酸化シリコン膜との積層
膜）などで構成され、その膜厚は、たとえば酸化シリコ
ン膜換算で１４ｎｍである。コントロールゲート１４
は、たとえばポリシリコン膜、あるいはポリサイド膜
（ポリシリコン膜とシリサイド膜との積層膜）などで構
成される。
晶シリコンウェーハが用いられたときは、その表面領域
に、Ｎ型の単結晶シリコンウェーハが用いられたときに
は、その表面に形成されたＰ型ウェルに多値メモリセル
用トランジスタ２が形成される。ソース・ドレイン領域
４，４は、たとえばＮ型の不純物領域であり、フローテ
ィングゲート１０およびコントロールゲート１４の作製
後に、イオン注入を行うことにより形成される。ソース
・ドレイン領域４，４は、ＬＤＤ構造を有していてもよ
い。ゲート絶縁膜８は、たとえば膜厚８ｎｍ程度の酸化
シリコン膜で構成される。フローティングゲート１０
は、たとえばポリシリコン層で構成される。なお、図示
省略してあるが、フローティングゲート１０の側面は、
絶縁性サイドウォールで覆われている。中間絶縁膜１２
は、たとえば酸化シリコン膜、あるいはＯＮＯ膜（酸化
シリコン膜と窒化シリコン膜と酸化シリコン膜との積層
膜）などで構成され、その膜厚は、たとえば酸化シリコ
ン膜換算で１４ｎｍである。コントロールゲート１４
は、たとえばポリシリコン膜、あるいはポリサイド膜
（ポリシリコン膜とシリサイド膜との積層膜）などで構
成される。
【００２３】図１に示すように、本実施例では、各行の
多値メモリセル２毎に、４個のレファレンスセル１６
ａ，１６ｂ，１６ｃ，１６ｄが配置され、同一のワード
線１８で同時に駆動可能になっている。多値メモリセル
２とレファレンスセル１６ａ，１６ｂ，１６ｃ，１６ｄ
とは、厚さ方向の構造が略同一であるトランジスタによ
り構成される。厚さ方向の構造が同一であるとは、多値
メモリセル２を構成するトランジスタが、図２（Ａ）に
示す構造のフローティングゲート１０を有するタイプの
トランジスタである場合には、レファレンスセル１６
ａ，１６ｂ，１６ｃ，１６ｄを構成するトランジスタ
も、同様な構造および膜厚を有するという意味であり、
トランジスタのチャネル長あるいはチャネル幅などが相
違しても良い。
多値メモリセル２毎に、４個のレファレンスセル１６
ａ，１６ｂ，１６ｃ，１６ｄが配置され、同一のワード
線１８で同時に駆動可能になっている。多値メモリセル
２とレファレンスセル１６ａ，１６ｂ，１６ｃ，１６ｄ
とは、厚さ方向の構造が略同一であるトランジスタによ
り構成される。厚さ方向の構造が同一であるとは、多値
メモリセル２を構成するトランジスタが、図２（Ａ）に
示す構造のフローティングゲート１０を有するタイプの
トランジスタである場合には、レファレンスセル１６
ａ，１６ｂ，１６ｃ，１６ｄを構成するトランジスタ
も、同様な構造および膜厚を有するという意味であり、
トランジスタのチャネル長あるいはチャネル幅などが相
違しても良い。
【００２４】各行のレファレンスセル１６ａ，１６ｂ，
１６ｃ，１６ｄは、記憶値があらかじめ決められてお
り、たとえば、多値メモリセル２にデータＶ（０，０）
〜Ｖ（１，１）のいずれかが書き込まれる毎に、レファ
レンスセル１６ａにはＶ（０，０）、レファレンスセル
１６ｂにはＶ（０，１）、レファレンスセル１６ｃには
Ｖ（１，０）、レファレンスセル１６ｄにはＶ（１，
１）がそれぞれ書き込まれる。特定のレファレンスセル
に同一のデータが何回も書き込まれた場合、蓄積効果が
生じる場合があり、それを避けるために、１つのレファ
レンスセルに特定のデータを繰り返し書き込むことをせ
ず、別のデータを交互に書き込むことも可能である。こ
の場合は、たとえばワード線１８にカウンタを接続し
て、現在レファレンスセル１６ａ〜１６ｄがどのデータ
を受け持っているかわかるようにしておく。
１６ｃ，１６ｄは、記憶値があらかじめ決められてお
り、たとえば、多値メモリセル２にデータＶ（０，０）
〜Ｖ（１，１）のいずれかが書き込まれる毎に、レファ
レンスセル１６ａにはＶ（０，０）、レファレンスセル
１６ｂにはＶ（０，１）、レファレンスセル１６ｃには
Ｖ（１，０）、レファレンスセル１６ｄにはＶ（１，
１）がそれぞれ書き込まれる。特定のレファレンスセル
に同一のデータが何回も書き込まれた場合、蓄積効果が
生じる場合があり、それを避けるために、１つのレファ
レンスセルに特定のデータを繰り返し書き込むことをせ
ず、別のデータを交互に書き込むことも可能である。こ
の場合は、たとえばワード線１８にカウンタを接続し
て、現在レファレンスセル１６ａ〜１６ｄがどのデータ
を受け持っているかわかるようにしておく。
【００２５】ワード線１８は、行デコーダ２０に接続し
てある。多値メモリセル２のトランジスタのドレイン領
域は、ビット線２２を通して、列デコーダ２４に接続し
てある。そして、レファレンスセル１６ａ，１６ｂ，１
６ｃ，１６ｄのトランジスタのドレイン領域は、ビット
線２２を通して、読出電圧／書き込み電圧切換回路５０
に接続してある。
てある。多値メモリセル２のトランジスタのドレイン領
域は、ビット線２２を通して、列デコーダ２４に接続し
てある。そして、レファレンスセル１６ａ，１６ｂ，１
６ｃ，１６ｄのトランジスタのドレイン領域は、ビット
線２２を通して、読出電圧／書き込み電圧切換回路５０
に接続してある。
【００２６】行デコーダ２０、列デコーダ２４および読
出電圧／書き込み電圧切換回路５０には、書き込み電圧
駆動回路２６および読み出し電圧駆動回路２８が接続し
てある。これら駆動回路２６，２８で設定された電圧
は、行デコーダ２０により選択されたワード線１８と、
列デコーダ２４、読出電圧／書き込み電圧切換回路５０
により選択されたビット線２２を通して、特定の多値メ
モリセル２およびレファレンスセル１６ａ，１６ｂ，１
６ｃ，１６ｄに印加され、データの消去および書き込み
がなされる。
出電圧／書き込み電圧切換回路５０には、書き込み電圧
駆動回路２６および読み出し電圧駆動回路２８が接続し
てある。これら駆動回路２６，２８で設定された電圧
は、行デコーダ２０により選択されたワード線１８と、
列デコーダ２４、読出電圧／書き込み電圧切換回路５０
により選択されたビット線２２を通して、特定の多値メ
モリセル２およびレファレンスセル１６ａ，１６ｂ，１
６ｃ，１６ｄに印加され、データの消去および書き込み
がなされる。
【００２７】レファレンスセル１６ａ，１６ｂ，１６
ｃ，１６ｄが接続されたビット線２２には、読出電圧／
書き込み電圧切換回路５０を介して（あるいは直接的
に）、ビット線２２から検出される２つの電流値を選択
して単純加算または加重加算（和算）して、その中間値
またはそのｋ倍の値を発生する中間値発生回路３０が接
続される。中間値発生回路３０は、たとえば後述して図
５に示すように、各レファレンスセル１６ａ，１６ｂ，
１６ｃ，１６ｄが接続されたビット線２２にそれぞれ設
けられ、ゲート電圧の制御によりオン／オフされるＭＯ
Ｓトランジスタと、これらＭＯＳトランジスタの出力配
線を接続する、いわゆるワイヤードオア配線と、このワ
イヤードオア配線の電流出力を１／２するようにサイズ
（Ｗ／Ｌ）が調整された複数のＭＯＳトランジスタによ
り構成される。このとき、ワイヤード配線により単純加
算が行われる。
ｃ，１６ｄが接続されたビット線２２には、読出電圧／
書き込み電圧切換回路５０を介して（あるいは直接的
に）、ビット線２２から検出される２つの電流値を選択
して単純加算または加重加算（和算）して、その中間値
またはそのｋ倍の値を発生する中間値発生回路３０が接
続される。中間値発生回路３０は、たとえば後述して図
５に示すように、各レファレンスセル１６ａ，１６ｂ，
１６ｃ，１６ｄが接続されたビット線２２にそれぞれ設
けられ、ゲート電圧の制御によりオン／オフされるＭＯ
Ｓトランジスタと、これらＭＯＳトランジスタの出力配
線を接続する、いわゆるワイヤードオア配線と、このワ
イヤードオア配線の電流出力を１／２するようにサイズ
（Ｗ／Ｌ）が調整された複数のＭＯＳトランジスタによ
り構成される。このとき、ワイヤード配線により単純加
算が行われる。
【００２８】中間値発生回路３０の出力は、比較判定回
路３２の一方の第１入力端子３２ａに接続される。比較
判定回路３２の他方の第２入力端子３２ｂには、列デコ
ーダ２４により選択されたビット線２２を通して、読み
出し時に選択された多値メモリセル２に記憶してあるデ
ータ（本実施例では、電流）が入力する。なお、中間値
発生回路３０の一部と比較判定回路３２とは、後述する
ように一体化することができる。
路３２の一方の第１入力端子３２ａに接続される。比較
判定回路３２の他方の第２入力端子３２ｂには、列デコ
ーダ２４により選択されたビット線２２を通して、読み
出し時に選択された多値メモリセル２に記憶してあるデ
ータ（本実施例では、電流）が入力する。なお、中間値
発生回路３０の一部と比較判定回路３２とは、後述する
ように一体化することができる。
【００２９】多値メモリセル２およびレファレンスセル
１６ａ，１６ｂ，１６ｃ，１６ｄに記憶してあるデータ
を消去するには、ワード線１８、ビット線２２、ソー
ス、基板に所定電圧、たとえばワード線１８に１８〜２
０Ｖ、ビット線２２に０Ｖ、ソース、基板に０Ｖを印加
してフローティングゲートへ電子を注入すればよい。
１６ａ，１６ｂ，１６ｃ，１６ｄに記憶してあるデータ
を消去するには、ワード線１８、ビット線２２、ソー
ス、基板に所定電圧、たとえばワード線１８に１８〜２
０Ｖ、ビット線２２に０Ｖ、ソース、基板に０Ｖを印加
してフローティングゲートへ電子を注入すればよい。
【００３０】図１に示す行デコーダ２０および列デコー
ダ２４により選択される特定の多値メモリセル２に、デ
ータＶ（０，０）、Ｖ（０，１）、Ｖ（１，０）、Ｖ
（１，１）を書き込むには、消去によってしきい値電圧
を揃えた後、書き込み電圧駆動回路２６から、特定の多
値メモリセル２のワード線１８へたとえば−１０Ｖ、ビ
ット線２２へたとえば＋５Ｖの書き込みバイアス電圧を
印加しながらフローティングゲートから電子を引き出
し、ベリファイ動作によって上述した所望のしきい値電
圧Ｖ(0,0)0、Ｖ(0,1)0、Ｖ(1,0)0、Ｖ(1,1)0になった時
点で終了する。
ダ２４により選択される特定の多値メモリセル２に、デ
ータＶ（０，０）、Ｖ（０，１）、Ｖ（１，０）、Ｖ
（１，１）を書き込むには、消去によってしきい値電圧
を揃えた後、書き込み電圧駆動回路２６から、特定の多
値メモリセル２のワード線１８へたとえば−１０Ｖ、ビ
ット線２２へたとえば＋５Ｖの書き込みバイアス電圧を
印加しながらフローティングゲートから電子を引き出
し、ベリファイ動作によって上述した所望のしきい値電
圧Ｖ(0,0)0、Ｖ(0,1)0、Ｖ(1,0)0、Ｖ(1,1)0になった時
点で終了する。
【００３１】図１に示す行デコーダ２０および列デコー
ダ２４により選択される特定の多値メモリセル２からの
データの読み出し時には、読み出し電圧駆動回路２８か
ら、特定の多値メモリセル２のワード線１８およびビッ
ト線２２へ、所定電圧、たとえばワード線１８に
Ｖr00 、Ｖr10 、Ｖr11 などの電圧（３Ｖ〜５．５
Ｖ）、ビット線に〜１Ｖを印加する。
ダ２４により選択される特定の多値メモリセル２からの
データの読み出し時には、読み出し電圧駆動回路２８か
ら、特定の多値メモリセル２のワード線１８およびビッ
ト線２２へ、所定電圧、たとえばワード線１８に
Ｖr00 、Ｖr10 、Ｖr11 などの電圧（３Ｖ〜５．５
Ｖ）、ビット線に〜１Ｖを印加する。
【００３２】本実施例では、特定の多値メモリセル２か
らのデータの読み出しと同時に、その特定の多値メモリ
セル２と同じワード線１８で接続してある４個のレファ
レンスセル１６ａ，１６ｂ，１６ｃ，１６ｄからも同時
にデータを読み出す。選択された多値メモリセル２から
読み出されたデータ電流は、ビット線２２、列デコーダ
２４を通して、比較判定回路３２の第２入力端子３２ｂ
へ入力する。一方のレファレンスセル１６ａ，１６ｂ，
１６ｃ，１６ｄから読み出されたレファレンスデータ電
流ｉr00 、ｉr01 、ｉr10 、ｉr11 は、読出電圧／書き
込み電圧切換回路５０を通して中間値発生回路３０に入
力する。中間値発生回路３０において、入力した４つの
電流のうちの２つが選択的に加算され、さらに２つの電
流値を有する中間値またはそのｋ倍の値の電流Ｉreが生
成され、この中間値電流Ｉreが比較判定回路３２の第１
入力端子３２ａへ入力する。
らのデータの読み出しと同時に、その特定の多値メモリ
セル２と同じワード線１８で接続してある４個のレファ
レンスセル１６ａ，１６ｂ，１６ｃ，１６ｄからも同時
にデータを読み出す。選択された多値メモリセル２から
読み出されたデータ電流は、ビット線２２、列デコーダ
２４を通して、比較判定回路３２の第２入力端子３２ｂ
へ入力する。一方のレファレンスセル１６ａ，１６ｂ，
１６ｃ，１６ｄから読み出されたレファレンスデータ電
流ｉr00 、ｉr01 、ｉr10 、ｉr11 は、読出電圧／書き
込み電圧切換回路５０を通して中間値発生回路３０に入
力する。中間値発生回路３０において、入力した４つの
電流のうちの２つが選択的に加算され、さらに２つの電
流値を有する中間値またはそのｋ倍の値の電流Ｉreが生
成され、この中間値電流Ｉreが比較判定回路３２の第１
入力端子３２ａへ入力する。
【００３３】中間値電流ｉreの長期時間経過に対する変
化は、図３の曲線ｉre00で表わすことができる。すなわ
ち、データＶ（０，０）が記憶してある多値メモリセル
２から読み出されるデータ電流ｉdata(0,0) の変化に合
わせて、中間値電流ｉre00も変化し、ウィンドウの中間
に位置しようとする。その結果、図１に示す比較判定回
路３２では、第１入力端子３２ａへ入力される中間値電
流ｉre00に基づき、第２入力端子３２ｂへ入力される選
択された多値メモリセルの読み出し電流ｉdata (0,0) 、
ｉdata(0,1) のＶ（０，０）、Ｖ（０，１）の判定を正
確に行うことができる。第２入力端子３２ｂへ入力され
る選択された多値メモリセルの読み出し電流ｉ
data(0,0) 、ｉdata(0,1) 、ｉdata(1,0) 、ｉ
data(1,1) またはそれらのｋ倍の値と、中間値電流ｉre
（ｉre(0,0),ｉre(1,0),ｉre(1,1) ）またはそれらのｋ
倍の値との大小比較により、多値メモリセル２には、デ
ータＶ（０，０）、Ｖ（０，１）、Ｖ（１，０）、Ｖ
（１，１）のうちのいずれが記憶してあると判定でき
る。
化は、図３の曲線ｉre00で表わすことができる。すなわ
ち、データＶ（０，０）が記憶してある多値メモリセル
２から読み出されるデータ電流ｉdata(0,0) の変化に合
わせて、中間値電流ｉre00も変化し、ウィンドウの中間
に位置しようとする。その結果、図１に示す比較判定回
路３２では、第１入力端子３２ａへ入力される中間値電
流ｉre00に基づき、第２入力端子３２ｂへ入力される選
択された多値メモリセルの読み出し電流ｉdata (0,0) 、
ｉdata(0,1) のＶ（０，０）、Ｖ（０，１）の判定を正
確に行うことができる。第２入力端子３２ｂへ入力され
る選択された多値メモリセルの読み出し電流ｉ
data(0,0) 、ｉdata(0,1) 、ｉdata(1,0) 、ｉ
data(1,1) またはそれらのｋ倍の値と、中間値電流ｉre
（ｉre(0,0),ｉre(1,0),ｉre(1,1) ）またはそれらのｋ
倍の値との大小比較により、多値メモリセル２には、デ
ータＶ（０，０）、Ｖ（０，１）、Ｖ（１，０）、Ｖ
（１，１）のうちのいずれが記憶してあると判定でき
る。
【００３４】この比較判定回路３２による判定は、図３
に示すように、時間の経過と共に、メモリセルの記憶特
性あるいは書換え特性が劣化したとしても、従来に比較
して、一桁以上の長期間にわたり、正確性を保ち続ける
ことができる。また、多値メモリセル２に製造ばらつき
があったとしても、レファレンスセル１６ａ，１６ｂ，
１６ｃ，１６ｄにも同様な製造ばらつきがあると考えら
れ、また、比較判定回路３２の基準となる基準データ
（中間値またはそのｋ倍の電流）は、上述した理由によ
り、ウィンドウ間に位置するので、結果としては、デー
タの読み出しの正確性が損なわれることはない。
に示すように、時間の経過と共に、メモリセルの記憶特
性あるいは書換え特性が劣化したとしても、従来に比較
して、一桁以上の長期間にわたり、正確性を保ち続ける
ことができる。また、多値メモリセル２に製造ばらつき
があったとしても、レファレンスセル１６ａ，１６ｂ，
１６ｃ，１６ｄにも同様な製造ばらつきがあると考えら
れ、また、比較判定回路３２の基準となる基準データ
（中間値またはそのｋ倍の電流）は、上述した理由によ
り、ウィンドウ間に位置するので、結果としては、デー
タの読み出しの正確性が損なわれることはない。
【００３５】なお、本発明は、上述した実施例に限定さ
れるものではなく、本発明の範囲内で種々に改変するこ
とができる。たとえば、前記実施例では、フローティン
グゲートに電子を徐々に放出して所望のデータを書き込
む場合について説明したが、本発明はこれに限定され
ず、フローティングゲートから電子を徐々に注入する場
合でもよい。
れるものではなく、本発明の範囲内で種々に改変するこ
とができる。たとえば、前記実施例では、フローティン
グゲートに電子を徐々に放出して所望のデータを書き込
む場合について説明したが、本発明はこれに限定され
ず、フローティングゲートから電子を徐々に注入する場
合でもよい。
【００３６】また、図１に示す実施例では、書き込み電
圧駆動回路２６および読み出し電圧駆動回路２８は、多
値メモリセル２とレファレンスセル１６ａ，１６ｂ，１
６ｃ，１６ｄとで共用したが、それぞれについて別途配
置することも可能である。
圧駆動回路２６および読み出し電圧駆動回路２８は、多
値メモリセル２とレファレンスセル１６ａ，１６ｂ，１
６ｃ，１６ｄとで共用したが、それぞれについて別途配
置することも可能である。
【００３７】また、多値メモリセル２とレファレンスセ
ル１６ａ，１６ｂ，１６ｃ，１６ｄとは、必ずしも同一
のワード線１８で、同時に駆動する必要はなく、別々の
ワード線と、別々の駆動回路を用いて、ほぼ同時に駆動
するように構成することもできる。また、これら駆動回
路の配置位置は、図１に示す実施例に限定されず、レフ
ァレンスセル１６ａ，１６ｂ，１６ｃ，１６ｄと多値メ
モリセル２との間、あるいはその他の位置に配置するこ
とも可能である。
ル１６ａ，１６ｂ，１６ｃ，１６ｄとは、必ずしも同一
のワード線１８で、同時に駆動する必要はなく、別々の
ワード線と、別々の駆動回路を用いて、ほぼ同時に駆動
するように構成することもできる。また、これら駆動回
路の配置位置は、図１に示す実施例に限定されず、レフ
ァレンスセル１６ａ，１６ｂ，１６ｃ，１６ｄと多値メ
モリセル２との間、あるいはその他の位置に配置するこ
とも可能である。
【００３８】また、多値メモリセル２およびレファレン
スセル１６ａ，１６ｂ，１６ｃ，１６ｄの回路構成は、
図１に示す例に限定されず、図４（Ａ）に示すように、
ソース線４０が各列毎に分割されたタイプ、あるいは図
４（Ｂ）に示すように、セルトランジスタ２，１６ａ，
１６ｂ，１６ｃ，１６ｄのドレインまたはソースが、選
択トランジスタ４２を介してソース線４０に接続してあ
るタイプであっても良い。なお、多値メモリセル２と、
レファレンスセル１６ａ，１６ｂ，１６ｃ，１６ｄとの
回路構成は、同一であることが好ましい。
スセル１６ａ，１６ｂ，１６ｃ，１６ｄの回路構成は、
図１に示す例に限定されず、図４（Ａ）に示すように、
ソース線４０が各列毎に分割されたタイプ、あるいは図
４（Ｂ）に示すように、セルトランジスタ２，１６ａ，
１６ｂ，１６ｃ，１６ｄのドレインまたはソースが、選
択トランジスタ４２を介してソース線４０に接続してあ
るタイプであっても良い。なお、多値メモリセル２と、
レファレンスセル１６ａ，１６ｂ，１６ｃ，１６ｄとの
回路構成は、同一であることが好ましい。
【００３９】また、各セルトランジスタ２，１６ａ，１
６ｂ，１６ｃ，１６ｄは、電荷を蓄積・消去可能なトラ
ンジスタで構成されれば、特に限定されず、図２（Ｂ）
に示すように、ＭＯＮＯＳ型のセルトランジスタであっ
ても良い。図２（Ｂ）に示す例では、半導体基板３の表
面に、ＯＮＯ膜４４が積層してあり、その上に、ゲート
電極４６が積層してある。ソース・ドレイン領域４は、
前記実施例と同様である。ＯＮＯ膜４４は、ＳｉＯ2 ／
ＳｉＮ／ＳｉＯ2 の三層構造の膜であり、たとえば以下
の方法により成膜される。
６ｂ，１６ｃ，１６ｄは、電荷を蓄積・消去可能なトラ
ンジスタで構成されれば、特に限定されず、図２（Ｂ）
に示すように、ＭＯＮＯＳ型のセルトランジスタであっ
ても良い。図２（Ｂ）に示す例では、半導体基板３の表
面に、ＯＮＯ膜４４が積層してあり、その上に、ゲート
電極４６が積層してある。ソース・ドレイン領域４は、
前記実施例と同様である。ＯＮＯ膜４４は、ＳｉＯ2 ／
ＳｉＮ／ＳｉＯ2 の三層構造の膜であり、たとえば以下
の方法により成膜される。
【００４０】まず、半導体基板３の表面を熱酸化し、２
ｎｍ程度の酸化膜を成膜し、その熱酸化膜上に、約９ｎ
ｍ以下程度の窒化シリコン膜をＣＶＤ法などで成膜し、
その表面を熱酸化して、約４ｎｍ以下程度の酸化膜を形
成する。このような工程により、三層構造のＯＮＯ膜を
形成することができる。このＯＮＯ膜は、低リーク電流
で膜厚制御性に優れている。また、ＯＮＯ膜中の窒化シ
リコン膜内および窒化シリコン膜とシリコン酸化膜との
界面に、電子をトラップすることが可能であり、メモリ
セルとして機能する。また、同様にメモリ機能を有する
膜として、ＯＮ膜（ＳｉＯ2 ／ＳｉＮ）、Ｎ膜（ＳｉＮ
単独）も知られている。ゲート電極４６は、たとえばポ
リシリコン膜、あるいはポリサイド膜などで構成され、
ワード線１８として機能する。
ｎｍ程度の酸化膜を成膜し、その熱酸化膜上に、約９ｎ
ｍ以下程度の窒化シリコン膜をＣＶＤ法などで成膜し、
その表面を熱酸化して、約４ｎｍ以下程度の酸化膜を形
成する。このような工程により、三層構造のＯＮＯ膜を
形成することができる。このＯＮＯ膜は、低リーク電流
で膜厚制御性に優れている。また、ＯＮＯ膜中の窒化シ
リコン膜内および窒化シリコン膜とシリコン酸化膜との
界面に、電子をトラップすることが可能であり、メモリ
セルとして機能する。また、同様にメモリ機能を有する
膜として、ＯＮ膜（ＳｉＯ2 ／ＳｉＮ）、Ｎ膜（ＳｉＮ
単独）も知られている。ゲート電極４６は、たとえばポ
リシリコン膜、あるいはポリサイド膜などで構成され、
ワード線１８として機能する。
【００４１】図２（Ｃ）に示す例では、半導体基板の表
面に、膜厚約１０ｎｍ程度のゲート絶縁膜８を介して、
フローティングゲート１０、膜厚３００ｎｍ程度の強誘
電体薄膜４８およびコントロールゲート１４が積層して
ある。図２（Ａ）に示す例と同一部材には、同一符号を
付し、その説明は省略する。この例では、強誘電体薄膜
４８を利用して、多値メモリセルを構成している。な
お、前述したように、多値メモリセルとレファレンスセ
ルとは、厚さ方向に略同一構造であることが望ましい。
面に、膜厚約１０ｎｍ程度のゲート絶縁膜８を介して、
フローティングゲート１０、膜厚３００ｎｍ程度の強誘
電体薄膜４８およびコントロールゲート１４が積層して
ある。図２（Ａ）に示す例と同一部材には、同一符号を
付し、その説明は省略する。この例では、強誘電体薄膜
４８を利用して、多値メモリセルを構成している。な
お、前述したように、多値メモリセルとレファレンスセ
ルとは、厚さ方向に略同一構造であることが望ましい。
【００４２】次に、中間値発生回路３０と比較判定回路
３２とを含むセンスアンプ回りの具体的回路構成につい
て図５を参照しつつ説明する。図５に示す実施例では、
トランジスタＱ2 ，Ｑ3 ，ＱRA，ＱDAが、正帰還のある
差動アンプ回路を構成し、トランジスタＱ1 がその差動
アンプ回路の駆動用スイッチである。また、トランジス
タＱR1が、選択的に加算された電流を電圧に変換し、ト
ランジスタＱRAのゲートへ入力する回路である。また、
トランジスタＱ D1は、多値メモリセル２からの信号電流
ｉdataを電圧に変換し、トランジスタＱ DAのゲートへ入
力にするための回路である。なお、信号電流ｉdataは、
上述したように、多値メモリセル２に記憶してあるデー
タがＶ（０，０）の場合にはｉda ta(0,0) 、Ｖ（０，
１）の場合にはｉdata(0,1) 、Ｖ（１，０）の場合には
ｉda ta(1,0) 、Ｖ（１，１）の場合にはｉdata(1,1) で
ある。図５中、トランジスタＱ1 ，Ｑ2 ，Ｑ3 は、Ｎチ
ャネル型トランジスタ（またはＰチャネル型トランジス
タ）であり、トランジスタＱRA，ＱDA，ＱR1，ＱD1は、
前記トランジスタとは逆極性のＰチャネル型トランジス
タ（またはＮチャネル型トランジスタ）である。
３２とを含むセンスアンプ回りの具体的回路構成につい
て図５を参照しつつ説明する。図５に示す実施例では、
トランジスタＱ2 ，Ｑ3 ，ＱRA，ＱDAが、正帰還のある
差動アンプ回路を構成し、トランジスタＱ1 がその差動
アンプ回路の駆動用スイッチである。また、トランジス
タＱR1が、選択的に加算された電流を電圧に変換し、ト
ランジスタＱRAのゲートへ入力する回路である。また、
トランジスタＱ D1は、多値メモリセル２からの信号電流
ｉdataを電圧に変換し、トランジスタＱ DAのゲートへ入
力にするための回路である。なお、信号電流ｉdataは、
上述したように、多値メモリセル２に記憶してあるデー
タがＶ（０，０）の場合にはｉda ta(0,0) 、Ｖ（０，
１）の場合にはｉdata(0,1) 、Ｖ（１，０）の場合には
ｉda ta(1,0) 、Ｖ（１，１）の場合にはｉdata(1,1) で
ある。図５中、トランジスタＱ1 ，Ｑ2 ，Ｑ3 は、Ｎチ
ャネル型トランジスタ（またはＰチャネル型トランジス
タ）であり、トランジスタＱRA，ＱDA，ＱR1，ＱD1は、
前記トランジスタとは逆極性のＰチャネル型トランジス
タ（またはＮチャネル型トランジスタ）である。
【００４３】さらに、図５に示す回路では、トランジス
タＱ4 ，ＱR0，ＱD0を、図５に示す接続関係で付加する
ことにより、電圧変換を安定化させると共に、差動アン
プ回路の初期状態を設定して安定動作させている。これ
らトランジスタＱ4 ，ＱR0，ＱD0は、Ｐチャネル型トラ
ンジスタ（またはＮチャネル型トランジスタ）である。
トランジスタＱR0，ＱD0のゲート（＊）には、センス時
にはハイレベルに切り換えられるストローブ信号ＳＴＢ
１が入力される。また、トランジスタＱ4 のゲート（＊
＊）には、センス時にはハイレベルに切り換えられるス
トローブ信号ＳＴＢ２が入力される。ただし、ストロー
ブ信号ＳＴＢ２は、ストローブ信号ＳＴＢ１がハイレベ
ルに切り換えられた後に、ハイレベルに設定される。
タＱ4 ，ＱR0，ＱD0を、図５に示す接続関係で付加する
ことにより、電圧変換を安定化させると共に、差動アン
プ回路の初期状態を設定して安定動作させている。これ
らトランジスタＱ4 ，ＱR0，ＱD0は、Ｐチャネル型トラ
ンジスタ（またはＮチャネル型トランジスタ）である。
トランジスタＱR0，ＱD0のゲート（＊）には、センス時
にはハイレベルに切り換えられるストローブ信号ＳＴＢ
１が入力される。また、トランジスタＱ4 のゲート（＊
＊）には、センス時にはハイレベルに切り換えられるス
トローブ信号ＳＴＢ２が入力される。ただし、ストロー
ブ信号ＳＴＢ２は、ストローブ信号ＳＴＢ１がハイレベ
ルに切り換えられた後に、ハイレベルに設定される。
【００４４】また、差動アンプ回路の初期状態を設定し
て安定動作させる素子として、１つのＰチャネル型トラ
ンジスタ（またはＮチャネル型トランジスタ）Ｑ4 の代
わりに、図６に示すように、２つのＰチャネル型トラン
ジスタ（またはＮチャネル型トランジスタ）Ｑ5 ，Ｑ6
を設け、両トランジスタＱ5 ，Ｑ6 のゲートは、上述し
た図５の回路の場合と同様にストローブ信号ＳＴＢ２の
供給ラインに接続し、両トランジスタＱ5 ，Ｑ6 の接続
点を初期設定電位２に接続した構成とすることも可能で
ある。
て安定動作させる素子として、１つのＰチャネル型トラ
ンジスタ（またはＮチャネル型トランジスタ）Ｑ4 の代
わりに、図６に示すように、２つのＰチャネル型トラン
ジスタ（またはＮチャネル型トランジスタ）Ｑ5 ，Ｑ6
を設け、両トランジスタＱ5 ，Ｑ6 のゲートは、上述し
た図５の回路の場合と同様にストローブ信号ＳＴＢ２の
供給ラインに接続し、両トランジスタＱ5 ，Ｑ6 の接続
点を初期設定電位２に接続した構成とすることも可能で
ある。
【００４５】また、中間値発生回路３０は、図５に示す
ように、各レファレンスセル１６ａ，１６ｂ，１６ｃ，
１６ｄが接続されたビット線２２にそれぞれ設けられ、
ゲート電圧の制御によりオン／オフされるＮチャネル型
トランジスタＱRS0 ，ＱRS1，ＱRS2 ，ＱRS3 と、これ
らトランジスタの出力配線を接続するワイヤードオア配
線と、このワイヤードオア配線の加算電流出力を１／２
するようにサイズ（Ｗ／Ｌ）比が調整された１対のトラ
ンジスタＱR1，ＱRAにより構成される。すなわち、トラ
ンジスタＱR1，ＱRAは中間値発生回路３０と比較判定回
路３２とで共用されており、この意味で両回路は一体的
に構成されている。
ように、各レファレンスセル１６ａ，１６ｂ，１６ｃ，
１６ｄが接続されたビット線２２にそれぞれ設けられ、
ゲート電圧の制御によりオン／オフされるＮチャネル型
トランジスタＱRS0 ，ＱRS1，ＱRS2 ，ＱRS3 と、これ
らトランジスタの出力配線を接続するワイヤードオア配
線と、このワイヤードオア配線の加算電流出力を１／２
するようにサイズ（Ｗ／Ｌ）比が調整された１対のトラ
ンジスタＱR1，ＱRAにより構成される。すなわち、トラ
ンジスタＱR1，ＱRAは中間値発生回路３０と比較判定回
路３２とで共用されており、この意味で両回路は一体的
に構成されている。
【００４６】図７に、読み出し時におけるワード線１８
への印加電圧、中間値発生回路３０のトランジスタＱ
RS0 ，ＱRS1 ，ＱRS2 ，ＱRS3 のゲートＧ00，Ｇ01，Ｇ
10，Ｇ 11への制御信号、並びに比較判定回路３２へのス
トローブ信号ＳＴＢ１，ＳＴＢ２、およびトランジスタ
Ｑ1 のゲートＧ1 への活性化信号ＡＣＴのタイミングチ
ャートを示す。
への印加電圧、中間値発生回路３０のトランジスタＱ
RS0 ，ＱRS1 ，ＱRS2 ，ＱRS3 のゲートＧ00，Ｇ01，Ｇ
10，Ｇ 11への制御信号、並びに比較判定回路３２へのス
トローブ信号ＳＴＢ１，ＳＴＢ２、およびトランジスタ
Ｑ1 のゲートＧ1 への活性化信号ＡＣＴのタイミングチ
ャートを示す。
【００４７】この実施例では、読み出しモードに設定さ
れると、アドレス指定されたワード線１８およびビット
線２２が所定電圧に保持されて、選択された多値メモリ
セル２によりその記憶データに応じたデータ電流
ｉdata、具体的には多値メモリセル２に記憶してあるデ
ータがＶ（０，０）の場合にはｉdata(0,0) 、Ｖ（０，
１）の場合にはｉdata(0,1) 、Ｖ（１，０）の場合には
ｉdata(1,0) 、Ｖ（１，１）の場合にはｉdata(1,1) が
流れ、比較判定回路３２のトランジスタＱD1に流れ込
む。また、選択された多値メモリセル２と同一のワード
線１８に接続されたレファレンスセル１６ａ，１６ｂ，
１６ｃ，１６ｄからビット線２２にレファレンスデータ
電流ｉr00 、ｉr01 、ｉr10 、ｉr11 が流れ、これら電
流は、読出電圧／書き込み電圧切換回路５０を通して中
間値発生回路３０に入力される。
れると、アドレス指定されたワード線１８およびビット
線２２が所定電圧に保持されて、選択された多値メモリ
セル２によりその記憶データに応じたデータ電流
ｉdata、具体的には多値メモリセル２に記憶してあるデ
ータがＶ（０，０）の場合にはｉdata(0,0) 、Ｖ（０，
１）の場合にはｉdata(0,1) 、Ｖ（１，０）の場合には
ｉdata(1,0) 、Ｖ（１，１）の場合にはｉdata(1,1) が
流れ、比較判定回路３２のトランジスタＱD1に流れ込
む。また、選択された多値メモリセル２と同一のワード
線１８に接続されたレファレンスセル１６ａ，１６ｂ，
１６ｃ，１６ｄからビット線２２にレファレンスデータ
電流ｉr00 、ｉr01 、ｉr10 、ｉr11 が流れ、これら電
流は、読出電圧／書き込み電圧切換回路５０を通して中
間値発生回路３０に入力される。
【００４８】中間値発生回路３０においては、入力した
４つの電流のうちの２つが選択的に加算され、この加算
値電流が比較判定回路３２のトランジスタＱR1に流れ込
み、選択的に加算された電流が電圧に変換され、トラン
ジスタＱRAのゲートへ入力される。
４つの電流のうちの２つが選択的に加算され、この加算
値電流が比較判定回路３２のトランジスタＱR1に流れ込
み、選択的に加算された電流が電圧に変換され、トラン
ジスタＱRAのゲートへ入力される。
【００４９】中間値電流ｉreを、加算電流の１／２と設
定する場合には、トランジスタＱRA，ＱDA，ＱR1，ＱD1
のチャネル寸法関係を、下記の表１（Ａ）ケースIIに示
すような関係に設定する。
定する場合には、トランジスタＱRA，ＱDA，ＱR1，ＱD1
のチャネル寸法関係を、下記の表１（Ａ）ケースIIに示
すような関係に設定する。
【００５０】中間値電流の２倍とデータ電流の２倍とを
比較する場合は表１（Ａ）ケースI，表１（Ｂ）に示す
ようにトランジスタＱ2 ，Ｑ3 ，ＱRA，ＱDA，ＱR1，Ｑ
D1のチャネル寸法関係を設定する。この場合は、ｋ＝２
に相当する。
比較する場合は表１（Ａ）ケースI，表１（Ｂ）に示す
ようにトランジスタＱ2 ，Ｑ3 ，ＱRA，ＱDA，ＱR1，Ｑ
D1のチャネル寸法関係を設定する。この場合は、ｋ＝２
に相当する。
【００５１】
【表１】
【００５２】なお、トランジスタＱ2 とトランジスタＱ
3 とは、同一寸法であったが、表１の（Ｂ）に示すよう
に、トランジスタＱR1とＱRA、トランジスタＱD1とＱDA
が同一寸法比（Ｗ／Ｌ比）の場合でも、トランジスタＱ
2 のＷ／Ｌ比をトランジスタＱ3 のそれの二倍とするこ
とで、実質的な１／２回路を構成することもできる。こ
のときも、１／２回路は、差動アンプと一体化してしま
っている。なお、一体化とは、それぞれが共通したトラ
ンジスタを有していることと本発明では定義する。
3 とは、同一寸法であったが、表１の（Ｂ）に示すよう
に、トランジスタＱR1とＱRA、トランジスタＱD1とＱDA
が同一寸法比（Ｗ／Ｌ比）の場合でも、トランジスタＱ
2 のＷ／Ｌ比をトランジスタＱ3 のそれの二倍とするこ
とで、実質的な１／２回路を構成することもできる。こ
のときも、１／２回路は、差動アンプと一体化してしま
っている。なお、一体化とは、それぞれが共通したトラ
ンジスタを有していることと本発明では定義する。
【００５３】比較判定回路３２では、読み出しモード時
に、トランジスタＱ1 のゲートＧ1へＶss（ローレベ
ル）からＶDD（ハイレベル）へと変化するランプ電圧入
力ＡＣＴを印加して活性化され、選択された多値メモリ
セル２の読み出し電流ｉdata(0 ,0) 、ｉdata(0,1) 、ｉ
data(1,0) 、ｉdata(1,1) と、中間値電流ｉreとの大小
比較により、多値メモリセル２には、データＶ（０，
０）、Ｖ（０，１）、Ｖ（１，０）、Ｖ（１，１）のう
ちのいずれかが記憶してあると判定される。
に、トランジスタＱ1 のゲートＧ1へＶss（ローレベ
ル）からＶDD（ハイレベル）へと変化するランプ電圧入
力ＡＣＴを印加して活性化され、選択された多値メモリ
セル２の読み出し電流ｉdata(0 ,0) 、ｉdata(0,1) 、ｉ
data(1,0) 、ｉdata(1,1) と、中間値電流ｉreとの大小
比較により、多値メモリセル２には、データＶ（０，
０）、Ｖ（０，１）、Ｖ（１，０）、Ｖ（１，１）のう
ちのいずれかが記憶してあると判定される。
【００５４】なお、具体的な中間値発生回路３０におけ
る加算すべきレファレンスセル１６ａ，１６ｂ，１６
ｃ，１６ｄによる読み出し電流の選択、並びに比較判定
回路３２における比較判定動作は、たとえば図７に示す
ように行う。すなわち、まずワード線１８に電圧Ｖr11
を与え、トランジスタＱRS3 のゲートＧ11およびＱRS2
のゲートＧ10にハイレベルの信号を供給し、レファレン
スセル１６ｄと１６ｃによるレファレンスデータセル電
流ｉr11 とｉr10 とを合流させて加算する。このときト
ランジスタＱRS1 のゲートＧ01およびＱRS0 のゲートＧ
00への供給信号はローレベルに保持する。この合流電流
が比較判定回路３２に入力されて１／２され、多値メモ
リセル２に記憶してあるデータがＶ（１，１）である
か、あるいはＶ（１，０）、Ｖ（０，１）、Ｖ（０，
０）であるか判定される。
る加算すべきレファレンスセル１６ａ，１６ｂ，１６
ｃ，１６ｄによる読み出し電流の選択、並びに比較判定
回路３２における比較判定動作は、たとえば図７に示す
ように行う。すなわち、まずワード線１８に電圧Ｖr11
を与え、トランジスタＱRS3 のゲートＧ11およびＱRS2
のゲートＧ10にハイレベルの信号を供給し、レファレン
スセル１６ｄと１６ｃによるレファレンスデータセル電
流ｉr11 とｉr10 とを合流させて加算する。このときト
ランジスタＱRS1 のゲートＧ01およびＱRS0 のゲートＧ
00への供給信号はローレベルに保持する。この合流電流
が比較判定回路３２に入力されて１／２され、多値メモ
リセル２に記憶してあるデータがＶ（１，１）である
か、あるいはＶ（１，０）、Ｖ（０，１）、Ｖ（０，
０）であるか判定される。
【００５５】次に、中間値発生回路３０のトランジスタ
ＱRS3 のゲートＧ11への信号をローレベルに切り換え、
ワード線１８に電圧Ｖr10 を与え、トランジスタＱRS2
のゲートＧ10への信号はハイレベルに保持したまま、ト
ランジスタＱRS1 のゲートＧ 01への信号をハイベルに切
り換えて、レファレンスセル１６ｃと１６ｂによるレフ
ァレンスデータセル電流ｉr10 とｉr01 とを合流させて
加算する。この合流電流が比較判定回路３２に入力され
て１／２され、多値メモリセル２に記憶してあるデータ
がＶ（１，０）であるか、あるいはＶ（０，１）、Ｖ
（０，０）であるか判定される。
ＱRS3 のゲートＧ11への信号をローレベルに切り換え、
ワード線１８に電圧Ｖr10 を与え、トランジスタＱRS2
のゲートＧ10への信号はハイレベルに保持したまま、ト
ランジスタＱRS1 のゲートＧ 01への信号をハイベルに切
り換えて、レファレンスセル１６ｃと１６ｂによるレフ
ァレンスデータセル電流ｉr10 とｉr01 とを合流させて
加算する。この合流電流が比較判定回路３２に入力され
て１／２され、多値メモリセル２に記憶してあるデータ
がＶ（１，０）であるか、あるいはＶ（０，１）、Ｖ
（０，０）であるか判定される。
【００５６】次に、中間値発生回路３０のトランジスタ
ＱRS2 のゲートＧ10への信号をローレベルに切り換え、
ワード線１８に電圧Ｖr00 を与え、トランジスタＱRS1
のゲートＧ01への信号はハイレベルに保持したまま、ト
ランジスタＱRS0 のゲートＧ 00への信号をハイベルに切
り換えて、レファレンスセル１６ｂと１６ａによるレフ
ァレンスデータセル電流ｉr01 とｉr00 とを合流させて
加算する。この合流電流が比較判定回路３２に入力され
て１／２され、多値メモリセル２に記憶してあるデータ
がＶ（０，１）であるかＶ（０，０）であるか判定され
る。
ＱRS2 のゲートＧ10への信号をローレベルに切り換え、
ワード線１８に電圧Ｖr00 を与え、トランジスタＱRS1
のゲートＧ01への信号はハイレベルに保持したまま、ト
ランジスタＱRS0 のゲートＧ 00への信号をハイベルに切
り換えて、レファレンスセル１６ｂと１６ａによるレフ
ァレンスデータセル電流ｉr01 とｉr00 とを合流させて
加算する。この合流電流が比較判定回路３２に入力され
て１／２され、多値メモリセル２に記憶してあるデータ
がＶ（０，１）であるかＶ（０，０）であるか判定され
る。
【００５７】このように本実施例においては、中間値発
生回路３０および比較判定回路３２において３度の選択
的な加算および差動アンプにおける比較判定を行うこと
により、多値メモリセル２の記憶データを判定できる。
なお、中間値発生回路３０のトランジスタＱRS0 〜Ｑ
RS3 に対する切り換え制御は、図７に示す例に限定され
ない。図７の場合とは逆に、トランジスタＱRS0とＱ
RS1 側から順次導通状態となるように制御してもよい。
生回路３０および比較判定回路３２において３度の選択
的な加算および差動アンプにおける比較判定を行うこと
により、多値メモリセル２の記憶データを判定できる。
なお、中間値発生回路３０のトランジスタＱRS0 〜Ｑ
RS3 に対する切り換え制御は、図７に示す例に限定され
ない。図７の場合とは逆に、トランジスタＱRS0とＱ
RS1 側から順次導通状態となるように制御してもよい。
【００５８】また、たとえば、まずトランジスタＱRS1
とＱRS2 を導通状態にして、多値メモリセル２に記憶し
てあるデータがＶ（１，１）またはＶ（１，０）である
か、あるいはＶ（０，１）またはＶ（０，０）であるか
を比較判定回路３２で判定した後、その判定結果に基づ
いて、トランジスタＱRS3 とＱRS2 またはトランジスタ
ＱRS1 とＱRS0 が導通状態となるように制御することに
より、多値メモリセル２に記憶してあるデータがＶ
（１，１）またはＶ（１，０）であるか、あるいはＶ
（０，１）またはＶ（０，０）であるかを判定できる。
この場合、中間値発生回路３０および比較判定回路３２
において２度の選択的な加算および差動アンプにおける
比較判定を行うことにより、多値メモリセル２の記憶デ
ータを判定できる。
とＱRS2 を導通状態にして、多値メモリセル２に記憶し
てあるデータがＶ（１，１）またはＶ（１，０）である
か、あるいはＶ（０，１）またはＶ（０，０）であるか
を比較判定回路３２で判定した後、その判定結果に基づ
いて、トランジスタＱRS3 とＱRS2 またはトランジスタ
ＱRS1 とＱRS0 が導通状態となるように制御することに
より、多値メモリセル２に記憶してあるデータがＶ
（１，１）またはＶ（１，０）であるか、あるいはＶ
（０，１）またはＶ（０，０）であるかを判定できる。
この場合、中間値発生回路３０および比較判定回路３２
において２度の選択的な加算および差動アンプにおける
比較判定を行うことにより、多値メモリセル２の記憶デ
ータを判定できる。
【００５９】さらに、図８に示すように、任意の２つの
レファレンスセルの電流の中間値またはそのｋ倍の値と
データまたはそのｋ倍の値とを比較する３つの比較判定
回路３２ａ，３２ｂ，３２ｃを設ければ、同時に多値メ
モリセル２の記憶データの判定ができる。このとき、ワ
ード線１８には電圧Ｖr00 を印加する。この回路におい
ては、比較判定回路３２ａの出力ＯＵＴ1 はデータが
（１，１）、（１，０）、（０，１）のときハイレベル
（ＶDDレベル）となり、比較判定回路３２ｂの出力ＯＵ
Ｔ2 はデータが（１，１）、（１，０）のときハイレベ
ルとなり、比較判定回路３２ｃの出力ＯＵＴ3 はデータ
が（１，１）のときハイレベルとなる。これら出力ＯＵ
Ｔ1 〜ＯＵＴ3 は、たとえば図９に示すような論理回路
に入力され、ここで論理演算がなされ、メモリセル２に
蓄えられている多値情報が出力される。
レファレンスセルの電流の中間値またはそのｋ倍の値と
データまたはそのｋ倍の値とを比較する３つの比較判定
回路３２ａ，３２ｂ，３２ｃを設ければ、同時に多値メ
モリセル２の記憶データの判定ができる。このとき、ワ
ード線１８には電圧Ｖr00 を印加する。この回路におい
ては、比較判定回路３２ａの出力ＯＵＴ1 はデータが
（１，１）、（１，０）、（０，１）のときハイレベル
（ＶDDレベル）となり、比較判定回路３２ｂの出力ＯＵ
Ｔ2 はデータが（１，１）、（１，０）のときハイレベ
ルとなり、比較判定回路３２ｃの出力ＯＵＴ3 はデータ
が（１，１）のときハイレベルとなる。これら出力ＯＵ
Ｔ1 〜ＯＵＴ3 は、たとえば図９に示すような論理回路
に入力され、ここで論理演算がなされ、メモリセル２に
蓄えられている多値情報が出力される。
【００６０】図９に示す論理回路は、３入力２出力の論
理回路であって、入力端ＴIN1 には図８の比較判定回路
３２ｂの出力信号ＯＵＴ2 が入力され、入力端ＴIN2 に
は図８の比較判定回路３２ｃの出力信号ＯＵＴ3 が入力
され、入力端ＴIN3 には図８の比較判定回路３２ａの出
力信号ＯＵＴ1 が入力される。入力端ＴIN1 に入力され
た信号ＯＵＴ2 は、２つのうちの一方の出力端ＴOUT1か
ら直接信号Ａとして出力されるとともに、２入力オア
（ＯＲ）回路３８の一方の入力端に入力される。入力端
ＴIN2 に入力された信号ＯＵＴ3 は、否定（反転；ＮＯ
Ｔ））回路３４にて反転作用を受けて、２入力アンド
（ＡＮＤ）回路３６の一方の入力端に入力される。ま
た、入力端ＴIN3 に入力された信号ＯＵＴ1 は、アンド
回路３６の他方の入力端に入力される。アンド回路３６
の論理積の結果がオア回路３８の他方の入力端に入力さ
れ、その論理和結果が出力端ＴOUT2から信号Ｂとして出
力される。この論理回路においては、出力信号Ａがハイ
レベル「Ｈ」の場合にはメモリセル２のＭＳＢが論理
「１」、ローレベル「Ｌ」の場合にはメモリセル２のＭ
ＳＢが論理「０」を示し、出力信号Ｂがハイレベル
「Ｌ」の場合にはメモリセル２のＬＳＢが論理「１」、
ローレベル「Ｌ」の場合にはメモリセル２のＬＳＢが論
理「０」を示す。
理回路であって、入力端ＴIN1 には図８の比較判定回路
３２ｂの出力信号ＯＵＴ2 が入力され、入力端ＴIN2 に
は図８の比較判定回路３２ｃの出力信号ＯＵＴ3 が入力
され、入力端ＴIN3 には図８の比較判定回路３２ａの出
力信号ＯＵＴ1 が入力される。入力端ＴIN1 に入力され
た信号ＯＵＴ2 は、２つのうちの一方の出力端ＴOUT1か
ら直接信号Ａとして出力されるとともに、２入力オア
（ＯＲ）回路３８の一方の入力端に入力される。入力端
ＴIN2 に入力された信号ＯＵＴ3 は、否定（反転；ＮＯ
Ｔ））回路３４にて反転作用を受けて、２入力アンド
（ＡＮＤ）回路３６の一方の入力端に入力される。ま
た、入力端ＴIN3 に入力された信号ＯＵＴ1 は、アンド
回路３６の他方の入力端に入力される。アンド回路３６
の論理積の結果がオア回路３８の他方の入力端に入力さ
れ、その論理和結果が出力端ＴOUT2から信号Ｂとして出
力される。この論理回路においては、出力信号Ａがハイ
レベル「Ｈ」の場合にはメモリセル２のＭＳＢが論理
「１」、ローレベル「Ｌ」の場合にはメモリセル２のＭ
ＳＢが論理「０」を示し、出力信号Ｂがハイレベル
「Ｌ」の場合にはメモリセル２のＬＳＢが論理「１」、
ローレベル「Ｌ」の場合にはメモリセル２のＬＳＢが論
理「０」を示す。
【００６１】ところで、上述した図５に示す回路では、
ワイヤードオア配線により単純加算がなされるが、一般
的に加重加算を行うためには、図１０に示すような回路
に構成される。この場合、読出電圧／書き込み電圧切換
回路５０の４つの出力の各々に対してゲート電圧の制御
によりオン／オフされる２つの第１および第２のＭＯＳ
トランジスタが並列に接続され、４つの第１のＭＯＳト
ランジスタＱRS0 ，ＱRS1 ，Ｑ RS2 ，ＱRS3 の出力配線
を接続するワイヤードオア配線と、このワイヤードオア
配線の電流出力をｎ／ｋ倍するようにサイズ（Ｗ／Ｌ）
が調整された複数のＭＯＳトランジスタＱR1，ＱRA、並
びに４つの第２のＭＯＳトランジスタＱ’RS0 ，Ｑ’
RS1 ，Ｑ’RS2 ，Ｑ’RS3 の出力配線を接続するワイヤ
ードオア配線と、このワイヤードオア配線の電流出力を
ｍ／ｋ倍するようにサイズ（Ｗ／Ｌ）が調整された複数
のＭＯＳトランジスタＱ’R1，Ｑ’RAにより構成され
る。ここで、ｎ＋ｍ≦ｋとする。このような構成におい
て、トランジスタＱR1’，ＱRA’，ＱR1，ＱRAの寸法比
を所望の値に設定し、ＱRS0 〜ＱRS3 およびＱR0’〜
Ｑ’Rs3 のうち各々１つのトランジスタをオンとするこ
とにより、２つのレファレンスセルの電流の、いわゆる
重み付け加算を実現できる。
ワイヤードオア配線により単純加算がなされるが、一般
的に加重加算を行うためには、図１０に示すような回路
に構成される。この場合、読出電圧／書き込み電圧切換
回路５０の４つの出力の各々に対してゲート電圧の制御
によりオン／オフされる２つの第１および第２のＭＯＳ
トランジスタが並列に接続され、４つの第１のＭＯＳト
ランジスタＱRS0 ，ＱRS1 ，Ｑ RS2 ，ＱRS3 の出力配線
を接続するワイヤードオア配線と、このワイヤードオア
配線の電流出力をｎ／ｋ倍するようにサイズ（Ｗ／Ｌ）
が調整された複数のＭＯＳトランジスタＱR1，ＱRA、並
びに４つの第２のＭＯＳトランジスタＱ’RS0 ，Ｑ’
RS1 ，Ｑ’RS2 ，Ｑ’RS3 の出力配線を接続するワイヤ
ードオア配線と、このワイヤードオア配線の電流出力を
ｍ／ｋ倍するようにサイズ（Ｗ／Ｌ）が調整された複数
のＭＯＳトランジスタＱ’R1，Ｑ’RAにより構成され
る。ここで、ｎ＋ｍ≦ｋとする。このような構成におい
て、トランジスタＱR1’，ＱRA’，ＱR1，ＱRAの寸法比
を所望の値に設定し、ＱRS0 〜ＱRS3 およびＱR0’〜
Ｑ’Rs3 のうち各々１つのトランジスタをオンとするこ
とにより、２つのレファレンスセルの電流の、いわゆる
重み付け加算を実現できる。
【００６２】なお、上述した実施例では、図１０に示す
実施例を除いては、中間値を２つの電流値の和の１／２
として説明したが、これに限定されるものではなく、２
つの電流値間の値であればよい。また、上述した実施例
では、すべてＮＯＲ型のメモリについて説明したが、本
発明は、これに限定されず、ＮＡＮＤ型、ＡＮＤ型、Ｄ
ＩＮＯＲ型などに対しても適用することが可能である。
また、上述した実施例では、多値は４値として説明し
たが、３値、５値、…８値などでも、本発明に適用でき
ることはいうまでもない。
実施例を除いては、中間値を２つの電流値の和の１／２
として説明したが、これに限定されるものではなく、２
つの電流値間の値であればよい。また、上述した実施例
では、すべてＮＯＲ型のメモリについて説明したが、本
発明は、これに限定されず、ＮＡＮＤ型、ＡＮＤ型、Ｄ
ＩＮＯＲ型などに対しても適用することが可能である。
また、上述した実施例では、多値は４値として説明し
たが、３値、５値、…８値などでも、本発明に適用でき
ることはいうまでもない。
【００６３】
【発明の効果】以上説明してきたように、本発明によれ
ば、特にウィンドウの小さい不揮発性多値メモリ装置に
おいて、書換え特性の劣化あるいは記憶保持特性の劣化
などによらず、多値メモリセルに記憶してあるデータの
判定を正確に行うことができる。また、多値メモリセル
に製造ばらつきがあったとしても、レファレンスセルに
も同様な製造ばらつきがあると考えられ、また、比較判
定回路の基準となる基準データ（中間値電流）は、ウィ
ンドウ間に位置するので、結果としては、データの読み
出しの正確性が損なわれることはない。したがって、不
揮発性半導体メモリ装置の収率も実質的に向上する。
ば、特にウィンドウの小さい不揮発性多値メモリ装置に
おいて、書換え特性の劣化あるいは記憶保持特性の劣化
などによらず、多値メモリセルに記憶してあるデータの
判定を正確に行うことができる。また、多値メモリセル
に製造ばらつきがあったとしても、レファレンスセルに
も同様な製造ばらつきがあると考えられ、また、比較判
定回路の基準となる基準データ（中間値電流）は、ウィ
ンドウ間に位置するので、結果としては、データの読み
出しの正確性が損なわれることはない。したがって、不
揮発性半導体メモリ装置の収率も実質的に向上する。
【図１】図１は本発明の一実施例に係る不揮発性半導体
メモリ装置の概略構成図である。
メモリ装置の概略構成図である。
【図２】図２（Ａ）は本発明の一実施例に係るメモリセ
ルの要部断面図、同図（Ｂ）は本発明の他の実施例に係
るメモリセルの要部断面図、同図（Ｃ）はさらにその他
の実施例に係るメモリセルの要部断面図である。
ルの要部断面図、同図（Ｂ）は本発明の他の実施例に係
るメモリセルの要部断面図、同図（Ｃ）はさらにその他
の実施例に係るメモリセルの要部断面図である。
【図３】図３は本発明に係る不揮発性半導体メモリ装置
の中間値電流の経時変化を示すグラフである。
の中間値電流の経時変化を示すグラフである。
【図４】図４（Ａ）は本発明の他の実施例に係るメモリ
セルの回路構成図、同図（Ｂ）はさらにその他の実施例
に係るメモリセルの回路構成図である。
セルの回路構成図、同図（Ｂ）はさらにその他の実施例
に係るメモリセルの回路構成図である。
【図５】図５は本発明の具体的な実施例に係る不揮発性
半導体メモリ装置のセンスアンプ回りの回路図である。
半導体メモリ装置のセンスアンプ回りの回路図である。
【図６】図６は本発明の具体的な実施例に係る不揮発性
半導体メモリ装置のセンスアンプ回りの他の構成例を示
す回路図である。
半導体メモリ装置のセンスアンプ回りの他の構成例を示
す回路図である。
【図７】図７は図５の回路の各部に供給される信号のタ
イミングチャートである。
イミングチャートである。
【図８】図８は本発明の具体的な実施例に係る不揮発性
半導体メモリ装置の任意の２つのレファレンスセルの電
流の中間値とデータとを比較する３つの比較判定回路を
設けた構成例を示す回路図である。
半導体メモリ装置の任意の２つのレファレンスセルの電
流の中間値とデータとを比較する３つの比較判定回路を
設けた構成例を示す回路図である。
【図９】図９は本発明に係る多値情報を演算する論理回
路の構成例を図である。
路の構成例を図である。
【図１０】図１０は本発明の具体的な実施例に係る不揮
発性半導体メモリ装置の重み付け加算（加重加算）回路
を有するセンスアンプ回りの構成例を示す回路図であ
る。
発性半導体メモリ装置の重み付け加算（加重加算）回路
を有するセンスアンプ回りの構成例を示す回路図であ
る。
【図１１】図１１（Ａ）は従来例に係るメモリセルの経
時変化を示すグラフ、同図（Ｂ）は従来例に係るメモリ
セルの経時変化および基準電流の経時変化を示すグラフ
である。
時変化を示すグラフ、同図（Ｂ）は従来例に係るメモリ
セルの経時変化および基準電流の経時変化を示すグラフ
である。
【図１２】図１２は４値メモリセルのしきい値電圧分布
を示すグラフである。
を示すグラフである。
【図１３】図１３は４値メモリセルの経時変化を示すグ
ラフである。
ラフである。
２… メモリセル ３… 半導体基板 ４… ソース・ドレイン領域 ６… チャネル ８… ゲート絶縁膜 １０… フローティングゲート １２… 中間絶縁膜 １４… コントロールゲート １６ａ，１６ｂ，１６ｃ，１６ｄ… レファレンスセル １８… ワード線 ２０… 行デコーダ ２２… ビット線 ２４… 列デコーダ ２６… 書き込み電圧駆動回路 ２８… 読み出し電圧駆動回路 ３０… 中間値発生回路 ３２，３２ａ，３２ｂ，３２ｃ… 比較判定回路 ５０… 読み出し電圧／書き込み電圧切換回路
Claims (12)
- 【請求項１】 少なくとも３値を記憶可能な多値記憶セ
ルと、 それぞれが前記多値記憶セルの異なる記憶値を記憶可能
な当該多値記憶セルの記憶多値数に応じた数のレファレ
ンスセルと、 前記多値記憶セルのデータ読み出し時に、前記複数のレ
ファレンスセルのうちの少なくとも２セルからの電流出
力の中間値またはそのｋ倍を発生させる中間値発生回路
と、 前記中間値発生回路の出力と前記多値記憶セルの出力ま
たはそのｋ倍とを比較することにより、当該多値記憶セ
ルに記憶されている値を判定する比較判定回路と を有
する不揮発性半導体メモリ装置。 - 【請求項２】 前記複数のレファレンスセルは、所定数
の多値記憶セル毎に設けられている請求項１に記載の不
揮発性半導体メモリ装置。 - 【請求項３】 前記複数のレファレンスセルへのレファ
レンスデータの書き込みは、所定数の多値記憶セルにデ
ータが書き込まれるとほぼ同時に行われる請求項１また
は請求項２に記載の不揮発性半導体メモリ装置。 - 【請求項４】 前記複数のレファレンスセルと多値記憶
セルとは同一のワード線に接続されている請求項１、２
または３に記載の不揮発性半導体メモリ装置。 - 【請求項５】 前記多値記憶セルは、電荷の蓄積量の増
減ないしは極性の反転が可能なトランジスタにより構成
され、前記レファレンスセルは、前記多値記憶セルを構
成するトランジスタの厚さ方向と略同一の厚さ方向の構
造を有するトランジスタにより構成されている請求項
１、２、３または４記載の不揮発性半導体メモリ装置。 - 【請求項６】 前記メモリセルを構成するトランジスタ
およびレファレンスセルを構成するトランジスタは、電
荷の蓄積が可能なフローティングゲートを有するトラン
ジスタ、電荷トラップ機能を持つ絶縁膜を有するトラン
ジスタ、強誘電体膜を有するトランジスタのうちのいず
れかである請求項５記載の不揮発性半導体メモリ装置。 - 【請求項７】 前記中間値発生回路は、前記複数のレフ
ァレンスセルの出力線のうちの少なくとも２つを選択し
て出力線に流れる電流値を加算する加算回路と、 前記加算回路の加算値の電流を受けて、加算される複数
の電流値の中間値またはそのｋ倍の値の電流を発生する
ようにチャネル幅をチャネル長で除した値相互の関係
を、所定の比率としてあるトランジスタとにより構成さ
れている請求項１〜６のいずれかに記載の不揮発性半導
体メモリ装置。 - 【請求項８】 前記加算回路は、選択した少なくとも２
つの電流値を単純加算する請求項７に記載の不揮発性半
導体メモリ装置。 - 【請求項９】 前記加算回路は、選択した少なくとも２
つの電流値に対する重み付け加算を行う請求項７に記載
の不揮発性半導体メモリ装置。 - 【請求項１０】 前記中間値発生回路と前記比較判定回
路とが一体となり、 前記中間値発生回路の一部を構成するトランジスタが、
前記比較判定回路を構成する差動アンプの一部のトラン
ジスタを兼ねている請求項５〜９のいずれかに記載の不
揮発性半導体メモリ装置。 - 【請求項１１】 上記加算回路の出力電流を電圧に変換
する第１の電流−電圧変換トランジスタと、 前記第１の電流−電圧変換トランジスタの出力線が接続
され、前記差動アンプの一部のトランジスタを構成する
差動アンプ用第１トランジスタと、 前記多値記憶セルの出力線の信号電流を電圧に変換する
第２の電流−電圧変換トランジスタと、 前記第２の電流−電圧変換トランジスタの出力線が接続
され、前記差動アンプの一部のトランジスタを構成する
差動アンプ用第２トランジスタと、を少なくとも有し、 これら第１の電流−電圧変換トランジスタ、第２の電流
−電圧変換トランジスタ、差動アンプ用第１トランジス
タ、差動アンプ用第２トランジスタにおける各チャネル
幅を各チャネル長で除した値相互の関係を、所定の比率
としてある請求項７、８、９、１０のいずれかに記載の
不揮発性半導体メモリ装置。 - 【請求項１２】 前記第１の電流−電圧変換トランジス
タと第２の電流−電圧変換トランジスタとの電圧変換動
作を安定させると共に、前記差動アンプの初期状態を設
定するためのトランジスタが付加してある請求項１１に
記載の不揮発性半導体メモリ装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10667995A JP3336813B2 (ja) | 1995-02-01 | 1995-04-28 | 不揮発性半導体メモリ装置 |
| DE69617762T DE69617762T2 (de) | 1995-02-01 | 1996-01-31 | Verbesserte Lesung einer nichtflüchtigen Halbleiterspeicheranordnung |
| EP96101368A EP0725403B1 (en) | 1995-02-01 | 1996-01-31 | Improved reading non-volatile semiconductor memory device |
| US08/594,437 US5768184A (en) | 1995-02-01 | 1996-01-31 | Performance non-volatile semiconductor memory device |
| KR1019960002395A KR100379861B1 (ko) | 1995-02-01 | 1996-02-01 | 불휘발성반도체메모리장치 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7-15424 | 1995-02-01 | ||
| JP1542495 | 1995-02-01 | ||
| JP10667995A JP3336813B2 (ja) | 1995-02-01 | 1995-04-28 | 不揮発性半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08274282A JPH08274282A (ja) | 1996-10-18 |
| JP3336813B2 true JP3336813B2 (ja) | 2002-10-21 |
Family
ID=26351570
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10667995A Expired - Lifetime JP3336813B2 (ja) | 1995-02-01 | 1995-04-28 | 不揮発性半導体メモリ装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5768184A (ja) |
| EP (1) | EP0725403B1 (ja) |
| JP (1) | JP3336813B2 (ja) |
| KR (1) | KR100379861B1 (ja) |
| DE (1) | DE69617762T2 (ja) |
Families Citing this family (37)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6002614A (en) | 1991-02-08 | 1999-12-14 | Btg International Inc. | Memory apparatus including programmable non-volatile multi-bit memory cell, and apparatus and method for demarcating memory states of the cell |
| WO1999027539A1 (en) * | 1997-11-21 | 1999-06-03 | Btg International Inc. | Memory apparatus including programmable non-volatile multi-bit memory cell, and apparatus and method for demarcating memory states of the cell |
| US5218569A (en) * | 1991-02-08 | 1993-06-08 | Banks Gerald J | Electrically alterable non-volatile memory with n-bits per memory cell |
| US6222762B1 (en) | 1992-01-14 | 2001-04-24 | Sandisk Corporation | Multi-state memory |
| US7071060B1 (en) | 1996-02-28 | 2006-07-04 | Sandisk Corporation | EEPROM with split gate source side infection with sidewall spacers |
| US5712180A (en) * | 1992-01-14 | 1998-01-27 | Sundisk Corporation | EEPROM with split gate source side injection |
| US6353554B1 (en) | 1995-02-27 | 2002-03-05 | Btg International Inc. | Memory apparatus including programmable non-volatile multi-bit memory cell, and apparatus and method for demarcating memory states of the cell |
| EP0916138B1 (de) * | 1996-08-01 | 2001-09-26 | Infineon Technologies AG | Verfahren zum betrieb einer speicherzellenanordnung |
| KR100486444B1 (ko) * | 1996-08-30 | 2005-06-16 | 산요덴키가부시키가이샤 | 반도체기억장치 |
| US6857099B1 (en) | 1996-09-18 | 2005-02-15 | Nippon Steel Corporation | Multilevel semiconductor memory, write/read method thereto/therefrom and storage medium storing write/read program |
| US6078518A (en) | 1998-02-25 | 2000-06-20 | Micron Technology, Inc. | Apparatus and method for reading state of multistate non-volatile memory cells |
| US5768287A (en) | 1996-10-24 | 1998-06-16 | Micron Quantum Devices, Inc. | Apparatus and method for programming multistate memory device |
| US5771346A (en) | 1996-10-24 | 1998-06-23 | Micron Quantum Devices, Inc. | Apparatus and method for detecting over-programming condition in multistate memory device |
| US5764568A (en) * | 1996-10-24 | 1998-06-09 | Micron Quantum Devices, Inc. | Method for performing analog over-program and under-program detection for a multistate memory cell |
| US5790453A (en) * | 1996-10-24 | 1998-08-04 | Micron Quantum Devices, Inc. | Apparatus and method for reading state of multistate non-volatile memory cells |
| JPH10283793A (ja) * | 1997-02-06 | 1998-10-23 | Sunao Shibata | 半導体回路 |
| JPH10326494A (ja) * | 1997-03-24 | 1998-12-08 | Seiko Epson Corp | 半導体記憶装置 |
| EP0877386B1 (en) * | 1997-05-09 | 2003-07-30 | STMicroelectronics S.r.l. | Method and device for analog programming of non-volatile memory cells, in particular flash memory cells |
| GB2325546B (en) * | 1997-05-21 | 2001-10-17 | Motorola Inc | Electrically programmable memory and method of programming |
| TW420806B (en) * | 1998-03-06 | 2001-02-01 | Sanyo Electric Co | Non-volatile semiconductor memory device |
| US6038166A (en) * | 1998-04-01 | 2000-03-14 | Invox Technology | High resolution multi-bit-per-cell memory |
| US6567302B2 (en) | 1998-12-29 | 2003-05-20 | Micron Technology, Inc. | Method and apparatus for programming multi-state cells in a memory device |
| JP3584181B2 (ja) * | 1999-05-27 | 2004-11-04 | シャープ株式会社 | 不揮発性半導体記憶装置 |
| KR100673700B1 (ko) * | 2000-04-21 | 2007-01-23 | 주식회사 하이닉스반도체 | 멀티 레벨 플래시 메모리의 프로그래밍 회로 |
| JP3709132B2 (ja) * | 2000-09-20 | 2005-10-19 | シャープ株式会社 | 不揮発性半導体記憶装置 |
| US6584017B2 (en) * | 2001-04-05 | 2003-06-24 | Saifun Semiconductors Ltd. | Method for programming a reference cell |
| TW559814B (en) * | 2001-05-31 | 2003-11-01 | Semiconductor Energy Lab | Nonvolatile memory and method of driving the same |
| US6690602B1 (en) | 2002-04-08 | 2004-02-10 | Advanced Micro Devices, Inc. | Algorithm dynamic reference programming |
| JP2004022093A (ja) * | 2002-06-18 | 2004-01-22 | Toshiba Corp | 半導体記憶装置 |
| US20040017693A1 (en) * | 2002-07-23 | 2004-01-29 | Tung-Cheng Kuo | Method for programming, reading, and erasing a non-volatile memory with multi-level output currents |
| JP4102790B2 (ja) * | 2004-08-30 | 2008-06-18 | シャープ株式会社 | 半導体記憶装置及び電子機器 |
| ITMI20042538A1 (it) * | 2004-12-29 | 2005-03-29 | Atmel Corp | Metodo e sistema per la riduzione del soft-writing in una memoria flash a livelli multipli |
| JP5001578B2 (ja) * | 2005-06-30 | 2012-08-15 | ラピスセミコンダクタ株式会社 | 半導体記憶装置及び半導体記憶装置の製造方法 |
| US7701779B2 (en) * | 2006-04-27 | 2010-04-20 | Sajfun Semiconductors Ltd. | Method for programming a reference cell |
| US7948802B2 (en) | 2007-12-04 | 2011-05-24 | Micron Technology, Inc. | Sensing memory cells |
| JP5598340B2 (ja) * | 2011-01-14 | 2014-10-01 | セイコーエプソン株式会社 | リファレンス電流発生回路、不揮発性記憶装置、集積回路装置、及び電子機器 |
| US20220344357A1 (en) * | 2021-04-23 | 2022-10-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory device, integrated circuit, and manufacturing method of memory device |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1214246B (it) * | 1987-05-27 | 1990-01-10 | Sgs Microelettronica Spa | Dispositivo di memoria non volatile ad elevato numero di cicli di modifica. |
| US5172338B1 (en) * | 1989-04-13 | 1997-07-08 | Sandisk Corp | Multi-state eeprom read and write circuits and techniques |
| US5163021A (en) * | 1989-04-13 | 1992-11-10 | Sundisk Corporation | Multi-state EEprom read and write circuits and techniques |
| US5418743A (en) * | 1992-12-07 | 1995-05-23 | Nippon Steel Corporation | Method of writing into non-volatile semiconductor memory |
| US5828601A (en) * | 1993-12-01 | 1998-10-27 | Advanced Micro Devices, Inc. | Programmed reference |
| JP3397427B2 (ja) * | 1994-02-02 | 2003-04-14 | 株式会社東芝 | 半導体記憶装置 |
-
1995
- 1995-04-28 JP JP10667995A patent/JP3336813B2/ja not_active Expired - Lifetime
-
1996
- 1996-01-31 EP EP96101368A patent/EP0725403B1/en not_active Expired - Lifetime
- 1996-01-31 DE DE69617762T patent/DE69617762T2/de not_active Expired - Lifetime
- 1996-01-31 US US08/594,437 patent/US5768184A/en not_active Expired - Lifetime
- 1996-02-01 KR KR1019960002395A patent/KR100379861B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08274282A (ja) | 1996-10-18 |
| EP0725403A1 (en) | 1996-08-07 |
| DE69617762D1 (de) | 2002-01-24 |
| DE69617762T2 (de) | 2002-08-08 |
| US5768184A (en) | 1998-06-16 |
| KR100379861B1 (ko) | 2003-07-23 |
| KR960032733A (ko) | 1996-09-17 |
| EP0725403B1 (en) | 2001-12-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3336813B2 (ja) | 不揮発性半導体メモリ装置 | |
| EP0712135B1 (en) | Nonvolatile semiconductor memory | |
| JP4260434B2 (ja) | 不揮発性半導体メモリ及びその動作方法 | |
| US7020037B2 (en) | Nonvolatile semiconductor memory device | |
| KR0145243B1 (ko) | 하나의 메모리 셀에 3치 또는 다치 데이터를 기억할 수 있는 반도체 기억장치의 데이터 독출 방법 | |
| US20020040992A1 (en) | Nonvolatile semiconductor memory | |
| JP3247034B2 (ja) | 不揮発性半導体記憶装置 | |
| US5982662A (en) | Semiconductor memory device with improved read characteristics for data having multi values | |
| JP3376594B2 (ja) | 行デコーダ | |
| US6009015A (en) | Program-verify circuit and program-verify method | |
| JP4426868B2 (ja) | 不揮発性半導体記憶装置および半導体集積回路装置 | |
| JP2768321B2 (ja) | 半導体記憶装置 | |
| KR20050032124A (ko) | 기억 장치내에 과소거된 비트를 복구하는 방법 | |
| US6829173B2 (en) | Semiconductor memory device capable of accurately writing data | |
| EP0377840B1 (en) | Nonvolatile semiconductor memory device having reference potential generating circuit | |
| JP3615046B2 (ja) | 不揮発性半導体記憶装置 | |
| JPH0737393A (ja) | 多値メモリ | |
| JPH0766304A (ja) | 半導体記憶装置 | |
| JPH0512889A (ja) | 不揮発性半導体記憶装置 | |
| US5349553A (en) | Nonvolatile semiconductor memory device | |
| JPH1139886A (ja) | 半導体メモリ | |
| JP3505331B2 (ja) | 不揮発性半導体メモリ装置 | |
| JP2007109360A (ja) | 半導体記憶装置の読み出し方法及び半導体記憶装置 | |
| JP4907758B2 (ja) | 半導体記憶装置とその制御方法 | |
| KR100486444B1 (ko) | 반도체기억장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080809 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090809 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100809 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110809 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120809 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130809 Year of fee payment: 11 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |