KR100379861B1

KR100379861B1 - 불휘발성반도체메모리장치

Info

Publication number: KR100379861B1
Application number: KR1019960002395A
Authority: KR
Inventors: 유다카 하야시; 마치오 야마기시
Original assignee: 소니 가부시끼 가이샤
Priority date: 1995-02-01
Filing date: 1996-02-01
Publication date: 2003-07-23
Also published as: JPH08274282A; EP0725403A1; DE69617762D1; DE69617762T2; US5768184A; JP3336813B2; KR960032733A; EP0725403B1

Abstract

본 발명의 불휘발성 반도체메모리장치는 복수의 불휘발성 메모리셀과, 불휘발성 메모리셀의 기억상태에 대응하도록 배설된 복수의 레퍼런스셀을 포함하고, 불휘발성 메모리셀의 데이터독출시에, 최소한 2개의 레퍼런스셀중의 2개의 출력전류 사이의 전류 또는 이 전류에 비례하는 전류인 레퍼런스전류를 발생하고, 레퍼런스전류와 불휘발성 메모리셀의 전류와를 비교함으로써, 당해 불휘발성 메모리셀에 기억되어 있는 데이터를 독출한다.

Description

불휘발성 반도체메모리장치

본 발명은 재기입가능한 불휘발성 반도체메모리장치에 관한 것이며, 더 상세하게는, 특히 윈도가 작은 불휘발성 다치메모리의 기억유지특성, 재기입횟수, 및수율을 실질적으로 향상시키는 것이 가능한 불휘발성 반도체메모리장치에 관한 것이다.

불휘발성 반도체메모리장치에서는, 선택된 메모리셀을 구성하는 트랜지스터의 데이터를 독취하기 위하여, 차동앰프가 사용되고 있다. 차동앰프에서는, 선택된 메모리셀로부터의 전위신호데이터 또는 전류신호데이터 (이하, 총칭하여, "신호데이터"라고도 칭함)를 기준전위 또는 기준전류 (이하, 총칭하여 "기준데이터"라고도 칭함)와 비교하여, 데이터독출을 행하고 있다. 기준신호는 일반적으로 메모리셀과 동일한 기준메모리셀에 의하여 발생될 수 있다.

스토리지어레이를 형성하는 메모리셀의 스레시홀드치는, 재기입동작에 의한 특성의 열화, 시간과 경과와 함께 데이터기억유지특성의 변화, 제조불균일 등에 의하여 시간의 경과와 함께 변화함으로써, 스토리지어레이로부터 데이터의 독출시, 데이터독출의 오작동이 생길 수 있다.

특히, 다치기억에 있어서, 예를 들면 2개의 데이터를 1개의 메모리셀에 기억하면, 스레시홀드치 제어프로세스는 4개의 상이한 스레시홀드치가 있으므로, 매우 곤란하고, 4개의 상이한 스레시홀드치는 4개의 상이한 상태를 나타내는 메모리셀에 기억된 4개의 데이터에 대응해야 한다.

다치기억에 있어서의 스레시홀드치제어의 상기한 바와 같은 곤란함에 대하여는 구체예를 참조하여 다음에 설명한다.

불휘발성 반도체메모리장치에서는, 제1A도에 나타낸 바와 같이, "0"데이터 (독출시에 오프)가 기억되어 있는 메모리셀의 스레시홀드치전압 V_th0은 트랜지스터의 재기입특성의 열화, 데이터기억유지특성의 열화, 제조불균일 등에 의하여, 시간의 경과 (그래프의 횡축, log t)와 함께 저하되어 버리는 경우가 있다. 이 경우, 데이터독출시의 게이트전압 V_r보다 저하하여, 오작동이 생길 우려가 있다. 그리고, 제1A도중에 있어서, V_th1는 "1"데이터 (독출시에 온)가 기억되어 있는 메모리셀의 스레시홀드치전압변화를 나타낸다.

이 상태를 메모리셀로부터의 전류에 대하여 관찰하면, 제1B도에 나타낸 바와 같이 된다. "0"데이터가 기억되어 있는 메모리셀로부터 독출되는 전류 i_r0는 시간의 경과와 함께 증대한다. 그리고, "1"데이터가 기억되어 있는 메모리셀로부터 독출되는 전류 i_r1는 이 예의 경우에는, 시간의 경과에 의하지 않고 거의 일정한다. 메모리셀을 구성하는 트랜지스터가 플로팅게이트를 가지는 트랜지스터인 경우에, "1"데이터가 기억되어 있는 메모리셀의 플로팅게이트에는 전자(電子)가 주입되어 있지 않은 상태이기 때문이다.

한편, 기준데이터를 작성하기 위한 레퍼런스셀로서는, 종래에는 독출시에 온으로 되는 ("1"데이터가 기억되어 있음) 트랜지스터를 사용하고, 독출시의 기준전류 i_rp가 i_r1의 일정 비율, 예를 들면 약 1/4 정도로 되도록 설정되어 있으므로, 시간의 경과와 함께, 가령 i_r1가 변화하였다고 해도, 레퍼런스전류 i_rp는 i_r1의 일정 비율로 변화하므로, "1"데이터 검출시에는, 오작동은 회피된다. 한편, "0"데이터가기억되어 있는 메모리셀로부터 독출되는 전류 i_r0가 변화하기 시작하여, 어떤 시점에서, 기준전류 i_rp를 추월하여 버리면, 오작동할 우려가 있다.

특히, 근년 불휘발성 반도체메모리장치의 다치화의 움직임이 활발화되고 있으나, 이 다치기억에 있어서는 전술한 문제는 더욱 심각하다.

다치메모리셀로서는 2치의 경우와 마찬가지로, 예를 들면 플로팅게이트를 가지는 트랜지스터가 사용되지만, 이 경우 스레시홀드치전압을 더욱 세밀한 레벨로 제어할 필요가 있기 때문이다.

여기서 V(0,0), V(0,1), V(1,0), V(1,1)의 4치를 기억가능한 메모리셀의 1예를 이용하여 고찰하면, 레벨 0∼레벨 3의 스레시홀드치전압분포는 제2도에 나타낸 바와 같이, 레벨 3(1,1)이 1.5V∼3V, 레벨 2(1.0)가 3.7V∼4V, 레벨 1(0,1)이 4.6V∼4.9V, 레벨 0(0, 0)이 5.6V∼5.9V이다.

그리고, 다치메모리셀에 기입한 직후의 스레시홀드치전압의 분포는 제2도에 나타낸 바와 같이 급준하다.

이 4레벨에 걸쳐서 데이터가 기억되는 다치메모리셀로부터의 데이터독출은 종래, 예를 들면 독출셀의 스레시홀드치전압과 레벨 1∼ 레벨 3과를 비교함으로써 데이터치의 판정을 행한다. 즉, 전압레벨의 비교에 의하여 데이터의 판정을 행한다.

그런데, 제조한 직후는 급준했던 스레시홀드치전압분포도 기입을 반복하는 동안에 스레시홀드치전압의 불균일도 커지고, 또한 유지특성이 열화되고, 스레시홀드치전압에 어긋남이 생기므로, 예를 들면 제3도에 나타낸 바와 같이, 일정 독출전압 V_r11, V_r10, V_r00으로 센스한 경우, 도면중 화살표로 나타낸 시간보다 긴 기억시간에서 오동작으로 된다.

본 발명은 이러한 사정을 감안하여 이루어진 것이며, 그 목적은 특히 윈도가 작은 불휘발성 다치메모리의 기억유지특성, 재기입횟수, 및 수율을 실질적으로 향상시키는 것이 가능하고, 스레시홀드치의 미세한 제어가 요구되는 불휘발성 반도체메모리장치를 제공하는 것에 있다.

상기 목적을 달성하기 위하여, 본 발명에 관한 불휘발성 반도체메모리장치는, 복수의 불휘발성 메모리셀과, 각각이 상기 불휘발성 메모리셀의 다수의 상태에 대응하도록 배설된 복수의 레퍼런스셀과, 상기 불휘발성 메모리셀의 데이터독출시에, 상기 복수의 레퍼런스셀중의 최소한 2개의 셀로부터의 전류출력의 전류 또는 그 k배의 전류를 발생시키는 레퍼런스전류발생회로와, 상기 레퍼런스전류발생회로의 출력전류와 상기 불휘발성 메모리셀의 전류 또는 그 k배의 전류와를 비교함으로써, 당해 불휘발성 메모리셀에 기억되어 있는 값을 판정하는 판정회로를 가진다.

상기 복수의 레퍼런스셀은 소정수의 다치메모리셀마다에 배설된다. 또, 상기 소정수의 메모리셀과 복수의 레퍼런스셀을 동일한 워드선에 의하여 접속함으로써 이들을 동시에 구동(기입 내지 독출)할 수 있다. 단, 대략 동시에 구동할 수 있으면, 반드시 동일한 워드선으로 접속할 필요는 없다.

상기 메모리셀 및 레퍼런스셀은 전하의 축적량의 증감 또는 극성의 반전 등에 의하여 데이터를 유지하는 기능을 가지는 트랜지스터이면 특히 한정되는 것은 아니고, 예를 들면 전하의 축적이 가능한 플로팅게이트를 가지는 트랜지스터, 전하트랩기능을 가지는 절연막을 가지는 트랜지스터, 강유전체막을 가지는 트랜지스터 등으로 구성할 수 있다.

본 발명에서는, 상기 레퍼런스전류발생회로는, 상기 복수의 레퍼런스셀의 출력선중의 최소한 2개를 선택하여 출력선에 흐르는 각 전류치를 단순가산 또는 가중가산하는 가산회로와, 상기 가산회로의 가산치의 전류를 받아서, 가산되는 복수의 전류치의 중간치 또는 그 k배의 값의 전류를 발생하도록 채널폭을 채널길이로 나눈 값 상호의 관계가 소정의 비율로 되어 있는 트랜지스터에 의하여 구성되어 있다.

또, 본 발명에서는, 상기 레퍼런스전류발생회로와 상기 판정회로가 일체로 이루어지고, 상기 레퍼런스전류발생회로의 일부를 구성하는 트랜지스터가 상기 판정회로를 구성하는 차동앰프의 일부의 트랜지스터를 겸하고 있도록 구성할 수 있다. 이 경우에 있어서, 본 발명에서는, 상기 가산회로의 출력전류를 전압으로 변환하는 제1의 전류 - 전압변환트랜지스터와, 상기 제1의 전류 - 전압변환트랜지스터의 출력선이 접속되고, 차동앰프의 일부의 트랜지스터를 구성하는 차동앰프용 제1 트랜지스터와, 상기 다치메모리셀의 출력선의 신호전류를 전압으로 변환하는 제2의 전류 - 전압변환트랜지스터와, 상기 제2의 전류 - 전압변환트랜지스터의 출력선이 접속되고, 상기 차동앰프의 일부의 트랜지스터를 구성하는 차동앰프용 제2 트랜지스터와를 최소한 가지고, 이들 제1의 전류 - 전압변환트랜지스터, 제2의 전류 - 전압변환트랜지스터, 차동앰프용 제1 트랜지스터, 차동앰프용 제2 트랜지스터에 있어서의 각 채널폭을 각 채널길이로 나눈 값 상호의 관계를 소정의 비율로 함으로써, 상기 레퍼런스전류 또는 그 k배의 값과 불휘발성 메모리셀의 신호전류 또는 그 k배의 값과의 비교판정을 가능하게 한다.

또, 본 발명에서는, 상기 제1의 전류 - 전압변환트랜지스터와 제2의 전류 - 전압변환트랜지스터와의 전압변환동작을 안정시키는 동시에, 상기 차동앰프의 초기상태를 설정하기 위한 트랜지스터가 부가되어 있는 것이 바람직하다.

본 발명에 관한 불휘발성 반도체메모리장치에서는, 레퍼런스셀로서, 복수의 셀이 배치되고, 이들 중, 다치메모리셀의 데이터치에 대응지어질 셀에 그 데이터치가 기억된다. 그리고, 선택된 다치메모리셀의 독출시에는, 기준데이터로서, 복수의 레퍼런스셀중의 최소한 2셀로부터의 전류출력의 중간치 또는 그 k배가 발생되어 사용된다. 그러므로, 이 중간치 또는 그 k배의 전류는 시간의 경과와 함께, 다치메모리셀의 독출시의 2데이터 또는 그 k배의 사이 (윈도)를 지나도록 변화한다. 따라서, 재기입특성의 열화 또는 기억유지특성의 열화 등에 의하지 않고, 다치메모리셀에 기억되어 있는 데이터의 판정을 정확하게 행할 수 있다.

또, 다치메모리셀을 구성하는 트랜지스터에 제조불균일이 있었다고 해도, 레퍼런스셀을 구성하는 트랜지스터에도 동일한 제조불균일이 있다고 생각되고, 또 판정회로의 기준으로 되는 기준데이터는 전술한 이유에 의하여, 윈도 사이에 위치하므로, 결과로서는, 데이터의 독출의 정확성이 손상되는 일은 없다. 따라서, 불휘발성 반도체메모리장치의 수율도 향상된다.

다음에, 본 발명에 관한 불휘발성 반도체메모리장치를 도면에 나타낸 실시예에 따라서 상세히 설명한다.

제4도는 본 발명의 일실시예에 관한 불휘발성 반도체메모리장치의 개략구성도이다.

제4도에 나타낸 바와 같이, 본 실시예의 불휘발성 반도체메모리장치는 NOR형의 메모리이고, 다치메모리셀(2)이 매트릭스형으로 배치되어 있다. 각 다치메모리셀(2)은 본 실시예에서는, 플로팅게이트를 가지는 트랜지스터로 구성된다.

플로팅게이트를 가지는 트랜지스터에서는, 제5도에 나타낸 바와 같이, 반도체기판(3)의 표면영역 또는 웰에 형성된 소스ㆍ드레인영역(4,4) 사이의 채널형성영역(6)상에 게이트절연막(8)을 개재하여, 플로팅게이트(10), 중간절연막(12) 및 콘트롤게이트(14)가 적층되어 있다. 이 트랜지스터에서는 콘트롤게이트(14)(워드선)와 소스ㆍ드레인영역(4,4) (비트선 및 소스)에 인가되는 전압을 제어함으로써, FN (Fowler Nordheim)효과등을 이용하여, 플로팅게이트(10)에 전자를 주입 또는 인발함으로써, 트랜지스터의 스레시홀드치전압을 변화시켜서, 3치 이상의 데이터, 예를 들면 V(0,0), V(0,1), V(1,0), V(1, 1)의 4치의 데이터의 기입소거를 행할 수 있다.

V(0,0) V(0,1), V(1,0), V(1,1)의 4치를 기억가능한 메모리셀의 경우, 레벨 0∼레벨 3의 스레시홀드치전압분포는 제2도에 나타낸 바와 같이, 레벨 3(1,1)이 1.5V∼3V, 레벨 2(1,0)가 3.7V∼4V, 레벨 1(0,1)이 4.6V∼4.9V, 레벨 0(0,0)이 5.6∼5.9V이다.

그리고, 다치메모리셀에 기입된 직후의 스레시홀드치전압의 분포는 제2도에나타낸 바와 같이 급준하다.

4치의 기입은, 예를 들면 먼저 소거에 의하여 스레시홀드치전압을 레벨 "0" 이상으로 동작시키고, 다음에 기입바이어스전압을 인가하면서 플로팅게이트에 전자를 주입하고, 기입동작을 중지하고는 기입된 상태를 독출하는 것을 반복하는 베리파이(verify)에 의하여 전술한 원하는 스레시홀드치전압으로 된 시점에서 종료한다.

반도체기판(3)으로서, 예를 들면 P형의 단결정실리콘웨이퍼가 사용되었을 때는, 그 표면영역에, N형의 단결정실리콘웨이퍼가 사용되었을 때에는, 그 표면에 형성된 P형 웰에 다치메모리셀용 트랜지스터(2)가 형성된다. 소스ㆍ드레인영역(4,4)은, 예를 들면 N형의 불순물영역이고, 플로팅게이트(10) 및 콘트롤게이트(14)의 제작 후에, 이온주입을 행함으로써 형성된다. 소스ㆍ드레인영역(4,4)은 LDD구조를 가지고 있어도 된다. 게이트절연막(8)은, 예를 들면 막두께 8nm 정도의 산화실리콘막으로 구성된다. 플로팅게이트(10)는, 예를 들면 폴리실리콘층으로 구성된다. 그리고, 도시생략하지만, 플로팅게이트(10)의 측면은 절연성 사이드웰로 덮여져 있다. 중간절연막(12)은, 예를 들면 산화실리콘막, 또는 ONO막(산화실리콘막과 질화실리콘막과 산화실리콘막과의 적층막) 등으로 구성되고, 그 막두께는, 예를 들면 산화실리콘막 환산으로 14nm이다. 콘트롤게이트(14)는 예를 들면 폴리실리콘막, 또는 폴리사이드막(폴리실리콘막과 실리사이드막과의 적층막) 등으로 구성된다.

제4도에 나타낸 바와 같이, 본 실시예에서는, 각 행의 다치메모리셀(2)마다, 4개의 레퍼런스셀(16a,16b,16c,16d)이 배치되고, 동일한 워드선(18)에서 동시에 구동가능하게 되어 있다. 다치메모리셀(2)과 레퍼런스셀(16a,16b,16c,16d)은 두께방향의 구조가 대략 동일한 트랜지스터에 의하여 구성된다. 두께방향의 구조가 동일하다는 것은 다치메모리셀(2)을 구성하는 트랜지스터가 제5도에 나타낸 구조의 플로팅게이트(10)를 가지는 타입의 트랜지스터인 경우에는, 레퍼런스셀(16a,16b,16c,16d)을 구성하는 트랜지스터도 동일한 구조 및 막두께를 가진다는 의미이고, 트랜지스터의 채널길이 또는 채널폭 등이 상위해도 된다.

각 행의 레퍼런스셀(16a,16b,16c,16d)은 기억치가 미리 결정되어 있고, 예를 들면 다치메모리셀(2)에 데이터 V(0,0)∼V(1,1)의 어느 것이 기입될 때마다, 레퍼런스셀(16a)에는 V(0,0), 레퍼런스셀(16b)에는 V(0,1), 레퍼런스셀(16c)에는 V(1,0), 레퍼런스셀(16d)에는 V(1,1)가 각각 기입된다.

특정의 레퍼런스셀에 동일한 데이터가 몇번이나 기입된 경우, 축적효과가 생기는 경우가 있어서, 그것을 회피하기 위하여, 1개의 레퍼런스셀에 특정의 데이터를 반복하여 기입하지 않고, 다른 데이터를 교호로 기입하는 것도 가능하다. 이 경우는 예를 들면 워드선(18)에 카운터를 접속하여, 현재 레퍼런스셀(16a∼16d)이 어느 데이터를 맡고 있는가 알 수 있도록 하여 둔다.

워드선(18)은 행디코더(20)에 접속되어 있다. 다치메모리셀(2)의 트랜지스터의 드레인영역은 비트선(22)을 통하여, 열디코더(24)에 접속되어 있다. 그리고, 레퍼런스셀(16a,16b,16c,16d)의 트랜지스터의 드레인영역은 비트선(22)을 통하여, 독출전압/기입 전압전환회로(50)에 접속되어 있다.

행디코더(20), 열디코더(24) 및 독출전압/기입전압변환회로(50)에는, 기입전압구동회로(26) 및 독출전압구동회로(28)가 접속되어 있다. 이들 구동회로(26,28)에서 설정된 전압은 행디코더(20)에 의하여 선택된 워드선(18)과, 열디코더(24), 독출전압/기입전압전환회로(50)에 의하여 선택된 비트선(22)을 통하여, 특정의 다치메모리셀(2) 및 레퍼런스셀(16a,16b,16c,16d)에 인가되어, 데이터의 소거 및 기입이 이루어진다.

레퍼런스셀(16a,16b,16c,16d)이 접속된 비트선(22)에는, 독출전압/기입전압전환회로(50)를 통하여(또한 직접적으로), 비트선(22)으로부터 검출되는 2개의 전류치를 선택하여 단순가산 또는 가중가산(합산)하여, 그 중간치 또는 그 k배의 값을 발생하는 레퍼런스전류발생회로(30)가 접속된다.

레퍼런스전류발생회로(30)는, 예를 들면 후술하는 제6도에 나타낸 바와 같이, 각 레퍼런스셀(16a,16b,16c,16d)이 접속된 비트선(22)에 각각 배설되고, 게이트전압의 제어에 의하여 온/오프되는 MOS트랜지스터와, 이들 MOS트랜지스터의 출력배선을 접속하는, 이른바 와이어드오어(wired-OR)배선과, 이 와이어드오어배선의 전류출력을 1/2하도록 사이즈(W/L)가 조정된 복수의 MOS트랜지스터에 의하여 구성된다.

이 때, 와이어드오어배선에 의하여 단순가산이 행해진다.

레퍼런스전류발생회로(30)의 출력은 판정회로(32)의 한쪽의 제1 입력단자(32a)에 접속된다. 판정회로(32)의 다른 쪽의 제2 입력단자(32b)에는, 열디코더(24)에 의하여 선택된 비트선(22)을 통하여, 독출시에 선택된 다치메모리셀(2)에 기억되어 있는 데이터(본 실시예에서는, 전류)가 입력된다. 그리고, 레퍼런스전류발생회로(30)의 일부와 판정회로(32)와는, 후술하는 바와 같이 일체화할 수 있다.

다치메모리셀(2) 및 레퍼런스셀(16a,16b,16c,16d)에 기억되어 있는 데이터를 소거하는데는, 워드선(18), 비트선(22), 소스, 기판에 소정 전압, 예를 들면 워드선(18)에 18∼20V, 비트선(22)에 0V, 소스, 기판에 0V를 인가하여 플로팅게이트에 전자를 주입하면 된다.

제4도에 나타낸 행디코더(20) 및 열디코더(24)에 의하여 선택되는 특정의 다치메모리셀(2)에 데이터 V(0,0), V(0,1), V(1,0), V(1,1)를 기입하는데는, 소거에 의하여 스레시홀드치전압을 맞춘 후, 기입전압구동회로(26)로부터, 특정의 다치메모리셀(2)의 워드선(18)에 예를 들면 -10V, 비트선(22)에 예를 들면 +5V의 기입바이어스전압을 인가하면서 플로팅게이트로부터 전자를 인출하여, 베리파이동작에 의하여 전술한 원하는 스레시홀드치전압 V_(0,0)0, V_(0,1)0, V_(1,0)0, V_(1,1)0으로 된 시점에서 종료한다.

제4도에 나타낸 행디코더(20) 및 열디코더(24)에 의하여 선택되는 특정의 다치메모리셀(2)로부터의 데이터의 독출시에는, 독출전압구동회로(28)로부터, 특정의 다치메모리셀(2)의 워드선(18) 및 비트선(22)에, 소정 전압, 예를 들면 워드선(18)에 V_r00, V_r10, V_r11등의 전압 (3V∼5.5V), 비트선에 ∼1V를 인가한다.

본 실시예에서는, 특정의 다치메모리셀(2)로부터의 데이터의 독출과 동시에, 그 특정의 다치메모리셀(2)과 동일한 워드선(18)으로 접속되어 있는 4개의 레퍼런스셀(16a,16b,16c,16d)로부터도 동시에 데이터를 독출한다. 선택된 다치메모리셀(2)로부터 독출된 데이터전류는 비트선(22), 열디코더(24)를 통하여, 판정회로(32)의 제2 입력단자(32b)에 입력된다.

한쪽의 레퍼런스셀(16a,16b,16c,16d)로부터 독출된 레퍼런스데이터전류 i_r00, i_r01, i_r10, i_r11는 독출전압/기입전압전환회로(50)를 통하여 레퍼런스전류발생회로(30)에 입력된다. 레퍼런스전류발생회로(30)에 있어서, 입력한 4개의 전류중의 2개가 선택적으로 가산되고, 또한 2개의 전류치를 가지는 중간치 또는 그 k배의 값의 전류 I_re가 생성되고, 이 레퍼런스전류 I_re가 판정회로(32)의 제1 입력단자(32a)에 입력된다.

레퍼런스전류 i_re의 장기시간경과에 대한 변화는 제7도의 곡선 i_re00으로 나타낼 수 있다. 즉, 데이터 V(0,0)가 기억되어 있는 다치메모리셀(2)로부터 독출되는 데이터전류 i_data(0,0)의 변화에 맞추어, 레퍼런스전류 i_re00도 변화하여, 윈도의 중간에 위치하려고 한다. 그 결과 제4도에 나타낸 판정회로(32)에서는 제1 입력단자(32a)에 입력되는 레퍼런스전류 i_re00에 따라서, 제2 입력단자(32b)에 입력되는 선택된 다치메모리셀의 독출전류 i_data(0,0), i_data(0,1)의 V(0,0), V(0,1)의 판정을 정학하게 행할 수 있다.

제2 입력단자(32b)에 입력되는 선택된 다치메모리셀의 독출전류 i_data(0,0),i_data(0,1), i_data(1,0), i_data(1,1)또는 그들의 k배의 값과, 레퍼런스전류 i_re(i_re(0,0), i_re(1,0), i_re(1,1)) 또는 그들의 k배의 값과의 대소비교에 의하여, 다치메모리셀(2)에는, 데이터 V(0,0), V(0,1), V(1,0), V(1,1)중의 어느 하나가 기억되어 있다고 판정할 수 있다.

이 판정회로(32)에 의한 판정은 제7도에 나타낸 바와 같이, 시간의 경과와 함께, 메모리셀의 기억특성 또는 재기입특성이 열화되었다고 해도, 종래에 비교하여, 1오더 이상의 장기간에 걸쳐서, 정확성을 계속 유지할 수 있다.

또, 다치메모리셀(2)에 제조불균일이 있다고 해도, 레퍼런스셀(16a,16b,16c,16d)에도 동일한 제조불균일이 있다고 생각되고, 또 판정회로(32)의 기준으로 되는 레퍼런스전류는 전술한 이유에 의하여, 윈도 사이에 위치하므로, 결과로서는, 데이터의 독출의 정확성이 손상되는 것은 아니다.

그리고, 본 발명은 전술한 실시예에 한정되는 것은 아니고, 본 발명의 범위내에서 여러가지로 개변(改變)할 수 있다.

예를 들면, 상기 실시예에서는, 플로팅게이트에 전자를 서서히 방출하여 원하는 데이터를 기입하는 경우에 대하여 설명하였으나, 본 발명은 이것에 한정되지 않고, 플로팅게이트로부터 전자를 서서히 주입하는 경우라도 된다.

또, 제4도에 나타낸 실시예에서는, 기입전압구동회로(26) 및 독출전압구동회로(28)는 다치메모리셀(2)과 레퍼런스셀(16a,16b,16c,16d)에서 공용하였으나, 각각에 대하여 별도 배치하는 것도 가능하다.

또, 다치메모리셀(2)과 레퍼런스셀(16a,16b,16c,16d)은 반드시 동일한 워드선(18)으로, 동시에 구동할 필요는 없고, 별개의 워드선과, 별개의 구동회로를 사용하여, 대략 동시에 구동하도록 구성할 수도 있다.

또, 이들 구동회로의 배치위치는 제4도에 나타낼 실시예에 한정되지 않고 레퍼런스셀(16a,16b,16c,16d)과 다치메모리셀(2)과의 사이, 또는 그 밖의 위치에 배치하는 것도 가능하다.

또, 다치메모리셀(2) 및 레퍼런스셀(16a,16b,16c,16d)의 회로구성은 제4도에 나타낸 예에 한정되지 않고, 제8도에 나타낸 바와 같이, 소스선(40)이 각 열마다 분할된 타입, 또는 제9도에 나타낸 바와 같이, 셀트랜지스터(2,16a,16b,16c,16d)의 드레인 또는 소스가 선택트랜지스터(42)를 통하여 소스선(40)에 접속되어 있는 타입이라도 된다. 그리고, 다치메모리셀(2)과, 레퍼런스셀(16a,16b,16c,16d)과의 회로구성은 동일한 것이 바람직하다.

또, 각 셀트랜지스터(2,16a,16b,16c,16d)는 전하를 축적ㆍ소거가능한 트랜지스터로 구성되면 특히 한정되지 않고, 제10도에 나타낸 바와 같이, MONOS형의 셀트랜지스터라도 된다. 제10도에 나타낸 예에서는, 반도체기판(3)의 표면에 ONO막(44)이 적층되어 있고, 그 위에 게이트전극(46)이 적층되어 있다. 소스ㆍ드레인영역(4)은 상기 실시예와 동일하다. ONO막(44)은 SiO₂/SiN/SiO₂의 3층 구조의 막이고, 예를 들면 다음의 방법에 의하여 성막된다.

먼저 반도체기판(3)의 표면을 열산화하고, 2nm 정도의 산화막을 성막하여,그 열산화막상에 약 9nm 이하 정도의 질화실리콘막을 CVD법 등으로 성막하고, 그 표면을 열산화하여, 약 4nm 이하 정도의 산화막을 형성한다. 이와 같은 공정에 의하여 3층 구조의 ONO막을 형성할 수 있다. 이 ONO막은 저리크전류로 막두께제어성이 우수하다. 또, ONO막중의 질화실리콘막내 및 질화실리콘막과 실리콘산화막과의 계면에, 전자를 트랩하는 것이 가능하고, 메모리셀로서 기능한다. 또, 마찬가지로 메모리기능을 가지는 막으로서 ON막 (SiO₂/SiN), N막 (SiN단독)도 알려져 있다.

게이트전극(46)은, 예를 들면 폴리실리콘막 또는 폴리사이드막 등으로 구성되어, 워드선 (18)으로서 기능한다.

제11도에 나타낸 예에서는, 반도체기판(3)의 표면에, 막두께 약 10nm 정도의 게이트절연막(8₁)을 개재하여, 플로팅게이트(10₁), 막두께 390nm 정도의 강유전체박막(48) 및 콘트롤게이트(14₁)가 적층되어 있다. 이 예에서는, 강유전체박막(48)을 이용하여, 다치메모리셀을 구성하고 있다.

또, 전술한 바와 같이, 다치메모리셀과 레퍼런스셀은 두께방향으로 대략 동일 구조인 것이 바람직하다.

다음에, 레퍼런스발생회로(30)와 판정회로(32)를 포함하는 센스앰프 주위의 구체적 회로구성에 대하여 제6도를 참조하면서 설명한다.

제6도에 나타낸 실시예에서는, 트랜지스터 Q₂, Q₃, Q_RA, Q_DA가 정귀환(正歸還)이 있는 차동앰프회로를 구성하고, 트랜지스터 Q₁가 그 차동앰프회로의 구동용 스위치이다. 또, 트랜지스터 Q_R1가 선택적으로 가산된 전류를 전압으로 변환하고, 트랜지스터 Q_RA의 게이트에 입력하는 회로이다. 또, 트랜지스터 Q_D1는 다치메모리셀(2)로부터의 신호전류 i_data를 전압으로 변환하고, 트랜지스터 Q_DA의 게이트에 입력으로 하기 위한 회로이다. 그리고, 신호전류 i_data는 전술한 바와 같이, 다치메모리셀(2)에 기억되어 있는 데이터가 V(0,0)의 경우에는 i_data(0,0), V(0,1)의 경우에는 i_data(0,1), V(1,0)의 경우에는 i_data(1,0), V(1,1)의 경우에는 i_data(1,1)이다.

제6도중, 트랜지스터 Q₁, Q₂, Q₃는 N채널형 트랜지스터 (또는 P채널형 트랜지스터)이고, 트랜지스티 Q_RA, Q_DA, Q_R1, Q_D1는 상기 트랜지스터와는 역극성(逆極性)의 P채널형 트랜지스터 (또는 N채널형 트랜지스터)이다.

또한, 제6도에 나타낸 회로에서는, 트랜지스터 Q₄, Q_R0, Q_D0를 제6도에 나타낸 접속관계로 부가함으로써, 전압변환을 안정화시키는 동시에, 차동앰프회로의 초기상태를 설정하여 안정동작시키고 있다.

이들 트랜지스퍼 Q₄, Q_R0, Q_D0는 P채널형 트랜지스터 (또는 N채널형 트랜지스터)이다. 트랜지스터 Q_R0, Q_D0의 게이트(49,52)에는, 센스시에는 하이레벨로 전환되는 스트로브신호 STB1가 입력된다. 또, 트랜지스터 Q₄의 게이트(51)에는, 센스시에는 하이레벨로 전환되는 스트로브신호 STB2가 입력된다. 단, 스트로브신호 STB2는스트로브신호 STB1가 하이레벨로 전환된 후에, 하이레벨로 설정된다.

또, 차동앰프회로의 초기상태를 설정하여 안정동작시키는 소자로서, 1개의 P채널형 트랜지스터 (또는 N채널형 트랜지스터) Q₄의 대신에, 제12도에 나타낸 바와 같이, 2개의 P채널형 트랜지스터 (또는 N채널형 트랜지스터) Q₅, Q₆를 배설하고, 양 트랜지스터 Q₅, Q₆의 게이트는 전술한 제6도의 회로의 경우와 마찬가지로 스트로브신호 STB2의 공급라인에 접속하고, 양 트랜지스터 Q₅, Q₆의 접속점을 초기설정전위 2에 접속한 구성으로 하는 것도 가능하다.

또, 레퍼런스전류발생회로(30)는 제6도에 나타낸 바와 같이, 각 레퍼런스셀(16a,16b, 16c,16d)이 접속된 비트선(22)에 각각 배설되어, 게이트전압의 제어에 의하여 온/오프되는 N채널형 트랜지스터 Q_RS0, Q_RS1, Q_RS2, Q_RS3와, 이들 트랜지스터의 출력배선을 접속하는 와이어드오어배선과, 이 와이어드오어배선의 가산전류출력을 1/2 하도록 사이즈(W/L)비가 조정된 1쌍의 트랜지스터 Q_R1, Q_RA에 의하여 구성된다.

즉, 트랜지스터 Q_R1, Q_RA는 레퍼런스전류발생회로(30)와 판정회로(32)에서 공용되고 있고, 이 의미에서 양 회로는 일체적으로 구성되어 있다.

제13도에, 독출시에 있어서의 워드선(18)에의 인가전압, 레퍼런스전류발생회로(30)의 트랜지스터 Q_RS0, Q_RS2, Q_RS3의 게이트 G₀₀, G₀₁, G₁₀, G₁₁에의 제어신호, 및 판정회로(32)에의 스트로브신호 STB1, STB2, 및 트랜지스터 Q₁의 게이트 G₁에의 활성화신호 ACT의 타이밍차트를 나타낸다.

이 실시예에서는, 독출모드로 설정되면, 어드레스지정된 워드선(18) 및 비트선(22)이 소정 전압으로 유지되어, 선택된 다치메모리셀(2)에 의하여 그 기억데이터에 따른 데이터전류 i_data, 구체적으로는 다치메모리실(2)에 기억되어 있는 데이터가 V(0,0)의 경우에는 i_data(0,0), V(0,1)의 경우에는 i_data(0,1), V(1,0)의 경우에는 i_data(1,0), V(1,1)의 경우에는 i_data(1,1)가 흘러서, 판정회로(32)의 트랜지스터 Q_D1에 유입된다. 또, 선택된 다치메모리셀(2)과 동일한 워드선(18)에 접속된 레퍼런스셀(16a,16b,16c,16d)로부터 비트선(22)에 레퍼런스데이터전류 i_r00, i_r01, i_r10, i_r11가 흐르고, 이들 전류는 독출전압/기입전압전환회로(50)를 통하여 레퍼런스전류발생회로(30)에 입력된다.

레퍼런스전류발생회로(30)에 있어서는, 입력된 4개의 전류중 2개가 선택적으로 가산되고, 이 가산치전류가 판정회로(32)의 트랜지스터 Q_R1에 유입되고 선택적으로 가산된 전류가 전압으로 변환되어, 트랜지스터 Q_RA의 게이트에 입력된다.

레퍼런스전류 i_re를 가산전류의 1/2로 설정할 경우에는, 트랜지스터 Q_RA, Q_DA, Q_R1, Q_D1의 채널칫수관계를 하기의 표 1의 케이스 II에 나타낸 것과 같은 관계로 설정한다.

레퍼런스전류의 2배와 데이터전류의 2배와를 비교할 경우는 표 1 및 2에 나타낸 바와 같이 트랜지스터 Q₂, Q₃, Q_RA, Q_DA, Q_R1, R_D1의 채널칫수관계를 설정한다. 이 경우는 k=2에 상당한다.

표 1

표 2

그리고, 트랜지스터 Q₂와 트랜지스터 Q₃와는 동일 칫수였으나, 표 2에 나타낸 바와 같이, 트랜지스터 Q_R1와 Q_RA, 트랜지스터 Q_D1와 Q_DA가 동일 칫수비 (W/L비)의 경우에도, 트랜지스티 Q₂의 W/L비를 트랜지스터 Q₃의 그것의 2배로 함으로써 실질적인 1/2회로를 구성할 수도 있다. 이 때도, 1/2회로는 차동앰프와 일체화하고 있다. 그리고, 일체화라는 것은 각각이 공통된 트랜지스터를 가지고 있는 것이라고 본 발명에서는 정의한다.

판정회로(32)에서는, 독출모드시에 트랜지스터 Q₁의 게이트 G₁에 V_SS(로레벨)로부터 V_DD(하이레벨)로 변화하는 램프전압입력 ACT을 인가하여 활성화되고, 선택된 다치메모리셀(2)의 독출전류 i_data(0,0), i_data(0,1), i_data(1,0), i_data(1,1)와, 중간치전류 i_re와의 대소비교에 의하여, 다치메모리셀(2)에는, 데이터 V(0,0), V(0,1), V(1,0), V(1,1)중의 어느 하나가 기억되어 있는 것으로 판정된다.

그리고, 구체적 레퍼런스전류발생회로(30)에 있어서의 가산해야 할 레퍼런스셀(16a,16b, 16c,16d)에 의한 독출전류의 선택, 및 판정회로(32)에 있어서의 판정동작은, 예를 들면 제13도에 나타낸 바와 같이 행한다. 즉, 먼저 워드선(18)에 전압 V_r11을 부여하고, 트랜지스터 Q_RS3의 게이트 G₁₁및 Q_RS2의 게이트 G₁₀에 하이레벨의 신호를 공급하고, 레퍼런스셀(16d)과 (16c)에 의한 레퍼런스데이터셀전류 i_r11와 i_r10와를 합류시켜서 가산한다. 이 때, 트랜지스터 Q_RS1의 게이트 G₀₁및 Q_RS0의 게이트 G₀₀에의 공급신호는 로레벨로 유지한다. 이 합류전류가 판정회로(32)에 입력되어 1/2 되고, 다치메모리셀(2)에 기억되어 있는 데이터가 V(1,1)인가, 또는 V(1,0) V(0,1), V(0,0)인가 판정된다.

다음에, 레퍼런스전류발생회로(30)의 트랜지스터 Q_RS3의 게이트 G₁₁에의 신호를 로레벨로 전환하고, 워드선(18)에 전압 V_r10을 부여하고, 트랜지스터 Q_RS2의 게이트 G₁₀에의 신호는 하이레벨로 유지한 채, 트랜지스터 Q_RS1의 게이트 G₀₁에의 신호를하이레벨로 전환하여, 레퍼런스셀(16c)과 (16b)에 의한 레퍼런스데이터셀 전류 i_r10와 i_r01와를 합류시켜서 가산한다. 이 합류전류가 판정회로(32)에 입력되어 1/2 되고, 다치메모리셀(2)에 기억되어 있는 데이터가 V(1,0)인가, 또는 V(0,1), V(0,0)인가 판정된다.

다음에, 레퍼런스전류발생회로(30)의 트랜지스터 Q_RS2의 게이트 G₁₀에의 신호를 로레벨로 전환하고, 워드선(18)에 전압 V_r00을 부여하고, 트랜지스터 Q_RS1의 게이트 G₀₁에의 신호는 하이레벨로 유지한 채, 트랜지스터 Q_RS0의 게이트 G₀₀에의 신호를 하이레벨로 전환하여, 레퍼런스셀(16b)과 (16a)에 의한 레퍼런스데이터셀전류 i_r01와 i_r00와를 합류시켜서 가산한다. 이 합류전류가 판정회로(32)에 입력되어 1/2 되고 다치메모리셀(2)에 기억되어 있는 데이터가 V(0,1)인가 V(0,0)인가 판정된다.

이와 같이 본 실시예에 있어서는, 레퍼런스전류발생회로(30) 및 판정회로(32)에 있어서 3회의 선택적 가산 및 차동앰프에 있어서의 판정을 행함으로써, 다치메모리셀(2)의 기억데이터를 판정할 수 있다.

그리고, 레퍼런스전류발생회로(30)의 트랜지스터 Q_RS0∼Q_RS3에 대한 전환제어는 제13도에 나타낸 예에 한정되지 않는다. 제13도의 경우와는 역으로, 트랜지스터 Q_RS0와 Q_RS1측으로부터 순차 도통상태로 되도록 제어해도 된다.

또, 예를 들면 먼저 트랜지스터 Q_RS1와 Q_RS2를 도통상태로 하여,다치메모리셀(2)에 기억되어 있는 데이터가 V(1,1) 또는 V(1,0)인가, 또는 V(0,1) 또는 V(0,0)인가를 판정회로(32)로 판정한 후, 그 판정결과에 따라서, 트랜지스터 Q_RS3와 Q_RS2또는 트랜지스터 Q_RS1와 Q_RS0가 도통상태로 되도록 제어함으로써, 다치메모리셀(2)에 기억되어 있는 데이터가 V(1,1) 또는 V(1,0)인가, 또는 V(0,1) 또는 V(0,0)인가를 판정할 수 있다. 이 경우, 레퍼런스전류발생회로(30) 및 판정회로(32)에 있어서 2회의 선택적 가산 및 차동앰프에 있어서의 판정을 행함으로써, 다치메모리셀(2)의 기억데이터를 판정할 수 있다.

또한, 제14도에 나타낸 바와 같이, 임의의 2개의 레피런스셀의 전류의 중간치 또는 그 k배의 값과 데이터 또는 그 k배의 값과를 비교하는 3개의 판정회로(32a,32b,32c)를 배설하면, 동시에 다치메모리셀(2)의 기억데이터를 판정할 수 있다. 이 때, 워드선(18)에는 전압 V_r00을 인가한다. 이 회로에 있어서는, 판정회로(32a)의 출력 OUT₁은 데이터가 (1,1), (1,0), (0,1)일 때, 하이레벨 (V_DD레벨)로 되고, 판정회로(32b)의 출력 OUT₂은 데이터가 (1,1) (1,0)일 때 하이레벨로 되고, 판정회로(32c)의 출력 OUT₃은 데이터가 (1,1)일 때 하이레벨로 된다. 이들 출력 OUT₁∼OUT₃은, 예를 들면 제15도에 나타낸 바와 같은 논리회로에 입력되고, 여기서 논리연산이 행해져서, 메모리셀(2)에 축적되어 있는 다치정보가 출력된다.

제15도에 나타낸 논리회로는 3입력 2출력의 논리회로이고, 입력단 T_IN1에는 제14도의 판정회로(32b)의 출력신호 OUT₂가 입력되고, 입력단 T_IN2에는 제14도의 판정회로(32c)의 출력신호 OUT₃가 입력되고, 입력단 T_IN3에는 제14도의 판정회로(32a)의 출력신호 OUT₁가 입력된다. 입력단 T_IN1에 입력된 신호 OUT₂는 2개중의 한쪽의 출력단 T_OUT1으로부터 직접 신호 A로서 출력되는 동시에, 2입력 오어(OR)회로(38)의 한쪽의 입력단에 입력된다. 입력단 T_IN2에 입력된 신호 OUT₃는 부정(不定)(반전 : NOT)회로(34)에서 반전작용을 받아서, 2입력 앤드(AND)회로(36)의 한쪽의 입력단에 입력된다. 또, 입력단 T_IN3에 입력된 신호 OUT₁는 앤드회로(36)의 다른 쪽의 입력단에 입력된다. 앤드회로(36)의 논리적(論理積)의 결과가 오어회로(38)의 다른 쪽의 입력단에 입력되고, 그 논리화 결과가 출력단 T_OUT2으로부터 신호 B로서 출력된다.

이 논리회로에 있어서는, 출력신호 A가 하이레벨 "H"의 경우에는 메모리셀(2)의 MSB가 논리 "1", 로레벨 "L"의 경우에는 메모리셀(2)의 MSB가 논리 "0"을 나타내고, 출력신호 B가 하이레벨 "L"의 경우에는 메모리셀(2)의 LSB가 논리 "1", 로레벨 "L"의 경우에는 메모리셀(2)의 LSB가 논리 "0"을 나타낸다.

그런데, 전술한 제6도에 나타낸 회로에서는, 와이어드오어배선에 의하여 단순가산이 행해지지만, 일반적으로 가중가산을 행하기 위하여는 제16도에 나타낸 바와 같은 회로로 구성된다. 이 경우, 독출전압/기입전압전환회로(50)의 4개의 출력의 각각에 대하여 게이트전압의 제어에 의하여 온/오프되는 2개의 제1 및 제2의 MOS 트랜지스터가 병렬로 접속되고, 4개의 제1의 MOS 트랜지스터 Q_RS0, Q_RS1, Q_S2, Q_RS3의 출력배선을 접속하는 와이어드오어배선과, 이 와이어드오어배선의 전류출력을n/k배하도록 사이즈(W/L)가 조정된 복수의 MOS 트랜지스터 Q_R1, Q_RA및 4개의 제2의 MOS 트랜지스터 Q'_RS0, Q'_RS1, Q'_RS2, Q'_RS3의 출력배선을 접속하는 와이어드오어배선과, 이 와이어드오어배선의 전류출력을 m/k배 하도록 사이즈(W/L)가 조정된 복수의 MOS 트랜지스터 Q'_R1, Q'_RA에 의하여 구성된다. 여기서, n + m ≤k로 한다.

이와 같은 구성에 있어서, 트랜지스터 Q_R1', Q_RA', Q_R1, Q_RA의 칫수비를 원하는 값으로 설정하고, Q_RS0∼Q_RS3및 Q_R0'∼Q_RS3'중 각각 1개의 트랜지스터를 온으로 함으로써 2개의 레퍼런스셀의 전류의, 이른바 가중가산을 실현할 수 있다.

그리고, 전술한 실시예에서는, 제16도에 나타낸 실시예를 제외하고는, 중간치를 2개의 전류치의 합의 1/2로서 설명하였으나, 이것에 한정되지 않고, 2개의 전류치 사이의 값이면 된다.

또, 전술한 실시예에서는, 모두 NOR형의 메모리에 대하여 설명하였으나, 본 발명은 이것에 한정되지 않고, NAND형, AND형, DINOR형 등에 대하여도 적용하는 것이 가능하다. 또, 전술한 실시예에서는, 다치는 4치로서 설명하였으나, 3치, 5치, …8치 등으로도 본 발명에 적용할 수 있는 것은 물론이다.

이상 설명한 바와 같이, 본 발명에 의하면, 특히 윈도가 작은 불휘발성 다치메모리장치에 있어서, 재기입특성의 열화 또는 기억유지특성의 열화 등에 의하지 않고, 다치메모리셀에 기억되어 있는 데이터의 판정을 정확하게 행할 수 있다. 또, 다치메모리셀에 제조불균일이 있었다고 해도, 레퍼런스셀에도 동일한 제조불균일이있다고 생각되고, 또 비교판정회로의 기준으로 되는 기준데이터 (중간치전류)는 윈도 사이에 위치하므로, 결과로서는, 데이터의 독출의 정확성이 손상되는 것은 아니다. 따라서, 불휘발성 반도체메모리장치의 수율도 실질적으로 향상된다.

제1A도 및 제1B도는 메모리셀의 경시(經時)변화를 나타낸 그래프.

제2도는 4치메모리셀의 스레시홀드치전압분포를 나타낸 그래프.

제3도는 4치메모리셀의 경시변화를 나타낸 그래프.

제4도는 본 발명의 일실시예에 관한 불휘발성 반도체메모리장치의 개략구성도.

제5도는 본 발명의 일실시예에 관한 메모리셀의 요부단면도.

제6도는 본 발명의 구체적 실시예에 관한 불휘발성 반도체메모리장치의 센스앰프 주위의 회로도.

제7도는 본 발명에 관한 불휘발성 반도체메모리장치의 레퍼런스전류의 경시변화를 나타낸 그래프.

제8도는 본 발명의 다른 실시예에 관한 메모리셀의 회로구성도.

제9도는 본 발명의 또 다른 실시예에 관한 메모리셀의 회로구성도.

제10도는 본 발명의 다른 실시예에 관한 메모리셀의 요부단면도.

제11도는 본 발명의 또 다른 실시예에 관한 메모리셀의 요부단면도.

제12도는 본 발명의 구체적 실시예에 관한 불휘발성 반도체메모리장치의 센스앰프 주위의 다른 구성예를 나타낸 회로도.

제13도는 제6도의 회로의 각 부에 공급되는 신호의 타이밍차트.

제14도는 본 발명의 구체적 실시예에 관한 불휘발성 반도체메모리장치의 임의의 2개의 레퍼런스셀의 레퍼런스전류와 데이터와를 비교하는 3개의 판정회로를 배설한 구성예를 나타낸 회로도.

제15도는 본 발명에 관한 다치(多値)정보를 연산하는 논리회로의 구성예를 나타낸 도면.

제16도는 본 발명의 구체적 실시예에 관한 불휘발성 반도체메모리장치의 가중(加重)가산회로를 가지는 센스앰프 주위의 구성예를 나타낸 회로도.

※도면의 주요부분에 대한 부호의 설명

(2) : 메모리셀, (3) : 반도체기판, (4) : 소스ㆍ드레인영역, (6) : 채널형성영역, (8) : 게이트절연막, (10) : 플로팅게이트, (12) : 중간절연막, (14) : 콘트롤게이트, (16a,16b, 16c,16d) : 레퍼런스셀, (18) : 워드선, (20) : 행(行)디코더, (22) : 비트선, (24) : 열(列)디코더, (26) : 기입전압구동회로, (28) : 독출전압구동회로, (30) : 레퍼런스전류발생회로, (32,32a,32b,32c) : 판정회로, (50) : 독출전압/기입전압전환회로.

Claims

복수의 불휘발성 메모리셀,

각각이 상기 불휘발성 메모리셀의 다수의 상태에 대응하도록 배치된 복수의 레퍼런스셀,

상기 불휘발성 메로리셀의 데이터 독출시에, 상기 복수의 레퍼런스셀중 최소한 2개의 셀로부터의 전류 출력의 전류 또는 그 k배의 전류를 생성하는 레퍼런스 전류 발생 회로,

상기 레퍼런스 전류 발생 회로의 출력 전류와 상기 불휘발성 메모리셀의 전류 또는 그 k배의 전류를 비교함으로써, 당해 불휘발성 메모리셀에 기억되어 있는 값을 판정하는 판정회로, 그리고

상기 복수의 불휘발성 메모리셀과 복수의 레퍼런스셀에 데이터를 기입하는 기입 수단

을 포함하는 불휘발성 반도체 메모리 장치.
제1항에 있어서, 상기 복수의 불휘발성 메모리셀은 3치를 기억하는 다치 메모리셀로 이루어지는 불휘발성 반도체 메모리 장치.
제1항에 있어서, 상기 복수의 레퍼런스셀은 소정수의 불휘발성 메모리셀마다에 설치되어 있는 불휘발성 반도체 메모리 장치.
제1항에 있어서, 상기 복수의 레퍼런스셀과 상기 소정수의 불휘발성 메모리셀은 동일한 워드선에 접속되어 있는 불휘발성 반도체 메모리 장치.
제2항에 있어서, 상기 불휘발성 메모리셀은 전하의 축적량의 증감 또는 극성의 반전이 가능한 불휘발성 반도체 메모리 소자에 의하여 구성되고,

상기 레퍼런스셀은 상기 다치 메모리셀을 구성하는 불휘발성 반도체 메모리 장치.
제5항에 있어서, 상기 불휘발성 메모리셀과 상기 레퍼런스셀은 전하의 축적이 가능한 플로팅 게이트를 가지는 트랜지스터, 전하 트랩 기능을 가지는 트랜지스터, 강 유전체막을 가지는 트랜지스터 중의 어느 하나인 불휘발성 반도체 메모리 장치.
제1항에 있어서, 상기 레퍼런스전류발생회로는,

상기 복수의 레퍼런스셀의 출력선 중의 최소한 2개를 선택하여 출력선에 흐르는 전류치를 가산하는 가산회로와,

상기 가산회로의 가산치의 전류를 받아서, 가산되는 복수의 전류치의 전류 또는 그 k배의 값의 전류를 발생하도록 채널폭을 채널길이로 나눈 값 상호의 관계가 소정의 비율로 되어 있는 트랜지스터에 의하여 구성되어 있는 불휘발성 반도체메모리 장치.
제7항에 있어서, 상기 가산회로는 선택한 최소한 2개의 전류치를 단순 가산하는 불휘발성 반도체 메모리 장치.
제7항에 있어서, 상기 가산회로는 선택한 최소한 2개의 전류치에 대한 가중가산을 행하는 불휘발성 반도체 메모리 장치.
제1항에 있어서,

상기 레퍼런스전류발생회로와 상기 판정회로가 일체로 이루어지고,

상기 레퍼런스전류발생회로의 일부를 구성하는 트랜지스터가 상기 판정회로를 구성하는 차동앰프의 일부의 트랜지스터를 겸하고 있는 불휘발성 반도체 메모리 장치.
제7항에 있어서,

상기 가산회로의 출력전류를 전압으로 변환하는 제1의 전류 - 전압변환트랜지스터와,

상기 제1의 전류 전압변환트랜지스터의 출력선이 접속되고, 차동앰프의 일부의 트랜지스터를 구성하는 차동앰프용 제1 트랜지스터와,

상기 불휘발성 메모리셀의 출력선의 신호전류를 전압으로 변환하는 제2의 전류 - 전압변환트랜지스터와,

상기 제2의 전류 - 전압변환트랜지스터의 출력선이 접속되고, 상기 차동앰프의 일부의 트랜지스터를 구성하는 차동앰프용 제2 트랜지스터와를 가지고,

이들 제1의 전류 - 전압변환트랜지스터, 제2의 전류 - 전압변환트랜지스터, 차동앰프용 제1 트랜지스터, 차동앰프용 제2 트랜지스터에 있어서의 각 채널폭을 각 채널길이로 나눈 값 상호의 관계가 소정의 비율로 되어 있는 불휘발성 반도체 메모리 장치.
제11항에 있어서, 상기 제1의 전류 - 전압변환트랜지스터와 제2의 전류 전압변환트랜지스터와의 전압 변환 동작을 안정시키는 동시에, 상기 차동 앰프의 초기상태를 설정하기 위한 트랜지스터가 부가되어 있는 불휘발성 반도체 메모리 장치.