JP5001578B2 - 半導体記憶装置及び半導体記憶装置の製造方法 - Google Patents
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Description
本発明の一実施形態に係る半導体記憶装置1は、図1に示すように、不揮発性メモリ素子からなるメモリセルアレイ1000と、メモリセルアレイ1000を駆動するためのワードドライバ1002及びデータドライバ1003とを備えている。
不揮発性メモリ素子構造に於いては、通常電荷を蓄積するシリコン窒化膜等の電荷蓄積膜をフォトリソ、エッチングといった微細加工技術によって形成するため、電荷蓄積膜の最小パターンサイズは微細加工技術の世代毎に可能な最小寸法によって制限される。露光にI線(365nm)の光を使用する場合には0.3マイクロメートル程度、KrFレーザーを使用する場合には0.15マイクロメートル程度の最小寸法が物理的な限界と言われている。
本発明に係る不揮発性メモリセル構造は、電荷蓄積膜であるシリコン窒化膜120に電荷を注入して情報の書込を行い、セルトランジスタTrの閾値を変化させ、閾値の差異を検出して情報の読出を行うことで、メモリセルPに保持されている0又は1の情報を判定する方式の不揮発性メモリセル構造である。
図11は、セルトランジスタTrがpchの場合に於ける情報の書込時にセルトランジスタTrの各端子に印加する電圧と、書込原理を説明する図である。
メモリセルPへの情報の書込は、Band-to-Bandトンネリングと呼ばれるトンネリング電流を発生させて行う。Band-to-Bandトンネリングを発生させるために、セルトランジスタTrのゲート電極107とドレイン電極との間に10V程度の電位差を印加する。具体的には、図11に示すように、ゲート電極107に−0.1V、ドレイン電極(ドレイン領域110)に−10V、ソース電極を開放(OPEN)、半導体基板101又はウェルを接地電位(0V)とする。
メモリセルPからの読出は、書込動作によってシリコン窒化膜120が正に帯電することでpchセルトランジスタTrの閾値が見かけ上上昇することを利用する。即ち、書込動作によってシリコン窒化膜120が正に帯電しているセルトランジスタTrの閾値が、書込をされていないシリコン窒化膜120が正に帯電していないセルトランジスタTrの閾値に比較して、ドレイン電流が小さいことを利用して、セルトランジスタTrに蓄積されている情報が「0」か「1」かを判定する。具体的には、メモリセルPのpchセルトランジスタTrから読み出したドレイン電流と、シリコン窒化膜120が正に帯電していない(即ち、書込を行っていない)メモリセルPのセルトランジスタTrの閾値と比較することで、当該メモリセルPに保持されている情報が0であるか1であるかを判定する。
メモリセルPに書き込まれた情報、すなわち、シリコン窒化膜120に注入されたホールの消去はFN(Fowler-Norheim)トンネル電流を発生させてシリコン窒化膜120中に電子を注入して電気的に中和することで、pchセルトランジスタTrを初期状態に戻す。
図12は、セルトランジスタTrがnchの場合に於ける情報の書込時にセルトランジスタTrの各端子に印加する電圧と、書込原理を説明する図である。
メモリセルPへの情報の書込は、Band-to-Bandトンネリングと呼ばれるトンネリング電流を発生させて行う。Band-to-Bandトンネリングを発生させるために、セルトランジスタTrのゲート電極107とドレイン電極との間に10V程度の電位差を印加する。具体的には、図12に示すように、ゲート電極107に+0.1V、ドレイン電極(ドレイン領域110)に+10V、ソース電極を開放(OPEN)、半導体基板101又はウェルを接地電位(0V)とする。
メモリセルPからの読出は、書込動作によってシリコン窒化膜120が負に帯電することでnchセルトランジスタTrの閾値が見かけ上上昇することを利用する。即ち、書込動作によってシリコン窒化膜120が負に帯電しているセルトランジスタTrの閾値が、書込をされていないシリコン窒化膜120が負に帯電していないセルトランジスタTrの閾値に比較して、ドレイン電流が小さいことを利用して、セルトランジスタTrに蓄積されている情報が「0」か「1」かを判定する。具体的には、メモリセルPのnchセルトランジスタTrから読み出したドレイン電流と、シリコン窒化膜120が負に帯電していない(即ち、書込を行っていない)メモリセルPのセルトランジスタTrの閾値と比較することで、当該メモリセルPに保持されている情報が0であるか1であるかを判定する。
メモリセルPに書き込まれた情報、すなわち、シリコン窒化膜120に注入された電子の消去はFN(Fowler-Norheim)トンネル電流を発生させてシリコン窒化膜120中にホールを注入して電気的に中和することで、nchセルトランジスタTrを初期状態に戻す。
次に、図5乃至図9を参照して本発明に係る半導体記憶装置1の製造方法を説明する。
本実施形態では、不揮発性メモリ構造を形成する際、構造上追加しなければならない工程は、周辺回路領域の素子分離絶縁膜105を下げるためのフォトリソグラフィー1工程、エッチング1工程であり、エッチングはウェットエッチングで十分な構造形成が可能なため非常に安価に電荷蓄積部の構成を通常のCMOS工程に付加することができる。
なお、上記では、サイドウォール108のエッチバック時に、第1の部分1051の側面に低密度部105cを露出させたが、サイドウォール108のエッチバック時に低密度部105cが一部露出または完全に露出しない状態まで、素子分離絶縁膜105をエッチングしても良い。この場合、後の保護膜112のパターニング時、あるいは、ストッパ膜(シリコン窒化膜111)形成前の洗浄またはウェットエッチング時に低密度部105cを露出させても良い。例えば、保護膜112のパターニング時に低密度部105cを露出させ、ストッパ膜(シリコン窒化膜111)形成前の洗浄またはウェットエッチング時に孔105dを形成させても良いし、あるいは、ストッパ膜(シリコン窒化膜111)形成前の洗浄またはウェットエッチング時に低密度部105cを露出させるとともに、さらに孔105dを形成しても良い。
空孔を形成した後の工程は、上記実施形態と同様でよい。
1001 メモリセルアレイ
1002 ワードドライバ
1003 データドライバ
101 半導体基板
1010A 素子形成領域
1010B 素子分離領域
101a 凹部
102 バッファ酸化膜
103 シリコン窒化膜
104 熱酸化膜
105 素子分離絶縁膜
105a 膜密度が粗な部分
105b 膜密度が密な部分
105c 低密度部
105d 孔
1051 第1の部分
1052 第2の部分
1053 第3の部分
106 ゲート絶縁膜
107 ゲート電極
108 サイドウォール
109 ソース領域
110 ドレイン領域
111 シリコン窒化膜(ストッパ膜)
112 保護膜
120 シリコン窒化膜(電荷蓄積膜)
131 ワード線
132 ビット線対
Claims (20)
- 素子形成領域と素子分離領域とを有する半導体基板と、
前記素子分離領域に形成された素子分離絶縁膜としての第1の絶縁膜と、
前記半導体基板の前記素子形成領域に形成された第1の拡散領域及び第2の拡散領域と、
前記半導体基板上の前記素子形成領域に於いて前記第1の拡散領域と第2の拡散領域との間に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記第1の絶縁膜中に設けられた電荷蓄積部と、を備え、
前記素子分離絶縁膜は、前記素子形成領域に於ける前記半導体基板の表面よりも突出した第1の部分と、前記第1の部分よりも低い第2の部分とを有し、
前記電荷蓄積部は、前記第1の部分に形成されていることを特徴とする半導体記憶装置。 - 前記ゲート電極は、前記第1の絶縁膜上まで延在しており、
前記第1の部分は、前記ゲート電極で覆われる部分に形成されており、
前記第2の部分は、前記ゲート電極で覆われない部分に形成されていることを特徴とする請求項1に記載の半導体記憶装置。 - 前記第1の部分は、前記第1の拡散領域側の側面及び前記第2の拡散領域側の側面とを有し、前記電荷蓄積部は前記第1の拡散領域側の側面から前記第2の拡散領域側の側面に亘って形成されていることを特徴とする請求項1又は2に記載の半導体記憶装置。
- 前記第1の部分は、前記第1の拡散領域側の側面及び前記第2の拡散領域側の側面とを有し、
前記電荷蓄積部は前記第1の拡散領域側の側面に沿って設けられた第1の蓄積部と前記第2の拡散領域側の側面に沿って設けられた第2の蓄積部とで構成されていることを特徴とする請求項1又は2に記載の半導体記憶装置。 - 前記第2の部分上にコンタクトホール形成の際のストッパ膜として形成された第2の絶縁膜をさらに備え、
前記電荷蓄積膜は、前記第2の絶縁膜と同一の材料で形成されていることを特徴とする請求項1に記載の半導体記憶装置。 - 前記電荷蓄積部は、前記ゲート絶縁膜の側方に略同一の高さで形成されていることを特徴とする請求項1に記載の半導体記憶装置。
- 前記電荷蓄積部は、少なくとも一部が前記第1の拡散領域から前記第2の拡散領域に向かう方向に沿って前記第1の拡散領域及び前記第2の拡散領域とオーバラップしていることを特徴とする請求項1に記載の半導体記憶装置。
- 前記ゲート絶縁膜及び前記ゲート電極の両側壁に形成されたサイドウォールをさらに備え、
前記電荷蓄積部は、少なくとも一部が前記第1の拡散領域から前記第2の拡散領域に向かう方向に沿って前記サイドウォールとオーバラップしていることを特徴とする請求項1に記載の半導体記憶装置。 - 前記電荷蓄積部は、前記ゲート絶縁膜の両側に形成されていることを特徴とする請求項1に記載の半導体記憶装置。
- 前記半導体基板は、メモリセルアレイ領域とCMOS回路からなる周辺回路領域とを有し、
前記素子形成領域及び前記素子分離領域はメモリセルアレイ領域と周辺回路領域とにそれぞれ含まれており、
前記周辺回路領域では、前記素子分離絶縁膜は、前記素子形成領域に於ける前記半導体基板の表面と略同一の高さに形成されていることを特徴とする請求項1に記載の半導体記憶装置。 - 半導体基板を準備する工程と、
前記半導体基板上に第1の酸化膜、第1の窒化膜を順次形成する工程と、
素子分離領域に於いて前記第1の酸化膜、第1の窒化膜を除去し、さらに前記素子分離領域に於いて前記半導体基板に凹部を形成する工程と、
素子形成領域において前記第1の酸化膜の縁部を洗浄またはウェットエッチングにより除去し、前記第1の窒化膜を前記第1の酸化膜に対してオーバハングさせる工程と、
前記素子形成領域及び前記素子分離領域に於いて、前記第1の酸化膜の側方で他の部分よりも膜の密度が粗になる低密度部が形成されるように第1の絶縁膜を形成する工程と、
前記第1の絶縁膜を前記第1の窒化膜が露出するまで平坦化する工程と、
前記第1の酸化膜及び前記第1の窒化膜を除去して、前記素子形成領域において前記半導体基板の表面を露出する工程と、
半導体基板の露出された表面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上及び前記第1の絶縁膜上にゲート電極を形成する工程と、
前記ゲート絶縁膜の両側において前記半導体基板に第1の拡散領域及び第2の拡散領域を形成する工程と、
前記ゲート電極で覆われていない前記第1の絶縁膜を所定量除去し、前記低密度部を露出する工程と、
洗浄又はウェットエッチングによって前記低密度部を浸食して前記第1の絶縁膜に孔を形成する工程と、
前記孔に前記電荷蓄積膜を形成する工程と、を含むことを特徴とする半導体記憶装置の製造方法。 - 前記第1の絶縁膜を形成する工程は、第1の温度で前記第1の絶縁膜を形成した後、前記第1の温度より高い第2の温度で前記第1の絶縁膜を形成することにより、前記低密度部を形成することを特徴とする請求項11に記載の半導体記憶装置の製造方法。
- 前記第1の絶縁膜を形成する工程は、PE−CVDまたはAP−CVDで前記第1の絶縁膜を形成した後、HD−CVDで前記第1の絶縁膜を形成することにより、前記低密度部を形成することを特徴とする請求項11に記載の半導体記憶装置の製造方法。
- 前記ゲート電極で覆われていない前記第1の絶縁膜は、前記素子形成領域に於ける前記半導体基板の表面と略同一の高さまで露出され、
前記孔は、前記ゲート絶縁膜の側方に略同一の高さで形成されることを特徴とする請求項11に記載の半導体記憶装置の製造方法。 - 前記ゲート電極で覆われている前記第1の絶縁膜は、前記第1の拡散領域側と前記第2の拡散領域側とにおいて側面が露出され、各側面に前記低密度部が露出され、
前記孔は、前記低密度部を浸食することにより前記第1の拡散領域側の側面から前記第2の拡散領域の側面に貫通して形成されることを特徴とする請求項11に記載の半導体記憶装置の製造方法。 - 全面に第2の絶縁膜を形成した後に前記第2の絶縁膜をエッチバックして、前記ゲート電極の両側に前記第2の絶縁膜からなるサイドウォールを形成する工程をさらに含み、
前記低密度部を露出する工程は、前記第2の絶縁膜をエッチバックする工程で行われることを特徴とする請求項11に記載の半導体記憶装置の製造方法。 - 全面に第2の絶縁膜を形成した後に前記第2の絶縁膜をエッチバックして、前記ゲート電極の両側に前記第2の絶縁膜からなるサイドウォールを形成する工程をさらに含み、
前記低密度部を露出する工程は、前記第2の絶縁膜をエッチバックする工程と、その後の洗浄またはウェットエッチングとによって行われることを特徴とする請求項11に記載の半導体記憶装置の製造方法。 - 前記第1の拡散領域及び前記第2の拡散領域を形成する工程は、
前記サイドウォールの形成工程の後、全面に保護膜を形成する工程と、
前記ゲート電極及び前記サイドウォールの両側に於いて前記保護膜を介して前記半導体基板に不純物を注入して前記第1の拡散領域及び前記第2の拡散領域を形成する工程と、を含み、
第1の拡散領域及び第2の拡散領域を形成する工程の後に、前記保護膜をウェットエッチングする工程をさらに含み、
前記低密度部を浸食する工程は、前記保護膜をウェットエッチングする工程で行われることを特徴とする請求項16又は17に記載の半導体記憶装置の製造方法。 - 前記第1の拡散領域及び前記第2の拡散領域を形成する工程の後に於いて、コンタクトホール形成時のストッパ膜を全面に形成する前に、洗浄またはウェットエッチングを行う工程を含み、
前記低密度部を浸食する工程は、当該洗浄またはウェットエッチングによって行われることを特徴とする請求項16又は17に記載の半導体記憶装置の製造方法。 - 前記半導体基板にメモリセルアレイ領域とCMOS回路からなる周辺回路領域とを形成する半導体記憶装置の製造方法であり、
前記周辺回路領域では、前記第1の絶縁膜は、前記素子形成領域に於ける前記半導体基板の表面と略同一の高さに形成することを特徴とする請求項11に記載の半導体記憶装置の製造方法。
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