JP4390452B2 - 不揮発性メモリの製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、トリプル・セルフアライン型の不揮発性メモリ及び不揮発性メモリの製造方法に関し、特に、フローティングゲートの形状の安定化を図った不揮発性メモリの製造方法に関する。
【０００２】
【従来の技術】
不揮発性メモリとして、フラッシュメモリが開発されている。フラッシュメモリは、多数のセルがアレイ状に配列されて構成されており、一つのセルにおいては、通常のＭＯＳトランジスタのソース、ドレイン、ゲート（コントロールゲート）の他に、絶縁膜に埋め込まれ電気的にフローティング状態となったフローティングゲートが設けられている。そして、ソース及び基板を接地し、コントロールゲート及びドレインに電圧を印加することにより、ソースからドレインに向かって電子が移動し、この電子の一部が絶縁膜を越えてフローティングゲートに注入され、フローティングゲートが負に帯電する。これにより、書込みが行われる。また、このフローティングゲートに注入された電子を、絶縁膜を越えてコントロールゲート又はドレインに引き出すことにより、フローティングゲートが電気的に中性に戻る。これにより、消去が行われる。
【０００３】
フラッシュメモリにおいては、各セルを微細化することにより、全体の集積度を向上させることができるため、従来より、微細なセルを精度よく製造する方法が提案されている（例えば、非特許文献１及び特許文献１参照。）。
【０００４】
図４２（ａ）乃至（ｄ）、図４３（ａ）乃至（ｄ）、図４４（ａ）乃至（ｄ）及び図４５は、非特許文献１に記載されているような従来のフラッシュメモリの製造方法を工程順に示す断面図である。
【０００５】
先ず、図４２（ａ）に示すように、Ｐ型のシリコン基板１０１上に、ＣＶＤ法（Chemical Vapor Deposition法：化学気相成長法）により、厚さが１０ｎｍのカップリング酸化膜ＣＯＸ１０１を成膜する。次に、このカップリング酸化膜ＣＯＸ１０１上に厚さが１５０〜２００ｎｍ程度のポリシリコン膜ＰＳ１０１を形成する。次に、このポリシリコン膜ＰＳ１０１上に厚さが３５０〜４００ｎｍ程度のシリコン窒化膜ＳＮ１０２を形成する。次に、シリコン窒化膜ＳＮ１０２上にレジスト（図示せず）を形成し、スリット状にパターニングする。そして、このパターニングされたレジストをマスクとして、シリコン窒化膜ＳＮ１０２をドライエッチングして選択的に除去し、開口部１０２を形成して、ポリシリコン膜ＰＳ１０１の一部を露出させる。
【０００６】
このとき、図４２（ｂ）に示すように、シリコン窒化膜ＳＮ１０２のドライエッチングにより、ポリシリコン膜ＰＳ１０１の表面付近がオーバーエッチングされる。この結果、開口部１０２の底部に椀状の凹部１０３が形成される。
【０００７】
次に、図４２（ｃ）に示すように、ＣＶＤ法により、高温酸化膜（ＨＴＯ：High Temperature Oxide）ＨＴＯ１０１を、厚さが１５０ｎｍになるように堆積させ、その後エッチバックすることにより、シリコン窒化膜ＳＮ１０２上及び開口部１０２の底面上に形成された高温酸化膜ＨＴＯ１０１を除去すると共に、開口部１０２の側面に高温酸化膜ＨＴＯ１０１を残し、開口部１０２の側面に高温酸化膜ＨＴＯ１０１からなる側壁を形成する。これにより、開口部１０２の内径が縮小し、開口部１０４となる。
【０００８】
次に、図４２（ｄ）に示すように、シリコン窒化膜ＳＮ１０２及び高温酸化膜ＨＴＯ１０１をマスクとして、ポリシリコン膜ＰＳ１０１にドライエッチングを施して選択的に除去し、開口部１０４の底部においてカップリング酸化膜ＣＯＸ１０１を露出させる。
【０００９】
次に、図４３（ａ）に示すように、開口部１０４の底部にヒ素（Ａｓ）をイオン注入し、シリコン基板１０１の表面に、ｎ＋型拡散領域１０５を形成する。このｎ＋型拡散領域１０５がソースとなる。
【００１０】
次に、図４３（ｂ）に示すように、全面に高温酸化膜ＨＴＯ１０２を堆積させ、エッチバックを行って開口部１０４の側面に沿って高温酸化膜ＨＴＯ１０２からなる側壁を形成する。なお、このとき、このエッチバックにより、開口部１０４の底部において、カップリング酸化膜ＣＯＸ１０１が除去され、シリコン基板１０１のｎ＋型拡散領域１０５が露出される。
【００１１】
次に、図４３（ｃ）に示すように、全面に高濃度のＡｓ又はＰを高濃度に含有するポリシリコン膜ＰＳ１０２を堆積させ、その後エッチバックすることにより、開口部１０４の内部にポリシリコン膜ＰＳ１０２を埋め込む。これにより、ソースであるｎ＋型拡散領域１０５に接続されたソースプラグが形成される。
【００１２】
次に、図４３（ｄ）に示すように、ウエットエッチングを行い、シリコン窒化膜ＳＮ１０２を除去する。これにより、ポリシリコン膜ＰＳ１０１におけるシリコン窒化膜ＳＮ１０２の直下域に相当していた部分が露出される。
【００１３】
次に、図４４（ａ）に示すように、高温酸化膜ＨＴＯ１０１及びＨＴＯ１０２をマスクとしてポリシリコン膜ＰＳ１０１をドライエッチングする。これにより、ポリシリコン膜ＰＳ１０１におけるシリコン窒化膜ＳＮ１０２（図４３（ｄ）参照）の直下域に相当していた部分が選択的に除去される。なお、ポリシリコン膜ＰＳ１０１における高温酸化膜ＨＴＯ１０１の直下域に相当する部分は除去されずに残留する。この残留したポリシリコン膜ＰＳ１０１が、フローティングゲートＦＧ１０１となる。このフローティングゲートＦＧ１０１の形状は、凹部１０３（図４２（ｂ）参照）の形状を反映しており、ｎ＋型拡散領域１０５から遠い側の端部に、尖鋭部１０６が形成されている。なお、このドライエッチングにより、ポリシリコン膜ＰＳ１０２も部分的に除去される。
【００１４】
次に、図４４（ｂ）に示すように、ウエットエッチングを行い、カップリング酸化膜ＣＯＸ１０１の露出部分を除去する。このとき、高温酸化膜ＨＴＯ１０１も同時にエッチングされ、その横幅及び高さが若干減少する。この結果、フローティングゲートＦＧ１０１の尖鋭部１０６が露出される。
【００１５】
次に、図４４（ｃ）に示すように、全面に高温酸化膜ＨＴＯ１０３を形成する。これにより、フローティングゲートＦＧ１０１の尖鋭部１０６も高温酸化膜ＨＴＯ１０３に覆われ、この高温酸化膜ＨＴＯ１０３はトンネリング酸化膜となる。
【００１６】
次に、図４４（ｄ）に示すように、全面にポリシリコン膜ＰＳ１０３を形成し、エッチバックして、高温酸化膜ＨＴＯ１０１からなる側壁の側部に、高温酸化膜ＨＴＯ１０３を介して、ポリシリコン膜ＰＳ１０３からなる側壁を形成する。この側壁がコントロールゲートとなり、ワードラインとなる。
【００１７】
次に、図４５に示すように、ポリシリコン膜ＰＳ１０２及びＰＳ１０３並びに高温酸化膜ＨＴＯ１０１をマスクとして、ヒ素（Ａｓ）をイオン注入し、シリコン基板１０１の表面におけるポリシリコン膜ＰＳ１０２及びＰＳ１０３並びに高温酸化膜ＨＴＯ１０１の直下域に相当しない領域に、ｎ＋型拡散領域１０７を形成する。このｎ＋型拡散領域１０７がドレインとなり、ビットラインとなる。その後、通常のＣＭＯＳプロセスにより配線等を施し、フラッシュメモリを作製する。
【００１８】
この従来のフラッシュメモリにおいては、フローティングゲートＦＧ１０１が尖鋭部１０６を有しているため、尖鋭部１０６近傍の熱酸化膜ＨＴＯ１０３内の内部電界強度が上昇し（電界集中効果）、消去の際に尖鋭部１０６からポリシリコン膜ＰＳ１０３からなるコントロールゲートに、電子が効率よく引き出される。このため、ワード線に印加する電圧Ｖｗが同じ場合（例えばＶｗ＝１０Ｖ）、尖鋭部１０６が形成されていない場合よりも、消去速度を向上させることができる。また、電圧Ｖｗを低減することも可能になる。
【００１９】
【発明が解決しようとする課題】
しかしながら、上述の従来の技術には、以下に示す問題点がある。前述の如く、図４２（ａ）に示す工程において、シリコン窒化膜ＳＮ１０２をドライエッチングするが、このドライエッチングにおいては、シリコン窒化膜とポリシリコンとの間で十分な選択比（エッチング速度の比）を確保できないため、図４２（ｂ）に示すように、ポリシリコン膜ＰＳ１０１がオーバーエッチングされ、凹部１０３が不可避的に形成される。このとき、オーバーエッチングの程度はセル毎にばらつくため、凹部１０３の形状もセル毎にばらつく。
【００２０】
上述の従来の技術においては、この凹部１０３の形状を利用して、フローティングゲートＦＧ１０１の尖鋭部１０６を形成しているため、尖鋭部１０６の形状、特に、尖端角度が大きくばらついてしまう。この結果、高温酸化膜ＨＴＯ１０３の尖鋭部１０６を覆っている部分における電界強度がばらつき、フローティングゲートＦＧ１０１から電子を引き出す際の電子の挙動がばらつく。これにより、同一のフラッシュメモリ内において、セル毎に消去速度等の消去特性がばらついてしまう。この結果、フラッシュメモリの動作が不安定になり、信頼性が低くなる。
【００２１】
本発明はかかる問題点に鑑みてなされたものであって、フローティングゲートの形状を安定させ、セル毎の消去特性の均一化を図った不揮発性メモリの製造方法及び不揮発性メモリを提供することを目的とする。
【００２２】
【課題を解決するための手段】
本発明に係る不揮発性メモリの製造方法は、第１導電型の半導体基板上に第１の絶縁膜を形成する工程と、この第１の絶縁膜上に第１の導電体膜を形成する工程と、この第１の導電体膜上にエッチングストッパ膜を形成する工程と、このエッチングストッパ膜上にスペーサ膜を形成する工程と、このスペーサ膜を前記エッチングストッパ膜までエッチングして選択的に除去して開口部を形成する工程と、前記開口部内において前記エッチングストッパ膜を除去する工程と、前記開口部内において前記第１の導電体膜に椀状の凹部を形成する工程と、前記開口部の側面に側壁絶縁膜を形成する工程と、前記開口部内において前記第１の導電体膜及び前記第１の絶縁膜を除去する工程と、前記開口部内の前記半導体基板表面に第２導電型不純物を注入してソース・ドレインの一方を形成する工程と、前記開口部内における前記第１の導電体膜の露出面を覆うように第２の絶縁膜を形成する工程と、前記開口部内に導電体膜を埋設してプラグを形成する工程と、前記スペーサ膜を除去する工程と、前記側壁絶縁膜をマスクとして前記第１の導電体膜を選択的にエッチング除去することにより、前記側壁絶縁膜の直下域に前記第１の導電体膜からなるフローティングゲートを形成する工程と、前記フローティングゲートの露出面を覆うように第３の絶縁膜を形成する工程と、前記側壁絶縁膜上に導電体膜を形成して前記プラグの側方にコントロールゲートを形成する工程と、前記プラグ、前記側壁絶縁膜、前記フローティングゲート及び前記コントロールゲートをマスクとして、前記半導体基板の表面に第２導電型不純物を選択的に注入してソース・ドレインの他方を形成する工程と、を有することを特徴とする。
【００２３】
本発明に係る不揮発性メモリおいては、フローティングゲートの形状が第１の導電体膜に形成された凹部の形状を反映するため、フローティングゲートにおけるコントロールゲートに近い側の端部に尖鋭部が形成される。これにより、メモリの消去時において、フローティングゲートから電子が放出されやすくなり、メモリの消去速度が向上する。
【００２４】
また、第１の導電体膜上にエッチングストッパ膜を形成しているため、スペーサ膜をエッチングする際に、第１の導電体膜がオーバーエッチングされることがなく、スペーサ膜のエッチングを第１の導電体膜の表面で高精度に停止させることができる。これにより、セル間で第１の導電体膜に凹部を形成する処理の開始位置を揃えることができ、第１の導電体膜に椀状の凹部を精度よく形成することができる。この結果、セル間においてフローティングゲートの形状が均一化し、消去特性を安定化することができる。
【００２５】
また、前記エッチングストッパ膜を形成する工程は、シリコン酸化物を含有する膜を形成する工程を有することが好ましい。これにより、スペーサ膜をエッチングする際に、エッチング選択比を十分に確保できる。
【００２６】
更に、前記エッチングストッパ膜を形成する工程は、前記シリコン酸化物を含有する膜上に第２の導電体膜を形成する工程を有し、前記開口部において前記エッチングストッパ膜を除去する工程は、前記開口部内において前記第２の導電体膜をエッチングして除去する工程と、前記開口部内において前記シリコン酸化物を含有する膜をエッチングして除去する工程と、を有することが好ましい。エッチングストッパ膜を除去する工程を、第２の導電体膜をエッチングする工程及びシリコン酸化物を含有する膜をエッチングする工程の２段階に分けることにより、より容易にスペーサ膜のエッチングを第１の導電体膜の表面で高精度に停止させることができる。
【００２７】
更にまた、前記シリコン酸化物を含有する膜を形成する工程は、７００℃以下の温度で化学気相成長法によりシリコン酸化膜を形成する工程であることが好ましい。これにより、このシリコン酸化膜を形成する工程において第１の導電体膜の結晶が成長することを抑制でき、第１の導電体膜に凹部を形成する際に、結晶粒の影響を低減することができる。
【００２８】
更にまた、前記スペーサ膜を形成する工程は、シリコン膜を形成する工程を有し、前記開口部を形成する工程の後に、前記開口部の内面における前記シリコン膜の露出面を覆う保護膜を形成する工程を有していてもよい。エッチングストッパ膜の材料にＳｉＯ２、スペーサ膜の材料にＳｉを用いると、一般に、（ＳｉＯ２／Ｓｉ）の組み合わせは、（ＳｉＮｘ／Ｓｉ）の組み合わせよりも、はるかに高いエッチング選択比が得られるため、スペーサ膜の開口をより容易に精度良く行うことができる。また、スペーサ膜をシリコンにより形成することにより、このスペーサ膜をドライエッチングにより除去することができる。これにより、スペーサ膜をウエットエッチングにより除去する場合と比較して、製造プロセスを短時間化することができる。
【００２９】
このとき、前記プラグの不純物濃度を前記シリコン膜の不純物濃度よりも高くし、前記スペーサ膜を除去する工程の前に、前記プラグを酸化する工程を有することが好ましい。これにより、増速酸化現象を利用してプラグの上部に厚い酸化膜を形成することができ、この酸化膜がスペーサ膜を除去する工程において、プラグを保護することができる。
【００３０】
更にまた、前記側壁絶縁膜を形成する工程は、シリコン酸化膜を形成する工程と、このシリコン酸化膜上にシリコン窒化膜を形成する工程と、前記シリコン酸化膜及びシリコン窒化膜をエッチバックして選択的に除去し、前記開口部の内面に沿って前記シリコン酸化膜及びシリコン窒化膜からなる２層膜を残留させる工程と、を有し、前記フローティングゲートを形成する工程の後に、前記シリコン酸化膜の一部を除去して前記フローティングゲートの一部を前記側壁絶縁膜から突出させる工程を有することが好ましい。これにより、フローティングゲートの突出部の長さを、シリコン酸化膜の厚さにより規定することができる。この結果、フローティングゲートの突出部の長さがばらつくことを抑制し、消去特性の安定化を図ることができる。
【００３１】
又は、前記側壁絶縁膜を形成する工程は、シリコン窒化膜を形成する工程と、このシリコン窒化膜上にシリコン酸化膜を形成する工程と、前記シリコン窒化膜及びシリコン酸化膜をエッチバックして選択的に除去し、前記開口部の内面に沿って前記シリコン窒化膜及びシリコン酸化膜からなる２層膜を残留させる工程と、を有し、前記フローティングゲートを形成する工程の後に、前記シリコン窒化膜の一部を除去して前記フローティングゲートの一部を前記第１の側壁から突出させる工程を有していてもよい。
【００３２】
本発明に係る他の不揮発性メモリの製造方法は、第１導電型の半導体基板上に第１の絶縁膜を形成する工程と、この第１の絶縁膜上に第１の導電体膜を形成する工程と、この第１の導電体膜上にスペーサ膜を形成する工程と、このスペーサ膜をエッチングして選択的に除去して開口部を形成する工程と、前記開口部内における前記第１の導電体膜に不純物を注入する工程と、前記開口部内において前記第１の導電体膜の表面を部分的に酸化させて酸化膜を形成する工程と、この酸化膜を除去して前記第１の導電体膜に椀状の凹部を形成する工程と、前記開口部の側面に側壁絶縁膜を形成する工程と、前記開口部内において前記第１の導電体膜及び前記第１の絶縁膜を除去する工程と、前記開口部内の前記半導体基板表面に第２導電型不純物を注入してソース・ドレインの一方を形成する工程と、前記開口部内における前記第１の導電体膜の露出面を覆うように第２の絶縁膜を形成する工程と、前記開口部内に導電体膜を埋設してプラグを形成する工程と、前記スペーサ膜を除去する工程と、前記側壁絶縁膜をマスクとして前記第１の導電体膜を選択的にエッチング除去することにより、前記側壁絶縁膜の直下域に前記第１の導電体膜からなるフローティングゲートを形成する工程と、前記フローティングゲートの露出面を覆うように第３の絶縁膜を形成する工程と、前記側壁絶縁膜上に導電体膜を形成して前記プラグの側方にコントロールゲートを形成する工程と、前記プラグ、前記側壁絶縁膜、前記フローティングゲート及び前記コントロールゲートをマスクとして、前記半導体基板の表面に第２導電型不純物を選択的に注入してソース・ドレインの他方を形成する工程と、を有することを特徴とする。
【００３３】
本発明においては、開口部内における第１の導電体膜に不純物を注入している。これにより、第１の導電体膜に不純物の拡散領域が形成されるが、この拡散領域は、その形状を極めて高精度に再現性よく実現することができる。そして、第１の導電体膜の表面を酸化する際に、その酸化速度は不純物濃度に依存するため、形成される酸化膜の形状は不純物の拡散領域の形状を反映したものになり、形状安定性が高くなる。この結果、凹部の形状安定性も高くなり、フローティングゲートの形状安定性も高くなる。これにより、メモリの消去特性を安定化し、セル間で均一化することができる。
【００３８】
【発明の実施の形態】
以下、本発明の実施形態について添付の図面を参照して具体的に説明する。先ず、本発明の第１の実施形態について説明する。図１乃至図１８は、本実施形態に係るフラッシュメモリの製造方法を工程順に示す平面図及び断面図である。即ち、図１、４、５、９、１４、１７は各工程を示す断面図であり、図２、３、６、７、８、１０、１１、１２、１３、１５、１６の各図における（ａ）は各工程を示す平面図であり、（ｂ）は夫々の断面図であり、図１８（ａ）及び（ｂ）は平面図である。なお、上記各平面図においては、便宜上、３行３列の９個のセルのみを示しているが、本実施形態はこれに限定されず、より多数をセルが形成されているものも含む。本実施形態においては、不揮発性メモリとして、フラッシュメモリについて説明する。
【００３９】
先ず、図１に示すように、Ｐ型のシリコン基板１上に、厚さが例えば１０ｎｍのカップリング酸化膜ＣＯＸを熱酸化法により形成する。次に、このカップリング酸化膜ＣＯＸ上に厚さが例えば１５０ｎｍのポリシリコン膜ＰＳ１を形成する。次に、このポリシリコン膜ＰＳ１上に、厚さが例えば５０ｎｍのシリコン窒化膜ＳＮ１を形成する。
【００４０】
次に、図２（ａ）及び（ｂ）に示すように、シリコン窒化膜ＳＮ１上にレジスト（図示せず）を形成し、スリット状のパターニングを行う。次に、このレジストをマスクとして、シリコン窒化膜ＳＮ１（図１参照）、ポリシリコン膜ＰＳ１、カップリング酸化膜ＣＯＸ及びシリコン基板１の表層部分をエッチングして選択的に除去し、通常のＳＴＩ（Shallow Trench Isolation）プロセス技術を用いてこの除去した部分に酸化膜を埋め込むことにより、素子分離領域ＳＴＩを形成する。その後、ポリシリコン膜ＰＳ１上のシリコン窒化膜ＳＮ１を除去する。
【００４１】
次に、図３（ａ）及び（ｂ）に示すように、ポリシリコン膜ＰＳ１及び素子分離領域ＳＴＩ上に、厚さが例えば３５０ｎｍのシリコン窒化膜ＳＮ２を形成する。そして、このシリコン窒化膜ＳＮ２上にレジスト（図示せず）を形成し、パターニングする。そして、このパターニングされたレジストをマスクとして、シリコン窒化膜ＳＮ２をドライエッチングして選択的に除去し、開口部２を形成して、ポリシリコン膜ＰＳ１の一部を露出させる。
【００４２】
次に、図４に示すように、開口部２内にヒ素（Ａｓ）をイオン注入する。このとき、例えば、ドーズ量を１×１０１４乃至３×１０１５ｃｍ−２とし、注入エネルギーを２０乃至３０ｋｅＶとする。これにより、ポリシリコン膜ＰＳ１における開口部２の底面を構成する領域及びその周辺領域に、ヒ素注入領域１１が形成される。
【００４３】
次に、図５に示すように、この加工途中の基板を例えば８５０℃の温度に３０分間保持して、シリコンの露出表面を酸化する。これにより、開口部２の底部において、ポリシリコン膜ＰＳ１が酸化され、酸化膜ＯＸ１が形成される。このとき、シリコンの酸化速度はヒ素の濃度が高いほど大きくなるため、酸化膜ＯＸ１の形状は、注入されたヒ素の濃度分布の形状を反映したものとなる。
【００４４】
次に、図６（ａ）及び（ｂ）に示すように、ウエットエッチングを施して酸化膜ＯＸ１を除去する。これにより、ポリシリコン膜ＰＳ１における開口部２の底部に相当する領域に、椀状の凹部３が形成される。
【００４５】
以後の工程は、図４２乃至図４５において示した従来のフラッシュメモリの製造方法と同様である。即ち、図７（ａ）及び（ｂ）に示すように、高温酸化膜ＨＴＯ１を、例えば厚さが１５０ｎｍになるように堆積させる。高温酸化膜の堆積は、成長温度を例えば８００℃としてＣＶＤにより行う。その後、高温酸化膜ＨＴＯ１をエッチバックすることにより、シリコン窒化膜ＳＮ２上及び開口部２の底面上に形成された高温酸化膜ＨＴＯ１を除去すると共に、開口部２の側面に高温酸化膜ＨＴＯ１を残し、開口部２の側面に高温酸化膜ＨＴＯ１からなる側壁を形成する。これにより、開口部２の内径が縮小し、開口部４となる。なお、高温酸化膜ＨＴＯ１の形成前に、開口部２におけるポリシリコン膜ＰＳ１の側面を熱酸化し、厚さが例えば５ｎｍ程度の熱酸化膜を形成してもよい。これにより、Ｓｉ／ＳｉＯ２界面が安定化する。
【００４６】
次に、図８（ａ）及び（ｂ）に示すように、シリコン窒化膜ＳＮ２及び高温酸化膜ＨＴＯ１をマスクとして、ポリシリコン膜ＰＳ１をドライエッチングによって選択的に除去し、開口部４の底部においてカップリング酸化膜ＣＯＸを露出させる。
【００４７】
次に、図９に示すように、開口部４の底部にヒ素（Ａｓ）をイオン注入し、シリコン基板１の表面に、ｎ＋型拡散領域５を形成する。このｎ＋型拡散領域５がソースとなる。
【００４８】
次に、図１０（ａ）及び（ｂ）に示すように、全面に高温酸化膜ＨＴＯ２を例えば１０乃至２０ｎｍの厚さに堆積させ、エッチバックを行って開口部４の側面に高温酸化膜ＨＴＯ２からなる側壁を形成する。なお、このとき、このエッチバックにより、開口部４の底部において、カップリング酸化膜ＣＯＸが除去され、シリコン基板１のｎ＋型拡散領域５が露出される。また、高温酸化膜ＨＴＯ２の形成前に、開口部４におけるポリシリコン膜ＰＳ１の側面を熱酸化し、厚さが例えば５ｎｍ程度の熱酸化膜を形成してもよい。これにより、Ｓｉ／ＳｉＯ２界面が安定化する。又は、高温酸化膜ＨＴＯ２の形成後に、酸素雰囲気中で熱酸化を行ってもよい。これにより、雰囲気中の酸素が高温酸化膜ＨＴＯ２を透過して高温酸化膜ＨＴＯ２とポリシリコン膜ＰＳ１との界面に到達し、ポリシリコン膜ＰＳ１の表面を酸化する。これにより、Ｓｉ／ＳｉＯ２界面が安定化する。
【００４９】
次に、図１１（ａ）及び（ｂ）に示すように、全面にＮ型不純物を高濃度に含有するポリシリコン膜ＰＳ２を堆積させ、その後エッチバックすることにより、開口部４の内部にポリシリコン膜ＰＳ２を埋め込む。これにより、ソースであるｎ＋型拡散領域５に接続されたソースプラグが形成される。
【００５０】
次に、図１２（ａ）及び（ｂ）に示すように、ウエットエッチングを行い、シリコン窒化膜ＳＮ２を除去する。これにより、ポリシリコン膜ＰＳ１におけるシリコン窒化膜ＳＮ２の直下域に相当していた部分が露出される。
【００５１】
次に、図１３（ａ）及び（ｂ）に示すように、ポリシリコン膜ＰＳ１をドライエッチングする。これにより、ポリシリコン膜ＰＳ１におけるシリコン窒化膜ＳＮ２（図１１（ｂ）参照）の直下域に相当していた部分が選択的に除去される。なお、ポリシリコン膜ＰＳ１における高温酸化膜ＨＴＯ１の直下域に相当する部分は除去されずに残留する。この残留したポリシリコン膜ＰＳ１が、フローティングゲートＦＧとなる。このフローティングゲートＦＧの形状は、凹部３（図６（ｂ）参照）の形状を反映しており、ｎ＋型拡散領域５から遠い側の端部に、尖鋭部６が形成されている。なお、このドライエッチングにより、ポリシリコン膜ＰＳ２も部分的に除去される。
【００５２】
次に、図１４に示すように、ウエットエッチングを行い、カップリング酸化膜ＣＯＸの露出部分を除去する。このとき、高温酸化膜ＨＴＯ１も同時にエッチングされ、その幅が減少する。この結果、フローティングゲートＦＧの尖鋭部６が露出される。
【００５３】
次に、図１５（ａ）及び（ｂ）に示すように、全面に高温酸化膜ＨＴＯ３を形成する。これにより、フローティングゲートＦＧの尖鋭部６も高温酸化膜ＨＴＯ３に覆われる。この高温酸化膜ＨＴＯ３はトンネリング酸化膜となる。なお、高温酸化膜ＨＴＯ３の形成前に、ポリシリコン膜ＰＳ２及びフローティングゲートＦＧの露出表面を熱酸化し、厚さが例えば５ｎｍ程度の熱酸化膜を形成してもよい。これにより、Ｓｉ／ＳｉＯ２界面が安定化する。又は、高温酸化膜ＨＴＯ３の形成後に、酸素雰囲気中で熱酸化を行ってもよい。これにより、雰囲気中の酸素が高温酸化膜ＨＴＯ３を透過して高温酸化膜ＨＴＯ３とフローティングゲートＦＧとの界面に到達し、フローティングゲートＦＧの表面を酸化する。これにより、Ｓｉ／ＳｉＯ２界面が安定化する。
【００５４】
次に、図１６（ａ）及び（ｂ）に示すように、全面にポリシリコン膜ＰＳ３を、厚さが例えば１５０乃至２００ｎｍとなるように形成し、エッチバックして、高温酸化膜ＨＴＯ１からなる側壁の側部に、高温酸化膜ＨＴＯ３を介して、ポリシリコン膜ＰＳ３からなる側壁を形成する。この側壁がコントロールゲートとなり、ワードラインとなる。このポリシリコン膜ＰＳ３からなるワードラインは、１列に配列された複数のセル（図１６（ａ）においては、図示の縦方向に２列に配列された６個のセル）を囲むように、環状に形成される。
【００５５】
次に、図１７に示すように、シリコン基板１の表面におけるポリシリコン膜ＰＳ３間の領域にヒ素（Ａｓ）をイオン注入し、ｎ＋型拡散領域７を形成する。このｎ＋型拡散領域７がドレインとなり、ビットラインとなる。
【００５６】
次に、図１８（ａ）に示すように、全面にレジストＰＲを形成し、ポリシリコン膜ＰＳ３からなるワードラインと、ポリシリコン膜ＰＳ２の長手方向の延長線が交差する領域に、開口部８を形成する。そして、図１８（ｂ）に示すように、このレジストＰＲをマスクとしてドライエッチングを行い、開口部８において露出しているポリシリコン膜ＰＳ３を除去する。これにより、環状のワードラインが切断され、相互に絶縁された複数の線状のワードラインが形成される。その後、通常のＣＭＯＳプロセスにより配線等を施し、フラッシュメモリを作製する。
【００５７】
図１９は、上述の如く製造された本実施形態に係るフラッシュメモリを示す回路図である。図１９に示すように、このフラッシュメモリにおいては、複数のセル９がマトリクス状に配列されており、相互に隣接する２個のセル９が対になっている。なお、１対のセル９からなる領域１０が、図１７に示す領域である。各セル９には、コントロールゲートＣＧ及びフローティングゲートＦＧが各１個設けられており、コントロールゲートＣＧはワードラインＷ１乃至Ｗ８のいずれか１本に接続され、フローティングゲートＦＧは電気的にフローティング状態となっている。また、１対のセル９のフローティングゲートＦＧ間に、ソースＳが設けられており、ソースラインＳ１乃至Ｓ４のいずれか１本に接続されている。更に、１対のセル９のコントロールゲートＣＧ間に、ドレインＤが設けられており、ビットラインＢ１乃至Ｂ４のいずれか１本に接続されている。
【００５８】
なお、図１９に示すコントロールゲートＣＧ及びワードラインＷ１乃至Ｗ８が、図１７に示すポリシリコン膜ＰＳ３に相当し、図１９に示すソースＳが、図１７に示すｎ＋型拡散領域５に相当し、図１９に示すソースラインＳ１乃至Ｓ４が、図１７に示すポリシリコン膜ＰＳ２に相当し、図１９に示すドレインＤが、図１７に示すｎ＋型拡散領域７に相当する。
【００５９】
次に、このようにして作製された本実施形態のフラッシュメモリの動作について、図１７及び図１９を参照して説明する。先ず、書込動作について説明する。ソースＳ（ｎ＋型拡散領域５）を接地して、ドレインＤ（ｎ＋型拡散領域７）及びコントロールゲートＣＧ（ポリシリコン膜ＰＳ３）に正電位を印加すると、電子がソースＳ（ｎ＋型拡散領域５）からドレインＤ（ｎ＋型拡散領域７）に向かって移動し、ドレイン空乏層で加速され、この電子の一部がカップリング酸化膜ＣＯＸを越えてフローティングゲートＦＧに注入される。これにより、フローティングゲートＦＧが負に帯電し、書込みが行われる。
【００６０】
次に、読出動作について説明する。書込みされたセルにおいては、フローティングゲートＦＧが負に帯電しているため、コントロールゲートからみたスレッショールド電圧が、書込みされていないセルよりも高い値になる。これにより、書込みされたセルのコントロールゲートにこのしきい値よりも低い読出電圧を印加しても、このセルには電流が流れないため、このセルが書込み状態であることを判別することができる。
【００６１】
次に、消去動作について説明する。コントロールゲートＣＧ（ポリシリコン膜ＰＳ３）に正電位を印加し、フローティングゲートＦＧに注入された電子を、トンネリング酸化膜（高温酸化膜ＨＴＯ３）を介してコントロールゲートＣＧ（ポリシリコン膜ＰＳ３）に引き出すことにより、消去が行われる。
【００６２】
本実施形態においては、図４に示す工程において、開口部２内にヒ素（Ａｓ）をイオン注入している。これにより、ポリシリコン膜ＰＳ１にヒ素注入領域１１が形成される。一般的に、イオン注入は、注入条件を高精度に制御することができるため、形成されるヒ素注入領域１１の形状、即ち、ポリシリコン膜ＰＳ１におけるヒ素の空間的な濃度プロファイルは、極めて再現性が高い。そして、図５に示す工程において、シリコンの酸化処理を行うと、ポリシリコン膜ＰＳ１におけるヒ素が混入している領域は酸化反応が促進されるため、酸化膜ＯＸ１の形状は、ヒ素濃度分布を反映したものとなり、再現性が高い。そして、図６（ａ）及び（ｂ）に示す工程において、酸化膜ＯＸ１を除去することにより、ポリシリコン膜ＰＳ１に凹部３を形成しているため、凹部３の形状は再現性が極めて高いものとなる。このため、図１３（ａ）及び（ｂ）に示す工程において形成されるフローティングゲートＦＧの形状の再現性も高くなり、セル間において、フローティングゲートＦＧの形状が均一になる。この結果、セル間における消去特性を均一化することができる。
【００６３】
なお、これに対して、図４２乃至図４５に示した従来の技術においては、図４２（ｂ）に示すように、シリコン窒化膜ＳＮ１０２をドライエッチングする際のオーバーエッチングを利用して、ポリシリコン膜ＰＳ１０１に凹部１０３を形成しているため、凹部１０３の形状の再現性が低く、従って、フローティングゲートＦＧ１０１の形状の再現性も低く、セル間において消去特性が不均一になる。
【００６４】
また、本実施形態においては、図４に示す工程において、ヒ素イオンの注入を行っているため、ポリシリコン膜ＰＳ１を部分的にアモルファス化することができる。これにより、図５に示す酸化工程において、酸化速度がポリシリコンの結晶面方位に依存しなくなり、酸化膜ＯＸ１及び凹部３の形状が、結晶粒の影響を受けなくなる。これにより、凹部３の形状をより一層均一化することができる。
【００６５】
更に、本実施形態においては、フローティングゲートＦＧに尖鋭部６が形成されているため、トンネリング酸化膜（高温酸化膜ＨＴＯ３）内の電界強度が高くなり、消去の際に尖鋭部６からコントロールゲートＣＧ（ポリシリコン膜ＰＳ３）に、電子を効率よく引き出すことができる。このため、消去速度を向上させることができる。
【００６６】
なお、図１に示す工程において、ポリシリコン膜ＰＳ１の替わりに、アモルファスシリコンからなる膜を形成してもよい。これにより、図３（ａ）及び（ｂ）に示す工程においてシリコン窒化膜ＳＮ２をドライエッチングする際に、開口部２内におけるアモルファスシリコン膜の露出面の形状がシリコン結晶粒の影響を受けなくなり、この露出面を平坦にすることができる。また、図５に示す酸化工程において、シリコン結晶粒の影響をより一層低減できる。なお、これは後述する他の実施形態においても同様である。
【００６７】
次に、本実施形態の変形例について説明する。図２０（ａ）は本変形例に係るフラッシュメモリの製造方法を示す断面図であり、（ｂ）はその一部拡大断面図である。先ず、前述の第１の実施形態と同様な方法、即ち、図１乃至図１３に示す工程により、図１４に示す構造体を製造する。この構造体においては、フローティングゲートＦＧの端部が高温酸化膜ＨＴＯ１から露出している。
【００６８】
次に、図２０（ａ）に示すように、この構造体に対して熱酸化処理を行い、フローティングゲートＦＧ及びシリコン基板１における露出されている表面に、平均厚さが例えば１０乃至１５ｎｍの熱酸化膜ＯＸ２を形成する。この熱酸化膜ＯＸ２がトンネリング酸化膜となる。なお、このとき、ポリシリコン膜ＰＳ２の露出している表面も部分的に酸化される。
【００６９】
この酸化工程においては、図２０（ｂ）に示すように、酸化条件を調整することにより、フローティングゲートＦＧの尖鋭部６の形状がより尖鋭になり、底部の形状が丸くなるように、熱酸化膜ＯＸ２を形成することができる。なお、図２０（ｂ）において、２点鎖線は酸化処理前のフローティングゲートＦＧの形状を示している。
【００７０】
その後、図１６（ａ）及び（ｂ）、図１７、図１８（ａ）及び（ｂ）に示す工程と同様な工程により、フラッシュメモリを製造する。本変形例における上記以外の製造方法は、前述の第１の実施形態と同様である。
【００７１】
本変形例においては、前述の第１の実施形態と比較して、フローティングゲートＦＧの尖鋭部６を、より尖鋭な形状とすることができる。これにより、フラッシュメモリの消去速度がより一層向上する。また、前述の第１の実施形態においては、メモリの消去時にフローティングゲートＦＧの底部の角部からコントロールゲートに対して電子が漏洩し、消去特性のばらつきの原因となる場合がある。これに対して、本変形例においては、フローティングゲートＦＧの底部の形状を丸くすることにより、底部から電子が漏洩することを防止し、フラッシュメモリの消去特性をより一層均一化することができる。本変形例における上記以外の効果は、前述の第１の実施形態と同様である。なお、本変形例は、後述する各実施形態においても適用することができる。
【００７２】
次に、本発明の第２の実施形態について説明する。図２１（ａ）乃至（ｃ）は、本実施形態に係るフラッシュメモリの製造方法を工程順に示す断面図である。先ず、図２１（ａ）に示すように、シリコン基板１上にカップリング酸化膜ＣＯＸを形成し、ポリシリコン膜ＰＳ１を形成する。このとき、前述の第１の実施形態と同様に、ポリシリコン膜ＰＳ１の替わりにアモルファスシリコン膜を形成してもよい。その後、ポリシリコン膜ＰＳ１上に低温酸化膜（ＬＴＯ：Low Temperature Oxide）ＬＴＯを、厚さが例えば１０ｎｍになるように堆積する。低温酸化膜ＬＴＯの成長は、成長温度を例えば５００乃至７００℃に加熱してＣＶＤにより行う。
【００７３】
次に、この低温酸化膜ＬＴＯ上に、厚さが例えば３０乃至５０ｎｍのシリコン窒化膜ＳＮ１（図１参照）を形成する。次に、シリコン窒化膜ＳＮ１上にレジスト（図示せず）を形成してパターニングし、このレジストをマスクとして、シリコン窒化膜ＳＮ１（図１参照）、ポリシリコン膜ＰＳ１、カップリング酸化膜ＣＯＸ及びシリコン基板１の表層部分をエッチングして選択的に除去し、この除去した部分に素子分離領域ＳＴＩ（図２（ｂ）参照）を形成する。その後、シリコン窒化膜ＳＮ１を除去する。
【００７４】
次に、低温酸化膜ＬＴＯ及び素子分離領域ＳＴＩ上に、厚さが例えば３５０ｎｍのシリコン窒化膜ＳＮ２を形成する。そして、このシリコン窒化膜ＳＮ２上にレジスト（図示せず）を形成し、パターニングする。次に、このパターニングされたレジストをマスクとして、シリコン窒化膜ＳＮ２をドライエッチングして選択的に除去する。このとき、シリコン窒化膜ＳＮ２のドライエッチングは、低温酸化膜ＬＴＯとの間で十分に選択比がとれるような条件で行う。これにより、低温酸化膜ＬＴＯをエッチングストッパ膜として使用することができ、低温酸化膜ＬＴＯ及びポリシリコン膜ＰＳ１がオーバーエッチングされることがない。
【００７５】
次に、図２１（ｂ）に示すように、低温酸化膜ＬＴＯをドライエッチング又はウエットエッチングにより除去する。このとき、低温酸化膜ＬＴＯのドライエッチングは、ポリシリコン膜ＰＳ１との間で十分に選択比がとれるような条件で行う。これにより、ポリシリコン膜ＰＳ１がオーバーエッチングされることを抑制できる。
【００７６】
次に、図２１（ｃ）に示すように、ポリシリコン膜ＰＳ１をドライエッチングして、凹部３を形成する。このとき、エッチング条件は、シリコンを高精度にエッチングできるような条件とする。
【００７７】
次に、前述の第１の実施形態における図７乃至図１７に示す工程により、フラッシュメモリを製造する。本実施形態における上記以外の製造方法は、前述の第１の実施形態と同様である。
【００７８】
本実施形態においては、シリコン窒化膜ＳＮ２をドライエッチングする際のエッチングストッパ膜として、低温酸化膜ＬＴＯを設けている。シリコン窒化膜のドライエッチングは、シリコン酸化膜に対して十分に選択比をとれるため、シリコン窒化膜ＳＮ２のドライエッチングにおいて、低温酸化膜ＬＴＯ及びポリシリコン膜ＰＳ１がオーバーエッチングされることがなく、シリコン窒化膜ＳＮ２のドライエッチングを低温酸化膜ＬＴＯの表面で完全に停止させることができる。その後、低温酸化膜ＬＴＯを除去し、シリコンをエッチングするのに適した条件でポリシリコン膜ＰＳ１をドライエッチングすることにより、このドライエッチングの開始位置をより均一化できるため、凹部３の形状を高精度に制御することができる。これにより、フローティングゲートＦＧの形状を均一化し、各セルの消去特性を均一化することができる。
【００７９】
また、本実施形態においては、低温酸化膜ＬＴＯを例えば５００乃至７００℃の比較的低温な雰囲気中で形成しているため、ポリシリコン膜ＰＳ１の替わりにアモルファスシリコン膜を形成した場合においても、このアモルファスシリコン膜が結晶化することがない。ポリシリコン膜ＰＳ１の替わりにアモルファスシリコン膜を形成すれば、図２１（ｃ）に示すドライエッチング工程において、エッチング速度がシリコン結晶粒の影響を受けることがないため、凹部３の形状をより高精度に制御することができる。
【００８０】
更に、本実施形態においては、前述の第１の実施形態と同様に、フローティングゲートＦＧに尖鋭部６が形成されているため、トンネリング酸化膜（高温酸化膜ＨＴＯ３）内の電界強度が高くなり、消去の際に尖鋭部６からコントロールゲートＣＧ（ポリシリコン膜ＰＳ３）に、電子を効率よく引き出すことができる。このため、消去速度を向上させることができる。
【００８１】
なお、図２１（ｃ）に示す工程において、ポリシリコン膜ＰＳ１をエッチングしなくてもよい。これにより、後の工程において、フローティングゲートＦＧに尖鋭部６（図１７参照）が形成されなくなり、フローティングゲートＦＧの端部の角度は９０°となる。トンネリング酸化膜（高温酸化膜ＨＴＯ３）形成前のウエットエッチング量が同一である場合には、尖鋭部６を形成しない場合は、尖鋭部６を形成する場合と比較して、消去速度は遅くなるが、フローティングゲートＦＧの形状はより一層均一化され、特性のばらつきを著しく低減することができる。なお、シミュレーション結果によれば、トンネリング酸化膜（高温酸化膜ＨＴＯ３）形成前のウエットエッチング量を、高温酸化膜ＨＴＯ３の厚さよりも多くすることによって、高温酸化膜ＨＴＯ３内の電界強度を増加させることも可能である。
【００８２】
次に、本発明の第３の実施形態について説明する。図２２（ａ）乃至（ｄ）は本実施形態に係るフラッシュメモリの製造方法を工程順に示す断面図である。本実施形態は、前述の第１の実施形態と第２の実施形態を組み合わせたものである。
【００８３】
即ち、図２２（ａ）に示すように、前述の第２の実施形態と同様に、シリコン基板１上にカップリング酸化膜ＣＯＸ、ポリシリコン膜ＰＳ１及び低温酸化膜ＬＴＯをこの順に形成する。そして、シリコン窒化膜ＳＮ１（図１参照）を形成し、シリコン窒化膜ＳＮ１（図１参照）、ポリシリコン膜ＰＳ１、カップリング酸化膜ＣＯＸ及びシリコン基板１の表層部分をエッチングして選択的に除去し、素子分離領域ＳＴＩ（図２（ｂ）参照）を形成した後、シリコン窒化膜ＳＮ１を除去する。次に、低温酸化膜ＬＴＯ及び素子分離領域ＳＴＩ上に、シリコン窒化膜ＳＮ２を形成し、ドライエッチングして選択的に除去して開口部２を形成する。このとき、低温酸化膜ＬＴＯをエッチングストッパ膜として使用することにより、シリコン窒化膜ＳＮ２のドライエッチングを、低温酸化膜ＬＴＯの表面が露出した時点で停止する。
【００８４】
次に、図２２（ｂ）に示すように、低温酸化膜ＬＴＯをドライエッチング又はウエットエッチングにより除去する。そして、開口部２内にヒ素（Ａｓ）をイオン注入する。これにより、ポリシリコン膜ＰＳ１における開口部２の底面を構成する領域及びその周辺領域に、ヒ素注入領域１１が形成される。
【００８５】
次に、図２２（ｃ）に示すように、例えば８５０℃の温度に３０分間程度保持して、シリコンの露出表面を酸化する。これにより、開口部２の底部において、ポリシリコン膜ＰＳ１が酸化され、酸化膜ＯＸ１が形成される。このとき、シリコンの酸化速度はヒ素の濃度に依存するため、ヒ素注入領域１１はポリシリコン膜ＰＳ１の他の領域よりも酸化反応が促進され、酸化膜ＯＸ１の形状は、ヒ素注入領域１１の形状を反映したものとなる。
【００８６】
次に、図２２（ｄ）に示すように、ウエットエッチングを施して酸化膜ＯＸ１を除去する。これにより、ポリシリコン膜ＰＳ１における開口部２の底部に相当する領域に、椀状の凹部３が形成される。そして、高温酸化膜ＨＴＯ１を堆積させてエッチバックすることにより、開口部２の側面に高温酸化膜ＨＴＯ１からなる側壁を形成する。これにより、開口部２の内径が縮小し、開口部４となる。その後、図８乃至図１８に示す工程により、フラッシュメモリを製造する。本実施形態における上記以外の製造方法は、前述の第１の実施形態と同様である。
【００８７】
本実施形態においては、図２２（ｂ）に示す工程において、開口部２内にヒ素（Ａｓ）をイオン注入している。これにより、ポリシリコン膜ＰＳ１にヒ素注入領域１１が形成される。第１の実施形態において説明したように、ヒ素注入領域１１の形状は極めて再現性が高いため、凹部３の形状の再現性も高く、フローティングゲートＦＧ（図１７参照）の形状の再現性も高くなり、セル間において、フローティングゲートＦＧの形状が均一になる。また、ヒ素の注入により、ポリシリコン膜ＰＳ１を部分的にアモルファス化することができる。これにより、図２２（ｃ）に示す酸化工程において、酸化速度がシリコン結晶の面方位に依存しなくなり、酸化膜ＯＸ１及び凹部３の形状が、結晶粒の影響を受けなくなる。これにより、凹部３の形状をより一層均一化することができる。本実施形態における上記以外の効果は、前述の第２の実施形態と同様である。
【００８８】
次に、本発明の第４の実施形態について説明する。図２３（ａ）乃至（ｄ）は、本実施形態に係るフラッシュメモリの製造方法を工程順に示す断面図である。先ず、図２３（ａ）に示すように、シリコン基板１上に、カップリング酸化膜ＣＯＸ、ポリシリコン膜ＰＳ１及び低温酸化膜ＬＴＯをこの順に形成する。次に、低温酸化膜ＬＴＯ上の全面にポリシリコン膜ＰＳ４を、例えば３０乃至５０ｎｍの厚さに形成する。
【００８９】
その後、前述の第１の実施形態と同様な方法により、素子分離領域ＳＴＩ（図２（ｂ）参照）を形成する。次に、ポリシリコン膜ＰＳ４及び素子分離領域ＳＴＩ上に、シリコン窒化膜ＳＮ２を形成し、これをドライエッチングして選択的に除去して開口部２を形成する。このとき、シリコン窒化膜ＳＮ２のドライエッチングは不可避的にオーバーエッチングし、ポリシリコン膜ＰＳ４の途中で停止する。
【００９０】
次に、図２３（ｂ）に示すように、ポリシリコン膜ＰＳ４に対してドライエッチングを施し、ポリシリコン膜ＰＳ４における開口部２において露出している部分を選択的に除去する。このとき、ポリシリコン膜ＰＳ４と低温酸化膜ＬＴＯとの選択比は高くとれるため、ポリシリコン膜ＰＳ４のエッチングは低温酸化膜ＬＴＯをエッチングストッパ膜として、低温酸化膜ＬＴＯの表面が露出した時点で高精度に停止することができる。
【００９１】
次に、図２３（ｃ）に示すように、低温酸化膜ＬＴＯをドライエッチング又はウエットエッチングにより除去する。そして、ポリシリコン膜ＰＳ１をドライエッチングして、開口部２の底部に凹部３を形成する。このとき、エッチング条件は、シリコンを高精度にエッチングできるような条件とする。
【００９２】
次に、図２３（ｄ）に示すように、開口部２の内面に高温酸化膜ＨＴＯ１からなる側壁を形成する。その後、図８乃至図１８に示す方法により、フラッシュメモリを製造する。本実施形態における上記以外の製造方法は、前述の第２の実施形態と同様である。
【００９３】
本実施形態においては、図２３（ａ）に示すシリコン窒化膜ＳＮ２のドライエッチングの際に、ポリシリコン膜ＰＳ４が不可避的にオーバーエッチングされ、このオーバーエッチングの程度は、セル毎にばらつく。しかしながら、一般に、シリコンをドライエッチングする際には、シリコン酸化物との間で十分な選択比を実現することができる。このため、図２３（ｂ）に示す工程において、ポリシリコン膜ＰＳ４をドライエッチングする際に、低温酸化膜ＬＴＯをエッチングストッパ膜として機能させ、ポリシリコン膜ＰＳ４のドライエッチングを低温酸化膜ＬＴＯの表面で高精度に停止させることができる。これにより、ポリシリコン膜ＰＳ４のオーバーエッチングのばらつきをリセットすることができる。この結果、ポリシリコン膜ＰＳ４を設けない場合と比較して、ポリシリコン膜ＰＳ１をドライエッチングして凹部３を形成する際に、このドライエッチングの開始位置をより一層均一化できるため、より容易に凹部３の形状を均一化することができる。本実施形態における上記以外の効果は、前述の第２の実施形態と同様である。
【００９４】
次に、本発明の第５の実施形態について説明する。図２４（ａ）乃至（ｄ）、図２５（ａ）乃至（ｄ）、図２６（ａ）乃至（ｄ）、図２７（ａ）乃至（ｄ）、図２８（ａ）乃至（ｃ）は、本実施形態に係るフラッシュメモリの製造方法を工程順に示す断面図である。
【００９５】
先ず、図２４（ａ）に示すように、シリコン基板１上に、カップリング酸化膜ＣＯＸを例えば１０ｎｍの厚さに形成し、ポリシリコン膜ＰＳ１を例えば８０乃至１００ｎｍの厚さに形成する。このとき、前述の第１の実施形態と同様に、ポリシリコン膜ＰＳ１の替わりにアモルファスシリコン膜を形成してもよい。その後、低温酸化膜ＬＴＯを例えば１０ｎｍの厚さに形成する。
【００９６】
次に、この低温酸化膜ＬＴＯ上に、厚さが例えば３０乃至５０ｎｍのシリコン窒化膜ＳＮ１（図１参照）を形成する。次に、シリコン窒化膜ＳＮ１上にレジスト（図示せず）を形成してパターニングし、このレジストをマスクとして、シリコン窒化膜ＳＮ１（図１参照）、ポリシリコン膜ＰＳ１、カップリング酸化膜ＣＯＸ及びシリコン基板１の表層部分をエッチングして選択的に除去し、この除去した部分に素子分離領域ＳＴＩ（図２（ｂ）参照）を形成する。その後、シリコン窒化膜ＳＮ１を除去する。
【００９７】
次に、低温酸化膜ＬＴＯ上の全面にポリシリコン膜ＰＳ５を、例えば３００ｎｍの厚さに形成し、シリコン窒化膜ＳＮ３を例えば３０乃至５０ｎｍの厚さに形成する。
【００９８】
次に、図２４（ｂ）に示すように、シリコン窒化膜ＳＮ３上にレジスト（図示せず）を形成してパターニングし、このレジストをマスクとして、シリコン窒化膜ＳＮ３をドライエッチングして選択的に除去する。次に、このレジストをマスクとして、ポリシリコン膜ＰＳ５をドライエッチングして、選択的に除去する。この結果、開口部２が形成される。このとき、ポリシリコン膜ＰＳ５のドライエッチングにおいては、低温酸化膜ＬＴＯとの間で十分に選択比がとれるため、低温酸化膜ＬＴＯをエッチングストッパ膜として使用することができ、ドライエッチングを低温酸化膜ＬＴＯの表面で高精度に停止することができる。
【００９９】
次に、図２４（ｃ）に示すように、全面にシリコン窒化膜ＳＮ４を例えば１０乃至２０ｎｍの厚さに堆積させ、エッチバックを行って、開口部２の内部において、ポリシリコン膜ＰＳ５の露出部分を覆うように、シリコン窒化膜ＳＮ４からなる側壁を形成する。このとき、シリコン窒化膜ＳＮ４のエッチバックにより、開口部２における低温酸化膜ＬＴＯも除去される。
【０１００】
次に、図２４（ｄ）に示すように、開口部２の底部にヒ素（Ａｓ）をイオン注入する。このとき、ドーズ量は概ね１×１０１４乃至３×１０１５ｃｍ−２とし、注入エネルギーは２０乃至３０ｋｅＶとする。これにより、ポリシリコン膜ＰＳ１における開口部２の底部に相当する領域に、ヒ素注入領域１１が形成される。このヒ素注入領域１１においては、ポリシリコン膜ＰＳ１がアモルファス化される。
【０１０１】
次に、図２５（ａ）に示すように、基板を例えば８５０℃の温度に３０分間程度保持し、ポリシリコン膜ＰＳ１の露出した表面を酸化する。これにより、開口部２の底部において、ポリシリコン膜ＰＳ１が酸化され、酸化膜ＯＸ１が形成される。このとき、シリコンの酸化速度はヒ素の濃度に依存し、ヒ素注入領域１１はポリシリコン膜ＰＳ１の他の領域よりも酸化反応が促進される。この結果、酸化膜ＯＸ１の形状は、ヒ素注入領域１１の形状を反映したものとなる。
【０１０２】
次に、図２５（ｂ）に示すように、ウエットエッチングによりシリコン窒化膜ＳＮ３及びＳＮ４を除去する。
【０１０３】
次に、図２５（ｃ）に示すように、ウエットエッチングにより酸化膜ＯＸ１を除去する。これにより、ポリシリコン膜ＰＳ１における開口部２の底部に相当する領域に、椀状の凹部３が形成される。
【０１０４】
次に、図２５（ｄ）に示すように、高温酸化膜ＨＴＯ１を、例えば厚さが１５０ｎｍになるように堆積し、エッチバックし、開口部２の側面に高温酸化膜ＨＴＯ１からなる側壁を形成する。これにより、開口部２の内径が縮小し、開口部４となる。なお、高温酸化膜ＨＴＯ１の形成前に、開口部２におけるポリシリコン膜ＰＳ１の側面を熱酸化し、厚さが例えば５ｎｍ程度の熱酸化膜を形成してもよい。これにより、Ｓｉ／ＳｉＯ２界面が安定化する。
【０１０５】
次に、図２６（ａ）に示すように、ドライエッチングによって、ポリシリコン膜ＰＳ１における開口部２の底部に相当する部分と、ポリシリコン膜ＰＳ５の上部を除去する。これにより、開口部４の底部においてカップリング酸化膜ＣＯＸを露出させる。このとき、ポリシリコン膜ＰＳ５の表面もエッチングされるため、熱酸化膜ＨＴＯ１からなる側壁の上部がポリシリコン膜ＰＳ５の表面からポリシリコン膜ＰＳ１の厚さ分程度突出する。
【０１０６】
次に、図２６（ｂ）に示すように、開口部４の底部にヒ素（Ａｓ）をイオン注入し、シリコン基板１の表面に、ソースとなるｎ＋型拡散領域５を形成する。
【０１０７】
次に、図２６（ｃ）に示すように、全面に例えば厚さ２０ｎｍ程度の高温酸化膜ＨＴＯ２を堆積し、エッチバックを行って開口部４の側面に高温酸化膜ＨＴＯ２からなる側壁を形成する。なお、このとき、このエッチバックにより、開口部４の底部において、カップリング酸化膜ＣＯＸが除去され、シリコン基板１のｎ＋型拡散領域５が露出する。また、高温酸化膜ＨＴＯ２の形成前に、開口部４におけるポリシリコン膜ＰＳ１の側面を熱酸化し、厚さが例えば５ｎｍ程度の熱酸化膜を形成してもよい。これにより、Ｓｉ／ＳｉＯ２界面が安定化する。又は、高温酸化膜ＨＴＯ２の形成後に、酸素雰囲気中で熱酸化を行ってもよい。これにより、雰囲気中の酸素が高温酸化膜ＨＴＯ２を透過して高温酸化膜ＨＴＯ２とポリシリコン膜ＰＳ１との界面に到達し、ポリシリコン膜ＰＳ１の表面に酸化層を形成する。これにより、Ｓｉ／ＳｉＯ２界面が安定化する。
【０１０８】
次に、図２６（ｄ）に示すように、全面にポリシリコン膜ＰＳ２を堆積させ、その後エッチバックすることにより、開口部４の内部にポリシリコン膜ＰＳ２を埋め込む。これにより、ｎ＋型拡散領域５に接続されたソースプラグが形成される。なお、このとき、ポリシリコン膜ＰＳ２の不純物濃度を、ポリシリコン膜ＰＳ５の不純物濃度よりも高くする。
【０１０９】
次に、図２７（ａ）に示すように、ポリシリコン膜ＰＳ２及びＰＳ５を酸化する。このとき、ポリシリコン膜ＰＳ２の不純物濃度は、ポリシリコン膜ＰＳ５の不純物濃度よりも高いため、ポリシリコン膜ＰＳ２はポリシリコン膜ＰＳ５よりも酸化速度が速い。これにより、ポリシリコン膜ＰＳ２の上部に、例えば厚さが４０乃至５０ｎｍの酸化膜ＯＸ３が形成され、ポリシリコン膜ＰＳ５の上部に、例えば厚さが１０ｎｍの酸化膜ＯＸ４が形成される。
【０１１０】
次に、図２７（ｂ）に示すように、酸化膜ＯＸ４をドライエッチングにより除去し、ポリシリコン膜ＰＳ５をドライエッチングにより除去する。このとき、酸化膜ＯＸ３は酸化膜ＯＸ４よりも膜厚が厚いため、これらのドライエッチングによっても完全には除去されずに残り、ポリシリコンＰＳ２からなるソースプラグを保護する。
【０１１１】
次に、図２７（ｃ）に示すように、低温酸化膜ＬＴＯをドライエッチングにより除去し、ポリシリコン膜ＰＳ１における露出部分をドライエッチングにより選択的に除去する。なお、ポリシリコン膜ＰＳ１における高温酸化膜ＨＴＯ１の直下域に相当する部分は除去されずに残留する。この残留したポリシリコン膜ＰＳ１が、フローティングゲートＦＧとなる。
【０１１２】
次に、図２７（ｄ）に示すように、ウエットエッチングを行い、カップリング酸化膜ＣＯＸの露出部分を除去する。このとき、高温酸化膜ＨＴＯ１も同時にエッチングされ、その幅が減少する。この結果、フローティングゲートＦＧの尖鋭部６が露出する。なお、このとき、前述の第１の実施形態の変形例において示したように、フローティングゲートＦＧにおける露出部分を熱酸化して、尖鋭部６の形状をより先鋭化すると共に、フローティングゲートＦＧの底部の形状を丸めてもよい。
【０１１３】
次に、図２８（ａ）に示すように、全面に高温酸化膜ＨＴＯ３を例えば１０乃至１５ｎｍの厚さに形成する。次に、Ｏ２雰囲気中でアニールを行う。これにより、フローティングゲートＦＧの尖鋭部６も高温酸化膜ＨＴＯ３に覆われる。この高温酸化膜ＨＴＯ３はトンネリング酸化膜となる。なお、高温酸化膜ＨＴＯ３の形成前に、フローティングゲートＦＧの露出部分を熱酸化し、厚さが例えば５ｎｍの熱酸化膜を形成してもよい。これにより、Ｓｉ／ＳｉＯ２界面が安定化する。又は、高温酸化膜ＨＴＯ３の形成後に、酸素雰囲気中で熱酸化を行ってもよい。これにより、雰囲気中の酸素が高温酸化膜ＨＴＯ３を透過して高温酸化膜ＨＴＯ３とフローティングゲートＦＧとの界面に到達し、フローティングゲートＦＧの表面に酸化層を形成する。これにより、Ｓｉ／ＳｉＯ２界面が安定化する。
【０１１４】
次に、図２８（ｂ）に示すように、全面にポリシリコン膜ＰＳ３を、厚さが例えば１５０ｎｍとなるように形成し、エッチバックして、高温酸化膜ＨＴＯ１からなる側壁の側部に、高温酸化膜ＨＴＯ３を介して、ポリシリコン膜ＰＳ３からなる側壁を形成する。この側壁がコントロールゲートとなり、ワードラインとなる。
【０１１５】
次に、図２８（ｃ）に示すように、シリコン基板１の表面におけるポリシリコン膜ＰＳ３間の領域にヒ素（Ａｓ）をイオン注入し、ｎ＋型拡散領域７を形成する。このｎ＋型拡散領域７がドレインとなり、ビットラインとなる。
【０１１６】
以後、図１８（ａ）及び（ｂ）に示す方法により、フラッシュメモリを作製する。これにより、本実施形態に係るフラッシュメモリが製造される。本実施形態における上記以外の製造方法は、前述の第３の実施形態と同様である。
【０１１７】
本実施形態においては、図２４（ａ）に示す工程において、前述の第１の実施形態における厚さが例えば３５０ｎｍのシリコン窒化膜ＳＮ２（図３参照）の替わりに、厚さが例えば３００ｎｍのポリシリコン膜ＰＳ５及び厚さが例えば３０乃至５０ｎｍのシリコン窒化膜ＳＮ３からなる２層膜を設けている。
【０１１８】
前述の第１の実施形態においては、図１２に示す工程において、シリコン窒化膜ＳＮ２をウエットエッチングにより除去している。この理由は、シリコン窒化膜ＳＮ２をドライエッチングにより除去しようとすると、高温酸化膜ＨＴＯ１との選択比を十分に確保できないからである。しかしながら、ウエットエッチングはエッチング速度が遅く、通常、５０ｎｍ／時程度である。このため、厚さが例えば３５０ｎｍのシリコン窒化膜ＳＮ２を除去しようとすると、処理時間が数時間程度かかってしまい、プロセスが長時間化するという問題点がある。
【０１１９】
これに対して、本実施形態においては、シリコン窒化膜ＳＮ２の替わりにポリシリコン膜ＰＳ５及びシリコン窒化膜ＳＮ３からなる２層膜を設けているため、ポリシリコン膜ＰＳ４をドライエッチングにより除去することができ、プロセスの短時間化を図ることができる。
【０１２０】
また、ポリシリコン膜ＰＳ５のドライエッチングは、低温酸化膜ＬＴＯの表面において高精度に停止することができるため、ポリシリコン膜ＰＳ１がオーバーエッチングされることがない。このため、図２５（ａ）に示す工程において形成する酸化膜ＯＸ１の形状を安定化することができる。これにより、図２５（ｃ）に示す工程において、凹部３の形状を安定化することができ、図２７（ｃ）に示す工程において、フローティングゲートＦＧの形状を安定化することができる。
【０１２１】
更に、本実施形態においては、図２４（ｃ）に示す工程において、ポリシリコン膜ＰＳ５の露出部分を覆うように、シリコン窒化膜ＳＮ４からなる側壁を形成している。これにより、図２５（ａ）に示す工程において、シリコンの酸化処理を行う際に、ポリシリコンＰＳ５が酸化しないように保護することができる。
【０１２２】
更にまた、図２６（ｄ）に示す工程において、ポリシリコン膜ＰＳ２の不純物濃度を、ポリシリコン膜ＰＳ５の不純物濃度よりも高くすることにより、図２７（ａ）に示す工程において、ポリシリコン膜ＰＳ２の上部に形成される酸化膜ＯＸ３の厚さを、ポリシリコン膜ＰＳ５の上部に形成される酸化膜ＯＸ４の厚さよりも厚くすることができる。この結果、図２７（ｂ）に示す工程において、酸化膜ＯＸ４及びポリシリコン膜ＰＳ５をドライエッチングにより除去する際に、酸化膜ＯＸ３は完全には除去されずに残り、ポリシリコン膜ＰＳ２からなるソースプラグを保護することができる。本実施形態における上記以外の効果は、前述の第３の実施形態と同様である。
【０１２３】
なお、本実施形態においては、図２４（ｄ）に示す工程において、ヒ素をイオン注入してヒ素注入領域１１を形成しているが、このヒ素のイオン注入は省略してもよい。
【０１２４】
次に、本発明の第６の実施形態について説明する。図２９（ａ）乃至（ｄ）、図３０（ａ）乃至（ｄ）、図３１（ａ）乃至（ｄ）は、本実施形態に係るフラッシュメモリの製造方法を工程順に示す断面図である。
【０１２５】
先ず、前述の第５の実施形態における図２４（ａ）乃至図２５（ｃ）に示す工程を実施し、図２５（ｃ）に示すような構造体、即ち、シリコン基板１上にカップリング酸化膜ＣＯＸ、ポリシリコン膜ＰＳ１、低温酸化膜ＬＴＯ及びポリシリコン膜ＰＳ５が積層され、ポリシリコン膜ＰＳ５及び低温酸化膜ＬＴＯに開口部２が形成され、ポリシリコン膜ＰＳ１における開口部２の底部に凹部３が形成された構造体を形成する。
【０１２６】
次に、図２９（ａ）に示すように、シリコン窒化膜ＳＮ５を、例えば厚さが１５０ｎｍになるように堆積し、エッチバックし、開口部２の側面にシリコン窒化膜ＳＮ５からなる側壁を形成する。これにより、開口部２の内径が縮小し、開口部４となる。なお、シリコン窒化膜ＳＮ５の形成前に、開口部２におけるポリシリコン膜ＰＳ１の側面を熱酸化し、厚さが例えば５ｎｍ程度の熱酸化膜を形成してもよい。これにより、Ｓｉ／ＳｉＮｘ界面が安定化する。
【０１２７】
以下、図２９（ｂ）乃至図３０（ｃ）に示す工程は、前述の第５の実施形態において、図２６（ａ）乃至図２７（ｂ）に示す工程と同じである。即ち、図２９（ｂ）に示すように、ドライエッチングにより、ポリシリコン膜ＰＳ１における開口部２の底部に相当する部分と、ポリシリコン膜ＰＳ５の上部を除去する。
【０１２８】
次に、図２９（ｃ）に示すように、開口部４の底部にヒ素（Ａｓ）をイオン注入し、シリコン基板１の表面に、ソースとなるｎ＋型拡散領域５を形成する。
【０１２９】
次に、図２９（ｄ）に示すように、開口部４の側面に高温酸化膜ＨＴＯ２からなる側壁を形成する。なお、高温酸化膜ＨＴＯ２の形成前に、開口部４におけるポリシリコン膜ＰＳ１の側面を熱酸化し、厚さが例えば５ｎｍ程度の熱酸化膜を形成してもよい。これにより、Ｓｉ／ＳｉＯ２界面が安定化する。又は、高温酸化膜ＨＴＯ２の形成後に、酸素雰囲気中で熱酸化を行ってもよい。これにより、雰囲気中の酸素が高温酸化膜ＨＴＯ２を透過して高温酸化膜ＨＴＯ２とポリシリコン膜ＰＳ１との界面に到達し、ポリシリコン膜ＰＳ１の表面を酸化する。これにより、Ｓｉ／ＳｉＯ２界面が安定化する。
【０１３０】
次に、図３０（ａ）に示すように、開口部４の内部にポリシリコン膜ＰＳ２を埋め込む。このとき、ポリシリコン膜ＰＳ２の不純物濃度を、ポリシリコン膜ＰＳ５の不純物濃度よりも高くする。
【０１３１】
次に、図３０（ｂ）に示すように、ポリシリコン膜ＰＳ２及びＰＳ５を酸化する。このとき、ポリシリコン膜ＰＳ２の不純物濃度は、ポリシリコン膜ＰＳ５の不純物濃度よりも高いため、ポリシリコン膜ＰＳ２はポリシリコン膜ＰＳ５よりも酸化速度が速くなり、ポリシリコン膜ＰＳ２の上部に、例えば厚さが４０乃至５０ｎｍの酸化膜ＯＸ３が形成され、ポリシリコン膜ＰＳ５の上部に、例えば厚さが１０ｎｍの酸化膜ＯＸ４が形成される。
【０１３２】
次に、図３０（ｃ）に示すように、酸化膜ＯＸ４及びポリシリコン膜ＰＳ５をドライエッチングにより除去する。このとき、酸化膜ＯＸ３は酸化膜ＯＸ４よりも膜厚が厚いため、これらのドライエッチングによっても完全には除去されずに残り、ポリシリコンＰＳ２からなるソースプラグを保護する。
【０１３３】
次に、図３０（ｄ）に示すように、低温酸化膜ＬＴＯをドライエッチングにより除去し、ポリシリコン膜ＰＳ１における露出部分をドライエッチングにより選択的に除去する。なお、ポリシリコン膜ＰＳ１におけるシリコン窒化膜ＳＮ５の直下域に相当する部分は除去されずに残留する。この残留したポリシリコン膜ＰＳ１が、フローティングゲートＦＧとなる。
【０１３４】
次に、図３１（ａ）に示すように、カップリング酸化膜ＣＯＸをウエットエッチングにより除去する。このとき、前述の第５の実施形態においては、図２７（ｄ）に示すように、このウエットエッチングにより高温酸化膜ＨＴＯ１からなる側壁の厚さが減少し、フローティングゲートＦＧの尖鋭部６がこの側壁から突出する。これに対して、本実施形態においては、側壁が高温酸化膜ＨＴＯ１ではなく、シリコン窒化膜ＳＮ５により形成されているため、カップリング酸化膜ＣＯＸのエッチングにより、側壁の厚さが減少することがない。このため、フローティングゲートＦＧの尖鋭部６は、シリコン窒化膜ＳＮ５からなる側壁から突出しない。
【０１３５】
図３１（ｂ）乃至（ｄ）に示す工程は、前述の第５の実施形態における図２８（ａ）乃至図２８（ｃ）に示す工程と同じである。即ち、図３１（ｂ）に示すように、全面に高温酸化膜ＨＴＯ３を例えば１０乃至１５ｎｍの厚さに形成し、Ｏ２雰囲気中でアニールを行う。なお、高温酸化膜ＨＴＯ３の形成前に、フローティングゲートＦＧの露出部分を熱酸化し、厚さが例えば５ｎｍの熱酸化膜を形成してもよい。これにより、Ｓｉ／ＳｉＯ２界面が安定化する。又は、高温酸化膜ＨＴＯ３の形成後に、酸素雰囲気中で熱酸化を行ってもよい。これにより、雰囲気中の酸素が高温酸化膜ＨＴＯ３を透過して高温酸化膜ＨＴＯ３とフローティングゲートＦＧとの界面に到達し、フローティングゲートＦＧの表面を酸化する。これにより、Ｓｉ／ＳｉＯ２界面が安定化する。
【０１３６】
次に、図３１（ｃ）に示すように、シリコン窒化膜ＳＮ５からなる側壁の側部に、高温酸化膜ＨＴＯ３を介して、ポリシリコン膜ＰＳ３からなる側壁を形成する。この側壁（ポリシリコン膜ＰＳ３）がコントロールゲートとなり、ワードラインとなる。
【０１３７】
次に、図３１（ｄ）に示すように、シリコン基板１の表面におけるポリシリコン膜ＰＳ３間の領域にヒ素（Ａｓ）をイオン注入し、ドレイン／ビットラインとしてのｎ＋型拡散領域７を形成する。
【０１３８】
以後、前述の各実施形態と同様な方法により、フラッシュメモリを作製する。本実施形態における上記以外の製造方法は、前述の第５の実施形態と同様である。
【０１３９】
前述の第１乃至第４の実施形態においては、フローティングゲートＦＧの端部が、側壁から突出している。これにより、メモリの消去速度は向上するものの、突出部分の突出長さがばらつくと、コントロールゲート（ワードライン）とフローティングゲートＦＧとの実効的な対向面積がばらつくため、高温酸化膜ＨＴＯ３内の電界強度がばらつき、その結果、消去特性がばらついてしまう。
【０１４０】
これに対して、本実施形態においては、図２９（ａ）に示す工程において、開口部２の側面に、シリコン窒化膜ＳＮ５からなる側壁を形成している。これにより、図３１（ａ）に示す工程において、カップリング酸化膜ＣＯＸのエッチングにより、側壁の厚さが減少することがなく、フローティングゲートＦＧの尖鋭部６が、シリコン窒化膜ＳＮ５からなる側壁から突出しない。この結果、本実施形態に係るフラッシュメモリは、前述の第５の実施形態に係るフラッシュメモリと比較して、消去速度が若干低下するものの、フローティングゲートＦＧにおける側壁から突出した部分の寸法がばらつくことがなく、消去速度のばらつきを著しく低減できる。本実施形態における上記以外の効果は、前述の第５の実施形態と同様である。
【０１４１】
なお、本実施形態においては、前述の第５の実施形態における図２４（ａ）乃至図２５（ｃ）に示す工程により、図２５（ｃ）に示すような構造体を作製しているが、本発明はこれに限定されず、前述の第１乃至第４の実施形態のうちいずれかの方法により、図２５（ｃ）に示すような構造体と同様な構造体を作製してもよい。
【０１４２】
また、図３１（ａ）に示す工程において、カップリング酸化膜ＣＯＸを除去した後に、ウエットエッチングによってシリコン窒化膜ＳＮ５を選択的に除去してもよい。これにより、フローティングゲートＦＧの尖鋭部６を、シリコン窒化膜ＳＮ５からなる側壁から突出させ、消去速度を改善することができる。
【０１４３】
次に、本発明の第７の実施形態について説明する。図３２（ａ）乃至（ｄ）、図３３（ａ）乃至（ｄ）、図３４（ａ）乃至（ｄ）は、本実施形態に係るフラッシュメモリの製造方法を工程順に示す断面図である。
【０１４４】
先ず、前述の第５の実施形態における図２４（ａ）乃至図２５（ｃ）に示す工程を実施し、図２５（ｃ）に示すような構造体、即ち、シリコン基板１上にカップリング酸化膜ＣＯＸ、ポリシリコン膜ＰＳ１、低温酸化膜ＬＴＯ及びポリシリコン膜ＰＳ５が積層され、ポリシリコン膜ＰＳ５及び低温酸化膜ＬＴＯに開口部２が形成され、ポリシリコン膜ＰＳ１における開口部２の底部に凹部３が形成された構造体を形成する。
【０１４５】
次に、図３２（ａ）に示すように、全面に高温酸化膜ＨＴＯ４を例えば１０乃至５０ｎｍの厚さに堆積させ、その後、シリコン窒化膜ＳＮ６を例えば１４０乃至１００ｎｍ堆積させる。即ち、高温酸化膜ＨＴＯ４及びシリコン窒化膜ＳＮ６の合計の膜厚が例えば１５０ｎｍになるようにする。その後、高温酸化膜ＨＴＯ４及びシリコン窒化膜ＳＮ６をエッチバックし、開口部２の側面に高温酸化膜ＨＴＯ４及びシリコン窒化膜ＳＮ６からなる側壁を形成する。これにより、開口部２の内径が縮小し、開口部４となる。
【０１４６】
以下、図３２（ｂ）乃至図３３（ｃ）に示す工程は、前述の第５の実施形態において、図２６（ａ）乃至図２７（ｂ）に示す工程と同じである。
【０１４７】
次に、図３３（ｄ）に示すように、低温酸化膜ＬＴＯをドライエッチングにより除去し、ポリシリコン膜ＰＳ１における露出部分をドライエッチングにより選択的に除去する。なお、ポリシリコン膜ＰＳ１における高温酸化膜ＨＴＯ４及びシリコン窒化膜ＳＮ６の直下域に相当する部分は除去されずに残留し、フローティングゲートＦＧとなる。
【０１４８】
次に、図３４（ａ）に示すように、カップリング酸化膜ＣＯＸの露出部分及び高温酸化膜ＨＴＯ４の露出部分をウエットエッチングにより除去する。これにより、高温酸化膜ＨＴＯ４及びシリコン窒化膜ＳＮ６からなる側壁のうち、高温酸化膜ＨＴＯ４の部分が除去され、フローティングゲートＦＧの尖鋭部６がシリコン窒化膜ＳＮ６からなる側壁から突出する。
【０１４９】
図３４（ｂ）乃至（ｄ）に示す工程は、前述の第５の実施形態における図２８（ａ）乃至図２８（ｃ）に示す工程と同じである。即ち、図３４（ｂ）に示すように、全面に高温酸化膜ＨＴＯ３を例えば１０乃至１５ｎｍの厚さに形成し、Ｏ２雰囲気中でアニールを行う。又は、酸化処理を施した後、高温酸化膜ＨＴＯ３を形成する。又は、酸化処理のみを行い、高温酸化膜ＨＴＯ３を形成する。
【０１５０】
次に、図３４（ｃ）に示すように、シリコン窒化膜ＳＮ６からなる側壁の側部に、高温酸化膜ＨＴＯ３を介して、ポリシリコン膜ＰＳ３からなる側壁を形成する。この側壁（ポリシリコン膜ＰＳ３）がコントロールゲートとなり、ワードラインとなる。
【０１５１】
次に、図３４（ｄ）に示すように、シリコン基板１の表面におけるポリシリコン膜ＰＳ３間の領域にヒ素（Ａｓ）をイオン注入し、ドレイン／ビットラインとしてのｎ＋型拡散領域７を形成する。
【０１５２】
以後、前述の各実施形態と同様な方法により、フラッシュメモリを作製する。本実施形態における上記以外の製造方法は、前述の第５の実施形態と同様である。
【０１５３】
本実施形態においては、図３２（ａ）に示す工程において、開口部２の側面に、高温酸化膜ＨＴＯ４及びシリコン窒化膜ＳＮ６からなる側壁を形成している。これにより、図３４（ａ）に示す工程において、シリコン窒化膜ＳＮ６を残して高温酸化膜ＨＴＯ４のみを除去すると、この高温酸化膜ＨＴＯ４の厚さの分だけ、フローティングゲートＦＧの尖鋭部６を、シリコン窒化膜ＳＮ６からなる側壁から突出させることができる。従って、高温酸化膜ＨＴＯ４の厚さにより、フローティングゲートＦＧの突出部の長さを制御することができ、突出部の長さのばらつきを低減することができる。この結果、フラッシュメモリの消去特性を均一化することができる。本実施形態における上記以外の効果は、前述の第５の実施形態と同様である。
【０１５４】
なお、本実施形態においては、前述の第５の実施形態における図２４（ａ）乃至図２５（ｃ）に示す工程により、図２５（ｃ）に示すような構造体を作製しているが、本発明はこれに限定されず、前述の第１乃至第４の実施形態のうちいずれかの方法により、図２５（ｃ）に示すような構造体と同様な構造体を作製してもよい。
【０１５５】
次に、本発明の第８の実施形態について説明する。図３５（ａ）乃至（ｄ）、図３６（ａ）乃至（ｄ）、図３７（ａ）乃至（ｄ）は、本実施形態に係るフラッシュメモリの製造方法を工程順に示す断面図である。
【０１５６】
先ず、前述の第５の実施形態における図２４（ａ）乃至図２５（ｃ）に示す工程を実施し、図２５（ｃ）に示すような構造体、即ち、シリコン基板１上にカップリング酸化膜ＣＯＸ、ポリシリコン膜ＰＳ１、低温酸化膜ＬＴＯ及びポリシリコン膜ＰＳ５が積層され、ポリシリコン膜ＰＳ５及び低温酸化膜ＬＴＯに開口部２が形成され、ポリシリコン膜ＰＳ１における開口部２の底部に凹部３が形成された構造体を形成する。
【０１５７】
次に、図３５（ａ）に示すように、全面にシリコン窒化膜ＳＮ７を例えば１０乃至５０ｎｍの厚さに堆積させ、その後、高温酸化膜ＨＴＯ５を例えば１４０乃至１００ｎｍ堆積させる。即ち、シリコン窒化膜ＳＮ７及び高温酸化膜ＨＴＯ５の合計の膜厚が例えば１５０ｎｍになるようにする。その後、シリコン窒化膜ＳＮ７及び高温酸化膜ＨＴＯ５をエッチバックし、開口部２の側面にシリコン窒化膜ＳＮ７及び高温酸化膜ＨＴＯ５からなる側壁を形成する。これにより、開口部２の内径が縮小し、開口部４となる。
【０１５８】
次に、図３５（ｂ）乃至図３６（ｃ）に示す工程を順次実施する。この図３５（ｂ）乃至図３６（ｃ）に示す工程は、前述の第５の実施形態において、図２６（ａ）乃至図２７（ｂ）に示す工程と同じであるため、説明を省略する。
【０１５９】
次に、図３６（ｄ）に示すように、低温酸化膜ＬＴＯをドライエッチングにより除去し、ポリシリコン膜ＰＳ１における露出部分をドライエッチングにより選択的に除去する。なお、ポリシリコン膜ＰＳ１におけるシリコン窒化膜ＳＮ７及び高温酸化膜ＨＴＯ５の直下域に相当する部分は除去されずに残留し、フローティングゲートＦＧとなる。
【０１６０】
次に、図３７（ａ）に示すように、シリコン窒化膜ＳＮ７の露出部分をウエットエッチングにより除去する。次いで、カップリング酸化膜ＣＯＸの露出部分をウエットエッチングにより除去する。これにより、シリコン窒化膜ＳＮ７及び高温酸化膜ＨＴＯ５からなる側壁のうち、シリコン窒化膜ＳＮ７の露出部分が除去され、フローティングゲートＦＧの尖鋭部６が側壁から突出する。
【０１６１】
図３７（ｂ）乃至（ｄ）に示す工程は、前述の第６の実施形態における図３４（ｂ）乃至図３４（ｄ）に示す工程と同じである。その後、前述の各実施形態と同様な方法により、フラッシュメモリを作製する。本実施形態における上記以外の製造方法は、前述の第５の実施形態と同様である。
【０１６２】
本実施形態においては、図３５（ａ）に示す工程において、開口部２の側面に、シリコン窒化膜ＳＮ７及び高温酸化膜ＨＴＯ５からなる側壁を形成している。これにより、図３７（ａ）に示す工程において、高温酸化膜ＨＴＯ５を残してシリコン窒化膜ＳＮ７の露出部分のみをウエットエッチングにより除去すると、このシリコン窒化膜ＳＮ７の厚さの分だけ、フローティングゲートＦＧの尖鋭部６を、側壁から突出させることができる。従って、シリコン窒化膜ＳＮ７の厚さにより、フローティングゲートＦＧの突出部の長さを制御することができ、突出部の長さのばらつきを低減することができる。この結果、フラッシュメモリの消去特性を均一化することができる。本実施形態における上記以外の効果は、前述の第５の実施形態と同様である。
【０１６３】
なお、本実施形態においては、前述の第５の実施形態における図２４（ａ）乃至図２５（ｃ）に示す工程により、図２５（ｃ）に示すような構造体を作製しているが、本発明はこれに限定されず、前述の第１乃至第４の実施形態のうちいずれかの方法により、図２５（ｃ）に示すような構造体と同様な構造体を作製してもよい。
【０１６４】
また、前述の第７及び第８の実施形態においては、開口部２の内面に形成する側壁を、高温酸化膜及びシリコン窒化膜からなる２層膜としたが、本発明はこれに限定されず、側壁を３層膜以上の多層膜としてもよい。例えば、シリコン基板１側から順に、（高温酸化膜／シリコン窒化膜／高温酸化膜／シリコン窒化膜）が積層されてなる４層膜としてもよく、又は、シリコン基板１側から順に、（シリコン窒化膜／高温酸化膜／シリコン窒化膜／高温酸化膜）が積層されてなる４層膜としてもよい。
【０１６５】
更に、前述の第２乃至第８の実施形態においては、エッチングストッパ膜として、５００乃至７００℃程度の温度で形成される低温酸化膜ＬＴＯを使用する例を示したが、本発明のエッチングストッパ膜膜は低温酸化膜に限定されず、例えば、８００℃程度の温度で形成される高温酸化膜であってもよい。但し、ポリシリコン膜ＰＳ１の替わりにアモルファスシリコン膜を形成した場合は、高温酸化膜の形成により、アモルファスシリコン膜が結晶化することがある。また、エッチングストッパ膜として、シリコン酸化膜に添加物を加えた膜を使用してもよく、Ａｌ２Ｏ３等からなる無機材料膜を使用してもよい。
【０１６６】
次に、本発明の第９の実施形態について説明する。図３８は本実施形態に係るフラッシュメモリのセル構造を示す断面図であり、図３９（ａ）乃至（ｄ）及び図４０（ａ）乃至（ｄ）は、本実施形態に係るフラッシュメモリの製造方法を工程順に示す断面図である。また、図４１は、本実施形態に係るフラッシュメモリの他の製造方法を示す断面図である。
【０１６７】
図３８に示すように、本実施形態に係るフラッシュメモリにおいては、Ｐ型のシリコン基板１が設けられており、このシリコン基板１の表面の一部に、ヒ素（Ａｓ）がイオン注入されたｎ＋型拡散領域５が形成されており、このｎ＋型拡散領域５から離隔してこのｎ＋型拡散領域５を挟む２ヶ所の位置に、ｎ＋型拡散領域７が形成されている。ｎ＋型拡散領域５はソースとなり、ｎ＋型拡散領域７はドレインとなる。シリコン基板１上におけるｎ＋型拡散領域５の直上域を含む領域には、厚さが例えば１０ｎｍのカップリング酸化膜ＣＯＸが形成されており、シリコン基板１上におけるカップリング酸化膜ＣＯＸが形成されていない領域、即ち、ｎ＋型拡散領域７の直上域を含む領域には、厚さが例えば５乃至１０ｎｍの熱酸化膜ＯＸ５が設けられている。
【０１６８】
また、カップリング酸化膜ＣＯＸ上におけるｎ＋型拡散領域５の直上域には、ポリシリコン膜ＰＳ２からなるソースプラグが設けられており、ポリシリコン膜ＰＳ２の上部には、熱酸化膜ＯＸ５が形成されている。ソースプラグの側面には高温酸化膜ＨＴＯ２が設けられており、カップリング酸化膜ＣＯＸ上におけるソースプラグを挟む位置には、２のフローティングゲートＦＧが高温酸化膜ＨＴＯ２に接するように設けられている。
【０１６９】
更に、フローティングゲートＦＧにおけるポリシリコン膜ＰＳ２に近い側の部分を覆うように、高温酸化膜ＨＴＯ１からなる側壁が設けられており、フローティングゲートＦＧにおけるポリシリコン膜ＰＳ２から遠い側の部分は、高温酸化膜ＨＴＯ１からなる側壁から突出している。そして、この突出した部分は、熱酸化膜ＯＸ５により覆われている。
【０１７０】
更にまた、熱酸化膜ＯＸ５、高温酸化膜ＨＴＯ１を覆うように、厚さが例えば１０乃至１５ｎｍの高温酸化膜ＨＴＯ３が設けられている。また、高温酸化膜ＨＴＯ３上における高温酸化膜ＨＴＯ１からなる側壁から見て、ポリシリコン膜ＰＳ２の反対側には、ポリシリコン膜ＰＳ３からなるコントロールゲート（ワードライン）が設けられている。なお、フローティングゲートＦＧの突出部分の突出長さは、高温酸化膜ＨＴＯ３の厚さ以上、且つ１００ｎｍ以下である。好ましくは、この突出部分の長さは２０乃至５０ｎｍである。
【０１７１】
これにより、フローティングゲートＦＧとコントロールゲート（ポリシリコン膜ＰＳ３）とは、熱酸化膜ＯＸ５及び高温酸化膜ＨＴＯ３により相互に絶縁されている。この酸化膜ＯＸ５及び高温酸化膜ＨＴＯ３がトンネリング酸化膜となる。また、フローティングゲートＦＧは、カップリング酸化膜ＣＯＸ、熱酸化膜ＯＸ５、高温酸化膜ＨＴＯ１及びＨＴＯ２により周囲から絶縁され、電気的にフローティング状態となっている。
【０１７２】
なお、本実施形態に係るフラッシュメモリを示す平面図は図１８（ｂ）と同様であり、回路図は図１９と同様である。また、本実施形態に係るフラッシュメモリの動作は、前述の第１の実施形態に係るフラッシュメモリの動作と同じである。次に、本発明の構成要件における数値限定理由について説明する。
【０１７３】
フローティングゲートＦＧの側壁からの突出部分の長さ：高温酸化膜ＨＴＯ３の厚さ以上１００ｎｍ以下
突出部分の長さが１００ｎｍを超えるようにするためには、高温酸化膜ＨＴＯ１からなる側壁の幅をエッチングにより１００ｎｍ以上減少させなくてはならない。その場合、エッチング前の高温酸化膜ＨＴＯ１の基板表面に平行な方向の厚さが例えば１５０ｎｍであると、エッチング後の高温酸化膜ＨＴＯ１の基板表面に平行な方向の厚さが５０ｎｍ以下となってしまい、側壁の強度を確保できなくなる。また、高温酸化膜ＨＴＯ１の下方にあるカップリング酸化膜ＣＯＸが深くエッチングされてしまい、シリコン基板１とフローティングゲートＦＧとの間が短絡する可能性がある。更に、高温酸化膜ＨＴＯ１の上部もエッチングにより除去されて高温酸化膜ＨＴＯ１からなる側壁及び高温酸化膜ＨＴＯ２の高さが低くなるため、この側壁の側方にコントロールゲート（ポリシリコン膜ＰＳ３）を形成したときに、このコントロールゲートとソースプラグ（ポリシリコン膜ＰＳ２）との間の絶縁を確保できなくなる可能性がある。従って、突出部分の長さは１００ｎｍ以下とする。一方、突出部分の長さが高温酸化膜ＨＴＯ３の厚さ以上であれば、フローティングゲートＦＧ及び高温酸化膜ＨＴＯ１からなる側壁を覆うように高温酸化膜ＨＴＯ３を形成した場合に、フローティングゲートＦＧが高温酸化膜ＨＴＯ３から突出する。これにより、コントロールゲート（ポリシリコン膜ＰＳ３）からフローティングゲートＦＧへの電気力線の回り込みが多くなり、高温酸化膜ＨＴＯ３内における電界強度を増加させることができる。この結果、メモリの消去速度を向上させることができる。従って、突出部分の長さは高温酸化膜ＨＴＯ３以上であることが好ましい。
【０１７４】
次に、本実施形態に係るフラッシュメモリの製造方法について説明する。先ず、図３９（ａ）に示すように、シリコン基板１上に、厚さが例えば１０ｎｍのカップリング酸化膜ＣＯＸを成膜する。次に、このカップリング酸化膜ＣＯＸ上に厚さが例えば１００ｎｍのポリシリコン膜ＰＳ１を形成する。次に、前述の第１の実施形態と同様な方法により、素子分離領域ＳＴＩ（図２（ａ）参照）を形成する。
【０１７５】
次に、ポリシリコン膜ＰＳ１及び素子分離領域ＳＴＩ上に、厚さが例えば３５０ｎｍのシリコン窒化膜ＳＮ２を形成する。そして、このシリコン窒化膜ＳＮ２上にレジスト（図示せず）を形成し、パターニングする。そして、このパターニングされたレジストをマスクとして、シリコン窒化膜ＳＮ２をドライエッチングして選択的に除去し、開口部２を形成して、ポリシリコン膜ＰＳ１の一部を露出させる。このとき、ポリシリコン膜ＰＳ１へのオーバーエッチングは可及的に少なくし、開口部２の底部におけるポリシリコン膜ＰＳ１の表面が、可及的に、開口部２の外部におけるシリコン窒化膜ＳＮ２とポリシリコン膜ＰＳ１との界面と同じ高さになるようにする。即ち、前述の第２の実施形態において形成した凹部３（図２１（ｃ）参照）は形成しない。
【０１７６】
次に、図３９（ｂ）に示すように、高温酸化膜ＨＴＯ１を、例えば厚さが１５０ｎｍになるように堆積させ、エッチバックすることにより、開口部２の側面に高温酸化膜ＨＴＯ１からなる側壁を形成する。これにより、開口部２の内径が縮小し、開口部４となる。
【０１７７】
次に、図３９（ｃ）に示すように、シリコン窒化膜ＳＮ２及び高温酸化膜ＨＴＯ１をマスクとして、ポリシリコン膜ＰＳ１にドライエッチングを施して選択的に除去し、開口部４の底部においてカップリング酸化膜ＣＯＸを露出させる。次に、開口部４の底部にヒ素（Ａｓ）をイオン注入し、シリコン基板１の表面に、ソースとなるｎ＋型拡散領域５を形成する。次に、全面に高温酸化膜ＨＴＯ２を例えば１０乃至２０ｎｍの厚さに堆積させ、エッチバックを行って開口部４の側面に高温酸化膜ＨＴＯ２からなる側壁を形成する。なお、このとき、このエッチバックにより、開口部４の底部において、カップリング酸化膜ＣＯＸが除去され、シリコン基板１のｎ＋型拡散領域５が露出する。次に、全面にポリシリコン膜ＰＳ２を堆積させ、その後エッチバックすることにより、開口部４の内部にポリシリコン膜ＰＳ２を埋め込む。
【０１７８】
次に、図３９（ｄ）に示すように、ウエットエッチングを行い、シリコン窒化膜ＳＮ２を除去する。これにより、ポリシリコン膜ＰＳ１におけるシリコン窒化膜ＳＮ２の直下域に相当していた部分が露出される。
【０１７９】
次に、図４０（ａ）に示すように、ポリシリコン膜ＰＳ１をドライエッチングする。これにより、ポリシリコン膜ＰＳ１におけるシリコン窒化膜ＳＮ２（図３９（ｃ）参照）の直下域に相当していた部分が選択的に除去される。一方、ポリシリコン膜ＰＳ１における高温酸化膜ＨＴＯ１の直下域に相当する部分は除去されずに残留し、フローティングゲートＦＧとなる。このとき、前述の各実施形態と異なり、本実施形態においては、図３９（ａ）に示す工程において、開口部２の底部に凹部が形成されないため、図４０（ａ）に示す工程において、フローティングゲートＦＧには尖鋭部が形成されず、フローティングゲートＦＧの断面形状はほぼ矩形となる。なお、このドライエッチングにより、ポリシリコン膜ＰＳ２も部分的に除去される。
【０１８０】
次に、図４０（ｂ）に示すように、ウエットエッチングを行い、カップリング酸化膜ＣＯＸの露出部分を除去する。このとき、高温酸化膜ＨＴＯ１及びＨＴＯ２も同時にエッチングされ、高温酸化膜ＨＴＯ１からなる側壁の幅が減少する。この結果、フローティングゲートＦＧの端部が側壁から突出する。なお、高温酸化膜ＨＴＯ１からなる側壁の減少長さ、即ち、フローティングゲートＦＧの突出部分の長さは、高温酸化膜ＨＴＯ３の厚さよりも大きくし、且つ１００ｎｍ以下とする。好ましくは、高温酸化膜ＨＴＯ１の厚さが１５０ｎｍである場合は、この突出部分の長さは、高温酸化膜ＨＴＯ１の厚さの概ね（１／３）以下、即ち５０ｎｍ以下とする。
【０１８１】
次に、図４０（ｃ）に示すように、全面に高温酸化膜ＨＴＯ３を形成する。
【０１８２】
なお、図４０（ｃ）に示す工程においては、図４１に示すように、高温酸化膜ＨＴＯ３の形成前に熱酸化処理を行い、シリコン基板１、ポリシリコン膜ＰＳ２及びフローティングゲートＦＧの各露出部分に、平均厚さが例えば５乃至１０ｎｍの熱酸化膜ＯＸ５を形成してもよい。このとき、熱酸化条件を最適化することにより、前述の第１の実施形態の変形例（図２０（ｂ）参照）と同様に、フローティングゲートＦＧの上面角部に先鋭部を形成することができる。但し、この場合を、尖鋭部の形状ばらつきを低減できるように、熱酸化処理条件を調整する必要がある。その後、全面に高温酸化膜ＨＴＯ３を形成する。
【０１８３】
又は、高温酸化膜ＨＴＯ３の形成を省略し、熱酸化膜ＯＸ５のみを形成してもよい。この場合は、熱酸化膜ＯＸ５の平均厚さを例えば１０乃至２０ｎｍとする。
【０１８４】
次に、図４０（ｄ）に示すように、全面にポリシリコン膜ＰＳ３を、厚さが例えば１５０乃至２００ｎｍとなるように形成し、エッチバックして、高温酸化膜ＨＴＯ１からなる側壁の側部に、高温酸化膜ＨＴＯ３を介して、ポリシリコン膜ＰＳ３からなる側壁を形成する。この側壁がコントロールゲートとなり、ワードラインとなる。
【０１８５】
次に、図３８に示すように、シリコン基板１の表面におけるポリシリコン膜ＰＳ３間の領域にヒ素（Ａｓ）をイオン注入し、ｎ＋型拡散領域７を形成する。このｎ＋型拡散領域７がドレインとなり、ビットラインとなる。その後、前述の第１の実施形態と同様な方法により、フラッシュメモリを作製する。
【０１８６】
本実施形態においては、図３９（ａ）に示す工程において、ポリシリコン膜ＰＳ１上に低温酸化膜等のエッチングストッパ膜を設けず、窒化シリコン膜ＳＮ２をドライエッチングする際に、エッチング条件を調整することにより、ポリシリコン膜ＰＳ１がオーバーエッチングされることを可及的に抑制し、開口部２の底部に凹部が形成されないようにしている。これにより、エッチングストッパ膜を設けるための工程が不要になり、工程数を低減することができる。また、図４０（ａ）に示す工程でフローティングゲートＦＧを形成する際に、凹部の形状のばらつきに起因して、フローティングゲートＦＧの形状がばらつくことがなく、セル間でフローティングゲートＦＧの形状を均一化できる。なお、本実施形態においては、フローティングゲートＦＧに尖鋭部が形成されていないため、尖鋭部が形成されている場合と比較して、メモリの消去速度がやや低くなる。但し、図４０（ｃ）に示す工程において、フローティングゲートＦＧの突出部分に熱酸化膜ＯＸ５を形成することにより、フローティングゲートＦＧの形状をある程度先鋭化することができ、メモリの消去速度をある程度改善することができる。更に、高温酸化膜ＨＴＯ１のエッチング量を適切に制御すれば電界強度が増加し、消去速度も向上する。本実施形態における上記以外の効果は、前述の第１の実施形態と同様である。
【０１８７】
【発明の効果】
以上詳述したように、本発明によれば、第１の導電体膜上にエッチングストッパ膜を形成することにより、スペーサ膜をエッチングする際に、第１の導電体膜がオーバーエッチングされることがなく、フローティングゲートの形状を安定化することができる。これにより、セル毎の消去特性の均一化を図った不揮発性メモリを得ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るフラッシュメモリの製造方法を示す断面図である。
【図２】（ａ）は本実施形態に係るフラッシュメモリの製造方法における図１の次の工程を示す平面図であり、（ｂ）は（ａ）に示すＡ２−Ａ２線による断面図である。
【図３】（ａ）は本実施形態に係るフラッシュメモリの製造方法における図２の次の工程を示す平面図であり、（ｂ）は（ａ）に示すＡ３−Ａ３線による断面図である。
【図４】本実施形態に係るフラッシュメモリの製造方法における図３の次の工程を示す断面図である。
【図５】本実施形態に係るフラッシュメモリの製造方法における図４の次の工程を示す断面図である。
【図６】（ａ）は本実施形態に係るフラッシュメモリの製造方法における図５の次の工程を示す平面図であり、（ｂ）は（ａ）に示すＡ６−Ａ６線による断面図である。
【図７】（ａ）は本実施形態に係るフラッシュメモリの製造方法における図６の次の工程を示す平面図であり、（ｂ）は（ａ）に示すＡ７−Ａ７線による断面図である。
【図８】（ａ）は本実施形態に係るフラッシュメモリの製造方法における図７の次の工程を示す平面図であり、（ｂ）は（ａ）に示すＡ８−Ａ８線による断面図である。
【図９】本実施形態に係るフラッシュメモリの製造方法における図８の次の工程を示す断面図である。
【図１０】（ａ）は本実施形態に係るフラッシュメモリの製造方法における図９の次の工程を示す平面図であり、（ｂ）は（ａ）に示すＡ１０−Ａ１０線による断面図である。
【図１１】（ａ）は本実施形態に係るフラッシュメモリの製造方法における図１０の次の工程を示す平面図であり、（ｂ）は（ａ）に示すＡ１１−Ａ１１線による断面図である。
【図１２】（ａ）は本実施形態に係るフラッシュメモリの製造方法における図１１の次の工程を示す平面図であり、（ｂ）は（ａ）に示すＡ１２−Ａ１２線による断面図である。
【図１３】（ａ）は本実施形態に係るフラッシュメモリの製造方法における図１２の次の工程を示す平面図であり、（ｂ）は（ａ）に示すＡ１３−Ａ１３線による断面図である。
【図１４】本実施形態に係るフラッシュメモリの製造方法における図１３の次の工程を示す断面図である。
【図１５】（ａ）は本実施形態に係るフラッシュメモリの製造方法における図１４の次の工程を示す平面図であり、（ｂ）は（ａ）に示すＡ１５−Ａ１５線による断面図である。
【図１６】（ａ）は本実施形態に係るフラッシュメモリの製造方法における図１５の次の工程を示す平面図であり、（ｂ）は（ａ）に示すＡ１５−Ａ１５線による断面図である。
【図１７】本実施形態に係るフラッシュメモリの製造方法における図１６の次の工程を示す断面図である。
【図１８】（ａ）及び（ｂ）は、本実施形態に係るフラッシュメモリの製造方法を工程順に示す平面図であり、図１７の次の工程を示す。
【図１９】本実施形態に係るフラッシュメモリを示す回路図である。
【図２０】（ａ）は本実施形態の変形例に係るフラッシュメモリの製造方法を示す断面図であり、（ｂ）はその一部拡大断面図である。
【図２１】（ａ）乃至（ｃ）は、本発明の第２の実施形態に係るフラッシュメモリの製造方法を工程順に示す断面図である。
【図２２】（ａ）乃至（ｄ）は、本発明の第３の実施形態に係るフラッシュメモリの製造方法を工程順に示す断面図である。
【図２３】（ａ）乃至（ｄ）は、本発明の第４の実施形態に係るフラッシュメモリの製造方法を工程順に示す断面図である。
【図２４】（ａ）乃至（ｄ）は、本発明の第５の実施形態に係るフラッシュメモリの製造方法を工程順に示す断面図である。
【図２５】（ａ）乃至（ｄ）は、本実施形態に係るフラッシュメモリの製造方法を工程順に示す断面図であり、図２４の次に工程を示す。
【図２６】（ａ）乃至（ｄ）は、本実施形態に係るフラッシュメモリの製造方法を工程順に示す断面図であり、図２５の次に工程を示す。
【図２７】（ａ）乃至（ｄ）は、本実施形態に係るフラッシュメモリの製造方法を工程順に示す断面図であり、図２６の次に工程を示す。
【図２８】（ａ）乃至（ｃ）は、本実施形態に係るフラッシュメモリの製造方法を工程順に示す断面図であり、図２７の次に工程を示す。
【図２９】（ａ）乃至（ｄ）は、本発明の第６の実施形態に係るフラッシュメモリの製造方法を工程順に示す断面図である。
【図３０】（ａ）乃至（ｄ）は、本実施形態に係るフラッシュメモリの製造方法を工程順に示す断面図であり、図２９の次に工程を示す。
【図３１】（ａ）乃至（ｄ）は、本実施形態に係るフラッシュメモリの製造方法を工程順に示す断面図であり、図３０の次に工程を示す。
【図３２】（ａ）乃至（ｄ）は、本発明の第７の実施形態に係るフラッシュメモリの製造方法を工程順に示す断面図である。
【図３３】（ａ）乃至（ｄ）は、本実施形態に係るフラッシュメモリの製造方法を工程順に示す断面図であり、図３２の次に工程を示す。
【図３４】（ａ）乃至（ｄ）は、本実施形態に係るフラッシュメモリの製造方法を工程順に示す断面図であり、図３３の次に工程を示す。
【図３５】（ａ）乃至（ｄ）は、本発明の第８の実施形態に係るフラッシュメモリの製造方法を工程順に示す断面図である。
【図３６】（ａ）乃至（ｄ）は、本実施形態に係るフラッシュメモリの製造方法を工程順に示す断面図であり、図３５の次に工程を示す。
【図３７】（ａ）乃至（ｄ）は、本実施形態に係るフラッシュメモリの製造方法を工程順に示す断面図であり、図３６の次に工程を示す。
【図３８】本発明の第９の実施形態に係るフラッシュメモリのセル構造を示す断面図である。
【図３９】（ａ）乃至（ｄ）は、本実施形態に係るフラッシュメモリの製造方法を工程順に示す断面図である。
【図４０】（ａ）乃至（ｃ）は、本実施形態に係るフラッシュメモリの製造方法を工程順に示す断面図であり、図３９の次に工程を示す。
【図４１】本実施形態に係るフラッシュメモリの他の製造方法を示す断面図である。
【図４２】（ａ）乃至（ｄ）は、従来のフラッシュメモリの製造方法を工程順に示す断面図である。
【図４３】（ａ）乃至（ｄ）は、従来のフラッシュメモリの製造方法を工程順に示す断面図であり、図４２の次の工程を示す。
【図４４】（ａ）乃至（ｄ）は、従来のフラッシュメモリの製造方法を工程順に示す断面図であり、図４３の次の工程を示す。
【図４５】従来のフラッシュメモリの製造方法を工程順に示す断面図であり、図４４の次の工程を示す。
【符号の説明】
１；シリコン基板
２、４、８；開口部
３；凹部
５；ｎ＋型拡散領域（ソース）
６；尖鋭部
７；ｎ＋型拡散領域（ドレイン）
９；セル
１０；領域
１１；ヒ素注入領域
Ｂ１乃至Ｂ４；ビットライン
ＣＧ；コントロールゲート
ＣＯＸ；カップリング酸化膜
Ｄ；ドレイン
ＦＧ；フローティングゲート
ＨＴＯ１、ＨＴＯ２、ＨＴＯ３、ＨＴＯ４、ＨＴＯ５；高温酸化膜
ＬＴＯ；低温酸化膜
ＯＸ１、ＯＸ３、ＯＸ４；酸化膜
ＯＸ２、ＯＸ５；熱酸化膜
ＰＲ；レジスト
ＰＳ１、ＰＳ２、ＰＳ３、ＰＳ４、ＰＳ５；ポリシリコン膜
ＳＮ１、ＳＮ２、ＳＮ３、ＳＮ４、ＳＮ５、ＳＮ６、ＳＮ７；シリコン窒化膜
Ｓ；ソース
Ｓ１乃至Ｓ４；ソースライン
ＳＴＩ；素子分離領域
Ｗ１乃至Ｗ８；ワードライン
１０１；シリコン基板
１０２、１０４；開口部
１０３；凹部
１０５；ｎ＋型拡散領域（ソース）
１０６；尖鋭部
１０７；ｎ＋型拡散領域（ドレイン）
ＣＯＸ１０１；カップリング酸化膜
ＦＧ１０１；フローティングゲート
ＨＴＯ１０１、ＨＴ１０２、ＨＴＯ１０３；高温酸化膜
ＰＳ１０１、ＰＳ１０２、ＰＳ１０３；ポリシリコン膜
ＳＮ１０２；シリコン窒化膜
【発明の属する技術分野】
本発明は、トリプル・セルフアライン型の不揮発性メモリ及び不揮発性メモリの製造方法に関し、特に、フローティングゲートの形状の安定化を図った不揮発性メモリの製造方法に関する。
【０００２】
【従来の技術】
不揮発性メモリとして、フラッシュメモリが開発されている。フラッシュメモリは、多数のセルがアレイ状に配列されて構成されており、一つのセルにおいては、通常のＭＯＳトランジスタのソース、ドレイン、ゲート（コントロールゲート）の他に、絶縁膜に埋め込まれ電気的にフローティング状態となったフローティングゲートが設けられている。そして、ソース及び基板を接地し、コントロールゲート及びドレインに電圧を印加することにより、ソースからドレインに向かって電子が移動し、この電子の一部が絶縁膜を越えてフローティングゲートに注入され、フローティングゲートが負に帯電する。これにより、書込みが行われる。また、このフローティングゲートに注入された電子を、絶縁膜を越えてコントロールゲート又はドレインに引き出すことにより、フローティングゲートが電気的に中性に戻る。これにより、消去が行われる。
【０００３】
フラッシュメモリにおいては、各セルを微細化することにより、全体の集積度を向上させることができるため、従来より、微細なセルを精度よく製造する方法が提案されている（例えば、非特許文献１及び特許文献１参照。）。
【０００４】
図４２（ａ）乃至（ｄ）、図４３（ａ）乃至（ｄ）、図４４（ａ）乃至（ｄ）及び図４５は、非特許文献１に記載されているような従来のフラッシュメモリの製造方法を工程順に示す断面図である。
【０００５】
先ず、図４２（ａ）に示すように、Ｐ型のシリコン基板１０１上に、ＣＶＤ法（Chemical Vapor Deposition法：化学気相成長法）により、厚さが１０ｎｍのカップリング酸化膜ＣＯＸ１０１を成膜する。次に、このカップリング酸化膜ＣＯＸ１０１上に厚さが１５０〜２００ｎｍ程度のポリシリコン膜ＰＳ１０１を形成する。次に、このポリシリコン膜ＰＳ１０１上に厚さが３５０〜４００ｎｍ程度のシリコン窒化膜ＳＮ１０２を形成する。次に、シリコン窒化膜ＳＮ１０２上にレジスト（図示せず）を形成し、スリット状にパターニングする。そして、このパターニングされたレジストをマスクとして、シリコン窒化膜ＳＮ１０２をドライエッチングして選択的に除去し、開口部１０２を形成して、ポリシリコン膜ＰＳ１０１の一部を露出させる。
【０００６】
このとき、図４２（ｂ）に示すように、シリコン窒化膜ＳＮ１０２のドライエッチングにより、ポリシリコン膜ＰＳ１０１の表面付近がオーバーエッチングされる。この結果、開口部１０２の底部に椀状の凹部１０３が形成される。
【０００７】
次に、図４２（ｃ）に示すように、ＣＶＤ法により、高温酸化膜（ＨＴＯ：High Temperature Oxide）ＨＴＯ１０１を、厚さが１５０ｎｍになるように堆積させ、その後エッチバックすることにより、シリコン窒化膜ＳＮ１０２上及び開口部１０２の底面上に形成された高温酸化膜ＨＴＯ１０１を除去すると共に、開口部１０２の側面に高温酸化膜ＨＴＯ１０１を残し、開口部１０２の側面に高温酸化膜ＨＴＯ１０１からなる側壁を形成する。これにより、開口部１０２の内径が縮小し、開口部１０４となる。
【０００８】
次に、図４２（ｄ）に示すように、シリコン窒化膜ＳＮ１０２及び高温酸化膜ＨＴＯ１０１をマスクとして、ポリシリコン膜ＰＳ１０１にドライエッチングを施して選択的に除去し、開口部１０４の底部においてカップリング酸化膜ＣＯＸ１０１を露出させる。
【０００９】
次に、図４３（ａ）に示すように、開口部１０４の底部にヒ素（Ａｓ）をイオン注入し、シリコン基板１０１の表面に、ｎ＋型拡散領域１０５を形成する。このｎ＋型拡散領域１０５がソースとなる。
【００１０】
次に、図４３（ｂ）に示すように、全面に高温酸化膜ＨＴＯ１０２を堆積させ、エッチバックを行って開口部１０４の側面に沿って高温酸化膜ＨＴＯ１０２からなる側壁を形成する。なお、このとき、このエッチバックにより、開口部１０４の底部において、カップリング酸化膜ＣＯＸ１０１が除去され、シリコン基板１０１のｎ＋型拡散領域１０５が露出される。
【００１１】
次に、図４３（ｃ）に示すように、全面に高濃度のＡｓ又はＰを高濃度に含有するポリシリコン膜ＰＳ１０２を堆積させ、その後エッチバックすることにより、開口部１０４の内部にポリシリコン膜ＰＳ１０２を埋め込む。これにより、ソースであるｎ＋型拡散領域１０５に接続されたソースプラグが形成される。
【００１２】
次に、図４３（ｄ）に示すように、ウエットエッチングを行い、シリコン窒化膜ＳＮ１０２を除去する。これにより、ポリシリコン膜ＰＳ１０１におけるシリコン窒化膜ＳＮ１０２の直下域に相当していた部分が露出される。
【００１３】
次に、図４４（ａ）に示すように、高温酸化膜ＨＴＯ１０１及びＨＴＯ１０２をマスクとしてポリシリコン膜ＰＳ１０１をドライエッチングする。これにより、ポリシリコン膜ＰＳ１０１におけるシリコン窒化膜ＳＮ１０２（図４３（ｄ）参照）の直下域に相当していた部分が選択的に除去される。なお、ポリシリコン膜ＰＳ１０１における高温酸化膜ＨＴＯ１０１の直下域に相当する部分は除去されずに残留する。この残留したポリシリコン膜ＰＳ１０１が、フローティングゲートＦＧ１０１となる。このフローティングゲートＦＧ１０１の形状は、凹部１０３（図４２（ｂ）参照）の形状を反映しており、ｎ＋型拡散領域１０５から遠い側の端部に、尖鋭部１０６が形成されている。なお、このドライエッチングにより、ポリシリコン膜ＰＳ１０２も部分的に除去される。
【００１４】
次に、図４４（ｂ）に示すように、ウエットエッチングを行い、カップリング酸化膜ＣＯＸ１０１の露出部分を除去する。このとき、高温酸化膜ＨＴＯ１０１も同時にエッチングされ、その横幅及び高さが若干減少する。この結果、フローティングゲートＦＧ１０１の尖鋭部１０６が露出される。
【００１５】
次に、図４４（ｃ）に示すように、全面に高温酸化膜ＨＴＯ１０３を形成する。これにより、フローティングゲートＦＧ１０１の尖鋭部１０６も高温酸化膜ＨＴＯ１０３に覆われ、この高温酸化膜ＨＴＯ１０３はトンネリング酸化膜となる。
【００１６】
次に、図４４（ｄ）に示すように、全面にポリシリコン膜ＰＳ１０３を形成し、エッチバックして、高温酸化膜ＨＴＯ１０１からなる側壁の側部に、高温酸化膜ＨＴＯ１０３を介して、ポリシリコン膜ＰＳ１０３からなる側壁を形成する。この側壁がコントロールゲートとなり、ワードラインとなる。
【００１７】
次に、図４５に示すように、ポリシリコン膜ＰＳ１０２及びＰＳ１０３並びに高温酸化膜ＨＴＯ１０１をマスクとして、ヒ素（Ａｓ）をイオン注入し、シリコン基板１０１の表面におけるポリシリコン膜ＰＳ１０２及びＰＳ１０３並びに高温酸化膜ＨＴＯ１０１の直下域に相当しない領域に、ｎ＋型拡散領域１０７を形成する。このｎ＋型拡散領域１０７がドレインとなり、ビットラインとなる。その後、通常のＣＭＯＳプロセスにより配線等を施し、フラッシュメモリを作製する。
【００１８】
この従来のフラッシュメモリにおいては、フローティングゲートＦＧ１０１が尖鋭部１０６を有しているため、尖鋭部１０６近傍の熱酸化膜ＨＴＯ１０３内の内部電界強度が上昇し（電界集中効果）、消去の際に尖鋭部１０６からポリシリコン膜ＰＳ１０３からなるコントロールゲートに、電子が効率よく引き出される。このため、ワード線に印加する電圧Ｖｗが同じ場合（例えばＶｗ＝１０Ｖ）、尖鋭部１０６が形成されていない場合よりも、消去速度を向上させることができる。また、電圧Ｖｗを低減することも可能になる。
【００１９】
【発明が解決しようとする課題】
しかしながら、上述の従来の技術には、以下に示す問題点がある。前述の如く、図４２（ａ）に示す工程において、シリコン窒化膜ＳＮ１０２をドライエッチングするが、このドライエッチングにおいては、シリコン窒化膜とポリシリコンとの間で十分な選択比（エッチング速度の比）を確保できないため、図４２（ｂ）に示すように、ポリシリコン膜ＰＳ１０１がオーバーエッチングされ、凹部１０３が不可避的に形成される。このとき、オーバーエッチングの程度はセル毎にばらつくため、凹部１０３の形状もセル毎にばらつく。
【００２０】
上述の従来の技術においては、この凹部１０３の形状を利用して、フローティングゲートＦＧ１０１の尖鋭部１０６を形成しているため、尖鋭部１０６の形状、特に、尖端角度が大きくばらついてしまう。この結果、高温酸化膜ＨＴＯ１０３の尖鋭部１０６を覆っている部分における電界強度がばらつき、フローティングゲートＦＧ１０１から電子を引き出す際の電子の挙動がばらつく。これにより、同一のフラッシュメモリ内において、セル毎に消去速度等の消去特性がばらついてしまう。この結果、フラッシュメモリの動作が不安定になり、信頼性が低くなる。
【００２１】
本発明はかかる問題点に鑑みてなされたものであって、フローティングゲートの形状を安定させ、セル毎の消去特性の均一化を図った不揮発性メモリの製造方法及び不揮発性メモリを提供することを目的とする。
【００２２】
【課題を解決するための手段】
本発明に係る不揮発性メモリの製造方法は、第１導電型の半導体基板上に第１の絶縁膜を形成する工程と、この第１の絶縁膜上に第１の導電体膜を形成する工程と、この第１の導電体膜上にエッチングストッパ膜を形成する工程と、このエッチングストッパ膜上にスペーサ膜を形成する工程と、このスペーサ膜を前記エッチングストッパ膜までエッチングして選択的に除去して開口部を形成する工程と、前記開口部内において前記エッチングストッパ膜を除去する工程と、前記開口部内において前記第１の導電体膜に椀状の凹部を形成する工程と、前記開口部の側面に側壁絶縁膜を形成する工程と、前記開口部内において前記第１の導電体膜及び前記第１の絶縁膜を除去する工程と、前記開口部内の前記半導体基板表面に第２導電型不純物を注入してソース・ドレインの一方を形成する工程と、前記開口部内における前記第１の導電体膜の露出面を覆うように第２の絶縁膜を形成する工程と、前記開口部内に導電体膜を埋設してプラグを形成する工程と、前記スペーサ膜を除去する工程と、前記側壁絶縁膜をマスクとして前記第１の導電体膜を選択的にエッチング除去することにより、前記側壁絶縁膜の直下域に前記第１の導電体膜からなるフローティングゲートを形成する工程と、前記フローティングゲートの露出面を覆うように第３の絶縁膜を形成する工程と、前記側壁絶縁膜上に導電体膜を形成して前記プラグの側方にコントロールゲートを形成する工程と、前記プラグ、前記側壁絶縁膜、前記フローティングゲート及び前記コントロールゲートをマスクとして、前記半導体基板の表面に第２導電型不純物を選択的に注入してソース・ドレインの他方を形成する工程と、を有することを特徴とする。
【００２３】
本発明に係る不揮発性メモリおいては、フローティングゲートの形状が第１の導電体膜に形成された凹部の形状を反映するため、フローティングゲートにおけるコントロールゲートに近い側の端部に尖鋭部が形成される。これにより、メモリの消去時において、フローティングゲートから電子が放出されやすくなり、メモリの消去速度が向上する。
【００２４】
また、第１の導電体膜上にエッチングストッパ膜を形成しているため、スペーサ膜をエッチングする際に、第１の導電体膜がオーバーエッチングされることがなく、スペーサ膜のエッチングを第１の導電体膜の表面で高精度に停止させることができる。これにより、セル間で第１の導電体膜に凹部を形成する処理の開始位置を揃えることができ、第１の導電体膜に椀状の凹部を精度よく形成することができる。この結果、セル間においてフローティングゲートの形状が均一化し、消去特性を安定化することができる。
【００２５】
また、前記エッチングストッパ膜を形成する工程は、シリコン酸化物を含有する膜を形成する工程を有することが好ましい。これにより、スペーサ膜をエッチングする際に、エッチング選択比を十分に確保できる。
【００２６】
更に、前記エッチングストッパ膜を形成する工程は、前記シリコン酸化物を含有する膜上に第２の導電体膜を形成する工程を有し、前記開口部において前記エッチングストッパ膜を除去する工程は、前記開口部内において前記第２の導電体膜をエッチングして除去する工程と、前記開口部内において前記シリコン酸化物を含有する膜をエッチングして除去する工程と、を有することが好ましい。エッチングストッパ膜を除去する工程を、第２の導電体膜をエッチングする工程及びシリコン酸化物を含有する膜をエッチングする工程の２段階に分けることにより、より容易にスペーサ膜のエッチングを第１の導電体膜の表面で高精度に停止させることができる。
【００２７】
更にまた、前記シリコン酸化物を含有する膜を形成する工程は、７００℃以下の温度で化学気相成長法によりシリコン酸化膜を形成する工程であることが好ましい。これにより、このシリコン酸化膜を形成する工程において第１の導電体膜の結晶が成長することを抑制でき、第１の導電体膜に凹部を形成する際に、結晶粒の影響を低減することができる。
【００２８】
更にまた、前記スペーサ膜を形成する工程は、シリコン膜を形成する工程を有し、前記開口部を形成する工程の後に、前記開口部の内面における前記シリコン膜の露出面を覆う保護膜を形成する工程を有していてもよい。エッチングストッパ膜の材料にＳｉＯ２、スペーサ膜の材料にＳｉを用いると、一般に、（ＳｉＯ２／Ｓｉ）の組み合わせは、（ＳｉＮｘ／Ｓｉ）の組み合わせよりも、はるかに高いエッチング選択比が得られるため、スペーサ膜の開口をより容易に精度良く行うことができる。また、スペーサ膜をシリコンにより形成することにより、このスペーサ膜をドライエッチングにより除去することができる。これにより、スペーサ膜をウエットエッチングにより除去する場合と比較して、製造プロセスを短時間化することができる。
【００２９】
このとき、前記プラグの不純物濃度を前記シリコン膜の不純物濃度よりも高くし、前記スペーサ膜を除去する工程の前に、前記プラグを酸化する工程を有することが好ましい。これにより、増速酸化現象を利用してプラグの上部に厚い酸化膜を形成することができ、この酸化膜がスペーサ膜を除去する工程において、プラグを保護することができる。
【００３０】
更にまた、前記側壁絶縁膜を形成する工程は、シリコン酸化膜を形成する工程と、このシリコン酸化膜上にシリコン窒化膜を形成する工程と、前記シリコン酸化膜及びシリコン窒化膜をエッチバックして選択的に除去し、前記開口部の内面に沿って前記シリコン酸化膜及びシリコン窒化膜からなる２層膜を残留させる工程と、を有し、前記フローティングゲートを形成する工程の後に、前記シリコン酸化膜の一部を除去して前記フローティングゲートの一部を前記側壁絶縁膜から突出させる工程を有することが好ましい。これにより、フローティングゲートの突出部の長さを、シリコン酸化膜の厚さにより規定することができる。この結果、フローティングゲートの突出部の長さがばらつくことを抑制し、消去特性の安定化を図ることができる。
【００３１】
又は、前記側壁絶縁膜を形成する工程は、シリコン窒化膜を形成する工程と、このシリコン窒化膜上にシリコン酸化膜を形成する工程と、前記シリコン窒化膜及びシリコン酸化膜をエッチバックして選択的に除去し、前記開口部の内面に沿って前記シリコン窒化膜及びシリコン酸化膜からなる２層膜を残留させる工程と、を有し、前記フローティングゲートを形成する工程の後に、前記シリコン窒化膜の一部を除去して前記フローティングゲートの一部を前記第１の側壁から突出させる工程を有していてもよい。
【００３２】
本発明に係る他の不揮発性メモリの製造方法は、第１導電型の半導体基板上に第１の絶縁膜を形成する工程と、この第１の絶縁膜上に第１の導電体膜を形成する工程と、この第１の導電体膜上にスペーサ膜を形成する工程と、このスペーサ膜をエッチングして選択的に除去して開口部を形成する工程と、前記開口部内における前記第１の導電体膜に不純物を注入する工程と、前記開口部内において前記第１の導電体膜の表面を部分的に酸化させて酸化膜を形成する工程と、この酸化膜を除去して前記第１の導電体膜に椀状の凹部を形成する工程と、前記開口部の側面に側壁絶縁膜を形成する工程と、前記開口部内において前記第１の導電体膜及び前記第１の絶縁膜を除去する工程と、前記開口部内の前記半導体基板表面に第２導電型不純物を注入してソース・ドレインの一方を形成する工程と、前記開口部内における前記第１の導電体膜の露出面を覆うように第２の絶縁膜を形成する工程と、前記開口部内に導電体膜を埋設してプラグを形成する工程と、前記スペーサ膜を除去する工程と、前記側壁絶縁膜をマスクとして前記第１の導電体膜を選択的にエッチング除去することにより、前記側壁絶縁膜の直下域に前記第１の導電体膜からなるフローティングゲートを形成する工程と、前記フローティングゲートの露出面を覆うように第３の絶縁膜を形成する工程と、前記側壁絶縁膜上に導電体膜を形成して前記プラグの側方にコントロールゲートを形成する工程と、前記プラグ、前記側壁絶縁膜、前記フローティングゲート及び前記コントロールゲートをマスクとして、前記半導体基板の表面に第２導電型不純物を選択的に注入してソース・ドレインの他方を形成する工程と、を有することを特徴とする。
【００３３】
本発明においては、開口部内における第１の導電体膜に不純物を注入している。これにより、第１の導電体膜に不純物の拡散領域が形成されるが、この拡散領域は、その形状を極めて高精度に再現性よく実現することができる。そして、第１の導電体膜の表面を酸化する際に、その酸化速度は不純物濃度に依存するため、形成される酸化膜の形状は不純物の拡散領域の形状を反映したものになり、形状安定性が高くなる。この結果、凹部の形状安定性も高くなり、フローティングゲートの形状安定性も高くなる。これにより、メモリの消去特性を安定化し、セル間で均一化することができる。
【００３８】
【発明の実施の形態】
以下、本発明の実施形態について添付の図面を参照して具体的に説明する。先ず、本発明の第１の実施形態について説明する。図１乃至図１８は、本実施形態に係るフラッシュメモリの製造方法を工程順に示す平面図及び断面図である。即ち、図１、４、５、９、１４、１７は各工程を示す断面図であり、図２、３、６、７、８、１０、１１、１２、１３、１５、１６の各図における（ａ）は各工程を示す平面図であり、（ｂ）は夫々の断面図であり、図１８（ａ）及び（ｂ）は平面図である。なお、上記各平面図においては、便宜上、３行３列の９個のセルのみを示しているが、本実施形態はこれに限定されず、より多数をセルが形成されているものも含む。本実施形態においては、不揮発性メモリとして、フラッシュメモリについて説明する。
【００３９】
先ず、図１に示すように、Ｐ型のシリコン基板１上に、厚さが例えば１０ｎｍのカップリング酸化膜ＣＯＸを熱酸化法により形成する。次に、このカップリング酸化膜ＣＯＸ上に厚さが例えば１５０ｎｍのポリシリコン膜ＰＳ１を形成する。次に、このポリシリコン膜ＰＳ１上に、厚さが例えば５０ｎｍのシリコン窒化膜ＳＮ１を形成する。
【００４０】
次に、図２（ａ）及び（ｂ）に示すように、シリコン窒化膜ＳＮ１上にレジスト（図示せず）を形成し、スリット状のパターニングを行う。次に、このレジストをマスクとして、シリコン窒化膜ＳＮ１（図１参照）、ポリシリコン膜ＰＳ１、カップリング酸化膜ＣＯＸ及びシリコン基板１の表層部分をエッチングして選択的に除去し、通常のＳＴＩ（Shallow Trench Isolation）プロセス技術を用いてこの除去した部分に酸化膜を埋め込むことにより、素子分離領域ＳＴＩを形成する。その後、ポリシリコン膜ＰＳ１上のシリコン窒化膜ＳＮ１を除去する。
【００４１】
次に、図３（ａ）及び（ｂ）に示すように、ポリシリコン膜ＰＳ１及び素子分離領域ＳＴＩ上に、厚さが例えば３５０ｎｍのシリコン窒化膜ＳＮ２を形成する。そして、このシリコン窒化膜ＳＮ２上にレジスト（図示せず）を形成し、パターニングする。そして、このパターニングされたレジストをマスクとして、シリコン窒化膜ＳＮ２をドライエッチングして選択的に除去し、開口部２を形成して、ポリシリコン膜ＰＳ１の一部を露出させる。
【００４２】
次に、図４に示すように、開口部２内にヒ素（Ａｓ）をイオン注入する。このとき、例えば、ドーズ量を１×１０１４乃至３×１０１５ｃｍ−２とし、注入エネルギーを２０乃至３０ｋｅＶとする。これにより、ポリシリコン膜ＰＳ１における開口部２の底面を構成する領域及びその周辺領域に、ヒ素注入領域１１が形成される。
【００４３】
次に、図５に示すように、この加工途中の基板を例えば８５０℃の温度に３０分間保持して、シリコンの露出表面を酸化する。これにより、開口部２の底部において、ポリシリコン膜ＰＳ１が酸化され、酸化膜ＯＸ１が形成される。このとき、シリコンの酸化速度はヒ素の濃度が高いほど大きくなるため、酸化膜ＯＸ１の形状は、注入されたヒ素の濃度分布の形状を反映したものとなる。
【００４４】
次に、図６（ａ）及び（ｂ）に示すように、ウエットエッチングを施して酸化膜ＯＸ１を除去する。これにより、ポリシリコン膜ＰＳ１における開口部２の底部に相当する領域に、椀状の凹部３が形成される。
【００４５】
以後の工程は、図４２乃至図４５において示した従来のフラッシュメモリの製造方法と同様である。即ち、図７（ａ）及び（ｂ）に示すように、高温酸化膜ＨＴＯ１を、例えば厚さが１５０ｎｍになるように堆積させる。高温酸化膜の堆積は、成長温度を例えば８００℃としてＣＶＤにより行う。その後、高温酸化膜ＨＴＯ１をエッチバックすることにより、シリコン窒化膜ＳＮ２上及び開口部２の底面上に形成された高温酸化膜ＨＴＯ１を除去すると共に、開口部２の側面に高温酸化膜ＨＴＯ１を残し、開口部２の側面に高温酸化膜ＨＴＯ１からなる側壁を形成する。これにより、開口部２の内径が縮小し、開口部４となる。なお、高温酸化膜ＨＴＯ１の形成前に、開口部２におけるポリシリコン膜ＰＳ１の側面を熱酸化し、厚さが例えば５ｎｍ程度の熱酸化膜を形成してもよい。これにより、Ｓｉ／ＳｉＯ２界面が安定化する。
【００４６】
次に、図８（ａ）及び（ｂ）に示すように、シリコン窒化膜ＳＮ２及び高温酸化膜ＨＴＯ１をマスクとして、ポリシリコン膜ＰＳ１をドライエッチングによって選択的に除去し、開口部４の底部においてカップリング酸化膜ＣＯＸを露出させる。
【００４７】
次に、図９に示すように、開口部４の底部にヒ素（Ａｓ）をイオン注入し、シリコン基板１の表面に、ｎ＋型拡散領域５を形成する。このｎ＋型拡散領域５がソースとなる。
【００４８】
次に、図１０（ａ）及び（ｂ）に示すように、全面に高温酸化膜ＨＴＯ２を例えば１０乃至２０ｎｍの厚さに堆積させ、エッチバックを行って開口部４の側面に高温酸化膜ＨＴＯ２からなる側壁を形成する。なお、このとき、このエッチバックにより、開口部４の底部において、カップリング酸化膜ＣＯＸが除去され、シリコン基板１のｎ＋型拡散領域５が露出される。また、高温酸化膜ＨＴＯ２の形成前に、開口部４におけるポリシリコン膜ＰＳ１の側面を熱酸化し、厚さが例えば５ｎｍ程度の熱酸化膜を形成してもよい。これにより、Ｓｉ／ＳｉＯ２界面が安定化する。又は、高温酸化膜ＨＴＯ２の形成後に、酸素雰囲気中で熱酸化を行ってもよい。これにより、雰囲気中の酸素が高温酸化膜ＨＴＯ２を透過して高温酸化膜ＨＴＯ２とポリシリコン膜ＰＳ１との界面に到達し、ポリシリコン膜ＰＳ１の表面を酸化する。これにより、Ｓｉ／ＳｉＯ２界面が安定化する。
【００４９】
次に、図１１（ａ）及び（ｂ）に示すように、全面にＮ型不純物を高濃度に含有するポリシリコン膜ＰＳ２を堆積させ、その後エッチバックすることにより、開口部４の内部にポリシリコン膜ＰＳ２を埋め込む。これにより、ソースであるｎ＋型拡散領域５に接続されたソースプラグが形成される。
【００５０】
次に、図１２（ａ）及び（ｂ）に示すように、ウエットエッチングを行い、シリコン窒化膜ＳＮ２を除去する。これにより、ポリシリコン膜ＰＳ１におけるシリコン窒化膜ＳＮ２の直下域に相当していた部分が露出される。
【００５１】
次に、図１３（ａ）及び（ｂ）に示すように、ポリシリコン膜ＰＳ１をドライエッチングする。これにより、ポリシリコン膜ＰＳ１におけるシリコン窒化膜ＳＮ２（図１１（ｂ）参照）の直下域に相当していた部分が選択的に除去される。なお、ポリシリコン膜ＰＳ１における高温酸化膜ＨＴＯ１の直下域に相当する部分は除去されずに残留する。この残留したポリシリコン膜ＰＳ１が、フローティングゲートＦＧとなる。このフローティングゲートＦＧの形状は、凹部３（図６（ｂ）参照）の形状を反映しており、ｎ＋型拡散領域５から遠い側の端部に、尖鋭部６が形成されている。なお、このドライエッチングにより、ポリシリコン膜ＰＳ２も部分的に除去される。
【００５２】
次に、図１４に示すように、ウエットエッチングを行い、カップリング酸化膜ＣＯＸの露出部分を除去する。このとき、高温酸化膜ＨＴＯ１も同時にエッチングされ、その幅が減少する。この結果、フローティングゲートＦＧの尖鋭部６が露出される。
【００５３】
次に、図１５（ａ）及び（ｂ）に示すように、全面に高温酸化膜ＨＴＯ３を形成する。これにより、フローティングゲートＦＧの尖鋭部６も高温酸化膜ＨＴＯ３に覆われる。この高温酸化膜ＨＴＯ３はトンネリング酸化膜となる。なお、高温酸化膜ＨＴＯ３の形成前に、ポリシリコン膜ＰＳ２及びフローティングゲートＦＧの露出表面を熱酸化し、厚さが例えば５ｎｍ程度の熱酸化膜を形成してもよい。これにより、Ｓｉ／ＳｉＯ２界面が安定化する。又は、高温酸化膜ＨＴＯ３の形成後に、酸素雰囲気中で熱酸化を行ってもよい。これにより、雰囲気中の酸素が高温酸化膜ＨＴＯ３を透過して高温酸化膜ＨＴＯ３とフローティングゲートＦＧとの界面に到達し、フローティングゲートＦＧの表面を酸化する。これにより、Ｓｉ／ＳｉＯ２界面が安定化する。
【００５４】
次に、図１６（ａ）及び（ｂ）に示すように、全面にポリシリコン膜ＰＳ３を、厚さが例えば１５０乃至２００ｎｍとなるように形成し、エッチバックして、高温酸化膜ＨＴＯ１からなる側壁の側部に、高温酸化膜ＨＴＯ３を介して、ポリシリコン膜ＰＳ３からなる側壁を形成する。この側壁がコントロールゲートとなり、ワードラインとなる。このポリシリコン膜ＰＳ３からなるワードラインは、１列に配列された複数のセル（図１６（ａ）においては、図示の縦方向に２列に配列された６個のセル）を囲むように、環状に形成される。
【００５５】
次に、図１７に示すように、シリコン基板１の表面におけるポリシリコン膜ＰＳ３間の領域にヒ素（Ａｓ）をイオン注入し、ｎ＋型拡散領域７を形成する。このｎ＋型拡散領域７がドレインとなり、ビットラインとなる。
【００５６】
次に、図１８（ａ）に示すように、全面にレジストＰＲを形成し、ポリシリコン膜ＰＳ３からなるワードラインと、ポリシリコン膜ＰＳ２の長手方向の延長線が交差する領域に、開口部８を形成する。そして、図１８（ｂ）に示すように、このレジストＰＲをマスクとしてドライエッチングを行い、開口部８において露出しているポリシリコン膜ＰＳ３を除去する。これにより、環状のワードラインが切断され、相互に絶縁された複数の線状のワードラインが形成される。その後、通常のＣＭＯＳプロセスにより配線等を施し、フラッシュメモリを作製する。
【００５７】
図１９は、上述の如く製造された本実施形態に係るフラッシュメモリを示す回路図である。図１９に示すように、このフラッシュメモリにおいては、複数のセル９がマトリクス状に配列されており、相互に隣接する２個のセル９が対になっている。なお、１対のセル９からなる領域１０が、図１７に示す領域である。各セル９には、コントロールゲートＣＧ及びフローティングゲートＦＧが各１個設けられており、コントロールゲートＣＧはワードラインＷ１乃至Ｗ８のいずれか１本に接続され、フローティングゲートＦＧは電気的にフローティング状態となっている。また、１対のセル９のフローティングゲートＦＧ間に、ソースＳが設けられており、ソースラインＳ１乃至Ｓ４のいずれか１本に接続されている。更に、１対のセル９のコントロールゲートＣＧ間に、ドレインＤが設けられており、ビットラインＢ１乃至Ｂ４のいずれか１本に接続されている。
【００５８】
なお、図１９に示すコントロールゲートＣＧ及びワードラインＷ１乃至Ｗ８が、図１７に示すポリシリコン膜ＰＳ３に相当し、図１９に示すソースＳが、図１７に示すｎ＋型拡散領域５に相当し、図１９に示すソースラインＳ１乃至Ｓ４が、図１７に示すポリシリコン膜ＰＳ２に相当し、図１９に示すドレインＤが、図１７に示すｎ＋型拡散領域７に相当する。
【００５９】
次に、このようにして作製された本実施形態のフラッシュメモリの動作について、図１７及び図１９を参照して説明する。先ず、書込動作について説明する。ソースＳ（ｎ＋型拡散領域５）を接地して、ドレインＤ（ｎ＋型拡散領域７）及びコントロールゲートＣＧ（ポリシリコン膜ＰＳ３）に正電位を印加すると、電子がソースＳ（ｎ＋型拡散領域５）からドレインＤ（ｎ＋型拡散領域７）に向かって移動し、ドレイン空乏層で加速され、この電子の一部がカップリング酸化膜ＣＯＸを越えてフローティングゲートＦＧに注入される。これにより、フローティングゲートＦＧが負に帯電し、書込みが行われる。
【００６０】
次に、読出動作について説明する。書込みされたセルにおいては、フローティングゲートＦＧが負に帯電しているため、コントロールゲートからみたスレッショールド電圧が、書込みされていないセルよりも高い値になる。これにより、書込みされたセルのコントロールゲートにこのしきい値よりも低い読出電圧を印加しても、このセルには電流が流れないため、このセルが書込み状態であることを判別することができる。
【００６１】
次に、消去動作について説明する。コントロールゲートＣＧ（ポリシリコン膜ＰＳ３）に正電位を印加し、フローティングゲートＦＧに注入された電子を、トンネリング酸化膜（高温酸化膜ＨＴＯ３）を介してコントロールゲートＣＧ（ポリシリコン膜ＰＳ３）に引き出すことにより、消去が行われる。
【００６２】
本実施形態においては、図４に示す工程において、開口部２内にヒ素（Ａｓ）をイオン注入している。これにより、ポリシリコン膜ＰＳ１にヒ素注入領域１１が形成される。一般的に、イオン注入は、注入条件を高精度に制御することができるため、形成されるヒ素注入領域１１の形状、即ち、ポリシリコン膜ＰＳ１におけるヒ素の空間的な濃度プロファイルは、極めて再現性が高い。そして、図５に示す工程において、シリコンの酸化処理を行うと、ポリシリコン膜ＰＳ１におけるヒ素が混入している領域は酸化反応が促進されるため、酸化膜ＯＸ１の形状は、ヒ素濃度分布を反映したものとなり、再現性が高い。そして、図６（ａ）及び（ｂ）に示す工程において、酸化膜ＯＸ１を除去することにより、ポリシリコン膜ＰＳ１に凹部３を形成しているため、凹部３の形状は再現性が極めて高いものとなる。このため、図１３（ａ）及び（ｂ）に示す工程において形成されるフローティングゲートＦＧの形状の再現性も高くなり、セル間において、フローティングゲートＦＧの形状が均一になる。この結果、セル間における消去特性を均一化することができる。
【００６３】
なお、これに対して、図４２乃至図４５に示した従来の技術においては、図４２（ｂ）に示すように、シリコン窒化膜ＳＮ１０２をドライエッチングする際のオーバーエッチングを利用して、ポリシリコン膜ＰＳ１０１に凹部１０３を形成しているため、凹部１０３の形状の再現性が低く、従って、フローティングゲートＦＧ１０１の形状の再現性も低く、セル間において消去特性が不均一になる。
【００６４】
また、本実施形態においては、図４に示す工程において、ヒ素イオンの注入を行っているため、ポリシリコン膜ＰＳ１を部分的にアモルファス化することができる。これにより、図５に示す酸化工程において、酸化速度がポリシリコンの結晶面方位に依存しなくなり、酸化膜ＯＸ１及び凹部３の形状が、結晶粒の影響を受けなくなる。これにより、凹部３の形状をより一層均一化することができる。
【００６５】
更に、本実施形態においては、フローティングゲートＦＧに尖鋭部６が形成されているため、トンネリング酸化膜（高温酸化膜ＨＴＯ３）内の電界強度が高くなり、消去の際に尖鋭部６からコントロールゲートＣＧ（ポリシリコン膜ＰＳ３）に、電子を効率よく引き出すことができる。このため、消去速度を向上させることができる。
【００６６】
なお、図１に示す工程において、ポリシリコン膜ＰＳ１の替わりに、アモルファスシリコンからなる膜を形成してもよい。これにより、図３（ａ）及び（ｂ）に示す工程においてシリコン窒化膜ＳＮ２をドライエッチングする際に、開口部２内におけるアモルファスシリコン膜の露出面の形状がシリコン結晶粒の影響を受けなくなり、この露出面を平坦にすることができる。また、図５に示す酸化工程において、シリコン結晶粒の影響をより一層低減できる。なお、これは後述する他の実施形態においても同様である。
【００６７】
次に、本実施形態の変形例について説明する。図２０（ａ）は本変形例に係るフラッシュメモリの製造方法を示す断面図であり、（ｂ）はその一部拡大断面図である。先ず、前述の第１の実施形態と同様な方法、即ち、図１乃至図１３に示す工程により、図１４に示す構造体を製造する。この構造体においては、フローティングゲートＦＧの端部が高温酸化膜ＨＴＯ１から露出している。
【００６８】
次に、図２０（ａ）に示すように、この構造体に対して熱酸化処理を行い、フローティングゲートＦＧ及びシリコン基板１における露出されている表面に、平均厚さが例えば１０乃至１５ｎｍの熱酸化膜ＯＸ２を形成する。この熱酸化膜ＯＸ２がトンネリング酸化膜となる。なお、このとき、ポリシリコン膜ＰＳ２の露出している表面も部分的に酸化される。
【００６９】
この酸化工程においては、図２０（ｂ）に示すように、酸化条件を調整することにより、フローティングゲートＦＧの尖鋭部６の形状がより尖鋭になり、底部の形状が丸くなるように、熱酸化膜ＯＸ２を形成することができる。なお、図２０（ｂ）において、２点鎖線は酸化処理前のフローティングゲートＦＧの形状を示している。
【００７０】
その後、図１６（ａ）及び（ｂ）、図１７、図１８（ａ）及び（ｂ）に示す工程と同様な工程により、フラッシュメモリを製造する。本変形例における上記以外の製造方法は、前述の第１の実施形態と同様である。
【００７１】
本変形例においては、前述の第１の実施形態と比較して、フローティングゲートＦＧの尖鋭部６を、より尖鋭な形状とすることができる。これにより、フラッシュメモリの消去速度がより一層向上する。また、前述の第１の実施形態においては、メモリの消去時にフローティングゲートＦＧの底部の角部からコントロールゲートに対して電子が漏洩し、消去特性のばらつきの原因となる場合がある。これに対して、本変形例においては、フローティングゲートＦＧの底部の形状を丸くすることにより、底部から電子が漏洩することを防止し、フラッシュメモリの消去特性をより一層均一化することができる。本変形例における上記以外の効果は、前述の第１の実施形態と同様である。なお、本変形例は、後述する各実施形態においても適用することができる。
【００７２】
次に、本発明の第２の実施形態について説明する。図２１（ａ）乃至（ｃ）は、本実施形態に係るフラッシュメモリの製造方法を工程順に示す断面図である。先ず、図２１（ａ）に示すように、シリコン基板１上にカップリング酸化膜ＣＯＸを形成し、ポリシリコン膜ＰＳ１を形成する。このとき、前述の第１の実施形態と同様に、ポリシリコン膜ＰＳ１の替わりにアモルファスシリコン膜を形成してもよい。その後、ポリシリコン膜ＰＳ１上に低温酸化膜（ＬＴＯ：Low Temperature Oxide）ＬＴＯを、厚さが例えば１０ｎｍになるように堆積する。低温酸化膜ＬＴＯの成長は、成長温度を例えば５００乃至７００℃に加熱してＣＶＤにより行う。
【００７３】
次に、この低温酸化膜ＬＴＯ上に、厚さが例えば３０乃至５０ｎｍのシリコン窒化膜ＳＮ１（図１参照）を形成する。次に、シリコン窒化膜ＳＮ１上にレジスト（図示せず）を形成してパターニングし、このレジストをマスクとして、シリコン窒化膜ＳＮ１（図１参照）、ポリシリコン膜ＰＳ１、カップリング酸化膜ＣＯＸ及びシリコン基板１の表層部分をエッチングして選択的に除去し、この除去した部分に素子分離領域ＳＴＩ（図２（ｂ）参照）を形成する。その後、シリコン窒化膜ＳＮ１を除去する。
【００７４】
次に、低温酸化膜ＬＴＯ及び素子分離領域ＳＴＩ上に、厚さが例えば３５０ｎｍのシリコン窒化膜ＳＮ２を形成する。そして、このシリコン窒化膜ＳＮ２上にレジスト（図示せず）を形成し、パターニングする。次に、このパターニングされたレジストをマスクとして、シリコン窒化膜ＳＮ２をドライエッチングして選択的に除去する。このとき、シリコン窒化膜ＳＮ２のドライエッチングは、低温酸化膜ＬＴＯとの間で十分に選択比がとれるような条件で行う。これにより、低温酸化膜ＬＴＯをエッチングストッパ膜として使用することができ、低温酸化膜ＬＴＯ及びポリシリコン膜ＰＳ１がオーバーエッチングされることがない。
【００７５】
次に、図２１（ｂ）に示すように、低温酸化膜ＬＴＯをドライエッチング又はウエットエッチングにより除去する。このとき、低温酸化膜ＬＴＯのドライエッチングは、ポリシリコン膜ＰＳ１との間で十分に選択比がとれるような条件で行う。これにより、ポリシリコン膜ＰＳ１がオーバーエッチングされることを抑制できる。
【００７６】
次に、図２１（ｃ）に示すように、ポリシリコン膜ＰＳ１をドライエッチングして、凹部３を形成する。このとき、エッチング条件は、シリコンを高精度にエッチングできるような条件とする。
【００７７】
次に、前述の第１の実施形態における図７乃至図１７に示す工程により、フラッシュメモリを製造する。本実施形態における上記以外の製造方法は、前述の第１の実施形態と同様である。
【００７８】
本実施形態においては、シリコン窒化膜ＳＮ２をドライエッチングする際のエッチングストッパ膜として、低温酸化膜ＬＴＯを設けている。シリコン窒化膜のドライエッチングは、シリコン酸化膜に対して十分に選択比をとれるため、シリコン窒化膜ＳＮ２のドライエッチングにおいて、低温酸化膜ＬＴＯ及びポリシリコン膜ＰＳ１がオーバーエッチングされることがなく、シリコン窒化膜ＳＮ２のドライエッチングを低温酸化膜ＬＴＯの表面で完全に停止させることができる。その後、低温酸化膜ＬＴＯを除去し、シリコンをエッチングするのに適した条件でポリシリコン膜ＰＳ１をドライエッチングすることにより、このドライエッチングの開始位置をより均一化できるため、凹部３の形状を高精度に制御することができる。これにより、フローティングゲートＦＧの形状を均一化し、各セルの消去特性を均一化することができる。
【００７９】
また、本実施形態においては、低温酸化膜ＬＴＯを例えば５００乃至７００℃の比較的低温な雰囲気中で形成しているため、ポリシリコン膜ＰＳ１の替わりにアモルファスシリコン膜を形成した場合においても、このアモルファスシリコン膜が結晶化することがない。ポリシリコン膜ＰＳ１の替わりにアモルファスシリコン膜を形成すれば、図２１（ｃ）に示すドライエッチング工程において、エッチング速度がシリコン結晶粒の影響を受けることがないため、凹部３の形状をより高精度に制御することができる。
【００８０】
更に、本実施形態においては、前述の第１の実施形態と同様に、フローティングゲートＦＧに尖鋭部６が形成されているため、トンネリング酸化膜（高温酸化膜ＨＴＯ３）内の電界強度が高くなり、消去の際に尖鋭部６からコントロールゲートＣＧ（ポリシリコン膜ＰＳ３）に、電子を効率よく引き出すことができる。このため、消去速度を向上させることができる。
【００８１】
なお、図２１（ｃ）に示す工程において、ポリシリコン膜ＰＳ１をエッチングしなくてもよい。これにより、後の工程において、フローティングゲートＦＧに尖鋭部６（図１７参照）が形成されなくなり、フローティングゲートＦＧの端部の角度は９０°となる。トンネリング酸化膜（高温酸化膜ＨＴＯ３）形成前のウエットエッチング量が同一である場合には、尖鋭部６を形成しない場合は、尖鋭部６を形成する場合と比較して、消去速度は遅くなるが、フローティングゲートＦＧの形状はより一層均一化され、特性のばらつきを著しく低減することができる。なお、シミュレーション結果によれば、トンネリング酸化膜（高温酸化膜ＨＴＯ３）形成前のウエットエッチング量を、高温酸化膜ＨＴＯ３の厚さよりも多くすることによって、高温酸化膜ＨＴＯ３内の電界強度を増加させることも可能である。
【００８２】
次に、本発明の第３の実施形態について説明する。図２２（ａ）乃至（ｄ）は本実施形態に係るフラッシュメモリの製造方法を工程順に示す断面図である。本実施形態は、前述の第１の実施形態と第２の実施形態を組み合わせたものである。
【００８３】
即ち、図２２（ａ）に示すように、前述の第２の実施形態と同様に、シリコン基板１上にカップリング酸化膜ＣＯＸ、ポリシリコン膜ＰＳ１及び低温酸化膜ＬＴＯをこの順に形成する。そして、シリコン窒化膜ＳＮ１（図１参照）を形成し、シリコン窒化膜ＳＮ１（図１参照）、ポリシリコン膜ＰＳ１、カップリング酸化膜ＣＯＸ及びシリコン基板１の表層部分をエッチングして選択的に除去し、素子分離領域ＳＴＩ（図２（ｂ）参照）を形成した後、シリコン窒化膜ＳＮ１を除去する。次に、低温酸化膜ＬＴＯ及び素子分離領域ＳＴＩ上に、シリコン窒化膜ＳＮ２を形成し、ドライエッチングして選択的に除去して開口部２を形成する。このとき、低温酸化膜ＬＴＯをエッチングストッパ膜として使用することにより、シリコン窒化膜ＳＮ２のドライエッチングを、低温酸化膜ＬＴＯの表面が露出した時点で停止する。
【００８４】
次に、図２２（ｂ）に示すように、低温酸化膜ＬＴＯをドライエッチング又はウエットエッチングにより除去する。そして、開口部２内にヒ素（Ａｓ）をイオン注入する。これにより、ポリシリコン膜ＰＳ１における開口部２の底面を構成する領域及びその周辺領域に、ヒ素注入領域１１が形成される。
【００８５】
次に、図２２（ｃ）に示すように、例えば８５０℃の温度に３０分間程度保持して、シリコンの露出表面を酸化する。これにより、開口部２の底部において、ポリシリコン膜ＰＳ１が酸化され、酸化膜ＯＸ１が形成される。このとき、シリコンの酸化速度はヒ素の濃度に依存するため、ヒ素注入領域１１はポリシリコン膜ＰＳ１の他の領域よりも酸化反応が促進され、酸化膜ＯＸ１の形状は、ヒ素注入領域１１の形状を反映したものとなる。
【００８６】
次に、図２２（ｄ）に示すように、ウエットエッチングを施して酸化膜ＯＸ１を除去する。これにより、ポリシリコン膜ＰＳ１における開口部２の底部に相当する領域に、椀状の凹部３が形成される。そして、高温酸化膜ＨＴＯ１を堆積させてエッチバックすることにより、開口部２の側面に高温酸化膜ＨＴＯ１からなる側壁を形成する。これにより、開口部２の内径が縮小し、開口部４となる。その後、図８乃至図１８に示す工程により、フラッシュメモリを製造する。本実施形態における上記以外の製造方法は、前述の第１の実施形態と同様である。
【００８７】
本実施形態においては、図２２（ｂ）に示す工程において、開口部２内にヒ素（Ａｓ）をイオン注入している。これにより、ポリシリコン膜ＰＳ１にヒ素注入領域１１が形成される。第１の実施形態において説明したように、ヒ素注入領域１１の形状は極めて再現性が高いため、凹部３の形状の再現性も高く、フローティングゲートＦＧ（図１７参照）の形状の再現性も高くなり、セル間において、フローティングゲートＦＧの形状が均一になる。また、ヒ素の注入により、ポリシリコン膜ＰＳ１を部分的にアモルファス化することができる。これにより、図２２（ｃ）に示す酸化工程において、酸化速度がシリコン結晶の面方位に依存しなくなり、酸化膜ＯＸ１及び凹部３の形状が、結晶粒の影響を受けなくなる。これにより、凹部３の形状をより一層均一化することができる。本実施形態における上記以外の効果は、前述の第２の実施形態と同様である。
【００８８】
次に、本発明の第４の実施形態について説明する。図２３（ａ）乃至（ｄ）は、本実施形態に係るフラッシュメモリの製造方法を工程順に示す断面図である。先ず、図２３（ａ）に示すように、シリコン基板１上に、カップリング酸化膜ＣＯＸ、ポリシリコン膜ＰＳ１及び低温酸化膜ＬＴＯをこの順に形成する。次に、低温酸化膜ＬＴＯ上の全面にポリシリコン膜ＰＳ４を、例えば３０乃至５０ｎｍの厚さに形成する。
【００８９】
その後、前述の第１の実施形態と同様な方法により、素子分離領域ＳＴＩ（図２（ｂ）参照）を形成する。次に、ポリシリコン膜ＰＳ４及び素子分離領域ＳＴＩ上に、シリコン窒化膜ＳＮ２を形成し、これをドライエッチングして選択的に除去して開口部２を形成する。このとき、シリコン窒化膜ＳＮ２のドライエッチングは不可避的にオーバーエッチングし、ポリシリコン膜ＰＳ４の途中で停止する。
【００９０】
次に、図２３（ｂ）に示すように、ポリシリコン膜ＰＳ４に対してドライエッチングを施し、ポリシリコン膜ＰＳ４における開口部２において露出している部分を選択的に除去する。このとき、ポリシリコン膜ＰＳ４と低温酸化膜ＬＴＯとの選択比は高くとれるため、ポリシリコン膜ＰＳ４のエッチングは低温酸化膜ＬＴＯをエッチングストッパ膜として、低温酸化膜ＬＴＯの表面が露出した時点で高精度に停止することができる。
【００９１】
次に、図２３（ｃ）に示すように、低温酸化膜ＬＴＯをドライエッチング又はウエットエッチングにより除去する。そして、ポリシリコン膜ＰＳ１をドライエッチングして、開口部２の底部に凹部３を形成する。このとき、エッチング条件は、シリコンを高精度にエッチングできるような条件とする。
【００９２】
次に、図２３（ｄ）に示すように、開口部２の内面に高温酸化膜ＨＴＯ１からなる側壁を形成する。その後、図８乃至図１８に示す方法により、フラッシュメモリを製造する。本実施形態における上記以外の製造方法は、前述の第２の実施形態と同様である。
【００９３】
本実施形態においては、図２３（ａ）に示すシリコン窒化膜ＳＮ２のドライエッチングの際に、ポリシリコン膜ＰＳ４が不可避的にオーバーエッチングされ、このオーバーエッチングの程度は、セル毎にばらつく。しかしながら、一般に、シリコンをドライエッチングする際には、シリコン酸化物との間で十分な選択比を実現することができる。このため、図２３（ｂ）に示す工程において、ポリシリコン膜ＰＳ４をドライエッチングする際に、低温酸化膜ＬＴＯをエッチングストッパ膜として機能させ、ポリシリコン膜ＰＳ４のドライエッチングを低温酸化膜ＬＴＯの表面で高精度に停止させることができる。これにより、ポリシリコン膜ＰＳ４のオーバーエッチングのばらつきをリセットすることができる。この結果、ポリシリコン膜ＰＳ４を設けない場合と比較して、ポリシリコン膜ＰＳ１をドライエッチングして凹部３を形成する際に、このドライエッチングの開始位置をより一層均一化できるため、より容易に凹部３の形状を均一化することができる。本実施形態における上記以外の効果は、前述の第２の実施形態と同様である。
【００９４】
次に、本発明の第５の実施形態について説明する。図２４（ａ）乃至（ｄ）、図２５（ａ）乃至（ｄ）、図２６（ａ）乃至（ｄ）、図２７（ａ）乃至（ｄ）、図２８（ａ）乃至（ｃ）は、本実施形態に係るフラッシュメモリの製造方法を工程順に示す断面図である。
【００９５】
先ず、図２４（ａ）に示すように、シリコン基板１上に、カップリング酸化膜ＣＯＸを例えば１０ｎｍの厚さに形成し、ポリシリコン膜ＰＳ１を例えば８０乃至１００ｎｍの厚さに形成する。このとき、前述の第１の実施形態と同様に、ポリシリコン膜ＰＳ１の替わりにアモルファスシリコン膜を形成してもよい。その後、低温酸化膜ＬＴＯを例えば１０ｎｍの厚さに形成する。
【００９６】
次に、この低温酸化膜ＬＴＯ上に、厚さが例えば３０乃至５０ｎｍのシリコン窒化膜ＳＮ１（図１参照）を形成する。次に、シリコン窒化膜ＳＮ１上にレジスト（図示せず）を形成してパターニングし、このレジストをマスクとして、シリコン窒化膜ＳＮ１（図１参照）、ポリシリコン膜ＰＳ１、カップリング酸化膜ＣＯＸ及びシリコン基板１の表層部分をエッチングして選択的に除去し、この除去した部分に素子分離領域ＳＴＩ（図２（ｂ）参照）を形成する。その後、シリコン窒化膜ＳＮ１を除去する。
【００９７】
次に、低温酸化膜ＬＴＯ上の全面にポリシリコン膜ＰＳ５を、例えば３００ｎｍの厚さに形成し、シリコン窒化膜ＳＮ３を例えば３０乃至５０ｎｍの厚さに形成する。
【００９８】
次に、図２４（ｂ）に示すように、シリコン窒化膜ＳＮ３上にレジスト（図示せず）を形成してパターニングし、このレジストをマスクとして、シリコン窒化膜ＳＮ３をドライエッチングして選択的に除去する。次に、このレジストをマスクとして、ポリシリコン膜ＰＳ５をドライエッチングして、選択的に除去する。この結果、開口部２が形成される。このとき、ポリシリコン膜ＰＳ５のドライエッチングにおいては、低温酸化膜ＬＴＯとの間で十分に選択比がとれるため、低温酸化膜ＬＴＯをエッチングストッパ膜として使用することができ、ドライエッチングを低温酸化膜ＬＴＯの表面で高精度に停止することができる。
【００９９】
次に、図２４（ｃ）に示すように、全面にシリコン窒化膜ＳＮ４を例えば１０乃至２０ｎｍの厚さに堆積させ、エッチバックを行って、開口部２の内部において、ポリシリコン膜ＰＳ５の露出部分を覆うように、シリコン窒化膜ＳＮ４からなる側壁を形成する。このとき、シリコン窒化膜ＳＮ４のエッチバックにより、開口部２における低温酸化膜ＬＴＯも除去される。
【０１００】
次に、図２４（ｄ）に示すように、開口部２の底部にヒ素（Ａｓ）をイオン注入する。このとき、ドーズ量は概ね１×１０１４乃至３×１０１５ｃｍ−２とし、注入エネルギーは２０乃至３０ｋｅＶとする。これにより、ポリシリコン膜ＰＳ１における開口部２の底部に相当する領域に、ヒ素注入領域１１が形成される。このヒ素注入領域１１においては、ポリシリコン膜ＰＳ１がアモルファス化される。
【０１０１】
次に、図２５（ａ）に示すように、基板を例えば８５０℃の温度に３０分間程度保持し、ポリシリコン膜ＰＳ１の露出した表面を酸化する。これにより、開口部２の底部において、ポリシリコン膜ＰＳ１が酸化され、酸化膜ＯＸ１が形成される。このとき、シリコンの酸化速度はヒ素の濃度に依存し、ヒ素注入領域１１はポリシリコン膜ＰＳ１の他の領域よりも酸化反応が促進される。この結果、酸化膜ＯＸ１の形状は、ヒ素注入領域１１の形状を反映したものとなる。
【０１０２】
次に、図２５（ｂ）に示すように、ウエットエッチングによりシリコン窒化膜ＳＮ３及びＳＮ４を除去する。
【０１０３】
次に、図２５（ｃ）に示すように、ウエットエッチングにより酸化膜ＯＸ１を除去する。これにより、ポリシリコン膜ＰＳ１における開口部２の底部に相当する領域に、椀状の凹部３が形成される。
【０１０４】
次に、図２５（ｄ）に示すように、高温酸化膜ＨＴＯ１を、例えば厚さが１５０ｎｍになるように堆積し、エッチバックし、開口部２の側面に高温酸化膜ＨＴＯ１からなる側壁を形成する。これにより、開口部２の内径が縮小し、開口部４となる。なお、高温酸化膜ＨＴＯ１の形成前に、開口部２におけるポリシリコン膜ＰＳ１の側面を熱酸化し、厚さが例えば５ｎｍ程度の熱酸化膜を形成してもよい。これにより、Ｓｉ／ＳｉＯ２界面が安定化する。
【０１０５】
次に、図２６（ａ）に示すように、ドライエッチングによって、ポリシリコン膜ＰＳ１における開口部２の底部に相当する部分と、ポリシリコン膜ＰＳ５の上部を除去する。これにより、開口部４の底部においてカップリング酸化膜ＣＯＸを露出させる。このとき、ポリシリコン膜ＰＳ５の表面もエッチングされるため、熱酸化膜ＨＴＯ１からなる側壁の上部がポリシリコン膜ＰＳ５の表面からポリシリコン膜ＰＳ１の厚さ分程度突出する。
【０１０６】
次に、図２６（ｂ）に示すように、開口部４の底部にヒ素（Ａｓ）をイオン注入し、シリコン基板１の表面に、ソースとなるｎ＋型拡散領域５を形成する。
【０１０７】
次に、図２６（ｃ）に示すように、全面に例えば厚さ２０ｎｍ程度の高温酸化膜ＨＴＯ２を堆積し、エッチバックを行って開口部４の側面に高温酸化膜ＨＴＯ２からなる側壁を形成する。なお、このとき、このエッチバックにより、開口部４の底部において、カップリング酸化膜ＣＯＸが除去され、シリコン基板１のｎ＋型拡散領域５が露出する。また、高温酸化膜ＨＴＯ２の形成前に、開口部４におけるポリシリコン膜ＰＳ１の側面を熱酸化し、厚さが例えば５ｎｍ程度の熱酸化膜を形成してもよい。これにより、Ｓｉ／ＳｉＯ２界面が安定化する。又は、高温酸化膜ＨＴＯ２の形成後に、酸素雰囲気中で熱酸化を行ってもよい。これにより、雰囲気中の酸素が高温酸化膜ＨＴＯ２を透過して高温酸化膜ＨＴＯ２とポリシリコン膜ＰＳ１との界面に到達し、ポリシリコン膜ＰＳ１の表面に酸化層を形成する。これにより、Ｓｉ／ＳｉＯ２界面が安定化する。
【０１０８】
次に、図２６（ｄ）に示すように、全面にポリシリコン膜ＰＳ２を堆積させ、その後エッチバックすることにより、開口部４の内部にポリシリコン膜ＰＳ２を埋め込む。これにより、ｎ＋型拡散領域５に接続されたソースプラグが形成される。なお、このとき、ポリシリコン膜ＰＳ２の不純物濃度を、ポリシリコン膜ＰＳ５の不純物濃度よりも高くする。
【０１０９】
次に、図２７（ａ）に示すように、ポリシリコン膜ＰＳ２及びＰＳ５を酸化する。このとき、ポリシリコン膜ＰＳ２の不純物濃度は、ポリシリコン膜ＰＳ５の不純物濃度よりも高いため、ポリシリコン膜ＰＳ２はポリシリコン膜ＰＳ５よりも酸化速度が速い。これにより、ポリシリコン膜ＰＳ２の上部に、例えば厚さが４０乃至５０ｎｍの酸化膜ＯＸ３が形成され、ポリシリコン膜ＰＳ５の上部に、例えば厚さが１０ｎｍの酸化膜ＯＸ４が形成される。
【０１１０】
次に、図２７（ｂ）に示すように、酸化膜ＯＸ４をドライエッチングにより除去し、ポリシリコン膜ＰＳ５をドライエッチングにより除去する。このとき、酸化膜ＯＸ３は酸化膜ＯＸ４よりも膜厚が厚いため、これらのドライエッチングによっても完全には除去されずに残り、ポリシリコンＰＳ２からなるソースプラグを保護する。
【０１１１】
次に、図２７（ｃ）に示すように、低温酸化膜ＬＴＯをドライエッチングにより除去し、ポリシリコン膜ＰＳ１における露出部分をドライエッチングにより選択的に除去する。なお、ポリシリコン膜ＰＳ１における高温酸化膜ＨＴＯ１の直下域に相当する部分は除去されずに残留する。この残留したポリシリコン膜ＰＳ１が、フローティングゲートＦＧとなる。
【０１１２】
次に、図２７（ｄ）に示すように、ウエットエッチングを行い、カップリング酸化膜ＣＯＸの露出部分を除去する。このとき、高温酸化膜ＨＴＯ１も同時にエッチングされ、その幅が減少する。この結果、フローティングゲートＦＧの尖鋭部６が露出する。なお、このとき、前述の第１の実施形態の変形例において示したように、フローティングゲートＦＧにおける露出部分を熱酸化して、尖鋭部６の形状をより先鋭化すると共に、フローティングゲートＦＧの底部の形状を丸めてもよい。
【０１１３】
次に、図２８（ａ）に示すように、全面に高温酸化膜ＨＴＯ３を例えば１０乃至１５ｎｍの厚さに形成する。次に、Ｏ２雰囲気中でアニールを行う。これにより、フローティングゲートＦＧの尖鋭部６も高温酸化膜ＨＴＯ３に覆われる。この高温酸化膜ＨＴＯ３はトンネリング酸化膜となる。なお、高温酸化膜ＨＴＯ３の形成前に、フローティングゲートＦＧの露出部分を熱酸化し、厚さが例えば５ｎｍの熱酸化膜を形成してもよい。これにより、Ｓｉ／ＳｉＯ２界面が安定化する。又は、高温酸化膜ＨＴＯ３の形成後に、酸素雰囲気中で熱酸化を行ってもよい。これにより、雰囲気中の酸素が高温酸化膜ＨＴＯ３を透過して高温酸化膜ＨＴＯ３とフローティングゲートＦＧとの界面に到達し、フローティングゲートＦＧの表面に酸化層を形成する。これにより、Ｓｉ／ＳｉＯ２界面が安定化する。
【０１１４】
次に、図２８（ｂ）に示すように、全面にポリシリコン膜ＰＳ３を、厚さが例えば１５０ｎｍとなるように形成し、エッチバックして、高温酸化膜ＨＴＯ１からなる側壁の側部に、高温酸化膜ＨＴＯ３を介して、ポリシリコン膜ＰＳ３からなる側壁を形成する。この側壁がコントロールゲートとなり、ワードラインとなる。
【０１１５】
次に、図２８（ｃ）に示すように、シリコン基板１の表面におけるポリシリコン膜ＰＳ３間の領域にヒ素（Ａｓ）をイオン注入し、ｎ＋型拡散領域７を形成する。このｎ＋型拡散領域７がドレインとなり、ビットラインとなる。
【０１１６】
以後、図１８（ａ）及び（ｂ）に示す方法により、フラッシュメモリを作製する。これにより、本実施形態に係るフラッシュメモリが製造される。本実施形態における上記以外の製造方法は、前述の第３の実施形態と同様である。
【０１１７】
本実施形態においては、図２４（ａ）に示す工程において、前述の第１の実施形態における厚さが例えば３５０ｎｍのシリコン窒化膜ＳＮ２（図３参照）の替わりに、厚さが例えば３００ｎｍのポリシリコン膜ＰＳ５及び厚さが例えば３０乃至５０ｎｍのシリコン窒化膜ＳＮ３からなる２層膜を設けている。
【０１１８】
前述の第１の実施形態においては、図１２に示す工程において、シリコン窒化膜ＳＮ２をウエットエッチングにより除去している。この理由は、シリコン窒化膜ＳＮ２をドライエッチングにより除去しようとすると、高温酸化膜ＨＴＯ１との選択比を十分に確保できないからである。しかしながら、ウエットエッチングはエッチング速度が遅く、通常、５０ｎｍ／時程度である。このため、厚さが例えば３５０ｎｍのシリコン窒化膜ＳＮ２を除去しようとすると、処理時間が数時間程度かかってしまい、プロセスが長時間化するという問題点がある。
【０１１９】
これに対して、本実施形態においては、シリコン窒化膜ＳＮ２の替わりにポリシリコン膜ＰＳ５及びシリコン窒化膜ＳＮ３からなる２層膜を設けているため、ポリシリコン膜ＰＳ４をドライエッチングにより除去することができ、プロセスの短時間化を図ることができる。
【０１２０】
また、ポリシリコン膜ＰＳ５のドライエッチングは、低温酸化膜ＬＴＯの表面において高精度に停止することができるため、ポリシリコン膜ＰＳ１がオーバーエッチングされることがない。このため、図２５（ａ）に示す工程において形成する酸化膜ＯＸ１の形状を安定化することができる。これにより、図２５（ｃ）に示す工程において、凹部３の形状を安定化することができ、図２７（ｃ）に示す工程において、フローティングゲートＦＧの形状を安定化することができる。
【０１２１】
更に、本実施形態においては、図２４（ｃ）に示す工程において、ポリシリコン膜ＰＳ５の露出部分を覆うように、シリコン窒化膜ＳＮ４からなる側壁を形成している。これにより、図２５（ａ）に示す工程において、シリコンの酸化処理を行う際に、ポリシリコンＰＳ５が酸化しないように保護することができる。
【０１２２】
更にまた、図２６（ｄ）に示す工程において、ポリシリコン膜ＰＳ２の不純物濃度を、ポリシリコン膜ＰＳ５の不純物濃度よりも高くすることにより、図２７（ａ）に示す工程において、ポリシリコン膜ＰＳ２の上部に形成される酸化膜ＯＸ３の厚さを、ポリシリコン膜ＰＳ５の上部に形成される酸化膜ＯＸ４の厚さよりも厚くすることができる。この結果、図２７（ｂ）に示す工程において、酸化膜ＯＸ４及びポリシリコン膜ＰＳ５をドライエッチングにより除去する際に、酸化膜ＯＸ３は完全には除去されずに残り、ポリシリコン膜ＰＳ２からなるソースプラグを保護することができる。本実施形態における上記以外の効果は、前述の第３の実施形態と同様である。
【０１２３】
なお、本実施形態においては、図２４（ｄ）に示す工程において、ヒ素をイオン注入してヒ素注入領域１１を形成しているが、このヒ素のイオン注入は省略してもよい。
【０１２４】
次に、本発明の第６の実施形態について説明する。図２９（ａ）乃至（ｄ）、図３０（ａ）乃至（ｄ）、図３１（ａ）乃至（ｄ）は、本実施形態に係るフラッシュメモリの製造方法を工程順に示す断面図である。
【０１２５】
先ず、前述の第５の実施形態における図２４（ａ）乃至図２５（ｃ）に示す工程を実施し、図２５（ｃ）に示すような構造体、即ち、シリコン基板１上にカップリング酸化膜ＣＯＸ、ポリシリコン膜ＰＳ１、低温酸化膜ＬＴＯ及びポリシリコン膜ＰＳ５が積層され、ポリシリコン膜ＰＳ５及び低温酸化膜ＬＴＯに開口部２が形成され、ポリシリコン膜ＰＳ１における開口部２の底部に凹部３が形成された構造体を形成する。
【０１２６】
次に、図２９（ａ）に示すように、シリコン窒化膜ＳＮ５を、例えば厚さが１５０ｎｍになるように堆積し、エッチバックし、開口部２の側面にシリコン窒化膜ＳＮ５からなる側壁を形成する。これにより、開口部２の内径が縮小し、開口部４となる。なお、シリコン窒化膜ＳＮ５の形成前に、開口部２におけるポリシリコン膜ＰＳ１の側面を熱酸化し、厚さが例えば５ｎｍ程度の熱酸化膜を形成してもよい。これにより、Ｓｉ／ＳｉＮｘ界面が安定化する。
【０１２７】
以下、図２９（ｂ）乃至図３０（ｃ）に示す工程は、前述の第５の実施形態において、図２６（ａ）乃至図２７（ｂ）に示す工程と同じである。即ち、図２９（ｂ）に示すように、ドライエッチングにより、ポリシリコン膜ＰＳ１における開口部２の底部に相当する部分と、ポリシリコン膜ＰＳ５の上部を除去する。
【０１２８】
次に、図２９（ｃ）に示すように、開口部４の底部にヒ素（Ａｓ）をイオン注入し、シリコン基板１の表面に、ソースとなるｎ＋型拡散領域５を形成する。
【０１２９】
次に、図２９（ｄ）に示すように、開口部４の側面に高温酸化膜ＨＴＯ２からなる側壁を形成する。なお、高温酸化膜ＨＴＯ２の形成前に、開口部４におけるポリシリコン膜ＰＳ１の側面を熱酸化し、厚さが例えば５ｎｍ程度の熱酸化膜を形成してもよい。これにより、Ｓｉ／ＳｉＯ２界面が安定化する。又は、高温酸化膜ＨＴＯ２の形成後に、酸素雰囲気中で熱酸化を行ってもよい。これにより、雰囲気中の酸素が高温酸化膜ＨＴＯ２を透過して高温酸化膜ＨＴＯ２とポリシリコン膜ＰＳ１との界面に到達し、ポリシリコン膜ＰＳ１の表面を酸化する。これにより、Ｓｉ／ＳｉＯ２界面が安定化する。
【０１３０】
次に、図３０（ａ）に示すように、開口部４の内部にポリシリコン膜ＰＳ２を埋め込む。このとき、ポリシリコン膜ＰＳ２の不純物濃度を、ポリシリコン膜ＰＳ５の不純物濃度よりも高くする。
【０１３１】
次に、図３０（ｂ）に示すように、ポリシリコン膜ＰＳ２及びＰＳ５を酸化する。このとき、ポリシリコン膜ＰＳ２の不純物濃度は、ポリシリコン膜ＰＳ５の不純物濃度よりも高いため、ポリシリコン膜ＰＳ２はポリシリコン膜ＰＳ５よりも酸化速度が速くなり、ポリシリコン膜ＰＳ２の上部に、例えば厚さが４０乃至５０ｎｍの酸化膜ＯＸ３が形成され、ポリシリコン膜ＰＳ５の上部に、例えば厚さが１０ｎｍの酸化膜ＯＸ４が形成される。
【０１３２】
次に、図３０（ｃ）に示すように、酸化膜ＯＸ４及びポリシリコン膜ＰＳ５をドライエッチングにより除去する。このとき、酸化膜ＯＸ３は酸化膜ＯＸ４よりも膜厚が厚いため、これらのドライエッチングによっても完全には除去されずに残り、ポリシリコンＰＳ２からなるソースプラグを保護する。
【０１３３】
次に、図３０（ｄ）に示すように、低温酸化膜ＬＴＯをドライエッチングにより除去し、ポリシリコン膜ＰＳ１における露出部分をドライエッチングにより選択的に除去する。なお、ポリシリコン膜ＰＳ１におけるシリコン窒化膜ＳＮ５の直下域に相当する部分は除去されずに残留する。この残留したポリシリコン膜ＰＳ１が、フローティングゲートＦＧとなる。
【０１３４】
次に、図３１（ａ）に示すように、カップリング酸化膜ＣＯＸをウエットエッチングにより除去する。このとき、前述の第５の実施形態においては、図２７（ｄ）に示すように、このウエットエッチングにより高温酸化膜ＨＴＯ１からなる側壁の厚さが減少し、フローティングゲートＦＧの尖鋭部６がこの側壁から突出する。これに対して、本実施形態においては、側壁が高温酸化膜ＨＴＯ１ではなく、シリコン窒化膜ＳＮ５により形成されているため、カップリング酸化膜ＣＯＸのエッチングにより、側壁の厚さが減少することがない。このため、フローティングゲートＦＧの尖鋭部６は、シリコン窒化膜ＳＮ５からなる側壁から突出しない。
【０１３５】
図３１（ｂ）乃至（ｄ）に示す工程は、前述の第５の実施形態における図２８（ａ）乃至図２８（ｃ）に示す工程と同じである。即ち、図３１（ｂ）に示すように、全面に高温酸化膜ＨＴＯ３を例えば１０乃至１５ｎｍの厚さに形成し、Ｏ２雰囲気中でアニールを行う。なお、高温酸化膜ＨＴＯ３の形成前に、フローティングゲートＦＧの露出部分を熱酸化し、厚さが例えば５ｎｍの熱酸化膜を形成してもよい。これにより、Ｓｉ／ＳｉＯ２界面が安定化する。又は、高温酸化膜ＨＴＯ３の形成後に、酸素雰囲気中で熱酸化を行ってもよい。これにより、雰囲気中の酸素が高温酸化膜ＨＴＯ３を透過して高温酸化膜ＨＴＯ３とフローティングゲートＦＧとの界面に到達し、フローティングゲートＦＧの表面を酸化する。これにより、Ｓｉ／ＳｉＯ２界面が安定化する。
【０１３６】
次に、図３１（ｃ）に示すように、シリコン窒化膜ＳＮ５からなる側壁の側部に、高温酸化膜ＨＴＯ３を介して、ポリシリコン膜ＰＳ３からなる側壁を形成する。この側壁（ポリシリコン膜ＰＳ３）がコントロールゲートとなり、ワードラインとなる。
【０１３７】
次に、図３１（ｄ）に示すように、シリコン基板１の表面におけるポリシリコン膜ＰＳ３間の領域にヒ素（Ａｓ）をイオン注入し、ドレイン／ビットラインとしてのｎ＋型拡散領域７を形成する。
【０１３８】
以後、前述の各実施形態と同様な方法により、フラッシュメモリを作製する。本実施形態における上記以外の製造方法は、前述の第５の実施形態と同様である。
【０１３９】
前述の第１乃至第４の実施形態においては、フローティングゲートＦＧの端部が、側壁から突出している。これにより、メモリの消去速度は向上するものの、突出部分の突出長さがばらつくと、コントロールゲート（ワードライン）とフローティングゲートＦＧとの実効的な対向面積がばらつくため、高温酸化膜ＨＴＯ３内の電界強度がばらつき、その結果、消去特性がばらついてしまう。
【０１４０】
これに対して、本実施形態においては、図２９（ａ）に示す工程において、開口部２の側面に、シリコン窒化膜ＳＮ５からなる側壁を形成している。これにより、図３１（ａ）に示す工程において、カップリング酸化膜ＣＯＸのエッチングにより、側壁の厚さが減少することがなく、フローティングゲートＦＧの尖鋭部６が、シリコン窒化膜ＳＮ５からなる側壁から突出しない。この結果、本実施形態に係るフラッシュメモリは、前述の第５の実施形態に係るフラッシュメモリと比較して、消去速度が若干低下するものの、フローティングゲートＦＧにおける側壁から突出した部分の寸法がばらつくことがなく、消去速度のばらつきを著しく低減できる。本実施形態における上記以外の効果は、前述の第５の実施形態と同様である。
【０１４１】
なお、本実施形態においては、前述の第５の実施形態における図２４（ａ）乃至図２５（ｃ）に示す工程により、図２５（ｃ）に示すような構造体を作製しているが、本発明はこれに限定されず、前述の第１乃至第４の実施形態のうちいずれかの方法により、図２５（ｃ）に示すような構造体と同様な構造体を作製してもよい。
【０１４２】
また、図３１（ａ）に示す工程において、カップリング酸化膜ＣＯＸを除去した後に、ウエットエッチングによってシリコン窒化膜ＳＮ５を選択的に除去してもよい。これにより、フローティングゲートＦＧの尖鋭部６を、シリコン窒化膜ＳＮ５からなる側壁から突出させ、消去速度を改善することができる。
【０１４３】
次に、本発明の第７の実施形態について説明する。図３２（ａ）乃至（ｄ）、図３３（ａ）乃至（ｄ）、図３４（ａ）乃至（ｄ）は、本実施形態に係るフラッシュメモリの製造方法を工程順に示す断面図である。
【０１４４】
先ず、前述の第５の実施形態における図２４（ａ）乃至図２５（ｃ）に示す工程を実施し、図２５（ｃ）に示すような構造体、即ち、シリコン基板１上にカップリング酸化膜ＣＯＸ、ポリシリコン膜ＰＳ１、低温酸化膜ＬＴＯ及びポリシリコン膜ＰＳ５が積層され、ポリシリコン膜ＰＳ５及び低温酸化膜ＬＴＯに開口部２が形成され、ポリシリコン膜ＰＳ１における開口部２の底部に凹部３が形成された構造体を形成する。
【０１４５】
次に、図３２（ａ）に示すように、全面に高温酸化膜ＨＴＯ４を例えば１０乃至５０ｎｍの厚さに堆積させ、その後、シリコン窒化膜ＳＮ６を例えば１４０乃至１００ｎｍ堆積させる。即ち、高温酸化膜ＨＴＯ４及びシリコン窒化膜ＳＮ６の合計の膜厚が例えば１５０ｎｍになるようにする。その後、高温酸化膜ＨＴＯ４及びシリコン窒化膜ＳＮ６をエッチバックし、開口部２の側面に高温酸化膜ＨＴＯ４及びシリコン窒化膜ＳＮ６からなる側壁を形成する。これにより、開口部２の内径が縮小し、開口部４となる。
【０１４６】
以下、図３２（ｂ）乃至図３３（ｃ）に示す工程は、前述の第５の実施形態において、図２６（ａ）乃至図２７（ｂ）に示す工程と同じである。
【０１４７】
次に、図３３（ｄ）に示すように、低温酸化膜ＬＴＯをドライエッチングにより除去し、ポリシリコン膜ＰＳ１における露出部分をドライエッチングにより選択的に除去する。なお、ポリシリコン膜ＰＳ１における高温酸化膜ＨＴＯ４及びシリコン窒化膜ＳＮ６の直下域に相当する部分は除去されずに残留し、フローティングゲートＦＧとなる。
【０１４８】
次に、図３４（ａ）に示すように、カップリング酸化膜ＣＯＸの露出部分及び高温酸化膜ＨＴＯ４の露出部分をウエットエッチングにより除去する。これにより、高温酸化膜ＨＴＯ４及びシリコン窒化膜ＳＮ６からなる側壁のうち、高温酸化膜ＨＴＯ４の部分が除去され、フローティングゲートＦＧの尖鋭部６がシリコン窒化膜ＳＮ６からなる側壁から突出する。
【０１４９】
図３４（ｂ）乃至（ｄ）に示す工程は、前述の第５の実施形態における図２８（ａ）乃至図２８（ｃ）に示す工程と同じである。即ち、図３４（ｂ）に示すように、全面に高温酸化膜ＨＴＯ３を例えば１０乃至１５ｎｍの厚さに形成し、Ｏ２雰囲気中でアニールを行う。又は、酸化処理を施した後、高温酸化膜ＨＴＯ３を形成する。又は、酸化処理のみを行い、高温酸化膜ＨＴＯ３を形成する。
【０１５０】
次に、図３４（ｃ）に示すように、シリコン窒化膜ＳＮ６からなる側壁の側部に、高温酸化膜ＨＴＯ３を介して、ポリシリコン膜ＰＳ３からなる側壁を形成する。この側壁（ポリシリコン膜ＰＳ３）がコントロールゲートとなり、ワードラインとなる。
【０１５１】
次に、図３４（ｄ）に示すように、シリコン基板１の表面におけるポリシリコン膜ＰＳ３間の領域にヒ素（Ａｓ）をイオン注入し、ドレイン／ビットラインとしてのｎ＋型拡散領域７を形成する。
【０１５２】
以後、前述の各実施形態と同様な方法により、フラッシュメモリを作製する。本実施形態における上記以外の製造方法は、前述の第５の実施形態と同様である。
【０１５３】
本実施形態においては、図３２（ａ）に示す工程において、開口部２の側面に、高温酸化膜ＨＴＯ４及びシリコン窒化膜ＳＮ６からなる側壁を形成している。これにより、図３４（ａ）に示す工程において、シリコン窒化膜ＳＮ６を残して高温酸化膜ＨＴＯ４のみを除去すると、この高温酸化膜ＨＴＯ４の厚さの分だけ、フローティングゲートＦＧの尖鋭部６を、シリコン窒化膜ＳＮ６からなる側壁から突出させることができる。従って、高温酸化膜ＨＴＯ４の厚さにより、フローティングゲートＦＧの突出部の長さを制御することができ、突出部の長さのばらつきを低減することができる。この結果、フラッシュメモリの消去特性を均一化することができる。本実施形態における上記以外の効果は、前述の第５の実施形態と同様である。
【０１５４】
なお、本実施形態においては、前述の第５の実施形態における図２４（ａ）乃至図２５（ｃ）に示す工程により、図２５（ｃ）に示すような構造体を作製しているが、本発明はこれに限定されず、前述の第１乃至第４の実施形態のうちいずれかの方法により、図２５（ｃ）に示すような構造体と同様な構造体を作製してもよい。
【０１５５】
次に、本発明の第８の実施形態について説明する。図３５（ａ）乃至（ｄ）、図３６（ａ）乃至（ｄ）、図３７（ａ）乃至（ｄ）は、本実施形態に係るフラッシュメモリの製造方法を工程順に示す断面図である。
【０１５６】
先ず、前述の第５の実施形態における図２４（ａ）乃至図２５（ｃ）に示す工程を実施し、図２５（ｃ）に示すような構造体、即ち、シリコン基板１上にカップリング酸化膜ＣＯＸ、ポリシリコン膜ＰＳ１、低温酸化膜ＬＴＯ及びポリシリコン膜ＰＳ５が積層され、ポリシリコン膜ＰＳ５及び低温酸化膜ＬＴＯに開口部２が形成され、ポリシリコン膜ＰＳ１における開口部２の底部に凹部３が形成された構造体を形成する。
【０１５７】
次に、図３５（ａ）に示すように、全面にシリコン窒化膜ＳＮ７を例えば１０乃至５０ｎｍの厚さに堆積させ、その後、高温酸化膜ＨＴＯ５を例えば１４０乃至１００ｎｍ堆積させる。即ち、シリコン窒化膜ＳＮ７及び高温酸化膜ＨＴＯ５の合計の膜厚が例えば１５０ｎｍになるようにする。その後、シリコン窒化膜ＳＮ７及び高温酸化膜ＨＴＯ５をエッチバックし、開口部２の側面にシリコン窒化膜ＳＮ７及び高温酸化膜ＨＴＯ５からなる側壁を形成する。これにより、開口部２の内径が縮小し、開口部４となる。
【０１５８】
次に、図３５（ｂ）乃至図３６（ｃ）に示す工程を順次実施する。この図３５（ｂ）乃至図３６（ｃ）に示す工程は、前述の第５の実施形態において、図２６（ａ）乃至図２７（ｂ）に示す工程と同じであるため、説明を省略する。
【０１５９】
次に、図３６（ｄ）に示すように、低温酸化膜ＬＴＯをドライエッチングにより除去し、ポリシリコン膜ＰＳ１における露出部分をドライエッチングにより選択的に除去する。なお、ポリシリコン膜ＰＳ１におけるシリコン窒化膜ＳＮ７及び高温酸化膜ＨＴＯ５の直下域に相当する部分は除去されずに残留し、フローティングゲートＦＧとなる。
【０１６０】
次に、図３７（ａ）に示すように、シリコン窒化膜ＳＮ７の露出部分をウエットエッチングにより除去する。次いで、カップリング酸化膜ＣＯＸの露出部分をウエットエッチングにより除去する。これにより、シリコン窒化膜ＳＮ７及び高温酸化膜ＨＴＯ５からなる側壁のうち、シリコン窒化膜ＳＮ７の露出部分が除去され、フローティングゲートＦＧの尖鋭部６が側壁から突出する。
【０１６１】
図３７（ｂ）乃至（ｄ）に示す工程は、前述の第６の実施形態における図３４（ｂ）乃至図３４（ｄ）に示す工程と同じである。その後、前述の各実施形態と同様な方法により、フラッシュメモリを作製する。本実施形態における上記以外の製造方法は、前述の第５の実施形態と同様である。
【０１６２】
本実施形態においては、図３５（ａ）に示す工程において、開口部２の側面に、シリコン窒化膜ＳＮ７及び高温酸化膜ＨＴＯ５からなる側壁を形成している。これにより、図３７（ａ）に示す工程において、高温酸化膜ＨＴＯ５を残してシリコン窒化膜ＳＮ７の露出部分のみをウエットエッチングにより除去すると、このシリコン窒化膜ＳＮ７の厚さの分だけ、フローティングゲートＦＧの尖鋭部６を、側壁から突出させることができる。従って、シリコン窒化膜ＳＮ７の厚さにより、フローティングゲートＦＧの突出部の長さを制御することができ、突出部の長さのばらつきを低減することができる。この結果、フラッシュメモリの消去特性を均一化することができる。本実施形態における上記以外の効果は、前述の第５の実施形態と同様である。
【０１６３】
なお、本実施形態においては、前述の第５の実施形態における図２４（ａ）乃至図２５（ｃ）に示す工程により、図２５（ｃ）に示すような構造体を作製しているが、本発明はこれに限定されず、前述の第１乃至第４の実施形態のうちいずれかの方法により、図２５（ｃ）に示すような構造体と同様な構造体を作製してもよい。
【０１６４】
また、前述の第７及び第８の実施形態においては、開口部２の内面に形成する側壁を、高温酸化膜及びシリコン窒化膜からなる２層膜としたが、本発明はこれに限定されず、側壁を３層膜以上の多層膜としてもよい。例えば、シリコン基板１側から順に、（高温酸化膜／シリコン窒化膜／高温酸化膜／シリコン窒化膜）が積層されてなる４層膜としてもよく、又は、シリコン基板１側から順に、（シリコン窒化膜／高温酸化膜／シリコン窒化膜／高温酸化膜）が積層されてなる４層膜としてもよい。
【０１６５】
更に、前述の第２乃至第８の実施形態においては、エッチングストッパ膜として、５００乃至７００℃程度の温度で形成される低温酸化膜ＬＴＯを使用する例を示したが、本発明のエッチングストッパ膜膜は低温酸化膜に限定されず、例えば、８００℃程度の温度で形成される高温酸化膜であってもよい。但し、ポリシリコン膜ＰＳ１の替わりにアモルファスシリコン膜を形成した場合は、高温酸化膜の形成により、アモルファスシリコン膜が結晶化することがある。また、エッチングストッパ膜として、シリコン酸化膜に添加物を加えた膜を使用してもよく、Ａｌ２Ｏ３等からなる無機材料膜を使用してもよい。
【０１６６】
次に、本発明の第９の実施形態について説明する。図３８は本実施形態に係るフラッシュメモリのセル構造を示す断面図であり、図３９（ａ）乃至（ｄ）及び図４０（ａ）乃至（ｄ）は、本実施形態に係るフラッシュメモリの製造方法を工程順に示す断面図である。また、図４１は、本実施形態に係るフラッシュメモリの他の製造方法を示す断面図である。
【０１６７】
図３８に示すように、本実施形態に係るフラッシュメモリにおいては、Ｐ型のシリコン基板１が設けられており、このシリコン基板１の表面の一部に、ヒ素（Ａｓ）がイオン注入されたｎ＋型拡散領域５が形成されており、このｎ＋型拡散領域５から離隔してこのｎ＋型拡散領域５を挟む２ヶ所の位置に、ｎ＋型拡散領域７が形成されている。ｎ＋型拡散領域５はソースとなり、ｎ＋型拡散領域７はドレインとなる。シリコン基板１上におけるｎ＋型拡散領域５の直上域を含む領域には、厚さが例えば１０ｎｍのカップリング酸化膜ＣＯＸが形成されており、シリコン基板１上におけるカップリング酸化膜ＣＯＸが形成されていない領域、即ち、ｎ＋型拡散領域７の直上域を含む領域には、厚さが例えば５乃至１０ｎｍの熱酸化膜ＯＸ５が設けられている。
【０１６８】
また、カップリング酸化膜ＣＯＸ上におけるｎ＋型拡散領域５の直上域には、ポリシリコン膜ＰＳ２からなるソースプラグが設けられており、ポリシリコン膜ＰＳ２の上部には、熱酸化膜ＯＸ５が形成されている。ソースプラグの側面には高温酸化膜ＨＴＯ２が設けられており、カップリング酸化膜ＣＯＸ上におけるソースプラグを挟む位置には、２のフローティングゲートＦＧが高温酸化膜ＨＴＯ２に接するように設けられている。
【０１６９】
更に、フローティングゲートＦＧにおけるポリシリコン膜ＰＳ２に近い側の部分を覆うように、高温酸化膜ＨＴＯ１からなる側壁が設けられており、フローティングゲートＦＧにおけるポリシリコン膜ＰＳ２から遠い側の部分は、高温酸化膜ＨＴＯ１からなる側壁から突出している。そして、この突出した部分は、熱酸化膜ＯＸ５により覆われている。
【０１７０】
更にまた、熱酸化膜ＯＸ５、高温酸化膜ＨＴＯ１を覆うように、厚さが例えば１０乃至１５ｎｍの高温酸化膜ＨＴＯ３が設けられている。また、高温酸化膜ＨＴＯ３上における高温酸化膜ＨＴＯ１からなる側壁から見て、ポリシリコン膜ＰＳ２の反対側には、ポリシリコン膜ＰＳ３からなるコントロールゲート（ワードライン）が設けられている。なお、フローティングゲートＦＧの突出部分の突出長さは、高温酸化膜ＨＴＯ３の厚さ以上、且つ１００ｎｍ以下である。好ましくは、この突出部分の長さは２０乃至５０ｎｍである。
【０１７１】
これにより、フローティングゲートＦＧとコントロールゲート（ポリシリコン膜ＰＳ３）とは、熱酸化膜ＯＸ５及び高温酸化膜ＨＴＯ３により相互に絶縁されている。この酸化膜ＯＸ５及び高温酸化膜ＨＴＯ３がトンネリング酸化膜となる。また、フローティングゲートＦＧは、カップリング酸化膜ＣＯＸ、熱酸化膜ＯＸ５、高温酸化膜ＨＴＯ１及びＨＴＯ２により周囲から絶縁され、電気的にフローティング状態となっている。
【０１７２】
なお、本実施形態に係るフラッシュメモリを示す平面図は図１８（ｂ）と同様であり、回路図は図１９と同様である。また、本実施形態に係るフラッシュメモリの動作は、前述の第１の実施形態に係るフラッシュメモリの動作と同じである。次に、本発明の構成要件における数値限定理由について説明する。
【０１７３】
フローティングゲートＦＧの側壁からの突出部分の長さ：高温酸化膜ＨＴＯ３の厚さ以上１００ｎｍ以下
突出部分の長さが１００ｎｍを超えるようにするためには、高温酸化膜ＨＴＯ１からなる側壁の幅をエッチングにより１００ｎｍ以上減少させなくてはならない。その場合、エッチング前の高温酸化膜ＨＴＯ１の基板表面に平行な方向の厚さが例えば１５０ｎｍであると、エッチング後の高温酸化膜ＨＴＯ１の基板表面に平行な方向の厚さが５０ｎｍ以下となってしまい、側壁の強度を確保できなくなる。また、高温酸化膜ＨＴＯ１の下方にあるカップリング酸化膜ＣＯＸが深くエッチングされてしまい、シリコン基板１とフローティングゲートＦＧとの間が短絡する可能性がある。更に、高温酸化膜ＨＴＯ１の上部もエッチングにより除去されて高温酸化膜ＨＴＯ１からなる側壁及び高温酸化膜ＨＴＯ２の高さが低くなるため、この側壁の側方にコントロールゲート（ポリシリコン膜ＰＳ３）を形成したときに、このコントロールゲートとソースプラグ（ポリシリコン膜ＰＳ２）との間の絶縁を確保できなくなる可能性がある。従って、突出部分の長さは１００ｎｍ以下とする。一方、突出部分の長さが高温酸化膜ＨＴＯ３の厚さ以上であれば、フローティングゲートＦＧ及び高温酸化膜ＨＴＯ１からなる側壁を覆うように高温酸化膜ＨＴＯ３を形成した場合に、フローティングゲートＦＧが高温酸化膜ＨＴＯ３から突出する。これにより、コントロールゲート（ポリシリコン膜ＰＳ３）からフローティングゲートＦＧへの電気力線の回り込みが多くなり、高温酸化膜ＨＴＯ３内における電界強度を増加させることができる。この結果、メモリの消去速度を向上させることができる。従って、突出部分の長さは高温酸化膜ＨＴＯ３以上であることが好ましい。
【０１７４】
次に、本実施形態に係るフラッシュメモリの製造方法について説明する。先ず、図３９（ａ）に示すように、シリコン基板１上に、厚さが例えば１０ｎｍのカップリング酸化膜ＣＯＸを成膜する。次に、このカップリング酸化膜ＣＯＸ上に厚さが例えば１００ｎｍのポリシリコン膜ＰＳ１を形成する。次に、前述の第１の実施形態と同様な方法により、素子分離領域ＳＴＩ（図２（ａ）参照）を形成する。
【０１７５】
次に、ポリシリコン膜ＰＳ１及び素子分離領域ＳＴＩ上に、厚さが例えば３５０ｎｍのシリコン窒化膜ＳＮ２を形成する。そして、このシリコン窒化膜ＳＮ２上にレジスト（図示せず）を形成し、パターニングする。そして、このパターニングされたレジストをマスクとして、シリコン窒化膜ＳＮ２をドライエッチングして選択的に除去し、開口部２を形成して、ポリシリコン膜ＰＳ１の一部を露出させる。このとき、ポリシリコン膜ＰＳ１へのオーバーエッチングは可及的に少なくし、開口部２の底部におけるポリシリコン膜ＰＳ１の表面が、可及的に、開口部２の外部におけるシリコン窒化膜ＳＮ２とポリシリコン膜ＰＳ１との界面と同じ高さになるようにする。即ち、前述の第２の実施形態において形成した凹部３（図２１（ｃ）参照）は形成しない。
【０１７６】
次に、図３９（ｂ）に示すように、高温酸化膜ＨＴＯ１を、例えば厚さが１５０ｎｍになるように堆積させ、エッチバックすることにより、開口部２の側面に高温酸化膜ＨＴＯ１からなる側壁を形成する。これにより、開口部２の内径が縮小し、開口部４となる。
【０１７７】
次に、図３９（ｃ）に示すように、シリコン窒化膜ＳＮ２及び高温酸化膜ＨＴＯ１をマスクとして、ポリシリコン膜ＰＳ１にドライエッチングを施して選択的に除去し、開口部４の底部においてカップリング酸化膜ＣＯＸを露出させる。次に、開口部４の底部にヒ素（Ａｓ）をイオン注入し、シリコン基板１の表面に、ソースとなるｎ＋型拡散領域５を形成する。次に、全面に高温酸化膜ＨＴＯ２を例えば１０乃至２０ｎｍの厚さに堆積させ、エッチバックを行って開口部４の側面に高温酸化膜ＨＴＯ２からなる側壁を形成する。なお、このとき、このエッチバックにより、開口部４の底部において、カップリング酸化膜ＣＯＸが除去され、シリコン基板１のｎ＋型拡散領域５が露出する。次に、全面にポリシリコン膜ＰＳ２を堆積させ、その後エッチバックすることにより、開口部４の内部にポリシリコン膜ＰＳ２を埋め込む。
【０１７８】
次に、図３９（ｄ）に示すように、ウエットエッチングを行い、シリコン窒化膜ＳＮ２を除去する。これにより、ポリシリコン膜ＰＳ１におけるシリコン窒化膜ＳＮ２の直下域に相当していた部分が露出される。
【０１７９】
次に、図４０（ａ）に示すように、ポリシリコン膜ＰＳ１をドライエッチングする。これにより、ポリシリコン膜ＰＳ１におけるシリコン窒化膜ＳＮ２（図３９（ｃ）参照）の直下域に相当していた部分が選択的に除去される。一方、ポリシリコン膜ＰＳ１における高温酸化膜ＨＴＯ１の直下域に相当する部分は除去されずに残留し、フローティングゲートＦＧとなる。このとき、前述の各実施形態と異なり、本実施形態においては、図３９（ａ）に示す工程において、開口部２の底部に凹部が形成されないため、図４０（ａ）に示す工程において、フローティングゲートＦＧには尖鋭部が形成されず、フローティングゲートＦＧの断面形状はほぼ矩形となる。なお、このドライエッチングにより、ポリシリコン膜ＰＳ２も部分的に除去される。
【０１８０】
次に、図４０（ｂ）に示すように、ウエットエッチングを行い、カップリング酸化膜ＣＯＸの露出部分を除去する。このとき、高温酸化膜ＨＴＯ１及びＨＴＯ２も同時にエッチングされ、高温酸化膜ＨＴＯ１からなる側壁の幅が減少する。この結果、フローティングゲートＦＧの端部が側壁から突出する。なお、高温酸化膜ＨＴＯ１からなる側壁の減少長さ、即ち、フローティングゲートＦＧの突出部分の長さは、高温酸化膜ＨＴＯ３の厚さよりも大きくし、且つ１００ｎｍ以下とする。好ましくは、高温酸化膜ＨＴＯ１の厚さが１５０ｎｍである場合は、この突出部分の長さは、高温酸化膜ＨＴＯ１の厚さの概ね（１／３）以下、即ち５０ｎｍ以下とする。
【０１８１】
次に、図４０（ｃ）に示すように、全面に高温酸化膜ＨＴＯ３を形成する。
【０１８２】
なお、図４０（ｃ）に示す工程においては、図４１に示すように、高温酸化膜ＨＴＯ３の形成前に熱酸化処理を行い、シリコン基板１、ポリシリコン膜ＰＳ２及びフローティングゲートＦＧの各露出部分に、平均厚さが例えば５乃至１０ｎｍの熱酸化膜ＯＸ５を形成してもよい。このとき、熱酸化条件を最適化することにより、前述の第１の実施形態の変形例（図２０（ｂ）参照）と同様に、フローティングゲートＦＧの上面角部に先鋭部を形成することができる。但し、この場合を、尖鋭部の形状ばらつきを低減できるように、熱酸化処理条件を調整する必要がある。その後、全面に高温酸化膜ＨＴＯ３を形成する。
【０１８３】
又は、高温酸化膜ＨＴＯ３の形成を省略し、熱酸化膜ＯＸ５のみを形成してもよい。この場合は、熱酸化膜ＯＸ５の平均厚さを例えば１０乃至２０ｎｍとする。
【０１８４】
次に、図４０（ｄ）に示すように、全面にポリシリコン膜ＰＳ３を、厚さが例えば１５０乃至２００ｎｍとなるように形成し、エッチバックして、高温酸化膜ＨＴＯ１からなる側壁の側部に、高温酸化膜ＨＴＯ３を介して、ポリシリコン膜ＰＳ３からなる側壁を形成する。この側壁がコントロールゲートとなり、ワードラインとなる。
【０１８５】
次に、図３８に示すように、シリコン基板１の表面におけるポリシリコン膜ＰＳ３間の領域にヒ素（Ａｓ）をイオン注入し、ｎ＋型拡散領域７を形成する。このｎ＋型拡散領域７がドレインとなり、ビットラインとなる。その後、前述の第１の実施形態と同様な方法により、フラッシュメモリを作製する。
【０１８６】
本実施形態においては、図３９（ａ）に示す工程において、ポリシリコン膜ＰＳ１上に低温酸化膜等のエッチングストッパ膜を設けず、窒化シリコン膜ＳＮ２をドライエッチングする際に、エッチング条件を調整することにより、ポリシリコン膜ＰＳ１がオーバーエッチングされることを可及的に抑制し、開口部２の底部に凹部が形成されないようにしている。これにより、エッチングストッパ膜を設けるための工程が不要になり、工程数を低減することができる。また、図４０（ａ）に示す工程でフローティングゲートＦＧを形成する際に、凹部の形状のばらつきに起因して、フローティングゲートＦＧの形状がばらつくことがなく、セル間でフローティングゲートＦＧの形状を均一化できる。なお、本実施形態においては、フローティングゲートＦＧに尖鋭部が形成されていないため、尖鋭部が形成されている場合と比較して、メモリの消去速度がやや低くなる。但し、図４０（ｃ）に示す工程において、フローティングゲートＦＧの突出部分に熱酸化膜ＯＸ５を形成することにより、フローティングゲートＦＧの形状をある程度先鋭化することができ、メモリの消去速度をある程度改善することができる。更に、高温酸化膜ＨＴＯ１のエッチング量を適切に制御すれば電界強度が増加し、消去速度も向上する。本実施形態における上記以外の効果は、前述の第１の実施形態と同様である。
【０１８７】
【発明の効果】
以上詳述したように、本発明によれば、第１の導電体膜上にエッチングストッパ膜を形成することにより、スペーサ膜をエッチングする際に、第１の導電体膜がオーバーエッチングされることがなく、フローティングゲートの形状を安定化することができる。これにより、セル毎の消去特性の均一化を図った不揮発性メモリを得ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るフラッシュメモリの製造方法を示す断面図である。
【図２】（ａ）は本実施形態に係るフラッシュメモリの製造方法における図１の次の工程を示す平面図であり、（ｂ）は（ａ）に示すＡ２−Ａ２線による断面図である。
【図３】（ａ）は本実施形態に係るフラッシュメモリの製造方法における図２の次の工程を示す平面図であり、（ｂ）は（ａ）に示すＡ３−Ａ３線による断面図である。
【図４】本実施形態に係るフラッシュメモリの製造方法における図３の次の工程を示す断面図である。
【図５】本実施形態に係るフラッシュメモリの製造方法における図４の次の工程を示す断面図である。
【図６】（ａ）は本実施形態に係るフラッシュメモリの製造方法における図５の次の工程を示す平面図であり、（ｂ）は（ａ）に示すＡ６−Ａ６線による断面図である。
【図７】（ａ）は本実施形態に係るフラッシュメモリの製造方法における図６の次の工程を示す平面図であり、（ｂ）は（ａ）に示すＡ７−Ａ７線による断面図である。
【図８】（ａ）は本実施形態に係るフラッシュメモリの製造方法における図７の次の工程を示す平面図であり、（ｂ）は（ａ）に示すＡ８−Ａ８線による断面図である。
【図９】本実施形態に係るフラッシュメモリの製造方法における図８の次の工程を示す断面図である。
【図１０】（ａ）は本実施形態に係るフラッシュメモリの製造方法における図９の次の工程を示す平面図であり、（ｂ）は（ａ）に示すＡ１０−Ａ１０線による断面図である。
【図１１】（ａ）は本実施形態に係るフラッシュメモリの製造方法における図１０の次の工程を示す平面図であり、（ｂ）は（ａ）に示すＡ１１−Ａ１１線による断面図である。
【図１２】（ａ）は本実施形態に係るフラッシュメモリの製造方法における図１１の次の工程を示す平面図であり、（ｂ）は（ａ）に示すＡ１２−Ａ１２線による断面図である。
【図１３】（ａ）は本実施形態に係るフラッシュメモリの製造方法における図１２の次の工程を示す平面図であり、（ｂ）は（ａ）に示すＡ１３−Ａ１３線による断面図である。
【図１４】本実施形態に係るフラッシュメモリの製造方法における図１３の次の工程を示す断面図である。
【図１５】（ａ）は本実施形態に係るフラッシュメモリの製造方法における図１４の次の工程を示す平面図であり、（ｂ）は（ａ）に示すＡ１５−Ａ１５線による断面図である。
【図１６】（ａ）は本実施形態に係るフラッシュメモリの製造方法における図１５の次の工程を示す平面図であり、（ｂ）は（ａ）に示すＡ１５−Ａ１５線による断面図である。
【図１７】本実施形態に係るフラッシュメモリの製造方法における図１６の次の工程を示す断面図である。
【図１８】（ａ）及び（ｂ）は、本実施形態に係るフラッシュメモリの製造方法を工程順に示す平面図であり、図１７の次の工程を示す。
【図１９】本実施形態に係るフラッシュメモリを示す回路図である。
【図２０】（ａ）は本実施形態の変形例に係るフラッシュメモリの製造方法を示す断面図であり、（ｂ）はその一部拡大断面図である。
【図２１】（ａ）乃至（ｃ）は、本発明の第２の実施形態に係るフラッシュメモリの製造方法を工程順に示す断面図である。
【図２２】（ａ）乃至（ｄ）は、本発明の第３の実施形態に係るフラッシュメモリの製造方法を工程順に示す断面図である。
【図２３】（ａ）乃至（ｄ）は、本発明の第４の実施形態に係るフラッシュメモリの製造方法を工程順に示す断面図である。
【図２４】（ａ）乃至（ｄ）は、本発明の第５の実施形態に係るフラッシュメモリの製造方法を工程順に示す断面図である。
【図２５】（ａ）乃至（ｄ）は、本実施形態に係るフラッシュメモリの製造方法を工程順に示す断面図であり、図２４の次に工程を示す。
【図２６】（ａ）乃至（ｄ）は、本実施形態に係るフラッシュメモリの製造方法を工程順に示す断面図であり、図２５の次に工程を示す。
【図２７】（ａ）乃至（ｄ）は、本実施形態に係るフラッシュメモリの製造方法を工程順に示す断面図であり、図２６の次に工程を示す。
【図２８】（ａ）乃至（ｃ）は、本実施形態に係るフラッシュメモリの製造方法を工程順に示す断面図であり、図２７の次に工程を示す。
【図２９】（ａ）乃至（ｄ）は、本発明の第６の実施形態に係るフラッシュメモリの製造方法を工程順に示す断面図である。
【図３０】（ａ）乃至（ｄ）は、本実施形態に係るフラッシュメモリの製造方法を工程順に示す断面図であり、図２９の次に工程を示す。
【図３１】（ａ）乃至（ｄ）は、本実施形態に係るフラッシュメモリの製造方法を工程順に示す断面図であり、図３０の次に工程を示す。
【図３２】（ａ）乃至（ｄ）は、本発明の第７の実施形態に係るフラッシュメモリの製造方法を工程順に示す断面図である。
【図３３】（ａ）乃至（ｄ）は、本実施形態に係るフラッシュメモリの製造方法を工程順に示す断面図であり、図３２の次に工程を示す。
【図３４】（ａ）乃至（ｄ）は、本実施形態に係るフラッシュメモリの製造方法を工程順に示す断面図であり、図３３の次に工程を示す。
【図３５】（ａ）乃至（ｄ）は、本発明の第８の実施形態に係るフラッシュメモリの製造方法を工程順に示す断面図である。
【図３６】（ａ）乃至（ｄ）は、本実施形態に係るフラッシュメモリの製造方法を工程順に示す断面図であり、図３５の次に工程を示す。
【図３７】（ａ）乃至（ｄ）は、本実施形態に係るフラッシュメモリの製造方法を工程順に示す断面図であり、図３６の次に工程を示す。
【図３８】本発明の第９の実施形態に係るフラッシュメモリのセル構造を示す断面図である。
【図３９】（ａ）乃至（ｄ）は、本実施形態に係るフラッシュメモリの製造方法を工程順に示す断面図である。
【図４０】（ａ）乃至（ｃ）は、本実施形態に係るフラッシュメモリの製造方法を工程順に示す断面図であり、図３９の次に工程を示す。
【図４１】本実施形態に係るフラッシュメモリの他の製造方法を示す断面図である。
【図４２】（ａ）乃至（ｄ）は、従来のフラッシュメモリの製造方法を工程順に示す断面図である。
【図４３】（ａ）乃至（ｄ）は、従来のフラッシュメモリの製造方法を工程順に示す断面図であり、図４２の次の工程を示す。
【図４４】（ａ）乃至（ｄ）は、従来のフラッシュメモリの製造方法を工程順に示す断面図であり、図４３の次の工程を示す。
【図４５】従来のフラッシュメモリの製造方法を工程順に示す断面図であり、図４４の次の工程を示す。
【符号の説明】
１；シリコン基板
２、４、８；開口部
３；凹部
５；ｎ＋型拡散領域（ソース）
６；尖鋭部
７；ｎ＋型拡散領域（ドレイン）
９；セル
１０；領域
１１；ヒ素注入領域
Ｂ１乃至Ｂ４；ビットライン
ＣＧ；コントロールゲート
ＣＯＸ；カップリング酸化膜
Ｄ；ドレイン
ＦＧ；フローティングゲート
ＨＴＯ１、ＨＴＯ２、ＨＴＯ３、ＨＴＯ４、ＨＴＯ５；高温酸化膜
ＬＴＯ；低温酸化膜
ＯＸ１、ＯＸ３、ＯＸ４；酸化膜
ＯＸ２、ＯＸ５；熱酸化膜
ＰＲ；レジスト
ＰＳ１、ＰＳ２、ＰＳ３、ＰＳ４、ＰＳ５；ポリシリコン膜
ＳＮ１、ＳＮ２、ＳＮ３、ＳＮ４、ＳＮ５、ＳＮ６、ＳＮ７；シリコン窒化膜
Ｓ；ソース
Ｓ１乃至Ｓ４；ソースライン
ＳＴＩ；素子分離領域
Ｗ１乃至Ｗ８；ワードライン
１０１；シリコン基板
１０２、１０４；開口部
１０３；凹部
１０５；ｎ＋型拡散領域（ソース）
１０６；尖鋭部
１０７；ｎ＋型拡散領域（ドレイン）
ＣＯＸ１０１；カップリング酸化膜
ＦＧ１０１；フローティングゲート
ＨＴＯ１０１、ＨＴ１０２、ＨＴＯ１０３；高温酸化膜
ＰＳ１０１、ＰＳ１０２、ＰＳ１０３；ポリシリコン膜
ＳＮ１０２；シリコン窒化膜
Claims (16)
- 第１導電型の半導体基板上に第１の絶縁膜を形成する工程と、この第１の絶縁膜上に第１の導電体膜を形成する工程と、この第１の導電体膜上にエッチングストッパ膜を形成する工程と、このエッチングストッパ膜上にスペーサ膜を形成する工程と、このスペーサ膜を前記エッチングストッパ膜までエッチングして選択的に除去して開口部を形成する工程と、前記開口部内において前記エッチングストッパ膜を除去する工程と、前記開口部内において前記第１の導電体膜に椀状の凹部を形成する工程と、前記開口部の側面に側壁絶縁膜を形成する工程と、前記開口部内において前記第１の導電体膜及び前記第１の絶縁膜を除去する工程と、前記開口部内の前記半導体基板表面に第２導電型不純物を注入してソース・ドレインの一方を形成する工程と、前記開口部内における前記第１の導電体膜の露出面を覆うように第２の絶縁膜を形成する工程と、前記開口部内に導電体膜を埋設してプラグを形成する工程と、前記スペーサ膜を除去する工程と、前記側壁絶縁膜をマスクとして前記第１の導電体膜を選択的にエッチング除去することにより、前記側壁絶縁膜の直下域に前記第１の導電体膜からなるフローティングゲートを形成する工程と、前記フローティングゲートの露出面を覆うように第３の絶縁膜を形成する工程と、前記側壁絶縁膜上に導電体膜を形成して前記プラグの側方にコントロールゲートを形成する工程と、前記プラグ、前記側壁絶縁膜、前記フローティングゲート及び前記コントロールゲートをマスクとして、前記半導体基板の表面に第２導電型不純物を選択的に注入してソース・ドレインの他方を形成する工程と、を有することを特徴とする不揮発性メモリの製造方法。
- 前記エッチングストッパ膜を形成する工程は、シリコン酸化物を含有する膜を形成する工程を有することを特徴とする請求項１に記載の不揮発性メモリの製造方法。
- 前記エッチングストッパ膜を形成する工程は、前記シリコン酸化物を含有する膜上に第２の導電体膜を形成する工程を有し、前記開口部において前記エッチングストッパ膜を除去する工程は、前記開口部内において前記第２の導電体膜をエッチングして除去する工程と、前記開口部内において前記シリコン酸化物を含有する膜をエッチングして除去する工程と、を有することを特徴とする請求項２に記載の不揮発性メモリの製造方法。
- 前記シリコン酸化物を含有する膜を形成する工程は、８００℃以下の温度で化学気相成長法によりシリコン酸化膜を形成する工程であることを特徴とする請求項２又は３に記載の不揮発性メモリの製造方法。
- 前記第１の導電体膜に椀状の凹部を形成する工程は、前記第１の導電体層をドライエッチングにより部分的に除去する工程であることを特徴とする請求項１乃至４のいずれか１項に記載の不揮発性メモリの製造方法。
- 前記第１の導電体膜に椀状の凹部を形成する工程は、前記開口部内において前記第１の導電体膜の表面を部分的に酸化させて酸化膜を形成する工程と、この酸化膜を除去して前記第１の導電体膜に椀状の凹部を形成する工程と、を有することを特徴とする請求項１乃至４のいずれか１項に記載の不揮発性メモリの製造方法。
- 前記第１の導電体膜に椀状の凹部を形成する工程は、前記酸化膜を形成する工程の前に、前記開口部内における前記第１の導電体膜に不純物を注入する工程を有することを特徴とする請求項６に記載の不揮発性メモリの製造方法。
- 前記スペーサ膜を形成する工程は、シリコン窒化膜を形成する工程を有することを特徴とする請求項１乃至７のいずれか１項に記載の不揮発性メモリの製造方法。
- 前記スペーサ膜を形成する工程は、シリコン膜を形成する工程を有し、前記開口部を形成する工程の後に、前記開口部の内面における前記シリコン膜の露出面を覆う保護膜を形成する工程を有することを特徴とする請求項１乃至７のいずれか１項に記載の不揮発性メモリの製造方法。
- 前記スペーサ膜を形成する工程は、前記シリコン膜上にシリコン窒化膜を形成する工程を有することを特徴とする請求項９に記載の不揮発性メモリの製造方法。
- 前記プラグの不純物濃度を前記シリコン膜の不純物濃度よりも高くし、前記スペーサ膜を除去する工程の前に、前記プラグを酸化する工程を有することを特徴とする請求項９又は１０に記載の不揮発性メモリの製造方法。
- 前記側壁絶縁膜を形成する工程は、シリコン酸化膜を形成する工程を有することを特徴とする請求項１乃至１１のいずれか１項に記載の不揮発性メモリの製造方法。
- 前記側壁絶縁膜を形成する工程は、シリコン窒化膜を形成する工程を有することを特徴とする請求項１乃至１１のいずれか１項に記載の不揮発性メモリの製造方法。
- 前記側壁絶縁膜を形成する工程は、シリコン酸化膜を形成する工程と、このシリコン酸化膜上にシリコン窒化膜を形成する工程と、前記シリコン酸化膜及びシリコン窒化膜をエッチバックして選択的に除去し、前記開口部の内面に沿って前記シリコン酸化膜及びシリコン窒化膜からなる２層膜を残留させる工程と、を有し、前記フローティングゲートを形成する工程の後に、前記シリコン酸化膜の一部を除去して前記フローティングゲートの一部を前記側壁絶縁膜から突出させる工程を有することを特徴とする請求項１乃至１１のいずれか１項に記載の不揮発性メモリの製造方法。
- 前記側壁絶縁膜を形成する工程は、シリコン窒化膜を形成する工程と、このシリコン窒化膜上にシリコン酸化膜を形成する工程と、前記シリコン窒化膜及びシリコン酸化膜をエッチバックして選択的に除去し、前記開口部の内面に沿って前記シリコン窒化膜及びシリコン酸化膜からなる２層膜を残留させる工程と、を有し、前記フローティングゲートを形成する工程の後に、前記シリコン窒化膜の一部を除去して前記フローティングゲートの一部を前記側壁絶縁膜から突出させる工程を有することを特徴とする請求項１乃至１１のいずれか１項に記載の不揮発性メモリの製造方法。
- 第１導電型の半導体基板上に第１の絶縁膜を形成する工程と、この第１の絶縁膜上に第１の導電体膜を形成する工程と、この第１の導電体膜上にスペーサ膜を形成する工程と、このスペーサ膜をエッチングして選択的に除去して開口部を形成する工程と、前記開口部内における前記第１の導電体膜に不純物を注入する工程と、前記開口部内において前記第１の導電体膜の表面を部分的に酸化させて酸化膜を形成する工程と、この酸化膜を除去して前記第１の導電体膜に椀状の凹部を形成する工程と、前記開口部の側面に側壁絶縁膜を形成する工程と、前記開口部内において前記第１の導電体膜及び前記第１の絶縁膜を除去する工程と、前記開口部内の前記半導体基板表面に第２導電型不純物を注入してソース・ドレインの一方を形成する工程と、前記開口部内における前記第１の導電体膜の露出面を覆うように第２の絶縁膜を形成する工程と、前記開口部内に導電体膜を埋設してプラグを形成する工程と、前記スペーサ膜を除去する工程と、前記側壁絶縁膜をマスクとして前記第１の導電体膜を選択的にエッチング除去することにより、前記側壁絶縁膜の直下域に前記第１の導電体膜からなるフローティングゲートを形成する工程と、前記フローティングゲートの露出面を覆うように第３の絶縁膜を形成する工程と、前記側壁絶縁膜上に導電体膜を形成して前記プラグの側方にコントロールゲートを形成する工程と、前記プラグ、前記側壁絶縁膜、前記フローティングゲート及び前記コントロールゲートをマスクとして、前記半導体基板の表面に第２導電型不純物を選択的に注入してソース・ドレインの他方を形成する工程と、を有することを特徴とする不揮発性メモリの製造方法。
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