CN107017259A - 闪存结构、存储阵列及其制作方法 - Google Patents

闪存结构、存储阵列及其制作方法 Download PDF

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Abstract

本发明公开了一种闪存结构、存储阵列及其制作方法，闪存结构中擦除栅结构位于两个浮栅之间，且擦除栅与基底之间还包括遂穿氧化物层，字线结构位于两个浮栅的外侧，字线结构与基底之间包括一氧化物层，所述闪存结构的制作方法工艺简单，将所述闪存结构用于存储阵列中，可以通过擦除栅线上的电压控制其擦除操作，通过字线上的电压控制其读取操作，实现低电压读取操作，有助于降低存储阵列的功耗，提高器件的操作效率和耐用特性。

Description

闪存结构、存储阵列及其制作方法
技术领域
本发明涉及半导体存储器技术领域，特别是涉及一种闪存结构、存储阵列及其制作方法。
背景技术
近年来，在半导体存储技术领域中，闪存的发展尤为迅速。闪存的主要特点是在不加电的情况下能长期保持存储的信息；且具有集成度高、存取速度快、易于擦除和读取等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。
通常，闪存为一存储阵列，由若干个存储单元组成，每一个存储单元(闪存结构)中的字线(栅极所连接线)通常兼容擦除和读取操作，因其在进行擦除操作时，字线上需要的特定电压较高(如所需的电压为12V)，而在进行读取操作时，字线上所需的电压较低(如所需的电压为2.5V)，于是，现有技术中，字线下方(栅极)与基底间的介质层(耦合氧化物层)的厚度会偏厚，来增大开启电压，以兼容闪存中擦除和读取操作，因此，传统的闪存存在功耗高、耐用性差和操作效率低的现象。在一些低功耗应用中要求尽可能降低功耗，提高器件的操作效率和耐用特性。
因此，针对上述技术问题，有必要提供一种新的闪存结构、存储阵列及其制作方法。
发明内容
本发明所要解决的技术问题是提供一种新的闪存结构、存储阵列及其制作方法，可有助于降低器件功耗，实现低电压读取操作，提高器件的操作效率和耐用特性。
为解决上述技术问题，本发明提供的闪存结构包括：
一基底，在所述基底中形成有源极和漏极；
一浮栅结构，所述浮栅结构包括两个浮栅，两个所述浮栅均位于所述基底之上；
一擦除栅结构，所述擦除栅结构位于所述基底之上，且位于两个所述浮栅之间，所述擦除栅与基底之间还包括遂穿氧化物层；
一字线结构，所述字线结构位于两个所述浮栅的外侧，所述字线结构与所述基底之间包括一氧化物层。
可选的，在所述闪存结构中，所述氧化物层的厚度在至之间。
进一步的，在所述闪存结构中，所述氧化物层的厚度为或者
可选的，在所述闪存结构中，所述字线结构和浮栅结构均位于所述源极和漏极之间的基底之上。
可选的，在所述闪存结构中，所述字线结构与所述浮栅结构之间还包括一侧墙。
可选的，在所述闪存结构中，所述擦除栅结构位于所述源极区域的基底之上。
可选的，在所述闪存结构中，在所述浮栅和所述基底之间还包括一耦合氧化物层，所述耦合氧化物层的厚度大于所述氧化物层的厚度。
可选的，在所述闪存结构中，所述浮栅结构的上方还包括一介质层，所述介质层覆盖所述浮栅。
根据本发明的另一方面，本发明还提供了一种存储阵列，包括：呈M行N列排布的存储单元，所述存储单元为如上任意一项所述的闪存结构；位于同一列存储单元的漏极连接在一起形成位线；位于同一行存储单元的源极连接在一起形成源线；位于同一行存储单元的字线结构连接在一起形成字线；位于同一行存储单元中的擦除栅结构连接在一起形成擦除栅线；其中，M≥1，N≥8，且M和N均为正整数。
可选的，在所述存储阵列中，在对所述存储阵列中的待擦除存储单元结构进行擦除时，所述待擦除存储单元结构的擦除栅线上的电压VEG为11.5V至12.5V之间，所述待擦除存储单元结构的源线上的电压VSL、字线上的电压VWL和位线上的电压VBL均为0V。
可选的，在所述存储阵列中，在对所述存储阵列中的待编程存储单元结构进行编程时，所述待编程存储单元结构的擦除栅线上的电压VEG和源线上的电压VSL均为7V至9V之间，所述待编程存储单元结构的字线上的电压VWL为1V至1.5V之间，所述待编程存储单元结构的位线上加恒流1uA至3uA之间。
可选的，在所述存储阵列中，在对所述存储阵列中的待读取存储单元结构进行读取时，所述待读取存储单元结构的擦除栅线上的电压VEG和源线上的电压VSL均为0V，所述待读取存储单元结构的字线上的电压VWL小于1.5V，所述待读取存储单元结构的位线上电压VBL为0.6V至1V之间。
另外，本发明还提供一种闪存结构的制作方法，所述制作方法包括：在一基底上沉积一浮栅层和掩膜层，刻蚀所述掩膜层和浮栅层，以形成两个独立的第一凹槽，所述第一凹槽停留在所述浮栅层中；
去除两个所述第一凹槽间的所述掩膜层和浮栅层，形成第二凹槽，所述第二凹槽贯穿所述浮栅层，对所述第二凹槽下方的所述基底进行第一次离子注入，形成源极；
在所述第二凹槽中形成一擦除栅结构；
去除剩下的所述掩膜层及其下方的浮栅层，以露出部分基底，然后形成一侧墙，并在露出的所述部分基底表面沉积一氧化物层，在所述氧化物层上形成一字线结构；
对所述基底进行第二次离子注入，形成漏极。
可选的，在所述闪存结构的制作方法中，所述氧化物层的厚度在至之间。
进一步的，在所述闪存结构的制作方法中，所述氧化物层的厚度为 或者
可选的，在所述基底上沉积浮栅层之前，还包括在所述基底上沉积一耦合氧化物层，所述耦合氧化物层的厚度大于所述氧化物层的厚度。
可选的，在所述第二凹槽中形成一擦除栅结构的步骤包括：在所述第二凹槽中沉积一遂穿氧化物层，所述遂穿氧化物层覆盖所述第二凹槽的底部和侧壁；在所述遂穿氧化物层上沉积一擦除栅层，以形成所述擦除栅结构。
与现有技术相比，本发明具有以下有益效果：
本发明的闪存结构中所述擦除栅结构位于两个所述浮栅之间，所述字线结构位于两个所述浮栅的外侧，所述字线结构与所述基底之间还包括一氧化物层，所述闪存结构的制作方法工艺简单，光罩次数较少，将所述闪存结构用于存储阵列中，可以通过擦除栅线上的电压控制其擦除操作，通过字线上的电压控制其读取操作，实现低电压读取操作，有助于降低存储阵列的功耗，提高器件的操作效率和耐用特性。
进一步的，所述字线结构与所述基底之间的氧化物层的厚度在至之间，可以满足低于1.5V电压的读取操作，大大降低存储阵列的功耗，适合低电压应用，进一步提高器件的操作效率和耐用特性。
附图说明
图1为本发明实施例中闪存结构的制作方法的流程图；
图2至图13为本发明实施例中闪存结构的制作方法中各步骤对应的结构示意图；
图14为本发明实施例中存储阵列的示意图；
图15为本发明实施例中存储阵列的擦除操作、编程操作以及读取操作的示例电压或电流。
具体实施方式
下面将结合流程图和示意图对本发明闪存结构、存储阵列及其制作方法进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。
在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明的核心思想在于，本发明提供一种闪存结构，包括：一基底，在所述基底中形成有源极和漏极；
一浮栅结构，所述浮栅结构包括两个浮栅，两个所述浮栅均位于所述基底之上；
一擦除栅结构，所述擦除栅结构位于所述基底之上，且位于两个所述浮栅之间，所述擦除栅与基底之间还包括遂穿氧化物层；
一字线结构，所述字线结构位于两个所述浮栅的外侧，所述字线结构与所述基底之间包括一氧化物层。
根据本发明的另一面，本发明还提供一种一种存储阵列，包括：呈M行N列排布的存储单元，所述存储单元为如上述闪存结构；位于同一列存储单元的漏极连接在一起形成位线；位于同一行存储单元的源极连接在一起形成源线；位于同一行存储单元的字线结构连接在一起形成字线；位于同一行存储单元中的擦除栅结构连接在一起形成擦除栅线；其中，M≥1，N≥8，且M和N均为正整数。
另外，本发明还提供一种闪存结构的制作方法，如图1所示，包括如下步骤：
S1、在一基底上沉积一浮栅层和掩膜层，刻蚀所述掩膜层和浮栅层，以形成两个独立的第一凹槽，所述第一凹槽停留在所述浮栅层中；
S2、去除两个所述第一凹槽间的所述掩膜层和浮栅层，形成第二凹槽，所述第二凹槽贯穿所述浮栅层，对所述第二凹槽下方的所述基底进行第一次离子注入，形成源极；
S3、在所述第二凹槽中形成一擦除栅结构；
S4、去除剩下的所述掩膜层及其下方的浮栅层，以露出部分基底，然后形成一侧墙，并在露出的所述部分基底表面沉积一氧化物层，在所述氧化物层上形成一字线结构；
S5、对所述基底进行第二次离子注入，形成漏极。
本发明的闪存结构中所述擦除栅结构位于两个所述浮栅之间，所述字线结构位于两个所述浮栅的外侧，所述字线结构与所述基底之间还包括一氧化物层，所述闪存结构的制作方法工艺简单，光罩次数较少，将所述闪存结构用于存储阵列中，可以通过擦除栅线上的电压控制其擦除操作，通过字线上的电压控制其读取操作，实现低电压读取操作，有助于降低存储阵列的功耗，提高器件的操作效率和耐用特性。
以下列举所述闪存结构、存储阵列及其制作方法的实施例，以清楚说明本发明的内容，应当明确的是，本发明的内容并不限制于以下实施例，其他通过本领域普通技术人员的常规技术手段的改进亦在本发明的思想范围之内。
图1示意出了本发明实施例中所述闪存结构的制作方法的流程图，图2至图13示意出了本发明实施例中所述闪存结构的制作方法中各步骤对应的结构示意图，图14示意出了本发明实施例中所述存储阵列的示意图，图15为本发明实施例中存储阵列的擦除操作、编程操作以及读取操作的示例电压。
如图1所示，首先，执行步骤S1，在一基底上沉积一浮栅层和掩膜层，刻蚀所述掩膜层和浮栅层，以形成两个独立的第一凹槽，所述第一凹槽停留在所述浮栅层中。较佳的，在所述基底和浮栅层之间还包括一耦合氧化物层；所述第一凹槽在刻蚀后的所述浮栅层的表面具有一坡面。如图2和图3所示，首先，提供一基底100，在所述基底100的上表面自下至上依次形成耦合氧化层110、浮栅层111及掩膜层120。在本发明实施例中，所述基底10可以包括诸如掺杂硅、砷化镓、砷磷化镓、磷化铟、锗、或者硅锗衬底的半导体衬底等，所述耦合氧化层110的材料可以为氧化硅，其厚度可以为左右，所述浮栅层111的材料为常用的多晶硅，所述掩膜层120可以为氮化硅层或者氧化氮硅层。通常，在沉积所述掩膜层120之前，还可以在所述基底100中形成浅沟槽隔离结构和定义有源区(图中示意图省略)，浅沟槽隔离结构用以后续结构的隔离，有源区以形成后续的源极和漏极；然后，通过光刻和刻蚀工艺在所述掩膜层120和浮栅层111中形成两个独立的第一凹槽A，所述第一凹槽A停留在所述浮栅层111中，并且所述第一凹槽A在刻蚀后的所述浮栅层111的表面具有一坡面(即所述第一凹槽A的底部为弧形)，以形成后续浮栅结构(如图10所示，所述浮栅结构包括两个有尖端的浮栅111′)，如图3所示，所述第一凹槽A的形成方法是本领域技术人员所知晓的光刻和刻蚀工艺，在此不做赘述。
然后，执行步骤S2，去除两个所述第一凹槽间的所述掩膜层和浮栅层，形成第二凹槽，所述第二凹槽贯穿所述浮栅层，对所述第二凹槽下方的所述基底进行第一次离子注入，形成源极。具体的，如图4至图7所示，在实际的工艺中，在执行完步骤S1后，会先对所述第一凹槽A填充介质层130，所述介质层130的材料可以为氧化物；然后，在上述结构的上表面再沉积一保护氧化层140，在所述保护氧化层140中形成一第一开口，所述第一开口露出两个所述第一凹槽A间的所述掩膜层120；接着，先去除露出的所述掩膜层120，以露出所述浮栅层111，形成第二开口B，如图5所示；最后，再去除露出的所述浮栅层111，形成第二凹槽C，所述第二凹槽C贯穿所述浮栅层111(当然，在刻蚀所述浮栅层111的同时，也会刻蚀掉部分所述介质层130)，如图6所示。接下来，如图7所示，对所述第二凹槽C下方的所述基底100进行第一次离子注入，形成源极150。
接着，执行步骤S3，在所述第二凹槽中形成一擦除栅结构。详细的，在本实施例中，在所述第二凹槽C中先沉积一遂穿氧化物层160，所述遂穿氧化物层160覆盖所述第二凹槽C的底部和侧壁以及覆盖所述介质层130和掩膜层120；然后，再沉积一擦除栅层161，以形成所需的擦除栅结构，所述擦除栅层161的材料可以为常用的多晶硅。最后，为了后续保护所述擦除栅层161，对所述擦除栅层161的上表面会进行氧化处理，使所述擦除栅层161的上表面形成一保护层162，得到如图8所示的结构。显然，所述擦除栅层161的形成是通过本领域普通技术人员所晓得的沉积工艺和化学机械平坦化(CMP)得到的，在此不做赘述。
接下来，执行步骤S4，去除剩下的所述掩膜层及其下方的浮栅层，以露出部分基底，然后形成一侧墙，并在露出的所述部分基底表面沉积一氧化物层，在所述氧化物层上形成一字线结构。在本实施例中，首先，分别去除顶部的所述遂穿氧化物层160、剩下的所述掩膜层120及其下方的浮栅层111，分别得到如图9和图10所示的结构(此时形成浮栅结构，包括两个尖端浮栅111′)；较佳的，然后，在如图10所示的结构上，在两个所述浮栅111′的外侧形成一侧墙170，所述侧墙170的材料可以为氧化物；在露出的部分基底100的表面沉积一氧化物层180，优选的，所述氧化物层180的厚度为至之间，例如，所述氧化物层180的厚度可以为或然后，在所述氧化物层180上形成一字线结构，具体的，在上述结构中先沉积一存储层181，如图11所示，所述存储层181的材料为常用的多晶硅；然后，刻蚀所述存储层181，形成如图12所示的字线结构181′。因为所述字线结构181′下方的氧化物层180的厚度小于所述耦合氧化物层110的厚度，则其开启电压相应的较低，因此，可以在所述字线结构上施加低电压来实现读取操作，例如，可以施加低于1.5V的电压在字线结构上进行器件的读取操作。
最后，执行步骤S5，对所述基底进行第二次离子注入，形成漏极。具体的，在图12所示的结构上，去除露出的所述氧化物层180和保护层162，较佳的，在所述字线结构181′的外侧形成一第二氧化物层190，然后，对露出的所述基底100进行第二次离子注入，形成漏极151，最终得到如图13所示的闪存结构。
上述闪存结构的制作方法简易，光罩次数较少，得到的闪存结构包括：一基底100，在所述基底100中形成有源极150和漏极151；一浮栅结构，所述浮栅结构包括两个浮栅111′，两个浮栅111′均位于所述耦合氧化物层110之上；一擦除栅结构，所述擦除栅结构包括位于所述源极150区域的基底之上的遂穿氧化物层160和擦除层161，且位于两个浮栅111′之间；一字线结构181′，所述字线结构181′位于两个浮栅111′的外侧，所述字线结构181′与所述基底100之间包括一氧化物层180。所述字线结构181′和浮栅111′之间还包括一侧墙170，所述字线结构181′和浮栅111′均位于所述源极150和漏极151之间的基底之上。显然，在所述闪存结构及其制作方法中，还包括本领域普通技术人员应知晓的相关工艺和结构，比如将所述擦除栅结构、字线结构181′、源极150和漏极151实现其电连接的工艺及其结构，在此不做赘述。
相应的，将上述闪存结构组成存储阵列，如图14所示，所述存储阵列包括呈M行N列排布的存储单元，所述存储单元为上述闪存结构，其中M≥1，N≥8，且M和N均为正整数，本实施例中，图14示意出了呈2行(M1、M2)8列(N1、N2、N3、N4、N5、N6、N7、N8)分布的存储单元；位于同一列存储单元的漏极151连接在一起形成位线15；位于同一行存储单元的源极150连接在一起形成源线15′；位于同一行存储单元的字线结构181′连接在一起形成字线18；位于同一行存储单元中的擦除栅结构连接在一起形成擦除栅线16。
如图15所示，在对本实施例的存储阵列的某个具体存储单元结构进行擦除时，该待擦除存储单元结构的擦除栅线16上的电压VEG为11.5V至12.5V之间，该待擦除存储单元结构的源线15′上的电压VSL、字线18上的电压VWL和位线15上的电压VBL均为0V；
在对本实施例的存储阵列的某个具体存储单元结构进行编程时，该待编程存储单元结构的擦除栅线16上的电压VEG和源线15′上的电压VSL均为7V至9V之间，如VEG＝VSL＝8V，该待编程存储单元结构的字线18上的电压VWL为1V至1.5V之间，该待编程存储单元结构的位线15上加的电流IBL等于恒流Idp，Idp在1uA至3uA之间；
在对本实施例的存储阵列的某个具体存储单元结构进行读取时，该待读取存储单元结构的擦除栅线16上的电压VEG和源线15′上的电压VSL均为0V，该待读取存储单元结构的字线18上的电压VWL小于1.5V，如VWL＝1V，该待读取存储单元结构的位线15上电压VBL为0.6V至1V之间，如VBL＝0.8V。
所述存储阵列不仅可以通过擦除栅线16上的电压控制其擦除操作，通过字线18上的电压控制其读取操作，还可以实现低电压读取操作，降低功耗，适应低电压的应用，提高存储阵列的操作效率和耐用特性。
综上，本发明的闪存结构中所述擦除栅结构位于两个所述浮栅之间，所述字线结构位于两个所述浮栅的外侧，所述字线结构与所述基底之间还包括一氧化物层，所述闪存结构的制作方法工艺简单，光罩次数较少，将所述闪存结构用于存储阵列中，可以通过擦除栅线上的电压控制其擦除操作，通过字线上的电压控制其读取操作，实现低电压读取操作，有助于降低存储阵列的功耗，提高器件的操作效率和耐用特性。
进一步的，所述字线结构与所述基底之间的氧化物层的厚度在至之间，可以满足低于1.5V电压的读取操作，大大降低存储阵列的功耗，适合低电压应用，进一步提高器件的操作效率和耐用特性。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (17)

1.一种闪存结构，其特征在于，包括：
一基底，在所述基底中形成有源极和漏极；
一浮栅结构，所述浮栅结构包括两个浮栅，两个所述浮栅均位于所述基底之上；
一擦除栅结构，所述擦除栅结构位于所述基底之上，且位于两个所述浮栅之间，所述擦除栅与基底之间还包括遂穿氧化物层；
一字线结构，所述字线结构位于两个所述浮栅的外侧，所述字线结构与所述基底之间包括一氧化物层。
2.如权利要求1所述的闪存结构，其特征在于，所述氧化物层的厚度在至之间。
3.如权利要求2所述的闪存结构，其特征在于，所述氧化物层的厚度为 或者
4.如权利要求1至3任意一项所述的闪存结构，其特征在于，所述字线结构和浮栅结构均位于所述源极和漏极之间的基底之上。
5.如权利要求1至3任意一项所述的闪存结构，其特征在于，所述字线结构与所述浮栅结构之间还包括一侧墙。
6.如权利要求1至3任意一项所述的闪存结构，其特征在于，所述擦除栅结构位于所述源极区域的基底之上。
7.如权利要求1至3任意一项所述的闪存结构，其特征在于，在所述浮栅和所述基底之间还包括一耦合氧化物层，所述耦合氧化物层的厚度大于所述氧化物层的厚度。
8.如权利要求1至3任意一项所述的闪存结构，其特征在于，所述浮栅结构的上方还包括一介质层，所述介质层覆盖所述浮栅。
9.一种存储阵列，其特征在于，包括：呈M行N列排布的存储单元，所述存储单元为如权利要求1至8任意一项所述的闪存结构；
位于同一列存储单元的漏极连接在一起形成位线；位于同一行存储单元的源极连接在一起形成源线；位于同一行存储单元的字线结构连接在一起形成字线；位于同一行存储单元中的擦除栅结构连接在一起形成擦除栅线；
其中，M≥1，N≥8，且M和N均为正整数。
10.如权利要求9所述的存储阵列，其特征在于，在对所述存储阵列中的待擦除存储单元结构进行擦除时，所述待擦除存储单元结构的擦除栅线上的电压VEG为11.5V至12.5V之间，所述待擦除存储单元结构的源线上的电压VSL、字线上的电压VWL和位线上的电压VBL均为0V。
11.如权利要求9所述的存储阵列，其特征在于，在对所述存储阵列中的待编程存储单元结构进行编程时，所述待编程存储单元结构的擦除栅线上的电压VEG和源线上的电压VSL均为7V至9V之间，所述待编程存储单元结构的字线上的电压VWL为1V至1.5V之间，所述待编程存储单元结构的位线上加恒流1uA至3uA之间。
12.如权利要求9所述的存储阵列，其特征在于，在对所述存储阵列中的待读取存储单元结构进行读取时，所述待读取存储单元结构的擦除栅线上的电压VEG和源线上的电压VSL均为0V，所述待读取存储单元结构的字线上的电压VWL小于1.5V，所述待读取存储单元结构的位线上电压VBL为0.6V至1V之间。
13.一种闪存结构的制作方法，其特征在于，包括：
在一基底上沉积一浮栅层和掩膜层，刻蚀所述掩膜层和浮栅层，以形成两个独立的第一凹槽，所述第一凹槽停留在所述浮栅层中；
去除两个所述第一凹槽间的所述掩膜层和浮栅层，形成第二凹槽，所述第二凹槽贯穿所述浮栅层，对所述第二凹槽下方的所述基底进行第一次离子注入，形成源极；
在所述第二凹槽中形成一擦除栅结构；
去除剩下的所述掩膜层及其下方的浮栅层，以露出部分基底，然后形成一侧墙，并在露出的所述部分基底表面沉积一氧化物层，在所述氧化物层上形成一字线结构；
对所述基底进行第二次离子注入，形成漏极。
14.如权利要求13所述的闪存结构的制作方法，其特征在于，所述氧化物层的厚度在至之间。
15.如权利要求14所述的闪存结构的制作方法，其特征在于，所述氧化物层的厚度为或者
16.如权利要求13至15任意一项所述的闪存结构的制作方法，其特征在于，在所述基底上沉积浮栅层之前，还包括在所述基底上沉积一耦合氧化物层，所述耦合氧化物层的厚度大于所述氧化物层的厚度。
17.如权利要求13至15任意一项所述的闪存结构的制作方法，其特征在于，在所述第二凹槽中形成一擦除栅结构的步骤包括：
在所述第二凹槽中沉积一遂穿氧化物层，所述遂穿氧化物层覆盖所述第二凹槽的底部和侧壁；
在所述遂穿氧化物层上沉积一擦除栅层，以形成所述擦除栅结构。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107393926A (zh) * 2017-08-09 2017-11-24 上海华虹宏力半导体制造有限公司 闪存单元、闪存阵列及其操作方法
CN107658301A (zh) * 2017-09-26 2018-02-02 上海华虹宏力半导体制造有限公司 闪存单元、闪存阵列及其操作方法
CN108878436A (zh) * 2018-06-29 2018-11-23 上海华虹宏力半导体制造有限公司 闪存的操作方法
CN110010610A (zh) * 2019-04-19 2019-07-12 上海华虹宏力半导体制造有限公司 分栅快闪存储器及其形成方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11177268B2 (en) * 2018-11-21 2021-11-16 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and manufacturing method thereof
CN111341776B (zh) * 2020-03-18 2023-11-14 上海华虹宏力半导体制造有限公司 存储器及其形成方法、存储器单元阵列及其驱动方法
CN111725214B (zh) * 2020-07-30 2023-08-04 上海华虹宏力半导体制造有限公司 闪存存储器及其制造、使用方法
CN115083912A (zh) 2021-03-11 2022-09-20 硅存储技术股份有限公司 带改善控制栅电容耦合的分裂栅存储器单元及其制造方法
KR20230119016A (ko) * 2021-03-11 2023-08-14 실리콘 스토리지 테크놀로지 인크 개선된 제어 게이트 용량성 커플링을 갖는 스플릿 게이트플래시 메모리 셀, 및 이의 제조 방법
CN113192837A (zh) * 2021-03-24 2021-07-30 上海华虹宏力半导体制造有限公司 闪存存储器及其制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000286348A (ja) * 1999-03-29 2000-10-13 Sanyo Electric Co Ltd 不揮発性半導体記憶装置
CN102446552A (zh) * 2010-10-08 2012-05-09 台湾积体电路制造股份有限公司 存储器元件和快闪存储器阵列读取操作方法及其结构
US20160233224A1 (en) * 2015-02-05 2016-08-11 Conversant Intellectual Property Management Inc. Access Transistor of a Nonvolatile Memory Device and Method for Fabricating Same
US20170012049A1 (en) * 2015-07-10 2017-01-12 Silicon Storage Technology, Inc. Split Gate Non-volatile Memory Cell Having A Floating Gate, Word Line, Erase Gate, And Method Of Manufacturing

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6475857B1 (en) * 2001-06-21 2002-11-05 Samsung Electronics Co., Ltd. Method of making a scalable two transistor memory device
JP4390452B2 (ja) * 2002-12-27 2009-12-24 Ｎｅｃエレクトロニクス株式会社 不揮発性メモリの製造方法
US7495958B2 (en) * 2006-11-06 2009-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. Program and erase methods and structures for byte-alterable flash memory
JP2010267341A (ja) * 2009-05-15 2010-11-25 Renesas Electronics Corp 半導体装置
US9184252B2 (en) * 2013-11-15 2015-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. Flash memory embedded with HKMG technology
US9825046B2 (en) * 2016-01-05 2017-11-21 Taiwan Semiconductor Manufacturing Co., Ltd. Flash memory device having high coupling ratio

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000286348A (ja) * 1999-03-29 2000-10-13 Sanyo Electric Co Ltd 不揮発性半導体記憶装置
CN102446552A (zh) * 2010-10-08 2012-05-09 台湾积体电路制造股份有限公司 存储器元件和快闪存储器阵列读取操作方法及其结构
US20160233224A1 (en) * 2015-02-05 2016-08-11 Conversant Intellectual Property Management Inc. Access Transistor of a Nonvolatile Memory Device and Method for Fabricating Same
US20170012049A1 (en) * 2015-07-10 2017-01-12 Silicon Storage Technology, Inc. Split Gate Non-volatile Memory Cell Having A Floating Gate, Word Line, Erase Gate, And Method Of Manufacturing

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107393926A (zh) * 2017-08-09 2017-11-24 上海华虹宏力半导体制造有限公司 闪存单元、闪存阵列及其操作方法
CN107393926B (zh) * 2017-08-09 2020-07-31 上海华虹宏力半导体制造有限公司 闪存单元、闪存阵列及其操作方法
CN107658301A (zh) * 2017-09-26 2018-02-02 上海华虹宏力半导体制造有限公司 闪存单元、闪存阵列及其操作方法
CN107658301B (zh) * 2017-09-26 2020-07-31 上海华虹宏力半导体制造有限公司 闪存单元、闪存阵列及其操作方法
CN108878436A (zh) * 2018-06-29 2018-11-23 上海华虹宏力半导体制造有限公司 闪存的操作方法
CN110010610A (zh) * 2019-04-19 2019-07-12 上海华虹宏力半导体制造有限公司 分栅快闪存储器及其形成方法

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