CN108878436A - 闪存的操作方法 - Google Patents
闪存的操作方法 Download PDFInfo
- Publication number
- CN108878436A CN108878436A CN201810696502.0A CN201810696502A CN108878436A CN 108878436 A CN108878436 A CN 108878436A CN 201810696502 A CN201810696502 A CN 201810696502A CN 108878436 A CN108878436 A CN 108878436A
- Authority
- CN
- China
- Prior art keywords
- grid
- flash memory
- polysilicon
- voltage
- operating method
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000011017 operating method Methods 0.000 title claims abstract description 42
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 80
- 229920005591 polysilicon Polymers 0.000 claims abstract description 80
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 37
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 37
- 239000010703 silicon Substances 0.000 claims abstract description 37
- 239000013078 crystal Substances 0.000 claims abstract description 35
- 230000008878 coupling Effects 0.000 claims abstract description 22
- 238000010168 coupling process Methods 0.000 claims abstract description 22
- 238000005859 coupling reaction Methods 0.000 claims abstract description 22
- 230000005641 tunneling Effects 0.000 claims abstract description 19
- 239000004065 semiconductor Substances 0.000 claims description 33
- 239000000758 substrate Substances 0.000 claims description 32
- 239000000463 material Substances 0.000 claims description 12
- 238000002347 injection Methods 0.000 claims description 5
- 239000007924 injection Substances 0.000 claims description 5
- 230000005611 electricity Effects 0.000 claims description 4
- 150000004767 nitrides Chemical class 0.000 claims description 4
- 230000006399 behavior Effects 0.000 claims 2
- 239000004020 conductor Substances 0.000 claims 1
- 239000000203 mixture Substances 0.000 claims 1
- 230000003647 oxidation Effects 0.000 claims 1
- 238000007254 oxidation reaction Methods 0.000 claims 1
- 230000006872 improvement Effects 0.000 description 15
- 238000000034 method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000009467 reduction Effects 0.000 description 2
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
Landscapes
- Non-Volatile Memory (AREA)
Abstract
本发明公开了一种闪存的操作方法，闪存的存储单元包括横向依次排列的漏区、第一栅极结构、第二栅极结构、第三栅极结构和源区；第一栅极结构由第一栅介质层和多晶硅选择栅叠加而成；第二栅极结构由第二栅介质层和多晶硅浮栅叠加而成；第三栅极结构由第三栅介质层和多晶硅擦除栅叠加而成。读操作包括：在多晶硅选择栅上加第一正电压使第一栅极结构所覆盖的区域的沟道导通；漏区加大于源区的电压使所述沟道区表面的沟道导通使形成源漏电流；多晶硅擦除栅上加小于擦除电压第二正电压，第二正电压通过耦合区域的耦合减少隧穿介质层和第二栅介质层中俘获电子对读取电流窗口的影响。本发明能增加读取电流窗口，还能增加电源的稳压电容。
Description
技术领域
本发明涉及一种半导体集成电路的操作方法，特别是涉及一种闪存的操作方法。
背景技术
如图1所示，是现有闪存的结构示意图，现有闪存的存储单元包括：第一栅极结构、第二栅极结构、第三栅极结构、源区10和漏区11。
所述第一栅极结构由形成于半导体衬底1表面的第一栅介质层2和多晶硅选择栅3叠加而成。
所述第二栅极结构由形成于半导体衬底1表面的第二栅介质层4和多晶硅浮栅5叠加而成。
所述第三栅极结构由形成于半导体衬底1表面的第三栅介质层6和多晶硅擦除栅7叠加而成。
所述多晶硅浮栅5的第二侧面和所述多晶硅擦除栅7的第一侧面之间具有耦合区域，在所述耦合区域中设置有隔离所述多晶硅浮栅5和所述多晶硅擦除栅7的隧穿介质层8，所述多晶硅擦除栅7通过所述耦合区域擦除所述多晶硅浮栅5中的电子。
所述源区10位于所述第三栅极结构的底部，所述漏区11位于所述第一栅极结构的第一侧面外的所述半导体衬底1表面上且所述漏区11和所述第一栅极结构的第一侧面自对准。由位于所述源区10和所述漏区11之间的所述半导体衬底1组成沟道区。
两个所述存储单元组成一个存储单元组合，所述存储单元组合中所述第三栅极结构和所述源区10为两个对应的所述存储单元共用。
在所述耦合区域处，所述多晶硅浮栅5的顶部具有尖端结构。
所述多晶硅浮栅5的顶部覆盖有第四介质层9。
所述第一栅极结构的第一侧面形成有侧墙12。
所述第一栅介质层2、所述第二栅介质层4、所述第三栅介质层6和所述隧穿介质层8的材料都为氧化物。所述侧墙12的材料包括氧化物或氮化物。所述第四介质层9的材料为氧化物。
所述源区10连接到源极线，所述漏区11连接到位线，所述多晶硅选择栅3连接到字线，所述多晶硅擦除栅7连接到擦除线。
现有闪存的操作方法包括擦除(Erase)，写入也即编程(Program)和读取(Read)，现有操作方法按照表一所示的电压值进行。
表一
| 操作 | EG(V) | WL(V) | SL(V) | BL(V) | Sub(V) |
| 擦除 | 12 | 0 | 0 | 0 | 0 |
| 写入 | 6 | 1 | 6 | Vdp | 0 |
| 读取 | 0 | 1.5 | 0 | 0.8 | 0 |
表一中，EG表示所述多晶硅擦除栅7的电压，WL表示字线即所述多晶硅选择栅3的电压，SL表示所述源区10的电压，BL表示所述漏区11的电压，Sub表示所述半导体衬底1的电压。
结合图1所示可知，在擦除的操作步骤中，在所述多晶硅擦除栅7上加擦除电压即表一中EG对应的12V，所述多晶硅选择栅3、所述源区10、所述漏区11和所述半导体衬底1电极都加0V电压。这时，存储在所述多晶硅浮栅5上的电子会通过所述隧穿介质层8进入到所述多晶硅擦除栅7中实现擦除；同时在擦除过程中，所述隧穿介质层8会有一定的几率俘获电子，从而是擦除不完全，并最终影响器件的读取电流窗口。
所述闪存的操作方法中的写入操作的步骤包括：在所述多晶硅选择栅3上加第三正电压即表一中WL对应的1V使所述第一栅极结构所覆盖的区域的沟道导通。
所述源区10加第四正电压即表一中SL对应的6V，所述多晶硅擦除栅7也加所述第四正电压使所述多晶硅擦除栅7和底部的所述源区10的电压相同。
所述漏区11加漏编程电压即表一中BL对应的Vdp，所述漏编程电压和所述第四正电压使所述多晶硅浮栅5的第一侧面的底部发生热电子注入实现编程。热电子注入会穿过所述第二栅介质层4，使得所述第二栅介质层4有一定的几率俘获电子，从而也会影响器件的读取电流窗口。
所述闪存的操作方法中的读操作的步骤包括：
所述漏区11的电压即BL对应的电压大于所述源区10的电压即SL对应的电压使所述沟道区表面的沟道导通使形成源漏电流；表一中BL的电压为0.8V，SL的电压为0V。
在所述多晶硅选择栅3上加第一正电压即表一中WL对应的电压使所述第一栅极结构所覆盖的区域的沟道导通。表一中，WL的电压为1.5V。所述多晶硅擦除栅7的电压即EG的电压为0V，所述半导体衬底1即Sub的电压也为0V。
由于现有操作方法会使得所述第二栅介质层4和所述隧穿介质层8都会俘获一定的电子，从而会影响器件的读取电流窗口。
发明内容
本发明所要解决的技术问题是提供一种闪存的操作方法，能增加读取电流的窗口。
为解决上述技术问题，本发明提供的闪存的操作方法的闪存的存储单元包括：第一栅极结构、第二栅极结构、第三栅极结构、源区和漏区。
所述第一栅极结构由形成于半导体衬底表面的第一栅介质层和多晶硅选择栅叠加而成。
所述第二栅极结构由形成于半导体衬底表面的第二栅介质层和多晶硅浮栅叠加而成。
所述第三栅极结构由形成于半导体衬底表面的第三栅介质层和多晶硅擦除栅叠加而成。
所述多晶硅浮栅的第二侧面和所述多晶硅擦除栅的第一侧面之间具有耦合区域，在所述耦合区域中设置有隔离所述多晶硅浮栅和所述多晶硅擦除栅的隧穿介质层，所述多晶硅擦除栅通过所述耦合区域擦除所述多晶硅浮栅中的电子。
所述源区位于所述第三栅极结构的底部，所述漏区位于所述第一栅极结构的第一侧面外的所述半导体衬底表面上且所述漏区和所述第一栅极结构的第一侧面自对准。由位于所述源区和所述漏区之间的所述半导体衬底组成沟道区。
所述闪存的操作方法中的读操作的步骤包括：
在所述多晶硅选择栅上加第一正电压使所述第一栅极结构所覆盖的区域的沟道导通。
所述漏区加大于所述源区的电压使所述沟道区表面的沟道导通使形成源漏电流；
所述多晶硅擦除栅上加第二正电压，所述第二正电压小于擦除电压，所述第二正电压通过所述耦合区域的耦合减少所述隧穿介质层和所述第二栅介质层中俘获电子对读取电流窗口的影响，从而增加读取电流窗口。
进一步的改进是，两个所述存储单元组成一个存储单元组合，所述存储单元组合中所述第三栅极结构和所述源区为两个对应的所述存储单元共用。
进一步的改进是，在所述耦合区域处，所述多晶硅浮栅的顶部具有尖端结构。
进一步的改进是，所述多晶硅浮栅的顶部覆盖有第四介质层。
进一步的改进是，所述第一栅极结构的第一侧面形成有侧墙。
进一步的改进是，所述源区连接到源极线，所述漏区连接到位线，所述多晶硅选择栅连接到字线，所述多晶硅擦除栅连接到擦除线。
进一步的改进是，所述闪存的操作方法中的擦除操作的步骤包括：
在所述多晶硅擦除栅上加擦除电压，所述多晶硅选择栅、所述源区、所述漏区和所述半导体衬底电极都加0V电压。
进一步的改进是，所述闪存的操作方法中的写入操作的步骤包括：
在所述多晶硅选择栅上加第三正电压使所述第一栅极结构所覆盖的区域的沟道导通。
所述源区加第四正电压，所述多晶硅擦除栅也加所述第四正电压使所述多晶硅擦除栅和底部的所述源区的电压相同。
所述漏区加漏编程电压，所述漏编程电压和所述第四正电压使所述多晶硅浮栅的第一侧面的底部发生热电子注入实现编程。
进一步的改进是，所述第二正电压等于所述第一正电压。
进一步的改进是，所述读操作中，所述第一正电压为1.5V，所述源区所加电压为0V，所述漏区所加电压为0.8V，所述半导体衬底所加电压为0V，所述第二正电压为1.5V。
进一步的改进是，所述擦除操作中，所述擦除电压为12V。
进一步的改进是，所述写入操作中，所述第三正电压为1V，所述第四正电压为6V，所述半导体衬底电压为0V。
进一步的改进是，所述第一栅介质层、所述第二栅介质层、所述第三栅介质层和所述隧穿介质层的材料都为氧化物。
进一步的改进是，所述侧墙的材料包括氧化物或氮化物。
进一步的改进是，所述第四介质层的材料为氧化物。
本发明对具有分离栅极的闪存的操作方法中的读操作进行了特别的设置，针对分离栅极中多晶硅选择栅、多晶硅浮栅和多晶硅擦除栅为横向排列的分离结构，以及多晶硅浮栅底部的第二栅介质层以及和多晶硅擦除栅之间的隧穿介质层中有可能俘获电子而使器件读取电流窗口变小的缺点，本发明在不改变其它读取条件下，仅增加了多晶硅擦除栅的电压设置，通过加入多晶硅擦除栅，能将多晶硅擦除栅上的电压耦合到多晶硅浮栅上，抵消第二栅介质层和隧穿介质层俘获电子对读取电流窗口减小的影响，从而能增加读取电流窗口。
另外，本发明通过在读取操作中增加多晶硅擦除栅电压的设置，还能增加电源的稳压电容。
本发明在读取操作中增加设置的第二正电压小于擦除电压且能直接取为和多晶硅选择栅上所加第一正电压相同，故本发明的第二正电压实现简单，不需要增加其它电压值。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有闪存的结构示意图。
具体实施方式
如图1所示，是现有闪存的结构示意图，本发明实施例方法仅是对闪存的操作方法进行改进，不对闪存的结构进行改进，故闪存的结构是现有闪存的结构，本发明实施例闪存的操作方法的闪存的存储单元包括：第一栅极结构、第二栅极结构、第三栅极结构、源区10和漏区11。
所述第一栅极结构由形成于半导体衬底1表面的第一栅介质层2和多晶硅选择栅3叠加而成。
所述第二栅极结构由形成于半导体衬底1表面的第二栅介质层4和多晶硅浮栅5叠加而成。
所述第三栅极结构由形成于半导体衬底1表面的第三栅介质层6和多晶硅擦除栅7叠加而成。
所述多晶硅浮栅5的第二侧面和所述多晶硅擦除栅7的第一侧面之间具有耦合区域，在所述耦合区域中设置有隔离所述多晶硅浮栅5和所述多晶硅擦除栅7的隧穿介质层8，所述多晶硅擦除栅7通过所述耦合区域擦除所述多晶硅浮栅5中的电子。
所述源区10位于所述第三栅极结构的底部，所述漏区11位于所述第一栅极结构的第一侧面外的所述半导体衬底1表面上且所述漏区11和所述第一栅极结构的第一侧面自对准。由位于所述源区10和所述漏区11之间的所述半导体衬底1组成沟道区。
两个所述存储单元组成一个存储单元组合，所述存储单元组合中所述第三栅极结构和所述源区10为两个对应的所述存储单元共用。
在所述耦合区域处，所述多晶硅浮栅5的顶部具有尖端结构。
所述多晶硅浮栅5的顶部覆盖有第四介质层9。
所述第一栅极结构的第一侧面形成有侧墙12。
所述第一栅介质层2、所述第二栅介质层4、所述第三栅介质层6和所述隧穿介质层8的材料都为氧化物。所述侧墙12的材料包括氧化物或氮化物。所述第四介质层9的材料为氧化物。
所述源区10连接到源极线，所述漏区11连接到位线，所述多晶硅选择栅3连接到字线，所述多晶硅擦除栅7连接到擦除线。
所述闪存的操作方法中的读操作的步骤包括：
在所述多晶硅选择栅3上加第一正电压使所述第一栅极结构所覆盖的区域的沟道导通。
所述漏区11加大于所述源区10的电压使所述沟道区表面的沟道导通使形成源漏电流；
所述多晶硅擦除栅7上加第二正电压，所述第二正电压小于擦除电压，所述第二正电压通过所述耦合区域的耦合减少所述隧穿介质层8和所述第二栅介质层4中俘获电子对读取电流窗口的影响，从而增加读取电流窗口。
本发明实施例方法中，所述第二正电压等于所述第一正电压。
所述闪存的操作方法中的擦除操作的步骤包括：
在所述多晶硅擦除栅7上加擦除电压，所述多晶硅选择栅3、所述源区10、所述漏区11和所述半导体衬底1电极都加0V电压。
所述闪存的操作方法中的写入操作的步骤包括：
在所述多晶硅选择栅3上加第三正电压使所述第一栅极结构所覆盖的区域的沟道导通。
所述源区10加第四正电压，所述多晶硅擦除栅7也加所述第四正电压使所述多晶硅擦除栅7和底部的所述源区10的电压相同。
所述漏区11加漏编程电压，所述漏编程电压和所述第四正电压使所述多晶硅浮栅5的第一侧面的底部发生热电子注入实现编程。
现以一个具有具体数值的操作方法说明如下，具体数值请参考表二所示：
所述读操作中，所述第一正电压为1.5V，所述源区10所加电压为0V，所述漏区11所加电压为0.8V，所述半导体衬底1所加电压为0V，所述第二正电压为1.5V。
所述擦除操作中，所述擦除电压为12V。
所述写入操作中，所述第三正电压为1V，所述第四正电压为6V，所述半导体衬底1电压为0V。
表二
| 操作 | EG(V) | WL(V) | SL(V) | BL(V) | Sub(V) |
| 擦除 | 12 | 0 | 0 | 0 | 0 |
| 写入 | 6 | 1 | 6 | Vdp | 0 |
| 读取 | 1.5 | 1.5 | 0 | 0.8 | 0 |
表二中，EG表示所述多晶硅擦除栅7的电压，WL表示字线即所述多晶硅选择栅3的电压，SL表示所述源区10的电压，BL表示所述漏区11的电压，Sub表示所述半导体衬底1的电压。
本发明实施例对具有分离栅极的闪存的操作方法中的读操作进行了特别的设置，针对分离栅极中多晶硅选择栅3、多晶硅浮栅5和多晶硅擦除栅7为横向排列的分离结构，以及多晶硅浮栅5底部的第二栅介质层4以及和多晶硅擦除栅7之间的隧穿介质层8中有可能俘获电子而使器件读取电流窗口变小的缺点，本发明实施例在不改变其它读取条件下，仅增加了多晶硅擦除栅7的电压设置，通过加入多晶硅擦除栅7，能将多晶硅擦除栅7上的电压耦合到多晶硅浮栅5上，抵消第二栅介质层4和隧穿介质层8俘获电子对读取电流窗口减小的影响，从而能增加读取电流窗口。
另外，本发明实施例通过在读取操作中增加多晶硅擦除栅7电压的设置，还能增加电源的稳压电容。
本发明实施例在读取操作中增加设置的第二正电压小于擦除电压且能直接取为和多晶硅选择栅3上所加第一正电压相同，故本发明的第二正电压实现简单，不需要增加其它电压值。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (15)
1.一种闪存的操作方法，其特征在于：
闪存的存储单元包括：第一栅极结构、第二栅极结构、第三栅极结构、源区和漏区；
所述第一栅极结构由形成于半导体衬底表面的第一栅介质层和多晶硅选择栅叠加而成；
所述第二栅极结构由形成于半导体衬底表面的第二栅介质层和多晶硅浮栅叠加而成；
所述第三栅极结构由形成于半导体衬底表面的第三栅介质层和多晶硅擦除栅叠加而成；
所述多晶硅浮栅的第二侧面和所述多晶硅擦除栅的第一侧面之间具有耦合区域，在所述耦合区域中设置有隔离所述多晶硅浮栅和所述多晶硅擦除栅的隧穿介质层，所述多晶硅擦除栅通过所述耦合区域擦除所述多晶硅浮栅中的电子；
所述源区位于所述第三栅极结构的底部，所述漏区位于所述第一栅极结构的第一侧面外的所述半导体衬底表面上且所述漏区和所述第一栅极结构的第一侧面自对准；由位于所述源区和所述漏区之间的所述半导体衬底组成沟道区；
所述闪存的操作方法中的读操作的步骤包括：
在所述多晶硅选择栅上加第一正电压使所述第一栅极结构所覆盖的区域的沟道导通；
所述漏区加大于所述源区的电压使所述沟道区表面的沟道导通使形成源漏电流；
所述多晶硅擦除栅上加第二正电压，所述第二正电压小于擦除电压，所述第二正电压通过所述耦合区域的耦合减少所述隧穿介质层和所述第二栅介质层中俘获电子对读取电流窗口的影响，从而增加读取电流窗口。
2.如权利要求1所述的闪存的操作方法，其特征在于：两个所述存储单元组成一个存储单元组合，所述存储单元组合中所述第三栅极结构和所述源区为两个对应的所述存储单元共用。
3.如权利要求1所述的闪存的操作方法，其特征在于：在所述耦合区域处，所述多晶硅浮栅的顶部具有尖端结构。
4.如权利要求1所述的闪存的操作方法，其特征在于：所述多晶硅浮栅的顶部覆盖有第四介质层。
5.如权利要求2所述的闪存的操作方法，其特征在于：所述第一栅极结构的第一侧面形成有侧墙。
6.如权利要求1所述的闪存的操作方法，其特征在于：所述源区连接到源极线，所述漏区连接到位线，所述多晶硅选择栅连接到字线，所述多晶硅擦除栅连接到擦除线。
7.如权利要求1所述的闪存的操作方法，其特征在于：所述闪存的操作方法中的擦除操作的步骤包括：
在所述多晶硅擦除栅上加擦除电压，所述多晶硅选择栅、所述源区、所述漏区和所述半导体衬底电极都加0V电压。
8.如权利要求7所述的闪存的操作方法，其特征在于：所述闪存的操作方法中的写入操作的步骤包括：
在所述多晶硅选择栅上加第三正电压使所述第一栅极结构所覆盖的区域的沟道导通；
所述源区加第四正电压，所述多晶硅擦除栅也加所述第四正电压使所述多晶硅擦除栅和底部的所述源区的电压相同；
所述漏区加漏编程电压，所述漏编程电压和所述第四正电压使所述多晶硅浮栅的第一侧面的底部发生热电子注入实现编程。
9.如权利要求8所述的闪存的操作方法，其特征在于：所述第二正电压等于所述第一正电压。
10.如权利要求9所述的闪存的操作方法，其特征在于：所述读操作中，所述第一正电压为1.5V，所述源区所加电压为0V，所述漏区所加电压为0.8V，所述半导体衬底所加电压为0V，所述第二正电压为1.5V。
11.如权利要求10所述的闪存的操作方法，其特征在于：所述擦除操作中，所述擦除电压为12V。
12.如权利要求10所述的闪存的操作方法，其特征在于：所述写入操作中，所述第三正电压为1V，所述第四正电压为6V，所述半导体衬底电压为0V。
13.如权利要求1所述的闪存的操作方法，其特征在于：所述第一栅介质层、所述第二栅介质层、所述第三栅介质层和所述隧穿介质层的材料都为氧化物。
14.如权利要求5所述的闪存的操作方法，其特征在于：所述侧墙的材料包括氧化物或氮化物。
15.如权利要求4所述的闪存的操作方法，其特征在于：所述第四介质层的材料为氧化物。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810696502.0A CN108878436A (zh) | 2018-06-29 | 2018-06-29 | 闪存的操作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810696502.0A CN108878436A (zh) | 2018-06-29 | 2018-06-29 | 闪存的操作方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN108878436A true CN108878436A (zh) | 2018-11-23 |
Family
ID=64297232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201810696502.0A Pending CN108878436A (zh) | 2018-06-29 | 2018-06-29 | 闪存的操作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN108878436A (zh) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000286348A (ja) * | 1999-03-29 | 2000-10-13 | Sanyo Electric Co Ltd | 不揮発性半導体記憶装置 |
| CN104995687A (zh) * | 2013-03-14 | 2015-10-21 | 硅存储技术公司 | 低漏电流低阈值电压分离栅闪存单元操作 |
| CN107017259A (zh) * | 2017-04-14 | 2017-08-04 | 上海华虹宏力半导体制造有限公司 | 闪存结构、存储阵列及其制作方法 |
| CN107851657A (zh) * | 2015-07-10 | 2018-03-27 | 硅存储技术公司 | 具有浮栅、字线、擦除栅的分裂栅非易失性存储器单元 |
-
2018
- 2018-06-29 CN CN201810696502.0A patent/CN108878436A/zh active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000286348A (ja) * | 1999-03-29 | 2000-10-13 | Sanyo Electric Co Ltd | 不揮発性半導体記憶装置 |
| CN104995687A (zh) * | 2013-03-14 | 2015-10-21 | 硅存储技术公司 | 低漏电流低阈值电压分离栅闪存单元操作 |
| CN107851657A (zh) * | 2015-07-10 | 2018-03-27 | 硅存储技术公司 | 具有浮栅、字线、擦除栅的分裂栅非易失性存储器单元 |
| CN107017259A (zh) * | 2017-04-14 | 2017-08-04 | 上海华虹宏力半导体制造有限公司 | 闪存结构、存储阵列及其制作方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8861273B2 (en) | Bandgap engineered charge trapping memory in two-transistor nor architecture | |
| TWI427706B (zh) | 具有奈米柱之半導體裝置及其方法 | |
| US11063772B2 (en) | Multi-cell per bit nonvolatile memory unit | |
| KR100528856B1 (ko) | 불휘발성 반도체 기억장치 | |
| TW512495B (en) | Nonvolatile semiconductor memory device, process of manufacturing the same and method of operating the same | |
| CN104752435B (zh) | 半导体器件 | |
| CN103035650A (zh) | 半导体装置以及半导体装置的制造方法 | |
| US9177649B2 (en) | Flash memory circuit | |
| US20090080250A1 (en) | Nonvolatile semiconductor storage device and operation method thereof | |
| JPH0770626B2 (ja) | 不揮発性メモリ−・セル | |
| CN105051903B (zh) | 具有低电压读取路径及高电压擦除/写入路径的eeprom存储器单元 | |
| CN103811053A (zh) | 非挥发性动态随机存取存储器装置、方法及单元阵列 | |
| US7449744B1 (en) | Non-volatile electrically alterable memory cell and use thereof in multi-function memory array | |
| US10797063B2 (en) | Single-poly nonvolatile memory unit | |
| US10008267B2 (en) | Method for operating flash memory | |
| US7348625B2 (en) | Semiconductor device and method of manufacturing the same | |
| KR100241524B1 (ko) | 플래쉬 메모리 셀 | |
| JP3249811B1 (ja) | 半導体記憶装置、その製造方法及び半導体記憶装置の駆動方法 | |
| CN108878436A (zh) | 闪存的操作方法 | |
| TW565932B (en) | Flash memory cell with buried floating gate and method for operating such a flash memory cell | |
| JP4854375B2 (ja) | 半導体記憶装置及びその製造方法、並びに携帯電子機器 | |
| US8379431B2 (en) | Semiconductor memory device and writing method thereof | |
| US6642571B2 (en) | Nonvolatile semiconductor memory | |
| US7262993B2 (en) | Nonvolatile semiconductor memory device | |
| TW424327B (en) | Semiconductor memory device equipped with access circuit for performing access control of flash memory |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20181123 |
|
| RJ01 | Rejection of invention patent application after publication |