CN111183521B - 具有包含高能带隙材料的串驱动器的装置和系统以及形成方法 - Google Patents

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Abstract

一种装置包含串驱动器，所述串驱动器包括位于漏极区与源极区之间的沟道区。所述沟道区、所述漏极区和所述源极区中的至少一个包括高能带隙材料。栅极区与所述高能带隙材料相邻并间隔开。所述串驱动器被配置用于与电荷储存装置阵列(例如，2D NAND或3D NAND)相关联的高压操作。公开了包含所述串驱动器的另外的装置和系统(例如，非易失性存储器系统)以及形成所述串驱动器的方法。

Description

具有包含高能带隙材料的串驱动器的装置和系统以及形成 方法
优先权要求
本申请根据35U.S.C.§119(e)要求于2017年8月29日提交的美国临时专利申请序列号62/551,353的权益，所述美国临时专利申请的公开内容通过引用整体并入本文。本申请还要求于2018年8月23日提交的针对“具有包含高能带隙材料的串驱动器的装置和系统以及形成方法(DEVICES AND SYSTEMS WITH STRING DRIVERS INCLUDING HIGH BAND GAPMATERIAL AND METHODS OF FORMATION)”的美国专利申请序列号16/110,217的优先权，所述美国专利申请是前述美国临时专利申请的非临时的转换。
技术领域
在各个实施例中，本公开总体上涉及具有非易失性存储器的装置。更具体地说，本公开涉及具有与至少一个串驱动器可操作连通的NAND闪速存储器阵列的装置。
背景技术
存储器为电子系统提供数据存储。闪速存储器是各种存储器类型之一，并且大量用于现代计算机和装置中。典型的闪速存储器可以包含具有大量以行和列布置的电荷储存装置(例如，存储器单元，例如，非易失性存储器单元)的存储器阵列。在NAND架构类型的闪速存储器中，以列布置的存储装置串联耦接，并且所述列的第一存储装置耦接到位线。在“二维NAND”(其在本文中也可以称为“2D NAND”)中，存储装置沿着水平表面以行和列的方式布置。在“三维NAND”(其在本文中也可以称为“3D NAND”)——一种类型的竖直存储器——中，不仅存储装置以行和列的方式布置成水平阵列，而且水平阵列的层彼此上下堆叠，以提供存储装置的“三维阵列”。
在3D NAND中，也可以称为“字线”的存取线可以各自可操作地连接对应于三维阵列的相应层的存储装置。在2D NAND中，存取线可以可操作地连接对应于二维阵列的行或列的存储装置。在2D NAND或3D NAND中，串驱动器可以与存取线可操作连通。也就是说，串驱动器驱动存取线(例如，字线)电压以对阵列的电荷储存装置进行写入或读取。可以通过对每个电荷储存装置的浮栅进行充电来对所述装置进行电编程，并且充电至少部分地通过串驱动器的操作来控制。
NAND阵列的串驱动器在高压下(即，在高于20V的电压下)操作。在高压下，可能难以提供满足期望标准的串驱动器，所述期望标准如高击穿电压(至少30V击穿电压)、相对低的带间泄漏和低碰撞电离泄漏、足够高的驱动电流、低浮体效应以及不过于复杂的相关联电路系统。在3D NAND阵列中，提供满足这些标准的串驱动器可能尤其具有挑战性，其中大量堆叠的层也使串驱动器的可扩展性变得重要。串驱动器的常规结构和材料通常需要较大的尺寸(例如，长横向双扩散偏移(例如，至少约1.0微米(至少约1.0μm)的LDD偏移)或愈加复杂的结构或电路系统(例如，每沟道区多个栅极)来适应高压操作。因此，对于非易失性存储器阵列的高压操作，串驱动器的结构和材料提出的挑战仍在持续。
发明内容
公开了一种装置，所述装置包括串驱动器。所述串驱动器包括位于漏极区与源极区之间的沟道区。所述沟道区、所述漏极区或所述源极区中的至少一个包括高能带隙材料。栅极区与所述高能带隙材料相邻并间隔开。
还公开了一种装置，所述装置包括电荷储存装置阵列。所述装置还包括与所述电荷储存装置阵列可操作连通的存取线。串驱动器与所述存取线中的至少一条存取线可操作连通。所述串驱动器包括包含高能带隙材料的漏极区和源极区。所述串驱动器还包括包含所述高能带隙材料或低能带隙材料的至少一个沟道区。所述至少一个沟道区在所述漏极区与所述源极区之间延伸。
此外，公开了一种系统，所述系统包括非易失性存储器装置阵列。至少一个串驱动器与所述阵列可操作连通。所述串驱动器包括高能带隙材料。至少一个外围装置与所述非易失性存储器装置阵列可操作连通。所述至少一个外围装置包括与所述至少一个串驱动器可操作连通的电路系统。
进一步地，公开了一种形成装置的串驱动器的方法。所述方法包括形成高能带隙材料。在所述高能带隙材料附近形成介电材料。在所述介电材料附近形成导电材料的区。所述导电材料的所述区与所述高能带隙材料间隔开至少所述介电材料。
附图说明
图1是根据本公开的实施例的串驱动器的横截面立视示意图，其中高能带隙材料占据中心部分并且串驱动器被配置用于可操作地连接到3D NAND阵列中的电荷储存装置。
图2是根据本公开的实施例的串驱动器的横截面立视示意图，其中高能带隙材料包绕中心部分并且串驱动器被配置用于可操作地连接到3D NAND阵列中的电荷储存装置。
图3是根据本公开的实施例的串驱动器的横截面立视示意图，其中多种高能带隙材料包绕中心部分并且串驱动器被配置用于可操作地连接到3D NAND阵列中的电荷储存装置。
图4是根据本公开的实施例的串驱动器的横截面立视示意图，其中高能带隙材料形成水平沟道区并且串驱动器被配置用于可操作地连接到阵列(例如，2D NAND阵列或3DNAND阵列)中的电荷储存装置。
图5是根据本公开的实施例的串驱动器的横截面立视示意图，其中高能带隙材料和低能带隙材料形成水平沟道区并且串驱动器被配置用于可操作地连接到阵列(例如，2DNAND阵列或3D NAND阵列)中的电荷储存装置。
图6到11是用于制造图1的串驱动器的各个处理阶段期间的横截面立视示意图。
图12和13是用于制造图2的串驱动器的各个处理阶段期间的横截面立视示意图，其中图12和13的阶段在图6到10的阶段之后。
图14到17是用于制造图3的串驱动器的各个处理阶段期间的横截面立视示意图，其中图14到17的阶段在图6到9的阶段之后。
图18到20是用于制造图4的串驱动器的各个处理阶段期间的横截面立视示意图。
图21到24是用于制造图5的串驱动器的各个处理阶段期间的横截面立视示意图。
图25是沿截面线A-A截取的图1的串驱动器的横截面俯视平面示意图。
图26是根据本公开的实施例的串驱动器的横截面俯视平面示意图，其中串驱动器包含多个沟道材料柱，如图1的串驱动器的多个沟道材料柱。
图27是沿截面线B-B截取的图2的串驱动器的横截面俯视平面示意图。
图28是沿截面线C-C截取的图3的串驱动器的横截面俯视平面示意图。
图29是根据本公开的实施例的包含电荷储存装置阵列和串驱动器的半导体装置的简化框图。
图30是根据本公开的一或多个实施例实施的系统的简化框图。
具体实施方式
公开了包含串驱动器的装置和系统以及形成相关结构的方法。装置和系统的串驱动器包含串驱动器的沟道区中或周围的“高能带隙”材料。本文所使用的术语“高能带隙材料”意指并包含能带隙比多晶硅的能带隙大(例如，宽)(即，能带隙大于约1.12eV)的材料。高能带隙材料的能带隙可以为至少约1.5eV(例如，大于约1.5eV，例如，大于约3.0eV、至少约3.2eV、至少3.2eV)。高能带隙材料还可以具有高迁移率。本文所使用的“高迁移率”意指并包含大于约5cm2/V·s(例如，至少约10cm2/V·s，例如，10cm2/V·s到约50cm2/V·s，例如，大于约15cm2/V·s)的迁移率。因此，高能带隙材料的迁移率可以比多晶硅(其迁移率为约5cm2/V·s到约15cm2/V·s)的迁移率高。
在沟道区使用高能带隙和高迁移率材料或在沟道区周围使用高能带隙和高迁移率材料的情况下，结合所公开的结构的实施例的其它特征，可以形成紧凑型串驱动器，并且可以使串驱动器形成有复杂度与常规伴随电路系统相似或相同的伴随电路系统。例如，可以使用单个栅极区，并且沟道区与漏极/源极区之间的横向双扩散偏移区(即，使漏极/源极区与栅极偏移的区)可以较短(例如，小于0.20微米(小于0.20μm)，例如，0微米(0μm)(其中沟道区可以接触漏极/源极区))。利用此类结构，可以最小化带间泄漏和碰撞电离泄漏，可以表现出高击穿电压(即，至少约30V的击穿电压)，同时仍然实现足够的驱动电流并且减少浮体效应(例如，显著少于1000个电子空穴对的电子空穴对，例如，约10个电子空穴对)。相对于常规串驱动器，还可以通过使用高能带隙材料来减小栅极-漏极拐角和栅极-源极拐角处的电场。
本文所使用的术语“衬底”意指并包含如存储器单元内的组件等组件被形成的基底材料或其它构造。衬底可以是半导体衬底、支撑结构上的基底半导体材料、金属电极或具有形成于其上的一或多种材料、一或多个结构或一或多个区的半导体衬底。衬底可以是常规的硅衬底或包含半导体材料的其它体衬底。本文所使用的术语“体衬底”不仅意指并包含硅晶圆，还意指并包含半导体上硅(“SOI”)衬底，如蓝宝石上硅(“SOS”)衬底或玻璃上硅(“SOG”)衬底、基底半导体基础上的外延硅层或其它半导体或光电子材料，如硅锗(Si1- xGex，其中x是例如介于0.2与0.8之间的摩尔分数)、锗(Ge)、砷化镓(GaAs)、氮化镓(GaN)或磷化铟(InP)等。此外，当在以下描述中引用“衬底”时，可能已经利用先前的工艺阶段在基底半导体结构或基础中形成了材料、区或结。
当提及材料、区或结构时，本文所使用的术语“前体”意指并指代要变换成所得材料、区或结构的材料、区或结构。例如但不限于，“前体材料”可以指要在最终区或结构的形成期间被图案化的材料。
当提及材料时，本文所使用的术语“无定形”意指并指代具有基本上非晶结构的材料。
本文所使用的术语“竖直”意指并包含垂直于相应区的宽度和长度的方向。“竖直”还可以意指并包含垂直于衬底的所引用材料或结构所处的主表面的方向。
本文所使用的术语“水平”意指并包含平行于相应区的宽度和长度中的至少一个的方向。“水平”还可以意指并包含平行于衬底的所引用材料或结构所处的主表面的方向。
本文所使用的术语“在...之间”是用于描述一种材料、一个区或一个子区相对于至少两种其它材料、至少两个其它区或至少两个其它子区的相对布置的空间相对术语。术语“在...之间”可以涵盖一种材料、一个区或一个子区被布置成与其它材料、区或子区直接相邻以及一种材料、一个区或一个子区被布置成与其它材料、区或子区间接相邻两者。
本文所使用的术语“接近”是用于描述一种材料、一个区或一个子区安置在另一种材料、另一个区或另一个子区附近的空间相对术语。术语“接近”包含布置成间接相邻、直接相邻和位于内部。
当位于数字之前时，本文所使用的术语“约”指代确切的所述数字、将四舍五入为所述数字的任何数字以及近似所述数字同时仍在操作上有效的其它数字。因此，对“约1.0微米”的长度的描述将包含确切的1.0微米的长度、处于0.5微米到1.4微米范围内的长度，以及近似1.0微米同时仍在操作上有效的其它数字。
本文所使用的将一个元件称为位于另一个元件“上”或“上方”意指并包含所述元件直接位于所述另一个元件的顶部、与所述另一个元件相邻(例如，侧向相邻、竖直相邻)、位于所述另一个元件下方或与所述另一个元件直接接触。其还包含元件间接位于所述另一个元件的顶部、与所述另一个元件间接相邻(例如，侧向相邻、竖直相邻)、间接位于所述另一个元件下方或间接位于所述另一个元件附近，其中其间存在其它元件。相比而言，当一个元件被称为“直接位于另一个元件上”或“与另一个元件直接相邻”时，不存在中间元件。
为了便于描述，本文所使用的其它空间相对术语，如“之下”、“下部”、“底部”、“之上”“上部”、“顶部”等可以用于描述如图所示的一个元件或特征与另一或多个元件或特征的关系。除非另有指定，否则除了图中描绘的朝向之外，空间相对术语旨在还涵盖材料的不同朝向。例如，如果将图中的材料倒置，则被描述为位于其它元件或特征“之下”或“下面”或“底部”的元件将朝向在所述其它元件或特征“之上”或“顶部”。因此，术语“之下”可以涵盖之上朝向和之下朝向两者，这取决于所述术语被使用的上下文，这对于本领域的普通技术人员来说是显而易见的。可以以其它方式(旋转90度、倒置等)朝向材料并且因此解释本文所使用的空间相对描述语。
本文所使用的术语“包括(comprises、comprising)”和/或“包含(includes、including)”指定所陈述的特征、区、阶段、操作、元件、材料、组件和/或组的存在，但不排除一或多个其它特征、区、阶段、操作、元件、材料、组件和/或其组的存在或添加。
本文所使用的“和/或”包含相关联列举项目中的一或多个相关联列举项目的任何和全部组合。
本文中所使用的单数形式“一个/一种(a、an)”和“所述(the)”旨在也包含复数形式，除非上下文另外明确指示。
本文呈现的图示并不旨在是任何特定材料、种类、结构、装置或系统的实际视图，而仅仅是用于描述本公开的实施例的理想化表示。
本文参考作为示意图的横截面图示描述了实施例。因此，应预计由于例如制造技术和/或公差产生的图示的形状变化。因此，本文所描述的实施例不应被解释为受限于所展示的特定形状或区，而是可以包含例如由制造技术产生的形状偏差。例如，被展示或描述为盒形的区可以具有粗的和/或非线性的特征。此外，可以对所展示的锐角进行四舍五入。因此，图中展示的材料、特征和区本质上是示意性的，并且其形状并不旨在展示材料、特征或区的精确形状，并且不限制本发明权利要求的范围。
以下描述提供了具体细节，如材料类型和处理条件，以提供对所公开的装置和方法的实施例的全面描述。然而，本领域的普通技术人员应当理解，可以在不采用这些具体细节的情况下实践装置和方法的实施例。实际上，可以结合行业中采用的常规的半导体制造技术来实践装置和方法的实施例。
本文所描述的制造工艺不形成用于处理半导体装置结构的完整工艺流程。工艺流程的剩余部分对于本领域的普通技术人员来说是已知的。因此，本文仅描述了理解发明装置和方法的实施例所必需的方法和半导体装置结构。
除非上下文另有说明，否则可以通过任何合适的技术形成本文所描述的材料，所述技术包含但不限于旋涂、毯式涂覆、化学气相沉积(“CVD”)、原子层沉积(“ALD”)、等离子体增强ALD、物理气相沉积(“PVD”)(例如，溅射)或外延生长。本领域的普通技术人员可以根据要形成的具体材料选择用于沉积或生长材料的技术。
除非上下文另有说明，否则可以通过任何合适的技术去除本文所描述的材料，所述技术包含但不限于蚀刻、离子铣削、研磨平坦化或其它已知方法。
现在参考附图，其中贯穿附图，相似的附图标记指代相似的组件。附图不一定按比例绘制。
图1展示了根据本公开的串驱动器100的实施例，所述串驱动器100被配置用于高压操作并且与电荷储存装置(例如，非易失性存储器装置，例如，NAND闪速存储器单元)的三维阵列可操作连通。串驱动器100可以位于阵列的电荷储存装置之上、之下或与所述电荷储存装置侧向相邻(图1中未示出)。
串驱动器100包含相对于衬底101的主表面102在一对电极112之间竖直延伸的柱部分110，所述一对电极中的一个电极为源电极并且另一个电极为漏电极。柱部分110包含位于漏极/源极区122之间的沟道区120，所述漏极/源极区各自与沟道区120偏移偏移区124(例如，横向双扩散(LDD)偏移)。
柱部分110包含位于沟道区120中或附近(例如，沟道区120中、偏移区124中和/或漏极/源极区122中)的高能带隙材料130。柱部分110的高能带隙材料130可以全部或部分呈晶态(例如，单晶态)或无定形态。
沟道区120中的高能带隙材料130可以是未掺杂的高能带隙材料131，所述高能带隙材料可以包括氧化锌、氧化铟镓锌、氧化铟锌、碳化硅、氧化锡或砷化镓中的一或多个，或基本上由其组成或由其组成。氧化铟镓锌可以呈无定形态。以上化合物的元素的相对化学计量可以不为1。因此，高能带隙材料130可以是能带隙大于1.12eV(例如，至少约1.5eV(例如，大于约1.5eV，例如，大于约3.0eV、至少约3.2eV、至少3.2eV))的半导体材料。
漏极/源极区122中的高能带隙材料130可以是掺杂的高能带隙材料132，在添加至少一种掺杂剂的情况下，所述高能带隙材料包括与未掺杂的高能带隙材料131相同的材料。所述至少一种掺杂剂可以是选自由铝(Al)和硅(Si)组成的组的n型掺杂剂。所述至少一种掺杂剂可以不包括磷(P)或砷(As)。因此，漏极/源极区122通过掺杂的高能带隙材料132的存在限定。
在沟道区120的未掺杂的高能带隙材料131与掺杂的高能带隙材料132之间，高能带隙材料130可以包含较少的掺杂(即，“较少掺杂的高能带隙材料”134)并限定偏移区124。例如，虽然掺杂的高能带隙材料132可以包含约1×1018at/cm3到约1×1021at/cm3的掺杂剂浓度，但“较少掺杂”的高能带隙材料可以包含小于约1×1017at/cm3的较低掺杂剂浓度。偏移区124可以包含至少一种掺杂剂的梯度，其中较高掺杂剂浓度邻近漏极/源极区122并且较低掺杂剂浓度邻近沟道区120。因此，偏移区124与沟道区120和漏极/源极区122中的每一个之间的边界不必沿着直线。
介电材料140包绕柱部分110，从而包围高能带隙材料130的侧壁。介电材料140使高能带隙材料130与邻近沟道区120的栅极区150间隔开。因此，高能带隙材料130可以位于介电材料140上(例如，与介电材料相邻、直接相邻、直接物理接触)。介电材料140可以包括至少一种电绝缘材料，例如，氧化物(例如，二氧化硅(SiO2))。
栅极区150可以包括导电材料(例如，导电金属(例如，钨(W))并且可以延伸沟道区120的高度并且部分地沿着偏移区124中的每个偏移区的高度延伸。尽管栅极区150被展示为具有刚好比所示电极112的宽度宽的外侧壁152，但是外侧壁152可以进一步远离柱部分110，例如，所述外侧壁可以延伸到串驱动器100的柱部分110中的另一个柱部分，如下文进一步讨论的。
因为在柱部分110中，在沟道区120中或周围使用了高能带隙材料130，所以偏移区124各自可以很短，即，小于0.20微米(小于0.20μm)(例如，约0.1μm到约0.15μm；或约0μm)，而不会在高压(例如，至少20V的电压)下操作串驱动器100时引起有害的带间泄漏、碰撞电离泄漏、栅极-漏极拐角和栅极-源极拐角处的电场以及浮体效应。与使用如硅或多晶硅等非高能带隙材料相比，较短的偏移区124还会降低柱部分110中的电阻，这使得在串驱动器100操作期间有足够的驱动电流通过串驱动器以与电荷储存装置阵列连通。
此外，沟道区120中或周围的高能带隙材料130实现了串驱动器100在高压下的操作，甚至在沟道区120附近只有单个栅极区(例如，栅极区150)的情况下，亦是如此。每个柱部分110仅包含单个栅极区150使串驱动器100能够与复杂度不如可以伴随沿沟道区具有多个栅极的串驱动器的电路系统的伴随电路系统一起操作。与沿沟道区具有多个栅极区和/或具有较长偏移区(例如，约1.0μm或更大的横向双扩散偏移)的串驱动器相比，单个栅极和长度较短的偏移区124还使得能够形成紧凑型柱部分110以及因此串驱动器100的剩余部分。利用紧凑型和不复杂的伴随电路系统，有益于将串驱动器100包含在具有大量层(例如，大于100个层，例如，介于100个层与约200个层之间)的3D NAND阵列中，其中每个层提供电荷储存装置的至少一个水平阵列。在一些实施例中，串驱动器100可以安置成与层的堆叠侧向相邻。
继续参考图1，串驱动器100的高能带隙材料130可以占据柱部分110的中心部分。例如，高能带隙材料130可以填充或基本上填充介电材料140之间的区域。
参考图2，串驱动器200可以包含占据柱部分210的中心部分的另一种介电材料260。沟道区220、漏极/源极区222和偏移区224可以包绕所述另一种介电材料260。与图1的串驱动器100一样，串驱动器200可以包含沟道区220、漏极/源极区222和偏移区224周围的介电材料140。所述另一种介电材料260可以包括电绝缘材料(例如，氧化物(例如，二氧化硅(SiO2))、空气)、基本上由其组成或由其组成，所述电绝缘材料可以与介电材料140相同或不同。再次，可以包含单个栅极(例如，栅极区150)，同时仍然使串驱动器200能够针对3DNAND阵列在高压下操作，同时具有上述优点。
参考图3，串驱动器300可以包含柱部分310中的多种高能带隙材料。例如，串驱动器300可以包含高能带隙材料330的外部子区(包含沟道区320中的未掺杂的高能带隙材料331、漏极/源极区322中的掺杂的高能带隙材料332以及偏移区324中的较少掺杂的高能带隙材料334)和另一种高能带隙材料330′的内部子区(包含沟道区320中的未掺杂的另一种高能带隙材料331′、漏极/源极区322中的掺杂的另一种高能带隙材料332′以及偏移区324中的较少掺杂的另一种高能带隙材料334′)。高能带隙材料330和所述另一种高能带隙材料330′中的每种高能带隙材料可以选自由以下组成的组：氧化锌、氧化铟镓锌、氧化铟锌、碳化硅、氧化锡和砷化镓。
例如，外部子区的高能带隙材料330可以包括先前提及的氧化物之一、基本上由其组成或由其组成，而所述另一种高能带隙材料330′可以是与高能带隙材料330的高能带隙材料不同的高能带隙材料(即，不同氧化物或相同氧化物但具有不同化学计量(例如，不同元素原子比)的高能带隙材料)，或者是非氧化物材料。外部子区的高能带隙材料330可以包括氧化物、基本上由其组成或由其组成，而内部子区的所述另一种高能带隙材料330′可以包括另一种不同的氧化物、基本上由其组成或由其组成。高能带隙材料330和所述另一种高能带隙材料330′两者都可以包括氧化物、基本上由其组成或由其组成，其中与内部子区的材料330′的氧化物相比，外部子区的高能带隙材料330的氧化物中的氧含量较低。外部子区的高能带隙材料330可以包括氧化物、基本上由其组成或由其组成，而内部子区的所述另一种高能带隙材料330′可以包括不同的氧化物、基本上由其组成或由其组成。
与仅包含一种高能带隙材料的结构相比，使用一种以上的高能带隙材料可以提高可靠性、减少泄漏并且提高迁移率。
所述多种高能带隙材料330、330′的每个子区(例如，膜)可以很薄(例如，限定几纳米(即，3纳米(3nm))到几十纳米(即，介于10纳米(10nm)与100纳米(100nm)之间)的厚度)。高能带隙材料330和所述另一种高能带隙材料330′可以限定相同或不同的厚度。
柱部分310之上和之下的电极——即，源极/漏极312——可以包含延伸到柱部分310中的侧壁接触延伸部分314。增加电极312的导电材料与所述另一种高能带隙材料330′之间的接触会促进电连通，从而与在没有侧壁接触延伸部分314的情况下所能实现的接触电阻相比，能够提高接触电阻。侧壁接触延伸部分314可以延伸经过栅极区150的上端/下端。所述另一种介电材料260可以占据柱部分310的位于电极312的侧壁接触延伸部分314之间的剩余部分。
图1到3的串驱动器100、200、300中的每个串驱动器被配置用于高压操作，并且与电荷储存装置的三维阵列(例如，三维非易失性存储器阵列，例如，3D NAND)可操作连通，同时具有以上关于图1的串驱动器100所讨论的优点。串驱动器100、200、300可以相对于3DNAND阵列的层(例如，100个以上的层)的堆叠侧向安置。在其它实施例中，串驱动器100、200、300可以安置在此类层的堆叠之上或之下。
高能带隙材料不仅有利于用于电荷储存装置的三维阵列(例如，三维非易失性存储器阵列，例如，3D NAND)的高压串驱动器中，还有利于用于电荷储存装置的二维阵列(例如，二维非易失性存储器阵列，例如，2D NAND)的高压串驱动器中。此类串驱动器可以安置成与电荷储存装置的水平阵列侧向相邻或者可以安置在水平阵列之上或之下。参考图4，展示了可以有利于在此类二维阵列或三维阵列中使用的串驱动器400。串驱动器400可以包含通过介电材料440与高能带隙材料430隔离的栅极区450。介电材料440可以在栅极区450之上、之下和侧面包围所述栅极区。因此，栅极区450可以为“浮栅”。另一种介电材料460位于高能带隙材料430之下。高能带隙材料430可以包括以上关于图1到3的高能带隙材料130、330所讨论的材料中的任何材料、基本上由其组成或由其组成。介电材料440和所述另一种介电材料460可以包括以上关于图1到3的介电材料140和所述另一种介电材料260所讨论的材料中的任何材料、基本上由其组成或由其组成。栅极区450可以包括以上关于图1到3的栅极区150所讨论的导电材料中的任何导电材料、基本上由其组成或由其组成。
高能带隙材料430的中心部分可以是形成与栅极区450相邻(例如，位于其下方)的沟道区420的未掺杂的高能带隙材料431。高能带隙材料430的远端部分可以是掺杂的高能带隙材料432，以提供漏极/源极区422。掺杂剂可以包括以上关于图1到3的掺杂的高能带隙材料132、332所讨论的掺杂剂中的任何掺杂剂、基本上由其组成或由其组成。位于沟道区420与漏极/源极区422之间的高能带隙材料430可以是形成偏移区424的较少掺杂的高能带隙材料434。与图1到3的串驱动器100、200、300一样，偏移区424可以很短(例如，小于0.20微米(小于0.20μm)(例如，约0μm))；然而，在沟道区420中或周围使用高能带隙材料430的情况下，串驱动器400可以有利于二维电荷储存装置阵列(例如，2D NAND阵列)中或三维电荷储存装置阵列(例如，3D NAND阵列)中的高压操作，而不会产生有害泄漏并且具有足够的电流驱动。
参考图5，串驱动器500可以可替代地包含沟道区520中的低能带隙材料530(例如，未掺杂的低能带隙材料531)。本文所使用的术语“低能带隙材料”意指并包含能带隙约等于或小于多晶硅的能带隙(即，约1.12eV或更小的能带隙)的材料。低能带隙材料530可以包括锗(Ge)、硅锗(SiGe)或铟镓砷(InGaAs)中的至少一种、基本上由其组成或由其组成。
在沟道区520中在漏极/源极区422的掺杂的高能带隙材料432与偏移区424的较少掺杂的高能带隙材料434之间包含低能带隙材料530可以进一步增强通过沟道区520的电流驱动。因此，串驱动器500可以有利于二维电荷储存装置阵列(例如，2D NAND阵列)或三维电荷储存装置阵列(例如，3D NAND阵列)中的高压操作，而不会产生有害泄漏并且具有足够的电流驱动。
虽然图1到5的串驱动器100、200、300、400、500在漏极/源极区的高能带隙材料和偏移区的高能带隙材料中包含至少一种掺杂剂，但是在其它实施例中，高能带隙材料可以不含所述至少一种掺杂剂。在此类实施例中，电极的导电材料与漏极/源极区的高能带隙材料之间的接触可以足以形成欧姆接触。因此，漏极/源极区122(图1)、222(图2)、322(图3)、422(图4和图5)以及偏移区124(图1)、224(图2)、324(图3)、424(图4和图5)可以各自基本上由未掺杂的高能带隙材料131(图1和图2)、331(图3)、431(图4)、531(图5)组成，而不是分别由掺杂的高能带隙材料132(图1和图2)、332/332′(图3)、432(图4和图5)和较少掺杂的高能带隙材料134(图1和图2)、334/334′(图3)、434(图4和图5)组成。
因此，公开了包括串驱动器的装置。所述串驱动器包括位于漏极区与源极区之间的沟道区。所述沟道区、所述漏极区或所述源极区中的至少一个包括高能带隙材料。栅极区与所述高能带隙材料相邻并间隔开。
参考图6到11，展示了制造图1的串驱动器100的方法中的各个阶段。可以在衬底101的主表面102上形成导电材料612，并且将其图案化以提供图1的电极112中的下部电极。导电材料612可以包括导电金属、基本上由其组成或由其组成。可以在导电材料612附近形成介电材料(例如，氧化物(例如，二氧化硅(SiO2))、氮化物(例如，氮化硅(SiN))的第一部分662。对于本领域的普通技术人员来说，用于形成导电材料612的安置在介电材料的第一部分662内的区的技术是显而易见的，并且因此本文不再详细讨论。
在一些实施例中，导电材料612可以用至少一种掺杂剂633进行掺杂，如箭头D所示。所述至少一种掺杂剂可以是选自由铝(Al)和硅(Si)组成的组的稍后要包含在图1的掺杂的高能带隙材料132中的以上讨论的n型掺杂剂。可替代地，如在要制造的串驱动器不包含漏极/源极区122(图1)中的掺杂剂的实施例中，则可以跳过图6的掺杂动作。因此，由箭头D表示的所述至少一种掺杂剂633的量可以为零(以便形成没有所述至少一种掺杂剂633的漏极/源极区122(图1))，或者可以大于零(以便形成具有所述至少一种掺杂剂633的漏极/源极区122(图1))。
可以在导电材料612上方和所述至少一种掺杂剂633上方(如果包含的话)形成介电材料的第二部分662′。介电材料的第二部分662′可以包括与介电材料的第一部分662相同或不同的介电材料、基本上由其组成或由其组成。
可以在介电材料的第二部分662′上方形成导电材料650。导电材料650可以是以上关于图1的栅极区150所讨论的导电材料。导电材料650可以形成为提供介电材料的第三部分662″内的区。介电材料的第三部分662″可以包括与介电材料的第一部分662和第二部分662″中的任一者或两者相同或不同的介电材料、基本上由其组成或由其组成。对于本领域的普通技术人员来说，用于形成导电材料650的安置在介电材料的第三部分662″内的区的技术是显而易见的，并且因此本文不再详细讨论。
可以在导电材料650上方和介电材料的第三部分662″上方形成介电材料的第四部分662″′。介电材料的第四部分662″′可以包括与介电材料的第一部分662、第二部分662′和第三部分662″中的任何或全部部分相同或不同的介电材料、基本上由其组成或由其组成。
参考图8，可以穿过导电材料650并穿过介电材料的第二部分662′、第三部分662″和第四部分662″′中的每个部分形成开口840，并且用以上关于图1所讨论的介电材料140填充所述开口。开口840可以例如通过蚀刻形成为暴露导电材料612的上表面，如果没有跳过图6的掺杂动作，则所述上表面的一部分可以包含所述至少一种掺杂剂633。因此，介电材料140可以与导电材料612物理接触。
参考图9，可以例如通过蚀刻穿过介电材料140形成另一个开口940，以暴露导电材料612的一部分，但不暴露导电材料650。在执行图6的掺杂动作的实施例中，导电材料612的暴露部分可以是包含所述至少一种掺杂剂633的部分。
参考图10，可以用高能带隙材料130填充所述另一个开口940。在串驱动器100(图1)包含漏极/源极区122和偏移区124(图1)中的所述至少一种掺杂剂633的实施例中，然后，在利用高能带隙材料130填充所述另一个开口940之后，可以将另外量的所述至少一种掺杂剂633注入到高能带隙材料130的上表面中，如图11的箭头E所示。在此之前、与此同时或在此之后，可以执行热处理以使所述至少一种掺杂剂633从导电材料612扩散到高能带隙材料130的下部部分中，如箭头F所示。因此，通过注入(箭头E)形成漏极/源极区122(图1)的上部部分的掺杂的高能带隙材料132，并且通过热处理(箭头F)形成漏极/源极区122(图1)的下部部分的掺杂的高能带隙材料132。否则，在串驱动器不包含漏极/源极区122或偏移区124(图1)中的所述至少一种掺杂剂633的实施例中，然后，在用高能带隙材料130填充所述另一个开口940之后，不添加另外的掺杂剂并且可以不执行热处理。因此，由箭头E表示的另外量的所述至少一种掺杂剂633的量可以为零(以便形成没有所述至少一种掺杂剂633的漏极/源极区122(图1))，或者可以大于零(以便形成具有所述至少一种掺杂剂633的漏极/源极区122(图1))。然后，可以在高能带隙材料130上方形成用于形成源极/漏极112的上部部分的另外的导电材料，从而形成图1的串驱动器100。
参考图12和13，展示了形成图2的串驱动器200的方法的各个阶段。
图12的阶段可以在图6到10所展示的阶段之后进行。在开口940(图10)中形成高能带隙材料130之后，可以穿过高能带隙材料130形成另一个开口1240，以暴露导电材料612的一部分。在串驱动器200(图2)具有包含所述至少一种掺杂剂633的漏极/源极区222和偏移区224的实施例中，可以用所述至少一种掺杂剂633掺杂导电材料612的暴露部分。
参考图13，然后可以用以上关于图2所讨论的所述另一种介电材料260填充所述另一个开口1240。在串驱动器200(图2)包含所述至少一种掺杂剂633的实施例中，可以将另外量的所述至少一种掺杂剂633注入到高能带隙材料130的上表面中，如箭头E′所示，以形成图2的漏极/源极区222的上部部分的掺杂的高能带隙材料132。热处理可以使所述至少一种掺杂剂633扩散到高能带隙材料130的下部部分中，如箭头F′所示，从而形成图2的漏极/源极区222的下部部分的掺杂的高能带隙材料132。热处理(箭头F′)可以在另外的注入(箭头E′)之前、与另外的注入同时或在另外的注入之后进行。用所述另一种介电材料260填充所述另一个开口1240可以在另外的注入(箭头E′)和热处理(箭头F′)中的两者或任一者之前或之后进行。否则，在串驱动器不包含所述至少一种掺杂剂633的实施例中，可以不执行另外的掺杂(箭头E′)或热处理。因此，由箭头E'表示的另外量的所述至少一种掺杂剂633的量可以为零(以便形成没有所述至少一种掺杂剂633的漏极/源极区222(图2))，或者可以大于零(以便形成具有所述至少一种掺杂剂633的漏极/源极区222(图2))。然后可以在介电材料140、高能带隙材料130和所述另一种介电材料260上方形成电极112(图2)的上部部分，以形成图2的串驱动器200。
可替代地，在一些实施例中，图12所示的阶段可以在图9的阶段之后进行，其中可以通过沿介电材料140的内侧壁沉积高能带隙材料130来形成高能带隙材料130，从而使图9的开口940的中心部分敞开以形成所述另一个开口1240。然后可以在图13的阶段中用所述另一种介电材料260填充所述另一个开口1240。
参考图14到17，展示了形成图3的串驱动器300的方法中的各个阶段。图14的阶段可以在图6到9的阶段之后进行。在形成图9的开口940之后，可以在介电材料140上形成(例如，共形地沉积)外部子区的高能带隙材料330，并且可以在外部子区的材料330上形成(例如，共形地沉积)内部子区的所述另一种高能带隙材料330＇。中心部分可以保持敞开，从而形成另一个开口1440。
参考图15，在串驱动器300(图3)包含所述至少一种掺杂剂633的实施例中，可以将另外量的所述至少一种掺杂剂633注入到高能带隙材料330、330＇两者的上部部分中，如箭头E＇所示，以形成图3的漏极/源极区322的上部部分的掺杂的高能带隙材料332、332＇。在注入(箭头E′)之前、与此同时或在此之后，热处理可以使所述至少一种掺杂剂633从导电材料612扩散到高能带隙材料330、330′的下部部分中，如箭头F′所示，以形成图3的漏极/源极区322的下部部分的掺杂的高能带隙材料332、332′。否则，在串驱动器300(图3)不包含所述至少一种掺杂剂633的实施例中，可以不执行另外的掺杂(箭头E′)或热处理。因此，由箭头E'表示的另外量的所述至少一种掺杂剂633的量可以为零(以便形成没有所述至少一种掺杂剂633的漏极/源极区322(图3))，或者可以大于零(以便形成具有所述至少一种掺杂剂633的漏极/源极区322(图3))。
参考图16，可以在所述另一个开口1440(图15)中形成(例如，沉积)另外量的导电材料612′(例如，导电材料612)，以形成部分填充的开口1640。导电材料612′可以与源极/漏极312(图3)的下部部分的剩余部分的导电材料612相同或不同。
参考图17，可以在另外量的导电材料612′上方形成(例如，沉积)所述另一种介电材料260，并且在所述另一种介电材料260上方形成另一量的导电材料612″，以形成源极/漏极312(图3)的上部部分的侧壁接触延伸部分314的上部部分。所述另一量的导电材料612″可以与导电材料612和另外量的导电材料612′相同或不同。
在部分填充的开口1640内形成所述另一种介电材料260时，可以将所述另一种介电材料260形成为不填充开口1640。可替代地，可以将所述另一种介电材料260形成为填充开口1640，并且然后去除(例如，蚀刻)一部分，以使介电材料260的上表面相对于介电材料的第四部分662″′的上表面凹入。
所述另一量的导电材料612″可以形成为填充开口1640的剩余部分，并在介电材料的第四部分662″′的上表面上方延伸，并且然后将其图案化(例如，蚀刻)以形成源极/漏极312(图3)的上部部分，其中侧壁接触延伸部分314延伸到柱部分310中。
参考图18到20，展示了形成图4的串驱动器400的方法中的各个阶段。可以通过以下形成前体结构1800：在衬底101上方(例如，在衬底101的主表面102上)形成所述另一种介电材料460，在所述另一种介电材料460上方形成高能带隙材料430(在此阶段，所述高能带隙材料可以由未掺杂的高能带隙材料431(图4)组成)，在高能带隙材料430上方形成介电材料440，以及在介电材料440上方形成导电材料650。
参考图19，然后可以将前体结构1800图案化(例如，蚀刻)到高能带隙材料430，以限定导电材料650的栅极区450和介电材料440的将导电材料650与高能带隙材料430间隔开的区。
在串驱动器400(图4)包含所述至少一种掺杂剂633的实施例中，可以执行注入(图19)以将所述至少一种掺杂剂633(图20)注入到高能带隙材料430的暴露部分中，如箭头D所示，从而形成与未掺杂的高能带隙材料431的沟道区420偏移较少掺杂的高能带隙材料434的偏移区424的掺杂的高能带隙材料432的漏极/源极区422。否则，在串驱动器400(图4)不包含所述至少一种掺杂剂633的实施例中，可以不执行注入(箭头D)。因此，由箭头D表示的所述至少一种掺杂剂633的量可以为零(以便形成没有所述至少一种掺杂剂633的漏极/源极区422(图4))，或者可以大于零(以便形成具有所述至少一种掺杂剂633的漏极/源极区422(图4))。然后，可以在栅极区450周围形成另一量的介电材料440′。
参考图21到24，展示了形成图5的串驱动器500的方法中的各个阶段。与图18到20的方法一样，在衬底101上方形成所述另一种介电材料460，并且在所述另一种介电材料460上方形成高能带隙材料430。还在介电材料460上方形成低能带隙材料530。在此阶段，高能带隙材料430可以是未掺杂的高能带隙材料431，并且低能带隙材料530也可以是未掺杂的。
可以形成、图案化(例如，蚀刻)低能带隙材料530，并且然后在低能带隙材料530的周围形成高能带隙材料430并将其平坦化以形成具有嵌入在高能带隙材料430中的低能带隙材料530的前体结构2100。可替代地，可以以与图18的方式相同的方式在所述另一种介电材料460上方形成高能带隙材料430，然后将其图案化以形成然后用低能带隙材料530填充的开口并且将其平坦化以形成具有嵌入在高能带隙材料430中的低能带隙材料530的前体结构2100。
可以在图21的前体结构2100上连续形成介电材料440并且然后形成导电材料650，以形成图22的前体结构2200。然后，可以图案化(例如，蚀刻)前体结构2200以暴露高能带隙材料430的漏极/源极区422(图5)要被形成的部分。在串驱动器500(图5)包含所述至少一种掺杂剂633的实施例中，然后可以将所述至少一种掺杂剂633(图24)注入到高能带隙材料430中，如图23的箭头D所示。在注入期间，可以不暴露低能带隙材料530；相反，所述低能带隙材料可以保持被介电材料440的剩余部分和导电材料650的栅极区450覆盖。注入(箭头D)形成掺杂的高能带隙材料432的漏极/源极区422，所述漏极/源极区与低能带隙材料530的沟道区520偏移较少掺杂的高能带隙材料431的偏移区424(未掺杂的)。否则，在串驱动器500(图5)不包含所述至少一种掺杂剂633的实施例中，可以不执行注入(箭头D)。因此，由箭头D表示的所述至少一种掺杂剂633的量可以为零(以便形成没有所述至少一种掺杂剂633的漏极/源极区422(图5))，或者可以大于零(以便形成具有所述至少一种掺杂剂633的漏极/源极区422(图5))。然后，可以在栅极区450周围形成所述另一量的介电材料440′。
在形成高能带隙材料430(图18和21)时，可以使用低温(例如，低于约400℃)沉积工艺。此类沉积工艺可以包含例如但不限于原子层沉积(ALD)和化学气相沉积(CVD)中的一或多种。因此，可以在不热降解先前形成的材料和结构的情况下形成高能带隙材料430。
因此，公开了形成装置的串驱动器的方法。所述方法包括形成高能带隙材料。在所述高能带隙材料附近形成介电材料。在所述介电材料附近形成导电材料的区。所述导电材料的所述区与所述高能带隙材料间隔开至少所述介电材料。
参考图25，展示了沿截面线A-A截取的图1的串驱动器100的俯视平面横截面示意图。柱部分110(图1)可以限定圆形(例如，环形)水平横截面区域。栅极区150也可以限定圆形水平横截面区域，其中外围边缘均匀分布在柱部分110(图1)的中心周围。然而，如图25所示，栅极区150的水平横截面形状可以具有替代性形状(例如，非弯曲、非圆形、非环形)。
例如但不限于，栅极区150′可以在高能带隙材料130的一个以上的柱部分110(图1)周围延伸，如图26所示。因此，高能带隙材料130的一个以上的沟道区120(图1)(并且因此，一对以上的漏极/源极区122(图1))可以与一个栅极区150′结构相关联。包含高能带隙材料130的多个柱部分110(图1)可以增强串驱动器在操作期间的电流驱动。
图27和28分别是沿截面线B-B截取的图2的串驱动器200的俯视平面横截面示意图以及沿截面线C-C截取的图3的串驱动器300的俯视平面横截面示意图。再次，任一结构200、300的栅极区150可以侧向延伸超出图2或3所示的范围。
参考图29，展示了根据本文描述的一或多个实施例实施的半导体装置2900的简化框图。半导体装置2900包含多个电荷储存装置2914(例如，非易失性存储器装置)的阵列2902，所述阵列2902可以是例如但不限于非易失性存储器装置的二维阵列(例如，2D NAND)或非易失性存储器装置的三维阵列(例如，3D NAND)。半导体装置2900进一步包含通过数据线2905与电荷储存装置2914中的至少一些电荷储存装置可操作连通的控制逻辑组件2904。串驱动器2906通过存取线2907(例如，字线)与阵列2902的电荷储存装置2914中的至少一些电荷储存装置可操作连通。串驱动器2906可以包含通过前述相关联方法中的任何方法形成的串驱动器100、200、300、400和500(分别地，图1到5)中的任何串驱动器。控制逻辑组件2904可以被配置成与阵列2902可操作地交互，以对任何或所有电荷储存装置2914进行读取或写入，而串驱动器2906可以被配置成通过在对电荷储存装置2914进行读取或写入期间向存取线2907驱动电流来与阵列2902可操作地交互。
因此，公开了包括电荷储存装置阵列的装置。所述装置还包括与所述电荷储存装置阵列可操作连通的存取线。串驱动器与所述存取线中的至少一条存取线可操作连通。所述串驱动器包括包含高能带隙材料的漏极区和源极区。所述串驱动器还包括包含所述高能带隙材料或低能带隙材料的至少一个沟道区。所述至少一个沟道区在所述漏极区与所述源极区之间延伸。
参考图30，描绘了非易失性存储器系统(例如，基于处理器的系统)3000。系统3000可以包含根据本公开的实施例制造的各种电子装置。系统3000可以为如计算机、寻呼机、蜂窝电话、个人备忘记事本、控制电路或其它电子装置等多种类型中的任何类型。系统3000可以包含如微处理器等用于控制系统3000中系统功能和请求的处理的一或多个处理器3002。处理器3002和系统3000的其它子组件可以包含与根据本公开的实施例制造的串驱动器可操作连通的电荷储存装置阵列。
系统3000可以包含与处理器3002可操作连通的电源3004。例如，如果系统3000为便携式系统，则电源3004可以包含燃料电池、电力采集装置、永久性电池、可更换电池和可充电电池中的一或多个。电源3004还可以包含AC适配器；因此，系统3000可以插入到例如壁式插座中。电源3004还可以包含DC适配器，使得系统3000可以插入到例如车辆点烟器或车辆电源端口中。
根据系统3000执行的功能，可以将各种其它装置耦接到处理器3002。例如，可以将用户接口3006耦接到处理器3002。用户接口3006可以包含输入装置，如按钮、开关、键盘、光笔、鼠标、数字转换器和触笔、触摸屏、语音识别系统、麦克风或其组合。还可以将显示器3008耦接到处理器3002。显示器3008可以包含LCD显示器、SED显示器、CRT显示器、DLP显示器、等离子体显示器、OLED显示器、LED显示器、三维投影、音频显示器或其组合。此外，还可以将RF子系统/基带处理器3010耦接到处理器3002。RF子系统/基带处理器3010可以包含耦接到RF接收器和RF发射器(未示出)的天线。还可以将通信端口3012或一个以上的通信端口3012耦接到处理器3002。通信端口3012可以适于耦接到一或多个外围装置3014，例如，调制解调器、打印机、计算机、扫描仪或相机，或耦接到网络，如局域网、远程局域网、内联网或互联网。
处理器3002可以通过实施存储在存储器中的软件程序来控制系统3000。软件程序可以包含例如操作系统、数据库软件、绘图软件、文字处理软件、媒体编辑软件或媒体播放软件。存储器可操作地耦接到处理器3002，以存储各种程序和促进各种程序的执行。例如，可以将处理器3002耦接到系统存储器3016，所述系统存储器可以包含与串驱动器(分别包含例如图1到5的串驱动器100、200、300、400和500中的任何串驱动器)可操作连通的电荷储存装置阵列(例如，2D NAND或3D NAND)。可替代地或另外，存储器3016可以包含动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、磁性随机存取存储器(MRAM)、赛道存储器和其它已知的存储器类型。系统存储器3016可以包含易失性存储器、非易失性存储器或其组合。系统存储器3016通常很大，使得其可以存储动态加载的应用和数据。
还可以将处理器3002耦接到非易失性存储器3018，这并表明系统存储器3016必然是易失性的。非易失性存储器3018可以包含与串驱动器(例如，分别具有图1到5的串驱动器100、200、300、400、500中的任何串驱动器)可操作连通并且要结合系统存储器3016使用的如EPROM等只读存储器(ROM)、电阻式只读存储器(RROM)以及闪速存储器(例如，2D NAND或3D NAND)中的一或多个。非易失性存储器3018的大小通常被选择为刚好足够大以存储任何必需的操作系统、应用程序和固定数据。另外，非易失性存储器3018可以包含高容量存储器，如磁盘驱动存储器，例如，包含电阻式存储器或其它类型的非易失性固态存储器的混合驱动。
因此，公开了包括非易失性存储器装置阵列的系统。至少一个串驱动器与所述阵列可操作连通。所述串驱动器包括高能带隙材料。至少一个外围装置与所述非易失性存储器装置阵列可操作连通。所述至少一个外围装置包括与所述至少一个串驱动器可操作连通的电路系统。
虽然所公开的装置结构和方法在实施时易于有各种修改和替代形式，但是已经在附图中通过举例示出并且已经在本文中详细描述了特定实施例。然而，应当理解，本发明并不旨在受限于所公开的特定形式。相反，本发明涵盖落在如以下所附权利要求和其法律等效物定义的本公开的范围内的所有修改、组合、等效物、变体和替代物。

Claims (18)

1.一种存储器装置，其包括串驱动器，所述串驱动器包括：
至少一个柱部分，其竖直延伸在一对电极之间，所述至少一个柱部分包括：
沟道区，所述沟道区位于漏极区与源极区之间，其中所述沟道区、所述漏极区或所述源极区中的至少一个包括高能带隙材料；以及
栅极区，所述栅极区与所述高能带隙材料相邻并间隔开，
其中所述一对电极中的每个电极包括延伸到所述至少一个柱部分中的侧壁接触延伸部分，所述高能带隙材料与所述侧壁接触延伸部分物理接触。
2.根据权利要求1所述的存储器装置，其中所述高能带隙材料由氧化锌、氧化铟镓锌、氧化铟锌、碳化硅、氧化锡和砷化镓中的一种或多种组成。
3.根据权利要求1所述的存储器装置，其中所述漏极区和所述源极区各自与所述沟道区间隔开小于0.2微米(小于0.2μm)的偏移区。
4.根据权利要求1所述的存储器装置，其中所述沟道区包括所述高能带隙材料和另一种高能带隙材料。
5.根据权利要求1所述的存储器装置，
其进一步包括：
电荷储存装置阵列；以及
存取线，所述存取线与所述电荷储存装置阵列可操作连通；并且
其中：
所述串驱动器与所述存取线中的至少一条存取线可操作连通；
所述漏极区和所述源极区包括所述高能带隙材料；并且
所述沟道区包括所述高能带隙材料或低能带隙材料，所述沟道区在所述漏极区与所述源极区之间延伸。
6.根据权利要求1至5中任一权利要求所述的存储器装置，其中所述串驱动器包括多个所述沟道区，所述沟道区包括所述高能带隙材料。
7.根据权利要求1至5中任一权利要求所述的存储器装置，其中：
所述源极区包括用至少一种掺杂剂掺杂的所述高能带隙材料；并且
所述漏极区包括用所述至少一种掺杂剂掺杂的所述高能带隙材料，
所述至少一种掺杂剂选自由铝Al和硅Si组成的组。
8.根据权利要求1所述的存储器装置，其中所述漏极区和所述源极区包括所述高能带隙材料，并且所述沟道区包括低能带隙材料。
9.根据权利要求8所述的存储器装置，其中所述低能带隙材料选自由以下组成的组：锗Ge、硅锗SiGe和铟镓砷InGaAs。
10.根据权利要求8和9中任一权利要求所述的存储器装置，其中所述沟道区侧向安置在所述源极区与所述漏极区之间。
11.一种形成存储器装置的串驱动器的方法，所述方法包括：
在另一导电材料上方形成导电材料的区；
形成穿过所述导电材料的所述区至所述另一导电材料的开口；
在所述开口中形成介电材料，所述介电材料与所述另一导电材料物理接触；
形成穿过所述介电材料至所述另一导电材料的另一开口；
在所述另一开口中的所述介电材料上形成高能带隙材料，附加开口延伸穿过所述高能带隙材料至所述另一导电材料，所述导电材料的所述区与所述高能带隙材料间隔开至少所述介电材料，
在所述附加开口中形成一定量的附加导电材料以形成包括所述另一导电材料的电极的侧壁接触延伸部分；
在所述附加开口内的所述侧壁接触延伸部分上形成另一介电材料；
在所述附加开口中的附加介电材料上形成另一定量的所述附加导电材料，以形成具有另一侧壁接触延伸部分的另一电极，
所述侧壁接触延伸部分和所述另一侧壁接触延伸部分延伸到所述串驱动器的柱部分中，其中所述高能带隙材料与所述侧壁接触延伸部分和所述另一侧壁接触延伸部分物理接触。
12.根据权利要求11所述的方法，其进一步包括：在形成所述介电材料之前，对所述高能带隙材料的部分进行掺杂以形成掺杂的高能带隙材料的至少一个漏极区，所述至少一个漏极区与掺杂的高能带隙材料的至少一个源极区间隔开所述高能带隙材料的未掺杂部分。
13.根据权利要求12所述的方法，
其进一步包括在形成所述高能带隙材料之前：
用至少一种掺杂剂掺杂所述另一种导电材料；并且
其中形成所述高能带隙材料包括将所述高能带隙材料形成为与用所述至少一种掺杂剂掺杂的所述另一种导电材料物理接触；并且
其中对所述高能带隙材料的所述部分进行掺杂包括：
使所述高能带隙材料的至少下部部分暴露于热以使所述至少一种掺杂剂从所述另一种导电材料扩散到所述高能带隙材料的所述下部部分中；以及
将另外量的所述至少一种掺杂剂注入到所述高能带隙材料的上部部分中。
14.根据权利要求11所述的方法，其进一步包括沿所述高能带隙材料形成另一种高能带隙材料。
15.根据权利要求11至14中任一权利要求所述的方法，其中形成所述高能带隙材料包括在低于400℃的温度下沉积所述高能带隙材料。
16.一种形成存储器装置的串驱动器的方法，所述方法包括：
形成高能带隙材料和低能带隙材料的区；
在所述高能带隙材料和所述低能带隙材料的所述区附近形成介电材料；
在所述介电材料附近形成导电材料的区，所述导电材料的所述区与所述高能带隙材料和所述低能带隙材料的所述区通过至少所述介电材料间隔开；以及
在形成所述高能带隙材料和所述低能带隙材料的所述区之前，形成另一介电材料，
其中形成所述高能带隙材料和所述低能带隙材料的所述区包括在所述另一介电材料附近形成所述高能带隙材料和所述低能带隙材料的所述区。
17.根据权利要求16所述的方法，进一步包括对所述高能带隙材料的部分进行掺杂包括将至少一种掺杂剂注入到所述高能带隙材料的所述部分中，所述部分与所述低能带隙材料的所述区侧向相邻，所述低能带隙材料的所述区未掺杂。
18.根据权利要求16所述的方法，其中形成所述介电材料在形成所述高能带隙材料和所述低能带隙材料的所述区之后进行，并且形成所述导电材料的所述区在形成所述介电材料之后进行。
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