JP2002185080A - 半導体装置及びその製造方法 - Google Patents
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Abstract
(57)【要約】
【課題】 異種半導体基板の貼り合わせ界面の熱歪みに
よる発光効率の低下を抑えるとともに、界面における電
流−電圧特性の線形性を得る。 【解決手段】 格子定数の異なる異種半導体材料である
ＧａＡｓ基板１とＩｎＰ基板２を貼り合わせた構造を有
する半導体装置であって、ＧａＡｓ基板１とＩｎＰ基板
２の貼り合わせ界面に、ＧａＡｓ基板１とＩｎＰ基板２
の構成原子からなるアモルファス層３を形成している。
アモルファス層３の形成により、レーザ発振による発光
層を貼り合わせ界面近傍に形成した場合であっても、界
面における熱歪みに起因した発光効率の低下を抑えるこ
とができ、且つ界面における電流−電圧特性の線形性を
得ることが可能となる。
よる発光効率の低下を抑えるとともに、界面における電
流−電圧特性の線形性を得る。 【解決手段】 格子定数の異なる異種半導体材料である
ＧａＡｓ基板１とＩｎＰ基板２を貼り合わせた構造を有
する半導体装置であって、ＧａＡｓ基板１とＩｎＰ基板
２の貼り合わせ界面に、ＧａＡｓ基板１とＩｎＰ基板２
の構成原子からなるアモルファス層３を形成している。
アモルファス層３の形成により、レーザ発振による発光
層を貼り合わせ界面近傍に形成した場合であっても、界
面における熱歪みに起因した発光効率の低下を抑えるこ
とができ、且つ界面における電流−電圧特性の線形性を
得ることが可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に、異なる半導体材料からなる基
板同士を接合した構造を有する半導体装置に適用して好
適である。
の製造方法に関し、特に、異なる半導体材料からなる基
板同士を接合した構造を有する半導体装置に適用して好
適である。
【０００２】
【従来の技術】近時においては、例えば化合物半導体材
料を用いた半導体装置において、ガリウム砒素（ＧａＡ
ｓ）とインジウムリン（ＩｎＰ）のような異種半導体材
料の集積化を実現するために、これらの材料を用いた半
導体基板同士を直接貼り合わせる技術が用いられてい
る。
料を用いた半導体装置において、ガリウム砒素（ＧａＡ
ｓ）とインジウムリン（ＩｎＰ）のような異種半導体材
料の集積化を実現するために、これらの材料を用いた半
導体基板同士を直接貼り合わせる技術が用いられてい
る。
【０００３】このような基板貼り合わせ技術は、例えば
特開昭６１−１８３９１５号公報、文献R.J.Ram et a
l.,J.Appl.Phys Vol.78,4227(1995)に記載されており、
双方の基板表面を洗浄処理した後、表面同士を圧着し、
そのまま、還元雰囲気中（例えば水素）で熱処理するこ
とにより行う。
特開昭６１−１８３９１５号公報、文献R.J.Ram et a
l.,J.Appl.Phys Vol.78,4227(1995)に記載されており、
双方の基板表面を洗浄処理した後、表面同士を圧着し、
そのまま、還元雰囲気中（例えば水素）で熱処理するこ
とにより行う。
【０００４】図６（ａ）は、この方法により半導体基板
１１と半導体基板１２とを接合した状態を示す概略断面
図である。図６（ａ）に示すように、従来の貼り合わせ
では、結晶性劣化の危惧から貼り合わせ温度のアニール
時間を非常に短く（例えば温度４５０℃程度、時間３０
分程度）設定しており、半導体基板１１と半導体基板１
２の界面を含む領域が、構造的に基板の接触を含む構造
となっており、原子レベルでの結合が成されている。
１１と半導体基板１２とを接合した状態を示す概略断面
図である。図６（ａ）に示すように、従来の貼り合わせ
では、結晶性劣化の危惧から貼り合わせ温度のアニール
時間を非常に短く（例えば温度４５０℃程度、時間３０
分程度）設定しており、半導体基板１１と半導体基板１
２の界面を含む領域が、構造的に基板の接触を含む構造
となっており、原子レベルでの結合が成されている。
【０００５】このように、基板相互の接触により貼り合
わせを行った場合には、双方の基板材料の格子整合を考
慮する必要がないので、半導体の種類に制限されること
なく接合を行うことができる。また、結晶性について
も、欠陥が界面近傍のみに抑えられるので、他の部分で
は欠陥の少ないものが得られる。
わせを行った場合には、双方の基板材料の格子整合を考
慮する必要がないので、半導体の種類に制限されること
なく接合を行うことができる。また、結晶性について
も、欠陥が界面近傍のみに抑えられるので、他の部分で
は欠陥の少ないものが得られる。
【０００６】
【発明が解決しようとする課題】しかしながら、基板相
互の接触により接合を行った場合には、格子定数の異な
る基板同士を無理やり貼り合わせることになる。この場
合、異種半導体同士の熱膨張係数が異なるため、接合の
熱処理の際に貼り合わせの界面において歪みが発生して
しまうという問題が生じていた。貼り合わせの際の熱処
理によって両基板の構成原子が運動し、界面において原
子レベルで結合した後、格子定数の異なる結合に起因し
た歪みが保存されるためである。
互の接触により接合を行った場合には、格子定数の異な
る基板同士を無理やり貼り合わせることになる。この場
合、異種半導体同士の熱膨張係数が異なるため、接合の
熱処理の際に貼り合わせの界面において歪みが発生して
しまうという問題が生じていた。貼り合わせの際の熱処
理によって両基板の構成原子が運動し、界面において原
子レベルで結合した後、格子定数の異なる結合に起因し
た歪みが保存されるためである。
【０００７】例えば、特開平５−２６７７９０号公報に
おいては、歪みを含んだ原子再配値層を用いて貼り合わ
せを行っている。このような歪みが界面に存在すると、
量子井戸などの発光層を界面近傍に配置した場合、発光
層は歪みからの影響を受けて結晶性が劣化してしまう。
そして、この結晶性の劣化により発光効率が低下してし
まう。特に、このような貼り合わせ界面を面発光型レー
ザに適用した場合には、面発光型レーザの特徴として発
光層が界面に非常に近いため、発光効率の低下が顕著と
なるという問題があった。
おいては、歪みを含んだ原子再配値層を用いて貼り合わ
せを行っている。このような歪みが界面に存在すると、
量子井戸などの発光層を界面近傍に配置した場合、発光
層は歪みからの影響を受けて結晶性が劣化してしまう。
そして、この結晶性の劣化により発光効率が低下してし
まう。特に、このような貼り合わせ界面を面発光型レー
ザに適用した場合には、面発光型レーザの特徴として発
光層が界面に非常に近いため、発光効率の低下が顕著と
なるという問題があった。
【０００８】この歪みを緩和させる手段として、特開平
６−３４９６９２号公報には、異種半導体基板同士の接
合界面に中間接着層を形成することが記載されている。
しかし、この技術を例えば面発光型レーザに適用しよう
とした場合、中間接着層を形成したことにより基板と垂
直方向のエピタキシャル層の膜厚がデバイス特性に影響
を与える構造となってしまうため、デバイス設計に制限
を与えることになってしまう。また、中間層を形成する
ためには新たな工程が必要となるため、工程が煩雑にな
るという問題も発生する。
６−３４９６９２号公報には、異種半導体基板同士の接
合界面に中間接着層を形成することが記載されている。
しかし、この技術を例えば面発光型レーザに適用しよう
とした場合、中間接着層を形成したことにより基板と垂
直方向のエピタキシャル層の膜厚がデバイス特性に影響
を与える構造となってしまうため、デバイス設計に制限
を与えることになってしまう。また、中間層を形成する
ためには新たな工程が必要となるため、工程が煩雑にな
るという問題も発生する。
【０００９】更に、貼り合わせ界面の電気的特性におい
ても問題が発生していた。貼り合わせ界面の急峻性に起
因してエネルギーバンドの遷移が不連続になり、電流−
電圧特性が非線形になるという問題である。
ても問題が発生していた。貼り合わせ界面の急峻性に起
因してエネルギーバンドの遷移が不連続になり、電流−
電圧特性が非線形になるという問題である。
【００１０】図６（ｂ）は、界面の急峻性に起因したエ
ネルギーバンドの不連続状態を示す模式図である。図６
（ａ）に示す接合では、エネルギー的に障壁が形成され
てしまい、界面においてエネルギーの遷移が不連続な状
態となるため、エネルギーバンドは半導体基板１１と半
導体基板１２の間で不連続に変化する。原子レベルでの
結合が良好に行われる程、電子の感じる電気的障壁は大
きなものとなる。面発光型レーザ等のデバイスにこのよ
うな基板貼り合わせ技術を応用した場合、電流が貼り合
わせ界面を横切ることになるため、駆動電圧の上昇を引
き起こしてしまう。
ネルギーバンドの不連続状態を示す模式図である。図６
（ａ）に示す接合では、エネルギー的に障壁が形成され
てしまい、界面においてエネルギーの遷移が不連続な状
態となるため、エネルギーバンドは半導体基板１１と半
導体基板１２の間で不連続に変化する。原子レベルでの
結合が良好に行われる程、電子の感じる電気的障壁は大
きなものとなる。面発光型レーザ等のデバイスにこのよ
うな基板貼り合わせ技術を応用した場合、電流が貼り合
わせ界面を横切ることになるため、駆動電圧の上昇を引
き起こしてしまう。
【００１１】また、この急峻なエネルギーバンドの変化
により、電流−電圧特性は図６（ｃ）のように非線形に
なものとなってしまう。界面での電流−電圧特性が非線
形となると、素子の制御性が大幅に劣化するという問題
が生じる。
により、電流−電圧特性は図６（ｃ）のように非線形に
なものとなってしまう。界面での電流−電圧特性が非線
形となると、素子の制御性が大幅に劣化するという問題
が生じる。
【００１２】例えば、このような非線形な電流−電圧特
性を有する貼り合わせ界面を、発光素子等の光デバイス
に適用した場合には、発光光量の制御が非常に困難とな
り、微弱な発光を行うことができなくなる。また、受光
素子に適用した場合には、検出精度が劣化するという問
題が生じる。
性を有する貼り合わせ界面を、発光素子等の光デバイス
に適用した場合には、発光光量の制御が非常に困難とな
り、微弱な発光を行うことができなくなる。また、受光
素子に適用した場合には、検出精度が劣化するという問
題が生じる。
【００１３】電気特性の非線形性に関しては、特開平６
−９００６１号公報において、線形な電流−電圧特性が
得られることが記載されているが、発光層を界面に近づ
けた場合に、上述したような光学特性が損なわれるとい
う問題は回避できなかった。
−９００６１号公報において、線形な電流−電圧特性が
得られることが記載されているが、発光層を界面に近づ
けた場合に、上述したような光学特性が損なわれるとい
う問題は回避できなかった。
【００１４】このように、従来の基板貼り合わせ技術で
は、界面近傍で光学特性が劣化するという問題と、界面
における電流−電圧特性が非線形になるという問題の双
方を同時に解決することができなかった。
は、界面近傍で光学特性が劣化するという問題と、界面
における電流−電圧特性が非線形になるという問題の双
方を同時に解決することができなかった。
【００１５】本発明は、このような問題を解決するため
に成されたものであり、本発明の目的は、貼り合わせ界
面の熱歪みによる発光効率の低下を抑えるとともに、界
面における電流−電圧特性の線形性を得ることにある。
に成されたものであり、本発明の目的は、貼り合わせ界
面の熱歪みによる発光効率の低下を抑えるとともに、界
面における電流−電圧特性の線形性を得ることにある。
【００１６】
【課題を解決するための手段】本発明は、上述の課題を
解決するため、以下に示す発明の諸態様を有する。
解決するため、以下に示す発明の諸態様を有する。
【００１７】本発明の半導体装置は、格子定数の異なる
第１及び第２の半導体基板を貼り合わせた構造を有する
半導体装置を対象とする。この半導体装置においては、
前記第１及び第２の半導体基板の貼り合わせ界面に、前
記第１及び第２の半導体基板の構成原子からなるアモル
ファス層が形成されている。
第１及び第２の半導体基板を貼り合わせた構造を有する
半導体装置を対象とする。この半導体装置においては、
前記第１及び第２の半導体基板の貼り合わせ界面に、前
記第１及び第２の半導体基板の構成原子からなるアモル
ファス層が形成されている。
【００１８】また、本発明の半導体装置の製造方法は、
上記の半導体装置の製造方法を対象とする。この製造方
法は、格子定数の異なる異種半導体基板の表面同士を圧
着させる第１の工程と、前記異種半導体基板に熱処理を
施して、前記異種半導体基板の貼り合わせ界面に沿って
アモルファス層を形成する第２の工程とを有し、前記第
２の工程において、５５０℃以上の温度で１時間以上の
熱処理を行う。
上記の半導体装置の製造方法を対象とする。この製造方
法は、格子定数の異なる異種半導体基板の表面同士を圧
着させる第１の工程と、前記異種半導体基板に熱処理を
施して、前記異種半導体基板の貼り合わせ界面に沿って
アモルファス層を形成する第２の工程とを有し、前記第
２の工程において、５５０℃以上の温度で１時間以上の
熱処理を行う。
【００１９】
【作用】本発明は上記技術手段より成るので、第１及び
第２の半導体基板の界面に沿って形成されたアモルファ
ス層が、両基板の熱膨張係数差に起因する貼り合わせ界
面の歪みを最小限に抑えることになる。また、アモルフ
ァス層により界面の電気的障壁が緩和されるため、界面
の電流−電圧特性の線形性が確保されることになる。更
に、アモルファス層の形成は、熱処理の際に起こる構成
原子の相互拡散により行われるため、基板貼り合わせと
同時にアモルファス層の形成を行うことができ、工程数
の増加が抑止される。
第２の半導体基板の界面に沿って形成されたアモルファ
ス層が、両基板の熱膨張係数差に起因する貼り合わせ界
面の歪みを最小限に抑えることになる。また、アモルフ
ァス層により界面の電気的障壁が緩和されるため、界面
の電流−電圧特性の線形性が確保されることになる。更
に、アモルファス層の形成は、熱処理の際に起こる構成
原子の相互拡散により行われるため、基板貼り合わせと
同時にアモルファス層の形成を行うことができ、工程数
の増加が抑止される。
【００２０】
【発明の実施の形態】以下、図面を参照しながら、本発
明の実施形態について説明する。
明の実施形態について説明する。
【００２１】図１は、本実施形態における半導体装置の
原理を示す模式図であり、本発明によって実現される構
造を示したものである。
原理を示す模式図であり、本発明によって実現される構
造を示したものである。
【００２２】図１（ａ）に示すように、本実施形態に係
る半導体基板の接合構造では、半導体基板１と半導体基
板２の界面にアモルファス層３を形成している。従っ
て、半導体基板１と半導体基板２は、アモルファス層３
を介して接合されている。アモルファス層の厚さは、１
ｎｍ〜３ｎｍ程度であり、界面に沿って略均一な厚みで
形成されている。半導体基板１は例えばＧａＡｓ基板で
あり、半導体基板２はＩｎＰ基板である。
る半導体基板の接合構造では、半導体基板１と半導体基
板２の界面にアモルファス層３を形成している。従っ
て、半導体基板１と半導体基板２は、アモルファス層３
を介して接合されている。アモルファス層の厚さは、１
ｎｍ〜３ｎｍ程度であり、界面に沿って略均一な厚みで
形成されている。半導体基板１は例えばＧａＡｓ基板で
あり、半導体基板２はＩｎＰ基板である。
【００２３】半導体基板１と半導体基板２の貼り合わせ
は、５５０℃以上の高温処理を１時間以上のアニール時
間処理することにより行う。このような高温処理を長時
間行うことによって、界面近傍での原子の相互拡散を促
進させることができ、界面に沿って略均一な膜厚のアモ
ルファス層３を形成することが可能となる。アモルファ
ス層３は、１ｎｍ程度以上の膜厚で形成することによ
り、界面の全域に確実に形成することができ、半導体基
板１と半導体基板２が直接接触することを抑止できる。
は、５５０℃以上の高温処理を１時間以上のアニール時
間処理することにより行う。このような高温処理を長時
間行うことによって、界面近傍での原子の相互拡散を促
進させることができ、界面に沿って略均一な膜厚のアモ
ルファス層３を形成することが可能となる。アモルファ
ス層３は、１ｎｍ程度以上の膜厚で形成することによ
り、界面の全域に確実に形成することができ、半導体基
板１と半導体基板２が直接接触することを抑止できる。
【００２４】アモルファス層３中では半導体基板１と半
導体基板２の原子が相互に拡散しているため、半導体基
板１，２としてＧａＡｓ基板とＩｎＰ基板を用いた場
合、アモルファス層３中においては、ＧａＡｓ基板に近
い領域では、原子間隔はＧａＡｓの格子定数（０．５６
３３３ｎｍ（５．６３３３Å））に近い値となり、Ｉｎ
Ｐ基板に近い領域では、原子間隔はＩｎＰの格子定数
（０．５８６８６（５．８６８６Å））に近いものとな
り、厚み方向で原子間隔が遷移している。
導体基板２の原子が相互に拡散しているため、半導体基
板１，２としてＧａＡｓ基板とＩｎＰ基板を用いた場
合、アモルファス層３中においては、ＧａＡｓ基板に近
い領域では、原子間隔はＧａＡｓの格子定数（０．５６
３３３ｎｍ（５．６３３３Å））に近い値となり、Ｉｎ
Ｐ基板に近い領域では、原子間隔はＩｎＰの格子定数
（０．５８６８６（５．８６８６Å））に近いものとな
り、厚み方向で原子間隔が遷移している。
【００２５】アモルファス層３の形成により界面近傍で
の結晶性は若干損なわれるが、逆に電気的特性、光学的
特性を向上させることができる。先ず、図１（ｂ）、図
１（ｃ）を参照しながら、電気的特性の向上について説
明する。
の結晶性は若干損なわれるが、逆に電気的特性、光学的
特性を向上させることができる。先ず、図１（ｂ）、図
１（ｃ）を参照しながら、電気的特性の向上について説
明する。
【００２６】図１（ｂ）は、図１（ａ）に示す構造の界
面におけるエネルギーバンドを示している。本実施形態
では、アモルファス層３を相互拡散により形成すること
で、材料組成が滑らかに変化し、図１（ｂ）のようにエ
ネルギーバンドを平滑化することができる。そのため、
電流−電圧特性は図１（ｃ）に示すように線形な特性を
得ることができる。
面におけるエネルギーバンドを示している。本実施形態
では、アモルファス層３を相互拡散により形成すること
で、材料組成が滑らかに変化し、図１（ｂ）のようにエ
ネルギーバンドを平滑化することができる。そのため、
電流−電圧特性は図１（ｃ）に示すように線形な特性を
得ることができる。
【００２７】更に、アモルファス層３の形成により光学
的特性を向上させることが可能となる。２つの半導体基
板の熱膨張係数差により生じる貼り合わせ界面の歪みを
アモルファス層３で緩和することができるからである。
このため、貼り合わせ界面の両側の半導体基板１，２
が、接合による歪みの影響を受けてしまうことを抑止で
きる。これにより、発光層を界面近傍に配置しても発光
効率の低下を抑えることが可能となる。なお、結晶性の
犠牲については、界面近傍の膜厚３ｎｍ程度の領域にと
どまるので、その他の大部分の領域に影響が及ぶことは
ない。
的特性を向上させることが可能となる。２つの半導体基
板の熱膨張係数差により生じる貼り合わせ界面の歪みを
アモルファス層３で緩和することができるからである。
このため、貼り合わせ界面の両側の半導体基板１，２
が、接合による歪みの影響を受けてしまうことを抑止で
きる。これにより、発光層を界面近傍に配置しても発光
効率の低下を抑えることが可能となる。なお、結晶性の
犠牲については、界面近傍の膜厚３ｎｍ程度の領域にと
どまるので、その他の大部分の領域に影響が及ぶことは
ない。
【００２８】このように、本実施形態の構造によれば、
貼り合わせ界面に沿ってアモルファス層３を形成するこ
とにより、電気的、光学的特性の劣化を抑止した状態で
異なる半導体材料を一体化することが可能となる。これ
により、素子構造の選択性が増し、高性能な半導体素子
を実現することができる。
貼り合わせ界面に沿ってアモルファス層３を形成するこ
とにより、電気的、光学的特性の劣化を抑止した状態で
異なる半導体材料を一体化することが可能となる。これ
により、素子構造の選択性が増し、高性能な半導体素子
を実現することができる。
【００２９】本実施形態は、０層若しくは１層以上の化
合物半導体層（一般式：ＡｌxＧａ1 -xＡｓ（ｘは０以上
１以下の数））を有するＧａＡｓ基板、０層若しくは１
層以上の化合物半導体層（一般式：Ｉｎ1-xＧａxＡｓy
Ｐ1-y（ｘ，ｙはともに０以上１以下の数））を有する
ＩｎＰ基板同士の接合の他、格子定数が異なる様々な異
種半導体基板同士の接合に適用することができる。例え
ば、光デバイス等における、シリコン（Ｓｉ）基板上へ
のＧａＡｓ基板の接合等にも適用することができる。そ
して、接合界面にアモルファス層３を形成することによ
り、界面における特性の劣化を最小限に抑えることがで
きるため、双方の基板の材料の選択性を大幅に拡大する
ことができる。
合物半導体層（一般式：ＡｌxＧａ1 -xＡｓ（ｘは０以上
１以下の数））を有するＧａＡｓ基板、０層若しくは１
層以上の化合物半導体層（一般式：Ｉｎ1-xＧａxＡｓy
Ｐ1-y（ｘ，ｙはともに０以上１以下の数））を有する
ＩｎＰ基板同士の接合の他、格子定数が異なる様々な異
種半導体基板同士の接合に適用することができる。例え
ば、光デバイス等における、シリコン（Ｓｉ）基板上へ
のＧａＡｓ基板の接合等にも適用することができる。そ
して、接合界面にアモルファス層３を形成することによ
り、界面における特性の劣化を最小限に抑えることがで
きるため、双方の基板の材料の選択性を大幅に拡大する
ことができる。
【００３０】以上説明したように、本実施形態によれ
ば、格子定数の異なる２つの半導体基板１，２を貼り合
わせる際に、相互拡散を利用したアモルファス層３を界
面に沿って形成することにより、界面における電流−電
圧特性の線形性を得ることができる。更に、形成したア
モルファス層３は、熱膨張係数差に起因する歪みを緩和
する効果を有しているために、光学的な観点からも発光
効率を損なうことのない良好な界面を得ることができ
る。
ば、格子定数の異なる２つの半導体基板１，２を貼り合
わせる際に、相互拡散を利用したアモルファス層３を界
面に沿って形成することにより、界面における電流−電
圧特性の線形性を得ることができる。更に、形成したア
モルファス層３は、熱膨張係数差に起因する歪みを緩和
する効果を有しているために、光学的な観点からも発光
効率を損なうことのない良好な界面を得ることができ
る。
【００３１】これにより、異種半導体基板同士の貼り合
わせ界面をデバイスの一部として含む場合でも、電気的
特性、光学的特性の劣化を最小限に抑えることが可能と
なり、デバイスの顕著な性能向上及び信頼性の向上を達
成することができる。
わせ界面をデバイスの一部として含む場合でも、電気的
特性、光学的特性の劣化を最小限に抑えることが可能と
なり、デバイスの顕著な性能向上及び信頼性の向上を達
成することができる。
【００３２】
【実施例】以下、上述の実施形態を具体的に適用した実
施例について説明する。
施例について説明する。
【００３３】図２は、上述の実施形態を具体的に実施し
て、異種半導体であるＩｎＰ基板とＧａＡｓ基板を接合
し、界面に沿ってアモルファス層３を形成した試料の断
面電子顕微鏡写真を示している。この試料は、水素雰囲
気中の加熱炉を用いて作成したものであり、両基板の表
面酸化膜を除去した後、水洗いを行い、水中で両基板の
表面同士を密着させ、その後、密着させたまま乾燥さ
せ、最後に１００ｇ／ｃｍ2程度の圧力で圧着したまま
水素雰囲気中で５５０℃程度の温度で１時間処理するこ
とにより、両基板の界面にアモルファス層３を形成した
ものである。図２に示すように、上側のＩｎＰ基板と下
側のＧａＡｓ基板の間に膜厚３ｎｍ程度のアモルファス
層３が形成されていることが分かる。
て、異種半導体であるＩｎＰ基板とＧａＡｓ基板を接合
し、界面に沿ってアモルファス層３を形成した試料の断
面電子顕微鏡写真を示している。この試料は、水素雰囲
気中の加熱炉を用いて作成したものであり、両基板の表
面酸化膜を除去した後、水洗いを行い、水中で両基板の
表面同士を密着させ、その後、密着させたまま乾燥さ
せ、最後に１００ｇ／ｃｍ2程度の圧力で圧着したまま
水素雰囲気中で５５０℃程度の温度で１時間処理するこ
とにより、両基板の界面にアモルファス層３を形成した
ものである。図２に示すように、上側のＩｎＰ基板と下
側のＧａＡｓ基板の間に膜厚３ｎｍ程度のアモルファス
層３が形成されていることが分かる。
【００３４】図３は、図２の試料に電流を流し、電流−
電圧特性を測定した結果を示している。図３に示すよう
に、本実施例の方法により作成した貼り合わせ基板で
は、明らかに線形な電流−電圧特性を得ることができ
た。
電圧特性を測定した結果を示している。図３に示すよう
に、本実施例の方法により作成した貼り合わせ基板で
は、明らかに線形な電流−電圧特性を得ることができ
た。
【００３５】また、この試料により光学的特性の劣化を
抑止できることを確認した。図４は、この試料の貼り合
わせ界面から３００ｎｍ離れた位置に量子井戸発光層を
設けた場合の、貼り合わせ温度に対する発光強度の変化
を示している。図４に示すように、アモルファス層３を
形成する高温の熱処理温度でも発光強度が減少しておら
ず、アモルファス層３で界面の歪みが緩和されているこ
とがわかる。
抑止できることを確認した。図４は、この試料の貼り合
わせ界面から３００ｎｍ離れた位置に量子井戸発光層を
設けた場合の、貼り合わせ温度に対する発光強度の変化
を示している。図４に示すように、アモルファス層３を
形成する高温の熱処理温度でも発光強度が減少しておら
ず、アモルファス層３で界面の歪みが緩和されているこ
とがわかる。
【００３６】アモルファス層３を形成せずに、双方の基
板同士を接触させて原子レベルで結合させた場合には、
温度の上昇に伴って原子運動が盛んになるため、格子定
数の異なる基板同士を接合することはできるが、接合後
の歪みは接合時の温度に伴って増大する。従って、高温
で接合する程発光強度が低下することになる。アモルフ
ァス層３を形成することにより、歪みの発生を最小限に
抑えることができ、発光強度の低下を抑止することがで
きる。
板同士を接触させて原子レベルで結合させた場合には、
温度の上昇に伴って原子運動が盛んになるため、格子定
数の異なる基板同士を接合することはできるが、接合後
の歪みは接合時の温度に伴って増大する。従って、高温
で接合する程発光強度が低下することになる。アモルフ
ァス層３を形成することにより、歪みの発生を最小限に
抑えることができ、発光強度の低下を抑止することがで
きる。
【００３７】次に、上述の実施形態の構造を具体的な半
導体装置に適用した実施例について説明する。ここで
は、上述の実施形態を面発光型レーザに適用している。
図５は、本実施例の面発光型レーザの構成を示す概略断
面図である。
導体装置に適用した実施例について説明する。ここで
は、上述の実施形態を面発光型レーザに適用している。
図５は、本実施例の面発光型レーザの構成を示す概略断
面図である。
【００３８】この面発光型レーザは、活性層６を形成し
たｎ型ＩｎＰ積層基板４にｎ型ＧａＡｓ積層基板５を貼
り合わせた構成を有し、ｎ型ＩｎＰ積層基板４側の電極
７とｎ型ＧａＡｓ積層基板５側の電極８との間に電流を
流すことにより、活性層６において発光を行う。活性層
６をｎ型ＩｎＰ積層基板４に形成したことにより、特に
波長１．３μｍ〜１．５μｍ程度の長波長帯で発光させ
ることができ、比較的反射率の低いｎ型ＩｎＰ積層基板
４に反射率の高いｎ型ＧａＡｓ積層基板５を接合するこ
とにより、高反射率を実現したものである。
たｎ型ＩｎＰ積層基板４にｎ型ＧａＡｓ積層基板５を貼
り合わせた構成を有し、ｎ型ＩｎＰ積層基板４側の電極
７とｎ型ＧａＡｓ積層基板５側の電極８との間に電流を
流すことにより、活性層６において発光を行う。活性層
６をｎ型ＩｎＰ積層基板４に形成したことにより、特に
波長１．３μｍ〜１．５μｍ程度の長波長帯で発光させ
ることができ、比較的反射率の低いｎ型ＩｎＰ積層基板
４に反射率の高いｎ型ＧａＡｓ積層基板５を接合するこ
とにより、高反射率を実現したものである。
【００３９】活性層６において発光した光は、ｎ型Ｉｎ
Ｐ積層基板４のＩｎＰ系多層反射鏡９及び誘電体多層反
射鏡１２と、ｎ型ＧａＡｓ積層基板５のＧａＡｓ／Ａｌ
Ａｓ多層反射鏡１０の間で反射する。従って、活性層６
の両側の積層膜はＩｎＰ系共振器１１として機能する。
そして、反射した光は最終的にｎ型ＩｎＰ積層基板４上
に形成された誘電体多層反射鏡１２側へ放出される。
Ｐ積層基板４のＩｎＰ系多層反射鏡９及び誘電体多層反
射鏡１２と、ｎ型ＧａＡｓ積層基板５のＧａＡｓ／Ａｌ
Ａｓ多層反射鏡１０の間で反射する。従って、活性層６
の両側の積層膜はＩｎＰ系共振器１１として機能する。
そして、反射した光は最終的にｎ型ＩｎＰ積層基板４上
に形成された誘電体多層反射鏡１２側へ放出される。
【００４０】ｎ型ＩｎＰ積層基板４及びｎ型ＧａＡｓ積
層基板５の構成の一例は以下の通りである。ｎ型ＧａＡ
ｓ積層基板５は、ｎ−ＧａＡｓ基板５ａ上にｎ−ＡｌＡ
ｓ層とｎ−ＧａＡｓ層をλ／４ｎ1（λ＝１．３μｍ，
ｎ1：屈折率）相当の厚さで２６ペア作製した試料
（Ａ）から構成されている。
層基板５の構成の一例は以下の通りである。ｎ型ＧａＡ
ｓ積層基板５は、ｎ−ＧａＡｓ基板５ａ上にｎ−ＡｌＡ
ｓ層とｎ−ＧａＡｓ層をλ／４ｎ1（λ＝１．３μｍ，
ｎ1：屈折率）相当の厚さで２６ペア作製した試料
（Ａ）から構成されている。
【００４１】ｎ型ＩｎＰ積層基板４は、Ｉｎ0.31Ｇａ
0.69Ａｓ基板４ａ上に形成した、ｐ−Ｉｎ0.31Ｇａ0.69
Ａｓバッファ層４ｂ（５００ｎｍ）、ｐ−Ｉｎ0.785Ｇ
ａ0.215Ｐエッチングストップ層４ｃ（１００ｎｍ）、
ｐ−Ｉｎ0.31Ｇａ0.69Ａｓコンタクト層４ｄ（４００ｎ
ｍ）、ｐ−Ｉｎ0.305Ａｌ0.251Ｇａ0.444Ａｓ層（２０
ｎｍ）、ｐ−Ｉｎ0.785Ｇａ0.215Ｐ層（１０２ｎｍ）、
ｐ−Ｉｎ0.305Ａｌ0.251Ｇａ0.444Ａｓ層（２０ｎ
ｍ）、ｐ−Ｉｎ0.31Ｇａ0.69Ａｓ層（２６１ｎｍ）、ｐ
−Ｉｎ0.305Ａｌ0.251Ｇａ0.444Ａｓ層（２０ｎｍ）、
ｐ−Ｉｎ0.785Ｇａ0.215Ｐ層（８１ｎｍ）、ｐ−Ｉｎ
0.305Ａｌ0.251Ｇａ0.444Ａｓクラッド層（１６３ｎ
ｍ）、ｉ−Ｉｎ0.305Ａｌ0.251Ｇａ0.444Ａｓ層（１０
ｎｍ）、ｉ−Ｉｎ0.46Ｇａ0.54Ａｓ層（７ｎｍ）、ｉ−
Ｉｎ0.305Ａｌ0.251Ｇａ0.444Ａｓ層（１０ｎｍ）、ｉ
−Ｉｎ0.46Ｇａ0.54Ａｓ層（７ｎｍ）、ｉ−Ｉｎ0.305
Ａｌ0.251Ｇａ0. 444Ａｓ層（１０ｎｍ）、ｉ−Ｉｎ0.46
Ｇａ0.54Ａｓ層（７ｎｍ）、ｉ−Ｉｎ0.3 05Ａｌ0.251Ｇ
ａ0.444Ａｓ層（１０ｎｍ）、ｎ−Ｉｎ0.305Ａｌ0.251
Ｇａ0.444Ａｓクラッド層（１６３ｎｍ）、ｎ−Ｉｎ
0.785Ｇａ0.215Ｐ層（１０２ｎｍ）、ｎ−Ｉｎ0.31Ｇａ
0.69Ａｓカバー層（１０ｎｍ）を有する試料（Ｂ）から
構成されている。ここで、ｎ型とｐ型のクラッド層に挟
まれた３層のｉ−Ｉｎ0.46Ｇａ 0.54Ａｓ層（７ｎｍ）が
活性層６として機能する。
0.69Ａｓ基板４ａ上に形成した、ｐ−Ｉｎ0.31Ｇａ0.69
Ａｓバッファ層４ｂ（５００ｎｍ）、ｐ−Ｉｎ0.785Ｇ
ａ0.215Ｐエッチングストップ層４ｃ（１００ｎｍ）、
ｐ−Ｉｎ0.31Ｇａ0.69Ａｓコンタクト層４ｄ（４００ｎ
ｍ）、ｐ−Ｉｎ0.305Ａｌ0.251Ｇａ0.444Ａｓ層（２０
ｎｍ）、ｐ−Ｉｎ0.785Ｇａ0.215Ｐ層（１０２ｎｍ）、
ｐ−Ｉｎ0.305Ａｌ0.251Ｇａ0.444Ａｓ層（２０ｎ
ｍ）、ｐ−Ｉｎ0.31Ｇａ0.69Ａｓ層（２６１ｎｍ）、ｐ
−Ｉｎ0.305Ａｌ0.251Ｇａ0.444Ａｓ層（２０ｎｍ）、
ｐ−Ｉｎ0.785Ｇａ0.215Ｐ層（８１ｎｍ）、ｐ−Ｉｎ
0.305Ａｌ0.251Ｇａ0.444Ａｓクラッド層（１６３ｎ
ｍ）、ｉ−Ｉｎ0.305Ａｌ0.251Ｇａ0.444Ａｓ層（１０
ｎｍ）、ｉ−Ｉｎ0.46Ｇａ0.54Ａｓ層（７ｎｍ）、ｉ−
Ｉｎ0.305Ａｌ0.251Ｇａ0.444Ａｓ層（１０ｎｍ）、ｉ
−Ｉｎ0.46Ｇａ0.54Ａｓ層（７ｎｍ）、ｉ−Ｉｎ0.305
Ａｌ0.251Ｇａ0. 444Ａｓ層（１０ｎｍ）、ｉ−Ｉｎ0.46
Ｇａ0.54Ａｓ層（７ｎｍ）、ｉ−Ｉｎ0.3 05Ａｌ0.251Ｇ
ａ0.444Ａｓ層（１０ｎｍ）、ｎ−Ｉｎ0.305Ａｌ0.251
Ｇａ0.444Ａｓクラッド層（１６３ｎｍ）、ｎ−Ｉｎ
0.785Ｇａ0.215Ｐ層（１０２ｎｍ）、ｎ−Ｉｎ0.31Ｇａ
0.69Ａｓカバー層（１０ｎｍ）を有する試料（Ｂ）から
構成されている。ここで、ｎ型とｐ型のクラッド層に挟
まれた３層のｉ−Ｉｎ0.46Ｇａ 0.54Ａｓ層（７ｎｍ）が
活性層６として機能する。
【００４２】ｎ型ＩｎＰ積層基板４とｎ型ＧａＡｓ積層
基板５の接合は、試料（Ａ）、試料（Ｂ）の双方の表面
酸化膜をそれぞれ洗浄して除去し、ｎ型ＧａＡｓ積層基
板５の表層であるｎ−ＧａＡｓ層と、ｎ型ＩｎＰ積層基
板４の表層であるカバー層とを圧着した状態で、図２の
試料と同様の熱処理を施すことにより行う。これによ
り、ｎ型ＩｎＰ積層基板４とｎ型ＧａＡｓ積層基板５の
貼り合わせ界面に、アモルファス層３を形成することが
できる。
基板５の接合は、試料（Ａ）、試料（Ｂ）の双方の表面
酸化膜をそれぞれ洗浄して除去し、ｎ型ＧａＡｓ積層基
板５の表層であるｎ−ＧａＡｓ層と、ｎ型ＩｎＰ積層基
板４の表層であるカバー層とを圧着した状態で、図２の
試料と同様の熱処理を施すことにより行う。これによ
り、ｎ型ＩｎＰ積層基板４とｎ型ＧａＡｓ積層基板５の
貼り合わせ界面に、アモルファス層３を形成することが
できる。
【００４３】ｎ型ＩｎＰ積層基板４とｎ型ＧａＡｓ積層
基板５を貼り合わせた後、ｎ型ＩｎＰ積層基板４のＩｎ
ＧａＡｓ基板４ａ及びｐ−ＩｎＧａＡｓバッファ層４ｂ
を除去し、引き続き下層のｐ−ＩｎＧａＰエッチングス
トップ層４ｃを除去する。その後、フォトリソグラフィ
ー及びこれに続くドライエッチングにより、誘電体多層
膜鏡１２を形成する領域のｐ−ＩｎＧａＡｓコンタクト
層４ｄを選択的に除去する。
基板５を貼り合わせた後、ｎ型ＩｎＰ積層基板４のＩｎ
ＧａＡｓ基板４ａ及びｐ−ＩｎＧａＡｓバッファ層４ｂ
を除去し、引き続き下層のｐ−ＩｎＧａＰエッチングス
トップ層４ｃを除去する。その後、フォトリソグラフィ
ー及びこれに続くドライエッチングにより、誘電体多層
膜鏡１２を形成する領域のｐ−ＩｎＧａＡｓコンタクト
層４ｄを選択的に除去する。
【００４４】その後、ｐ−ＩｎＧａＡｓコンタクト層４
ｄを除去した領域に、蒸着によりＡｌ2Ｏ3／Ｓｉ（膜厚
λ／４ｎ1相当）から成る誘電体多層膜鏡１２を形成
後、ｎ−ＧａＡｓ基板５ａとｐ−ＩｎＧａＡｓコンタク
ト層４ｄのそれぞれに電極７，８を形成して図５に示す
構造を完成させる。誘電体多層膜鏡１２は少ない積層で
高い反射率を確保できるため、ｎ型ＩｎＰ積層基板４側
に形成することで、比較的反射率の低いＩｎＰ系多層反
射鏡９の反射率を補うことができる。
ｄを除去した領域に、蒸着によりＡｌ2Ｏ3／Ｓｉ（膜厚
λ／４ｎ1相当）から成る誘電体多層膜鏡１２を形成
後、ｎ−ＧａＡｓ基板５ａとｐ−ＩｎＧａＡｓコンタク
ト層４ｄのそれぞれに電極７，８を形成して図５に示す
構造を完成させる。誘電体多層膜鏡１２は少ない積層で
高い反射率を確保できるため、ｎ型ＩｎＰ積層基板４側
に形成することで、比較的反射率の低いＩｎＰ系多層反
射鏡９の反射率を補うことができる。
【００４５】図５の面発光型レーザでは、ｎ型ＩｎＰ積
層基板４とｎ型ＧａＡｓ積層基板５の界面にアモルファ
ス層３を形成したことにより、ｎ型ＧａＡｓ積層基板５
側の電極８と活性層６の間で流れる電流の界面における
抵抗が最小限に抑えられ、駆動電圧の上昇を抑止するこ
とができる。また、界面での電流−電圧特性の線形性を
確保できるため、発光強度の制御も容易に行うことがで
きる。
層基板４とｎ型ＧａＡｓ積層基板５の界面にアモルファ
ス層３を形成したことにより、ｎ型ＧａＡｓ積層基板５
側の電極８と活性層６の間で流れる電流の界面における
抵抗が最小限に抑えられ、駆動電圧の上昇を抑止するこ
とができる。また、界面での電流−電圧特性の線形性を
確保できるため、発光強度の制御も容易に行うことがで
きる。
【００４６】また、アモルファス層３の形成によって，
貼り合わせ界面で生じる歪みを最小限に抑えることがで
きるため、活性層６の近傍に貼り合わせ界面が位置して
いるにも関わらず、発光強度の劣化を最小限に抑えるこ
とが可能となる。
貼り合わせ界面で生じる歪みを最小限に抑えることがで
きるため、活性層６の近傍に貼り合わせ界面が位置して
いるにも関わらず、発光強度の劣化を最小限に抑えるこ
とが可能となる。
【００４７】そして、ｎ型ＩｎＰ積層基板４に活性層６
を形成することにより、特に長波長帯での発光を行うこ
とができ、ｎ型ＧａＡｓ積層基板５を貼り合わせること
により、ｎ型ＧａＡｓ積層基板５による高反射率の反射
鏡を形成することができる。
を形成することにより、特に長波長帯での発光を行うこ
とができ、ｎ型ＧａＡｓ積層基板５を貼り合わせること
により、ｎ型ＧａＡｓ積層基板５による高反射率の反射
鏡を形成することができる。
【００４８】なお、本発明は、光デバイスへの適用に限
定されるものではない。例えば異種半導体基板同士の接
合を形成することにより、界面におけるバンドギャップ
を確保してデバイスの耐電圧を高めることができる。従
って、本発明は光デバイス以外にも、異種半導体基板の
接合を有する半導体装置に広く適用することが可能であ
る。
定されるものではない。例えば異種半導体基板同士の接
合を形成することにより、界面におけるバンドギャップ
を確保してデバイスの耐電圧を高めることができる。従
って、本発明は光デバイス以外にも、異種半導体基板の
接合を有する半導体装置に広く適用することが可能であ
る。
【００４９】
【発明の効果】本発明によれば、異種半導体材料同士の
貼り合わせ界面における熱歪みに起因した発光効率の低
下を抑えることができ、且つ界面における電流−電圧特
性の線形性を得ることが可能となる。
貼り合わせ界面における熱歪みに起因した発光効率の低
下を抑えることができ、且つ界面における電流−電圧特
性の線形性を得ることが可能となる。
【図１】本発明の一実施形態に係る貼り合わせ基板の特
性を示す模式図である。
性を示す模式図である。
【図２】貼り合わせ界面にアモルファス層を形成した断
面を示す模式図である。
面を示す模式図である。
【図３】貼り合わせ界面にアモルファス層を形成した試
料の電流−電圧特性の測定値を示す特性図である。
料の電流−電圧特性の測定値を示す特性図である。
【図４】貼り合わせ温度に対する発光強度の変化を示す
特性図である。
特性図である。
【図５】面発光型レーザの構成を示す概略断面図であ
る。
る。
【図６】従来の貼り合わせ基板の特性を示す模式図であ
る。
る。
１，２ 半導体基板 ３ アモルファス層 ４ ｎ型ＩｎＰ積層基板 ４ａ ＩｎＧａＡｓ基板 ４ｂ バッファ層 ４ｃ エッチングストップ層 ４ｄ コンタクト層 ５ ｎ型ＧａＡｓ積層基板 ５ａ ｎ−ＧａＡｓ基板 ６ 活性層 ７，８ 電極 ９ ＩｎＰ系多層反射鏡 １０ ＧａＡｓ／ＡｌＡｓ多層反射鏡 １１ ＩｎＰ系共振器 １２ 誘電体多層反射鏡
Claims (8)
- 【請求項１】 格子定数の異なる第１及び第２の半導体
基板を貼り合わせた構造を有する半導体装置であって、 前記第１及び第２の半導体基板の貼り合わせ界面に、前
記第１及び第２の半導体基板の構成原子からなるアモル
ファス層が形成されていることを特徴とする半導体装
置。 - 【請求項２】 前記第１及び第２の半導体基板のいずれ
か一方が、レーザ発振による発光層を有していることを
特徴とする請求項１に記載の半導体装置。 - 【請求項３】 前記第１の半導体基板が０層若しくは１
層以上の化合物半導体層を有するＩｎＰ基板であり、前
記第２の半導体基板が０層若しくは１層以上の化合物半
導体層を有するＧａＡｓ基板であることを特徴とする請
求項１に記載の半導体装置。 - 【請求項４】 前記第１の半導体基板の前記化合物半導
体層がＩｎ1-xＧａxＡｓyＰ1-y（ｘ，ｙはともに０以上
１以下の数）からなることを特徴とする請求項３に記載
の半導体装置。 - 【請求項５】 前記第２の半導体基板の前記化合物半導
体層がＡｌxＧａ1-xＡｓ（ｘは０以上１以下の数）から
なることを特徴とする請求項３に記載の半導体装置。 - 【請求項６】 前記アモルファス層の厚さが１ｎｍ以上
であることを特徴とする請求項１に記載の半導体装置。 - 【請求項７】 格子定数の異なる異種半導体基板の表面
同士を圧着させる第１の工程と、 前記異種半導体基板に熱処理を施して、前記異種半導体
基板の貼り合わせ界面に沿ってアモルファス層を形成す
る第２の工程とを有することを特徴とする半導体装置の
製造方法。 - 【請求項８】 前記第２の工程において、前記熱処理を
５５０℃以上の温度で１時間以上行うことを特徴とする
請求項７に記載の半導体装置の製造方法。
Priority Applications (2)
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|---|---|---|---|
| JP2000382697A JP2002185080A (ja) | 2000-12-15 | 2000-12-15 | 半導体装置及びその製造方法 |
| US09/963,485 US6853008B2 (en) | 2000-12-15 | 2001-09-27 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000382697A JP2002185080A (ja) | 2000-12-15 | 2000-12-15 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002185080A true JP2002185080A (ja) | 2002-06-28 |
Family
ID=18850480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000382697A Pending JP2002185080A (ja) | 2000-12-15 | 2000-12-15 | 半導体装置及びその製造方法 |
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| Country | Link |
|---|---|
| US (1) | US6853008B2 (ja) |
| JP (1) | JP2002185080A (ja) |
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-
2000
- 2000-12-15 JP JP2000382697A patent/JP2002185080A/ja active Pending
-
2001
- 2001-09-27 US US09/963,485 patent/US6853008B2/en not_active Expired - Fee Related
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