TWI409854B - 在溝渠中包括水平第一閘極與垂直第二閘極之分離閘極儲存裝置 - Google Patents

在溝渠中包括水平第一閘極與垂直第二閘極之分離閘極儲存裝置 Download PDF

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Description

在溝渠中包括水平第一閘極與垂直第二閘極之分離閘極儲存裝置 相關申請案
本申請案已於2005年7月25日在美國提出申請，專利申請號為11/188,603。
本發明係在半導體裝置領域中，尤其是非揮發性儲存裝置。
圖20中說明一傳統分離閘極儲存裝置10。分離閘極儲存裝置10包括第一及第二閘極16及18，其串聯配置在一對源極/汲極區域12－1與12－1之間。一介電層20分隔數個閘極16及18與半導體基板11。閘極16下方的介電層20包括數個電荷儲存元件22，用以程式化數個位元資訊，如非揮發性儲存裝置領域中所習知。儲存裝置10稱為一分離閘極裝置，是因為源極/汲極區域12－1與12－2之間的通道14由不同的第一及第二閘極16及18來控制。期望分離閘極儲存裝置在低程式化電流下通過載子注入而達成有效率的程式化。由第一閘極16(其有時稱為該控制閘極)的電壓，及源極/汲極區域12－1上的電壓控制該注入機構的效率，而由第二閘極18控制該程式化電流。藉由施加一較大電位到第一閘極16，及一較小電位到第二閘極18，可利用期望低的程式化電流來達成適當的注入效率。
雖然在可程式非揮發性儲存裝置的相關情況中，分離閘極裝置10的有利點是顯而易見，但傳統分離閘極裝置10的設計，其利用兩者同樣消耗珍貴晶圓面積的該等第一及第二閘極，對該單元密度有一不利衝擊。單元密度指一界定面積中可儲存的資訊量。期望實施一分離閘極裝置，其展現分離閘極裝置10的有利特徵，但佔用一較小面積且藉此能達成較大密度。
在一方面，一半導體式儲存單元及一對應製程利用一分離閘極結構，其包括一控制閘極及一選擇閘極。在該基板的一上表面上，該等閘極之一係水平定向，而在該晶圓基板中界定的一溝渠內，另一閘極係垂直定向。該控制閘極位於一電荷儲存堆疊上方或毗鄰該電荷儲存堆疊，其包括一層不連續儲存元件(DSE)。在一些實施例中，該控制閘極係在該溝渠內垂直定向，及該選擇閘極係水平定向。在其他實施例中，該選擇閘極係該溝渠中的垂直定向閘極’及該控制閘極係該基板上表面上方的水平定向閘極。在一些實施例中，該層DSE係數個奈米矽晶體。
參照至附圖，圖1至圖12以一組局部剖面圖說明在製造一分離閘極儲存裝置實施例100的製程中，在不同階段的一晶圓，其中該控制閘極係在一溝渠內垂直定向，及該選擇閘極係在該基板上表面上方水平定向。圖13至圖17說明一替代處理，取代圖3至圖11中所示處理，用以製造一分離閘極儲存裝置的一第二實施例200，其中該選擇閘極係在一溝渠中垂直定向，及該控制閘極係在該基板上表面上方水平定向。
在圖1中，在一半導體晶圓101的一半導體基板102的一上表面上，形成一介電襯底104及一硬式光罩106。半導體基板較佳為摻雜或未摻雜單晶矽。在其他實施例中，半導體基板可包括鍺等其他半導體，或III－V族半導體合金等各種半導體合金，包括砷化鎵。
在一實施例中，介電襯底104係氧化矽，其可使用CVD(化學氣體沈積)而高熱形成(成長)或沈積。硬式光罩106較佳為一介電層，其可相對於基板102而選擇性地蝕刻。硬式光罩106較佳為CVD氮化矽，期望使用的原因是其具有防止一下方半導體氧化的能力。硬式光罩層106較佳相當程度地比介電襯底140厚。例如，在一實施中，硬式光罩層106厚度在100至200 nm的範圍中，而介電襯底104小於20 nm。在未按比例繪製的該等附圖中並未反映出此等相對尺寸。
以下參照至圖2，在半導體基板102中形成數個溝渠108。如以下說明將明顯看出，數個溝渠108界定該儲存裝置將形成的結構。溝渠108的形成包括介電襯底104及硬式光罩106的傳統微影圖案化，之後是一乾蝕製程，其相對於襯底104及硬式光罩106而優先蝕刻該半導體材料(例如矽)。半導體製造領域中熟知此類型蝕刻製程。在所示實施中，溝渠108具有大約1：2的長寬比。溝渠108的深度係一實施細節，但期望溝渠具有在大約50 nm至300 nm範圍中的一深度，以用於要求密集儲存體陣列的應用。
在圖3中，說明形成一電荷儲存堆疊的一第一步驟，即在數個溝渠108的數個側壁及底面上形成一介電層，本文中稱為底介電層110。底介電層110較佳為薄的(例如1 nm至10 nm)一高品質介電層，其用於該等DSE的程式化及拭除。最好是一薄介電層，以使用注入式或隧穿式程式化技術來達成適當的程式化次數。最好是一高品質介電層，以耐得住該潛在的大程式化電壓及電流及潛在大的程式化週期數，不會顯示崩潰、陷阱誘捕，或重大漏電。在該較佳實施例中，底介電層110係一高熱形成的二氧化矽膜，其具有在大約4至10 nm範圍中的一厚度。如圖3中所示，當硬式光罩106係一氮化矽硬式光罩時，該等溝渠壁的高熱氧化未在接近氮化矽硬式光罩106下方形成大量額外氧化層。
在圖4中，已在底氧化層110及硬式光罩106的一上表面上非選擇性地形成一電荷儲存層121。電荷儲存層121代表其中或其上將儲存電荷以程式化或拭除儲存裝置100的該(等)位元的結構。在所示實施例中，電荷儲存層121包括複數個DSE 120。在一些實施例中實施為數個奈米晶體的DSE 120係能儲存一電荷的材料的一組慎重堆積。合適材料包括矽、多晶矽、金屬材料，包括有鈦、鉭、鋁、其合金等，及電介質，如氮化矽或氮氧化矽。
在該較佳實施中，DSE 120係數個奈米矽晶體。在此實施中，DSE 120可利用各種方式中的任一者來形成，較佳不需任何微影步驟。一熟知的DSE形成技術是，沈積一非晶矽層，及將其加熱以形成該等奈米晶體。另一技術是，使用化學氣體沈積(CVD)方法以沈積該等奈米晶體。依利用的技術而定，DSE可具有各種形狀，包括半球形及球形。在一實施中，DSE 120直徑大約是10 nm，及以大約10 nm的卓越一致間隔而分隔開。不管使用的形成技術如何，在此實施例中的各DSE 120係一矽微粒，其與其鄰近者以電及實體地隔離。
參照至圖5，已在電荷儲存層121上方非選擇性地形成一頂介電層130，以完成一電荷儲存堆疊131的形成，該電荷儲存堆疊包括底介電層110、電荷儲存層121，及頂介電層130。在該較佳實施例中，頂介電層130係一高溫氧化層(HTO)，期望其展現的特性(例如密度及介電強度)大體上同等於高熱形成的二氧化矽。在此實施例中，可由一傳統HTO製程來形成頂介電層130，如藉由以接近900℃的溫度使二氯矽烷及一氧化二氮起反應。在其他實施例中，會期望利用一較低溫製程(例如一TEOS(四乙基鄰矽酸鹽)製程)以防止DSE 120的矽實施例的非意欲氧化。頂介電層130的厚度較佳在大約5至10 nm的範圍中。
以下參照至圖6，在數個溝渠108中形成數個控制閘極間隔物140，其位於電荷儲存堆疊131在該溝渠底面上的一部分上方，及毗鄰電荷儲存堆疊131在該等溝渠側壁上的該部分。在該較佳實施例中，如半導體製造領域所熟知，藉由在晶圓101及數個溝渠108之上非選擇性地沈積一導電控制閘極材料，及接著各向異性地蝕刻該沈積材料以形成數個控制閘極間隔物140。在一實施例中，用於控制閘極間隔物140的材料係傳統的CVD多晶矽。在此實施例中，可使用離子植入在沈積當場或之後摻雜該多晶矽。在使用NMOS電晶體的一實施例中，控制閘極間隔物140例如可摻雜砷或磷等n型摻雜物。在其他實施例中，控制閘極層140可包括一金屬，如鋁、銅、鈦、鎢，其合金等。
在所示實施例中，控制閘極間隔物140的寬度不足以覆蓋溝渠108的整個底面，及結果在數個溝渠108的相對側壁上的數個間隔物140之間存在一間隙147。在溝渠108內，間隙147大體上居中，而使間隙147與溝渠108的任一側壁等距。間隙147將用以曝露半導體基板102的下部以形成一擴散區域。
圖6中的控制閘極間隔物140形成之後，在數個間隔物140上形成一襯底介電層145，以隔離該等導電間隔物140與該裝置的其他導電元件。就像該等控制閘極間隔物140，襯底介電層145的一實施例由一間隔物處理順序來形成，其中在該晶圓之上非選擇性地沈積一正形層介電材料，之後各向異性地蝕刻以產生如圖6中所示襯底介電層145。用於此實施例，其中在另一間隔物(140)上形成一間隔物(145)，較佳控制該第一間隔物(140)的蝕刻，以產生數個較陡峭三角形的控制閘極間隔物140，在該間隔物的頂部具有一最小水平表面。在此實施例中，可在數個水平表面(例如頂介電層130位於硬式光罩106上方的上表面，及頂介電層130位於間隙147中的上表面)上方，蝕刻襯底介電層145的數個部分，不用完全移除襯底介電層145隔絕控制閘極間隔物140的該等部分。襯底介電層145可為一傳統CVD氧化膜，如一TEOS膜。在其他實施例中，襯底介電層145可屬於一不同材料(例如氮化矽或氮氧化矽)，其相對於間隙147下方的電荷儲存堆疊131而選擇性地蝕刻。在控制閘極間隔物140係矽或多晶矽的又一實施例中，襯底介電層145可包括一高熱形成的二氧化矽膜。
在圖7中，以一選擇性蝕刻製程移除圖6中電荷儲存堆疊131位於間隙147下方的部分，以曝露基板102位於間隙147下方的一較小部分。儲存堆疊131的此部分的選擇性移除曝露半導體基板的一下部。在該較佳實施例中，利用電荷儲存堆疊131的一傳統各向異性乾蝕以達成電荷儲存堆疊131的該部分的移除。
以下參照至圖8，說明額外處理，其中在間隙147(顯示在圖7中)及填滿一導電塞子151的溝渠108下方形成一擴散區域，本文中稱為控制閘極擴散區150。控制閘極擴散區150的形成可包括一可選的離子植入步驟，之後是一擴散步驟。控制閘極擴散區150的導電類型與半導體基板102的導電類型相反，及該摻雜濃度最佳高於基板102的摻雜濃度。例如在一NMOS實施中，控制閘極擴散區150較佳是一摻雜砷、磷或另一合適n型摻雜物的n＋區域，而半導體基板102較佳是一輕度p型摻雜材料。所示數個控制閘極擴散區域150僅位於該溝渠底面的一部分下方，因此基板102的一部分係位於溝渠108的一部分下方，毗鄰擴散區域150，其將作為一通道的一部分，該通道係在控制閘極擴散區150與一後續形成的第二擴散區域之間。
導電塞子151較佳為一金屬材料，如鎢、鈦、鉭、鋁、銅、鉑等，或一半導體，如矽、多晶矽，或其任一者的合金。導電塞子151係一導電結構，其致能後端金屬化(未顯示)以接觸控制閘極擴散區150。在一實施例中，由一製程順序形成導電塞子151，該製程順序包括一物理氣體沈積(PVD)製程，如濺鍍製程等，之後是一平面化步驟，如一化學機械研磨(CMP)製程等，以產生具有一上表面的一導電塞子，該上表面大體上與晶圓101的一上表面共平面。
以下參照至圖9，已對定位在毗鄰溝渠108之間的硬式光罩106的其餘部分，及該等上電荷儲存堆疊元件(例如DSE 120及頂氧化層130)執行額外處理。移除硬式光罩106的其餘部分及該等上層可包括一微影製程，以光罩數個溝渠108內的該等元件。在其他實施例中，使用一乾蝕製程，其在硬式光罩106(及該等上層121及130)與晶圓101上方的導電塞子151之間具選擇性。回想硬式光罩層106大體上比任一襯底介電層或分層121及130厚，應了解此乾蝕大部分是用以蝕刻硬式光罩層106。在硬式光罩106為氮化矽的數個實施例中，該氮化矽蝕刻對數個層130、110及104的氧化層實施例具選擇性，以便該等氧化層的數個部分大體上不受到圖9中所示蝕刻製程影響。如圖8中所示移除硬式光罩106的該等其餘部分包括移除下介電襯底104，以曝露基板102位於毗鄰溝渠108之間的一上表面。雖然介電襯底104的移除亦移除底介電層110及頂介電層130的數個曝露部分，但該蝕刻用以移除介電襯底104所需的期間夠短，足以留下底介電層110及頂介電層130在基板上表面上方的該等部分較不受影響(即，介電層110及130延伸超過基板102到一高度，其大體上大於襯底介電層104的厚度)。
以下參照至圖10，在基板102的該等曝露部分上形成一介電層160。介電層160將作為該閘極介電層，以用於分離閘極裝置100的數個選擇閘極。在一實施例中，介電層160係一層二氧化矽膜，其藉由基板102的該等曝露表面的高熱氧化而形成。在另一實施例中，介電層160可為一高k電介質，如氧化鉿等。本文中所用的一高k電介質係具有一介電常數的一材料，其介電常數超過二氧化矽的介電常數。
以下參照至圖11，在閘極介電層160上方形成數個選擇閘極170。在所示實施中，選擇閘極170係數個間隔物結構，形成該結構係藉由在晶圓101之上沈積一選擇閘極材料的一正形層，及各向異性地蝕刻該沈積膜，以在電荷儲存堆疊131凸出基板102上表面的該等部分上的數個側壁上產生數個間隔物。選擇閘極170係由一導電材料，如摻雜多晶矽，或一金屬，如鈦、鉭、鋁、銅、鉑所形成。在毗鄰溝渠結構之間，選擇閘極170的尺寸不足以完成覆蓋基板102上方的閘極介電層160，而使數個選擇閘極170之間存在一間隙172。
以下參照至圖12，在基板102的一上部中形成數個擴散區域175，其對齊數個選擇閘極170。在一實施例中，數個擴散區域175的形成包括一蝕刻步驟，其中移除閘極介電層160未由數個選擇閘極170覆蓋的數個部分。用於閘極介電層160係二氧化矽的數個實施例，如所熟知，移除閘極介電層160的數個曝露部分例如可包括在稀釋的HF溶液中浸泡晶圓101。
擴散區域175的形成完成分離閘極儲存裝置100的形成。圖12中所示剖面圖包括第一及第二儲存裝置100－1及100－2，其各為儲存裝置100的例子。如圖12中所示分離閘極儲存裝置100包括一控制閘極間隔物140－1及一選擇閘極間隔物170，其串聯配置在數個擴散區域150－1與175之間，其中該等擴散區域互相垂直地錯位，及其中該等閘極間隔物之一，即控制閘極間隔物140－1係沿著一溝渠的側壁而垂直定向，而另一閘極間隔物，即選擇閘極間隔物170－1係在該半導體基板的表面上方水平定向。藉由該等裝置閘極之一沿著一溝渠的垂直側壁而定向，分離閘極儲存裝置100能保留所需面積以實施該裝置，藉此在一已知面積內可能達成較密集的儲存裝置分布。
如圖12中所示分離閘極儲存裝置100－1包括一擴散區域150－1，其位於基板102中的一溝渠108的一中央部分下方。該等溝渠側壁及該溝渠底面的一部分以一電荷儲存堆疊131作為襯底。電荷儲存體131的該較佳實施例包括一電荷儲存層121，其位於一底介電層110與一頂介電層130之間。電荷儲存層121較佳實施為複數個矽DSE 120。
儲存裝置100－1尚包括一控制閘極間隔物140－1，其至少部分地位於該溝渠中，在該溝渠的一大體上垂直側壁上及電荷儲存堆疊131作為該溝渠底面襯底的該部分上方，毗鄰電荷儲存堆疊131。電荷儲存堆疊131作為該閘極介電層以用於控制閘極間隔物140－1。控制閘極間隔物140－1係一導電結構，較佳由摻雜多晶矽或另一合適導電材料所形成。在所示實施例中，控制閘極間隔物140－1主要為垂直定向，其表示控制閘極間隔物140－1的主要操作表面(毗鄰該溝渠側壁的該表面)，位在垂直於基板102的一上源極的一平面中。分離閘極儲存裝置100－1尚包括一選擇閘極間隔物170－1，其在一選擇閘極介電層160上方高出基板102的一上表面，及水平定向，其表示選擇閘極間隔物170－1的主要操作表面平行於該基板上表面。控制閘極140配置成在擴散區域150附近，毗鄰該垂直溝渠側壁及的該溝渠底面下方，產生基板102中的一通道。選擇閘極170配置成在擴散區域175附近，在基板102的一上表面產生該基板中的一通道。控制閘極140及選擇閘極170共同配置成控制一通道，其自佔用基板102的一上表面的擴散區域175延伸到該溝渠下方的控制閘極擴散區域150。在此配置中，表示控制閘極140及選擇閘極170係串聯配置在數個擴散區域175與150之間，以控制閘極140負責該通道的垂直定向部分，及選擇閘極170負責該通道在該基板上表面的一水平部分。
分離閘極儲存裝置100的程式化包括注入電荷到電荷儲存層121的一注入區域114－1中。藉由偏壓控制閘極140－1到一第一程式化電壓(VP 1 )、第一選擇閘極170－1到一第二程式化電壓(VP 2 )、擴散區域150－1到一第三程式化電壓(VP 3 )，及擴散區域175及基板102到一第四程式化電壓(VP 4 )，以達成程式化裝置100。在分離閘極儲存裝置100－1的一NMOS實施例的一實施中，VP 1 大約為6V，VP 2 大約為5V，及該VP 4 接地。依該期望程式化電流而定，選擇閘極程式化電壓VP 3 會有變化。在一低程式化電流應用中，VP 3 可偏壓在或稍低於選擇閘極170－1的臨限電壓。可藉由偏壓控制閘極140－1到一較大正或負電位VE 1 (例如＋6V或－6V)，及基板102到一大的負或正電壓VE 2 (例如－6V或＋6V)，以達成拭除分離閘極儲存單元100－1。在拭除操作期間，該等擴散區域150－1及175及選擇閘極170－1可浮動(無連接)，或偏壓，以便擴散區域175與選擇閘極170－1之間的電壓低於選擇閘極介電層160的崩潰電壓。此等程式化電壓總結在圖18的程式化表180中。圖12中所示分離閘極儲存裝置100－2在功能上同等於儲存裝置100－1，及藉由施至儲存裝置100－1的偏壓取代到儲存裝置100－2，以達成程式化。
以下參照至圖13至圖17，以一系列局部剖面圖說明一第二分離閘極儲存裝置實施例200的製造。利用一垂直定向的選擇閘極及一水平定向的控制閘極以實施分離閘極儲存裝置200。在圖13中，沈積或高熱形成一襯底介電層210以作為數個溝渠208的該等表面的襯底。用於保留襯底介電層以作為一閘極介電層使用的數個實施例，較佳使用高熱氧化以形成襯底介電層210。
參照至圖14，執行額外處理，其類似於相關圖7至圖9的上述處理，以毗鄰一介電層210及在該介電層上方，在數個溝渠208中形成數個閘極間隔物270，介電層210作為該等溝渠側壁的襯底，及其作為閘極介電層以用於選擇閘極間隔物270。選擇閘極間隔物270由多晶矽或另一合適導電材料所形成。數個介電間隔物245作為數個選擇閘極間隔物的襯底。在基板102中對齊數個選擇閘極間隔物270以形成一擴散區域250，其位於一溝渠208的一中央部分下方，及已製造一導電塞子以填補溝渠208。數個介電間隔物245隔離數個選擇閘極間隔物270與導電塞子251。在圖15中，類似於相關圖9的上述處理，在基板102介於毗鄰溝渠208之間的數個部分上方，已移除介電層210的數個部分、硬式光罩106，及介電襯底104。
在圖16中，執行額外處理以在基板102的該等曝露表面上形成一電荷儲存堆疊231。類似於圖5的電荷儲存堆疊131，電荷儲存堆疊231包括一層DSE 220，其位於一底介電層上方及一頂介電層下方。(以圖16中所示細節程度，不易在電荷儲存堆疊231內區別該等頂介電層及底介電層)。在一實施例中，已利用一CMP製程移除電荷儲存堆疊超出塞子251的數個部分。數個控制閘極間隔物240顯示為毗鄰溝渠208的數個側壁而在電荷儲存堆疊231上方形成。數個控制閘極間隔物240可由多晶矽或另一合適閘極材料所構成。
在圖17中，移除電荷儲存堆疊231的數個曝露部分(未由數個控制閘極間隔物240覆蓋的數個部分)，以曝露半導體基板102。然後，在基板102中對齊該等控制閘極間隔物240而形成數個擴散區域275，以完成第一及第二分離閘極儲存裝置200－1及200－2的形成。
分離閘極儲存裝置200－1包括一選擇閘極間隔物270－1及一控制閘極240－1，其串聯配置在數個擴散區域250－1與275之間。在所示實施例中，選擇閘極間隔物270－1係一溝渠208內的一垂直定向結構。選擇閘極間隔物270－1至少部分地位於該溝渠中，定位成毗鄰閘極介電層210，其作為該等大體上垂直溝渠側壁及一部分溝渠底面的襯底。數個控制閘極間隔物240係水平定向間隔物，其位於一電荷儲存堆疊231上方，高於基板102的一上表面。在此實施例中，在擴散區域250與數個擴散區域275之間形成的一通道的大部分，由數個選擇閘極間隔物270控制，而該通道的一較小部分由數個控制閘極間隔物240控制。DSE 220的一注入區域214－1的程式化類似於圖12的注入區域114的程式化，利用該注入區域包括數個間隔物240下方的該等DSE。在圖18的表格180中說明用於儲存裝置200的數個程式化值。
以下參照至圖19，以上視圖說明一儲存體陣列290的一部分，以討論該陣列內個別裝置的隔離。由圖19中的上視圖看出，數個溝渠208垂直地延伸。顯示一儲存裝置200包括一第一溝渠208－1、一第二溝渠208－2，及其間的一擴散區域275。為求清晰，自圖19省略控制閘極間隔物240、選擇閘極間隔物270，及裝置200的其他特徵。圖19中顯示數列或數條隔離區域209，以提供數個鄰近擴散區域275之間(例如在擴散區域275－1與275－2之間)的電隔離。可利用一植入或利用一深溝隔離介電層以實施數個隔離條209，其中在形成數個溝渠208前所形成的一介電隔離溝渠延伸到溝渠208的深度以下。在該接面隔離實施例中，利用強化基板102導電類型的一種類以植入數個隔離條209。在儲存裝置200的一NMOS實施例中，數個擴散區域275例如係n＋區域，基板102係一p－區域，及數個隔離條209係p區域。
在以上說明書中，已參照至數個特定實施例以說明本發明。然而，熟諳此藝者了解，不背離本發明如後附申請專利範圍中提出的範疇，可作出各種修改及變化。例如，雖然所述實施例係一NMOS電晶體實施例，但同樣包括PMOS實施例。因此，該說明書及附圖應視為一說明性質而非限制性質，及所有此類修改意欲包括在本發明的範圍內。
以上已相關於數個特定實施例說明數個有利點、其他優點，及問題的解決方法。然而，該等有利點、優點、問題的解決方法，及可使任何有利點、優點或解決方法發生或成為更顯著的任一(任何)元件，不應解釋為任何或所有申請專利範圍的一重大、必需或基本特徵或元件。本文中使用”包括”、”包括有”等詞或其任何變化，意欲涵蓋一非排他性的包括，俾包括一元件表單的一製程、方法、物品或裝置不僅包括該等元件，亦可包括未明確列出或並非此類製程、方法、物品或裝置固有的其他元件。
100,200．．．儲存裝置
101．．．晶圓
102．．．基板
104．．．介電襯底
106．．．硬式光罩
108,208．．．溝渠
110．．．底介電層
114,214．．．注入區域
120,220．．．不連續儲存元件(DSE)
121,131．．．電荷儲存體
130．．．頂介電層
140．．．導電間隔物
145．．．襯底介電層
147,172．．．間隙
150．．．控制閘極擴散區
151,251．．．導電塞子
160,210．．．介電層
170．．．選擇閘極
175,250,275．．．擴散區域
180．．．表格
209．．．隔離區域
231．．．電荷儲存堆疊
240．．．控制閘極間隔物
245．．．介電間隔物
270．．．選擇閘極間隔物
290．．．儲存體陣列
本發明藉由範例方式說明且未受限於附圖，其中相同參考數字表示相似元件，及其中：圖1以局部剖面圖說明在一製程中的一中間階段的一晶圓，其中在一半導體基板上方的一介電襯底上形成一硬式光罩；圖2說明在圖1之後的處理，其中在該半導體基板中形成數個溝渠；圖3說明在圖2之後的處理，其中該等溝渠以一底介電層作為襯底；圖4說明在圖3之後的處理，其中沈積一層不連續儲存元件；圖5說明在圖4之後的處理，其中在該層不連續儲存元件上形成一頂介電層；圖6說明在圖5之後的處理，其中毗鄰該等溝渠側壁形成數個控制閘極間隔物及數個介電襯底；圖7說明在圖6之後的處理，其中移除該電荷儲存堆疊的一部分，其由該等控制閘極間隔物之間的一間隙界定；圖8說明在圖7之後的處理，其中在該間隙下方形成一擴散區域，及該溝渠填滿一導電塞子；圖9說明在圖8之後的處理，其中在毗鄰溝渠的數個邊界之間移除該硬式光罩的數個部分及數個介電堆疊層；圖10說明在圖9之後的處理，其中在該基板上形成一選擇閘極介電層；圖11說明在圖10之後的處理，其中在該電荷儲存堆疊的數個內部側壁上形成數個選擇閘極；圖12說明在圖11之後的處理，其中在該基板的數個上部中對齊該等選擇閘極結構而形成數個擴散區域；圖13根據一第二實施例說明在圖2之後的處理，其中該等溝渠以一介電層作為襯底；圖14說明在圖13之後的處理，其中在該等溝渠中毗鄰該等溝渠側壁而形成數個選擇閘極間隔物，在該等選擇閘極間隔物上形成數個介電襯底，在由該等間隔物界定的一間隙下方形成數個擴散區域，及沈積一導電塞子以填補該溝渠；圖15說明在圖14之後的處理，其中在毗鄰溝渠之間移除該硬式光罩的數個部分；圖16說明在圖15之後的處理，其中在該基板的數個曝露部分上形成一電荷儲存堆疊，及在該溝渠襯底介電層的數個內部側壁上形成數個控制閘極；圖17說明在圖16之後的處理，其中在該基板的數個上部中對齊該等控制閘極而形成數個擴散區域；圖18係一程式化表，用於圖12及圖17的該等分離閘極儲存裝置；圖19以上視圖說明一分離閘極裝置儲存體陣列，其強調裝置隔離；及圖20以剖面圖說明一傳統分離閘極儲存裝置。
熟諳此藝者了解，說明該等圖中的元件為求簡單及清晰，因此不必然按比例繪製。例如，圖中有些元件的尺寸可較其他元件誇大，以協助提高對本發明實施例的了解。
100,100－1,100－2．．．儲存裝置
101．．．晶圓
102．．．基板
110．．．底介電層
114－1．．．注入區域
121,131．．．電荷儲存層
140．．．導電間隔物
145．．．襯底介電層
150－1,150－2．．．控制閘極擴散區
151．．．導電塞子
160．．．介電層
170,170－1,170－2．．．選擇閘極
175．．．擴散區域

Claims (16)

  1. 一種分離閘極記憶體單元，其包含：一第一閘極電極；一第二閘極電極；一第一擴散區域，其位於一溝渠下方，該溝渠位於一半導體基板中，其中該溝渠具有一側壁，且該第一擴散區域至該第一閘極電極比該第一擴散區域至該第二閘極電極更近，該第一閘極電極包含一至少部分地位於該溝渠內之控制閘極電極，及一至少部分地位於該溝渠內之第三閘極電極，該第三閘極電極包含一相關於一第二分離閘極記憶體單元之第二控制閘極電極；一位在該溝渠外之第二擴散區域，其中該第二擴散區域至該第二閘極電極比該第二擴散區域至該第一閘極電極更近，其中該第二閘極電極包含一位在該溝渠外之選擇閘極電極；及一電荷儲存層，其毗鄰該溝渠之該側壁，其中該電荷儲存層包括多個不連續儲存元件(DSE)。
  2. 如請求項1之分離閘極記憶體單元，其中從一上視圖來看，該電荷儲存層位在該溝渠內。
  3. 如請求項2之分離閘極記憶體單元，其中該控制閘極電極包含一控制閘極間隔物，其毗鄰該電荷儲存層。
  4. 如請求項3之分離閘極記憶體單元，其中該選擇閘極電極及該控制閘極電極為該分離閘極記憶體單元之僅有的閘極電極。
  5. 如請求項2之分離閘極記憶體單元，其中該等不連續儲存元件(DSE)包含多個奈米矽晶體。
  6. 如請求項2之分離閘極記憶體單元，尚包括一導電塞子，其延伸進入該溝渠且接觸該第一擴散區域。
  7. 如請求項1之分離閘極記憶體單元，其中該第一閘極電極係一選擇閘極電極。
  8. 如請求項7之分離閘極記憶體單元，其中該電荷儲存層位在該溝渠外。
  9. 一種使用一分離閘極記憶體陣列之方法包含拭除一在該分離閘極記憶體陣列中之分離閘極記憶體單元，其中所述之拭除包含：提供一分離閘極記憶體單元，其包含：一第一閘極電極；一第二閘極電極；一第一擴散區域，其位於一溝渠下方，該溝渠位於一半導體基板中，其中該溝渠具有一側壁，且該第一擴散區域至該第一閘極電極比該第一擴散區域至該第二閘極電極更近，一位在該溝渠外之第二擴散區域，其中該第二擴散區域至該第二閘極電極比該第二擴散區域至該第一閘極電極更近，及 一電荷儲存層，其毗鄰該溝渠之該側壁，其中該電荷儲存層包括多個不連續儲存元件，該第一閘極電極及該第二閘極電極之其中一者包括一控制閘極電極，且該第一閘極電極及該第二閘極電極之另一者包括一選擇閘極電極；偏壓該控制閘極電極至一第一拭除電壓，及使該選擇閘極浮動。
  10. 如請求項9之方法，其中在所述拭除期間，使該選擇閘極浮動包含使所有在該分離閘極記憶體陣列中之選擇閘極浮動。
  11. 一種製造一分離閘極記憶體單元之方法，其包含：在一半導體基板中形成一溝渠；在形成該溝渠之後形成一電荷儲存層，其中形成該電荷儲存層包括形成多個不連續儲存元件；至少部份地在該溝渠內形成一第一閘極電極；在該溝渠外形成一第二閘極電極；至少部份地在該溝渠內形成一第三閘極電極，其中該第三閘極電極相關於一第二分離閘極記憶體單元；在該溝渠下方形成一第一擴散區域；形成一位在該溝渠外之第二擴散區域。
  12. 如請求項11之方法，其中形成該第一閘極電極包括形成一控制閘極電極。
  13. 如請求項12之方法，其中形成該電荷儲存層包括在該溝渠之一下表面上形成該電荷儲存層。
  14. 如請求項11之方法，其中形成該第一閘極電極包含形成一導電間隔物，其毗鄰該溝渠之一側壁。
  15. 如請求項11之方法，其中該第一閘極電極係一選擇閘極電極。
  16. 如請求項15之方法，其中該電荷儲存層位在該溝渠外。
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