TWI396257B - 包括不連續儲存單元之電子裝置 - Google Patents

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Cheong M Hong
Craig T Swift
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Description

包括不連續儲存單元之電子裝置
本發明係關於電子裝置，且更特定言之，係關於包括不連續儲存單元之電子裝置。
浮閘非揮發性記憶體("FG NVM")為習知的且一般用於許多應用中。FG NVM之三種最常見類型之程式化機制包括Fowler－Nordheim穿隧、習知熱載子注入及源極側注入。Fowler－Nordheim穿隧係效率高的但非常緩慢。可藉由將進入一浮閘或一或多個隔開之其他儲存單元之載子的數目除以進入一具有浮動之或其他儲存單元之記憶體單元之載子的數目來量測效率。後者數目可藉由使用程式化電流及程式化時間之乘積來估計。
熱載子注入可包括習知熱載子注入及源極側注入。兩者包含熱載子之產生，某些熱載子係注入至浮動或其他儲存單元中。在習知熱載子注入中，當使用一浮閘時，沿一記憶體單元之一通道區域產生一電場。在該通道區域內，該電場係最接近汲極區。電場加速在該通道區域內流動之載子，以使得在通道區域內載子在汲極區附近行進最快。一小部分載子與通道區域內之矽或一或多個其他原子碰撞，從而將高能載子重定向至浮閘或其他電荷儲存單元。由一控制閘電極產生之電場可有助於將彼小部分之熱載子中的一些注入至浮閘中。習知熱載子注入為效率低的且具有高程式化電流。
相對於效率及程式化電流而言，源極側注入係Fowler－Nordheim穿隧與習知熱載子注入之間的風行折衷。就源極側注入而言，仍產生熱載子，然而，大多數熱載子在與汲極區間隔開之通道區域之一部分內產生。經設計為由源極側注入程式化之記憶體單元並非沒有問題。通常，記憶體單元需要一或多個額外關鍵微影序列且導致更大記憶體單元。
高密度浮閘記憶體正變得更加難以商業批量製造。隨著閘極介電層之厚度減少，經由閘極介電層之厚度延伸之針孔或其他缺陷之可能性增加。此缺陷可引起基板與浮閘之間的電短路或漏電路徑。電短路或漏電路徑可影響浮閘上之電壓，且因此，記憶體單元可能不能夠保持資料。一或多種材料可代替二氧化矽而用於閘極介電層，然而此(等)材料可具有其他問題，諸如與用於記憶體單元中之其他材料之材料相容性、要求新裝備、增加製造成本等。
一電子裝置可包括不連讀儲存單元。在一實施例中，電子裝置可包括一包括一第一渠溝的基板。該渠溝可包括一壁及一底部且自該基板之主要表面延伸。電子裝置亦可包括不連續儲存單元，其中不連續儲存單元之一第一部分至少位於該第一渠溝內，且不連續儲存單元之一第二部分位於沿相鄰於第一渠溝之基板之主要表面之處。不連續儲存單元之該第二部分可與不連續儲存單元之該第一部分間隔開。電子裝置可進一步包括一上覆於至少第二組不連續儲存單元之第一閘電極，其中該第一閘電極之一上表面位於基板之主要表面之下。電子裝置亦可包括一上覆於第一閘電極之第二閘電極。在一實施例中，第一組不連續儲存單元位於第二閘電極與基板之主要表面之間。本文所描述之實施例亦包括用於形成電子裝置之製程。
電子裝置可包括一記憶體陣列，其中位元線、閘極線、或其任何組合可利用渠溝設計及內埋式位元線。在一實施例中，記憶體單元中之至少一者可包括一閘電極，該閘電極包括一控制閘極部分及一選擇閘極部分。在另一實施例中，與一控制閘極線相比，一選擇閘極線電可連接至一不同數目之列或行之記憶體單元。在一特定實施例中，一選擇閘極線可電連接至一列或一行之記憶體單元，且控制閘極線可電連接至兩列或兩行之記憶體單元。在又一實施例中，對於位元線可存在一類似關係。在再一實施例中，一選擇閘極線及一控制閘極線可大體上彼此垂直。與控制閘極線相比，選擇閘極線可電連接至一不同數目之列或行之記憶體單元。在一特定實施例中，一選擇閘極線可電連接至一列或一行之記憶體單元，且控制閘極線可電連接至兩行或兩列之記憶體單元。
在處理以下所述實施例之細節之前，定義或澄清一些術語。術語"不連續儲存單元"意欲意指能夠儲存電荷之間隔物件。在一實施例中，實質上所有不連續儲存單元係最初形成的且保持彼此分離。在另一實施例中，形成一大體上連續材料層且隨後將其分離成不連續儲存單元。在又一實施例中，大體上所有不連續儲存單元可為最初形成為彼此分離，且隨後在形成期間，一些但並非所有不連續儲存單元可接合在一起。
術語"主要表面"意欲意指一基板之一表面，自其後續形成一記憶體陣列內之記憶體單元。主要表面在形成任何電子組件之前可為一基板之一原始表面或可為自其形成記憶體陣列內之渠溝或其他永久結構之一表面。舉例而言，記憶體陣列可至少部分形成於上覆於一基底材料之磊晶層內，且可自該基底材料形成周邊域(記憶體外部)內之電子組件。在此實施例中，主要表面係指磊晶層之上表面，而並非基底材料之原始表面。
術語"堆疊"意欲意指複數個層或複數個至少一層與至少一結構(例如，奈米晶體)，其中該複數個層或複數個層與結構提供一電子功能。舉例而言，一非揮發性記憶體堆疊可包括用於形成一非揮發性記憶體單元之至少一部分的層。一堆疊可為一較大堆疊之一部分。舉例而言，一非揮發性記憶體堆疊可包括一用於在一非揮發性記憶體單元內儲存電荷之電荷儲存堆疊。
如本文所使用，術語"包含"、"包括"、"具有"或其任何其他變形意欲涵蓋一非排斥性包含。舉例而言，包含一列元件之一製程、方法、物件或裝置不必限制於僅彼等元件而可包括未明確列出或此製程、方法、物件或裝置固有之其他元件。此外，除非相反地明確陳述，否則"或"係指一包含性"或"而並非一排斥性"或"。舉例而言，條件A或B滿足下列任一者：A為真(或存在)且B為假(或不存在)、A為假(或不存在)且B為真(或存在)、及A及B均為真(或存在)。
此外，出於清晰之目的且為給出本文所述之實施例之範疇的一般意義，"一"之使用係用於描述一或多個由"一"所表示之物品。因此，無論何時使用"一"，描述應理解為包括一個或至少一個，且單數亦包括複數個，除非其清楚地表示意指相反情況。
除非另外界定，本文所使用之所有技術及科學術語具有與熟習本發明所屬技術者所通常理解之相同意義。所有公開案、專利申請案、專利及本文所提及之其他參考皆以全文引用之方式併入本文中。在衝突情況下，本說明書(包括定義)將具有控制權。此外，材料、方法及實例僅為說明性的且不意欲為限制性。
本發明之其他特徵及優勢將自以下詳細描述及申請專利範圍中顯而易見。
對於本文未描述之範圍，關於特定材料、處理動作及電路之許多細節為習知的且可在半導體及微電子技術範圍內之教科書及其他來源中找到。
圖1包括電子裝置10(諸如積體電路)之一部分之截面圖的說明。該積體電路可為一單獨記憶體、一微控制器或包括一記憶體之其他積體電路。在一實施例中，電子裝置10可包括非揮發性記憶體("NVM")陣列14，其一部分在圖1中繪示。基板12可包括一單晶半導體晶圓、一絕緣體上覆半導體(semiconductor－on－insulator)晶圓、一平板顯示器(例如，一在一玻璃板之上的矽層)、或習知用於形成電子裝置之其他基板。基板12之上表面為主要表面13。視情況，可使用一習知摻雜操作來增加沿NVM陣列14內之主要表面13的基板12之摻雜濃度，以潛在地減少後續形成之可上覆於主要表面13之部分的閘電極之間的洩漏電流。儘管未繪示，但可在NVM陣列14之外部的周邊域中在基板12之部分之上形成淺渠溝場隔離。亦未繪示，可形成及移除一可選犧牲層。一犧牲層可改良後續形成之介電層之特性。
如圖1所繪示，接著可形成包括介電層18、不連續儲存單元110及介電層112之電荷儲存堆疊16。在一實施例中，電荷儲存堆疊16可在緊鄰主要表面13處形成。可使用氧化或氮化環境來熱生長介電層18，或使用一習知化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術或其組合來沉積介電層18。介電層18可包括具有二氧化矽、氮化矽、氮氧化矽、一高介電常數("高－k")材料(例如，介電常數大於8)或其任何組合之一或多個膜。高－k材料可包括Hfa Ob Nc 、Hfa Sib Oc 、Hfa Sib Oc Nd 、Hfa Zrb Oc Nd 、Hfa Zrb Sic Od Ne 、Hfa Zrb Oc 、Zra Sib Oc 、Zra Sib Oc Nd 、ZrO2 、其他含Hf或含Zr介電材料、前述物質之任一者之摻雜型式(鑭摻雜、鈮摻雜等)或其任何組合。介電層18可具有一在約1至約10 nm之範圍內的厚度。介電層18之厚度及材料選擇將大體上決定其之電學特性。在一實施例中，厚度及材料經選擇以使得介電層18具有一小於10 nm之二氧化矽等效厚度。
可接著在NVM陣列14之上形成不連續儲存單元110之集合。不連續儲存單元110在實體上大體上彼此分離。不連續儲存單元110可包括一能夠儲存電荷之材料，諸如矽、氮化物、含金屬材料、能夠儲存電荷之另一適當材料或其任何組合。舉例而言，不連續儲存單元110可包括矽奈米晶體或金屬奈米簇。在一特定實施例中，可在基板12之曝露表面上形成一大體上連續之非晶矽層。可將該大體上連續層曝露於可引起層"呈團狀(ball up)"或者形成矽奈米晶體之熱或其他處理條件。不連續儲存單元110可為未摻雜的，在沉積期間被摻雜，或在沉積之後被摻雜。在一實施例中，不連續儲存單元110可由一或多種材料形成，該或該等材料之特性在熱氧化處理期間將不會顯著受到不利影響。此材料可包括鉑、鈀、銥、鋨、釕、錸、銦錫、銦鋅、鋁錫或其任何組合。除鉑及鈀以外，此等材料之每一者可形成一導電性金屬氧化物。在一實施例中，不連續儲存單元110之每一者在任何維上不大於約10 nm。在另一實施例中，不連續儲存單元110可為更大，然而不能使不連續儲存單元110形成如此大以致形成一連續結構(意即，所有不連續儲存單元84不融合在一起)。因此，在形成不連續儲存單元110期間，一些個別部分可接合在一起以形成簇，然而此等簇為不連續儲存單元110。
接著在不連續儲存單元110上形成介電層112。介電層112可包括一或多個介電膜。介電層112可包括任何一或多個材料或藉由使用相對於介電層18所描述之實施例之任一者來形成。介電層112可具有與介電層18相比之相同或不同組合物且可使用與介電層18相比之相同或不同形成技術來形成。
可形成一保護層114，其包括介入層116及抗氧化層118。在處理期間，介入層116可充當一襯墊層。在一實施例中，在一完成裝置中，介入層116之剩餘部分可為導電性的或(例如，藉由摻雜)製成為導電性的，且可設定電荷儲存堆疊16之工作功能。在另一實施例中，介入層116可為多晶矽、摻雜多晶矽、金屬或含金屬材料。在又一實施例中，介入層116可在厚度上小於約200 nm。可藉由使用一或多個習知技術來形成抗氧化層118。保護層114可包括介入層116及抗氧化層118。在一實施例中，抗氧化層118包括氮化物。
藉由一習知技術而在基板12之上形成一圖案化抗蝕層(未繪示)，其包括在NVM陣列14內待形成渠溝之位置處的開口。接著可藉由一習知技術移除上覆層之曝露部分以曝露主要表面13。在一實施例中，在移除圖案化抗蝕層之前形成渠溝22及23，如圖2所繪示。在另一實施例中，移除圖案化抗蝕層，且接著可藉由一習知技術來形成渠溝22及23。渠溝22及23係彼此間隔開的，自主要表面13延伸至基板12中，且每一者包括一壁及一底部。渠溝22及23之深度可至少部分決定形成於相鄰於渠溝22及23之處的記憶體單元中之一或多者之通道長度。在一實施例中，渠溝22及23之深度在約50至約500 nm之範圍內。在一特定實施例中，藉由使用一定時各向異性蝕刻來形成渠溝22及23以產生大體上垂直之壁。在一實施例中，渠溝22及23具有大體上均一之深度。
如圖3所示，沿渠溝22及23之曝露表面形成絕緣層32。絕緣層32可能是或不是大體上共形的。在一實施例中，絕緣層32可包括氧化物、氮化物、氮氧化物或其組合。在一實施例中，絕緣層32可用作為一植入式過濾網。在一特定實施例中，藉由熱氧化渠溝22及23內之基板12之曝露部分來形成絕緣層32。熱氧化可有利於移除缺陷(諸如由蝕刻引起之彼等缺陷)，幫助圓化渠溝22及23之轉角，或其組合。在另一實施例中(未繪示)，可沉積絕緣層32。一沉積之絕緣層32將大體上覆蓋工件之所有曝露的表面。
分別如圖4及圖5中之俯視圖及截面圖所繪示，於渠溝22及23之底部將一摻雜物引入基板12之部分中，以形成摻雜區域52及53。在圖4及其他俯視圖中，未繪示一些介電或絕緣層以簡化對NVM陣列14內之特徵之間的位置關係之理解。摻雜區域52位於基板12內且在渠溝22之下，且摻雜區域53位於基板12內且在渠溝23之下。在一實施例中，摻雜區域52及53可為源極/汲極("S/D")區且充當埋入式位元線。摻雜物可為一p型摻雜物(例如，硼)或一n型摻雜物(例如，磷或砷)。在一實施例中，可藉由使用離子植入來引入摻雜物。可執行一可選熱循環來活化摻雜物。在另一實施例中，後續處理可具有能夠活化摻雜物之一或多個熱循環。在渠溝22及23之底部，摻雜區域52及53之摻雜濃度至少約1E19原子/cm3 。
如圖6所繪示，接著可形成包括介電層62、不連續儲存單元64及介電層66之電荷儲存堆疊68。在一實施例中，於在渠溝22及23之曝露表面(包括渠溝22及23之壁及底部)上形成介電層62之前，可移除絕緣層32。在另一實施例中，絕緣層32用於代替介電層62或結合介電層62使用。電荷儲存堆疊68可在電荷儲存堆疊16之先前所述實施例之後形成。電荷儲存堆疊68之部分可由與電荷儲存堆疊16相同或不同之材料形成且藉由與電荷儲存堆疊16相同或不同之技術形成。舉例而言，不連續儲存單元110之集合可具有與不連續儲存單元64之集合相比之相同或不同組合物。
如圖7所繪示，接著形成上覆於工件之導電層72。導電層72可包括一或多個含半導體或含金屬膜。在一實施例中，導電層72包括由一化學氣相沉積製程沉積之多晶矽或非晶矽。在另一實施例中，導電層72可包括一或多種其他材料或可由另一製程沉積。在一特定實施例中，導電層72在沉積時被摻雜，且在另一特定實施例中，導電層72在沉積之後被摻雜。導電層72之厚度足以至少大體上填充在NVM陣列14內之渠溝。在一實施例中，導電層72之厚度在一約50至約500 nm之範圍內，且在一完成裝置中，當導電層72包括多晶矽或非晶矽時，導電層72之剩餘部分具有一至少為約1E19原子/cm3 之摻雜物濃度。
如圖8及圖9所繪示，可移除位於渠溝22及23外部之導電層72之部分。導電層72之額外部分經移除以使得導電層72之剩餘部分凹進主要表面13之下且包含在渠溝22及23內，以形成閘電極92及93，閘電極92及93中之每一者具有一位於主要表面13之下的上表面。閘電極92上覆於渠溝22內之不連續儲存單元64之一部分，且閘電極93上覆於渠溝23內之不連續儲存單元64之另一部分。閘電極92及93中之每一者分別位於與渠溝22及23內不連續儲存單元64之一壁部分之相鄰處。在一實施例中，閘電極92及93中之每一者具有一大體上矩形形狀，如自截面圖所見。在一特定實施例中，導電層72為未摻雜多晶矽，如最初所沉積。接著藉由習知技術來摻雜閘電極92及93，以使得在一完成裝置中，閘電極92及93具有一至少為約1E19原子/cm3 之濃度。在另一實施例中，一能夠與矽反應以形成一矽化物且可包括Ti、Ta、Co、W、Mo、Zr、Pt、其他適當材料或其任何組合之材料形成於閘電極92及93上且經反應以形成一金屬矽化物。
在另一特定實施例中，導電層72之一部分之移除係藉由以一習知技術進行研磨以曝露抗氧化層118且隨後進行定時蝕刻來完成。在另一實施例(未繪示)中，藉由一蝕刻處理而不進行研磨來完成移除。在另一實施例中，電荷儲存堆疊68之部分可保持上覆於保護層116。在另一實施例中，作為主要表面13與閘電極92及93之上表面之間的高度差之凹進在渠溝22及23之深度的20%與80%之間。
如圖10所繪示，移除介電層66之曝露部分，從而曝露不連續儲存單元64。如圖11所繪示，接著移除曝露之不連續儲存單元64，或使其不能夠儲存電荷(未繪示)。在一實施例中，介電層62之曝露部分之濕式蝕刻底切不連續儲存單元64，從而允許其被沖洗掉。在一特定實施例(未繪示)中，不連續儲存單元64為經氧化以形成二氧化矽之矽晶體。在一實施例中，在處理之此點上，大體上無任何不連續儲存單元64上覆於主要表面13或沿位於NVM陣列14內之閘電極92及93之上表面之上的渠溝22及23之壁。
如圖12所繪示，接著在NVM陣列14之上形成一包括介電部分122及123之閘間介電層。介電部分122可上覆於閘電極92，且介電部分123可上覆於閘電極93。閘間介電層可包括一或多個介電膜，該等介電膜中之任一者可為熱生長或沉積的。閘間介電層可包括任何一或多種材料或藉由使用如相對於介電層18所述之實施例之任一者來形成。閘間介電層可具有與介電層18相比之相同或不同之組合物，且可藉由使用與介電層18相比之相同或不同形成技術來形成。介電部分122及123之厚度可影響記憶體單元之通道區域內的電場。電場經設計以為每一記憶體單元提供通道區域內之最高電場變化，以允許源極側注入。在一實施例中，介電部分122及123之厚度在約10至約30 nm之範圍中。在一特定實施例(未繪示)中，介電部分122及123可含有不連續儲存單元64之氧化部分。
在處理之此點上，電荷儲存堆疊68包括一組不連續儲存單元64，其一部分位於渠溝22內且其另一部分位於渠溝23內，且電荷儲存堆疊16包括上覆於基板12之主要表面13之另一組不連續儲存單元110。該組不連續儲存單元110係與位於渠溝22及23內之該組不連續儲存單元64間隔開。在一實施例中，該組不連續儲存單元110與該組不連續儲存單元64不鄰近且由介電部分122或123彼此間隔開。
如圖13所繪示，在NVM陣列14之上形成導電層132。導電層132可由一或多種材料形成，遵循先前相對於導電層72所描述之一實施例。所使用之材料或技術可為與用於形成導電層72之材料或技術相同或不同。在一實施例中，導電層132之厚度在一約20至約300 nm的範圍中。在另一實施例中，當導電層132包括多晶矽或非晶矽時，導電層132具有一至少為約1E19原子/cm3 之摻雜物濃度。
如圖14所繪示，藉由使用一習知技術進行蝕刻來圖案化導電層132，以形成包括閘電極之導線142及143。導線142及143可至少部分位於渠溝22、渠溝23、NVM陣列14內之一或多個其他渠溝(未繪示)或其組合內。在一實施例中，導線142及143之長係大體上垂直於NVM陣列14內之渠溝22及23之長。視情況，一能夠與矽反應以形成矽化物之材料(例如，Ti、Ta、Co、W、Mo、Zr、Pt、其他適當材料或其任何組合)係形成於導線142及143上且經反應以形成一金屬矽化物。在另一實施例中，導線142及143可用作為NVM陣列14之字線，其若干部分充當用於複數個位元格之閘電極。在另一實施例(未繪示)，移除電荷儲存堆疊16之曝露部分。在又一實施例中，可上覆於先前由電荷儲存堆疊16之部分覆蓋之域而形成一絕緣層(未繪示)。視情況，可在與導線142及143之相鄰處形成側壁間隔物。
在一實施例中，大體上完成NVM陣列14。在一實施例中，製造周邊電連接(未繪示)以接取NVM陣列14之導電部分。可移除上覆於基板12之周邊域之保護層114，且可在NVM陣列14之上形成另一保護層(未繪示)，其可在製作周邊域內之組件期間保護NVM陣列14。可繼續進行處理以形成一大體上完整之電子裝置。藉由使用一或多種習知技術來形成一或多個絕緣層、一或多個導電層及一或多個密封層。
在另一實施例中，可使用一不同NVM陣列14布局及互連機制。在一實施例中，可藉由使用如先前所述之任何實施例來執行直至在所有NVM陣列14之上形成導電層132之製程(圖1至圖13)。
如圖15所繪示，可將導電層132圖案化及蝕刻，以形成導線152至155。導線152至155可充當NVM陣列14中之字線。導線152至155之長係大體上平行於渠溝22及23之長。在一實施例中，導線152至155之部分可位於渠溝22及23之凹進內。形成導線152至155之組合物及方法可為相對於導線142及143所述之彼等組合物及方法中之任一者。在一實施例(未繪示)中，可移除電荷儲存堆疊16之曝露部分。視情況，可在基板12之主要表面13之曝露部分上且沿導線142及143之曝露表面形成一絕緣層(未繪示)。視情況，可在與導線152至155之相鄰處形成側壁間隔物158。
如圖16所繪示，在工件之上形成圖案化抗蝕層162。在一實施例中，在圖案化抗蝕層162中之開口大體上對應於其上隨後將形成位元線之位置。在一實施例中，可移除或不移除導線152至155之間上覆於基板12之一或多個特徵。將一摻雜物引入基板12之若干部分中以形成摻雜區域164。可藉由先前針對形成摻雜區域52及53所述之實施例來形成摻雜區域164。摻雜區域164可為與摻雜區域52及53相同或不同之材料，且可由相同或不同技術來形成。接著可由一習知技術來移除圖案化抗蝕層162。在一實施例中，摻雜區域164中之每一者具有一至少為約1E19原子/cm3 之摻雜物濃度。在一特定實施例中，在一完成裝置中，摻雜區域164之部分充當S/D區。
在一實施例中，現除電連接之外，大體上完成NVM陣列14。移除上覆於基板12之周邊域的保護層114之剩餘部分(未在圖16中繪示)，且可在NVM陣列14之上形成另一保護層(未繪示)，其可在製作周邊域內之組件期間保護NVM陣列14。可藉由使用一或多種習知技術來執行周邊域內之組件製作。在大體上完成周邊域內之組件製作之後，可移除上覆於NVM陣列14之保護層。
如圖17及18所繪示，繼續進行處理以形成大體上完成之電子裝置。藉由一習知技術於工件之上形成一層間介電層體182。層間介電層體182經圖案化以形成延伸至摻雜區域164及未在圖17及18中繪示之NVM陣列14之其他部分的接觸開口。層間介電層體182可包括一絕緣材料，諸如氧化物、氮化物、氮氧化物或其組合。在一特定實施例中，各向異性蝕刻可用於形成接觸開口。
如圖17所繪示，接著形成導電柱塞172及導線174及175。導線174及175之長係大體上垂直於導線152及153之長。在一實施例中，導線174及175為NVM陣列14之位元線，且導電柱塞172為位元線接觸。儘管未在圖17中繪示，但摻雜區域164在未由導線174及175覆蓋之基板12之部分之間下伏於導線174及175之下。
在一實施例中，在形成導線174及175之前形成導電柱塞172。在一特定實施例中，導電層形成於層間介電層體182之上(未繪示)且大體上填充其中之接觸開口。移除位於接觸開口外部之導電層部分，以形成導電柱塞172。在一實施例中，可執行一習知化學機械研磨操作，且在另一實施例中，可執行一習知蝕刻處理。
接著沉積且圖案化另一絕緣層(未繪示)以形成渠溝，在所述渠溝處將隨後形成導線174及175。可在NVM陣列14內、NVM陣列14外部或其組合之位置處形成其他渠溝。在一實施例中，另一導電層形成於層間介電層體182之上且大體上填充絕緣層中之渠溝。移除位於絕緣層內渠溝之外的導電層之部分，以形成導線174及175。在一實施例中，可執行一習知化學機械研磨操作，且在另一實施例中，可執行一習知蝕刻製程。儘管未在圖17及圖18中繪示，但絕緣層可在導線174與175之間位於相同高度。在另一實施例(未繪示)中，使用一習知雙嵌入處理來同時形成導電柱塞172及導線174及175。
導電柱塞172及導線174及175可包括相同或不同導電材料。導電柱塞172及導線174及175中之每一者可包括摻雜矽、鎢、鈦、鉭、氮化鈦、氮化鉭、鋁、銅、另一適當導電金屬或其任何組合。在一特定實施例中，導電柱塞172包括鎢，且導線174及175包括銅。可在相應導電層(例如，鎢用於導電柱塞172及銅用於導線174及175)形成之前形成一可選障壁層、黏著層或其組合。一可選端封層(例如，含金屬氮化物)可用於密封導線174及175內之銅。
在另一實施例(未繪示)中，可形成及圖案化額外絕緣層及導電層，以形成一或多個額外互連級。在已形成最後一個互連級之後，在基板12(包括NVM陣列14及周邊域)之上形成鈍化層184。鈍化層184可包括一或多個絕緣膜，諸如氧化物、氮化物、氮氧化物或其組合。
在另一實施例中，可使用又一NVM陣列14布局及互連機制。在此實施例中，可藉由使用先前相對於圖1至圖14所述之任一實施例來執行直至形成導線142及143(圖14)之製程。在一實施例中，移除上覆於基板12之周邊域的保護層114之剩餘部分(未繪示)，且可在NVM陣列14之上形成另一保護層(未繪示)，其可在製作周邊域之組件期間保護NVM陣列14。可藉由使用一或多種習知技術來執行周邊域內之組件製作。在大體上完成周邊域內之組件製作之後，可移除上覆於NVM陣列14之保護層。
在一實施例中，用於周邊域及NVM陣列14之處理之剩餘部分可大體上同時發生。在形成導線142及143及包括NVM陣列14及周邊域中之閘電極之其他導線之後，可移除電荷儲存堆疊16之曝露部分。可上覆於基板12之主要表面13及沿導線142及143之曝露表面而形成一絕緣層(未繪示)。如圖19所繪示，將一摻雜物引入基板12中以在導線142與143之間、導線142及143外部且與渠溝22及23相鄰之位置處形成摻雜區域192。摻雜區域192可包括任何一或多種材料或可藉由使用相對於摻雜區域52及53所述之實施例之任一者來形成。絕緣層可具有與摻雜區域52及53相比之相同或不同組合物且可藉由使用與摻雜區域52及53相比之相同或不同形成技術來形成。視情況，可在用於形成摻雜區域192之個別動作之前、之後或之間，在與導線142及143之相鄰處形成間隔物(未繪示)。在一特定實施例中，可如先前關於其他實施例所述之來形成可選側壁間隔物。在一實施例中，摻雜區域192可充當一完成裝置中之S/D區。在一特定實施例中，摻雜區域192之每一者具有一至少為約1E19原子s/cm3 之摻雜物濃度。視情況，可藉由使用一習知技術自導線142及143、摻雜區域192或其任何組合之部分形成一金屬矽化物。
接著藉由使用如先前所述之實施例之任一者來形成具有接觸開口之層間介電層體182。參看圖20及21，接著藉由使用如先前針對導電柱塞172所述之任何實施例來形成導電柱塞202。與一先前實施例相比，接觸開口之位置發生改變之處在於接觸開口延伸至摻雜區域192。絕緣層203可藉由沉積一絕緣材料來形成且經圖案化以界定互連渠溝。接著藉由使用如先前針對導線174及175所述之任何實施例來在互連渠溝內形成導線204至206。導線204至206可充當NVM陣列14內之位元線。導線204至206之定向不同於導線174及175之定向。如圖20所繪示，導線204至206之長係大體上垂直於導線142及143之長。
在另一實施例(未繪示)中，可形成及圖案化額外絕緣層及導電層，以形成額外互連級。在已形成最後一個互連級之後，在基板12(包括NVM陣列14及周邊域)之上形成鈍化層184。鈍化層184可包括一或多個絕緣膜，諸如氧化物、氮化物、氮氧化物或其組合。
在另一實施例中，可使用又一NVM陣列14布局及互連機制。該布局及互連機制類似於圖1至13及圖18至20中所繪示之一實施例，不同之處在於使用一虛接地陣列架構而並非導線194至196。在閱讀下文相對於圖22至25之描述之後，該布局及組織將變得更加顯而易見。
如圖22及23(分別類似於圖4及5)所繪示，在製程之相對早期，在保護層110內形成開口220，且在渠溝22及23外部沿基板12之主要表面13形成摻雜區域224、225及226。可藉由使用一或多種習知技術來形成開口220及摻雜區域224、225及226。可在形成渠溝22及23之前或之後，形成開口220。舉例而言，可大體上同時形成保護層110內之所有開口。可在開口220之上形成一遮罩(未繪示)，以大體上防止在開口220之下形成渠溝。可在形成渠溝22及23之後移除該遮罩。在另一實施例中，可在已形成渠溝22及23之後在開口220上形成一不同遮罩(未繪示)，且可在形成開口220之後移除該不同遮罩。以一類似於相對於圖3所述之實施例的方式來沿開口220之底部形成絕緣層32。
可藉由使用相對於摻雜區域52及53所述之實施例中之任何一或多者來形成摻雜區域224、225及226。與摻雜區域52及53相比較，摻雜區域224、225及226之摻雜物種類、濃度以及輪廓及形成可為相同或不同的。在一實施例中，摻雜區域224、225及226可大體上與摻雜區域52及53同時形成。摻雜區域52、53、224、225及226之每一者具有大體上彼此平行之長且可充當埋入式位元線。與摻雜區域224、225及226相比較，摻雜區域52及53在高度上位於基板12內之更深處。
在又一實施例(未繪示)中，未形成開口220。取而代之，在形成渠溝22及23之後，在形成絕緣層32之前移除NVM陣列14內之保護層110之剩餘部分。摻雜區域224、225及226可在形成摻雜區域52及53時形成。摻雜區域224、225及226可延伸至渠溝22及23之壁。
在藉由使用上述實施例中之任一者或組合來形成摻雜區域52、53、224、225及226之後，藉由使用相對於圖6至13所述之實施例中任何一或多者來繼續處理。圖24及25包括大體上完成NVM陣列14形成之後該NVM陣列之一部分的說明。與圖19及20中之導線194至196相比較，可使用摻雜區域224至226來代替導線194至196。
在一實施例中，製造周邊電連接(未繪示)以接取NVM陣列14之導電部分。可移除上覆於基板12之周邊域之保護層110，且可在NVM陣列14之上形成另一保護層(未繪示)，其可在製作周邊域內之組件期間保護NVM陣列14。可繼續進行處理以形成一大體上完成之電子裝置。藉由使用一或多種習知技術來形成一或多個絕緣層、一或多個導電層及一或多個密封層。
在另一實施例中，可使用又一NVM陣列14布局及互連機制。該布局及互連機制類似於在圖1至14及圖19至21所繪示之實施例，不同之處在於複數個位元線位於渠溝22與23之間，且在位元線與下伏於位元線之僅一些摻雜區域之間製造電連接。在閱讀下文相對於圖26至29之描述之後，該布局及組織將變得更加顯而易見。
在此實施例中，可藉由使用先前相對於圖1至14所述之任一實施例來執行直至形成導線142及143(圖14)之製程。在一實施例中，如圖26所繪示，可增加渠溝22與23之間的間隔，以允許與設計規則一致之位元線及接觸之恰當形成。在另一實施例中，移除上覆於基板12之周邊域的保護層114之剩餘部分(未繪示)，且可在NVM陣列14之上形成另一保護層(未繪示)，其可在製作周邊域之組件期間保護NVM陣列14。可藉由使用一或多種習用技術來執行周邊域內之組件製造。在大體上完成周邊域內之組件製作之後，可移除上覆於NVM陣列14之保護層。
如圖27所繪示，藉由一先前所述實施例來形成摻雜區域192及導線142及143。如圖27及圖28所繪示，藉由使用先前相對於導電柱塞202及導線204至206之形成及圖案化所述之實施例來形成導電柱塞242、導線244至247。導線244至247可充當NVM陣列14內之位元線。導電柱塞242及導線244至247之位置不同於分別針對導電柱塞202及導線204至206所繪示之彼等位置。導線244至247之定向大體上與導線204至206之定向相同。與導線204至206不同，導線244至247中之每一者具有經由導電柱塞242至僅一些下伏摻雜區域192之電連接。在一特定實施例中，至下伏摻雜區域192之電連接可在導線245與246之間交替。參看圖27，導線245係電連接至摻雜區域192之中間列，且導線246係電連接至摻雜區域192之頂部列及底部列。
在另一實施例(未繪示)中，可形成及圖案化額外絕緣層及導電層，以形成額外互連級。在已形成最後一個互連級之後，在基板12(包括NVM陣列14及周邊域)之上形成鈍化層184。鈍化層184可包括一或多個絕緣膜，諸如氧化物、氮化物、氮氧化物或其組合。
在另一替代性實施例中，渠溝22及23內之閘電極可具有一類似於側壁間隔物之形狀。可以如圖6所繪示之工件來開始製程。可如圖30所繪示來沉積導電層262。在一實施例中，導電層262為一相對較薄、大體上保形之層。可藉由使用如相對於導電層72所述之任何一或多個實施例來形成導電層262。導電層262之厚度不足以填充NVM陣列14內之渠溝22及23。在一實施例中，導電層262之厚度在約10 nm至約100 nm之範圍內。
接著導電層262之各向異性蝕刻可形成圖31中所繪示之閘電極272及273。當形成時，閘電極272及273可在渠溝22及23內具有大體上側壁間隔物形狀。儘管未繪示俯視圖，但當初始形成時閘電極272及273為環形的，因為閘電極272及273中之每一者位於沿渠溝22及23之周邊。因此，渠溝22及23之每一者內之閘電極272及273之每一者的具有相對彎曲表面之間隔左部分及右部分彼此連接。接著可如針對其他實施例所述來完成NVM陣列14之處理。在一實施例中，當形成導線142及143時，可使用一額外各向同性蝕刻部分來減少後續形成之導線142與143之間形成不想要電連接或洩漏路徑之可能性。
在閱讀此說明書之後，熟練技工將瞭解到可使用關於基板12之摻雜部分的許多變化。作為NVM陣列18內記憶體單元之源極/汲極區之至少一部分的摻雜區域具有一與基板12相比之相對導電性類型。如圖式中所繪示，基板12之部分可位於或不位於一或多個井區內。此(等)井區可不同於周邊域(NVM陣列18外部)內之一或多個其他井區。可執行可影響崩潰電壓、電阻率、臨限電壓、熱載子產生、一或多個其他電學特徵或其組合之其他摻雜。熟練技工將能夠形成具有符合其需要或要求之摻雜特徵的電子裝置。
NVM陣列14可包括使用如先前所述布局中之任一者的記憶體單元。描述實體實施例之電路簡圖及交叉參考以更好說明如何電組態及程式化NVM陣列14內之記憶體單元。
圖32包括用於相對於圖33所繪示之實施例所描述之一實施例的電路簡圖。如圖32所繪示，記憶體單元2811、2812、2821及2822係定向於NVM陣列14內。在圖式中，"BL"係指一位元線，且"GL"係指一閘極線。視偏壓條件而定，一GL可為一控制閘極線或一選擇閘極線。
參看圖32，BL1 2862電連接至記憶體單元2811之一S/D區及記憶體單元2821之一S/D區。BL2 2864電連接至記憶體單元2811及2821之其他S/D區及記憶體單元2812之一S/D區及記憶體單元2822之一S/D區。BL3 2866電連接至記憶體單元2812及2822之其他S/D區。GL1 2842電連接至記憶體單元2811之一閘電極及記憶體單元2821之一閘電極。GL2 2844電連接至記憶體單元2811及2812之閘電極。GL3 2846電連接至記憶體單元2811及2821之其他閘電極以及記憶體單元2812之一閘電極及記憶體單元2822之一閘電極。GL4 2848電連接至記憶體單元2812及2822之閘電極。GL5 2805電連接至記憶體單元2821及2822之其他閘電極。GL2 2844及GL5 2849之每一者電連接至每一者包括一控制閘極部分及一選擇閘極部分的閘電極。在一特定實施例中，此等閘電極每一者包括兩個選擇閘極部分之間的一控制閘極部分。
圖33繪示對應於包括記憶體單元2811及2812之列的NVM陣列14之一部分的實體實施例。圖33係圖12之工件的截面圖解，其所標有之參考編號與圖32中電路簡圖中所使用之參考編號相同。
在圖32及33中繪示記憶體單元2811及2812之電荷儲存區域。記憶體單元2811包括電荷儲存區域28111至28114，且記憶體單元2812包括電荷儲存區域28121至28124。記憶體單元2821及2822包括類似電荷儲存區域，但此等電荷儲存區域未在圖32中明確識別。
圖34包括具有用於記憶體單元(如圖32所繪示)之一些操作電壓的表格。"Pgm"意指程式化。參考電荷儲存區域28111、28112、28113、28114、28115及28116係指記憶體單元2811，且更特定言之，係指程式化或讀取在記憶體單元2811之閘電極之下的不連續儲存單元。雖然圖34之表格及此說明書之其他表格中給出許多電壓時，但可使用其他電壓。電壓之間的相對值及比率(而並非其絕對值)係更加相關的，因為電壓之絕對值隨著實體參數值變化而改變。
可藉由在基板12(或其中之井區)與記憶體單元之閘電極之間建立一在約12至16伏特之範圍內的電位差來擦除如圖32中所繪示之所有記憶體單元。在一實施例中，可藉由將基板12(或其中之井區)置放於約＋7伏特、將閘極線置放於－7伏特且允許位元線電浮動來執行擦除。在另一實施例中，可藉由將基板12(或其中之井區)置放於約－7伏特、將閘極線置放於＋7伏特且允許位元線電浮動來執行擦除。注意到，用於基板12及閘極線之電壓不需要相對於0伏特對稱。舉例而言，可使用＋5伏特與－9伏特之組合。在閱讀此說明書之後，熟練技工將能夠確定符合其需要或要求之用於擦除之一組電壓。
圖35包括相對於圖36所繪示之實施例所描述之一實施例的電路簡圖。如圖35所繪示，記憶體單元3111、3112、3113、3114、3121、3122、3123及3124係定向於NVM陣列14內。
參看圖35，BL1 3162電連接至記憶體單元3111、3112、3113及3114之一S/D區。BL2 3164電連接至記憶體單元3121、3122、3123及3124之一S/D區。BL3 3166電連接至記憶體單元3111、3112、3121及3122之其他S/D區。BL4 3168電連接至記憶體單元3113、3114、3123及3124之其他S/D區。GL1 3142電連接至記憶體單元3111及3121之選擇閘電極。GL2 3144電連接至記憶體單元3111、3112、3121及3122之控制閘電極。GL3 3146電連接至記憶體單元3112及3122之選擇閘電極。GL4 3148電連接至記憶體單元3113及3123之選擇閘電極。GL5 3150電連接至記憶體單元3113、3114、3123及3124之控制閘電極。GL6 3152電連接至記憶體單元3114及3124之選擇閘電極。GL1 3142、GL3 3146、GL4 3148及GL6 3152中之每一者電連接至每一者包括一控制閘極部分及一選擇閘極部分之閘電極。
圖36繪示對應於包括記憶體單元3111、3112、3113及3114之列的NVM陣列14之一部分的實體實施例。圖36大體上與圖17相同，不同之處在於圖36使用電路簡圖中所使用之參考編號。
在圖35及36中繪示記憶體單元3111至3114之電荷儲存區域。記憶體單元3111包括電荷儲存區域31111直至31114，記憶體單元3112包括電荷儲存區域31121至31124，記憶體單元3113包括電荷儲存區域31131至31134，且記憶體單元3114包括電荷儲存區域31141至31144。記憶體單元3121至3124包括類似電荷儲存區域，但此等電荷儲存區域未在圖36中明確識別。
如圖35所繪示，圖37包括具有用於記憶體單元之一些操作電壓的表格。
可藉由在基板12(或其中之井區)與記憶體單元之閘電極之間建立一在約12至16伏特之範圍內的電位差來擦除如圖35中所繪示之所有記憶體單元。在一實施例中，可藉由將基板12(或其中之井區)置放於約＋7伏特、將閘極線置放於－7伏特且允許位元線電浮動來執行擦除。在另一實施例中，可藉由將基板12(或其中之井區)置放於約－7伏特、將閘極線置放於＋7伏特且允許位元線電浮動來執行擦除。注意到用於基板12及閘極線之電壓不需要相對於0伏特對稱。舉例而言，可使用＋5伏特與－9伏特之組合。在閱讀此說明書之後，熟練技工將能夠確定符合其需要或要求之用於擦除之一組電壓。
圖38包括相對於圖39所繪示之實施例所描述之一實施例的電路簡圖。如圖38所繪示，記憶體單元3411、3412、3413、3414、3421、3422、3423及3424係定向於NVM陣列14內。
參看圖38，BL1 3462電連接至記憶體單元3411之一S/D區及記憶體單元3421之一S/D區。BL2 3464電連接至記憶體單元3411及3421之其他S/D區及記憶體單元3412及3422之S/D區。BL3 3466電連接至記憶體單元3412及3422之其他S/D區及記憶體單元3413及3423之S/D區。BL4 3468電連接至記憶體單元3413及3423之其他S/D區及記憶體單元3414及3424之S/D區。BL5 3469電連接至記憶體單元3414及3424之其他S/D區。GL1 3442電連接至記憶體單元3411、3412、3413及3414之選擇閘電極。GL2 3444電連接至記憶體單元3411、3412、3421及3422之控制閘電極。GL3 3446電連接至記憶體單元3413、3414、3423及3424之控制閘電極。GL4 3448電連接至記憶體單元3421、3422、3423及3424之選擇閘電極。GL1 3442及GL4 3448之每一者電連接至每一者包括一控制閘極部分及一選擇閘極部分的閘電極。
圖39繪示對應於包括記憶體單元3411、3412、3413及3414之列的NVM陣列14之一部分的實體實施例。圖39大體上與圖20之實施例相同，不同之處在於圖39使用如電路簡圖所使用之參考編號。
在圖38及39中繪示用於記憶體單元3411至3414之電荷儲存區域。記憶體單元3411包括電荷儲存區域34111至34114，記憶體單元3412包括電荷儲存區域34121至34124，記憶體單元3413包括電荷儲存區域34131至34134，且記憶體單元3414包括電荷儲存區域34141至34144。注意到電荷儲存區域34111、34124、34131及34144未在圖39中繪示，因為彼等電荷儲存區域偏離圖39之截面圖所繪示之平面。記憶體單元3421至3424包括類似電荷儲存區域，但此等電荷儲存區域未在圖38中明確識別。
如圖38所繪示，圖40包括具有用於記憶體單元之一些操作電壓的表格。
可藉由在基板12(或其中之井區)與記憶體單元之閘電極之間建立一在約12至16伏特之範圍內的電位差來擦除如圖38中所繪示之所有記憶體單元。在一實施例中，可藉由將基板12(或其中之井區)置放於約＋7伏特、將閘極線置放於－7伏特且允許位元線電浮動來執行擦除。在另一實施例中，可藉由將基板12(或其中之井區)置放於約－7伏特、將閘極線置放於＋7伏特且允許位元線電浮動來執行擦除。注意到用於基板12及閘極線之電壓不需要相對於0伏特對稱。舉例而言，可使用＋5伏特與－9伏特之組合。在閱讀此說明書之後，熟練技工將能夠確定符合其需要或要求之用於擦除之一組電壓。
相對於圖22至25所述之實施例可由圖38所繪示之電路簡圖表示且可藉由使用如圖40所列舉之電壓來操作。
圖41包括相對於圖42所繪示之實施例所描述之一實施例的電路簡圖。如圖41所繪示，記憶體單元3711、3712、3713、3714、3721、3722、3723及3724係定向於NVM陣列14內。
參看圖41，BL1 3762電連接至記憶體單元3711之一S/D區及記憶體單元3721之一S/D區。BL2 3764電連接至記憶體單元3711及3721之其他S/D區及記憶體單元3712及3722之S/D區。BL3 3766電連接至記憶體單元3712及3722之其他S/D區。BL4 3768電連接至記憶體單元3713及3723之S/D區。BL5 3770電連接至記憶體單元3713及3723之其他S/D區及記憶體單元3714及3724之S/D區。BL6 3772電連接至記憶體單元3714及3724之其他S/D區。GL1 3742電連接至記憶體單元3711、3712、3713及3714之選擇閘電極。GL2 3744電連接至記憶體單元3711、3712、3721及3722之控制閘電極。GL3 3746電連接至記憶體單元3713、3714、3723及3724之控制閘電極。GL4 3748電連接至記憶體單元3721、3722、3723及3724之選擇閘電極。GL1 3742及GL4 3748中之每一者電連接至每一者包括一控制閘極部分及一選擇閘極部分之閘電極。
圖42繪示對應於包括記憶體單元3711、3712、3713及3714之列的NVM陣列14之一部分的實體實施例。圖42大體上與圖28相同，不同之處在於圖42使用如電路簡圖中所使用之參考編號。
在圖41及42中繪示記憶體單元3711至3714之電荷儲存區域。記憶體單元3711包括電荷儲存區域37111至37114，記憶體單元3712包括電荷儲存區域37121至37124，記憶體單元3713包括電荷儲存區域37131至37134，且記憶體單元3714包括電荷儲存區域37141至37144。注意到電荷儲存區域37111、37124、37131及37144未在圖42中繪示，因為彼等電荷儲存區域偏離圖42之截面圖所繪示之平面。記憶體單元3721及3724包括類似電荷儲存區域，但此等電荷儲存區域未在圖41中明確識別。
圖43包括具有用於如圖41所繪示之記憶體單元之一些操作電壓的表格。
可藉由在基板12(或其中之井區)與記憶體單元之閘電極之間建立一在約12至16伏特範圍內之電位差來擦除如圖41中所繪示之所有記憶體單元。在一實施例中，可藉由將基板12(或其中之井區)置放於約＋7伏特、將閘極線置放於－7伏特且允許位元線電浮動來執行擦除。在另一實施例中，可藉由將基板12(或其中之井區)置放於約－7伏特、將閘極線置放於＋7伏特且允許位元線電浮動來執行擦除。注意到用於基板12及閘極線之電壓不需要相對於0伏特對稱。舉例而言，可使用＋5伏特與－9伏特之組合。在閱讀此說明書之後，熟練技工將能夠確定符合其需要或要求之用於擦除之一組電壓。
已相對於NVM陣列14、其記憶體單元、位元線及閘極線描述許多細節。在閱讀此說明書之後，熟練技工將瞭解可反轉列及行定向。沿一或多個列之記憶體單元與其相關位元線、閘極線或其任何組合之間的電連接可變化成一或多個行。類似地，沿一或多個行之記憶體單元與其相關位元線、閘極線或其任何組合之間的電連接可變化成一或多個列。
本文所描述之實施例可用於形成NVM陣列或其一部分。基板中之渠溝內之不連續儲存單元的使用允許形成較小記憶體單元且增加記憶體密度。與一習知浮閘結構相反，不連續儲存單元亦可允許更多位元儲存在一記憶體單元內。在一實施例中，不連續儲存單元之部分位於所有閘電極與基板之間。在一特定實施例中，不連續儲存單元之部分位於所有閘電極與基板之間，在大體上所有位置處閘電極上覆於基板。不連續儲存單元之部分可允許每個記憶體單元儲存高達六位元之資料。可藉由使用現有材料及裝備來實施NVM陣列之製作。因此，製程整合不需要開發用於新裝備之新製程或必須處理材料不相容性問題。可形成記憶體單元以使得形成選擇閘極線，以便在渠溝內至少部分凹進。
源極側注入可用於程式化記憶體單元之電荷儲存區域中的一些。閘間介電部分114及115之厚度及程式化電壓可經選擇以允許在閘間介電部分114及115附近產生與電連接至位元線之S/D區附近相比之相對更大電場。源極側注入允許程式化時間類似於習知熱電子注入，且具有一與習知熱電子注入相比之更高電子效率。
許多不同態樣及實施例為可行的。下文描述彼等態樣及實施例中之一些。在閱讀此說明書之後，熟練技工將瞭解彼等態樣及實施例僅為說明性的且不限制本發明之範疇。
在一第一態樣中，一電子裝置可包括一包括一第一渠溝之基板，該渠溝可包括一壁及一底部且自基板之主要表面延伸。該電子裝置亦可包括一第一組不連續儲存單元，其中該第一組不連續儲存單元上覆於基板之主要表面。該電子裝置可進一步包括一包括一第一部分之第二組不連續儲存單元。該第二組不連續儲存單元之第一部分可位於第一渠溝內，且該第二組不連續儲存單元之第一部分係與該第一組不連續儲存單元間隔開。電子裝置可再進一步包括第一渠溝內之一第一間電極，其中第二組不連續儲存單元之第一部分之至少一部分位於第一閘電極與第一渠溝之壁之間。電子裝置亦可包括上覆於第一閘電極及基板之主要表面的一第二閘電極。
在第一態樣之一實施例中，第一閘電極具有一位於基板之主要表面之下的上表面。在一特定實施例中，第二閘電極至少部分在第一渠溝內延伸。在另一特定實施例中，電子裝置進一步包括一第二渠溝內之一第三閘電極。基板進一步包括與第一渠溝間隔開之第二渠溝，其中第二渠溝包括一壁及一底部且自基板之主要表面延伸。第二組不連續儲存單元包括一位於第二渠溝內之第二部分。第三閘電極具有一位於基板之主要表面之下的上表面，其中第二組不連續儲存單元之第二部分位於第三閘電極與第二渠溝之壁之間。
在第一態樣之一更特定實施例中，電子裝置進一步包括一位於基板內在第一渠溝之下的第一摻雜區域及一位於基板內在第二渠溝之下的第二摻雜區域。在一甚至更特定實施例中，電子裝置進一步包括一位於沿第一渠溝與第二渠溝之間的基板之主要表面之處的第三摻雜區域。在一再更特定實施例中，該第三摻雜區域延伸至第一渠溝及第二渠溝之壁。在另一再更特定實施例中，該第三摻雜區域係與第一渠溝及第二渠溝之壁間隔開。
在第一態樣之另一更特定實施例中，一第一電荷儲存區域包括第二組不連續儲存單元之第一部分內的一第一不連續儲存單元，其中該第一不連續儲存單元位於與離第一摻雜區域相比較靠近第一閘電極之上表面之處。第二電荷儲存區域包括第二組不連續儲存單元之第一部分內的一第二不連續儲存單元，其中該第二不連續儲存單元位於與離第一閘電極之上表面相比較靠近第一摻雜區域之處，且其中第二電荷儲存區域係與第一電荷儲存區域間隔開。一第三電荷儲存區域包括第二組不連續儲存單元之第二部分內的一第三不連續儲存單元，其中該第三不連續儲存單元位於與離第二摻雜區域相比較靠近第三閘電極之上表面之處。一第四電荷儲存區域包括第二組不連續儲存單元之第二部分內的一第四不連續儲存單元，其中該第四不連續儲存單元位於與離第三閘電極之上表面相比較靠近第二摻雜區域之處，且其中第四電荷儲存區域係與第三電荷儲存區域間隔開。
在第一態樣之又一更特定實施例中，第二閘電極上覆於第一閘電極、第三閘電極及第一渠溝與第二渠溝之間的基板之一部分。在另一更特定實施例中，電子裝置可進一步包括一與第三閘電極間隔開之第四閘電極。第二閘電極上覆於第一閘電極及第一渠溝與第二渠溝之間的基板之一第一部分，且第四閘電極上覆於第三閘電極及第一渠溝與第二渠溝之間的基板之一第二部分。
在第一態樣之另一實施例中，電子裝置進一步包括一位於沿第一渠溝之壁及底部之處的第一介電層及一位於第二組不連續儲存單元之第一部分與第一閘電極之間的第二介電層。在又一實施例中，第一組及第二組不連續儲存單元中之每一者包括矽奈米晶體或金屬奈米簇。在再一實施例中，自一截面圖可見，第一閘電極包括若干部分，且第一閘電極之該等部分包括彼此相對之彎曲外表面。
在一第二態樣中，一電子裝置可包括一基板，該基板包括遠離彼此間隔開之一第一渠溝及一第二渠溝，其中第一渠溝及第二渠溝中之每一者包括一壁及一底部且自基板之主要表面延伸。電子裝置亦可包括一位於基板內沿第一渠溝之底部之第一摻雜區域及一位於基板內沿第二渠溝之底部之第二摻雜區域。電子裝置可進一步包括一位於沿第一渠溝及第二渠溝之壁及底部之處的第一介電層及若干不連續儲存單元。一第一組不連續儲存單元可上覆於第一渠溝與第二渠溝之間的主要表面及一第二組不連續儲存單元。第二組不連續儲存單元之第一部分可位於第一渠溝內，且第二組不連續儲存單元之第二部分位於第二渠溝內。第二組不連續儲存單元之第一部分及第二部分中之每一者可與基板之主要表面及第一組不連續儲存單元間隔開。電子裝置可再進一步包括一與不連續儲存單元之第一部分及第二部分相鄰之第二介電層及一位於第一渠溝內且具有一位於基板之主要表面之下的上表面之第一閘電極，其中第二組不連續儲存單元之第一部分之至少一部分位於第一閘電極與第一渠溝之壁之間。電子裝置可又進一步包括一位於第二渠溝內且具有一位於基板之主要表面之下的上表面之第二閘電極，其中第二組不連續儲存單元之第二部分之至少一部分位於第二閘電極與第二渠溝之壁之間。電子裝置亦可包括一第三介電層，其包括一上覆於第一渠溝內之第一閘電極的第一部分及一上覆於第二渠溝內之第二閘電極的第二部分。電子裝置可進一步包括一第三閘電極，其上覆於(1)第三介電層之第一部分或第二部分中之至少一者；及(2)第二組不連續儲存單元之第一部分或第二部分中之至少一者。
在一第三態樣中，一電子裝置可包括一大體上沿第一方向定向之第一組記憶體單元，其中第一組記憶體單元內之每一記憶體單元包括一第一閘電極，該第一閘電極包括一控制閘極部分及一選擇閘極部分。該電子裝置亦可包括一大體上沿第一方向定向之第二組記憶體單元，其中該第二組記憶體單元內之每一記憶體單元包括一第一閘電極，該第一閘電極包括一控制閘極部分及一選擇閘極部分。該電子裝置可進一步包括一電連接至第一組記憶體單元之第一導線及一電連接至第二組記憶體單元之第二導線，其中該第一導線具有一包括一閘極線或一位元線之類型。第二導線可具有與第一導線相同之類型，且當與第一導線相比時，第二導線可電連接至位於沿第一方向之更多組記憶體單元。
在第三態樣之一實施例中，第一組及第二組記憶體單元內之每一記憶體單元包括一非揮發性記憶體單元，其包括第一閘電極及第二閘電極。第一閘電極包括一控制閘電極部分及一選擇閘電極部分，第二閘電極為一控制閘電極，且第一閘電極之選擇閘極部分位於第二閘電極與第一電極之控制閘極部分之間。對於第一組及第二組記憶體單元內之每一記憶體單元而言，一不連續儲存單元位於一通道區域與第一閘電極之控制閘極部分之間，另一不連續儲存單元位於通道區域與第二閘電極之間，且大體上沒有不連續儲存單元位於通道區域與第一閘電極之選擇閘極部分之間。
在第三態樣之一特定實施例中，電子裝置進一步包括一大體上沿第一方向定向之第三組記憶體單元，其中第一、第二及第三組記憶體單元與彼此相比位於不同列或不同行內。第三組記憶體單元內之每一記憶體單元包括一非揮發性記憶體單元，其包括第一閘電極及第二閘電極。第一閘電極包括一控制閘電極部分及一選擇閘電極部分，第二閘電極為一控制閘電極，且第一閘電極之選擇閘極部分位於第二閘電極與第一電極之控制閘極部分之間。對於第三組記憶體單元內之每一記憶體單元而言，不連續儲存單元中之至少一者位於一通道區域與第一閘電極之控制閘極部分之間，不連續儲存單元中之另一者位於通道區域與第二閘電極之間，且大體上沒有不連續儲存單元位於通道區域與第一閘電極之選擇閘極部分之間。第一導線為一電連接至第一組記憶體單元之第一閘電極的第一閘極線，且第二導線為一電連接至第二組及第三組記憶體單元之第二閘電極的第二閘極線。
在第三態樣之另一實施例中，電子裝置進一步包括一大體上沿第一方向定向之第三組記憶體單元，其中第一組、第二組及第三組記憶體單元與彼此相比位於不同列或不同行內。第一導線為一第一位元線，且第二導線為一電連接至第二組及第三組記憶體單元之第二位元線。在又一實施例中，第一方向與一列或一行相關聯。
在一第四態樣中，一用於形成一電子裝置之製程可包括在一基板之主要表面之上形成一第一組不連續儲存單元。該製程可亦包括：在基板內形成一第一渠溝，其中該第一渠溝包括一壁及一底部且自基板之主要表面延伸；及形成一第二組不連續儲存單元，其中該第二組不連續儲存單元之一第一部分位於第一渠溝內。該製程可進一步包括在形成第二組不連續儲存單元之後在第一渠溝內形成一第一閘電極，其中該第一閘電極具有一位於基板之主要表面之下的上表面，且第二組不連續儲存單元之第一部分之至少一部分位於第一閘電極與第一渠溝之壁之間。製程可再進一步包括移除上覆於基板之主要表面的第二組不連續儲存單元之第一部分之一部分。製程可又進一步包括形成一上覆於第一閘電極及基板之主要表面的第二閘電極，其中在形成第二閘電極之後，大體上第二組不連續儲存單元之第一部分中沒有一者在第一閘電極之上表面與基板之主要表面之間的高度處位於沿第一渠溝之壁之處。
在第四態樣之一實施例中，形成第二閘電極包括形成第二閘電極，使得第二閘電極之至少一部分至少部分延伸至第一渠溝中。在另一特定實施例中，製程進一步包括在第二渠溝內形成一第三閘電極。形成第一渠溝進一步包括形成一與第一渠溝間隔開之第二渠溝，其中第二渠溝包括一壁及一底部且自基板之主要表面延伸。形成第二組不連續儲存單元進一步包括在第二渠溝內形成第二組不連續儲存單元之第二部分。形成第三閘電極包括形成第三閘電極，使得第三閘電極具有一位於基板之主要表面之下的上表面，且第二組不連續儲存單元之第二部分之至少一部分位於第三閘電極與第二渠溝之壁之間。在形成第二閘電極之後，大體上第二組不連續儲存單元之第二部分中沒有一者在第三閘電極之上表面與基板之主要表面之間的高度處位於沿第二渠溝之壁之處。
在第四態樣之一特定實施例中，製程進一步包括分別沿第一渠溝及第二渠溝之底部形成第一摻雜區域及第二摻雜區域。在一更特定實施例中，製程進一步包括形成一位於沿第一渠溝與第二渠溝之間的基板之主要表面的第三摻雜區域。在一再更特定實施例中，在形成第二閘電極之前執行形成第三摻雜區域。在另一再更特定實施例中，在形成第二閘電極之後執行形成第三摻雜區域。
在第四態樣之另一更特定實施例中，在形成第二閘電極之後，第一電荷儲存區域包括第一不連續儲存單元，其中第一不連續儲存單元位於與離第一摻雜區域相比較靠近第一閘電極之上表面之處。第二電荷儲存區域包括不連續儲存單元之第一部分內的一第二不連續儲存單元，其中該第二不連續儲存單元位於與離第一閘電極之上表面相比較靠近第一摻雜區域之處，且其中第二電荷儲存區域係與第一電荷儲存區域間隔開。一第三電荷儲存區域包括一第三不連續儲存單元，其中第三不連續儲存單元位於與離第二摻雜區域相比較靠近第三閘電極之上表面之處。一第四電荷儲存區域包括不連續儲存單元之第二部分內的一第四不連續儲存單元，其中該第四不連續儲存單元位於與離第三閘電極之上表面相比較靠近第二摻雜區域之處，且其中第四電荷儲存區域係與第三電荷儲存區域間隔開。
在第四態樣之另一特定實施例中，形成第二閘電極包括形成第二閘電極，使得第二閘電極上覆於第一閘電極及第三閘電極，且自俯視圖可見，第一渠溝及第二渠溝之長大體上垂直於第二閘電極之長。在又一特定實施例中，製程進一步包括形成一第四閘電極。形成第二閘電極包括形成第二閘電極，使得第二閘電極上覆於第一閘電極，且形成第四閘電極包括形成第四閘電極，使得第四閘電極上覆於第三閘電極。自俯視圖可見，第一渠溝之長大體上平行於第二閘電極之長，且第二渠溝之長大體上平行於第四閘電極之長。
在第四態樣之另一實施例中，製程進一步包括形成一位於沿第一渠溝之壁及底部之處的第一介電層，在形成第二組不連續儲存單元之後形成第二介電層，及在形成第一閘電極之後形成一第三介電層。在一特定實施例中，形成第三介電層及移除第二組不連續儲存單元之第一部分之一部分包括氧化第一閘電極之曝露部分及不位於第一閘電極與第一渠溝之壁之間的第二組不連續儲存單元之第一部分之一部分。
在第四態樣之又一實施例中，形成第一閘電極包括在形成第二組不連續儲存單元之後形成一導電層，將該導電層研磨至上覆於基板之主要表面的導電層之一移除部分，及使第一渠溝內之導電層凹進以形成第一閘電極，使得第一閘電極之上表面位於主要表面之下。在又一實施例中，形成第一閘電極包括在形成第二組不連續儲存單元之後形成一導電層，及各向異性蝕刻導電層以形成第一閘電極，自一截面圖可見，該第一閘電極具有一側壁間隔物形狀。
在第四態樣之另一實施例中，形成第一組不連續儲存單元或形成第一組不連續儲存單元包括形成矽奈米晶體或形成金屬奈米簇。在又一實施例中，製程進一步包括移除上覆於待形成第一渠溝之基板之一區域的第一組不連續儲存單元之一部分。
在一第五態樣中，一用於形成電子裝置之製程可包括在基板之主要表面上形成一第一組不連續儲存單元及移除上覆於待形成一第一渠溝及一第二渠溝之基板之若干區域的第一組不連續儲存單元之部分。製程亦可包括在基板內形成第一渠溝及第二渠溝，其中第一渠溝與第二渠溝間隔開，且第一渠溝及第二渠溝中之每一者包括一壁及一底部且自基板之主要表面延伸。製程可進一步包括形成一第二組不連續儲存單元，其中第二組不連續儲存單元之第一部分位於第一渠溝內，且第二組不連續儲存單元之第二部分位於第二渠溝內。製程可再進一步包括在形成第一組及第二組不連續儲存單元之後形成一第一導電層，及移除上覆於基板之主要表面的第一導電層之一部分以在第一渠溝內形成一第一閘電極及在第二渠溝內形成一第二閘電極。第一閘電極具有一位於基板之主要表面之下的上表面，不連續儲存單元之第一部分內的第一不連續儲存單元位於第一閘電極與第一渠溝之壁之間，第二閘電極具有一位於基板之主要表面之下的上表面，且不連續儲存單元之第二部分內的第二不連續儲存單元位於第二閘電極與第一渠溝之壁之間。製程可又進一步包括移除第二組不連續儲存單元之若干部分，其上覆於基板之主要表面、在第一閘電極之上表面與基板之主要表面之間的高度處位於沿第一渠溝之壁之處、及在第二閘電極之上表面與基板之主要表面之間的高度處位於沿第二渠溝之壁之處。製程亦可包括：在第一閘電極之上形成一第一介電層，其中第一介電層具有一在第一渠溝內之上表面及一具有一在第二渠溝內之上表面的第二部分；及在第二閘電極上形成一第二介電層，其中該第二介電層具有一具有一在第二渠溝內之上表面的第一部分。製程可進一步包括在形成第一介電層及第二介電層之後形成一第二導電層，且圖案化第二導電層以形成一上覆於第一閘電極及基板之主要表面的第三閘電極。在圖案化第二導電層之後，大體上第二組不連續儲存單元之第一部分中沒有一者在第一閘電極之上表面與基板之主要表面之間的高度處位於沿第一渠溝之壁之處，且大體上第二組不連續儲存單元之第二部分中沒有一者在第二閘電極之上表面與基板的主要表面之間的高度處位於沿第二渠溝之壁之處。
在第五態樣之一實施例中，製程進一步包括分別沿第一渠溝及第二渠溝之底部形成一第一摻雜區域及一第二摻雜區域及沿在第一渠溝與第二渠溝之間的基板之主要表面形成一第三摻雜區域。
在第五態樣之另一實施例中，在形成第二閘電極之後，一第一電荷儲存區域包括第一不連續儲存單元，其中第一不連續儲存單元位於與離第一摻雜區域相比較靠近第一閘電極之上表面之處。一第二電荷儲存區域包括一在不連續儲存單元之第一部分內的第三不連續儲存單元，其中該第三不連續儲存單元位於與離第一閘電極之上表面相比較靠近第一摻雜區域之處，且其中第二電荷儲存區域係與第一電荷儲存區域間隔開。一第三電荷儲存區域包括第二不連續儲存單元，其中第二不連續儲存單元位於與離第二摻雜區域相比較靠近第三閘電極之上表面之處。一第四電荷儲存區域包括一在不連續儲存單元之第二部分內的第四不連續儲存單元，其中該第四不連續儲存單元位於與離第三閘電極之上表面相比較靠近第二摻雜區域之處，且其中第四電荷儲存區域係與第三電荷儲存區域間隔開。
在第五態樣之又一實施例中，形成第一組不連續儲存單元或形成第一組不連續儲存單元包括形成矽奈米晶體或形成金屬奈米簇。
應注意並非需要上文在一般描述或實例中所描述之所有活動，可能不需要一特定活動之一部分，且除彼等所述活動之外可執行一或多個其他活動。另外，所列出之活動之順序不必為執行其之順序。在閱讀此說明書之後，熟練技工將能夠確定何種活動可用於其特定需要或要求。
上文已關於一或多個特定實施例來描述任何一或多個益處、一或多個其他優勢、一或多個問題之一或多個解決方案或其任何組合。然而，益處、優勢、問題之解決方案或可引起任何益處、優勢、或解決方案發生或變得更顯著之任何元件不被解釋為任一或所有申請專利範圍之一關鍵、所需或本質特徵或元件。
以上所揭示之主題被認為係說明性的，而並非限制性的，且所附申請專利範圍意欲涵蓋屬於本發明之範疇內之所有此等修改、增強及其他實施例。因此，就法律所允許之最大程度而言，本發明之範疇將由以下申請專利範圍之最廣泛可允許解釋及其等效物決定，且不應由前述詳細描述約束或限制。
10．．．電子裝置
12．．．基板
13．．．主要表面
14．．．非揮發性記憶體("NVM")陣列
16．．．電荷儲存堆疊
18．．．介電層
22．．．渠溝
23．．．渠溝
32．．．絕緣層
52．．．摻雜區域
53．．．摻雜區域
62．．．介電層
64．．．儲存單元
66．．．介電層
68．．．電荷儲存堆疊
72．．．導電層
84．．．儲存單元
92．．．閘電極
93．．．閘電極
110．．．儲存單元
112．．．介電層
114．．．保護層
116‧‧‧保護層
122‧‧‧介電部分
123‧‧‧介電部分
132‧‧‧導線
152‧‧‧導線
153‧‧‧導線
154‧‧‧導線
155‧‧‧導線
158‧‧‧側壁間隔物
162‧‧‧圖案化抗蝕層
164‧‧‧摻雜區域
172‧‧‧導電柱塞
174‧‧‧導線
175‧‧‧導線
182‧‧‧介電層
184‧‧‧鈍化層
192‧‧‧摻雜區域
194‧‧‧導線
195‧‧‧導線
196‧‧‧導線
202‧‧‧導電柱塞
203‧‧‧絕緣層
204‧‧‧導線
205‧‧‧導線
206‧‧‧導線
220．．．開口
224．．．摻雜區域
225．．．摻雜區域
226．．．摻雜區域
242．．．導電柱塞
244．．．導線
245．．．導線
246．．．導線
247．．．導線
262．．．導電層
272．．．閘電極
273．．．閘電極
2805．．．記憶體單元
2811．．．記憶體單元
2812．．．記憶體單元
2821．．．記憶體單元
2822．．．記憶體單元
2842．．．記憶體單元
2844．．．記憶體單元
2846．．．記憶體單元
2848．．．記憶體單元
2849．．．記憶體單元
2862．．．記憶體單元
2864．．．記憶體單元
2866．．．記憶體單元
3111．．．記憶體單元
3112．．．記憶體單元
3113．．．記憶體單元
3114．．．記憶體單元
3121．．．記憶體單元
3122．．．記憶體單元
3123．．．記憶體單元
3124．．．記憶體單元
3142．．．記憶體單元
3144．．．記憶體單元
3146．．．記憶體單元
3148．．．記憶體單元
3152．．．記憶體單元
3162．．．記憶體單元
3164．．．記憶體單元
3166．．．記憶體單元
3168．．．記憶體單元
3411．．．記憶體單元
3412．．．記憶體單元
3413．．．記憶體單元
3414．．．記憶體單元
3421．．．記憶體單元
3423．．．記憶體單元
3424．．．記憶體單元
3442．．．記憶體單元
3444．．．記憶體單元
3446．．．記憶體單元
3448．．．記憶體單元
3462．．．記憶體單元
3464．．．記憶體單元
3466．．．記憶體單元
3468．．．記憶體單元
3711．．．記憶體單元
3712．．．記憶體單元
3713．．．記憶體單元
3714．．．記憶體單元
3721．．．記憶體單元
3722．．．記憶體單元
3723．．．記憶體單元
3724．．．記憶體單元
3742．．．記憶體單元
3744．．．記憶體單元
3746．．．記憶體單元
3748．．．記憶體單元
3764．．．記憶體單元
3766．．．記憶體單元
3768．．．記憶體單元
3770．．．記憶體單元
3772．．．記憶體單元
28111．．．記憶體單元
28112．．．記憶體單元
28113．．．記憶體單元
28114．．．記憶體單元
28115．．．記憶體單元
28116．．．記憶體單元
28121．．．記憶體單元
28122．．．記憶體單元
28123．．．記憶體單元
28124．．．記憶體單元
31111．．．記憶體單元
31112．．．記憶體單元
31113．．．記憶體單元
31114．．．記憶體單元
31121．．．記憶體單元
31122．．．記憶體單元
31123．．．記憶體單元
31124．．．記憶體單元
31131．．．記憶體單元
31132．．．記憶體單元
31133．．．記憶體單元
31134．．．記憶體單元
31141．．．記憶體單元
31142．．．記憶體單元
31143．．．記憶體單元
31144．．．記憶體單元
34111．．．記憶體單元
34112．．．記憶體單元
34113．．．記憶體單元
34114．．．記憶體單元
34121．．．記憶體單元
34122．．．記憶體單元
34123．．．記憶體單元
34124．．．記憶體單元
34131．．．記憶體單元
34132．．．記憶體單元
34133．．．記憶體單元
34134．．．記憶體單元
34141．．．記憶體單元
34142．．．記憶體單元
34143．．．記憶體單元
34144．．．記憶體單元
37111．．．記憶體單元
37112．．．記憶體單元
37113．．．記憶體單元
37114．．．記憶體單元
37121．．．記憶體單元
37122．．．記憶體單元
37123．．．記憶體單元
37124．．．記憶體單元
37131．．．記憶體單元
37132．．．記憶體單元
37133．．．記憶體單元
37134．．．記憶體單元
37141．．．記憶體單元
37142．．．記憶體單元
37143．．．記憶體單元
37144．．．記憶體單元
"BL"．．．位元線
"CG"．．．控制閘極線
"GL"．．．閘極線
"SG"．．．選擇閘極線
圖1包括在形成一保護層之後一工件之一部分之截面圖的說明。
圖2包括形成渠溝之後圖1之工件之截面圖的說明。
圖3包括在渠溝內形成一絕緣層之後圖2之工件之截面圖的說明。
圖4及圖5分別包括在渠溝底部形成摻雜區域之後圖3之工件之俯視圖及截面圖的說明。
圖6包括形成一包括不連續儲存單元之電荷儲存堆疊之後圖5之工件之截面圖的說明。
圖7包括在基板上方形成一導電層之後圖6之工件之截面圖的說明。
圖8及圖9分別包括形成閘電極之後圖7之工件之俯視圖及截面圖的說明。
圖10包括將介電層自陣列內之電荷儲存堆疊之曝露部分移除之後圖8及圖9之工件之截面圖的說明。
圖11包括移除陣列內之電荷儲存堆疊之曝露部分之剩餘物之後圖10之工件之截面圖的說明。
圖12包括在渠溝內形成一包括上覆於閘電極之部分的介電層之後圖11之工件之截面圖的說明。
圖13包括形成一導電層之後圖12之工件之截面圖的說明。
圖14包括形成一導線之後圖13之工件之俯視圖的說明。
圖15包括根據一替代性實施例形成導線之後圖12之工件之截面圖的說明。
圖16包括形成一植入式遮罩層之後圖15之工件之俯視圖的說明。
圖17及圖18分別包括在大體上完成製造一電子裝置之後圖16之工件之俯視圖及截面圖的說明。
圖19包括在基板內形成摻雜區域之後圖14之工件之俯視圖的說明。
圖20及圖21分別包括在大體上完成製造一電子裝置之後圖19之工件之俯視圖及截面圖的說明。
圖22及圖23分別包括在基板內形成摻雜區域之後圖13之工件之俯視圖及截面圖的說明。
圖24及圖25分別包括在大體上完成製造一電子裝置之後圖22及圖23之工件之俯視圖及截面圖的說明。
圖26包括除渠溝彼此更寬間隔開不同之外的圖13之工件之截面圖的說明。
圖27包括形成上覆導線之後圖26之工件之俯視圖的說明。
圖28及圖29包括在大體上完成製造一電子裝置之後圖27之工件之俯視圖及截面圖的說明。
圖30包括形成一導電層之後圖6之工件之截面圖的說明。
圖31包括形成閘電極之後圖30之工件之截面圖的說明。
圖32至43包括電路示意圖、電路示意圖之例示性實體實施例之截面圖及用於一NVM陣列內沿一個列之記憶體單元的操作電壓表。
熟練技工瞭解到，圖式中之元件係出於簡單清楚之目的而進行說明且未必按比例進行繪製。舉例而言，圖式中之一些元件之尺寸可相對於其他元件為誇大以幫助改良對本發明之實施例之理解。
18．．．介電層
52．．．摻雜區域
53．．．摻雜區域
62．．．介電層
64．．．儲存單元
66．．．介電層
72．．．導電層
110．．．儲存單元
112．．．介電層
116．．．保護層
118．．．抗氧化層

Claims (20)

  1. 一種電子裝置，其包含：一基板，其包括一第一渠溝，該第一渠溝包括一壁及一底部且自該基板之一主要表面延伸；一第一組不連續儲存單元，其中該第一組不連續儲存單元上覆於該基板之該主要表面；一第二組該等不連續儲存單元，其包括一第一部分，其中：該第二組不連續儲存單元之該第一部分位於該第一渠溝內；且該第二組不連續儲存單元之該第一部分係與該第一組不連續儲存單元間隔開；一第一閘電極，其位於該第一渠溝內，其中該第二組不連續儲存單元之該第一部分之至少一部分位於該第一閘電極與該第一渠溝之該壁之間；及一第二閘電極，其上覆於該第一閘電極及該基板之該主要表面。
  2. 如請求項1之電子裝置，其中該第一閘電極具有一位於該基板之該主要表面之下的上表面。
  3. 如請求項2之電子裝置，其中該第二閘電極至少部分延伸於該第一渠溝內。
  4. 如請求項2之電子裝置，其進一步包含一位於一第二渠溝內之第三閘電極，其中：該基板進一步包括與該第一渠溝間隔開之該第二渠溝，其中該第二渠溝包括一壁及一底部且自該基板之該主要表面延伸；該第二組該等不連續儲存單元包括一位於該第二渠溝內之第二部分；且該第三閘電極具有一位於該基板之該主要表面之下的上表面，其中該第二組不連續儲存單元之該第二部分位於該第三閘電極與該第二渠溝之該壁之間。
  5. 如請求項4之電子裝置，進一步包含：一第一摻雜區域，其位於該基板內該第一渠溝之下；及一第二摻雜區域，其位於該基板內該第二渠溝之下。
  6. 如請求項5之電子裝置，其進一步包含一位於沿在該第一渠溝與該第二渠溝之間的該基板之該主要表面之處的第三摻雜區域。
  7. 如請求項6之電子裝置，其中該第三摻雜區域延伸至該第一渠溝及該第二渠溝之該等壁。
  8. 如請求項6之電子裝置，其中該第三摻雜區域係與該第一渠溝及該第二渠溝之該等壁間隔開。
  9. 如請求項5之電子裝置，其中：一第一電荷儲存區域包括該第二組不連續儲存單元之該第一部分內的一第一不連續儲存單元，其中該第一不連續儲存單元位於與離該第一摻雜區域相比較靠近該第一閘電極之該上表面之處；一第二電荷儲存區域包括該第二組不連續儲存單元之該第一部分內的一第二不連續儲存單元，其中該第二不連續儲存單元位於與離該第一閘電極之該上表面相比較靠近該第一摻雜區域之處，且其中該第二電荷儲存區域係與該第一電荷儲存區域間隔開；一第三電荷儲存區域包括該第二組不連續儲存單元之該第二部分內的一第三不連續儲存單元，其中該第三不連續儲存單元位於與離該第二摻雜區域相比較靠近該第三閘電極之該上表面之處；且一第四電荷儲存區域包括該第二組不連續儲存單元之該第二部分內的一第四不連續儲存單元，其中該第四不連續儲存單元位於與離第三閘電極之該上表面相比較靠近該第二摻雜區域之處，且其中該第四電荷儲存區域係與該第三電荷儲存區域間隔開。
  10. 如請求項4之電子裝置，其中該第二閘電極上覆於該第一閘電極、該第三閘電極及在該第一渠溝與該第二渠溝之間的該基板之一部分。
  11. 如請求項4之電子裝置，其進一步包含一與該第三閘電極間隔開之第四閘電極，其中：該第二閘電極上覆於該第一閘電極及在該第一渠溝與該第二渠溝之間的該基板之一第一部分；且該第四閘電極上覆於該第三閘電極及在該第一渠溝與該第二渠溝之間的該基板之一第二部分。
  12. 如請求項1之電子裝置，其進一步包含：一第一介電層，其位於沿該第一渠溝之該壁及該底部之處；及一第二介電層，其位於該第二組該等不連續儲存單元之該第一部分與該第一閘電極之間。
  13. 如請求項1之電子裝置，其中第一組及第二組不連續儲存單元中之每一者包含矽奈米晶體或金屬奈米簇。
  14. 如請求項1之電子裝置，其中自一截面圖可見：該第一閘電極包括若干部分；及該第一閘電極之該等部分包括彼此相對之彎曲外表面。
  15. 一種電子裝置，其包含：一基板，其包括彼此間隔開之一第一渠溝及一第二渠溝，其中該第一渠溝及該第二渠溝中之每一者包括一壁及一底部且自該基板之一主要表面延伸；一第一摻雜區域，其位於該基板內沿該第一渠溝之該底部之處；一第二摻雜區域，其位於該基板內沿該第二渠溝之該底部之處；一第一介電層，其位於沿該第一渠溝及該第二渠溝之該等壁及該等底部之處；不連續儲存單元，其中：一第一組該等不連續儲存單元，其上覆於該第一渠溝與該第二渠溝之間的該主要表面；一第二組該等不連續儲存單元，其中：該第二組該等不連續儲存單元之一第一部分位於該第一渠溝內；該第二組該等不連續儲存單元之一第二部分位於該第二渠溝內；且該第二組該等不連續儲存單元之該第一部分及該第二部分中之每一者係與該基板之該主要表面及該第一組不連續儲存單元間隔開；一第二介電層，其與該等不連續儲存單元之該第一部分及該第二部分相鄰；一第一閘電極，其位於該第一渠溝內且具有一位於該基板之該主要表面之下的上表面，其中該第二組不連續儲存單元之該第一部分之至少一部分位於該第一閘電極與該第一渠溝之該壁之間；一第二閘電極，其位於該第二渠溝內且具有一位於該基板之該主要表面之下的上表面，其中第二組不連續儲存單元之該第二部分之至少一部分位於該第二閘電極與該第二渠溝之該壁之間；一第三介電層，其包括一上覆於該第一渠溝內之該第一閘電極的第一部分及一上覆於該第二渠溝內之該第二閘電極的第二部分；及一第三閘電極，其上覆於：該第三介電層之該第一部分或該第二部分中之至少一者；及該第二組該等不連續儲存單元之該第一部分或該第二部分中之至少一者。
  16. 一種電子裝置，其包含：一第一組記憶體單元，其大體上沿一第一方向定向，其中該第一組記憶體單元內之每一記憶體單元包括一第一閘電極，該第一閘電極包括一控制閘極部分及一選擇閘極部分；一第二組記憶體單元，其大體上沿該第一方向定向，其中該第二組記憶體單元內之每一記憶體單元包括一第一閘電極，該第一閘電極包括一控制閘極部分及一選擇閘極部分；一第一導線，其電連接至該第一組記憶體單元，其中該第一導線屬於一包括一閘極線或一位元線之類型；及一第二導線，其電連接至該第二組記憶體單元，其中：該第二導線屬於一與該第一導線相同之類型；及當與該第一導線相比時，該第二導線電連接至位於沿該第一方向之更多組記憶體單元。
  17. 如請求項16之電子裝置，其中：該第一組及該第二組記憶體單元內之每一記憶體單元包含一非揮發性記憶體單元，其包括該第一閘電極及一第二閘電極，其中：該第一閘電極包括一控制閘極部分及一選擇閘極部分；該第二閘電極為一控制閘電極；且該第一閘電極之該選擇閘極部分位於該第二閘電極與該第一電極之該控制閘極部分之間；且對於該第一組及該第二組記憶體單元內之每一記憶體單元：一不連續儲存單元位於一通道區域與第一閘電極之該控制閘極部分之間；另一不連續儲存單元位於該通道區域與該第二閘電極之間；且大體上該等不連續儲存單元中沒有一者位於該通道區域與第一閘電極之該選擇閘極部分之間。
  18. 如請求項17之電子裝置，其進一步包含一大體上沿該第一方向定向之第三組記憶體單元，其中：該第一組、該第二組及該第三組記憶體單元相互比較而言位於不同列或不同行；該第三組記憶體單元內之每一記憶體單元包含一非揮發性記憶體單元，該非揮發性記憶體單元包括該第一閘電極及一第二閘電極，其中：該第一閘電極包括一控制閘極部分及一選擇閘極部分；該第二閘電極為一控制閘電極；且該第一閘電極之該選擇閘極部分位於該第二閘電極與該第一電極之該控制閘極部分之間；對於該第三組記憶體單元內之每一記憶體單元：該等不連續儲存單元中之至少一者位於一通道區域與第一閘電極之該控制閘極部分之間；該等不連續儲存單元中之另一者位於該通道區域與該第二閘電極之間；且大體上該等不連續儲存單元中沒有一者位於該通道區域與第一閘電極之該選擇閘極部分之間；該第一導線為一第一閘極線，其電連接至該第一組記憶體單元之該等第一閘電極；且該第二導線為一第二閘極線，其電連接至該第二組及該第三組記憶體單元之該等第二閘電極。
  19. 如請求項16之電子裝置，其進一步包含一大體上沿該第一方向定向之第三組記憶體單元，其中：該第一組、該第二組及該第三組記憶體單元相互比較而言位於不同列或不同行；該第一導線為一第一位元線；且該第二導線為一第二位元線，其電連接至該第二組及該第三組記憶體單元。
  20. 如請求項16之電子裝置，其中該第一方向相關聯於一列或一行。
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